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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022048489
(43)【公開日】2022-03-28
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/16 20060101AFI20220318BHJP
H01L 27/11582 20170101ALI20220318BHJP
H01L 21/336 20060101ALI20220318BHJP
H01L 27/11573 20170101ALI20220318BHJP
G11C 16/04 20060101ALI20220318BHJP
【ＦＩ】
G11C16/16
H01L27/11582
H01L29/78 371
H01L27/11573
G11C16/04 170
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2020154336
(22)【出願日】2020-09-15
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】きさらぎ国際特許業務法人
(72)【発明者】
【氏名】中澤 新悟
(72)【発明者】
【氏名】前田 高志
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA08
5B225BA19
5B225DC03
5B225DC08
5B225DC09
5B225DC10
5B225EA05
5B225FA01
5B225FA07
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER14
5F083ER23
5F083GA10
5F083GA11
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA13
5F083LA03
5F083LA05
5F083LA10
5F083ZA21
5F101BA45
5F101BB02
5F101BC01
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE07
5F101BF05
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に並ぶ複数の第１導電層と、第１方向に並ぶ複数の第２導電層と、これらの間に設けられた第１半導体層と、複数の第１導電層と第１半導体層との間に設けられた第１部分、及び、複数の第２導電層と第１半導体層との間に設けられた第２部分を備える電荷蓄積層と、第１半導体層に電気的に接続された第１配線と、第１、第２導電層に接続された第１、第２トランジスタと、を備える。また、この半導体記憶装置は、消去動作において、複数の第１導電層の少なくとも一部に第１電圧を供給し、第１配線に第１電圧よりも大きい消去電圧を供給し、複数の第２トランジスタの少なくとも一部に第２トランジスタをＯＦＦ状態とする第１信号電圧を供給する。
【選択図】図３２
【解決手段】半導体記憶装置は、第１方向に並ぶ複数の第１導電層と、第１方向に並ぶ複数の第２導電層と、これらの間に設けられた第１半導体層と、複数の第１導電層と第１半導体層との間に設けられた第１部分、及び、複数の第２導電層と第１半導体層との間に設けられた第２部分を備える電荷蓄積層と、第１半導体層に電気的に接続された第１配線と、第１、第２導電層に接続された第１、第２トランジスタと、を備える。また、この半導体記憶装置は、消去動作において、複数の第１導電層の少なくとも一部に第１電圧を供給し、第１配線に第１電圧よりも大きい消去電圧を供給し、複数の第２トランジスタの少なくとも一部に第２トランジスタをＯＦＦ状態とする第１信号電圧を供給する。
【選択図】図３２
【特許請求の範囲】
【請求項1】
第１方向に並ぶ複数の第１導電層と、
前記第１方向と交差する第２方向において前記複数の第１導電層から離間して配置され、前記第１方向に並ぶ複数の第２導電層と、
前記複数の第１導電層と、前記複数の第２導電層と、の間に設けられ、前記第１方向に延伸し、前記複数の第１導電層及び前記複数の第２導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１部分、及び、前記複数の第２導電層と前記第１半導体層との間に設けられた第２部分を備える電荷蓄積層と、
前記第１半導体層に電気的に接続された第１配線と、
前記複数の第１導電層及び前記複数の第２導電層の少なくとも一方に電圧を供給する複数の電圧供給線と、
前記複数の第１導電層と前記複数の電圧供給線との間の電流経路であって、一又は直列に接続された複数の第１トランジスタを含む複数の第１電流経路と、
前記複数の第２導電層と前記複数の電圧供給線との間の電流経路であって、一又は直列に接続された複数の第２トランジスタを含む複数の第２電流経路と
を備え、
前記複数の第１導電層の少なくとも一部に第１電圧を供給し、前記第１配線に前記第１電圧よりも大きい消去電圧を供給し、前記複数の第２導電層の少なくとも一部に対応する前記第２電流経路において、少なくとも一つの前記第２トランジスタのゲート電極に、前記第２トランジスタをＯＦＦ状態とする第１信号電圧を供給する第１消去動作
を実行可能に構成された半導体記憶装置。
前記第１方向と交差する第２方向において前記複数の第１導電層から離間して配置され、前記第１方向に並ぶ複数の第２導電層と、
前記複数の第１導電層と、前記複数の第２導電層と、の間に設けられ、前記第１方向に延伸し、前記複数の第１導電層及び前記複数の第２導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１部分、及び、前記複数の第２導電層と前記第１半導体層との間に設けられた第２部分を備える電荷蓄積層と、
前記第１半導体層に電気的に接続された第１配線と、
前記複数の第１導電層及び前記複数の第２導電層の少なくとも一方に電圧を供給する複数の電圧供給線と、
前記複数の第１導電層と前記複数の電圧供給線との間の電流経路であって、一又は直列に接続された複数の第１トランジスタを含む複数の第１電流経路と、
前記複数の第２導電層と前記複数の電圧供給線との間の電流経路であって、一又は直列に接続された複数の第２トランジスタを含む複数の第２電流経路と
を備え、
前記複数の第１導電層の少なくとも一部に第１電圧を供給し、前記第１配線に前記第１電圧よりも大きい消去電圧を供給し、前記複数の第２導電層の少なくとも一部に対応する前記第２電流経路において、少なくとも一つの前記第２トランジスタのゲート電極に、前記第２トランジスタをＯＦＦ状態とする第１信号電圧を供給する第１消去動作
を実行可能に構成された半導体記憶装置。
【請求項2】
前記複数の第２導電層の少なくとも一部に前記第１電圧を供給し、前記第１配線に前記消去電圧を供給し、前記複数の第１導電層の少なくとも一部に対応する前記第１電流経路において、少なくとも一つの前記第１トランジスタのゲート電極に、前記第１トランジスタをＯＦＦ状態とする第２信号電圧を供給する第２消去動作を実行可能に構成された
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記複数の第１導電層のうちの一つに前記第１電圧よりも大きい第１プログラム電圧を供給し、前記複数の第１導電層の少なくとも一部に前記第１電圧よりも大きく前記第１プログラム電圧よりも小さい書込パス電圧を供給する第１プログラム動作を実行可能に構成され、
前記第１消去動作が実行された後、前記第２消去動作が実行される前に、前記複数の第１導電層の少なくとも一部に対して、前記第１プログラム動作を実行する
請求項２記載の半導体記憶装置。
前記第１消去動作が実行された後、前記第２消去動作が実行される前に、前記複数の第１導電層の少なくとも一部に対して、前記第１プログラム動作を実行する
請求項２記載の半導体記憶装置。
【請求項4】
第１方向に並ぶ複数の第１導電層と、
前記第１方向と交差する第２方向において前記複数の第１導電層から離間して配置され、前記第１方向に並ぶ複数の第２導電層と、
前記複数の第１導電層と、前記複数の第２導電層と、の間に設けられ、前記第１方向に延伸し、前記複数の第１導電層及び前記複数の第２導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１部分、及び、前記複数の第２導電層と前記第１半導体層との間に設けられた第２部分を備える電荷蓄積層と、
前記第１半導体層に電気的に接続された第１配線と
を備え、
前記複数の第１導電層の少なくとも一部に第１電圧を供給し、前記複数の第２導電層の少なくとも一部に前記第１電圧よりも大きい第２電圧を供給し、前記第１配線に前記第１電圧よりも大きい消去電圧を供給する第１消去動作と、
前記複数の第２導電層の少なくとも一部に前記第１電圧を供給し、前記複数の第１導電層の少なくとも一部に前記第２電圧を供給し、前記第１配線に前記消去電圧を供給する第２消去動作と、
前記複数の第１導電層のうちの一つに前記第１電圧よりも大きい第１プログラム電圧を供給し、前記複数の第１導電層の少なくとも一部に前記第１電圧よりも大きく前記第１プログラム電圧よりも小さい書込パス電圧を供給する第１プログラム動作と
を実行可能に構成され、
前記第１消去動作が実行された後、前記第２消去動作が実行される前に、前記複数の第１導電層の少なくとも一部に対して、前記第１プログラム動作を実行する
半導体記憶装置。
前記第１方向と交差する第２方向において前記複数の第１導電層から離間して配置され、前記第１方向に並ぶ複数の第２導電層と、
前記複数の第１導電層と、前記複数の第２導電層と、の間に設けられ、前記第１方向に延伸し、前記複数の第１導電層及び前記複数の第２導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１部分、及び、前記複数の第２導電層と前記第１半導体層との間に設けられた第２部分を備える電荷蓄積層と、
前記第１半導体層に電気的に接続された第１配線と
を備え、
前記複数の第１導電層の少なくとも一部に第１電圧を供給し、前記複数の第２導電層の少なくとも一部に前記第１電圧よりも大きい第２電圧を供給し、前記第１配線に前記第１電圧よりも大きい消去電圧を供給する第１消去動作と、
前記複数の第２導電層の少なくとも一部に前記第１電圧を供給し、前記複数の第１導電層の少なくとも一部に前記第２電圧を供給し、前記第１配線に前記消去電圧を供給する第２消去動作と、
前記複数の第１導電層のうちの一つに前記第１電圧よりも大きい第１プログラム電圧を供給し、前記複数の第１導電層の少なくとも一部に前記第１電圧よりも大きく前記第１プログラム電圧よりも小さい書込パス電圧を供給する第１プログラム動作と
を実行可能に構成され、
前記第１消去動作が実行された後、前記第２消去動作が実行される前に、前記複数の第１導電層の少なくとも一部に対して、前記第１プログラム動作を実行する
半導体記憶装置。
【請求項5】
前記複数の第１導電層の少なくとも一部に前記書込パス電圧よりも小さい第１ベリファイ電圧を供給し、前記複数の第２導電層の少なくとも一部に前記第１電圧よりも小さい第３電圧を供給する第１ベリファイ動作と、
前記複数の第１導電層のうちの一つに前記第３電圧よりも大きく前記第１電圧よりも小さい第２ベリファイ電圧を供給し、前記複数の第１導電層の少なくとも一部に前記第１電圧よりも大きく前記第１プログラム電圧よりも小さい読出パス電圧を供給し、前記複数の第２導電層の少なくとも一つに前記第３電圧を供給する第２ベリファイ動作と
を実行可能に構成され、
前記第１消去動作の実行後、前記第１プログラム動作の実行前に、前記第１ベリファイ動作を実行し、
前記第１プログラム動作の実行後、前記第２消去動作の実行前に、前記第２ベリファイ動作を実行する
請求項３又は４記載の半導体記憶装置。
前記複数の第１導電層のうちの一つに前記第３電圧よりも大きく前記第１電圧よりも小さい第２ベリファイ電圧を供給し、前記複数の第１導電層の少なくとも一部に前記第１電圧よりも大きく前記第１プログラム電圧よりも小さい読出パス電圧を供給し、前記複数の第２導電層の少なくとも一つに前記第３電圧を供給する第２ベリファイ動作と
を実行可能に構成され、
前記第１消去動作の実行後、前記第１プログラム動作の実行前に、前記第１ベリファイ動作を実行し、
前記第１プログラム動作の実行後、前記第２消去動作の実行前に、前記第２ベリファイ動作を実行する
請求項３又は４記載の半導体記憶装置。
【請求項6】
前記第１消去動作及び前記第１ベリファイ動作を複数回交互に実行し、
前記第１プログラム動作及び前記第２ベリファイ動作を複数回交互に実行する
請求項５記載の半導体記憶装置。
前記第１プログラム動作及び前記第２ベリファイ動作を複数回交互に実行する
請求項５記載の半導体記憶装置。
【請求項7】
前記複数の第２導電層の少なくとも一部に前記書込パス電圧よりも大きい第２プログラム電圧を供給する第２プログラム動作を実行可能に構成され、
前記第１消去動作の実行前に、前記第２プログラム動作を実行する
請求項３～６のいずれか１項記載の半導体記憶装置。
前記第１消去動作の実行前に、前記第２プログラム動作を実行する
請求項３～６のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
以下に記載された実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－５４１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数の第１導電層と、第１方向と交差する第２方向において複数の第１導電層から離間して配置され、第１方向に並ぶ複数の第２導電層と、複数の第１導電層と、複数の第２導電層と、の間に設けられ、第１方向に延伸し、複数の第１導電層及び複数の第２導電層と対向する第１半導体層と、複数の第１導電層と第１半導体層との間に設けられた第１部分、及び、複数の第２導電層と第１半導体層との間に設けられた第２部分を備える電荷蓄積層と、第１半導体層に電気的に接続された第１配線と、複数の第１導電層及び複数の第２導電層の少なくとも一方に電圧を供給する複数の電圧供給線と、複数の第１導電層と複数の電圧供給線との間の電流経路であって、一又は直列に接続された複数の第１トランジスタを含む複数の第１電流経路と、複数の第２導電層と複数の電圧供給線との間の電流経路であって、一又は直列に接続された複数の第２トランジスタを含む複数の第２電流経路と、を備える。また、この半導体記憶装置は、複数の第１導電層の少なくとも一部に第１電圧を供給し、第１配線に第１電圧よりも大きい消去電圧を供給し、複数の第２導電層の少なくとも一部に対応する第２電流経路において、少なくとも一つの第２トランジスタのゲート電極に、第２トランジスタをＯＦＦ状態とする第１信号電圧を供給する第１消去動作を実行可能に構成されている。
【0006】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数の第１導電層と、第１方向と交差する第２方向において複数の第１導電層から離間して配置され、第１方向に並ぶ複数の第２導電層と、複数の第１導電層と、複数の第２導電層と、の間に設けられ、第１方向に延伸し、複数の第１導電層及び複数の第２導電層と対向する第１半導体層と、複数の第１導電層と第１半導体層との間に設けられた第１部分、及び、複数の第２導電層と第１半導体層との間に設けられた第２部分を備える電荷蓄積層と、第１半導体層に電気的に接続された第１配線と、を備える。また、この半導体記憶装置は、複数の第１導電層の少なくとも一部に第１電圧を供給し、複数の第２導電層の少なくとも一部に第１電圧よりも大きい第２電圧を供給し、第１配線に第１電圧よりも大きい消去電圧を供給する第１消去動作と、複数の第２導電層の少なくとも一部に第１電圧を供給し、複数の第１導電層の少なくとも一部に第２電圧を供給し、第１配線に消去電圧を供給する第２消去動作と、複数の第１導電層のうちの一つに第１電圧よりも大きい第１プログラム電圧を供給し、複数の第１導電層の少なくとも一部に第１電圧よりも大きく第１プログラム電圧よりも小さい書込パス電圧を供給する第１プログラム動作と、を実行可能に構成されている。また、この半導体記憶装置は、第１消去動作が実行された後、第２消去動作が実行される前に、複数の第１導電層の少なくとも一部に対して、第１プログラム動作を実行する。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る半導体記憶装置の模式的なブロック図である。
【図2】同半導体記憶装置の模式的な等価回路図である。
【図3】同半導体記憶装置の模式的な等価回路図である。
【図4】同半導体記憶装置の模式的な平面図である。
【図5】同半導体記憶装置の模式的な平面図である。
【図6】同半導体記憶装置の模式的な平面図である。
【図7】同半導体記憶装置の模式的な平面図である。
【図8】同半導体記憶装置の模式的な斜視図である。
【図9】同半導体記憶装置の模式的な平面図である。
【図10】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図11】同半導体記憶装置の読出動作について説明するための模式的な断面図である。
【図12】同半導体記憶装置の書込シーケンスについて説明するための模式的なフローチャートである。
【図13】同半導体記憶装置の書込シーケンスについて説明するための模式的な断面図である。
【図14】同半導体記憶装置の書込シーケンスについて説明するための模式的な断面図である。
【図15】同半導体記憶装置の片面消去シーケンスについて説明するための模式的なフローチャートである。
【図16】同半導体記憶装置の片面消去シーケンスについて説明するための模式的な断面図である。
【図17】同半導体記憶装置の片面消去シーケンスについて説明するための模式的な断面図である。
【図18】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図19】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図20】同半導体記憶装置のＥＰ書込シーケンスについて説明するための模式的なフローチャートである。
【図21】同半導体記憶装置のＥＰ書込シーケンスについて説明するための模式的な断面図である。
【図22】同半導体記憶装置のＥＰ書込シーケンスについて説明するための模式的な断面図である。
【図23】第１比較例に係る半導体記憶装置の模式的な斜視図である。
【図24】第２比較例に係る半導体記憶装置の両面消去シーケンスについて説明するための模式的なフローチャートである。
【図25】第２比較例に係る半導体記憶装置の両面消去シーケンスについて説明するための模式的な断面図である。
【図26】第３比較例に係る半導体記憶装置の両面ＥＰ書込シーケンスについて説明するための模式的なフローチャートである。
【図27】第３比較例に係る半導体記憶装置の両面ＥＰ書込シーケンスについて説明するための模式的な断面図である。
【図28】第３比較例に係る半導体記憶装置の両面ＥＰ書込シーケンスについて説明するための模式的な断面図である。
【図29】トランジスタの配置について説明するための模式的な平面図である。
【図30】トランジスタの配置について説明するための模式的な平面図である。
【図31】トランジスタの配置について説明するための模式的な平面図である。
【図32】第２実施形態に係る半導体記憶装置の両面消去シーケンスについて説明するための模式的なフローチャートである。
【図33】第２実施形態に係る半導体記憶装置の両面消去シーケンスについて説明するための模式的な断面図である。
【図34】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図35】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図36】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図37】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図38】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図39】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図40】第３実施形態に係る半導体記憶装置の両面消去シーケンスについて説明するための模式的なフローチャートである。
【図41】第３実施形態に係る半導体記憶装置の書込シーケンスについて説明するための模式的なフローチャートである。
【発明を実施するための形態】
【0008】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0009】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0014】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶ場合がある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0016】
【0017】
図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
【0018】
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、複数のストリングユニットＳＵを備える。ストリングユニットＳＵは、例えば図２に示す様に、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、電気的に独立な２つのメモリストリングＭＳａ，ＭＳｂを備える。これらメモリストリングＭＳａ，ＭＳｂの一端は、それぞれドレイン側選択トランジスタＳＴＤに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳａ，ＭＳｂの他端は、共通のソース側選択トランジスタＳＴＳに接続され、これを介して共通のソース線ＳＬに接続される。
【0019】
メモリストリングＭＳａ，ＭＳｂは、それぞれ、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁層は、データを記憶可能な電荷蓄積層を備える。メモリセルＭＣのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。メモリストリングＭＳａに対応する複数のメモリセルＭＣのゲート電極は、それぞれ、ワード線ＷＬａに接続されている。また、メモリストリングＭＳｂに対応する複数のメモリセルＭＣのゲート電極は、それぞれ、ワード線ＷＬｂに接続されている。ワード線ＷＬａ，ＷＬｂは、それぞれ、メモリブロックＢＬＫ中の全てのメモリユニットＭＵに接続されている。
【0020】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ドレイン側選択トランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤに接続されている。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵ中の全てのメモリユニットＭＵに接続されている。ソース側選択トランジスタＳＴＳのゲート電極は、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリユニットＭＵに接続されている。
【0021】
周辺回路ＰＣは、例えば図１に示す様に、メモリセルアレイＭＣＡに接続されたロウデコーダＲＤａ，ＲＤｂと、メモリセルアレイＭＣＡに接続されたセンスアンプモジュールＳＡＭと、ロウデコーダＲＤａ，ＲＤｂ及びセンスアンプモジュールＳＡＭに接続された電圧生成回路ＶＧと、を備える。また、周辺回路ＰＣは、図示しないシーケンサ、アドレスレジスタ、ステータスレジスタ等を備える。
【0022】
ロウデコーダＲＤａは、例えば図３に示す様に、ブロックデコーダＢＬＫＤａと、ワード線デコーダＷＬＤａと、ドライバ回路ＤＲＶａと、を備える。
【0023】
ブロックデコーダＢＬＫＤａは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応して設けられた複数のブロックデコードユニットｂｌｋｄａを備える。ブロックデコードユニットｂｌｋｄａは、メモリブロックＢＬＫ中の複数のワード線ＷＬａに対応して設けられた複数のトランジスタＴＢＬＫを備える。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬａに接続されている。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続されている。配線ＣＧは、ブロックデコーダＢＬＫＤａ中の全てのブロックデコードユニットｂｌｋｄａに接続されている。トランジスタＴＢＬＫのゲート電極は、信号供給線ＢＬＫＳＥＬに接続されている。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄａに対応して複数設けられている。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄａ中の全てのトランジスタＴＢＬＫに接続されている。
【0024】
読出動作、書込シーケンス等においては、例えば、図示しないアドレスレジスタ中のブロックアドレスに対応する一つの信号供給線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号供給線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号供給線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号供給線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬａが全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬａがフローティング状態となる。
【0025】
ワード線デコーダＷＬＤａは、メモリストリングＭＳａ中の複数のメモリセルＭＣに対応して設けられた複数のワード線デコードユニットｗｌｄａを備える。図示の例において、ワード線デコードユニットｗｌｄａは、２つのトランジスタＴＷＬを備える。トランジスタＴＷＬは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＷＬのドレイン電極は、配線ＣＧに接続されている。トランジスタＴＷＬのソース電極は、配線ＣＧＳ又は配線ＣＧＵに接続されている。トランジスタＴＷＬのゲート電極は、信号供給線ＷＬＳＥＬＳ又は信号供給線ＷＬＳＥＬＵに接続されている。信号供給線ＷＬＳＥＬＳは、全てのワード線デコードユニットｗｌｄａに含まれる一方のトランジスタＴＷＬに対応して複数設けられている。信号供給線ＷＬＳＥＬＵは、全てのワード線デコードユニットｗｌｄａに含まれる他方のトランジスタＴＷＬに対応して複数設けられている。
【0026】
読出動作、書込シーケンス等においては、例えば、図示しないアドレスレジスタ中のページアドレスに対応する一つのワード線デコードユニットｗｌｄａに対応する信号供給線ＷＬＳＥＬＳが“Ｈ”状態となり、これに対応するＷＬＳＥＬＵが“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄａに対応する信号供給線ＷＬＳＥＬＳが“Ｌ”状態となり、これに対応するＷＬＳＥＬＵが“Ｈ”状態となる。また、配線ＣＧＳには、選択ワード線ＷＬに対応する電圧が供給される。また、配線ＣＧＵには、非選択ワード線ＷＬに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬａに、選択ワード線ＷＬに対応する電圧が供給される。また、その他のワード線ＷＬａに、非選択ワード線ＷＬに対応する電圧が供給される。尚、図示しないアドレスレジスタ中のページアドレスが、ワード線ＷＬａではなくワード線ＷＬｂに対応する場合には、全てのワード線ＷＬａに、非選択ワード線ＷＬに対応する電圧が供給される場合もある。
【0027】
ドライバ回路ＤＲＶａは、例えば、配線ＣＧＳ及び配線ＣＧＵに対応して設けられた２つのドライバユニットｄｒｖａを備える。ドライバユニットｄｒｖａは、複数のトランジスタＴＤＲＶを備える。トランジスタＴＤＲＶは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＤＲＶのドレイン電極は、配線ＣＧＳ又は配線ＣＧＵに接続されている。トランジスタＴＤＲＶのソース電極は、電圧供給線ＬＶＧ又は電圧供給線ＬＰに接続されている。電圧供給線ＬＶＧは、電圧生成回路ＶＧの複数の出力端子のうちの一つに接続されている。電圧供給線ＬＰは、接地電圧ＶＳＳが供給されるボンディングパッド電極Ｐに接続されている。トランジスタＴＤＲＶのゲート電極は、信号供給線ＶＳＥＬに接続されている。
【0028】
読出動作、書込シーケンス等においては、例えば、一つのドライバユニットｄｒｖａに対応する複数の信号供給線ＶＳＥＬのいずれかが“Ｈ”状態となり、その他の信号供給線ＶＳＥＬが“Ｌ”状態となる。
【0029】
ロウデコーダＲＤｂは、ロウデコーダＲＤａとほぼ同様に構成される。ただし、ロウデコーダＲＤｂ中のトランジスタＴＢＬＫ，ＴＷＬ，ＴＤＲＶ、配線ＣＧ，ＣＧＳ，ＣＧＵ等は、ワード線ＷＬａではなく、ワード線ＷＬｂに電気的に接続されている。
【0030】
電圧生成回路ＶＧは、例えば図３に示す様に、複数の電圧生成ユニットｖｇを備える。電圧生成ユニットｖｇは、読出動作、書込シーケンス等において、所定の大きさの電圧を生成し、上記電圧供給線ＬＶＧを介して出力する。電圧生成ユニットｖｇは、例えば、チャージポンプ回路等の昇圧回路であっても良いし、レギュレータ等の降圧回路であっても良い。
【0031】
センスアンプモジュールＳＡＭ（図１）は、複数のビット線ＢＬ（図２）に対応して設けられた図示しない複数のセンスアンプユニットを備える。センスアンプユニットは、ビット線ＢＬに電気的に接続されたゲート電極を備えるセンストランジスタと、センストランジスタのドレイン電極に接続された複数のデータラッチ回路と、これら複数のデータラッチ回路のうちの一つのデータに応じてビット線ＢＬの電圧を調整する電圧調整回路と、を備える。
【0032】
次に、図４～図９を参照して、本実施形態に係る半導体記憶装置の構成例を説明する。図４は、本実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図５及び図６は、図４に示す構造のＡで示した部分及びＡ´で示した部分を拡大して示す模式的な平面図である。ただし、図６においては、図５に示す構造の一部が省略されている。図７は、図４に示す構造の一部を拡大して示す模式的な平面図である。図８は、本実施形態に係る半導体記憶装置の構成を示す模式的な斜視図である。図９は、図５及び図６のＢで示した部分を拡大して示す模式的な平面図である。
【0033】
図４に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられる。メモリセルアレイ領域ＲＭＣＡとＸ方向に並ぶ位置には、フックアップ領域ＲＨＵと、これよりもメモリセルアレイ領域ＲＭＣＡから遠いロウデコーダ領域ＲＲＤと、が設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
【0034】
半導体基板１００は、例えば、ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板の上面には、ｎ型の不純物を含むｎ型ウェルと、ｐ型の不純物を含むｐ型ウェルと、が設けられている。尚、半導体基板１００の表面には、例えば、周辺回路ＰＣ（図１）の少なくとも一部を構成するトランジスタや配線等が設けられている。
【0035】
メモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、例えば図５に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。
【0036】
ストリングユニットＳＵは、例えば図８に示す様に、Ｙ方向に並ぶ複数の積層体構造ＬＳと、これら複数の積層体構造ＬＳの間に設けられたトレンチ構造ＡＴと、を備える。積層体構造ＬＳは、Ｚ方向に積層された複数の導電層１１０を備える。トレンチ構造ＡＴは、Ｘ方向に並ぶ複数のメモリストリング構造ＭＳＳを備える。各メモリストリング構造ＭＳＳは、Ｚ方向に延伸する略有底円筒状の半導体層１２０と、積層体構造ＬＳ及び半導体層１２０の間に設けられたゲート絶縁層１３０と、半導体層１２０の中心部分に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４０と、を備える。また、Ｘ方向に並ぶ複数のメモリストリング構造ＭＳＳの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１５０が設けられている。
【0037】
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜、又は、不純物が注入された多結晶シリコン（Ｓｉ）等の導電層である。一部の導電層１１０は、それぞれ、ワード線ＷＬａ又はワード線ＷＬｂ、及び、メモリセルＭＣ（図１）のゲート電極として機能する。また、これよりも上方に位置する一部の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。
【0038】
複数の導電層１１０の下方には、例えば導電層１１０と同様の材料を含む導電層１１１が設けられている。導電層１１１は、ソース側選択ゲート線ＳＧＳ及びソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
【0039】
複数の導電層１１０の間、最下層の導電層１１０及び導電層１１１の間、並びに、導電層１１１及び半導体基板１００の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0040】
尚、図９の例では、導電層１１０のゲート絶縁層１３０との接触面１１３が、絶縁層１４０の中心軸を中心とする略円状の領域（例えば、円状、楕円状、長円状又はその他の形状の領域）の外周に沿って、曲線状に形成されている。また、導電層１１０の絶縁層１５０との接触面１１４は、Ｘ方向に延伸する直線状に形成されている。
【0041】
以下、Ｙ方向に並ぶ複数の積層体構造ＬＳのうち、Ｙ方向の一方側から数えて偶数番目又は奇数番目の積層体構造ＬＳに含まれる複数の導電層１１０を導電層１１０ａと呼ぶ場合がある。また、それ以外の積層体構造ＬＳに含まれる複数の導電層１１０を導電層１１０ｂと呼ぶ場合がある。
【0042】
導電層１１０ａは、メモリストリングＭＳａに含まれるメモリセルＭＣのゲート電極及びワード線ＷＬａ、又は、メモリストリングＭＳａに含まれるドレイン側選択トランジスタＳＴＤのゲート電極等として機能する。図６に示す様に、所定のＸＹ断面においては、Ｙ方向に並ぶ複数の導電層１１０ａのうち、一つのメモリブロックＢＬＫに含まれるもののＸ方向の一端部（図６の左端部）が共通に接続されている。この様な複数の導電層１１０ａは、例えば、一つのワード線ＷＬａ等として機能する。また、図５に示す様に、所定のＸＹ断面においては、Ｙ方向に並ぶ複数の導電層１１０ａのうち、一つのストリングユニットＳＵに含まれるもののＸ方向の一端部（図５の左端部）が共通に接続されている。この様な複数の導電層１１０ａは、例えば、一つのドレイン側選択ゲート線ＳＧＤ等として機能する。
【0043】
導電層１１０ｂは、メモリストリングＭＳｂに含まれるメモリセルＭＣのゲート電極及びワード線ＷＬｂ、又は、メモリストリングＭＳｂに含まれるドレイン側選択トランジスタＳＴＤのゲート電極等として機能する。図６に示す様に、所定のＸＹ断面においては、Ｙ方向に並ぶ複数の導電層１１０ｂのうち、一つのメモリブロックＢＬＫに含まれるもののＸ方向の他端部（図６の右端部）が共通に接続されている。この様な複数の導電層１１０ｂは、例えば、一つのワード線ＷＬｂ等として機能する。また、図５に示す様に、所定のＸＹ断面においては、Ｙ方向に並ぶ複数の導電層１１０ｂのうち、一つのストリングユニットＳＵに含まれるもののＸ方向の他端部（図５の右端部）が共通に接続されている。この様な複数の導電層１１０ｂは、例えば、一つのドレイン側選択ゲート線ＳＧＤ等として機能する。
【0044】
半導体層１２０（図８）は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、上述の通り、略有底円筒状の形状を有する。半導体層１２０は、メモリストリングＭＳａ，ＭＳｂ（図１）に含まれる複数のメモリセルＭＣ及びドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。
【0045】
半導体層１２０の下端には、半導体層１２１（図８）が接続されている。半導体層１２１は、Ｙ方向において隣り合う２つの導電層１１１に対向する。半導体層１２１は、単結晶シリコン（Ｓｉ）等の半導体層であり、ソース側選択トランジスタＳＴＳ（図１）のチャネル領域として機能する。半導体層１２１及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２３が設けられる。
【0046】
尚、図８の例では、半導体基板１００がソース線ＳＬ（図１）の一部として機能し、半導体層１２０が半導体層１２１及び半導体基板１００を介して周辺回路ＰＣに電気的に接続されている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、半導体層１２１を省略し、メモリブロックＢＬＫの下方又は上方にソース線ＳＬ（図１）の一部として機能する配線等を設け、この配線等を介して半導体層１２０と周辺回路ＰＣとを電気的に接続しても良い。
【0047】
ゲート絶縁層１３０は、略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。ゲート絶縁層１３０は、半導体層１２０側から導電層１１０側にかけて設けられた、酸化シリコン（ＳｉＯ２）等のトンネル絶縁層１３１と、窒化シリコン（ＳｉＮ）等の電荷蓄積層１３２と、酸化シリコン（ＳｉＯ２）等のブロック絶縁層１３３と、を備える。
【0048】
フックアップ領域ＲＨＵは、例えば図５に示す様に、複数のコンタクトＣＣ、及び、これら複数のコンタクトＣＣの近傍に設けられた支持構造ＨＲを備える。複数のコンタクトＣＣは、それぞれ、導電層１１０に接続されている。支持構造ＨＲは、それぞれ、Ｚ方向に積層された複数の導電層１１０を貫通する。支持構造ＨＲは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層であっても良い。
【0049】
ロウデコーダ領域ＲＲＤは、例えば図７に示す様に、Ｙ方向に並ぶ複数のトランジスタ列ＣＴｒを備える。本実施形態において、トランジスタ列ＣＴｒのＹ方向における配列周期は、メモリブロックＢＬＫのＹ方向における配列周期と等しい。これら複数のトランジスタ列ＣＴｒは、それぞれ、Ｘ方向に並ぶ複数のトランジスタＴｒを備える。これら複数のトランジスタＴｒは、例えば、半導体基板１００の表面をチャネル領域、ソース領域及びドレイン領域として利用する電界効果型のトランジスタである。これら複数のトランジスタＴｒは、それぞれ、コンタクトＣＣを介して導電層１１０に接続されている。これら複数のトランジスタＴｒは、それぞれ、図３を参照して説明したトランジスタＴＢＬＫとして機能する。トランジスタ列ＣＴｒに含まれるトランジスタＴｒの数は、例えば、メモリブロックＢＬＫにおいてＺ方向に積層された導電層１１０ａの数、又は、導電層１１０ｂの数と等しい。
【0050】
［メモリセルＭＣのしきい値電圧］
次に、図１０を参照して、メモリセルＭＣのしきい値電圧について説明する。
次に、図１０を参照して、メモリセルＭＣのしきい値電圧について説明する。
【0051】
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書込シーケンスが実行された場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。
【0052】
図１０は、複数ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
【0053】
図１０には、メモリセルＭＣのしきい値電圧の分布を３つ図示している。例えば、Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、読出遮断電圧ＶＢＢよりも大きく、読出電圧ＶＣＧＡＲより小さい。尚、Ｅｒステートのしきい値分布に含まれる最も小さいしきい値電圧の大きさは、ベリファイ電圧ＶＶＦＹＥＰの大きさ程度である。また、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、読出電圧ＶＣＧＡＲよりも大きく、読出電圧ＶＣＧＢＲよりも小さい。尚、Ａステートのしきい値分布に含まれる最も小さいしきい値電圧の大きさは、ベリファイ電圧ＶＶＦＹＡの大きさ程度である。また、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、読出電圧ＶＣＧＢＲよりも大きい。尚、Ｂステートのしきい値分布に含まれる最も小さいしきい値電圧の大きさは、ベリファイ電圧ＶＶＦＹＢの大きさ程度である。また、全てのメモリセルＭＣのしきい値電圧は、読出パス電圧ＶＲＥＡＤよりも小さい。
【0054】
これらのしきい値分布には、それぞれ、１ビット又は複数ビットのデータが割り当てられる。
【0055】
例えばメモリセルＭＣに３ビットのデータが割り当てられる場合、メモリセルＭＣのしきい値電圧は、２３＝８通りのしきい値分布のいずれかに属する様に制御される。また、これら８通りのしきい値分布に、“０，０，０”，“０，０，１”，“０，１，０”，“０，１，１”，“１，０，０”，“１，０，１”，“１，１，０”，“１，１，１”のいずれかのデータが割り当てられる。
【0056】
また、例えばメモリセルＭＣに１ビットのデータが割り当てられる場合、メモリセルＭＣのしきい値電圧は、２１＝２通りのしきい値分布のいずれかに属する様に制御される。また、これら２通りのしきい値分布に、“０”，“１”のいずれかのデータが割り当てられる。
【0057】
［読出動作］
次に、図１１を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図１１は、同読出動作について説明するための模式的な断面図である。尚、本実施形態に係る読出動作は、指定されたメモリブロックＢＬＫ中の指定されたストリングユニットＳＵに含まれ、且つ、指定されたワード線ＷＬａ又はワード線ＷＬｂに接続された全てのメモリセルＭＣに対して一括して実行される。以下、この様な複数のメモリセルＭＣを含む構成を、ページと呼ぶ場合がある。図１１では、メモリストリングＭＳａに対応するページに対して読出動作を実行する例について説明する。
次に、図１１を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図１１は、同読出動作について説明するための模式的な断面図である。尚、本実施形態に係る読出動作は、指定されたメモリブロックＢＬＫ中の指定されたストリングユニットＳＵに含まれ、且つ、指定されたワード線ＷＬａ又はワード線ＷＬｂに接続された全てのメモリセルＭＣに対して一括して実行される。以下、この様な複数のメモリセルＭＣを含む構成を、ページと呼ぶ場合がある。図１１では、メモリストリングＭＳａに対応するページに対して読出動作を実行する例について説明する。
【0058】
図１１に示す様に、読出動作においては、選択ワード線ＷＬとして機能する導電層１１０ａに読出電圧ＶＣＧＸＲ（図１０の読出電圧ＶＣＧＡＲ，ＶＣＧＢＲ又はその他の読出電圧）を供給し、非選択ワード線ＷＬとして機能する導電層１１０ａに読出パス電圧ＶＲＥＡＤを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａに電圧ＶＳＧを供給する。また、Ｙ方向において選択ワード線ＷＬと隣り合う導電層１１０ｂに読出遮断電圧ＶＢＢを供給し、その他の非選択ワード線ＷＬとして機能する導電層１１０ｂに読出パス電圧ＶＲＥＡＤを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ｂに接地電圧ＶＳＳを供給する。また、ソース側選択ゲート線ＳＧＳとして機能する導電層１１１に電圧ＶＳＧを供給し、半導体基板１００にソース電圧ＶＳＲＣを供給する。
【0059】
尚、電圧ＶＳＧは、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳがＯＮ状態となる程度の電圧であり、接地電圧ＶＳＳよりも大きい。ソース電圧ＶＳＲＣは、接地電圧ＶＳＳと同程度の大きさの電圧であり、接地電圧ＶＳＳよりも大きい。
【0060】
これにより、半導体層１２０に、ビット線ＢＬと選択メモリセルＭＣのチャネル領域とを導通させる電子のチャネル、及び、ソース線ＳＬと選択メモリセルＭＣのチャネル領域とを導通させる電子のチャネルが形成される。また、選択メモリセルＭＣの電荷蓄積層１３２に蓄積された電荷量に応じて、選択メモリセルＭＣがＯＮ状態又はＯＦＦ状態となる。周辺回路ＰＣ（図１）は、例えば、ビット線ＢＬの電圧の高低、又は、ビット線ＢＬに流れる電流の大小を検出することにより、メモリセルＭＣに記録されたデータを判定する。
【0061】
尚、図１１では、複数の導電層１１０ｂのうちの一つに読出遮断電圧ＶＢＢを供給し、その他の非選択ワード線ＷＬとして機能する導電層１１０ｂに読出パス電圧ＶＲＥＡＤを供給している。しかしながら、この様な方法は例示に過ぎず、具体的な方法は適宜調整可能である。例えば、ワード線ＷＬとして機能する全ての導電層１１０ｂに読出遮断電圧ＶＢＢを供給しても良い。
【0062】
［書込シーケンス］
次に、図１２～図１４を参照して、本実施形態に係る半導体記憶装置の書込シーケンスについて説明する。図１２は、同書込シーケンスについて説明するための模式的なフローチャートである。図１３及び図１４は、同書込シーケンスについて説明するための模式的な断面図である。尚、本実施形態に係る書込シーケンスは、指定されたページ内のメモリセルＭＣに対して一括して実行される。図１３及び図１４では、メモリストリングＭＳａに対応するページに対して書込シーケンスを実行する例について説明する。
次に、図１２～図１４を参照して、本実施形態に係る半導体記憶装置の書込シーケンスについて説明する。図１２は、同書込シーケンスについて説明するための模式的なフローチャートである。図１３及び図１４は、同書込シーケンスについて説明するための模式的な断面図である。尚、本実施形態に係る書込シーケンスは、指定されたページ内のメモリセルＭＣに対して一括して実行される。図１３及び図１４では、メモリストリングＭＳａに対応するページに対して書込シーケンスを実行する例について説明する。
【0063】
ステップＳ１０１（図１２）では、ループ回数ｎＷを１に設定する。ループ回数ｎＷは、レジスタ等に記録される。
【0064】
ステップＳ１０２では、プログラム動作を実行する。
【0065】
プログラム動作に際しては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬ（図１）にソース電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬに電圧ＶＤＤを供給する。
【0066】
また、図１３に示す様に、選択ワード線ＷＬとして機能する導電層１１０ａにプログラム電圧ＶＰＧＭを供給し、非選択ワード線ＷＬとして機能する導電層１１０ａ，１１０ｂに書込パス電圧ＶＰＡＳＳを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａ，１１０ｂに電圧ＶＳＧＤを供給し、ソース側選択ゲート線ＳＧＳとして機能する導電層１１１に接地電圧ＶＳＳを供給する。
【0067】
プログラム電圧ＶＰＧＭは、選択メモリセルＭＣの電荷蓄積層１３２に電子を蓄積させる程度の電圧であり、上述の読出パス電圧ＶＲＥＡＤよりも大きい。書込パス電圧ＶＰＡＳＳは、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の電圧であり、上述の読出パス電圧ＶＲＥＡＤと同じかそれよりも大きく、プログラム電圧ＶＰＧＭよりも小さい。電圧ＶＳＧＤは、ビット線ＢＬにソース電圧ＶＳＲＣが供給されている場合にはドレイン側選択トランジスタＳＴＤがＯＮ状態となり、ビット線ＢＬに所定の駆動電圧が供給されている場合にはドレイン側選択トランジスタＳＴＤがＯＦＦ状態となる程度の電圧である。電圧ＶＳＧＤは、接地電圧ＶＳＳよりも大きく、上述の電圧ＶＳＧよりも小さい。
【0068】
これにより、半導体層１２０に、ビット線ＢＬと選択メモリセルＭＣのチャネル領域とを導通させる電子のチャネルが形成される。また、選択メモリセルＭＣのチャネル領域の電子がトンネル絶縁層１３１をトンネルして電荷蓄積層１３２に蓄積される。
【0069】
ステップＳ１０３（図１２）では、ベリファイ動作を実行する。
【0070】
図１４に示す様に、ベリファイ動作は、基本的には読出動作と同様に実行される。ただし、ベリファイ動作においては、選択ワード線ＷＬとして機能する導電層１１０ａに、読出電圧ＶＣＧＸＲではなく、ベリファイ電圧ＶＶＦＹＸ（図１０のベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ又はその他のベリファイ電圧）を供給する。
【0071】
ステップＳ１０４（図１２）では、ベリファイ動作の結果を判定する。例えば、ベリファイ動作においてＯＮ状態として検出されたメモリセルＭＣの割合が一定数以上であった場合にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、ベリファイ動作においてＯＮ状態として検出されたメモリセルＭＣの割合が一定数未満であった場合にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
【0072】
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
【0073】
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。例えば、プログラム電圧ＶＰＧＭを出力する電圧生成ユニットｖｇ（図３）の出力電圧を、電圧ΔＶだけ増大させる。
【0074】
ステップＳ１０７では、図示しないステータスレジスタに、書込シーケンスが正常に終了した旨のステータスデータを格納し、書込シーケンスを終了する。
【0075】
ステップＳ１０８では、図示しないステータスレジスタに、書込シーケンスが正常に終了しなかった旨のステータスデータを格納し、書込シーケンスを終了する。
【0076】
［片面消去シーケンス］
次に、図１５～図１７を参照して、本実施形態に係る半導体記憶装置の片面消去シーケンスについて説明する。図１５は、同片面消去シーケンスについて説明するための模式的なフローチャートである。図１６及び図１７は、同片面消去シーケンスについて説明するための模式的な断面図である。尚、本実施形態に係る片面消去シーケンスは、指定されたメモリブロックＢＬＫに含まれ、メモリストリングＭＳａに対応する全てのメモリセルＭＣ、又は、メモリストリングＭＳｂに対応する全てのメモリセルＭＣに対して一括して実行される。以下、この様な複数のメモリセルＭＣを含む構成を、サブブロックと呼ぶ場合がある。図１６及び図１７では、メモリストリングＭＳａに対応するサブブロックに対して片面消去シーケンスを実行する例について説明する。
次に、図１５～図１７を参照して、本実施形態に係る半導体記憶装置の片面消去シーケンスについて説明する。図１５は、同片面消去シーケンスについて説明するための模式的なフローチャートである。図１６及び図１７は、同片面消去シーケンスについて説明するための模式的な断面図である。尚、本実施形態に係る片面消去シーケンスは、指定されたメモリブロックＢＬＫに含まれ、メモリストリングＭＳａに対応する全てのメモリセルＭＣ、又は、メモリストリングＭＳｂに対応する全てのメモリセルＭＣに対して一括して実行される。以下、この様な複数のメモリセルＭＣを含む構成を、サブブロックと呼ぶ場合がある。図１６及び図１７では、メモリストリングＭＳａに対応するサブブロックに対して片面消去シーケンスを実行する例について説明する。
【0077】
ステップＳ２０１（図１５）では、ループ回数ｎＥを１に設定する。ループ回数ｎＥは、レジスタ等に記録される。
【0078】
ステップＳ２０２では、片面消去動作を実行する。
【0079】
片面消去動作に際しては、図１６に示す様に、ワード線ＷＬとして機能する導電層１１０ａに接地電圧ＶＳＳを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａをフローティング状態とする。また、ワード線ＷＬ及びドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ｂをフローティング状態とする。また、ソース側選択ゲート線ＳＧＳとして機能する導電層１１１をフローティング状態とし、半導体基板１００に消去電圧ＶＥＲＡを供給する。
【0080】
消去電圧ＶＥＲＡは、選択メモリセルＭＣの電荷蓄積層１３２から電子を引き抜く程度の電圧であり、上述のプログラム電圧ＶＰＧＭと同じかそれよりも大きい。
【0081】
これにより、半導体層１２０に、ソース線ＳＬとメモリストリングＭＳａ内のメモリセルＭＣのチャネル領域とを導通させる正孔のチャネルが形成される。また、メモリストリングＭＳａ内のメモリセルＭＣの電荷蓄積層１３２の電子がメモリセルＭＣのチャネル領域に引き抜かれる。
【0082】
尚、導電層１１０ａ，１１０ｂをフローティング状態とする方法は、適宜調整可能である。
【0083】
例えば、図１６の例では、全ての導電層１１０ｂをフローティング状態としている。この様な場合には、例えば、導電層１１０ｂに電圧を供給するための全ての電流経路において、電流経路に設けられた複数のトランジスタの少なくとも一つをＯＦＦ状態とすることが考えられる。例えば、ワード線ＷＬｂとして機能する導電層１１０ｂに電圧を供給するための全ての電流経路は、図３の例では、導電層１１０ｂと電圧生成回路ＶＧ（図３）との間の全ての電流経路、及び、導電層１１０ｂと接地電圧ＶＳＳが供給されるボンディングパッド電極Ｐ（図３）との間の全ての電流経路である。
【0084】
ここで、信号供給線ＢＬＫＳＥＬに接続された複数のトランジスタＴＢＬＫは、ワード線ＷＬｂとして機能する導電層１１０ｂに電圧を供給するための全ての電流経路に設けられている。従って、導電層１１０ｂに電圧を供給するための全ての電流経路において、電流経路に設けられた複数のトランジスタの少なくとも一つをＯＦＦ状態とするためには、例えば、ロウデコーダＲＤｂ中のこの導電層１１０ｂに対応する信号供給線ＢＬＫＳＥＬ（図３）を“Ｌ”状態としても良い。
【0085】
また、例えば、複数の信号供給線ＷＬＳＥＬＳ及び複数の信号供給線ＷＬＳＥＬＵに接続された複数のトランジスタＴＷＬは、ワード線ＷＬｂとして機能する導電層１１０ｂに電圧を供給するための全ての電流経路に設けられている。従って、導電層１１０ｂに電圧を供給するための全ての電流経路において、電流経路に設けられた複数のトランジスタの少なくとも一つをＯＦＦ状態とするためには、例えば、ロウデコーダＲＤｂ中の全ての信号供給線ＷＬＳＥＬＳ及び信号供給線ＷＬＳＥＬＵを“Ｌ”状態としても良い。
【0086】
また、例えば、複数の信号供給線ＶＳＥＬに接続された複数のトランジスタＴＤＲＶは、ワード線ＷＬｂとして機能する導電層１１０ｂに電圧を供給するための全ての電流経路に設けられている。従って、導電層１１０ｂに電圧を供給するための全ての電流経路において、電流経路に設けられた複数のトランジスタの少なくとも一つをＯＦＦ状態とするためには、例えば、ロウデコーダＲＤｂ中の全ての信号供給線ＶＳＥＬを“Ｌ”状態としても良い。
【0087】
また、例えば、図１６の例では、ワード線ＷＬａとして機能する導電層１１０ａに接地電圧ＶＳＳを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａをフローティング状態としている。この様な場合には、例えば、ワード線ＷＬａとして機能する導電層１１０ａと電圧生成回路ＶＧとを導通させることが考えられる。また、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａと電圧生成回路ＶＧ（図３）との間の全ての電流経路、及び、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａと接地電圧ＶＳＳが供給されるボンディングパッド電極Ｐ（図３）との間の全ての電流経路において、電流経路に設けられた複数のトランジスタの少なくとも一つをＯＦＦ状態とすることが考えられる。
【0088】
ステップＳ２０３（図１５）では、片面消去ベリファイ動作を実行する。
【0089】
片面消去ベリファイ動作に際しては、図１７に示す様に、ワード線ＷＬとして機能する導電層１１０ａにベリファイ電圧ＶＶＦＹｅを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａに電圧ＶＳＧを供給する。また、ワード線ＷＬとして機能する導電層１１０ｂに読出遮断電圧ＶＢＢを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ｂに接地電圧ＶＳＳを供給する。また、ソース側選択ゲート線ＳＧＳとして機能する導電層１１１に電圧ＶＳＧを供給し、半導体基板１００にソース電圧ＶＳＲＣを供給する。
【0090】
ベリファイ電圧ＶＶＦＹｅは、ベリファイ電圧ＶＶＦＹＥＰ（図１０）より大きく、読出電圧ＶＣＧＡＲ（図１０）より小さい。ベリファイ電圧ＶＶＦＹｅの大きさは、例えば、図１０を参照して説明した様なＥｒステートのしきい値分布に含まれる最も大きいしきい値電圧の大きさ程度でも良い。また、ベリファイ電圧ＶＶＦＹｅは、例えば、接地電圧ＶＳＳより小さくても良い。
【0091】
ステップＳ２０４（図１５）では、片面消去ベリファイ動作の結果を判定する。例えば、片面消去ベリファイ動作においてＯＦＦ状態として検出されたメモリセルＭＣの割合が一定数以上であった場合には片面消去ベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。一方、片面消去ベリファイ動作においてＯＦＦ状態として検出されたメモリセルＭＣの割合が一定数未満であった場合には片面消去ベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。
【0092】
ステップＳ２０５では、ループ回数ｎＥが所定の回数ＮＥに達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。
【0093】
ステップＳ２０６では、ループ回数ｎＥに１を加算して、ステップＳ２０２に進む。また、ステップＳ２０６では、例えば、消去電圧ＶＥＲＡに所定の電圧ΔＶを加算する。
【0094】
ステップＳ２０７では、図示しないステータスレジスタに、消去シーケンスが正常に終了した旨のステータスデータを格納し、消去シーケンスを終了する。
【0095】
ステップＳ２０８では、図示しないステータスレジスタに、消去シーケンスが正常に終了しなかった旨のステータスデータを格納し、消去シーケンスを終了する。
【0096】
［ＥＰ書込シーケンス］
上述の通り、例えばメモリストリングＭＳａ中の選択メモリセルＭＣに対して読出動作（図１１）、ベリファイ動作（図１４）又は片面消去ベリファイ動作（図１７）を実行する場合、ビット線ＢＬの電圧の高低、又は、ビット線ＢＬに流れる電流の大小を検出することにより、選択メモリセルＭＣがＯＮ状態であるかＯＦＦ状態であるかを検出する。
上述の通り、例えばメモリストリングＭＳａ中の選択メモリセルＭＣに対して読出動作（図１１）、ベリファイ動作（図１４）又は片面消去ベリファイ動作（図１７）を実行する場合、ビット線ＢＬの電圧の高低、又は、ビット線ＢＬに流れる電流の大小を検出することにより、選択メモリセルＭＣがＯＮ状態であるかＯＦＦ状態であるかを検出する。
【0097】
ここで、図８を参照して説明した様に、本実施形態に係る半導体層１２０は、略円筒状の形状を備えている。また、半導体層１２０の導電層１１０ａとの対向部分はメモリストリングＭＳａ中のメモリセルＭＣ及びドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。また、半導体層１２０の導電層１１０ｂとの対向部分はメモリストリングＭＳｂ中のメモリセルＭＣ及びドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。
【0098】
この様な構造においては、例えば、選択メモリセルＭＣと同一の半導体層１２０に対応し、且つ、同一の高さ位置に設けられた非選択メモリセルＭＣ（以下、「裏面メモリセルＭＣ」と呼ぶ場合がある。）がＯＮ状態になってしまうと、選択メモリセルＭＣがＯＮ状態であるかＯＦＦ状態であるかに拘わらず、裏面メモリセルＭＣを介してビット線ＢＬとソース線ＳＬとが導通してしまい、ビット線ＢＬに電流が流れてしまう。これにより、選択メモリセルＭＣのしきい値電圧を好適に検出することが出来なくなってしまう。従って、読出動作（図１１）、ベリファイ動作（図１４）及び片面消去ベリファイ動作（図１７）を実行する場合には、裏面メモリセルＭＣをＯＦＦ状態とすることが望ましい。
【0099】
【0100】
しかしながら、例えば図１８に示す様に、片面消去シーケンスの実行直後においては、一部のメモリセルＭＣのしきい値電圧が、読出遮断電圧ＶＢＢよりも小さくなってしまう場合がある。この様な状態では、裏面メモリセルＭＣをＯＦＦ状態とすることが出来ない場合がある。
【0101】
そこで、本実施形態に係る半導体記憶装置においては、メモリストリングＭＳａ，ＭＳｂの一方に対応するサブブロックに対して片面消去シーケンスを実行した後、他方に対応するサブブロックに対して読出動作、書込シーケンス又は片面消去シーケンスを実行する前に、片面消去シーケンスが実行されたサブブロックに対してＥＰ書込シーケンスを実行する。これにより、片面消去シーケンスが実行されたメモリセルＭＣのしきい値電圧を、例えば図１９に示す様に、読出遮断電圧ＶＢＢより大きく、読出電圧ＶＣＧＡＲより小さい範囲に制御する。
【0102】
次に、図２０～図２２を参照して、本実施形態に係る半導体記憶装置のＥＰ書込シーケンスについて説明する。図２０は、同ＥＰ書込シーケンスについて説明するための模式的なフローチャートである。図２１及び図２２は、同ＥＰ書込シーケンスについて説明するための模式的な断面図である。尚、本実施形態に係るＥＰ書込シーケンスは、指定されたページ内のメモリセルＭＣに対して一括して実行される。また、ＥＰ書込シーケンスは、メモリストリングＭＳａ，ＭＳｂの一方に対応するサブブロックに対して片面消去シーケンスを実行した後、他方に対応するサブブロックに対して読出動作、書込シーケンス又は片面消去シーケンスを実行する前に、片面消去シーケンスが実行されたサブブロック中の全てのページに対して実行される。図２１及び図２２では、メモリストリングＭＳａに含まれる所定のメモリセルＭＣに対してＥＰ書込シーケンスを実行する例について説明する。
【0103】
ステップＳ３０１（図２０）では、ループ回数ｎＥＰを１に設定する。ループ回数ｎＥＰは、レジスタ等に記録される。
【0104】
ステップＳ３０２では、ＥＰプログラム動作を実行する。
【0105】
ＥＰプログラム動作に際しては、例えば、ビット線ＢＬ（図１）にソース電圧ＶＳＲＣを供給する。
【0106】
また、図２１に示す様に、選択ワード線ＷＬとして機能する導電層１１０ａにプログラム電圧ＶＰＧＭＥＰを供給し、非選択ワード線ＷＬとして機能する導電層１１０ａ，１１０ｂに書込パス電圧ＶＰＡＳＳを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａ，１１０ｂに電圧ＶＳＧを供給し、ソース側選択ゲート線ＳＧＳとして機能する導電層１１１に接地電圧ＶＳＳを供給する。
【0107】
プログラム電圧ＶＰＧＭＥＰは、例えば、プログラム電圧ＶＰＧＭと同程度の大きさを有していても良いし、プログラム電圧ＶＰＧＭより小さくても良い。
【0108】
ステップＳ３０３（図２０）では、ＥＰベリファイ動作を実行する。
【0109】
図２２に示す様に、ＥＰベリファイ動作は、基本的には読出動作と同様に実行される。ただし、ＥＰベリファイ動作においては、選択ワード線ＷＬとして機能する導電層１１０ａに、読出電圧ＶＣＧＸＲではなく、ベリファイ電圧ＶＶＦＹＥＰを供給する。
【0110】
ステップＳ３０４（図２０）では、ＥＰベリファイ動作の結果を判定する。例えば、ＥＰベリファイ動作においてＯＮ状態として検出されたメモリセルＭＣの割合が一定数以上であった場合にはＥＰベリファイＦＡＩＬと判定し、ステップＳ３０５に進む。一方、ＥＰベリファイ動作においてＯＮ状態として検出されたメモリセルＭＣの割合が一定数未満であった場合にはＥＰベリファイＰＡＳＳと判定し、ステップＳ３０７に進む。
【0111】
ステップＳ３０５では、ループ回数ｎＥＰが所定の回数ＮＥＰに達したか否かを判定する。達していなかった場合にはステップＳ３０６に進む。達していた場合にはステップＳ３０８に進む。
【0112】
ステップＳ３０６では、ループ回数ｎＥＰに１を加算して、ステップＳ３０２に進む。また、ステップＳ３０６では、例えば、プログラム電圧ＶＰＧＭＥＰに所定の電圧ΔＶを加算する。
【0113】
ステップＳ３０７では、図示しないステータスレジスタに、書込シーケンスが正常に終了した旨のステータスデータを格納し、書込シーケンスを終了する。
【0114】
ステップＳ３０８では、図示しないステータスレジスタに、書込シーケンスが正常に終了しなかった旨のステータスデータを格納し、書込シーケンスを終了する。
【0115】
【0116】
第１比較例に係る半導体記憶装置は、Ｚ方向に積層された複数の導電層２１０と、Ｚ方向に延伸する略有底円筒状の半導体層２２０と、複数の導電層２１０及び半導体層２２０の間に設けられたゲート絶縁層１３０と、を備える。また、複数の導電層２１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層２０１が設けられる。
【0117】
導電層２１０は、導電層１１０と異なり、複数の貫通孔を備えている。また、この複数の貫通孔の内周面は、それぞれ、ゲート絶縁層１３０を介して、半導体層２２０の外周面と対向している。
【0118】
［第２比較例］
次に、図２４及び図２５を参照して、第２比較例に係る半導体記憶装置について説明する。図２４は、第２比較例に係る半導体記憶装置の両面消去シーケンスについて説明するための模式的なフローチャートである。図２５は、同両面消去シーケンスについて説明するための模式的な断面図である。
次に、図２４及び図２５を参照して、第２比較例に係る半導体記憶装置について説明する。図２４は、第２比較例に係る半導体記憶装置の両面消去シーケンスについて説明するための模式的なフローチャートである。図２５は、同両面消去シーケンスについて説明するための模式的な断面図である。
【0119】
第２比較例に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に、図５～図９を参照して説明した様な構成を備える。ただし、第２比較例に係る半導体記憶装置は、片面消去シーケンスのかわりに、両面消去シーケンスを実行可能に構成されている。
【0120】
両面消去シーケンスは、指定されたメモリブロックＢＬＫ内の全てのメモリセルＭＣに対して一括して実行される。
【0121】
ステップＳ２０１（図２４）は、片面消去シーケンスと同様に実行される。
【0122】
ステップＳ４０２では、両面消去動作を実行する。
【0123】
両面消去動作に際しては、図２５に示す様に、ワード線ＷＬとして機能する導電層１１０ａ，１１０ｂに接地電圧ＶＳＳを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａ，１１０ｂをフローティング状態とする。また、ソース側選択ゲート線ＳＧＳとして機能する導電層１１１をフローティング状態とし、半導体基板１００に消去電圧ＶＥＲＡを供給する。
【0124】
ステップＳ２０３では、例えば、メモリストリングＭＳａに対応するサブブロックに対して片面消去ベリファイ動作を実行する。
【0125】
ステップＳ４０３では、例えば、メモリストリングＭＳｂに対応するサブブロックに対して片面消去ベリファイ動作を実行する。
【0126】
ステップＳ２０４～ステップＳ２０８は、片面消去シーケンスと同様に実行される。
【0127】
［第３比較例］
次に、図２６～図２８を参照して、第３比較例に係る半導体記憶装置について説明する。図２６は、第３比較例に係る半導体記憶装置の両面ＥＰ書込シーケンスについて説明するための模式的なフローチャートである。図２７及び図２８は、同両面ＥＰ書込シーケンスについて説明するための模式的な断面図である。
次に、図２６～図２８を参照して、第３比較例に係る半導体記憶装置について説明する。図２６は、第３比較例に係る半導体記憶装置の両面ＥＰ書込シーケンスについて説明するための模式的なフローチャートである。図２７及び図２８は、同両面ＥＰ書込シーケンスについて説明するための模式的な断面図である。
【0128】
第３比較例に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に、図５～図９を参照して説明した様な構成を備える。ただし、第３比較例に係る半導体記憶装置は、片面消去シーケンスのかわりに、第２比較例に係る両面消去シーケンスを実行可能に構成されている。また、第３比較例に係る半導体記憶装置は、両面ＥＰ書込シーケンスを実行可能に構成されている。
【0129】
両面ＥＰ書込シーケンスは、指定されたメモリブロックＢＬＫ内の全てのメモリセルＭＣに対して一括して実行される。
【0130】
ステップＳ３０１（図２６）は、第１実施形態に係るＥＰ書込シーケンスと同様に実行される。
【0131】
ステップＳ５０２では、両面ＥＰプログラム動作を実行する。
【0132】
両面ＥＰプログラム動作に際しては、例えば、ビット線ＢＬ（図１）にソース電圧ＶＳＲＣを供給する。
【0133】
また、両面ＥＰプログラム動作に際しては、図２７に示す様に、下方から数えてｋ（ｋは自然数）番目の導電層１１０ａと、下方から数えてｋ番目の導電層１１０ｂと、を選択ワード線ＷＬとして、これらの導電層１１０ａ，１１０ｂにプログラム電圧ＶＰＧＭＥＰを供給する。また、非選択ワード線ＷＬとして機能する導電層１１０ａ，１１０ｂに書込パス電圧ＶＰＡＳＳを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａ，１１０ｂに電圧ＶＳＧを供給し、ソース側選択ゲート線ＳＧＳとして機能する導電層１１１に接地電圧ＶＳＳを供給する。
【0134】
ステップＳ５０３（図２６）では、両面ＥＰベリファイ動作を実行する。
【0135】
両面ＥＰベリファイ動作に際しては、図２８に示す様に、下方から数えてｋ番目の導電層１１０ａと、下方から数えてｋ番目の導電層１１０ｂと、を選択ワード線ＷＬとして、これらの導電層１１０ａ，１１０ｂにベリファイ電圧ＶＶＦＹＥＰを供給する。また、非選択ワード線ＷＬとして機能する導電層１１０ａ，１１０ｂに読出パス電圧ＶＲＥＡＤを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａ，１１０ｂに電圧ＶＳＧを供給し、ソース側選択ゲート線ＳＧＳとして機能する導電層１１１に電圧ＶＳＧを供給し、半導体基板１００にソース電圧ＶＳＲＣを供給する。
【0136】
［トランジスタ列ＣＴｒの面積］
第１比較例に係る半導体記憶装置においては、例えば図２３に示す様に、ＸＹ平面において一つの半導体層２２０に一つの導電層２１０が対向している。この様な構成では、一つの半導体層２２０に対応して一つのメモリストリングが形成される。一方、第２比較例に係る半導体記憶装置においては、例えば図８に示す様に、ＸＹ平面において一つの半導体層１２０に二つの導電層１１０が対向している。この様な構成では、一つの半導体層１２０に対応して二つのメモリストリングＭＳａ，ＭＳｂが形成される。従って、図８の様な構成は、図２３の様な構成と比較して、メモリセルアレイＭＣＡの高集積化が可能である。
第１比較例に係る半導体記憶装置においては、例えば図２３に示す様に、ＸＹ平面において一つの半導体層２２０に一つの導電層２１０が対向している。この様な構成では、一つの半導体層２２０に対応して一つのメモリストリングが形成される。一方、第２比較例に係る半導体記憶装置においては、例えば図８に示す様に、ＸＹ平面において一つの半導体層１２０に二つの導電層１１０が対向している。この様な構成では、一つの半導体層１２０に対応して二つのメモリストリングＭＳａ，ＭＳｂが形成される。従って、図８の様な構成は、図２３の様な構成と比較して、メモリセルアレイＭＣＡの高集積化が可能である。
【0137】
ここで、図２９には、第１比較例に係る半導体記憶装置の４つのメモリブロックＢＬＫ＿Ａ～ＢＬＫ＿Ｄと、これら４つのメモリブロックＢＬＫ＿Ａ～ＢＬＫ＿Ｄに対応して設けられた４つのトランジスタ列ＣＴｒ＿Ａ～ＣＴｒ＿Ｄと、を図示している。図２９の例では、トランジスタ列ＣＴｒのＹ方向における配列周期が、メモリブロックＢＬＫのＹ方向における配列周期の２倍である。
【0138】
図３０には、第２比較例に係る半導体記憶装置の４つのメモリブロックＢＬＫ＿Ａ～ＢＬＫ＿Ｄと、これら４つのメモリブロックＢＬＫ＿Ａ～ＢＬＫ＿Ｄに対応して設けられた４つのトランジスタ列ＣＴｒ＿Ａ～ＣＴｒ＿Ｄと、を図示している。ここで、上述の通り、第２比較例に係る半導体記憶装置は、図５～図９を参照して説明した様な構成を備える。ここで、図５～図９を参照して説明した様な構成では、導電層１１０ａと電圧生成回路ＶＧとを接続するためのトランジスタ列ＣＴｒをメモリブロックＢＬＫ＿Ａ～ＢＬＫ＿Ｄに対してＸ方向の一方側に配置し、導電層１１０ｂと電圧生成回路ＶＧとを接続するためのトランジスタ列ＣＴｒをメモリブロックＢＬＫ＿Ａ～ＢＬＫ＿Ｄに対してＸ方向の他方側に配置する必要がある。従って、例えば図３０に示す様に、図２９に示す様な構造と比較して、トランジスタ列ＣＴｒ＿Ａ～ＣＴｒ＿ＤのＸ方向における面積が２倍になってしまう。
【0139】
トランジスタ列ＣＴｒ＿Ａ～ＣＴｒ＿Ｄの面積を削減するためには、例えば図３１に示す様に、一つのメモリブロックＢＬＫのＹ方向の幅を、第１比較例に係るメモリブロックＢＬＫのＹ方向の幅の２倍とすることが考えられる。
【0140】
［ページサイズとブロックサイズとの比］
第２比較例に係るメモリブロックＢＬＫと、第１比較例に係るメモリブロックＢＬＫと、のＹ方向の幅が同程度であった場合、第２比較例に係るメモリブロックＢＬＫに含まれるメモリセルＭＣの数は、第１比較例に係るメモリブロックＢＬＫに含まれるメモリセルＭＣの数の２倍程度となる。
第２比較例に係るメモリブロックＢＬＫと、第１比較例に係るメモリブロックＢＬＫと、のＹ方向の幅が同程度であった場合、第２比較例に係るメモリブロックＢＬＫに含まれるメモリセルＭＣの数は、第１比較例に係るメモリブロックＢＬＫに含まれるメモリセルＭＣの数の２倍程度となる。
【0141】
また、トランジスタ列ＣＴｒ＿Ａ～ＣＴｒ＿Ｄの面積を削減するために図３１の様な構造を採用した場合、メモリブロックＢＬＫのＹ方向の幅は、図３０の様な構造の２倍程度となる。従って、メモリブロックＢＬＫに含まれるメモリセルＭＣの数は、第１比較例に係るメモリブロックＢＬＫに含まれるメモリセルＭＣの数の４倍程度となる。
【0142】
ここで、上述の通り、第２比較例に係る半導体記憶装置においては、指定されたメモリブロックＢＬＫに含まれる全てのメモリセルＭＣに対して、両面消去シーケンスが一括して実行される。この様な場合、読出動作、書込シーケンスの実行単位であるページに含まれるメモリセルＭＣの数（以下、「ページサイズ」と呼ぶ場合がある。）と、消去シーケンスの実行単位であるメモリブロックＢＬＫに含まれるメモリセルＭＣの数（以下、「ブロックサイズ」と呼ぶ場合がある。）と、の比も、第１比較例と比較して４倍となる。この様な場合、ガベージコレクションに際して必要となる書込シーケンスの実行回数が大幅に増大してしまう、等の理由から半導体記憶装置の寿命が短くなってしまう恐れがある。
【0143】
ここで、第１実施形態に係る半導体記憶装置は、片面消去シーケンスを実行可能に構成されている。ここで、片面消去シーケンスの実行単位であるサブブロックに含まれるメモリセルＭＣの数は、メモリブロックＢＬＫに含まれるメモリセルＭＣの数の半分である。従って、上述の様な問題を抑制可能である。
【0144】
［読出動作等における裏面メモリセルＭＣのリーク電流］
図２４及び図２５を参照して説明した様に、第２比較例に係る両面消去シーケンスでは、ステップＳ４０２において両面消去動作を実行し、ステップＳ２０３においてメモリストリングＭＳａに対応するサブブロックに対して片面消去ベリファイ動作（図１７）を実行し、ステップＳ４０３においてメモリストリングＭＳｂに対応するサブブロックに対して片面消去ベリファイ動作（図１７）を実行する。
図２４及び図２５を参照して説明した様に、第２比較例に係る両面消去シーケンスでは、ステップＳ４０２において両面消去動作を実行し、ステップＳ２０３においてメモリストリングＭＳａに対応するサブブロックに対して片面消去ベリファイ動作（図１７）を実行し、ステップＳ４０３においてメモリストリングＭＳｂに対応するサブブロックに対して片面消去ベリファイ動作（図１７）を実行する。
【0145】
この様な方法によれば、例えば、メモリブロックＢＬＫ中の全てのメモリセルＭＣのしきい値電圧が読出遮断電圧ＶＢＢより大きい場合には、メモリブロックＢＬＫ中の全てのメモリセルＭＣのしきい値電圧を好適にベリファイ電圧ＶＶＦＹｅより小さい電圧とすることが可能である。
【0146】
しかしながら、例えば、メモリブロックＢＬＫ中のいずれかのメモリセルＭＣのしきい値電圧が読出遮断電圧ＶＢＢよりも小さい場合、この様なメモリセルＭＣを裏面メモリセルＭＣとするメモリセルＭＣのしきい値電圧を取得することは出来なくなってしまう。従って、この様なメモリセルＭＣのしきい値電圧がベリファイ電圧ＶＶＦＹｅより大きい場合でもベリファイＰＡＳＳの判定が行われてしまい、一部のメモリセルＭＣのしきい値電圧が読出電圧ＶＣＧＡＲ等の電圧よりも大きい状態となってしまう場合がある。これにより、誤書込の状態が発生してしまう場合がある。
【0147】
ここで、第３比較例に係る半導体記憶装置では、例えば図２６～図２８を参照して説明した様な両面ＥＰ書込シーケンスを実行する。この様な方法によれば、２つの選択メモリセルＭＣのしきい値電圧を、確実に読出遮断電圧ＶＢＢよりも大きくすることが可能である。しかしながら、例えばこれら２つの選択メモリセルＭＣのしきい値電圧が大きく異なっていた場合に、一方の選択メモリセルＭＣのしきい値電圧が読出電圧ＶＣＧＡＲ等の電圧よりも大きくなってしまう場合がある。これにより、誤書込の状態が発生してしまう場合がある。
【0148】
ここで、第１実施形態に係る半導体記憶装置においては、上述の通り、メモリストリングＭＳａ，ＭＳｂの一方に対応するサブブロックに対して片面消去シーケンスを実行した後、他方に対応するサブブロックに対して片面消去シーケンスを実行する前に、片面消去シーケンスが実行されたサブブロック中の全てのページに対して、ＥＰ書込シーケンスを実行する。従って、メモリストリングＭＳａ，ＭＳｂの少なくとも一方に対応するサブブロックに含まれる全てのメモリセルＭＣのしきい値電圧を、常に読出遮断電圧ＶＢＢよりも大きい状態とすることが可能である。従って、上述の様な誤書込の状態の発生を抑制して、メモリセルＭＣのしきい値電圧を好適に制御することが可能である。
【0149】
［第２実施形態］
次に、図３２及び図３３を参照して、第２実施形態に係る半導体記憶装置について説明する。図３２は、第２実施形態に係る両面消去シーケンスについて説明するための模式的なフローチャートである。図３３は、第２実施形態に係る両面消去シーケンスについて説明するための模式的な断面図である。
次に、図３２及び図３３を参照して、第２実施形態に係る半導体記憶装置について説明する。図３２は、第２実施形態に係る両面消去シーケンスについて説明するための模式的なフローチャートである。図３３は、第２実施形態に係る両面消去シーケンスについて説明するための模式的な断面図である。
【0150】
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、第２実施形態に係る両面消去シーケンスを実行可能に構成されている。
【0151】
本実施形態に係る両面消去シーケンスのステップＳ６０１では、例えば、メモリストリングＭＳａ，ＭＳｂの一方に対応するサブブロックに対して、プリプログラム動作を実行する。
【0152】
プリプログラム動作に際しては、例えば、ビット線ＢＬ（図１）にソース電圧ＶＳＲＣを供給する。
【0153】
また、図３３に示す様に、ワード線ＷＬとして機能する導電層１１０ｂにプログラム電圧ＶＰＧＭＰを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ｂに電圧ＶＳＧを供給する。また、ワード線ＷＬとして機能する導電層１１０ａに書込パス電圧ＶＰＡＳＳを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａに電圧ＶＳＧを供給する。また、ソース側選択ゲート線ＳＧＳとして機能する導電層１１１に接地電圧ＶＳＳを供給する。
【0154】
プログラム電圧ＶＰＧＭＰは、例えば、プログラム電圧ＶＰＧＭと同程度の大きさを有していても良いし、プログラム電圧ＶＰＧＭより小さくても良い。
【0155】
例えば図３４には、メモリストリングＭＳｂに対応するサブブロックに、読出遮断電圧ＶＢＢよりも小さいしきい値電圧を有するメモリセルＭＣが含まれている様なヒストグラムを示している。この様な場合、ステップＳ６０１のプリプログラム動作によって、例えば、図３５に示す様に、メモリストリングＭＳｂに対応するサブブロック内の全てのメモリセルＭＣのしきい値電圧が、読出遮断電圧ＶＢＢよりも大きい大きさに制御される。
【0156】
【0157】
これにより、例えば図３６に示す様に、メモリストリングＭＳａに対応するサブブロック中の全てのメモリセルＭＣのしきい値電圧が、読出電圧ＶＣＧＡＲ等よりも小さい大きさに制御される。尚、ステップＳ６０２の片面消去シーケンスでは、片面消去ベリファイ動作（図１７）が実行される。ここで、上述の通り、メモリストリングＭＳｂに対応するサブブロック内の全てのメモリセルＭＣのしきい値電圧は、読出遮断電圧ＶＢＢよりも大きい大きさに制御されている。従って、片面消去ベリファイ動作（図１７）は好適に実行される。
【0158】
【0159】
これにより、例えば図３７に示す様に、メモリストリングＭＳａに対応するサブブロック中の全てのメモリセルＭＣのしきい値電圧が、読出電圧ＶＣＧＡＲ等よりも小さく、読出遮断電圧ＶＢＢよりも大きい大きさに制御される。尚、ステップＳ６０３のＥＰ書込シーケンスでは、ＥＰベリファイ動作（図２２）が実行される。ここで、上述の通り、メモリストリングＭＳｂに対応するサブブロック内の全てのメモリセルＭＣのしきい値電圧は、読出遮断電圧ＶＢＢよりも大きい大きさに制御されている。従って、ＥＰベリファイ動作（図２２）は好適に実行される。
【0160】
【0161】
これにより、例えば図３８に示す様に、メモリストリングＭＳｂに対応するサブブロック中の全てのメモリセルＭＣのしきい値電圧が、読出電圧ＶＣＧＡＲ等よりも小さい大きさに制御される。尚、ステップＳ６０４の片面消去シーケンスでは、片面消去ベリファイ動作（図１７）が実行される。ここで、上述の通り、メモリストリングＭＳａに対応するサブブロック内の全てのメモリセルＭＣのしきい値電圧は、読出遮断電圧ＶＢＢよりも大きい大きさに制御されている。従って、片面消去ベリファイ動作（図１７）は好適に実行される。
【0162】
ステップＳ６０５では、例えば、メモリストリングＭＳａ，ＭＳｂの一方に対応するサブブロック内の全てのページに対して、図２０～図２２を参照して説明したＥＰ書込シーケンスを実行する。その後、両面消去シーケンスを終了する。
【0163】
これにより、例えば図３９に示す様に、メモリストリングＭＳｂに対応するサブブロック中の全てのメモリセルＭＣのしきい値電圧が、読出電圧ＶＣＧＡＲ等よりも小さく、読出遮断電圧ＶＢＢよりも大きい大きさに制御される。尚、ステップＳ６０５のＥＰ書込シーケンスでは、ＥＰベリファイ動作（図２２）が実行される。ここで、上述の通り、メモリストリングＭＳａに対応するサブブロック内の全てのメモリセルＭＣのしきい値電圧は、読出遮断電圧ＶＢＢよりも大きい大きさに制御されている。従って、ＥＰベリファイ動作（図２２）は好適に実行される。
【0164】
尚、第２実施形態に係る半導体記憶装置は、例えば、図１５～図１７を参照して説明した片面消去シーケンスを単独で実行可能に構成されていても良い。また、第２実施形態に係る半導体記憶装置は、例えば、図２０～図２２を参照して説明したＥＰ書込シーケンスを単独で実行可能に構成されていても良い。
【0165】
また、本実施形態に係る両面消去シーケンスの具体的な実行方法は、適宜調整可能である。例えば、図３２～図３９を参照して説明した様な両面消去シーケンスを既に実行済である場合等には、メモリブロックＢＬＫ中の全てのメモリセルＭＣのしきい値電圧が、読出遮断電圧ＶＢＢよりも大きいと考えられる。この様な場合には、例えば、ステップＳ６０１を省略しても良い。
【0166】
［第３実施形態］
次に、図４０及び図４１を参照して、第３実施形態に係る半導体記憶装置について説明する。図４０は、第３実施形態に係る両面消去シーケンスについて説明するための模式的なフローチャートである。図４１は、第３実施形態に係る書込シーケンスについて説明するための模式的なフローチャートである。
次に、図４０及び図４１を参照して、第３実施形態に係る半導体記憶装置について説明する。図４０は、第３実施形態に係る両面消去シーケンスについて説明するための模式的なフローチャートである。図４１は、第３実施形態に係る書込シーケンスについて説明するための模式的なフローチャートである。
【0167】
第３実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、第３実施形態に係る両面消去シーケンス及び第３実施形態に係る書込シーケンスを実行可能に構成されている。
【0168】
図４０に示す様に、本実施形態に係る両面消去シーケンスは、基本的には第２実施形態に係る両面消去シーケンスと同様に実行される。ただし、本実施形態に係る両面消去シーケンスでは、ステップＳ６０５が実行されない。
【0169】
図４１に示す様に、本実施形態においては、例えば、下方から数えてｋ番目の導電層１１０ａ又は下方から数えてｋ番目の導電層１１０ｂに対応するページに対して書込シーケンスを実行する際、ステップＳ７０１において、下方から数えてｋ番目の導電層１１０ｂに対応するページに対して、ＥＰ書込シーケンスを実行する。また、この書込シーケンスのステップＳ７０２において、下方から数えてｋ番目の導電層１１０ａ又は下方から数えてｋ番目の導電層１１０ｂに対応するページに対して、第１実施形態に係る書込シーケンス（図１２～図１４）を実行する。
【0170】
［その他の実施形態］
以上、第１実施形態～第３実施形態に係る半導体記憶装置について例示した。しかしながら、以上の態様はあくまでも例示に過ぎず、具体的な態様等は適宜調整可能である。
以上、第１実施形態～第３実施形態に係る半導体記憶装置について例示した。しかしながら、以上の態様はあくまでも例示に過ぎず、具体的な態様等は適宜調整可能である。
【0171】
例えば、図１６を参照して説明した片面消去動作においては、導電層１１０ａ及び導電層１１０ｂの一部を、フローティング状態としていた。しかしながら、この様な方法はあくまでも例示に過ぎず、片面消去動作の具体的な実行方法は適宜調整可能である。例えば、ワード線ＷＬａに対応するサブブロックに対する片面消去動作においては、ワード線ＷＬとして機能する導電層１１０ｂに、消去電圧ＶＥＲＡ又はその他の電圧を供給しても良い。また、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａ，１１０ｂ及びソース側選択ゲート線ＳＧＳとして機能する導電層１１１に、固定電圧を供給しても良い。
【0172】
また、例えば、図３を参照して説明した様な回路等の構成は、適宜調整可能である。例えば、図３には、ワード線ＷＬａと電圧生成回路ＶＧとの間の電流経路に複数のＮＭＯＳトランジスタが設けられる例を示した。しかしながら、この様な構成はあくまでも例示に過ぎず具体的な構成は適宜調整可能である。例えば、ワード線ＷＬａ，ＷＬｂと電圧生成回路ＶＧとの間の電流経路には、一又は複数のＰＭＯＳトランジスタが設けられていても良い。また、上述の説明では、ＮＭＯＳトランジスタをＯＮ状態とするためにＮＭＯＳトランジスタのゲート電極の信号を“Ｈ”状態とし、ＮＭＯＳトランジスタをＯＦＦ状態とするためにＮＭＯＳトランジスタのゲート電極の信号を“Ｌ”状態とする点について説明した。しかしながら、ワード線ＷＬａ，ＷＬｂと電圧生成回路ＶＧとの間の電流経路に一又は複数のＰＭＯＳトランジスタが設けられる場合には、ＰＭＯＳトランジスタをＯＮ状態とするためにＮＭＯＳトランジスタのゲート電極の信号を“Ｌ”状態とし、ＰＭＯＳトランジスタをＯＦＦ状態とするためにＮＭＯＳトランジスタのゲート電極の信号を“Ｈ”状態としても良い。
【0173】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0174】
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁層、１３１…トンネル絶縁層、１３２…電荷蓄積層、１３３…ブロック絶縁層、１４０…絶縁層、１５０…絶縁層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】