特開 2022-49453 送受信装置、ブリッジチップ、半導体記憶装置、および方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022049453

(43)【公開日】2022-03-29

(54)【発明の名称】送受信装置、ブリッジチップ、半導体記憶装置、および方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20220322BHJP

   G11C 7/10 20060101ALI20220322BHJP

【ＦＩ】

G06F12/00 564A

G11C7/10 460

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2020155672

(22)【出願日】2020-09-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】大友 吾一

(72)【発明者】

【氏名】土屋 滋洋

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CC03

(57)【要約】

【課題】高速なデータ転送が可能な送受信装置、ブリッジチップ、半導体記憶装置、および方法を提供すること。
【解決手段】送受信装置は、サンプラと、パイプラインと、送信回路と、を備える。サンプラは、ホストから受信するデータ信号をホストから受信するデータストローブ信号に基づくタイミングで取り込む。パイプラインは、少なくともデータストローブ信号と異なるクロック信号を駆動信号として用いてサンプラが取り込んだデータ信号を転送する。送信回路は、パイプラインを通過したデータ信号を取得して送信する。
【選択図】図２

【特許請求の範囲】

【請求項1】

ホストから受信するデータ信号を前記ホストから受信するデータストローブ信号に基づくタイミングで取り込むサンプラと、
少なくとも前記データストローブ信号と異なるクロック信号を駆動信号として用いて前記サンプラが取り込んだ前記データ信号を転送するパイプラインと、
前記パイプラインを通過した前記データ信号を取得して送信する送信回路と、
を備える送受信装置。

【請求項2】

前記データストローブ信号が入力されている期間には、前記データストローブ信号を前記駆動信号として前記パイプラインに供給し、前記データストローブ信号の入力が終了した後には、前記クロック信号を前記駆動信号として前記パイプラインに供給する、供給回路をさらに備える、
請求項１に記載の送受信装置。

【請求項3】

前記供給回路は、前記データストローブ信号の入力の終了を、前記データストローブ信号のトグル回数のカウントまたは前記データストローブ信号のサンプリングに基づいて判定する、
請求項２に記載の送受信装置。

【請求項4】

前記サンプラは、ＦＩＦＯ（First-In First-Out）メモリを備え、前記データストローブ信号に基づくタイミングで取り込んだ前記データ信号を前記ＦＩＦＯメモリに格納し、前記ＦＩＦＯメモリに格納された前記データ信号を前記クロック信号に基づくタイミングで前記パイプラインに入力し、
前記パイプラインは前記クロック信号を用いて前記データ信号を転送する、
請求項１に記載の送受信装置。

【請求項5】

前記クロック信号の周波数は、前記データストローブ信号の周波数よりも高い、
請求項４に記載の送受信装置。

【請求項6】

前記クロック信号を発振する発振回路をさらに備える、
請求項１から５の何れか一項に記載の送受信装置。

【請求項7】

前記データストローブ信号と前記クロック信号との比較に基づいて前記クロック信号の発振周波数を補正する補正回路をさらに備える、
請求項６に記載の送受信装置。

【請求項8】

ホストとメモリチップとに電気的に接続されて、前記ホストと前記メモリチップとの間のデータの転送を実行するブリッジチップであって、
前記ホストから受信するデータ信号を前記ホストから受信するデータストローブ信号に基づくタイミングで取り込むサンプラと、
少なくとも前記データストローブ信号と異なるクロック信号を駆動信号として用いて前記サンプラが取り込んだ前記データ信号を転送するパイプラインと、
前記パイプラインを通過した前記データ信号を取得して送信する送信回路と、
を備えるブリッジチップ。

【請求項9】

ホストに電気的に接続可能であり、前記ホストからの信号を受信することができるブリッジチップと、
前記ブリッジチップに電気的に接続されたメモリチップと、
を備え、
前記ブリッジチップは、
前記ホストから受信するデータ信号を前記ホストから受信するデータストローブ信号に基づくタイミングで取り込むサンプラと、
少なくとも前記データストローブ信号と異なるクロック信号を駆動信号として用いて前記サンプラが取り込んだ前記データ信号を転送するパイプラインと、
前記パイプラインを通過した前記データ信号を取得して送信する送信回路と、
を備える、
半導体記憶装置。

【請求項10】

ホストから受信するデータ信号を前記ホストから受信するデータストローブ信号に基づくタイミングで取り込むことと、
少なくとも前記データストローブ信号と異なるクロック信号を駆動信号として用いて前記サンプラが取り込んだ前記データ信号をパイプラインを介して転送することと、
前記パイプラインを通過した前記データ信号を取得して送信することと、
を備える方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、送受信装置、ブリッジチップ、半導体記憶装置、および方法に関する。

【背景技術】

【0002】

ホストに接続される外部端子群と複数のメモリチップとの間にブリッジチップを配した半導体記憶装置がある。この半導体記憶装置では、ホストから複数のメモリチップへのアクセスがブリッジチップを介して行われる。ブリッジチップの内部では、送受信装置がホストから受信したデータをデータストローブ信号に従ってメモリチップ側に送信することができる。ホストと複数のメモリチップとの間のデータ転送の速度を向上させるために、送受信装置は、高速なデータ転送が可能であることが要望される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５７０９８５５号公報

【特許文献2】特開２０１３－２５７９４号公報

【特許文献3】特表２０１４－５２３０６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、高速なデータ転送が可能な送受信装置、ブリッジチップ、半導体記憶装置、および方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、送受信装置は、サンプラと、パイプラインと、送信回路と、を備える。サンプラは、ホストから受信するデータ信号をホストから受信するデータストローブ信号に基づくタイミングで取り込む。パイプラインは、少なくともデータストローブ信号と異なるクロック信号を駆動信号として用いてサンプラが取り込んだデータ信号を転送する。送信回路は、パイプラインを通過したデータ信号を取得して送信する。

【図面の簡単な説明】

【0006】

【図1】図１は、第１の実施形態にかかる半導体記憶装置が適用されるストレージシステムの構成の一例を示す模式的な図である。

【図2】図２は、第１の実施形態にかかる送受信装置の詳細な構成を示す模式的な図である。

【図3】図３は、第１の実施形態にかかるサイズ情報の設定にかかる動作の一例を示すフローチャートである。

【図4】図４は、第１の実施形態にかかる送受信装置の動作を説明するためのタイミングチャートである。

【図5】図５は、第１の実施形態にかかる供給回路の動作の一例を示すフローチャートである。

【図6】図６は、第１の実施形態の変形例１にかかる供給回路の動作の一例を示すフローチャートである。

【図7】図７は、第１の実施形態の変形例２にかかる判定回路の構成の一例を示す模式的な図である。

【図8】図８は、第１の実施形態の変形例３にかかる判定回路の構成の一例を示す模式的な図である。

【図9】図９は、第２の実施形態にかかる送受信装置の詳細な構成を示す模式的な図である。

【図10】図１０は、第２の実施形態にかかる送受信装置の動作を説明するためのタイミングチャートである。

【図11】図１１は、第３の実施形態にかかる半導体記憶装置の構成を説明するための模式的な図である。

【図12】図１２は、第３の実施形態にかかる補正回路のより詳細な構成の一例を示す模式的な図である。

【図13】図１３は、第３の実施形態にかかる補正回路の動作の一例を示すフローチャートである。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる送受信装置、ブリッジチップ、半導体記憶装置、および方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0008】

（第１の実施形態）
実施形態にかかる半導体記憶装置は、ブリッジチップおよびメモリチップを備える。メモリチップは、ブリッジチップを介してホストに接続される。メモリチップは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。

【0009】

半導体記憶装置では、実装密度を向上させるために、搭載されるメモリチップ数は多くなりつつある。例えば、複数のメモリチップを積層することで実装密度を向上させる。このとき、各メモリチップとの接続にかかる負荷を減らし高速化を図るために、ＦＢＩ（Ｆｒｅｑｕｅｎｃｙ Ｂｏｏｓｔｉｎｇ Ｉｎｔｅｒｆａｃｅ）チップと呼ばれるブリッジチップをホストと複数のメモリチップとの間に介挿し、ブリッジチップと複数のメモリチップ間を複数のチャネルで接続する構成が取られることがある。各チャネルには、複数のメモリチップが接続され得る。

【0010】

ブリッジチップには、ホストとの間でデータなどに対応した電気信号の送受信を行うＰＨＹ回路である第１インタフェース回路と、メモリチップとの間でデータなどに対応した電気信号の送受信を行うＰＨＹ回路である第２インタフェースと、が設けられている。第１インタフェースと第２インタフェースとの間は、データパスによって接続されている。データパスは、第１インタフェースに受信したデータを、第２インタフェースに送信することができる。

【0011】

実施形態では、高速にデータを送受信するために、データパスはパイプライン構成を有している。即ち、データパスは、複数のフリップフロップによって複数の区間に区切られたパイプラインを構成する。複数の区間のそれぞれは、段（ステージ）とも称される。パイプライン構成によれば、データパスがパイプライン構成を有しない場合に比べて、１クロックあたりのデータの転送距離が短縮される。その結果、データ転送の周波数を高くすることができ、データ転送の速度を向上させることができる。

【0012】

例えばトグルＤＤＲ(Double-Data-Rate)規格のように、２つの装置間のデータ通信の際に、データストローブ信号が使用される場合がある。データストローブ信号は、所定のビット幅（例えば８ビット）のデータ信号として転送されるデータとともに転送される信号であって、相手装置にデータ信号の取り込みのタイミングを指示する信号である。データストローブ信号のトグル回数は、データの転送長（換言すると転送サイズ）に対応する。

【0013】

このデータストローブ信号を、パイプラインの駆動信号として使用することが考えられる。駆動信号は、パイプラインを構成する複数のフリップフロップのクロック入力端子に供給される信号である。しかしながら、パイプラインでは、１クロックで１段分の距離しかデータを転送することができない。よって、データの転送サイズに対応したトグル回数のデータストローブ信号だけでは、パイプラインに一部のデータが残留してしまい、全てのデータを余すことなく送信することができない。

【0014】

第１の実施形態では、ブリッジチップは、発振回路を備えている。そして、受信したデータを余すことなく送信するために、ブリッジチップは、データストローブ信号によるトグル回数の不足分を、発振回路によるクロック信号によって補うように構成されている。

【0015】

以下に、第１の実施形態にかかる送受信装置、ブリッジチップ、および半導体記憶装置について説明する。

【0016】

図１は、第１の実施形態にかかる半導体記憶装置１が適用されるストレージシステムＳＹＳの構成の一例を示す模式的な図である。

【0017】

ストレージシステムＳＹＳは、ホストＨＡ及び半導体記憶装置１を含む。半導体記憶装置１は、外部端子群１０、ブリッジチップＢＣ、および複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。半導体記憶装置１は、メモリチップＣＰ１－１～ＣＰ１－４及びメモリチップＣＰ２－１～ＣＰ２－４それぞれが積層されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）として実装され得る。半導体記憶装置１がＭＣＰとして実装される場合、半導体記憶装置１では、ブリッジチップＢＣ及び複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４の周囲が、モールド樹脂で封止されていてもよい。図１では、チャネルＣＨ１を介してブリッジチップＢＣに４つのメモリチップＣＰ１－１～ＣＰ１－４が接続され、チャネルＣＨ２を介してブリッジチップＢＣに４つのメモリチップＣＰ２－１～ＣＰ２－４が接続される構成が例示されている。すなわち、半導体記憶装置１は、複数の（ここでは８）メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を含むマルチメモリチップモジュールとして構成され得る。各メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４は、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。なお、半導体記憶装置１が備えるメモリチップＣＰの数は８個に限定されない。また、ブリッジチップＢＣと複数のメモリチップＣＰとを接続するチャネルの数は２個に限定されない。

【0018】

ホストＨＡは、コントローラなどのデバイスであってもよいし、コンピュータまたは携帯端末などの電子機器に備えられ半導体記憶装置１を制御するプロセッサであってもよい。半導体記憶装置１は、有線通信路（例えば、シリアルバスなど）ＣＨ０を介してホストＨＡに接続可能である。半導体記憶装置１とホストＨＡとは、所定の規格に基づき構成された有線通信路ＣＨ０を介して接続される。各メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。例えば、有線通信路ＣＨ０はトグルＤＤＲインタフェースとして機能する。

【0019】

ブリッジチップＢＣは、ホストＨＡに電気的に接続可能な外部端子群１０に電気的に接続されている。ホストＨＡと外部端子群１０とは、チャネルＣＨ０で接続される。また、ブリッジチップＢＣは、複数の（ここでは２）チャネルＣＨ１，ＣＨ２に電気的に接続されている。複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４は、複数のチャネルＣＨ１，ＣＨ２を介してブリッジチップＢＣに接続されている。メモリチップＣＰ１－１～ＣＰ１－４は、所定の規格に基づき構成されたチャネルＣＨ１に接続されている。メモリチップＣＰ２－１～ＣＰ２－４は、所定の規格に基づき構成されたチャネルＣＨ２に接続されている。各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。以降、各メモリチップＣＰはＮＡＮＤ型のフラッシュメモリであり、所定の規格はトグルＤＤＲ規格であることとする。

【0020】

チャネルＣＨ０は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを転送する信号線、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。

【0021】

チップイネーブル信号ＣＥｎは、アクセスの対象となるメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、データ信号ＤＱ［７：０］を出力するように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。レディービジー信号Ｒ／Ｂｎは、コマンドの受信を待機している状態であるレディー状態（Ｒｙ）であるかコマンドを受信しても実行できない状態であるビジー状態（Ｂｙ）であるかを示す信号である。ここでは一例として、チャネルＣＨ０は、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎであるレディービジー信号Ｒ／Ｂｎ＿１を転送する信号線と、チャネルＣＨ２にかかるレディービジー信号Ｒ／Ｂｎであるレディービジー信号Ｒ／Ｂｎ＿２を転送する信号線と、を含んでいる。なお、チャネルＣＨ０が含むレディービジー信号Ｒ／Ｂｎを転送する信号線の構成は上記された例に限定されない。例えば、チャネルＣＨ０は、レディービジー信号Ｒ／Ｂｎに関しては、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、からワイヤー接続などによって生成された一つのレディービジー信号Ｒ／Ｂｎを転送するための１つの信号線を備えていてもよい。

【0022】

ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎは、ブリッジチップＢＣを制御するためのコマンドが送信される際にアクティブ化される信号である。ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間においては、当該期間に受信した信号（即ちコマンド、アドレス、およびデータ）を、自身に宛てた信号として解釈する。さらに、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間においては、ホストＨＡから受信した信号を何れのメモリチップＣＰにも転送しない。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態にある期間においては、ホストＨＡから受信した信号をアクセス対象のメモリチップＣＰに転送する。

【0023】

以降、ホストＨＡから受信した信号のメモリチップＣＰへの転送を遮断して、ブリッジチップＢＣは、ホストＨＡから受信した信号をブリッジチップＢＣに対する信号として解釈する動作モードを、ブリッジ制御モードと表記する。ホストＨＡから受信した信号をメモリチップＣＰへ転送する動作モードを、非ブリッジ制御モードと表記する。

【0024】

チャネルＣＨ１，ＣＨ２のそれぞれは、ホストＨＡとブリッジチップＢＣとの間で送受信される信号群のうちの、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを除く信号群と同種の信号群を送受信できる。即ち、チャネルＣＨ１，ＣＨ２のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、データ信号ＤＱ［７：０］を転送する信号線群、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を備えている。

【0025】

以降では、説明を簡単にするために、データストローブ信号ＤＱＳ／ＤＱＳｎに関しては、データストローブ信号ＤＱＳｎの説明を省略して、データストローブ信号ＤＱＳについてのみ説明する。また、リードイネーブル信号ＲＥ／ＲＥｎに関しては、リードイネーブル信号ＲＥｎの説明を省略して、リードイネーブル信号ＲＥについてのみ説明する。

【0026】

ブリッジチップＢＣは、第１インタフェース１０１と、２つの第２インタフェース１０２と、コントローラ１０３と、バッファメモリ１０４と、を備える。

【0027】

第１インタフェース１０１は、ホストＨＡに対してチャネルＣＨ０を介した電気信号の送受信を行うＰＨＹ回路である。

【0028】

２つの第２インタフェース１０２のうちの第２インタフェース１０２－１は、４個のメモリチップＣＰ１－１～ＣＰ１－４に対してチャネルＣＨ１を介した電気信号の送受信を行うＰＨＹ回路である。２つの第２インタフェース１０２のうちの第２インタフェース１０２－２は、４個のメモリチップＣＰ２－１～ＣＰ２－４に対してチャネルＣＨ２を介した電気信号の送受信を行うＰＨＹ回路である。

【0029】

バッファメモリ１０４は、ホストＨＡとメモリチップＣＰとの間の転送データが一時的に格納（バッファ）されるメモリである。バッファメモリ１０４は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって構成されてもよいし、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって構成されてもよい。なお、バッファメモリ１０４を構成するメモリのタイプはこれらに限定されない。

【0030】

コントローラ１０３は、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間に配されている。コントローラ１０３は、バッファメモリ１０４を使って、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間の情報の授受を制御する。

【0031】

コントローラ１０３は、コマンドデコーダ１１１、送受信装置１１２、マスク回路１１３、およびレジスタ１１４を有する。

【0032】

コマンドデコーダ１１１は、ホストＨＡからチャネルＣＨ０を介して受けたコマンドを解析する。コマンドデコーダ１１１は、解析結果に応じて、メモリチップＣＰに対するコマンドを発行することができる。

【0033】

送受信装置１１２は、パイプライン構成を有するデータパス（図２のデータパス１２０）を含んでいる。データパス１２０は、ホストＨＡから受信したライトデータのデータパスである。データパス１２０は、チャネルＣＨ０から第１インタフェース１０１を介して受信したライトデータのデータ信号ＤＱ［７：０］およびデータストローブ信号ＤＱＳ／ＤＱＳｎを第２インタフェース１０２－１，１０２－２に送信する。データパス１２０から出力されたデータ信号ＤＱ［７：０］およびデータストローブ信号ＤＱＳ／ＤＱＳｎは、第２インタフェース１０２－１，１０２－２の何れかを介してチャネルＣＨ１，ＣＨ２の何れかに供給される。

【0034】

以降、チャネルＣＨ０から第１インタフェース１０１を介して受信したデータ信号ＤＱ［７：０］を、データ信号Ｈ＿ＤＱ［７：０］と表記することがある。また、チャネルＣＨ０から第１インタフェース１０１を介して受信したデータストローブ信号ＤＱＳを、データストローブ信号Ｈ＿ＤＱＳと表記することがある。また、第２インタフェース１０２－１，１０２－２を介してチャネルＣＨ１，２に送信されるデータ信号ＤＱ［７：０］を、データ信号Ｎ＿ＤＱ［７：０］と表記することがある。また、第２インタフェース１０２－１，１０２－２を介してチャネルＣＨ１，２に供給されるデータストローブ信号ＤＱＳを、データストローブ信号Ｎ＿ＤＱＳと表記することがある。

【0035】

マスク回路１１３は、メモリチップＣＰへの信号の供給をブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに応じて遮断することができる回路である。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間には、マスク回路１１３は、メモリチップＣＰへの信号の供給を遮断する。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態にある期間には、マスク回路１１３は、メモリチップＣＰへの信号を透過する。つまり、マスク回路１１３は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに基づき、ブリッジ制御モードと非ブリッジ制御モードとの間の切り替えを実現する。なお、マスク回路１１３は、例えばアンド回路によって構成される。マスク回路１１３の構成はこれに限定されない。

【0036】

レジスタ１１４は、ブリッジチップＢＣの動作を制御するための各種情報（動作制御情報と表記する）が書き込まれるメモリである。動作制御情報は、特定の情報に限定されない。例えば、動作制御情報は、ブリッジチップＢＣの制御に使用される設定情報であってもよい。設定情報は、ホストＨＡから送られてきて、ブリッジチップＢＣに格納される。コントローラ１０３は、設定情報に従った動作を実行する。設定情報は、例えば、データの転送サイズを示すサイズ情報１１５である。

【0037】

サイズ情報１１５のレジスタ１１４への書き込みは、ブリッジチップＢＣがブリッジ制御モードにあるときに、ホストＨＡからのレジスタ書き込み用のコマンドに応じて実行される。これによって、サイズ情報１１５をレジスタ１１４に書き込むためのコマンドが何れのメモリチップＣＰにも到達しないようにする。

【0038】

ブリッジチップＢＣは、ブリッジ制御モードにおいては、ホストＨＡからの如何なるコマンドもチャネルＣＨ１，ＣＨ２に透過しない。よって、ブリッジ制御モードにおいてブリッジチップＢＣを動作させるためのコマンドは、任意に定義され得る。例えば、ブリッジ制御モードにおいてブリッジチップＢＣを動作させるためのコマンドは、トグルＤＤＲ規格によって定められたコマンドを流用したものであってもよいし、特定の規格に縛られることなく定義されたコマンドであってもよい。トグルＤＤＲ規格によって定められたコマンドが流用される場合、レジスタ１１４へのサイズ情報１１５の書き込みとして、例えば、セットフィーチャコマンドを使用することが可能である。なお、レジスタ１１４へのサイズ情報１１５の書き込みに使用されるコマンドはこれに限定されない。

【0039】

図２は、第１の実施形態にかかる送受信装置１１２の詳細な構成を示す模式的な図である。なお、ここでは説明を簡単にするために、送受信装置１１２が送受信するデータストローブ信号ＤＱＳ／ＤＱＳｎを代表して、データストローブ信号ＤＱＳについて説明し、データストローブ信号ＤＱＳｎについては説明を省略する。

【0040】

送受信装置１１２は、データパス１２０に加えて、マルチプレクサＭＵＸ１、判定回路１２１、遅延回路１２２、位相シフト回路１２３、デューティサイクルアジャスタ１２４、および発振回路１２５を備える。

【0041】

データパス１２０は、複数のＤフリップフロップＦＦ（ここでは一例として１０個のＤフリップフロップＦＦ０ｅ～ＦＦ４ｅ，ＦＦ０ｏ～ＦＦ４ｏ）と、ＤラッチＬ０と、マルチプレクサＭＵＸ２と、を備える。そして、ＤフリップフロップＦＦ０ｅ，ＦＦ１ｅ，ＦＦ０ｏ，ＦＦ１ｏは、サンプラ（sampler）１２６を構成する。ＤフリップフロップＦＦ４ｅ，ＦＦ４ｅ、およびＤラッチＬ０は、リタイマ（retimer）１２７を構成する。リタイマ１２７は、送信回路の一例である。

【0042】

サンプラ１２６は、データ信号Ｈ＿ＤＱ［７：０］の転送方式をＤＤＲ(Double-Data-Rate)からＳＤＲ(Single-Data-Rate)に変更する。サンプラ１２６によって、データ信号Ｈ＿ＤＱ［７：０］は、データパス１２０のクロック信号（データパスクロックと表記する）の立ち上がりのタイミングで取り込まれる信号（イーブン信号と表記する）と、データパスクロックの立ち下がりのタイミングで取り込まれる信号（オッド信号と表記する）と、に分離される。

【0043】

リタイマ１２７は、それぞれはＳＤＲで転送されるイーブン信号およびオッド信号に基づいて、ＤＤＲで転送されるデータ信号ＤＱ［７：０］を復元する。

【0044】

より具体的には、ＤフリップフロップＦＦ０ｅ～ＦＦ４ｅは、各ＤフリップフロップＦＦのＤ入力端子とＱ出力端子とによって直列に接続されている。直列に接続されたＤフリップフロップＦＦ０ｅ～ＦＦ４ｅによって、イーブン信号のデータパス（イーブンデータパスと表記する）が構成されている。ＤフリップフロップＦＦ０ｏ～ＦＦ４ｏは、各ＤフリップフロップＦＦのＤ入力端子とＱ出力端子とによって直列に接続されている。直列に接続されたＤフリップフロップＦＦ０ｏ～ＦＦ４ｏによって、オッド信号のデータパス（オッドデータパスと表記する）が構成されている。

【0045】

データ信号Ｈ＿ＤＱ［７：０］は、イーブンデータパスの始点であるＤフリップフロップＦＦ０ｅのＤ入力端子と、オッドデータパスの始点であるＤフリップフロップＦＦ０ｏのＤ入力端子と、に並列に入力される。

【0046】

マルチプレクサＭＵＸ２、２つの入力端子を備える。マルチプレクサＭＵＸ２が備える２つの入力端子のうちの１つには、イーブンデータパスの終点であるＤフリップフロップＦＦ４ｅのＱ出力端子から出力されたイーブン信号が入力される。マルチプレクサＭＵＸ２が備える２つの入力端子のうちの他の１つには、オッドデータパスの終点であるＤフリップフロップＦＦ４ｏのＱ出力端子から出力されたオッド信号が、ＤラッチＬ０を介して入力される。マルチプレクサＭＵＸ２は、選択信号が「１」である場合にはイーブン信号が入力される入力端子を選択し、選択信号が「０」である場合にはオッド信号が入力される入力端子を選択する。

【0047】

ＤフリップフロップＦＦ０ｅ～ＦＦ４ｅ，ＦＦ０ｏ～ＦＦ４ｏのクロック入力端子には、データパスクロックが入力される。ＤフリップフロップＦＦ０ｏには、データパスクロックを論理反転して得られる信号が入力される。ＤラッチＬ０のクロック入力端子には、データパスクロックが入力される。マルチプレクサＭＵＸ２には、選択信号として、データパスクロックが入力される。

【0048】

データパス１２０が上記のように構成されていることで、サンプラ１２６は、ＤＤＲで受信したデータ信号Ｈ＿ＤＱ［７：０］をそれぞれはＳＤＲの信号であるイーブン信号およびオッド信号に変換することができる。そして、リタイマ１２７は、イーブン信号およびオッド信号からＤＤＲのデータ信号ＤＱ［７：０］を復元することができる。送受信装置１１２は、リタイマ１２７によって復元されたデータ信号ＤＱ［７：０］を、遅延を調整するための遅延回路１２２を介してデータ信号Ｎ＿ＤＱ［７：０］として送信することができる。

【0049】

また、ＤフリップフロップＦＦ０ｅ～ＦＦ４ｅ，ＦＦ０ｏ～ＦＦ４ｏは、４段のパイプラインを構成している。データパス１２０がパイプラインを備えていることによって、データ信号ＤＱ［７：０］を高い周波数で転送することが可能である。

【0050】

発振回路１２５は、内部クロック信号を発振する回路である。内部クロック信号は、パイプラインに駆動信号として供給されるクロック信号の一例である。内部クロック信号を、Ｉ＿ＣＬＫと表記する。発振回路１２５は、例えばＣＲ発振回路によって構成され得る。なお、発振回路１２５の種類（type）は、ＣＲ発振回路に限定されない。任意の種類の発振回路が発振回路１２５として採用され得る。

【0051】

マルチプレクサＭＵＸ１は２つの入力端子を備えている。マルチプレクサＭＵＸ１の２つの入力端子のうちの１つには、データストローブ信号Ｈ＿ＤＱＳが入力される。マルチプレクサＭＵＸ１の２つの入力端子のうちの他の１つには、発振回路１２５が発振した内部クロック信号Ｉ＿ＣＬＫが入力される。マルチプレクサＭＵＸ１の出力信号は、データパスクロックとして使用される。つまり、マルチプレクサＭＵＸ１は、データストローブ信号Ｈ＿ＤＱＳと、内部クロック信号Ｉ＿ＣＬＫと、のうちの、選択信号が示す信号を、データパスクロックとして出力する。

【0052】

マルチプレクサＭＵＸ１には、判定回路１２１から選択信号が供給される。判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳの入力が開始した時点においては、マルチプレクサＭＵＸ１にデータストローブ信号Ｈ＿ＤＱＳをデータパスクロックとして出力させる。そして、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳの入力が終了したか否かを判定する。データストローブ信号Ｈ＿ＤＱＳの入力が終了していない場合には、判定回路１２１は、マルチプレクサＭＵＸ１にデータストローブ信号Ｈ＿ＤＱＳをデータパスクロックとして出力させる。データストローブ信号Ｈ＿ＤＱＳの入力が終了した場合には、判定回路１２１は、マルチプレクサＭＵＸ１に内部クロック信号Ｉ＿ＣＬＫをデータパスクロックとして出力させる。

【0053】

なお、マルチプレクサＭＵＸ１および判定回路１２１は、供給回路１３０を構成する。

【0054】

送受信装置１１２へのデータ信号Ｈ＿ＤＱ［７：０］の入力が終了すると、ほぼ同じ時期にデータストローブ信号Ｈ＿ＤＱＳの入力も終了する。よって、データストローブ信号Ｈ＿ＤＱＳのみがデータパスクロックとして使用される場合、データストローブ信号Ｈ＿ＤＱＳの入力の終了の時点では、データパス１２０のパイプラインに、データ信号Ｈ＿ＤＱ［７：０］の一部が残留してしまう。つまり、データ信号Ｈ＿ＤＱ［７：０］の全てを余すことなく送信することができない。

【0055】

第１の実施形態では、データストローブ信号Ｈ＿ＤＱＳの入力が終了すると、判定回路１２１によって、データパスクロックが、データストローブ信号Ｈ＿ＤＱＳから内部クロック信号Ｉ＿ＣＬＫに切り替えられる。よって、データストローブ信号Ｈ＿ＤＱＳの終了の時点でパイプライン内に残留したデータを全て送信することが可能になる。

【0056】

データストローブ信号Ｈ＿ＤＱＳのトグルが終了したか否かの判定方法は、任意に構成され得る。ここでは一例として、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳのトグルの回数をカウントし、カウント値がデータの転送サイズに対応したしきい値に至ったか否かに基づいて、データストローブ信号Ｈ＿ＤＱＳのトグルが終了したか否かを判定する。

【0057】

より具体的には、判定回路１２１は、レジスタ１１４に格納されたサイズ情報１１５を読み出す。そして、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳのトグルが開始したとき、データストローブ信号Ｈ＿ＤＱＳのトグル回数のカウントを開始する。そして、データストローブ信号Ｈ＿ＤＱＳのトグル回数のカウント値が、サイズ情報１１５が示す転送サイズに応じたしきい値に達していない場合には、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳの入力が終了していないと判定する。カウント値が、サイズ情報１１５が示す転送サイズに応じたしきい値に達した場合には、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳの入力が終了したと判定する。

【0058】

よって、データストローブ信号Ｈ＿ＤＱＳによるトグル回数の不足分を、発振回路１２５による内部クロック信号Ｉ＿ＣＬＫによって補うことが可能である。その結果、データ信号Ｈ＿ＤＱ［７：０］として受信したデータを余すことなく送信することが可能となる。

【0059】

なお、内部クロック信号Ｉ＿ＣＬＫを選択する期間は、任意に決定される。一例では、内部クロック信号Ｉ＿ＣＬＫがデータパスクロックとして選択され続ける期間は、データパス１２０のパイプラインの段数に応じて設計者によって予め決定される。例えば、図２に示される例では、データパス１２０は、４段のパイプラインを構成している。よって、内部クロック信号Ｉ＿ＣＬＫは、少なくとも４サイクル以上の内部クロック信号Ｉ＿ＣＬＫがデータパスクロックとして出力される期間、判定回路１２１は、内部クロック信号Ｉ＿ＣＬＫをデータパスクロックとして選択し続ける。

【0060】

送受信装置１１２は、さらに、データパスクロックを、位相シフト回路１２３およびデューティサイクルアジャスタ１２４を介してデータストローブ信号Ｎ＿ＤＱＳとして送信することができる。位相シフト回路１２３は、データ信号Ｎ＿ＤＱ［７：０］に対してデータストローブ信号Ｎ＿ＤＱＳが９０度（degree）だけ位相が遅れるように、データストローブ信号Ｎ＿ＤＱＳの位相をシフトさせる回路である。デューティサイクルアジャスタ１２４は、データストローブ信号Ｎ＿ＤＱＳのデューティ比が５０％になるように、データストローブ信号Ｎ＿ＤＱＳを整形する回路である。

【0061】

続いて、第１の実施形態にかかる半導体記憶装置１の動作を説明する。

【0062】

図３は、第１の実施形態にかかるサイズ情報１１５の設定にかかる動作の一例を示すフローチャートである。

【0063】

まず、ホストＨＡによってブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態（Ｈレベル）からアクティブ状態（Ｌレベル）に遷移せしめられる（Ｓ１０１）。すると、コントローラ１０３によって、ブリッジチップＢＣの動作モードが非ブリッジ制御モードからブリッジ制御モードに切り替わる（Ｓ１０２）。

【0064】

ブリッジ制御モードでは、ブリッジチップＢＣは、チャネルＣＨ１，ＣＨ２への信号の転送をマスク回路１１３によって遮断する。また、ブリッジチップＢＣは、ホストＨＡから受信した信号を自身に宛てた信号として解釈する。

【0065】

続いて、ホストＨＡからサイズ情報１１５を含む所定のレジスタ１１４書き込み用のコマンドを受信する（Ｓ１０３）。所定のレジスタ１１４書き込み用のコマンドは、セットフィーチャコマンドのような、既存のレジスタアクセス用のコマンドであってもよいし、独自に定義されたコマンドであってもよい。

【0066】

ブリッジチップＢＣでは、コマンドデコーダ１１１が、受信したコマンドはレジスタ１１４書き込み用のコマンドであると解釈し、コントローラ１０３は、解釈結果に応じた動作を実行する。即ち、コントローラ１０３は、サイズ情報１１５をレジスタ１１４に書き込む（Ｓ１０４）。

【0067】

続いて、ホストＨＡは、ホストＨＡによってブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）から非アクティブ状態（Ｈレベル）に遷移せしめられる（Ｓ１０５）。すると、コントローラ１０３によって、ブリッジチップＢＣの動作モードがブリッジ制御モードから非ブリッジ制御モードに切り替わる（Ｓ１０６）。非ブリッジ制御モードにおいては、ブリッジチップＢＣは、ホストＨＡからの信号（コマンド、アドレス、データ）をチャネルＣＨ１，ＣＨ２の何れかに転送することが可能である。これによって、サイズ情報１１５の設定にかかる動作が終了する。

【0068】

図４は、第１の実施形態にかかる送受信装置１１２の動作を説明するためのタイミングチャートである。ここでは一例として、送受信装置１１２は、データ信号Ｈ＿ＤＱ［７：０］の８サイクルのトグル回数に相当する転送長のデータ（データＤ０～Ｄ１５）をデータ信号Ｈ＿ＤＱ［７：０］として受信した場合について説明する。サイズ情報１１５としては、データ信号Ｈ＿ＤＱ［７：０］の８サイクルのトグル回数に相当する転送サイズが予め記録されている。

【0069】

図４では、内部クロック信号Ｉ＿ＣＬＫの波形、データストローブ信号Ｈ＿ＤＱＳの波形、データパスクロックの波形、データ信号Ｈ＿ＤＱ［７：０］の波形、ＤフリップフロップＦＦ０ｅの出力信号の波形、ＤフリップフロップＦＦ０ｏの出力信号の波形、ＤフリップフロップＦＦ１ｅの出力信号の波形、ＤフリップフロップＦＦ１ｏの出力信号の波形、ＤフリップフロップＦＦ４ｅの出力信号の波形、ＤフリップフロップＦＦ４ｏの出力信号の波形、ＤラッチＬ０の出力信号の波形、データ信号Ｎ＿ＤＱ［７：０］の波形、およびデータストローブ信号Ｎ＿ＤＱＳの波形、がこの順番で配列されている。

【0070】

まず、データ信号Ｈ＿ＤＱ［７：０］の入力が開始して（時刻ｔ０）、データ信号Ｈ＿ＤＱ［７：０］の入力の開始タイミングから９０度の位相遅れをもってデータストローブ信号Ｈ＿ＤＱＳの入力が開始する（時刻ｔ１）。

【0071】

時刻ｔ１からしばらくの期間、マルチプレクサＭＵＸ１によって、データストローブ信号Ｈ＿ＤＱＳがデータパスクロックとして使用される。また、データストローブ信号Ｈ＿ＤＱＳが送受信装置１１２からデータストローブ信号Ｎ＿ＤＱＳとして出力される。

【0072】

時刻ｔ１において、データストローブ信号Ｈ＿ＤＱＳの立ち上がりのタイミングでＤフリップフロップＦＦ０ｅが最初のデータＤ０を取り込んで出力する。続いて到来するデータストローブ信号Ｈ＿ＤＱＳの立ち下がりのタイミングでＤフリップフロップＦＦ０ｏが次のデータＤ１を取り込んで出力する（時刻ｔ２）。

【0073】

続いて到来するデータストローブ信号Ｈ＿ＤＱＳの立ち上がりのタイミングでは、ＤフリップフロップＦＦ１ｅおよびＤフリップフロップＦＦ１ｏのそれぞれは、前段のＤフリップフロップの出力信号を取り込んで出力する（時刻ｔ３）。これによって、イーブン信号およびオッド信号は、ともに、データパスクロックの立ち上がりに同期して転送されるＳＤＲの信号とされる。

【0074】

以降、最後のデータＤ１５が入力される時刻ｔ４まで、ＤフリップフロップＦＦ０ｅは、イーブン信号の取り込みと出力を実行し、ＤフリップフロップＦＦ０ｏは、オッド信号のデータの取り込みと出力を実行する。なお、図４において、データＤ（２＊ｉ）はイーブン信号を構成する。また、データＤ（２＊ｉ＋１）は、オッド信号を構成する。ｉは０から７までの整数である。

【0075】

時刻ｔ１から４サイクル分だけ経過した時刻ｔ２に、ＤフリップフロップＦＦ４ｅはイーブン信号の出力を開始し、ＤフリップフロップＦＦ４ｏはオッド信号の出力を開始する。ＤフリップフロップＦＦ４ｏの出力信号は、ＤラッチＬ０によって半サイクル分だけ遅延せしめられる。

【0076】

マルチプレクサＭＵＸ２は、ＤフリップフロップＦＦ４ｅが出力したイーブンデータおよびＤラッチＬ０が出力したオッドデータのうちから出力信号をデータパスクロックに基づいて切り替えることによって、データ信号Ｎ＿ＤＱ［７：０］を生成する。

【0077】

時刻ｔ４では、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳの入力が終了したと判定する。判定回路１２１は、マルチプレクサＭＵＸ１を操作することによって、データパスクロックを、データストローブ信号Ｈ＿ＤＱＳから内部クロック信号Ｉ＿ＣＬＫに切り替える。

【0078】

図５は、第１の実施形態にかかる供給回路１３０の動作の一例を示すフローチャートである。

【0079】

判定回路１２１は、初期状態（例えば図４の時刻ｔ０での状態）においては、マルチプレクサＭＵＸ１に、データストローブ信号Ｈ＿ＤＱＳを選択させる。つまり、供給回路１３０は、データストローブ信号Ｈ＿ＤＱＳをデータパスクロックとして供給できる状態になっている（Ｓ２０１）。データストローブ信号Ｈ＿ＤＱＳの入力が開始すると（Ｓ２０２）、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳのトグル回数のカウントを開始し、サイズ情報１１５を取得する（Ｓ２０３）。そして、判定回路１２１は、カウント値がサイズ情報１１５に応じたしきい値に達したか否かを判定する（Ｓ２０４）。

【0080】

図４に示される例に従えば、サイズ情報１１５として８サイクルのデータストローブ信号Ｈ＿ＤＱＳに相当する転送サイズが記録されている。よって、判定回路１２１は、Ｓ２０４では、データストローブ信号Ｈ＿ＤＱＳのトグルの回数のカウント値が「８」に達したか否かを判定する。なお、ここでは、１回のトグルは、立ち上がりと立ち下がりとの対によって構成されることとしている。

【0081】

データストローブ信号Ｈ＿ＤＱＳのトグルの回数のカウント値がしきい値に達していない場合（Ｓ２０４：Ｎｏ）、判定回路１２１は、Ｓ２０４を再び実行する。データストローブ信号Ｈ＿ＤＱＳのトグルの回数のカウント値がしきい値に達した場合（Ｓ２０４：Ｙｅｓ）、判定回路１２１は、データパスクロックをデータストローブ信号Ｈ＿ＤＱＳから内部クロック信号Ｉ＿ＣＬＫに切り替える（Ｓ２０５）。

【0082】

データパスクロックの切り替えが完了してから、所定のサイクル数（例えばデータパス１２０のパイプラインの段数に応じたサイクル数）のデータパスクロックの出力が完了すると（Ｓ２０６）、判定回路１２１は、データパスクロックを内部クロック信号Ｉ＿ＣＬＫからデータストローブ信号Ｈ＿ＤＱＳに切り替える（Ｓ２０７）。そして、判定回路１２１の動作が終了する。

【0083】

図４に説明を戻す。
時刻ｔ４において、データストローブ信号Ｈ＿ＤＱＳの入力が終了したと判定される。この時点においては、４サイクル分のデータ、具体的にはデータＤ８～Ｄ１５がパイプラインに残留しており、まだ送信が済んでいない。

【0084】

判定回路１２１は、時刻ｔ４にマルチプレクサＭＵＸ１を操作することによって、データパスクロックを、データストローブ信号Ｈ＿ＤＱＳから内部クロック信号Ｉ＿ＣＬＫに切り替える。そして、時刻ｔ５に切り替えが完了し、内部クロック信号Ｉ＿ＣＬＫのデータパスクロックとしての出力が開始する。これによって、データストローブ信号Ｎ＿ＤＱＳがデータストローブ信号Ｈ＿ＤＱＳから内部クロック信号Ｉ＿ＣＬＫに切り替わる。

【0085】

時刻ｔ５の後、４サイクル分のデータパスクロックがデータパス１２０に供給されることによって、パイプラインに残留していたデータＤ８～Ｄ１５の送信が実行される。最後に受信したデータであるデータＤ１５の送信が完了すると、判定回路１２１は、データパスクロックを内部クロック信号Ｉ＿ＣＬＫからデータストローブ信号Ｈ＿ＤＱＳに戻すことができる。

【0086】

以上述べたように、第１の実施形態によれば、サンプラ１２６は、データ信号Ｈ＿ＤＱ［７：０］を、データストローブ信号Ｈ＿ＤＱＳに基づくタイミングで取り込む。ＤフリップフロップＦＦ０ｅ～ＦＦ４ｅ，ＦＦ０ｏ～ＦＦ４ｏによって構成されるパイプラインは、駆動信号を用いて、サンプラ１２６が取り込んだデータ信号Ｈ＿ＤＱ［７：０］を転送する。送信回路であるリタイマ１２７は、パイプラインを通過したデータ信号Ｈ＿ＤＱ［７：０］を取得して送信する。供給回路１３０は、データストローブ信号Ｈ＿ＤＱＳが入力されている期間には、データストローブ信号Ｈ＿ＤＱＳを駆動信号としてパイプラインに供給する。供給回路１３０は、データストローブ信号Ｈ＿ＤＱＳの入力が終了した後には、内部クロック信号Ｉ＿ＣＬＫを駆動信号としてパイプラインに供給する。

【0087】

送受信装置１１２は、パイプラインを有しているため、高速なデータ転送が可能である。さらに、送受信装置１１２は、受信したデータ信号を余すことなく送信することが可能である。

【0088】

また、第１の実施形態によれば、供給回路１３０は、データストローブ信号Ｈ＿ＤＱＳの入力の終了を、データストローブ信号Ｈ＿ＤＱＳのトグル回数のカウントに基づいて判定する。

【0089】

よって、供給回路１３０は、データストローブ信号Ｈ＿ＤＱＳの入力が終了すると、データストローブ信号Ｈ＿ＤＱＳの入力の終了を速やかに検知することが可能である。

【0090】

なお、以上では、ブリッジチップＢＣはサイズ情報１１５を書き込むためのコマンドをブリッジ制御モードにおいて受けることができるとして説明した。ブリッジチップＢＣは、サイズ情報１１５を書き込むためのコマンドを、非ブリッジ制御モードにおいて受けることができるように構成されてもよい。

【0091】

また、ブリッジチップＢＣの動作モードはブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎによって制御されることとして説明した。ブリッジチップＢＣの動作モードの制御方法はこれに限定されない。例えば、ホストＨＡは、ブリッジチップＢＣの動作モードを制御するための専用のコマンドを送信することができ、ブリッジチップＢＣは、当該専用のコマンドに応じて動作モードを変更するように構成されてもよい。

【0092】

また、ブリッジチップＢＣは、必ずしもブリッジ制御モードと非ブリッジ制御モードとで動作モードの切り替えを実行しなくてもよい。ホストＨＡが何らかの方法でサイズ情報１１５をブリッジチップＢＣに設定できる限り、ブリッジチップＢＣは任意に構成され得る。

【0093】

（変形例１）
データストローブ信号Ｈ＿ＤＱＳの入力が終了したか否かの判定方法としては種々の方法がある。変形例１では、データストローブ信号Ｈ＿ＤＱＳの入力が終了したか否かの判定方法の別の一例を説明する。

【0094】

図６は、第１の実施形態の変形例１にかかる供給回路１３０の動作の一例を示すフローチャートである。

【0095】

判定回路１２１は、初期状態（例えば図４の時刻ｔ０での状態）においては、マルチプレクサＭＵＸ１に、データストローブ信号Ｈ＿ＤＱＳを選択させる。つまり、供給回路１３０は、データストローブ信号Ｈ＿ＤＱＳをデータパスクロックとして供給できる状態になっている（Ｓ３０１）。データストローブ信号Ｈ＿ＤＱＳの入力が開始すると（Ｓ３０２）、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳのサンプリングを開始する（Ｓ３０３）。

【0096】

サンプリングは、複数回、継続的に実行される。各回のサンプリングのタイミングは任意である。例えば、内部クロック信号Ｉ＿ＣＬＫとデータストローブ信号Ｈ＿ＤＱＳとが非同期になるように設定され、判定回路１２１は、内部クロック信号Ｉ＿ＣＬＫの立ち上がり、立ち下がり、またはそれら両方のタイミングで、データストローブ信号Ｈ＿ＤＱＳをサンプリングすることができる。

【0097】

データストローブ信号Ｈ＿ＤＱＳの入力が終了すると、以降は、データストローブ信号Ｈ＿ＤＱＳはＬレベルで維持される。よって、「Ｌレベル」のサンプリング結果が連続して得られるはずである。判定回路１２１は、「Ｌレベル」のサンプリング結果が所定回数以上連続して得られたか否かを判定する（Ｓ３０４）。「Ｌレベル」のサンプリング結果が所定回数以上連続して得られていない場合（Ｓ３０４：Ｎｏ）、判定回路１２１は、Ｓ３０４を再び実行する。「Ｌレベル」のサンプリング結果が所定回数以上連続して得られた場合（Ｓ３０４：Ｙｅｓ）、データストローブ信号Ｈ＿ＤＱＳの入力が終了と推定されるので、判定回路１２１は、データパスクロックをデータストローブ信号Ｈ＿ＤＱＳから内部クロック信号Ｉ＿ＣＬＫに切り替える（Ｓ３０５）。そして、Ｓ３０６、Ｓ３０７において、Ｓ２０６、Ｓ２０７と同じ処理が実行される。

【0098】

このように、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳをサンプリングすることによって、データストローブ信号Ｈ＿ＤＱＳの入力の終了を判断してもよい。

【0099】

（変形例２）
変形例２では、データストローブ信号Ｈ＿ＤＱＳの入力が終了したか否かの判定方法のさらに別の一例を説明する。

【0100】

判定回路１２１には、図７に示されるように、チャネルＣＨ０からのチップイネーブル信号ＣＥｎまたはコマンドラッチイネーブル信号ＣＬＥが入力される。ホストＨＡは、次のコマンドの入力の際には、チップイネーブル信号ＣＥｎおよびコマンドラッチイネーブル信号ＣＬＥを使用する。

【0101】

ホストＨＡが１つのコマンドを入力した後に次のコマンドを入力する際には、当該次のコマンドの入力のために、チップイネーブル信号ＣＥｎおよびコマンドラッチイネーブル信号ＣＬＥを操作する。例えば、ライトコマンドに付随してデータ信号Ｈ＿ＤＱ［７：０］およびデータストローブ信号Ｈ＿ＤＱＳがホストＨＡから入力され、その後にチップイネーブル信号ＣＥｎまたはコマンドラッチイネーブル信号ＣＬＥが変動した場合、チップイネーブル信号ＣＥｎまたはコマンドラッチイネーブル信号ＣＬＥが変動したときにはデータ信号Ｈ＿ＤＱ［７：０］およびデータストローブ信号Ｈ＿ＤＱＳの入力は既に終了している。

【0102】

判定回路１２１は、チップイネーブル信号ＣＥｎまたはコマンドラッチイネーブル信号ＣＬＥを監視し、チップイネーブル信号ＣＥｎまたはコマンドラッチイネーブル信号ＣＬＥの変動を検知した場合、データストローブ信号Ｈ＿ＤＱＳの入力は終了したと判定する。そして、判定回路１２１は、データパスクロックをデータストローブ信号Ｈ＿ＤＱＳから内部クロック信号Ｉ＿ＣＬＫに切り替える。

【0103】

このように、判定回路１２１は、チップイネーブル信号ＣＥｎまたはコマンドラッチイネーブル信号ＣＬＥに基づいてデータストローブ信号Ｈ＿ＤＱＳの入力の終了を判定するように構成されてもよい。

【0104】

（変形例３）
変形例３では、データストローブ信号Ｈ＿ＤＱＳの入力が終了したか否かの判定方法のさらに別の一例を説明する。

【0105】

判定回路１２１には、図８に示されるように、チャネルＣＨ０からのブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが入力される。ホストＨＡは、データストローブ信号Ｈ＿ＤＱＳの送信が完了すると、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを所定回数（例えば１回）だけトグルする。判定回路１２１は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎのトグルを検知すると、データストローブ信号Ｈ＿ＤＱＳの入力は終了したと判定して、データパスクロックをデータストローブ信号Ｈ＿ＤＱＳから内部クロック信号Ｉ＿ＣＬＫに切り替える。

【0106】

このように、判定回路１２１は、データストローブ信号Ｈ＿ＤＱＳの入力は終了したことの通知を、ホストＨＡからブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎによって受信できるように構成されてもよい。

【0107】

（第２の実施形態）
第２の実施形態では、データパスの先頭にＦＩＦＯ（First In, First Out）メモリが設けられている。そして、データパスはパイプライン構成を有する。送受信装置は、受信したデータ信号Ｈ＿ＤＱ［７：０］をデータストローブ信号Ｈ＿ＤＱＳに基づくタイミングでＦＩＦＯメモリに取り込む。そして、送受信装置は、ＦＩＦＯメモリからのデータ信号Ｈ＿ＤＱ［７：０］の取り出しおよびパイプラインの駆動は、内部クロック信号Ｉ＿ＣＬＫを使用する。これによって、パイプライン構成によってデータ転送の周波数を高くすることができ、かつ、受信したデータ信号Ｈ＿ＤＱ［７：０］を余すことなく送信できる。

【0108】

第２の実施形態にかかる半導体記憶装置のブリッジチップに具備される送受信装置を、送受信装置１１２ａと表記する。ここでは、第１の実施形態と異なる点について説明する。第１の実施形態と同じ構成には第１の実施形態と同じ符号を付す。第１の実施形態と同じ構成については、簡略的に説明するか、または説明を省略する。

【0109】

図９は、第２の実施形態にかかる送受信装置１１２ａの詳細な構成を示す模式的な図である。本図においても、送受信装置１１２ａが送受信するデータストローブ信号ＤＱＳ／ＤＱＳｎを代表して、データストローブ信号ＤＱＳについて説明し、データストローブ信号ＤＱＳｎについては説明を省略する。

【0110】

送受信装置１１２ａは、データパス１２０ａ、遅延回路１２２、位相シフト回路１２３、デューティサイクルアジャスタ１２４、および発振回路１２５ａを備える。データパス１２０ａは、サンプラ１２６ａおよびリタイマ１２７ａを備える。

【0111】

サンプラ１２６ａは、セレクタＳＥＬ０ｅ，ＳＥＬ１ｅ，ＳＥＬ０ｏ，ＳＥＬ１ｏ，ＳＥＬ０ｖ，ＳＥＬ１ｖ、ＤフリップフロップＦＦ１０ｅ～ＦＦ１７ｅ，ＦＦ１０ｏ～ＦＦ１７ｏ，ＦＦ１０ｖ～ＦＦ１７ｖ，ＦＦ１８ｖ，ＦＦ１９ｖ、カウンタＣ１ｗ、およびカウンタＣ１ｒを備える。

【0112】

データ信号Ｈ＿ＤＱ［７：０］は、セレクタＳＥＬ０ｅおよびセレクタＳＥＬ０ｏに並列に入力される。
セレクタＳＥＬ０ｅは８個の出力端子を備えている。セレクタＳＥＬ０ｅの８個の出力端子のそれぞれは、８個のＤフリップフロップＦＦ１０ｅ～ＦＦ１７ｅの何れかのＤ入力端子と１対１に接続されている。セレクタＳＥＬ１ｅは８個の入力端子を備えている。セレクタＳＥＬ１ｅの８個の入力端子のそれぞれは、８個のＤフリップフロップＦＦ１０ｅ～ＦＦ１７ｅの何れかのＱ出力端子と１対１に接続されている。セレクタＳＥＬ０ｅに入力された選択信号とセレクタＳＥＬ１ｅに入力された選択信号とが同一値である場合には、セレクタＳＥＬ０ｅからのデータの出力先とセレクタＳＥＬ１ｅへのデータの入力元とは等しくなるように構成されている。

【0113】

セレクタＳＥＬ０ｏは８個の出力端子を備えている。セレクタＳＥＬ０ｏの８個の出力端子のそれぞれは、８個のＤフリップフロップＦＦ１０ｏ～ＦＦ１７ｏの何れかのＤ入力端子と１対１に接続されている。セレクタＳＥＬ１ｏは８個の入力端子を備えている。セレクタＳＥＬ１ｏの８個の入力端子のそれぞれは、８個のＤフリップフロップＦＦ１０ｏ～ＦＦ１７ｏの何れかのＱ出力端子と１対１に接続されている。セレクタＳＥＬ０ｏに入力された選択信号とセレクタＳＥＬ１ｏに入力された選択信号とが同一値である場合には、セレクタＳＥＬ０ｏからのデータの出力先とセレクタＳＥＬ１ｏへのデータの入力元とは等しくなるように構成されている。

【0114】

８個のＤフリップフロップＦＦ１０ｅ～ＦＦ１７ｅのクロック入力端子には、データストローブ信号Ｈ＿ＤＱＳが入力される。よって、８個のＤフリップフロップＦＦ１０ｅ～ＦＦ１７ｅは、ＤＤＲで受信したデータ信号Ｈ＿ＤＱ［７：０］のうちのイーブン信号を取得することができる。

【0115】

８個のＤフリップフロップＦＦ１０ｏ～ＦＦ１７ｏのクロック入力端子には、データストローブ信号Ｈ＿ＤＱＳを論理反転して得られる信号が入力される。よって、８個のＤフリップフロップＦＦ１０ｏ～ＦＦ１７ｏは、ＤＤＲで受信したデータ信号Ｈ＿ＤＱ［７：０］のうちのオッド信号を取得することができる。

【0116】

カウンタＣ１ｗは、３ビットのビット幅を有するライトポインタを保持する。ライトポインタは、データストローブ信号Ｈ＿ＤＱＳを論理反転して得られる信号によって１ずつインクリメントされる。カウンタＣ１ｗが保持するライトポインタの値は、セレクタＳＥＬ０ｅ，ＳＥＬ０ｏ，ＳＥＬ０ｖに選択信号として入力される。

【0117】

カウンタＣ１ｒは、３ビットのビット幅を有するリードポインタを保持する。リードポインタは、内部クロック信号Ｉ＿ＣＬＫａを反転して得られる信号によって１ずつインクリメントされる。カウンタＣ１ｒが保持するライトポインタの値は、セレクタＳＥＬ１ｅ，ＳＥＬ１ｏ，ＳＥＬ１ｖに選択信号として入力される。

【0118】

サンプラ１２６ａは、データ信号Ｈ＿ＤＱ［７：０］のうちのイーブン信号を８個のＤフリップフロップＦＦ１０ｅ～ＦＦ１７ｅに順次取り込み、データ信号Ｈ＿ＤＱ［７：０］のうちのオッド信号を８個のＤフリップフロップＦＦ１０ｏ～ＦＦ１７ｏに順次取り込む。そして、サンプラ１２６ａは、８個のＤフリップフロップＦＦ１０ｅ～ＦＦ１７ｅに取り込んだイーブン信号を、イーブンデータパスに、８個のＤフリップフロップＦＦ１０ｏ～ＦＦ１７ｏに取り込んだオッド信号を、オッドデータパスに、順次、出力することができる。８個のＤフリップフロップＦＦ１０ｅ～ＦＦ１７ｅおよび８個のＤフリップフロップＦＦ１０ｏ～ＦＦ１７ｏへのデータの取り込みは、データストローブ信号Ｈ＿ＤＱＳに基づくタイミングで実行される。また、８個のＤフリップフロップＦＦ１０ｅ～ＦＦ１７ｅおよび８個のＤフリップフロップＦＦ１０ｏ～ＦＦ１７ｏからのデータの出力は、内部クロック信号Ｉ＿ＣＬＫａに基づくタイミングで実行される。つまり、サンプラ１２６ａは、データ信号Ｈ＿ＤＱ［７：０］をデータストローブ信号Ｈ＿ＤＱＳに基づくタイミングで取り込み、内部クロック信号Ｉ＿ＣＬＫａに基づくタイミングで出力する、ＦＩＦＯメモリとして機能する。

【0119】

データストローブ信号Ｈ＿ＤＱＳは、セレクタＳＥＬ０ｖに入力される。セレクタＳＥＬ０ｖは８個の出力端子を備えている。セレクタＳＥＬ０ｖの８個の出力端子のそれぞれは、８個のＤフリップフロップＦＦ１０ｖ～ＦＦ１７ｖの何れかのＤ入力端子と１対１に接続されている。

【0120】

そして、８個のＤフリップフロップＦＦ１０ｖ～ＦＦ１７ｖのクロック入力端子には、データストローブ信号Ｈ＿ＤＱＳを論理反転して得られる信号が入力される。よって、８個のＤフリップフロップＦＦ１０ｖ～ＦＦ１７ｖのそれぞれは、自身がセレクタＳＥＬ０ｖからの出力先として選択されている場合において、データストローブ信号Ｈ＿ＤＱＳが入力された場合、「１」を取り込むことができる。８個のＤフリップフロップＦＦ１０ｖ～ＦＦ１７ｖのそれぞれが取り込んだデータ「１」を、バリッドフラグと表記する。バリッドフラグは、当該バリッドフラグが取り込まれたサイクルと同じサイクルにおいてデータ信号Ｈ＿ＤＱ［７：０］が正常に取り込まれたことを意味する信号として使用される。

【0121】

セレクタＳＥＬ１ｖは８個の入力端子を備えている。８個のＤフリップフロップＦＦ１０ｖ～ＦＦ１７ｖのＱ出力端子からの出力信号は、ＤフリップフロップＦＦ１８ｖ，ＦＦ１９ｖを経由して、セレクタＳＥＬ１ｖが備える８個の入力端子の何れかに入力される。

【0122】

セレクタＳＥＬ０ｖに入力された選択信号とセレクタＳＥＬ１ｖに入力された選択信号とが同一値である場合には、８個のＤフリップフロップＦＦ１０ｖ～ＦＦ１７ｖのうちのセレクタＳＥＬ０ｖからのデータの出力先のＤフリップフロップと、８個のＤフリップフロップＦＦ１０ｖ～ＦＦ１７ｖのうちのセレクタＳＥＬ１ｖに入力されるデータを取り込んだＤフリップフロップとが等しくなるように構成されている。

【0123】

ＤフリップフロップＦＦ１８ｖ，ＦＦ１９ｖのクロック入力端子には、内部クロック信号Ｉ＿ＣＬＫａが入力される。また、カウンタＣ１ｒは、内部クロック信号Ｉ＿ＣＬＫａを反転して得られる信号によってリードポインタを１ずつカウントアップする。そして、リードポインタは、セレクタＳＥＬ１ｅ，ＳＥＬ１ｏ，ＳＥＬ１ｖに選択信号として入力される。よって、ＦＩＦＯメモリとしてのサンプラ１２６ａからのイーブン信号、オッド信号、およびバリッドフラグの出力は、内部クロック信号Ｉ＿ＣＬＫａに基づくタイミングで実行される。

【0124】

発振回路１２５ａは、内部クロック信号Ｉ＿ＣＬＫａを発振する。発振回路１２５は、例えばＣＲ回路によって構成され得る。なお、発振回路１２５の種類（type）は、ＣＲ回路に限定されない。任意の種類の発振回路が発振回路１２５として採用され得る。

【0125】

ＦＩＦＯメモリとしてのサンプラ１２６ａに保持されるデータのオーバーフローを防止するために、内部クロック信号Ｉ＿ＣＬＫａの周波数は、データ信号Ｈ＿ＤＱ［７：０］およびデータストローブ信号Ｈ＿ＤＱＳの周波数よりも若干高いものとする。

【0126】

データパス１２０ａは、ＤフリップフロップＦＦ２１ｅ～ＦＦ２４ｅ，ＦＦ２１ｏ～ＦＦ２４ｏと、ＤラッチＬ１と、マルチプレクサＭＵＸ１１と、を備える。

【0127】

ＤフリップフロップＦＦ２１ｅ～ＦＦ２４ｅは、各ＤフリップフロップＦＦのＤ入力端子とＱ出力端子とによって直列に接続されている。直列に接続されたＤフリップフロップＦＦ２１ｅ～ＦＦ２４ｅによって、パイプライン構成のイーブンデータパスが構成されている。ＤフリップフロップＦＦ２１ｏ～ＦＦ２４ｏは、各ＤフリップフロップＦＦのＤ入力端子とＱ出力端子とによって直列に接続されている。直列に接続されたＤフリップフロップＦＦ２１ｏ～ＦＦ２４ｏによって、パイプライン構成のオッドデータパスが構成されている。

【0128】

マルチプレクサＭＵＸ１１は、２つの入力端子を備える。マルチプレクサＭＵＸ１１が備える２つの入力端子のうちの１つには、イーブンデータパスの終点であるＤフリップフロップＦＦ２４ｅのＱ出力端子から出力されたイーブン信号が入力される。マルチプレクサＭＵＸ１１が備える２つの入力端子のうちの他の１つには、オッドデータパスの終点であるＤフリップフロップＦＦ２４ｏのＱ出力端子から出力されたオッド信号が、ＤラッチＬ１を介して入力される。マルチプレクサＭＵＸ１１は、選択信号が「１」である場合にはイーブン信号を選択し、選択信号が「０」である場合にはオッド信号を選択し、選択した信号を出力する。

【0129】

ＤフリップフロップＦＦ２１ｅ～ＦＦ２４ｅ，ＦＦ２１ｏ～ＦＦ２４ｏのクロック入力端子、およびＤラッチＬ１のクロック入力端子には、内部クロック信号Ｉ＿ＣＬＫａが入力される。また、マルチプレクサＭＵＸ１１には、選択信号として、内部クロック信号Ｉ＿ＣＬＫａが入力される。

【0130】

ＤフリップフロップＦＦ２４ｅ，ＦＦ２４ｏ、ＤラッチＬ１、およびマルチプレクサＭＵＸ１１は、リタイマ１２７ａに含まれる。リタイマ１２７ａは、上記された構成によって、イーブン信号およびオッド信号からＤＤＲのデータ信号ＤＱ［７：０］を復元することができる。送受信装置１１２ａは、リタイマ１２７ａによって復元されたデータ信号ＤＱ［７：０］を、遅延回路１２２を介してデータ信号Ｎ＿ＤＱ［７：０］として送信することができる。

【0131】

送受信装置１１２ａは、さらに、マルチプレクサＭＵＸ１２ｅ，ＭＵＸ１２ｏを備える。マルチプレクサＭＵＸ１２ｅ，ＭＵＸ１２ｏのそれぞれは、２つの入力端子を備える。

【0132】

マルチプレクサＭＵＸ１２ｅは、セレクタＳＥＬ１ｅとＤフリップフロップＦＦ２１ｅとの間に配されている。マルチプレクサＭＵＸ１２ｅが備える２つの入力端子のうちの１つには、セレクタＳＥＬ１ｅが出力するイーブン信号が入力される。マルチプレクサＭＵＸ１２ｅが備える２つの入力端子のうちの他の１つには、ＤフリップフロップＦＦ２１ｅが出力するイーブン信号が入力される。マルチプレクサＭＵＸ１２ｅの出力信号は、ＤフリップフロップＦＦ２１ｅのＤ入力端子に入力される。マルチプレクサＭＵＸ１２ｅは、選択信号が「１」である場合にはセレクタＳＥＬ１ｅから入力されたイーブン信号を出力し、選択信号が「０」である場合にはＤフリップフロップＦＦ２１ｅから入力されたイーブン信号を出力する。

【0133】

マルチプレクサＭＵＸ１２ｏは、セレクタＳＥＬ１ｏとＤフリップフロップＦＦ２１ｏとの間に配されている。マルチプレクサＭＵＸ１２ｏが備える２つの入力端子のうちの１つには、セレクタＳＥＬ１ｏが出力するオッド信号が入力される。マルチプレクサＭＵＸ１２ｏが備える２つの入力端子のうちの他の１つには、ＤフリップフロップＦＦ２１ｏが出力するオッド信号が入力される。マルチプレクサＭＵＸ１２ｏの出力信号は、ＤフリップフロップＦＦ２１ｏのＤ入力端子に入力される。マルチプレクサＭＵＸ１２ｏは、選択信号が「１」である場合にはセレクタＳＥＬ１ｏから入力されたオッド信号を出力し、選択信号が「０」である場合にはＤフリップフロップＦＦ２１ｏから入力されたオッド信号を出力する。

【0134】

マルチプレクサＭＵＸ１２ｅ，ＭＵＸ１２ｏには、セレクタＳＥＬ１ｖからの出力信号が選択信号として入力される。つまり、バリッドフラグがサンプラ１２６ａから出力されている期間には、ＤフリップフロップＦＦ２１ｅは、サンプラ１２６ａからのイーブン信号を、ＤフリップフロップＦＦ２１ｏは、サンプラ１２６ａからのオッド信号を、それぞれ取り込んで出力することができる。バリッドフラグがサンプラ１２６ａから出力されていない期間には、ＤフリップフロップＦＦ２１ｅは、ＤフリップフロップＦＦ２１ｅが出力するイーブン信号を、ＤフリップフロップＦＦ２１ｏは、ＤフリップフロップＦＦ２１ｏが出力するオッド信号を、それぞれ取り込んで出力することができる。つまり、バリッドフラグがサンプラ１２６ａから出力されていない期間には、ＤフリップフロップＦＦ２１ｅ，ＦＦ２１ｏは、直前に取り込んだ値を継続して出力し続ける。

【0135】

前述したように、内部クロック信号Ｉ＿ＣＬＫａの周波数は、データ信号Ｈ＿ＤＱ［７：０］およびデータストローブ信号Ｈ＿ＤＱＳの周波数よりも若干高い。よって、ＦＩＦＯメモリとしてのサンプラ１２６ａに保持されるデータのアンダーフローが起こり得る。アンダーフローが起こった場合、マルチプレクサＭＵＸ１２ｅ，ＭＵＸ１２ｏの機能によって、時間を空けずにイーブン信号およびオッド信号のそれぞれを送信することが可能である。

【0136】

送受信装置１１２ａは、ＤフリップフロップＦＦ２１ｖ～ＦＦ２４ｖ、およびマルチプレクサＭＵＸ１１を備える。なお、ＤフリップフロップＦＦ２４ｖおよびマルチプレクサＭＵＸ１１はリタイマ１２７ａに含まれる。

【0137】

ＤフリップフロップＦＦ２１ｖ～ＦＦ２４ｖは、各ＤフリップフロップＦＦのＤ入力端子とＱ出力端子とによって直列に接続されている。ＤフリップフロップＦＦ２１ｖ～ＦＦ２４ｖによって、バリッドフラグのデータパス（バリッドデータパスと表記する）が構成されている。ＤフリップフロップＦＦ２１ｖ～ＦＦ２４ｖのクロック入力端子には、内部クロック信号Ｉ＿ＣＬＫａが入力される。

【0138】

マルチプレクサＭＵＸ１１は、２つの入力端子を備える。マルチプレクサＭＵＸ１１が備える２つの入力端子のうちの１つには、バリッドデータパスの終点であるＤフリップフロップＦＦ２４ｖのＱ出力端子からの出力信号が入力される。マルチプレクサＭＵＸ１１が備える２つの入力端子のうちの他の１つには、信号「０」が入力される。マルチプレクサＭＵＸ１１は、選択信号が「１」である場合にはバリッドデータパスからの出力信号を選択し、選択信号が「０」である場合には信号「０」を選択し、選択した信号を出力する。

【0139】

マルチプレクサＭＵＸ１１には、選択信号として内部クロック信号Ｉ＿ＣＬＫａが入力される。バリッドデータパスからバリッドフラグ「１」が入力されている期間には、マルチプレクサＭＵＸ１１は、内部クロック信号Ｉ＿ＣＬＫａと同期した信号を出力する。バリッドデータパスからバリッドフラグ「１」が入力されていない期間には、マルチプレクサＭＵＸ１１は、Ｌレベルをとる信号を出力する。

【0140】

送受信装置１１２ａは、マルチプレクサＭＵＸ１１の出力信号を、位相シフト回路１２３およびデューティサイクルアジャスタ１２４を介してデータストローブ信号Ｎ＿ＤＱＳとして送信する。よって、リタイマ１２７ａは、データストローブ信号Ｈ＿ＤＱＳと同じ数だけトグルした信号を、データストローブ信号Ｎ＿ＤＱＳとして出力することができる。

【0141】

図１０は、第２の実施形態にかかる送受信装置１１２ａの動作を説明するためのタイミングチャートである。ここでは一例として、送受信装置１１２ａは、データ信号Ｈ＿ＤＱ［７：０］の８サイクルのトグル回数に相当する転送長のデータ（データＤ０～Ｄ１５）をデータ信号Ｈ＿ＤＱ［７：０］として受信した場合について説明する。また、ポインタ（ライトポインタまたはリードポインタ）の値が「ｉ」である場合、ＤフリップフロップＦＦ（１０＋ｍｏｄ（ｉ，８））ｅ，ＦＦ（１０＋ｍｏｄ（ｉ，８））ｏ，ＦＦ（１０＋ｍｏｄ（ｉ，８））ｖのそれぞれがポインタによって選択されることとする。ｍｏｄ（ａ，ｂ）は「ａ」を「ｂ」で除算して得られる余りを意味する。

【0142】

図１０では、データストローブ信号Ｈ＿ＤＱＳの波形、データ信号Ｈ＿ＤＱ［７：０］の波形、ライトポインタの値、ＤフリップフロップＦＦ１０ｅの出力信号の波形、ＤフリップフロップＦＦ１０ｏの出力信号の波形、ＤフリップフロップＦＦ１７ｅの出力信号の波形、ＤフリップフロップＦＦ１７ｏの出力信号の波形、ＤフリップフロップＦＦ１０ｖの出力信号の波形、ＤフリップフロップＦＦ１７ｖの出力信号の波形、内部クロック信号Ｉ＿ＣＬＫａの波形、ＤフリップフロップＦＦ１０ｖを経由したＤフリップフロップＦＦ１８ｖの出力信号の波形、ＤフリップフロップＦＦ１０ｖを経由したＤフリップフロップＦＦ１９ｖの出力信号の波形、ＤフリップフロップＦＦ１７ｖを経由したＤフリップフロップＦＦ１８ｖの出力信号の波形、ＤフリップフロップＦＦ１７ｖを経由したＤフリップフロップＦＦ１９ｖの出力信号の波形、リードポインタの値、サンプラ１２６ａが出力するイーブン信号の波形、サンプラ１２６ａが出力するオッド信号の波形、ＤフリップフロップＦＦ２１ｅの出力信号の波形、ＤフリップフロップＦＦ２１ｏの出力信号の波形、データ信号Ｎ＿ＤＱ［７：０］の波形、およびデータストローブ信号Ｎ＿ＤＱＳの波形、がこの順番で配列されている。

【0143】

まず、データ信号Ｈ＿ＤＱ［７：０］の入力が開始して（時刻ｔ１０）、データ信号Ｈ＿ＤＱ［７：０］の入力の開始タイミングから９０度の位相遅れをもってデータストローブ信号Ｈ＿ＤＱＳの入力が開始する（時刻ｔ１１）。

【0144】

時刻ｔ１１では、ＤフリップフロップＦＦ１０ｅ，ＦＦ１０ｏ，ＦＦ１０ｖがライトポインタによって選択された状態となっている。よって、ＤフリップフロップＦＦ１０ｅは、データストローブ信号Ｎ＿ＤＱＳの最初の立ち上がりのタイミング（時刻ｔ１１）で最初のデータＤ１を取り込む。ＤフリップフロップＦＦ１０ｏは、データストローブ信号Ｎ＿ＤＱＳの最初の立ち下がりのタイミング（時刻ｔ１２）で最初のデータＤ２を取り込む。また、ＤフリップフロップＦＦ１０ｖは、データストローブ信号Ｎ＿ＤＱＳの最初の立ち下がりのタイミング（時刻ｔ１２）でバリッドフラグ、つまりデータ「１」を取り込む。

【0145】

時刻ｔ１２では、データストローブ信号Ｎ＿ＤＱＳが立ち下がることによって、ライトポインタの値が１だけインクリメントされる。これによって、ＤフリップフロップＦＦ１１ｅ，ＦＦ１１ｏ，ＦＦ１１ｖが選択された状態となる。続くデータストローブ信号Ｎ＿ＤＱＳの立ち上がりのタイミングまたは立ち下がりのタイミングにおいて、データＤ２，Ｄ３、およびバリッドフラグがＤフリップフロップＦＦ１１ｅ，ＦＦ１１ｏ，ＦＦ１１ｖに取り込まれる。

【0146】

以降、上記と同様の手順で、１サイクル毎にイーブン信号、オッド信号、およびバリッドフラグが、ＦＩＦＯメモリとしてのサンプラ１２６ａに取り込まれる。

【0147】

時刻ｔ１１では、ＤフリップフロップＦＦ１０ｅ，ＦＦ１０ｏ，ＦＦ１０ｖがリードポインタによって選択された状態となっている。よって、サンプラ１２６ａは、ＤフリップフロップＦＦ１０ｅがデータＤ０を取り込むに応じてデータＤ０をイーブン信号として出力し、ＤフリップフロップＦＦ１０ｏがデータＤ１を取り込むに応じてデータＤ１をオッド信号として出力する。

【0148】

ＤフリップフロップＦＦ１０ｖが時刻ｔ１２において取り込んだバリッドフラグは、時刻ｔ１２から１サイクル後の時刻ｔ１３にＤフリップフロップＦＦ１８ｖによって取り込まれる。ＤフリップフロップＦＦ１８ｖが時刻ｔ１３にＤフリップフロップＦＦ１０ｖから取り込んだバリッドフラグは、時刻ｔ１３から１サイクル後の時刻ｔ１４にＤフリップフロップＦＦ１９ｖによって取り込まれる。

【0149】

時刻ｔ１４から１サイクル後の時刻ｔ１５では、ＤフリップフロップＦＦ１９ｖによって取り込まれたＤフリップフロップＦＦ１０ｖからのバリッドフラグがマルチプレクサＭＵＸ１２ｅ，ＭＵＸ１２ｏに選択信号として入力される。つまり、マルチプレクサＭＵＸ１２ｅは、サンプラ１２６ａから入力されたイーブン信号を出力することができるようになる。マルチプレクサＭＵＸ１２ｏは、サンプラ１２６ａから入力されたオッド信号を出力することができるようになる。よって、イーブンデータパスの始点であるＤフリップフロップＦＦ２１ｅおよびオッドデータパスの始点であるＤフリップフロップＦＦ２１ｏは、時刻ｔ１５からデータの取得が開始する。時刻ｔ１５において、ＤフリップフロップＦＦ２１ｅは、データＤ０を取り込み、ＤフリップフロップＦＦ２１ｏは、データＤ１を取り込む。

【0150】

また、時刻ｔ１５では、ＤフリップフロップＦＦ１９ｖによって取り込まれたＤフリップフロップＦＦ１０ｖからのバリッドフラグがカウンタＣ１ｒに入力されることで、リードポインタのインクリメントが実行される。これによって、サンプラ１２６ａは、時刻ｔ１５から若干遅延したタイミングで、イーブン信号をデータＤ０からデータＤ２に切り替え、オッド信号をデータＤ１からデータＤ３に切り替える。

【0151】

以降、サンプラ１２６ａは、１サイクル毎に、データＤ４とデータＤ５との対、データＤ６とデータＤ７との対、データＤ８とデータＤ９との対、データＤ１０とデータＤ１１との対、データＤ１２とデータＤ１３との対、データＤ１４とデータＤ１５との対、を、この順番で順次出力する。

【0152】

各データの対は、バリッドフラグとともにリタイマ１２７ａに転送される。リタイマ１２７では、時刻ｔ１６から、マルチプレクサＭＵＸ１０は、ＤフリップフロップＦＦ２４ｅが出力したイーブンデータおよびＤラッチＬ１が出力したオッドデータのうちから出力信号を内部クロック信号Ｉ＿ＣＬＫａに基づいて切り替えることによって、データ信号Ｎ＿ＤＱ［７：０］を生成する。また、マルチプレクサＭＵＸ１１は、バリッドフラグが入力されている期間にバリッドフラグと信号「０」とのうちから出力信号を内部クロック信号Ｉ＿ＣＬＫａに基づいて切り替えることによって、データストローブ信号Ｎ＿ＤＱＳを生成する。

【0153】

このように、第２の実施形態によれば、サンプラ１２６ａは、ＦＩＦＯメモリとしての機能を有する。サンプラ１２６ａは、データストローブ信号Ｈ＿ＤＱＳに基づくタイミングで取り込んだデータ信号Ｈ＿ＤＱ［７：０］をＦＩＦＯメモリに格納する。また、サンプラ１２６ａは、ＦＩＦＯメモリに格納されたデータ信号を内部クロック信号Ｉ＿ＣＬＫａに基づくタイミングで、ＤフリップフロップＦＦ２１ｅ～ＦＦ２４ｅ，ＦＦ２１ｏ～ＦＦ２４ｏによって構成されるパイプラインに入力する。パイプラインは、内部クロック信号Ｉ＿ＣＬＫａを用いてデータ信号Ｈ＿ＤＱ［７：０］を転送する。

【0154】

第２の実施形態においても、送受信装置１１２ａは、パイプラインを有しているため、高速なデータ転送が可能である。さらに、送受信装置１１２ａは、パイプラインを駆動する信号にデータストローブ信号Ｈ＿ＤＱＳではなく内部クロック信号Ｉ＿ＣＬＫａを用いているので、受信したデータ信号を余すことなく送信することが可能である。

【0155】

また、第２の実施形態によれば、サンプラ１２６ａは、データストローブ信号Ｈ＿ＤＱＳがトグルされる毎にバリッドフラグを取り込む。また、サンプラ１２６ａは、取り込んだバリッドフラグを内部クロック信号Ｉ＿ＣＬＫａに基づくタイミングで、ＤフリップフロップＦＦ２１ｖ～ＦＦ２４ｖによって構成されるパイプラインに入力する。リタイマ１２７ａは、ＤフリップフロップＦＦ２１ｖ～ＦＦ２４ｖを経由したバリッドフラグに基づいてデータストローブ信号Ｎ＿ＤＱＳを生成する。

【0156】

よって、送受信装置１１２ａは、受信したデータストローブ信号Ｈ＿ＤＱＳのトグル回数と同じ数だけトグルするデータストローブ信号Ｎ＿ＤＱＳを生成することができる。

【0157】

なお、第２の実施形態によれば、内部クロック信号Ｉ＿ＣＬＫａの周波数は、データストローブ信号Ｈ＿ＤＱＳの周波数よりも高い。

【0158】

よって、ＦＩＦＯメモリにおいてデータ信号Ｈ＿ＤＱ［７：０］のオーバーフローを防止することができる。

【0159】

なお、内部クロック信号Ｉ＿ＣＬＫａの周波数は、メモリチップＣＰの動作周波数よりも低い必要がある。内部クロック信号Ｉ＿ＣＬＫａの周波数がメモリチップＣＰの動作周波数よりも高いと、メモリチップＣＰが信号を正しく受信することができないためである。

【0160】

（第３の実施形態）
第２の実施形態では、内部クロック信号Ｉ＿ＣＬＫａの周波数は、データ信号Ｈ＿ＤＱ［７：０］およびデータストローブ信号Ｈ＿ＤＱＳの周波数よりも若干高いことが求められる。しかしながら、発振回路１２５ａとしてＣＲ発振回路が適用された場合、駆動電圧または周辺温度に応じて発信周波数が変動し得る。発信周波数の変動によって、発振回路１２５ａの発信周波数が上記の条件を満たさなくなる場合がある。そのような場合、送受信装置１１２ａは、意図された動作を行うことができない。

【0161】

第３の実施形態では、送受信装置は、発振回路の発信周波数が所望の周波数から変動した場合に、周波数の変動分を修正することができる。以下に、第３の実施形態について説明する。第３の実施形態にかかる半導体記憶装置を、半導体記憶装置１ｂと表記する。なお、第３の実施形態は、第１の実施形態、第１の実施形態の各変形例、および第２の実施形態の何れにも適用できる。

【0162】

図１１は、第３の実施形態にかかる半導体記憶装置１ｂの構成を説明するための模式的な図である。以下では、第１の実施形態と同じ構成については第１の実施形態と同じ符号を付す。そして、第１の実施形態と同じ構成については説明を省略するか簡略的に説明する。

【0163】

ストレージシステムＳＹＳは、ホストＨＡ及び半導体記憶装置１ｂを含む。半導体記憶装置１ｂは、ブリッジチップＢＣｂおよび複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。チャネルＣＨ１を介してブリッジチップＢＣｂに４つのメモリチップＣＰ１－１～ＣＰ１－４が接続され、チャネルＣＨ２を介してブリッジチップＢＣｂに４つのメモリチップＣＰ２－１～ＣＰ２－４が接続されている。チャネルＣＨ０，ＣＨ１，ＣＨ２の構成は第１の実施形態と同じである。

【0164】

ブリッジチップＢＣｂは、第１インタフェース１０１、２つの第２インタフェース１０２、および送受信装置１１２ｂを備える。なお、バッファメモリ１０４、コントローラ１０３、およびコントローラ１０３の詳細は図示が省略されている。

【0165】

送受信装置１１２ｂは、ライトデータパス１３１、リードデータパス１３２、発振回路１２５ｂ、ヒューズ１３３、および補正回路１３４を備える。

【0166】

発振回路１２５ｂは、発振周波数の制御が可能な発振回路である。発振回路１２５ｂは、例えばＣＲ発振回路によって構成され得る。なお、発振回路１２５ｂの種類は、ＣＲ発振回路に限定されない。発振周波数の制御が可能である限り、任意の種類の発振回路が発振回路１２５ｂとして採用され得る。

【0167】

ヒューズ１３３には、発振回路１２５ｂの発振周波数の補正情報が格納されている。発振回路１２５ｂは、製造ばらつきによって、発振周波数が所望の周波数からズレる場合がある。補正情報は、発振周波数を所望の周波数と一致させるための補正量である。発振回路１２５ｂは、ブリッジチップＢＣｂへの通電開始時に、ヒューズ１３３に格納された補正情報を参照し、補正情報に基づいてズレを補正した周波数のクロック信号を発振する。つまり、発振回路１２５ｂは、初期状態においては、補正情報によって補正された周波数のクロック信号を発振する。

【0168】

なお、発振回路１２５ｂが発振するクロック信号を、内部クロック信号Ｉ＿ＣＬＫｂと表記する。内部クロック信号Ｉ＿ＣＬＫｂは、第１インタフェース１０１、第２インタフェース１０２－１，１０２－２、ライトデータパス１３１、リードデータパス１３２、および補正回路１３４に入力される。

【0169】

第１インタフェース１０１がチャネルＣＨ０を介してホストＨＡから受信したライトデータは、ライトデータパス１３１を経由して第２インタフェース１０２－１または第２インタフェース１０２－２に送信される。ライトデータを受信した第２インタフェース１０２－１または第２インタフェース１０２－２は、受信したライトデータをチャネルＣＨ１またはチャネルＣＨ２を介してあて先のメモリチップＣＰに送信する。

【0170】

なお、ライトデータパス１３１は、第１の実施形態にかかるデータパス１２０、または第２の実施形態にかかるデータパス１２０ａと同じ構成を有する。

【0171】

何れかのメモリチップＣＰからチャネルＣＨ１またはチャネルＣＨ２を介して第２インタフェース１０２－１または第２インタフェース１０２－２が受信したリードデータは、リードデータパス１３２を経由して第１インタフェース１０１に送信される。リードデータを受信した第１インタフェース１０１は、受信したリードデータをチャネルＣＨ０を介してホストＨＡに送信する。

【0172】

第１インタフェース１０１がチャネルＣＨ０を介してホストＨＡから受信したコマンドおよびアドレスは、第２インタフェース１０２－１または第２インタフェース１０２－２に送信される。コマンドおよびアドレスを受信した第２インタフェース１０２－１または第２インタフェース１０２－２は、受信したコマンドおよびアドレスをチャネルＣＨ１またはチャネルＣＨ２を介してあて先のメモリチップＣＰに送信する。

【0173】

第１インタフェース１０１がチャネルＣＨ０を介してホストＨＡから受信したデータストローブ信号ＤＱＳ／ＤＱＳｎおよびリードイネーブル信号ＲＥ／ＲＥｎは、補正回路１３４に入力される。

【0174】

補正回路１３４は、データストローブ信号ＤＱＳ／ＤＱＳｎまたはリードイネーブル信号ＲＥ／ＲＥｎと、内部クロック信号Ｉ＿ＣＬＫｂと、の比較によって内部クロック信号Ｉ＿ＣＬＫｂの変動を検知することができる。補正回路１３４は、内部クロック信号Ｉ＿ＣＬＫｂの変動を検知すると、変動分を補正するように、発振回路１２５ｂを制御する。

【0175】

図１２は、第３の実施形態にかかる補正回路１３４のより詳細な構成の一例を示す模式的な図である。補正回路１３４は、４つのカウンタＣ２～Ｃ５を備える。

【0176】

カウンタＣ２は、データストローブ信号Ｈ＿ＤＱＳのトグル回数をカウントする。カウンタＣ３は、内部クロック信号Ｉ＿ＣＬＫｂのトグル回数をカウントする。

【0177】

カウンタＣ２は、データストローブ信号Ｈ＿ＤＱＳのトグル回数のカウントを開始するとき、カウンタＣ３にカウントを開始させる。カウンタＣ２は、データストローブ信号Ｈ＿ＤＱＳのトグル回数のカウント値が所定値に達したとき、カウンタＣ３にカウントを停止させる。

【0178】

補正回路１３４は、停止後のカウンタＣ３のカウント値に基づいて、発振回路１２５ｂの発振周波数の設定周波数を補正する。

【0179】

カウンタＣ４は、リードイネーブル信号Ｈ＿ＲＥのトグル回数をカウントする。カウンタＣ５は、内部クロック信号Ｉ＿ＣＬＫｂのトグル回数をカウントする。

【0180】

カウンタＣ４は、リードイネーブル信号Ｈ＿ＲＥのトグル回数のカウントを開始するとき、カウンタＣ５にカウントを開始させる。カウンタＣ４は、リードイネーブル信号Ｈ＿ＲＥのトグル回数のカウント値が所定値に達したとき、カウンタＣ５にカウントを停止させる。

【0181】

補正回路１３４は、停止後のカウンタＣ５のカウント値に基づいて、発振回路１２５ｂの発振周波数の設定周波数を補正する。

【0182】

例えば、第３の実施形態が第２の実施形態とともに適用され、かつ、カウンタＣ２，Ｃ４のカウント値が「１０２４」に達したときにカウンタＣ３，Ｃ５のカウントが停止させられる場合を考える。第２の実施形態によれば、内部クロック信号Ｉ＿ＣＬＫｂの周波数はデータストローブ信号Ｈ＿ＤＱＳ（およびリードイネーブル信号ＲＥ）よりも若干高いことが求められる。よって、「１０２４」よりも大きい値（例えば「１０２６」）が目標下限値として設定される。そして、カウンタＣ３，Ｃ５の停止時のカウント値が目標下限値より小さいとき、補正回路１３４は、発振回路１２５ｂの発振周波数を増加させる。

【0183】

なお、１回の補正での発振周波数の補正量は、任意に構成され得る。補正回路１３４は、目標値（例えば目標下限値）からの乖離量に応じた大きさの量だけ発振周波数を補正してもよい。または、補正回路１３４は、予め決められた量（例えば最小のステップ幅）だけ発振周波数を補正してもよい。

【0184】

図１３は、第３の実施形態にかかる補正回路１３４の動作の一例を示すフローチャートである。ここでは一例として、目標上限値と目標下限値とが設定されており、補正回路１３４は、カウンタＣ３，Ｃ５の停止時のカウント値が目標上限値と目標下限値との範囲に収まるように発振周波数を補正することとする。また、１回の補正での発振周波数の補正量は、最小のステップ幅とされる。

【0185】

まず、ブリッジチップＢＣｂがホストＨＡからコマンドを受信すると（Ｓ４０１）、補正回路１３４は、当該コマンドはライトコマンドであるか否かを判定する（Ｓ４０２）。当該コマンドがライトコマンドである場合（Ｓ４０２：Ｙｅｓ）、補正回路１３４は、カウンタＣ２によって、データストローブ信号Ｈ＿ＤＱＳのトグル回数のカウントを開始するとともに、カウンタＣ３によって、内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウントを開始する（Ｓ４０３）。

【0186】

データストローブ信号Ｈ＿ＤＱＳのトグル回数のカウント値が所定値に達すると（Ｓ４０４）、カウンタＣ２は、カウンタＣ３による内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウントを停止させる（Ｓ４０５）。

【0187】

そして、補正回路１３４は、カウンタＣ３による内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウント値が目標下限値よりも小さいか否かを判定する（Ｓ４０６）。カウンタＣ３による内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウント値が目標下限値よりも小さい場合（Ｓ４０６：Ｙｅｓ）、補正回路１３４は、発振回路１２５ｂの設定周波数を１ステップ幅だけ増加させる（Ｓ４０７）。

【0188】

カウンタＣ３による内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウント値が目標下限値よりも小さくない場合（Ｓ４０６：Ｎｏ）、補正回路１３４は、カウンタＣ３による内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウント値が目標上限値よりも大きいか否かを判定する（Ｓ４０８）。カウンタＣ３による内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウント値が目標上限値よりも大きい場合（Ｓ４０８：Ｙｅｓ）、補正回路１３４は、発振回路１２５ｂの設定周波数を１ステップ幅だけ減少させる（Ｓ４０９）。

【0189】

Ｓ４０７の後、Ｓ４０９の後、またはカウンタＣ３による内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウント値が目標上限値よりも大きくない場合（Ｓ４０８：Ｎｏ）、制御がＳ４０１に遷移する。

【0190】

ホストＨＡから受信したコマンドはライトコマンドでない場合（Ｓ４０２：Ｎｏ）、補正回路１３４は、当該コマンドはリードコマンドであるか否かを判定する（Ｓ４１０）。当該コマンドがリードコマンドである場合（Ｓ４１０：Ｙｅｓ）、補正回路１３４は、カウンタＣ４によって、リードイネーブル信号Ｈ＿ＲＥのトグル回数のカウントを開始するとともに、カウンタＣ５によって、内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウントを開始する（Ｓ４１１）。

【0191】

リードイネーブル信号Ｈ＿ＲＥのトグル回数のカウント値が所定値に達すると（Ｓ４１２）、カウンタＣ４は、カウンタＣ５による内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウントを停止させる（Ｓ４１３）。そして、制御がＳ４０６に遷移する。

【0192】

ホストＨＡから受信したコマンドがリードコマンドでない場合（Ｓ４１０：Ｎｏ）制御がＳ４０１に遷移する。

【0193】

このように、第３の実施形態によれば、補正回路１３４は、データストローブ信号Ｈ＿ＤＱＳと内部クロック信号Ｉ＿ＣＬＫｂとの比較に基づいて発振回路１２５ｂの発信周波数の補正を行う。

【0194】

よって、発振回路１２５ｂとしてＣＲ発振回路のような発振周波数が電圧または温度などによって変動し得る発振回路が適用された場合であっても、精度が高い内部クロック信号を利用することが可能になる。

【0195】

例えば、第３の実施形態が第２の実施形態とともに適用された場合、内部クロック信号Ｉ＿ＣＬＫｂの周波数をデータストローブ信号Ｈ＿ＤＱＳの周波数よりも高く維持することが可能である。よって、送受信装置１１２ｂの誤作動を防止することが可能である。

【0196】

また、例えば第３の実施形態が第１の実施形態とともに適用された場合、設計者は、目標上限値および目標下限値を任意に設定することができる。

【0197】

または、補正回路１３４は、起動後に初回にＳ４０５またはＳ４１３の処理が実行されたとき、カウンタＣ３またはカウンタＣ５による内部クロック信号Ｉ＿ＣＬＫｂのトグル回数のカウント値を記憶し、当該記憶したカウント値に基づいて目標上限値および目標下限値を設定してもよい。例えば、補正回路１３４は、当該記憶したカウント値に所定第２の値を可算して得られる値を目標上限値とし、当該記憶したカウント値に所定第３の値を減算して得られる値を目標下限値としてもよい。これによって、発振回路１２５ｂは、電圧または温度が変動したとしても、初期状態における発振周波数を維持することが可能となる。

【0198】

以上述べたように、第１～第３の実施形態および変形例によれば、サンプラ１２６，１２６ａは、データ信号Ｈ＿ＤＱ［７：０］を、データストローブ信号Ｈ＿ＤＱＳに基づくタイミングで取り込む。ＤフリップフロップＦＦ０ｅ～ＦＦ４ｅ，ＦＦ０ｏ～ＦＦ４ｏによって構成されるパイプラインは、少なくとも内部クロック信号Ｉ＿ＣＬＫ，Ｉ＿ＣＬＫａ，Ｉ＿ＣＬＫｂを駆動信号として用いて、サンプラ１２６が取り込んだデータ信号Ｈ＿ＤＱ［７：０］を転送する。リタイマ１２７は、パイプラインを通過したデータ信号Ｈ＿ＤＱ［７：０］を取得して送信する。

【0199】

送受信装置１１２，１１２ａ，１１２ｂは、パイプラインを有しているため、高速なデータ転送が可能である。さらに、送受信装置１１２，１１２ａ，１１２ｂは、少なくとも内部クロック信号Ｉ＿ＣＬＫ，Ｉ＿ＣＬＫａ，Ｉ＿ＣＬＫｂを駆動信号として用いるため、受信したデータ信号を余すことなく送信することが可能である。

【0200】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0201】

ＢＣ，ＢＣｂ ブリッジチップ、Ｃ１ｒ，Ｃ１ｗ，Ｃ２-Ｃ５ カウンタ、ＣＰ メモリチップ、ＦＦ０ｅ-ＦＦ４ｅ，ＦＦ０ｏ-ＦＦ４ｏ，ＦＦ１０ｅ-ＦＦ１７ｅ，ＦＦ１０ｏ-ＦＦ１７ｏ，ＦＦ１０ｖ-ＦＦ１７ｖ，ＦＦ１８ｖ，ＦＦ１９ｖ，ＦＦ２１ｅ-ＦＦ２４ｅ，ＦＦ２１ｏ-ＦＦ２４ｏ，ＦＦ２１ｖ-ＦＦ２４ｖ Ｄフリップフロップ、ＭＵＸ１，ＭＵＸ２，ＭＵＸ１０，ＭＵＸ１１，ＭＵＸ１２ｅ，ＭＵＸ１２ｏ マルチプレクサ、ＳＥＬ０ｅ，ＳＥＬ１ｅ，ＳＥＬ０ｏ，ＳＥＬ１ｏ，ＳＥＬ０ｖ，ＳＥＬ１ｖ セレクタ、１，１ｂ 半導体記憶装置、１０ 外部端子群、１０１ 第１インタフェース、１０２ 第２インタフェース、１０３ コントローラ、１０４ バッファメモリ、１１１ コマンドデコーダ、１１２，１１２ａ，１１２ｂ 送受信装置、１１３ マスク回路、１１４ レジスタ、１１５ サイズ情報、１２０，１２０ａ，１２０ｂ データパス、１２１ 判定回路、１２２ 遅延回路、１２３ 位相シフト回路、１２４ デューティサイクルアジャスタ、１２５，１２５ａ，１２５ｂ 発振回路、１２６，１２６ａ サンプラ、１２７，１２７ａ リタイマ、１３０ 供給回路、１３１ ライトデータパス、１３２ リードデータパス、１３３ ヒューズ、１３４ 補正回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】