特開 2022-49470 論理シミュレーション検証システム、論理シミュレーション検証方法、およびプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022049470

(43)【公開日】2022-03-29

(54)【発明の名称】論理シミュレーション検証システム、論理シミュレーション検証方法、およびプログラム

(51)【国際特許分類】

   G06F 30/3312 20200101AFI20220322BHJP

   G06F 30/33 20200101ALI20220322BHJP

【ＦＩ】

G06F17/50 668E

G06F17/50 668U

G06F17/50 672A

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2020155694

(22)【出願日】2020-09-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】坂本 敏行

【テーマコード（参考）】

5B046

5B146

【Ｆターム（参考）】

5B046AA08

5B046BA02

5B046GA01

5B046JA01

5B046JA05

5B046KA05

5B146AA22

5B146DL08

5B146GG04

5B146GG12

5B146GQ01

(57)【要約】

【課題】短時間に、論理シミュレータ毎に同じ論理シミュレーション結果を提供する。
【解決手段】論理シミュレーション検証システムは、信号の変化となる基準信号に対して、ライブラリ、回路記述、およびテストベンチに記述する信号の変化を検証する論理シミュレーション検証システムであって、基準信号と基準信号の変化情報とを指定する変化タイミング指定部と、変数に代入される第１の信号が変化する可能性のある第１の時刻を求める変化可能性時間計算部と、変数が参照される第２の信号が参照される可能性のある第２の時刻を求める参照可能性時間計算部と、異なった回路間の第１の信号が同じ第１の時刻を比較して第１の時刻が一致するかを判断する変化可能性時間判定部と、異なった回路間の一方の第１の信号と他方の第２の信号が同じで第１の時刻と第２の時刻が一致するかを判断する変化および参照可能性時間判定部とを備える。
【選択図】 図２

【特許請求の範囲】

【請求項1】

信号の変化となる基準信号に対して、ライブラリ、回路記述、およびテストベンチに記述する信号の変化を検証する論理シミュレーション検証システムであって、
前記基準信号と前記基準信号の変化情報とを指定する変化タイミング指定部と、
前記基準信号と前記基準信号の変化に対して、前記ライブラリ、回路記述、およびテストベンチに記述する変数に代入される第１の信号が変化する可能性のある第１の時刻を求める変化可能性時間計算部と、
前記基準信号と前記基準信号の変化に対して、前記ライブラリ、回路記述、およびテストベンチに記述する変数が参照される第２の信号が参照される可能性のある第２の時刻を求める参照可能性時間計算部と、
異なった回路間の前記第１の信号が同じ前記第１の時刻を比較して前記第１の時刻が一致するかを判断する変化可能性時間判定部と、
異なった前記回路間の一方の前記第１の信号と他方の前記第２の信号が同じで前記第１の時刻と前記第２の時刻が一致するかを判断する変化および参照可能性時間判定部と、
を備える論理シミュレーション検証システム。

【請求項2】

前記変化可能性時間計算部は、前記基準信号の変化の周期が複数ある場合、前記複数の変化の周期の最小公倍数を求め、基準信号の初期値から前記最小公倍数までの時刻に対して、前記第１の時刻を計算し、
前記参照可能性時間計算部は、基準信号の初期値から前記最小公倍数までの時刻に対して、前記第２の時刻を計算する、請求項１に記載の論理シミュレーション検証システム。

【請求項3】

前記変化タイミング指定部が、前記基準信号の周期を持たない場合、前記基準信号によって前記第１の信号と前記第２の信号が同時に変化した状態を想定することで電源が入った状態の信号の競合状態を確認することができる、
請求項１に記載の論理シミュレーション検証システム。

【請求項4】

前記変化タイミング指定部が、指定したタイミング制約条件の前記基準信号および前記基準信号の変化情報と、前記指定した条件の前記基準信号および前記基準信号の変化情報によって論理シミュレーションした結果情報とに基づいて、前記指定した条件の前記基準信号および前記基準信号の変化情報が論理シミュレーションで正しいかを確認する、請求項１に記載の論理シミュレーション検証システム。

【請求項5】

記憶媒体に格納されているタイミング情報格納部の情報に基づいて、変化の基準になる基準信号と前記基準信号の変化情報とを指定し、
前記記憶媒体に格納されている入力情報データ格納部の情報に基づいて、ライブラリ、回路記述、およびテストベンチに記述する変数に代入される第１の信号が前記基準信号と前記基準信号の変化に対して変化する可能性のある第１の時刻を求め、
前記記憶媒体に格納されている入力情報データ格納部の情報に基づいて、ライブラリ、回路記述、およびテストベンチに記述する変数が参照される第２の信号が変化の基準になる基準信号と前記基準信号の変化に対して参照する可能性のある第２の時刻を求め、
異なった回路間の前記第１の信号が同じで前記第１の時刻を比較して前記第１の時刻が一致するかを判断し、メッセージ格納部にメッセージを出力し、
異なった前記回路間の一方の前記第１の信号と他方の前記第２の信号が同じで前記第１の時刻と前記第２の時刻が一致するかを判断し、メッセージ格納部に前記メッセージを出力する、論理シミュレーション検証方法。

【請求項6】

論理シミュレーション検証システムに用いられるコンピュータのプログラムであって、
記憶媒体に格納されているタイミング情報格納部の情報に基づいて、基準信号と前記基準信号の変化情報とを指定すること、
前記記憶媒体に格納されている入力情報データ格納部の情報に基づいて、ライブラリ、回路記述、およびテストベンチに記述する変数に代入される第１の信号が前記基準信号と前記基準信号の変化に対して変化する可能性のある第１の時刻を求めること、
前記記憶媒体に格納されている入力情報データ格納部の情報に基づいて、ライブラリ、回路記述、およびテストベンチに記述する変数が参照される第２の信号が前記基準信号と前記基準信号の変化に対して参照される可能性のある第２の時刻を求めること、
異なった回路間の前記第１の信号が同じで前記第１の時刻を比較して前記第１の時刻が一致するかを判断し、メッセージ格納部にメッセージを出力すること、
異なった前記回路間の一方の前記第１の信号と他方の前記第２の信号が同じで前記第１の時刻と前記第２の時刻が一致するかを判断し、メッセージ格納部に前記メッセージを出力すること、を前記コンピュータに実行させる、プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、論理シミュレーション検証システム、論理シミュレーション検証方法、およびプログラムに関する。

【背景技術】

【0002】

論理シミュレーションにおいては、Ｖｅｒｉｌｏｇ―ＨＤＬ言語で記述されたライブラリ、回路記述、およびテストベンチファイルで記述された入力情報データで論理シミュレータを実行する。また、各信号の競合状態を回避するため、論理シミュレータが各信号の競合状態が発生していないか解析することがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０－９４２４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態が解決しようとする課題は、短時間に、論理シミュレータ毎に同じ論理シミュレーション結果を提供することにある。

【課題を解決するための手段】

【0005】

実施形態に係る論理シミュレーション検証システムは、信号の変化となる基準信号に対して、ライブラリ、回路記述、およびテストベンチに記述する信号の変化を検証する論理シミュレーション検証システムであって、基準信号と基準信号の変化情報とを指定する変化タイミング指定部と、基準信号と基準信号の変化に対して、ライブラリ、回路記述、およびテストベンチに記述する変数に代入される第１の信号が変化する可能性のある第１の時刻を求める変化可能性時間計算部と、基準信号と基準信号の変化に対して、ライブラリ、回路記述、およびテストベンチに記述する変数が参照される第２の信号が参照される可能性のある第２の時刻を求める参照可能性時間計算部と、異なった回路間の第１の信号が同じ第１の時刻を比較して第１の時刻が一致するかを判断する変化可能性時間判定部と、異なった回路間の一方の第１の信号と他方の第２の信号が同じで第１の時刻と第２の時刻が一致するかを判断する変化および参照可能性時間判定部と、を備える論理シミュレーション検証システム。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る論理シミュレーション検証システムの構成を示す模式図である。

【図2】実施形態に係る論理シミュレーション検証システムのサーバ、および記憶媒体の詳細な機能ブロック構成図である。

【図3】実施形態に係るタイミング情報格納部に格納されている信号と信号の変化情報をＳＤＣ（Ｓｙｎｏｐｓｙｓ Ｄｅｓｉｇｎ Ｃｏｎｓｔｒａｉｎｔ Ｆｏｒｍａｔ）によって表現した記述例である。

【図4】Ｖｅｒｉｌｏｇ―ＨＤＬ言語で記述されたライブラリのセル記述例である。

【図5】複数の回路で代入される信号が変化する可能性がある具体的なライブラリのセル記述例である。

【図6】実施形態に係る論理シミュレーション検証システムを用いたシステムのブロック図である。

【図7】実施形態に係る論理シミュレーション検証システムの動作フロー図である。

【図8】図４のライブラリのセル記述の修正例である。

【図9】周波数の基準信号をＳＤＣによって表現した記述例である。

【図10】ライブラリのセルの例に対して周期を持たない基準信号の変化タイミングをＳＤＣによって表現した記述例である。

【図11】テストベンチを記述例に対して基準信号の変化タイミングをＳＤＣによって表現した記述例である。

【図12】ｂｅｇｉｎ－ｅｎｄの回路ブロック中で変化可能性時間および参照可能性時時間が変わるテストベンチの記述例である。

【図13】テストベンチを記述例に対して基準信号の変化タイミングをＳＤＣによって表現した記述例である。

【図14】ＳＤＣによって与えた制約条件が論理シミュレーションで守られているか検証する時のブロック図である。

【発明を実施するための形態】

【0007】

次に、図面を参照して、各実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。

【0008】

また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものである。実施の形態は、種々の変更を加えることができる。

【0009】

以下の説明において、ＳＤＣ（Ｓｙｎｏｐｓｙｓ Ｄｅｓｉｇｎ Ｃｏｎｓｔｒａｉｎｔ Ｆｏｒｍａｔ）、１（１‘ｂ１）、０（１‘ｂ０）を簡略化のため、ＳＤＣ、１、０と表示することもある。ＳＤＣは、Ｓｙｎｏｐｓｙｓ社が公開しているタイミング制約を記述する基準フォーマットである。１‘ｂ１は、例えば、１‘が１ビット幅であること、bがバイナリ（2進数）であること、１は値そのものを示している。

【0010】

［第１の実施形態］
図１は、実施形態に係る論理シミュレーション検証システム１の構成を示す模式図である。図１に示すように、論理シミュレーション検証システム１は、コンピュータ装置１０と、サーバ２０と、ネットワーク３０、記憶媒体４０とを備える。

【0011】

論理シミュレーション検証システム１は、ネットワーク３０を介して、ユーザが操作するコンピュータ装置１０と、論理シミュレーション検証システム１に用いられるコンピュータのプログラムを格納するサーバ２０と、記憶媒体４０とを接続する。記憶媒体４０は、論理シミュレーション検証に用いられるコンピュータのプログラムを実行するための必要となる入力情報データ、および検証結果のメッセージを格納する。

【0012】

コンピュータ装置１０は、例えば、パソコン（ＰＣ）、シンクライアント端末、携帯端末、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）でもよい。サーバ２０は、例えば、エンジニアリングワークステーション、メインフレーム、スーパーコンピュータでもよい。ネットワーク３０は、例えば、インターネット、イントラネット、ＬＡＮ、電話通信網、専用線でもよい。記憶媒体４０は、例えば、ハードディスクの外部記憶装置、メモリの半導体記憶装置、記憶媒体（メディア）でもよい。ただし、実際には、これらの例に限定されない。

【0013】

図２は、実施形態に係る論理シミュレーション検証システム１のサーバ２０と記憶媒体４０の詳細な構成例を示すブロック図である。図２で示すように、サーバ２０は、論理シミュレーション検証システム１に用いられるコンピュータのプログラムを実行する論理シミュレーション検証部２１と、論理シミュレーションに用いられるコンピュータのプログラムを実行する論理シミュレータ２２とを備える。

【0014】

なお、論理シミュレーション検証部２１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やマイクロプロセッサ（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）の処理装置、または、同様な機能をする半導体集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＩＣ））でもよい。ただし、実際には、これらの例に限定されない。

【0015】

また、論理シミュレーション検証部２１は、変化タイミング指定部２１１と、変化可能性時間計算部２１２と、参照可能性時間計算部２１３と、変化可能性時間判定部２１４と、ライトライトハザードメッセージ出力部２１５と、変化および参照可能性時間判定部２１６と、リードライトハザードメッセージ出力部２１７とを備える。以下の説明において、ライトライトハザード、リードライトハザードをＷＷハザード、ＲＷハザードという。

【0016】

記憶媒体４０は、タイミング情報格納部４１と、入力情報データ格納部４２と、メッセージ格納部４３を備える。

【0017】

タイミング情報格納部４１は、例えば、信号の変化の基準になる基準信号とその基準信号の変化情報をＳＤＣによって表現したファイルを格納する。以下の説明において、基準信号とその基準信号の変化情報をＳＤＣによって表現したファイルをＳＤＣファイル４１Ａという。なお、信号の変化の基準になる基準信号とその基準信号の変化情報をタイミングの基準信号とその変化のタイミングとも称する。

【0018】

このＳＤＣファイル４１Ａは、論理シミュレーション検証システム１に用いられるコンピュータのプログラムを実行するための必要となる入力情報データである。なお、このＳＤＣファイル４１Ａは、論理シミュレータ２２を実行するための必要となる入力情報データであってもよい。

【0019】

図３は、実施形態に係るタイミング情報格納部４１に格納されている具体的な基準信号と基準信号の変化情報をＳＤＣによって表現した記述例である。

【0020】

図３に示すように、タイミング情報格納部４１は、Ｖｅｒｉｌｏｇ―ＨＤＬ言語で記述されたライブラリ、回路記述、およびテストベンチファイルに入力する信号の信号名、信号のクロック周期、および入力する信号のノード名を基準信号として情報を格納する。

【0021】

入力情報データ格納部４２は、例えば、Ｖｅｒｉｌｏｇ―ＨＤＬ言語で記述されたライブラリ、回路記述、およびテストベンチファイルを格納する。以下の説明において、Ｖｅｒｉｌｏｇ―ＨＤＬ言語で記述されたライブラリ、回路記述、およびテストベンチファイルを入力情報データ４２Ａという。

【0022】

この入力情報データ４２Ａは、論理シミュレーション検証システム１に用いられるコンピュータのプログラムを実行するための必要となる入力情報データである。なお、この入力情報データ４２Ａは、論理シミュレータ２２を実行するための必要となる入力情報データであってもよい。

【0023】

メッセージ格納部４３は、論理シミュレーション検証部２１内のライトライトハザードメッセージ出力部２１５またはリードライトハザードメッセージ出力部２１７から出力するメッセージを格納する。ＷＷハザードおよびＲＷハザードについては、後述で説明する。

【0024】

この入力情報データにライブラリ、回路記述、およびテストベンチを含んだ場合、論理シミュレーションは、ＲＷハザードとＷＷハザードの２種類の原因によって、信号の競合状態が発生し、論理シミュレータ２２のシミュレータ毎によって異なるシミュレーション結果になる可能性がある。信号の競合状態とは、論理回路において、複数の信号が同時に変化して誤作動（設計者が意図としない動作）が生じる可能性のある信号状態をいう。

【0025】

次に、論理シミュレーションの結果が異なる原因となるＲＷハザードについて説明する。

【0026】

図４は、実施形態に係る入力情報データ格納部４２に格納されている具体的なライブラリのセル記述例である。

【0027】

図４の図中のＬｉｎｅＢからＬｉｎｅＥまでのａｌｗａｙｓブロックの回路Ｂ１と、ＬｉｎｅＦからＬｉｎｅＫまでのａｌｗａｙｓブロックの回路Ｂ２が記述されている。以下の説明において、図４の図中のａｌｗａｙｓブロックの回路Ｂ１、ａｌｗａｙｓブロックの回路Ｂ２を回路Ｂ１、回路Ｂ２という。

【0028】

回路Ｂ１は、ＣＬＫ１の立ち上がりで起動し、変数ＣＯＮＤが１の場合、変数Ａに１を代入する（ＬｉｎｅＣ）。また、変数ＣＯＮＤが０の場合、変数Ａに０を代入する（ＬｉｎｅＤ）。

【0029】

回路Ｂ２は、ＣＬＫ２の立ち上がりで起動し、変数Ａが１の場合、変数ＣＯＮＤに１を代入する（ＬｉｎｅＧ）。また、変数Ａが０の場合、変数ＣＯＮＤに０を代入する（ＬｉｎｅＨ）。

【0030】

ここで、以下の説明において、基準信号と基準信号の変化に対して、変数に代入される信号を第１の信号という。

【0031】

すなわち、上記の説明において、回路Ｂ１の変数Ａに代入される１または０は、回路Ｂ１の出力信号であり第１の信号の一例である。同様に、回路Ｂ２の変数ＣＯＮＤに代入される１または０は、回路Ｂ２の出力信号であり第１の信号の一例である。

【0032】

さらに、以下の説明において、基準信号と基準信号の変化に対して、変数が参照される信号を第２の信号という。

【0033】

つまり、回路Ｂ１の変数ＣＯＮＤに参照される１または０は、回路Ｂ１の入力信号であり第２の信号の一例である。同様に、回路Ｂ２の変数Ａに参照される１または０は、回路Ｂ２の入力信号であり第２の信号の一例である。

【0034】

この回路Ｂ１と回路Ｂ２は、図３で示すように、基準信号であるＣＬＫ１とＣＬＫ２のクロック周期が同じである。このような基準信号と基準信号の変化に対し、回路Ｂ１および回路Ｂ２の第１の信号である回路Ｂ１の変数Ａと回路Ｂ２の変数ＣＯＮＤは、ＣＬＫ１およびＣＬＫ２の立ち上がりエッヂで変化する可能性がある。

【0035】

さらに、回路Ｂ１の第１の信号である変数Ａと、回路Ｂ２の第２の信号の変数Ａとが同じである。同様に、回路Ｂ２の第１の信号である変数ＣＯＮＤと、回路Ｂ１の第２の信号の変数ＣＯＮＤとが同じである。よって、回路Ｂ１と回路Ｂ２間において、回路Ｂ１を先に評価した場合と、回路Ｂ２を先に評価した場合で変数Ａと変数ＣＯＮＤの結果が異なる。

【0036】

具体的には、回路Ｂ１を先に評価した場合、回路Ｂ１は、基準信号であるＣＬＫ１の立ち上がりエッヂで起動し、第２の信号である変数ＣＯＮＤが参照される可能性がある。回路Ｂ１は、第２の信号である変数ＣＯＮＤが１であるから、第１の信号である変数Ａに１を代入する。

【0037】

次に、回路Ｂ２は、基準信号であるＣＬＫ２の立ち上がりエッヂで起動し、第２の信号である変数Ａが参照される可能性がある。回路Ｂ２は、第２の信号である変数Ａが１であるから、第１の信号の変数ＣＯＮＤに１を代入する。その結果、変数Ａは１であり、変数ＣＯＮＤは１である。

【0038】

回路Ｂ２を先に評価した場合、回路Ｂ２は、基準信号であるＣＬＫ２の立ち上がりエッヂで起動し、第２の信号である変数ＣＯＮＤが参照される可能性がある。回路Ｂ２は、第２の信号である変数Ａが０であるから、第１の信号である変数ＣＯＮＤに０を代入する。

【0039】

次に、回路Ｂ１は、基準信号であるＣＬＫ１の立ち上がりエッヂで起動し、第２の信号である変数ＣＯＮＤが参照される可能性がある。回路Ｂ１は、第２の信号である変数ＣＯＮＤが０であるから、第１の信号の変数Ａに０を代入する。結果、変数Ａは０であり、変数ＣＯＮＤは０である。

【0040】

上述のように、図３で記述されたＳＤＣファイル４１Ａと、図４で記述されたライブラリを含む入力情報データ４２Ａとを用いて論理シミュレーションを実行すると、回路Ｂ１および回路Ｂ２のどちらかが先に評価されるかでシミュレーション結果が変わる。
このような基準信号が同じタイミングで、第２の信号を参照（リード）し、第１の信号を変化する（ライト）可能性のあることをＲＷハザードという。

【0041】

次に、論理シミュレーションの結果が異なる原因となるＷＷハザードについて説明する。

【0042】

図５は、実施形態に係る複数の回路間で変数に代入される信号が変化する可能性がある具体的なライブラリのセル記述例である。

【0043】

図５の図中のＬｉｎｅＡからＬｉｎｅＤまでのａｌｗａｙｓブロックの回路Ｂ３と、ＬｉｎｅＥからＬｉｎｅＨまでのａｌｗａｙｓブロックの回路Ｂ４とが記述されている。以下の説明において、図５の図中のａｌｗａｙｓブロックの回路Ｂ３、ａｌｗａｙｓブロックの回路Ｂ４を回路Ｂ３、回路Ｂ４という。

【0044】

回路Ｂ３は、基準信号であるＣＬＫ１の立ち上がりで起動し、変数ＣＯＮＤ１が１の場合、変数Ａに１を代入する（ＬｉｎｅＢ）。また、変数ＣＯＮＤ１が０の場合、変数Ａに０を代入する（ＬｉｎｅＣ）。

【0045】

回路Ｂ４は、基準信号であるＣＬＫ２の立ち上がりで起動し、変数ＣＯＮＤ２が１の場合、変数Ａに０を代入する（ＬｉｎｅＦ）。また、変数ＣＯＮＤ２が０の場合、変数Ａに１を代入する（ＬｉｎｅＧ）。

【0046】

この回路Ｂ３および回路Ｂ４は、図３で示すように、基準信号であるＣＬＫ１およびＣＬＫ２のクロック周期が同じである。さらに、図５で示すように、回路Ｂ３および回路Ｂ４の第１の信号は、変数Ａで同じである。

【0047】

このような基準信号に対し、回路Ｂ３および回路Ｂ４の第１の信号である変数Ａは、ＣＬＫ１およびＣＬＫ２の立ち上がりエッヂで変化する可能性がある。よって、回路Ｂ３と回路Ｂ４間において、回路Ｂ３を先に評価した場合と、回路Ｂ４を先に評価した場合で第１の信号の変数Ａの結果が異なる。

【0048】

具体的には、回路Ｂ３を先に評価した場合、回路Ｂ３は、基準信号であるＣＬＫ１の立ち上がりエッヂで起動し、第２の信号である変数ＣＯＮＤ１が参照される可能性がある。回路Ｂ３は、第２の信号である変数ＣＯＮＤ１が１である場合、第１の信号である変数Ａに１を代入する。

【0049】

次に、回路Ｂ４は、基準信号であるＣＬＫ２の立ち上がりエッヂで起動し、第２の信号である変数ＣＯＮＤ２が参照される可能性がある。回路Ｂ４は、第２の信号である変数ＣＯＮＤ２が１である場合、第１の信号の変数Ａに０を代入する。その結果、第１の信号である変数Ａは０である。

【0050】

回路Ｂ４を先に評価した場合、回路Ｂ４は、基準信号であるＣＬＫ２の立ち上がりエッヂで起動し、第２の信号である変数ＣＯＮＤ２が参照される可能性がある。回路Ｂ４は、第２の信号である変数ＣＯＮＤ２が１である場合、第１の信号である変数Ａに０を代入する。

【0051】

次に、回路Ｂ３は、基準信号であるＣＬＫ１の立ち上がりエッヂで起動し、第２の信号である変数ＣＯＮＤ１が参照される可能性がある。回路Ｂ３は、第２の信号である変数ＣＯＮＤ１が１である場合、第１の信号の変数Ａに１を代入する。その結果、第１の信号である変数Ａは１である。

【0052】

上述のように、図３で記述されたＳＤＣファイル４１Ａと、図５で記述されたライブラリを含む入力情報データ４２Ａを用いて論理シミュレーションを実行すると、回路Ｂ３および回路Ｂ４のどちらかが先に評価されるかでシミュレーション結果が変わる。
このような基準信号が同じタイミングで、第１の信号を変化する（ライト）可能性のあることをＷＷハザードという。

【0053】

実施形態に係る論理シミュレーション検証部２１について説明する。

【0054】

図６は、実施形態に係る論理シミュレーション検証システム１を用いたシステムのブロック図である。

【0055】

論理シミュレーション検証部２１は、図６に示すように、入力情報データであるＳＤＣ４１Ａと、ライブラリ、回路記述、およびテストベンチを含む入力情報データ４２Ａとを用いて、静的な解析をする。

【0056】

この静的な解析とは、論理シミュレータ２２を使用せず、基準信号と基準信号の変化に対して、第１の信号が変化するおよび第２の信号が参照される可能性を検証することをいう。

【0057】

変化タイミング指定部２１１は、記憶媒体４０のタイミング情報格納部４１に格納する基準信号と基準信号の変化の信号情報を指定する。すなわち、変化タイミング指定部２１１は、図３の記述例で示すように、例えば、基準信号であるＣＬＫ１およびＣＬＫ２を指定する。

【0058】

変化可能性時間計算部２１２は、記憶媒体４０の入力情報データ格納部４２に格納するライブラリ、回路記述、およびテストベンチを含む入力情報データ４２Ａの入力情報データを読み込む。

【0059】

変化可能性時間計算部２１２は、この入力情報データ４２Ａの入力情報データに基づいて、基準信号の変化に対して第１の信号が変化する可能性のある変数に代入される信号の変化可能性時間を計算する。以下において、変数に代入される信号の変化可能性時間を第１の時刻という。

【0060】

具体的には、図５で示すように、基準信号であるＣＬＫ１およびＣＬＫ２の立ち上がりエッヂに対して、回路Ｂ３の第１の時刻は、第１の信号である出力信号の変数Ａに代入される可能性がある時刻である。同様に、回路Ｂ４の第１の時刻は、第１の信号である出力信号の変数Ａに代入される可能性がある時刻である。

【0061】

参照可能性時間計算部２１３は、記憶媒体４０の入力情報データ格納部４２に格納するライブラリ、回路記述、およびテストベンチを含む入力情報データ４２Ａの入力情報データを読み込む。

【0062】

参照可能性時間計算部２１３は、この入力情報データ４２Ａの入力情報データに基づいて、基準信号の変化に対して第２の信号が参照され、変数に参照される信号の参照可能性時間を計算する。以下において、変数に参照される信号の参照可能性時間を第２の時刻という。

【0063】

具体的には、図４で示すように、基準信号であるＣＬＫ１およびＣＬＫ２の立ち上がりエッヂに対して、回路Ｂ１の第２の時刻は、第２の信号である入力信号の変数ＣＯＮＤが参照され、第１の信号である出力信号の変数Ａに代入される可能性がある時刻である。同様に、回路Ｂ２の第２の時刻は、第２の信号である入力信号の変数Ａが参照され、第１の信号である出力信号の変数ＣＯＮＤに代入される可能性がある時刻である。

【0064】

変化可能性時間判定部２１４は、異なった回路間で基準信号の変化に対して第１の信号が同じとき、第１の信号が変化する可能性のあるそれぞれの第１の時刻を比較して第１の時刻が一致するかを判定する。

【0065】

この異なった回路間とは、例えば、図５で示すＬｉｎｅＡからＬｉｎｅＤまでのａｌｗａｙｓブロックの回路Ｂ３と、ＬｉｎｅＥからＬｉｎｅＨまでのａｌｗａｙｓブロックの回路Ｂ４のことである。

【0066】

ライトライトハザードメッセージ出力部２１５は、変化可能性時間判定部２１４によって異なった回路間の第１の時刻が一致した場合、ＷＷハザードの可能性がある旨を記憶媒体４０のメッセージ格納部４３へ出力する。また、変化可能性時間判定部２１４によって異なった回路間の第１の時刻が一致しない場合、問題ない旨を記憶媒体４０のメッセージ格納部４３へ出力する。

【0067】

変化および参照可能性時間判定部２１６は、異なった回路間で一方の第１の信号と他方の第２の信号が同じとき、基準信号の変化に対して第１の信号が変化する可能性のある第１の時刻と、基準信号の変化に対して第２の信号が参照する可能性のある第２の時刻とが同時になる可能性があるかを判定する。

【0068】

リードライトハザードメッセージ出力部２１７は、変化および参照可能性時間判定部２１６によって、異なった回路間の第１の時刻と、第２の時刻が同じ時刻の場合、ＲＷハザードの可能性がある旨を記憶媒体４０のメッセージ格納部４３へ出力する。また、変化および参照可能性時間判定部２１６によって、異なった回路間の第１の時刻と、第２の時刻が異なる場合、問題ない旨を記憶媒体４０のメッセージ格納部４３へ出力する。

【0069】

論理シミュレータ２２は、例えば、タイミング情報格納部４１と、入力情報データ格納部４２とに格納する入力情報データを用いて動的な解析を行う。この動的な解析とは、論理シミュレータ２２を使用し解析することである。なお、論理シミュレーション検証部２１によって信号の競合状態を検証し、修正したライブラリ、回路記述、およびテストベンチを含む入力情報データ４２Ｂの入力情報データを用いて動的な解析を行ってもよい。論理シミュレータ２２の内部構成は、公知であるので内部構成の説明を省略する。

【0070】

図７は、実施形態に係る論理シミュレーション検証システム１の動作フロー図である。

【0071】

図２、図６、図７を参照して、実施形態に係る論理シミュレーション検証システム１の論理シミュレーション検証方法について説明する。

【0072】

ステップＳ１１において、変化タイミング指定部２１１は、ＳＤＣファイル４１Ａを読み込む。そして、変化タイミング指定部２１１は、ＳＤＣファイル４１Ａから基準信号とその基準信号の変化情報を指定する。

【0073】

ステップＳ１２において、変化可能性時間計算部２１２は、ライブラリ、回路記述、およびテストベンチを含む入力情報データ４２Ａを読み込む。そして、変化可能性時間計算部２１２は、この入力情報データ４２Ａに基づいて、ステップＳ１１で指定した基準信号と基準信号の変化に対して、第１の信号が変化する可能性のある第１の時刻を計算する。

【0074】

ステップＳ１３において、参照可能性時間計算部２１３は、ライブラリ、回路記述、およびテストベンチを含む入力情報データ４２Ａを読み込む。そして、参照可能性時間計算部２１３は、この入力情報データ４２Ａに基づいて、ステップＳ１１で指定した基準信号と基準信号の変化に対して、第２の信号が参照される可能性のある第２の時刻を計算する。

【0075】

ステップＳ１４において、変化可能性時間計算部２１２および参照可能性時間計算部２１３が全ての第１の時刻および第２の時刻を求め終わった場合、ステップＳ１５に進む。変化可能性時間計算部２１２および参照可能性時間計算部２１３において、第１の時刻および第２の時刻が全て求め終わっていない場合、ステップ１２に進む。

【0076】

ステップＳ１５において、変化可能性時間判定部２１４は、異なった回路間で基準信号と基準信号の変化に対して第１の信号が同じとき、第１の信号が変化する可能性のあるそれぞれの第１の時刻を比較して第１の時刻が一致するかを判定する。そして、変化可能性時間判定部２１４は、第１の時刻が一致する場合には、処理はステップＳ１６に進む。第１の時刻が一致しない場合には、処理はステップＳ１７に進む。

【0077】

ステップＳ１６において、ライトライトハザードメッセージ出力部２１５は、変化可能性時間判定部２１４によって第１の時刻が一致する場合、ＷＷハザードの可能性がある旨を記憶媒体４０のメッセージ格納部４３へ出力する。そして、出力後には、処理はステップＳ１８に進む。

【0078】

ステップＳ１７において、ライトライトハザードメッセージ出力部２１５は、変化可能性時間判定部２１４によって第１の時刻が一致しない場合問題がない旨を記憶媒体４０のメッセージ格納部４３へ出力する。そして、出力後には、処理はステップＳ１８に進む。

【0079】

ステップＳ１８において、変化および参照可能性時間判定部２１６は、異なった回路間で一方の第１の信号と他方の第２の信号が同じとき、基準信号と基準信号の変化に対して第１の信号が変化する可能性のある第１の時刻と、基準信号と基準信号の変化に対して第２の信号が参照する可能性のある第２の時刻とが同時になる可能性があるかを判定する。

【0080】

そして、変化および参照可能性時間判定部２１６は、第１の時刻と、第２の時刻とが同時になる可能性がある場合には、処理はステップＳ１９に進む。第１の時刻と、第２の時刻とが同時になる可能性がない場合には、処理はステップＳ２０に進む。

【0081】

ステップＳ１９において、リードライトハザードメッセージ出力部２１７は、変化および参照可能性時間判定部２１６によって異なった回路間の第１の時刻と、第２の時刻とが同時になる可能性がある場合、ＲＷハザードの可能性がある旨を記憶媒体４０のメッセージ格納部４３へ出力する。そして、出力後には、処理は終了する。

【0082】

ステップＳ２０において、リードライトハザードメッセージ出力部２１７は、変化および参照可能性時間判定部２１６によって、異なった回路間の第１の時刻と、第２の時刻が異なる場合、問題ない旨を記憶媒体４０のメッセージ格納部４３へ出力する。そして、出力後には、処理は終了する。

【0083】

なお、ユーザは、メッセージ格納部４３に格納されたＷＷハザードおよびＲＷハザードの可能性がある旨の警告メッセージを参照し、入力情報データ４２Ａを修正する。この修正されたファイルを修正されたライブラリ、回路記述、およびテストベンチを含む入力情報データ４２Ｂという。

【0084】

図８は、実施形態に係る具体的な図４のライブラリのセル記述のＲＷハザードの修正例である。例えば、ユーザは、図３のＳＤＣファイル４１Ａの基準信号に対して、ＲＷハザードの可能性のある図４のライブラリのセル記述例を用いて論理シミュレーション検証システム１を実行する。そして、ユーザは、その実行した解析結果であるＲＷハザードの可能性のある旨のメッセージを参照する。

【0085】

この論理シミュレーション検証システム１の解析結果は、具体的には、図３に示す基準信号と基準信号の変化に対して、図４で示すライブラリで記述された回路Ｂ１の第１の信号である変数Ａが、第１の時刻のとき（ここでの第１の時刻は、時刻を１０で剰余して０となる時刻群である。）変化する可能性があることを図４のライブラリに対して警告する。同様に、解析結果は、図３に示す基準信号と基準信号の変化に対して、図４で示すライブラリで記述された回路Ｂ２の第１の信号である変数ＣＯＮＤが、第１の時刻のとき（ここでの第１の時刻は、時刻を１０で剰余して０となる時刻群である。）変化する可能性があることを図４のライブラリに対して警告する。

【0086】

さらに、解析結果は、図３に示す基準信号と基準信号の変化に対して、図４で示すライブラリで記述された回路Ｂ１の第２の信号である変数ＣＯＮＤが、第２の時刻のとき（ここでの第２の時刻は、時刻を１０で剰余して０となる時刻群である。）参照される可能性があることを図４のライブラリに対して警告する。同様に、解析結果は、図３に示す基準信号と基準信号の変化に対して、図４で示すライブラリで記述された回路Ｂ２の第２の信号である変数Ａが、第２の時刻のとき（ここでの第２の時刻は、時刻を１０で剰余して０となる時刻群である。）参照される可能性があることを図４のライブラリに対して警告する。

【0087】

上記のように、基準信号が同じタイミング（第１の時刻と第２の時刻が同じとなる時刻）で、異なる回路間において、第２の信号を参照（リード）し、第１の信号を変化する（ライト）可能性のあるため、信号の競合状態が起こることを解析結果によってメッセージする。

【0088】

ユーザは、ＲＷハザードの可能性のある解析結果によるメッセージを参照し、図８に示すように、回路Ｂ１および回路Ｂ２は、ＲＷハザードの可能性があるため、ＬｉｎｅＣの代入をする記述である「Ａ ＝ １‘ｂ１ ；」を「Ａ ＜＝ ＃１ １‘ｂ１ ；」と修正する。同様に、ユーザは、ＬｉｎｅＧの代入をする記述である「ＣＯＮＤ ＝ １‘ｂ１；」を「ＣＯＮＤ ＜＝ ＃１ １‘ｂ１ ；」と修正する。
「Ａ ＜＝ ＃１ １‘ｂ１ ；」は、Ａに１を代入する時刻を１だけ遅らせる文である。例えば、＃は遅延させる時間を表す記号である。

【0089】

すなわち、第１の信号である変数に代入するときに、時刻を１だけ遅延させることによって、第１の信号が変化する第１の時刻は、時刻を１０で剰余して１となる時刻群である。また、第２の信号が参照される第２の時刻は、時刻を１０で剰余して０となる時刻群である。
よって、第１の時刻と第２の時刻が一致しないので、異なる回路間において、信号の競合状態が発生する可能性はないと判断される。

【0090】

上述のように、論理シミュレーション検証システム１は、論理シミュレーション検証システム方法により、基準信号と基準信号の変化に対する信号の競合状態を回避することができる。
また、論理シミュレーション検証システム１は、論理シミュレータ２２を用いらず静的に解析することで短時間に、メモリを少なく実行することができる。
さらに、基準信号と基準信号の変化に対して、変数に代入される時刻および変数に参照される時刻を扱うことで遅延時間を扱うことができる。

【0091】

論理シミュレータ２２は、論理シミュレーション検証システム１によって、修正したライブラリ、回路記述、およびテストベンチを含む入力情報データ４２Ｂを用いて論理シミュレーションを実行することで、信号の競合状態のないシミュレーション結果４４を得ることができる。

【0092】

［第２の実施形態］
第２の実施形態に係る論理シミュレーション検証システム１について説明する。

【0093】

図９は、第２の実施形態に係るタイミング情報格納部４１に格納されている具体的な複数の周波数の基準信号をＳＤＣによって表現した記述例である。
第２の実施形態に係る論理シミュレーション検証システム１は、複数の周波数の基準信号に対するライブラリを検証する例である。

【0094】

第２の実施形態に係る論理シミュレーション検証システム１は、図９で示す複数の周波数の基準信号をＳＤＣによって表現した記述例をタイミング情報格納部４１に格納する。

【0095】

すなわち、第２の実施形態に係る論理シミュレーション検証システム１の変化可能性時間計算部２１２は、例えば、図４に示すライブラリの記述例に対して、図９の示す複数の周波数の基準信号の場合、図７に示すステップＳ１２において、複数の周波数の基準信号を最小公倍数の時刻まで第１の信号が変化する可能性のある第１の時刻を計算する。具体的には、図９で示す、一方の基準信号ＣＬＫ１の信号のクロック周期は、１５ｎｓであり、他方の基準信号ＣＬＫ２の信号のクロック周期は、２０ｎｓである。

【0096】

つまり、ＣＬＫ１およびＣＬＫ２の最小公倍数は、６０である。この最小公倍数の６０までの時刻は、０、１５、２０、３０、４０、４５のとき信号の競合状態が発生する可能性がある。

【0097】

図４で示すライブラリの場合、回路Ｂ１の変数Ａに対する第１の時刻は、基準信号のＣＬＫ１の時刻を６０で割った剰余が０、１５、３０、４５である。また、回路Ｂ２の変数ＣＯＮＤに対する基準時刻は、第１の信号のＣＬＫ２の時刻を６０で割った剰余が０、２０、４０である。
ステップＳ１３において、参照可能性時間計算部２１３は、基準信号を最小公倍数の時刻まで第２の信号が参照される可能性のある第２の時刻を計算する。

【0098】

すなわち、回路Ｂ１の変数ＣＯＮＤに対する第２の時刻は、基準信号のＣＬＫ１の時刻を６０で割った剰余が０、１５、３０、４５である。また、回路Ｂ２の変数Ａに対する第２の時刻は、基準信号のＣＬＫ２の時刻を６０で割った剰余が０、２０、４０である。

【0099】

ステップＳ１８において、異なった回路Ｂ１およびＢ２間に対し、基準信号の時刻を６０で割った剰余が０のとき、第１の信号が同時に変化する可能性があり、かつ、第２の信号が同時に参照される可能性があるため、基準信号の変化に対する信号の競合状態が発生すると判断する。

【0100】

他の構成、論理シミュレーション検証システム検証方法および効果は、図１～図８で示した第１の実施形態と同じである。

【0101】

［第３の実施形態］
第３の実施形態に係る論理シミュレーション検証システム１について説明する。

【0102】

図１０は、第３の実施形態に係るタイミング情報格納部４１に格納されている具体的なチェックしたいライブラリのセルの例に対して周期を持たない基準信号の変化タイミングをＳＤＣによって表現した記述例である。図１０に示すように、第３の実施形態に係る論理シミュレーション検証システム１は、基準信号であるＣＬＫ１およびＣＬＫ２は時刻１００のとき電源が入る例である。

【0103】

第３の実施形態に係る論理シミュレーション検証システム１は、図１０に示す周期を持たない基準信号の変化タイミングをＳＤＣによって表現した記述例をタイミング情報格納部４１に格納する。

【0104】

すなわち、第３の実施形態に係る論理シミュレーション検証システム１の変化可能性時間計算部２１２は、例えば、図４に示すライブラリの記述例に対して、図１０の示す周期を持たない基準信号の場合、図７で示すステップＳ１２において、基準信号であるＣＬＫ１は、時刻１００のとき、回路Ｂ１の第１の信号である変数Ａが変化する可能性がある第１の時刻を計算する。同様に、基準信号であるＣＬＫ２は、時刻１００のとき、回路Ｂ２の第１の信号である変数ＣＯＮＤが変化する可能性がある第１の時刻を計算する。

【0105】

ステップＳ１３において、参照可能性時間計算部２１３は、基準信号であるＣＬＫ１は、時刻１００のとき、回路Ｂ１の第２の信号である変数ＣＯＮＤが参照される可能性がある第２の時刻を計算する。同様に、基準信号であるＣＬＫ２は、時刻１００のとき、回路Ｂ２の第２の信号である変数Ａが参照される可能性がある第２の時刻を計算する。

【0106】

ステップＳ１８において、異なった回路Ｂ１およびＢ２間に対し、基準信号が時刻１００のとき、第１の信号が同時に変化する可能性があり、かつ、第２の信号が同時に参照される可能性があるため、基準信号の変化に対する信号の競合状態が発生すると判断する。
他の構成、論理シミュレーション検証システム検証方法および効果は、図１～図８で示した第１の実施形態と同じである。

【0107】

［第４の実施形態］
第４の実施形態に係る論理シミュレーション検証システム１について説明する。

【0108】

図１１は、第４の実施形態に係るタイミング情報格納部４１に格納されている具体的なチェックしたいテストベンチを記述例に対して基準信号の変化タイミングをＳＤＣによって表現した記述例である。

【0109】

図１２は、第４の実施形態に係る入力情報データ格納部４２に格納されている具体的なｂｅｇｉｎ－ｅｎｄの回路ブロック中で「＠」および「ｗａｉｔ」によって変化可能性時間および参照可能性時時間が変わるテストベンチの記述例である。

【0110】

図１１および図１２のように、第４の実施形態に係る論理シミュレーション検証システム１が対象とするのは、基準信号であるａｘｍ．ＣＬＫに対して、テストベンチの記述に「＠」および「ｗａｉｔ」を含む場合、第１の時刻および第２の時刻が変わる例である。

【0111】

第４の実施形態に係る論理シミュレーション検証システム１は、図１１に示す基準信号の変化タイミングをＳＤＣによって表現した記述例のＳＤＣファイル４１Ａをタイミング情報格納部４１に格納する。また、図１２に示すテストベンチを含む入力情報データ４２Ａを入力情報データ格納部４２に格納する。

【0112】

図１１は、基準信号の変化タイミングの情報である信号のクロック周期、および入力する信号のノード名、およびクロックに対する入力ピンの入力遅延情報である。下の行は、
ａｘｍ.Ｒｅａｄｙの変化するタイミングが２だけ遅れる（例えば基準信号の時刻を１００で割った剰余が２のとき）ことを指定している。

【0113】

図１２の示すように、基準信号であるａｘｍ．ＣＬＫは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が０のとき、立ち上がる（ＬｉｎｅＣ）。次に、代入文で信号を遅延させる（ＬｉｎｅＤ）。ａｘｍ．ＡＤＤＲは、ＣＬＫは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が１のとき、ａｄｄｒを代入する（ＬｉｎｅＥ）。同じ時刻でａｘｍ．ＲＥＡＤＹが１なら次の行に進む。ａｘｍ．ＲＥＡＤＹが０なら１になるまで待ち、１００で割った剰余が２の時刻に次の行へ進む（ＬｉｎｅＧ）。次に、代入文で信号を遅延させる（ＬｉｎｅＨ）。ａｘｍ．ＤＡＴＡは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が２もしくは３のとき、ｄａｔａを代入する（ＬｉｎｅＫ）。

【0114】

図１１および図１２の入力情報データを用いて論理シミュレーション検証システムを実行し、解析をした場合、図７で示すステップＳ１２において、変化可能性時間計算部２１２は、基準信号であるａｘｍ．ＣＬＫの変化に対して、第１の信号であるａｘｍ．ＡＤＤＲが変化する可能性がある第１の時刻を計算する。また、変化可能性時間計算部２１２は、第１の信号であるａｘｍ．ＤＡＴＡが変化する可能性がある第１の時刻を計算する。

【0115】

つまり、第１の信号であるａｘｍ．ＡＤＤＲは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が１のとき、変化する可能性がある。また、第１の信号であるａｘｍ．ＤＡＴＡは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が２もしくは３のとき、変化する可能性がある。

【0116】

ステップＳ１３において、参照可能性時間計算部２１３は、基準信号であるａｘｍ．ＣＬＫの変化に対して、第２の信号であるａｘｍ．ＲＥＡＤＹが参照される可能性がある第２の時刻を計算する。

【0117】

つまり、第２の信号であるａｘｍ．ＲＥＡＤＹは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が１のとき、ａｘｍ．ＲＥＡＤＹの値が、１の場合同じ時刻で次の行に進む。また、第２の信号であるａｘｍ．ＲＥＡＤＹは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が１のとき、ａｘｍ．ＲＥＡＤＹの値が、０の場合は止まり、ＣＬＫの時刻を１００で割った剰余が２のとき、ａｘｍ．ＲＥＡＤＹの値が、１になる可能性があり、その時刻で次の行へ進む。

【0118】

ステップＳ１８において、基準信号の時刻を１００で割った剰余が２の時ａｘｍ．ＲＥＡＤＹが変化する可能性がある。第２の信号として基準信号の時刻を１００で割った剰余が１の時、ａｘｍ．ＲＥＡＤＹが参照される可能性がある。従ってａｘｍ．ＲＥＡＤＹに関して信号の競合状態はないと判断する。
他の構成、論理シミュレーション検証システム検証方法および効果は、図１～図８で示した第１の実施形態と同じである。

【0119】

［第５の実施形態］
第５の実施形態に係る論理シミュレーション検証システム１について説明する。

【0120】

図１３は、第５の実施形態に係るタイミング情報格納部４１に格納されている具体的なチェックしたいテストベンチを記述例に対して基準信号の変化タイミングをＳＤＣによって表現した記述例である。下の行は、ａｘｍ.Ｒｅａｄｙの変化するタイミングが１だけ遅れる（例えば基準信号の時刻を１００で割った剰余が１のとき）ことを指定している。

【0121】

図１１および図１３のように、第５の実施形態に係る論理シミュレーション検証システム１が対象とするのは、基準信号であるａｘｍ．ＣＬＫに対して、テストベンチの記述に「＠」および「ｗａｉｔ」を含む場合、第１の時刻および第２の時刻が変わる例である。

【0122】

第５の実施形態に係る論理シミュレーション検証システム１は、図１３に示す基準信号の変化タイミングをＳＤＣによって表現した記述例のＳＤＣファイル４１Ａをタイミング情報格納部４１に格納する。また、図１２に示すテストベンチを含む入力情報データ４２Ａを入力情報データ格納部４２に格納する。

【0123】

第５の実施形態に係る論理シミュレーション検証システム１は、図１３に示すように、基準信号の情報であるＳＤＣによって表現した記述例のクロックに対する入力ピンの入力遅延情報が２から１へ変更されている。

【0124】

図１３および図１２の入力情報データを用いて論理シミュレーション検証システムを実行し、解析をした場合、図７で示すステップＳ１２において、変化可能性時間計算部２１２は、基準信号であるａｘｍ．ＣＬＫの変化に対して、第１の信号であるａｘｍ．ＡＤＤＲが変化する可能性がある第１の時刻を計算する。また、変化可能性時間計算部２１２は、第２の信号であるａｘｍ．ＤＡＴＡが変化する可能性がある第１の時刻を計算する。
さらに、変化可能性時間計算部２１２は、第１の信号であるａｘｍ．ＲＥＡＤＹが変化する可能性がある第１の時刻を計算する。

【0125】

つまり、第１の信号であるａｘｍ．ＡＤＤＲは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が１のとき、変化する可能性がある。また、第１の信号であるａｘｍ．ＤＡＴＡは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が２のとき、変化する可能性がある。
さらに、ａｘｍ．ＲＥＡＤＹは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が１のとき、第２の信号であるａｘｍ．ＲＥＡＤＹが変化する可能性がある。

【0126】

ステップＳ１３において、参照可能性時間計算部２１３は、基準信号であるａｘｍ．ＣＬＫの変化に対して、第２の信号であるａｘｍ．ＲＥＡＤＹが参照される可能性がある第２の時刻を計算する。

【0127】

つまり、第２の信号であるａｘｍ．ＲＥＡＤＹは、ａｘｍ．ＣＬＫの時刻を１００で割った剰余が１のとき、ａｘｍ．ＲＥＡＤＹの値を参照されている可能性がある。

【0128】

ステップＳ１８において、基準信号の時刻を１００で割った剰余が１のとき、第１の信号が変化する可能性があり、かつ、第２の信号が参照される可能性があるため、基準信号の変化に対する信号の競合状態が発生すると判断する。
他の構成、論理シミュレーション検証システム検証方法および効果は、図１～図８で示した第１の実施形態と同じである。

【0129】

［第６の実施形態］
第６の実施形態に係る論理シミュレーション検証システム１について説明する。

【0130】

図１４は、第６の実施形態に係る論理シミュレーション検証システム１でＳＤＣによって与えた制約条件が論理シミュレーションで守られているか検証する時のブロック図である。

【0131】

図１４で示すように、ＳＤＣファイル４１Ｂは、ＳＤＣよって基準信号のタイミング制約を与えることができる。そこで、第６の実施形態に係る論理シミュレーション検証システム１の論理シミュレーション検証部２１は、ＳＤＣによって表現されたタイミング制限を与えたＳＤＣファイル４１Ｂを読み込み、ＳＤＣに記述された信号のＶＣＤ（Ｖａｌｕｅ Ｃｈａｎｇｅ Ｄｕｍｐ）ファイルを出力するためのＶｅｒｉｌｏｇ記述を出力する変換プログラム２１Ａを含んでもよい。

【0132】

ＳＤＣに記述された信号のＶＣＤファイル４５を出力するためのＶｅｒｉｌｏｇ記述を４１Ｃという。なお、ＶＣＤファイル４５とは、Ｖｅｒｉｌｏｇ－ＨＤＬの標準波形フォーマットのファイルである。このＶＣＤファイルは、言語規定がある波形の変化を記述したテキストファイルのことである。

【0133】

論理シミュレータ２２は、ＳＤＣファイルの信号をＶＣＤに出すためのＶｅｒｉｌｏｇ記述４１Ｃと、ライブラリ、回路記述、およびテストベンチを含む入力情報データ４２Ａを入力情報データとして用いて、実行しＶＣＤファイル４５を出力する。

【0134】

第６の実施形態に係る論理シミュレーション検証システム１の論理シミュレーション検証部２１は、ＳＤＣによって表現されたタイミング制限を与えたＳＤＣファイル４１Ｂと、ＶＣＤファイル４５を比較して、ＳＤＣのタイミング制約が守られているかのチェックするプログラム２１Ｂを含んでいてもよい。

【0135】

なお、ＳＤＣのタイミング制約が守られているかのチェックするプログラム２１Ｂは、比較結果をたとえば、ＯＫまたはＮＧと出力ファイル４６で出力してもよい。
他の構成、論理シミュレーション検証システム検証方法および効果は、図１～図８で示した第１の実施形態と同じである。

【0136】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で嫉視されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【0137】

例えば、別の実施形態では、回路記述ファイルの回路記述をロジックコーン単位で記述していてもよい。

【符号の説明】

【0138】

１・・・論理シミュレーション検証システム、
１０・・・コンピュータ装置、
２０・・・サーバ、
２１・・・論理シミュレーション検証部、
２１１・・・変化タイミング指定部、
２１２・・・変化可能性時間計算部、
２１３・・・参照可能性時間計算部、
２１４・・・変化可能性時間判定部、
２１５・・・ライトライトハザードメッセージ出力部、
２１６・・・変化および参照可能性時間判定部、
２１７・・・リードライトハザードメッセージ出力部、
３０・・・ネットワーク、
４０・・・記憶媒体、
４１・・・タイミング情報格納部、
４２入力情報データ格納部、
４３・・・メッセージ格納部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】