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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022049580
(43)【公開日】2022-03-29
(54)【発明の名称】半導体記憶装置及び半導体記憶装置の駆動方法
(51)【国際特許分類】
G11C 8/10 20060101AFI20220322BHJP
G11C 8/12 20060101ALI20220322BHJP
G11C 13/00 20060101ALI20220322BHJP
【ＦＩ】
G11C8/10
G11C8/12
G11C13/00 310
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2020155849
(22)【出願日】2020-09-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】特許業務法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】川澄 篤
(57)【要約】
【課題】信号の転送に伴う消費エネルギーを低減する構成を備える半導体記憶装置及び半導体記憶装置の駆動方法を提供すること。
【解決手段】本実施形態に係る半導体記憶装置は、第１の電圧を供給される第１の領域と、第１の電圧より大きな第２の電圧を供給される第２の領域と、第１の領域に設けられ信号を入力し当該信号に対応するワンホット信号を出力するプリデコーダと、第１の領域に設けられ、プリデコーダに電気的に接続され、ワンホット信号を供給される第１の配線と、第２の領域に設けられる第２の配線と、第１の領域に設けられ第１の電圧及び第２の電圧を供給され第１の領域の第１の配線から第２の領域の第２の配線にワンホット信号を転送するレベルシフタと、第２の領域に設けられ転送されたワンホット信号に基づき動作するメモリセルアレイと、を備える。
【選択図】図３
【解決手段】本実施形態に係る半導体記憶装置は、第１の電圧を供給される第１の領域と、第１の電圧より大きな第２の電圧を供給される第２の領域と、第１の領域に設けられ信号を入力し当該信号に対応するワンホット信号を出力するプリデコーダと、第１の領域に設けられ、プリデコーダに電気的に接続され、ワンホット信号を供給される第１の配線と、第２の領域に設けられる第２の配線と、第１の領域に設けられ第１の電圧及び第２の電圧を供給され第１の領域の第１の配線から第２の領域の第２の配線にワンホット信号を転送するレベルシフタと、第２の領域に設けられ転送されたワンホット信号に基づき動作するメモリセルアレイと、を備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１の電圧を供給される第１の領域と、
前記第１の電圧より大きな第２の電圧を供給される第２の領域と、
前記第１の領域に設けられ、信号を入力し当該信号に対応するワンホット信号を出力するプリデコーダと、
前記第１の領域に設けられ、前記プリデコーダに電気的に接続され、前記ワンホット信号を供給される第１の配線と、
前記第２の領域に設けられる第２の配線と、
前記第１の電圧及び前記第２の電圧を供給され、前記第１の領域の前記第１の配線から、前記第２の領域の前記第２の配線に、前記ワンホット信号を転送するレベルシフタと、
前記第２の領域に設けられ、前記転送されたワンホット信号に基づき動作するメモリセルアレイと、
を備える半導体記憶装置。
前記第１の電圧より大きな第２の電圧を供給される第２の領域と、
前記第１の領域に設けられ、信号を入力し当該信号に対応するワンホット信号を出力するプリデコーダと、
前記第１の領域に設けられ、前記プリデコーダに電気的に接続され、前記ワンホット信号を供給される第１の配線と、
前記第２の領域に設けられる第２の配線と、
前記第１の電圧及び前記第２の電圧を供給され、前記第１の領域の前記第１の配線から、前記第２の領域の前記第２の配線に、前記ワンホット信号を転送するレベルシフタと、
前記第２の領域に設けられ、前記転送されたワンホット信号に基づき動作するメモリセルアレイと、
を備える半導体記憶装置。
【請求項2】
前記第１の領域に設けられ、前記第１の配線と前記レベルシフタとの間に電気的に接続され、前記第１の電圧で動作する第１の回路部と、
前記第２の領域に設けられ、前記レベルシフタと前記メモリセルアレイとの間に電気的に接続され、前記第２の電圧で動作する第２の回路部と、
を備え、
前記第１の回路部は、前記ワンホット信号を入力し第１の演算結果を含む第１の信号を出力し、
前記レベルシフタは、前記第１の信号を入力し、第２の信号を出力し、
前記第２の回路部は、前記第２の信号を入力し、前記転送されたワンホット信号である第２の演算結果を含む第３の信号を出力し、
前記メモリセルアレイは、前記第３の信号に基づき動作する、請求項１に記載の半導体記憶装置。
前記第２の領域に設けられ、前記レベルシフタと前記メモリセルアレイとの間に電気的に接続され、前記第２の電圧で動作する第２の回路部と、
を備え、
前記第１の回路部は、前記ワンホット信号を入力し第１の演算結果を含む第１の信号を出力し、
前記レベルシフタは、前記第１の信号を入力し、第２の信号を出力し、
前記第２の回路部は、前記第２の信号を入力し、前記転送されたワンホット信号である第２の演算結果を含む第３の信号を出力し、
前記メモリセルアレイは、前記第３の信号に基づき動作する、請求項１に記載の半導体記憶装置。
【請求項3】
前記第１の回路部は、第１のＤＦＦと前記第１のＤＦＦに電気的に接続された第１のＸＯＲ回路とを備え、
前記第１のＤＦＦは、前記第１の演算結果を含む前記第１の信号を入力し、第４の信号を出力し、
前記第１のＸＯＲ回路は、前記ワンホット信号及び前記第４の信号を入力し、前記第１の演算結果を生成し、前記第１の演算結果を含む前記第１の信号を出力する、
請求項２に記載の半導体記憶装置。
前記第１のＤＦＦは、前記第１の演算結果を含む前記第１の信号を入力し、第４の信号を出力し、
前記第１のＸＯＲ回路は、前記ワンホット信号及び前記第４の信号を入力し、前記第１の演算結果を生成し、前記第１の演算結果を含む前記第１の信号を出力する、
請求項２に記載の半導体記憶装置。
【請求項4】
前記第１のＸＯＲ回路は、
前記ワンホット信号の値が前記第４の信号の値と異なると、前記第１の電圧のレベルの前記第１の演算結果を生成し、前記第１の電圧のレベルの前記第１の演算結果を含む前記第１の信号を出力し、
前記ワンホット信号の値が前記第４の信号の値と同じであると、前記第１の電圧のレベルより低い電圧のレベルの前記第１の演算結果を生成し、前記第１の電圧のレベルより低い電圧のレベルの前記第１の演算結果を含む前記第１の信号を出力する、
請求項３に記載の半導体記憶装置。
前記ワンホット信号の値が前記第４の信号の値と異なると、前記第１の電圧のレベルの前記第１の演算結果を生成し、前記第１の電圧のレベルの前記第１の演算結果を含む前記第１の信号を出力し、
前記ワンホット信号の値が前記第４の信号の値と同じであると、前記第１の電圧のレベルより低い電圧のレベルの前記第１の演算結果を生成し、前記第１の電圧のレベルより低い電圧のレベルの前記第１の演算結果を含む前記第１の信号を出力する、
請求項３に記載の半導体記憶装置。
【請求項5】
前記第２の回路部は、第２のＤＦＦと前記第２のＤＦＦに電気的に接続された第２のＸＯＲ回路とを備え、
前記第２のＤＦＦは、前記第２の信号を入力し、前記第２の信号の値を保存し、第５の信号を出力し、
前記第２のＸＯＲ回路は、前記第５の信号及び前記第２の信号を入力し、前記第２の演算結果を生成し、前記第２の演算結果を含む前記第３の信号を出力する、
請求項２に記載の半導体記憶装置。
前記第２のＤＦＦは、前記第２の信号を入力し、前記第２の信号の値を保存し、第５の信号を出力し、
前記第２のＸＯＲ回路は、前記第５の信号及び前記第２の信号を入力し、前記第２の演算結果を生成し、前記第２の演算結果を含む前記第３の信号を出力する、
請求項２に記載の半導体記憶装置。
【請求項6】
前記第２のＸＯＲ回路は、
前記第２の信号の値が前記第５の信号の値と異なると、前記第２の電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力し、
前記第２の信号の値が前記第５の信号の値と同じであると、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力する、
請求項５に記載の半導体記憶装置。
前記第２の信号の値が前記第５の信号の値と異なると、前記第２の電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力し、
前記第２の信号の値が前記第５の信号の値と同じであると、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力する、
請求項５に記載の半導体記憶装置。
【請求項7】
前記第２の回路部は、遅延回路と前記遅延回路に電気的に接続された第２のＸＯＲ回路とを備え、
前記遅延回路は、前記第２の信号を入力し、入力した前記第２の信号より遅延した第６の信号を出力し、
前記第２のＸＯＲ回路は、前記第２の信号及び前記第６の信号を入力し、前記第２の信号の値及び前記第６の信号の値を用いて前記第２の演算結果を生成し、前記第２の演算結果を含む前記第３の信号を出力する、
請求項２に記載の半導体記憶装置。
前記遅延回路は、前記第２の信号を入力し、入力した前記第２の信号より遅延した第６の信号を出力し、
前記第２のＸＯＲ回路は、前記第２の信号及び前記第６の信号を入力し、前記第２の信号の値及び前記第６の信号の値を用いて前記第２の演算結果を生成し、前記第２の演算結果を含む前記第３の信号を出力する、
請求項２に記載の半導体記憶装置。
【請求項8】
前記第２のＸＯＲ回路は、
前記第２の信号の値が前記第６の信号の値と異なると、前記第２の電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力し、
前記第２の信号の値が前記第６の信号の値と同じであると、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力する、
請求項７に記載の半導体記憶装置。
前記第２の信号の値が前記第６の信号の値と異なると、前記第２の電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力し、
前記第２の信号の値が前記第６の信号の値と同じであると、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力する、
請求項７に記載の半導体記憶装置。
【請求項9】
前記ワンホット信号は、ＮＲＺワンホット信号である、請求項１に記載の半導体記憶装置。
【請求項10】
第１の電圧を供給される第１の領域と、前記第１の電圧より大きな第２の電圧を供給される第２の領域と、前記第１の領域に設けられるプリデコーダと、前記第１の領域に設けられ前記プリデコーダに電気的に接続される第１の配線と、前記第２の領域に設けられる第２の配線と、前記第１の電圧及び前記第２の電圧を供給されるレベルシフタと、前記第２の領域に設けられるメモリセルアレイと、を備える半導体記憶装置の駆動方法であって、
前記プリデコーダに信号を入力し、当該信号に対応するワンホット信号を前記プリデコーダから出力し、
前記レベルシフタに前記ワンホット信号を供給し、前記第１の領域の前記第１の配線から前記第２の領域の前記第２の配線に前記ワンホット信号を転送し、
前記メモリセルアレイに、前記転送されたワンホット信号に基づく信号を供給し、前記メモリセルアレイを動作すること、
を含む半導体記憶装置の駆動方法。
前記プリデコーダに信号を入力し、当該信号に対応するワンホット信号を前記プリデコーダから出力し、
前記レベルシフタに前記ワンホット信号を供給し、前記第１の領域の前記第１の配線から前記第２の領域の前記第２の配線に前記ワンホット信号を転送し、
前記メモリセルアレイに、前記転送されたワンホット信号に基づく信号を供給し、前記メモリセルアレイを動作すること、
を含む半導体記憶装置の駆動方法。
【請求項11】
前記半導体記憶装置は、
前記第１の領域に設けられ、前記第１の配線と前記レベルシフタとの間に電気的に接続され、前記第１の電圧で動作する第１の回路部と、
前記第２の領域に設けられ、前記レベルシフタと前記メモリセルアレイとの間に電気的に接続され、前記第２の電圧で動作する第２の回路部と、を備え、
前記第１の回路部に前記ワンホット信号を入力し、前記第１の回路部から第１の演算結果を含む第１の信号を出力し、
前記レベルシフタに前記第１の信号を入力し、前記レベルシフタから第２の信号を出力し、
前記第２の回路部に前記第２の信号を入力し、前記第２の回路部から前記転送されたワンホット信号である第２の演算結果を含む第３の信号を出力し、
前記第３の信号に基づき前記メモリセルアレイを動作する、
請求項１０に記載の半導体記憶装置の駆動方法。
前記第１の領域に設けられ、前記第１の配線と前記レベルシフタとの間に電気的に接続され、前記第１の電圧で動作する第１の回路部と、
前記第２の領域に設けられ、前記レベルシフタと前記メモリセルアレイとの間に電気的に接続され、前記第２の電圧で動作する第２の回路部と、を備え、
前記第１の回路部に前記ワンホット信号を入力し、前記第１の回路部から第１の演算結果を含む第１の信号を出力し、
前記レベルシフタに前記第１の信号を入力し、前記レベルシフタから第２の信号を出力し、
前記第２の回路部に前記第２の信号を入力し、前記第２の回路部から前記転送されたワンホット信号である第２の演算結果を含む第３の信号を出力し、
前記第３の信号に基づき前記メモリセルアレイを動作する、
請求項１０に記載の半導体記憶装置の駆動方法。
【請求項12】
前記第１の回路部は、第１のＤＦＦと前記第１のＤＦＦに電気的に接続された第１のＸＯＲ回路とを備え、
前記第１のＤＦＦに前記第１の演算結果を含む前記第１の信号を入力し、前記第１のＤＦＦから第４の信号を出力し、
前記第１のＸＯＲ回路に前記ワンホット信号及び前記第４の信号を入力し、前記ワンホット信号の値及び前記第４の信号の値を用いて前記第１の演算結果を生成し、前記第１のＸＯＲ回路から前記第１の演算結果を含む前記第１の信号を出力する、
請求項１１に記載の半導体記憶装置の駆動方法。
前記第１のＤＦＦに前記第１の演算結果を含む前記第１の信号を入力し、前記第１のＤＦＦから第４の信号を出力し、
前記第１のＸＯＲ回路に前記ワンホット信号及び前記第４の信号を入力し、前記ワンホット信号の値及び前記第４の信号の値を用いて前記第１の演算結果を生成し、前記第１のＸＯＲ回路から前記第１の演算結果を含む前記第１の信号を出力する、
請求項１１に記載の半導体記憶装置の駆動方法。
【請求項13】
前記第１のＸＯＲ回路は、
前記ワンホット信号の値が前記第４の信号の値と異なると、前記第１の電圧のレベルの前記第１の演算結果を生成し、前記第１の電圧のレベルの前記第１の演算結果を含む前記第１の信号を出力し、
前記ワンホット信号の値が前記第４の信号の値と同じであると、前記第１の電圧のレベルより低い電圧のレベルの前記第１の演算結果を生成し、前記第１の電圧のレベルより低い電圧のレベルの前記第１の演算結果を含む前記第１の信号を出力する、
請求項１２に記載の半導体記憶装置の駆動方法。
前記ワンホット信号の値が前記第４の信号の値と異なると、前記第１の電圧のレベルの前記第１の演算結果を生成し、前記第１の電圧のレベルの前記第１の演算結果を含む前記第１の信号を出力し、
前記ワンホット信号の値が前記第４の信号の値と同じであると、前記第１の電圧のレベルより低い電圧のレベルの前記第１の演算結果を生成し、前記第１の電圧のレベルより低い電圧のレベルの前記第１の演算結果を含む前記第１の信号を出力する、
請求項１２に記載の半導体記憶装置の駆動方法。
【請求項14】
前記第２の回路部は、第２のＤＦＦと前記第２のＤＦＦに電気的に接続された第２のＸＯＲ回路とを備え、
前記第２のＤＦＦに前記第２の信号を入力し、前記第２の信号の値を保存し、前記第２のＤＦＦから第５の信号を出力し、
前記第２のＸＯＲ回路に前記第５の信号及び前記第２の信号を入力すると、前記第５の信号の値及び前記第２の信号の値を用いて前記第２の演算結果を生成し、前記第２のＸＯＲ回路から前記第２の演算結果を含む前記第３の信号を出力する、
請求項１１に記載の半導体記憶装置の駆動方法。
前記第２のＤＦＦに前記第２の信号を入力し、前記第２の信号の値を保存し、前記第２のＤＦＦから第５の信号を出力し、
前記第２のＸＯＲ回路に前記第５の信号及び前記第２の信号を入力すると、前記第５の信号の値及び前記第２の信号の値を用いて前記第２の演算結果を生成し、前記第２のＸＯＲ回路から前記第２の演算結果を含む前記第３の信号を出力する、
請求項１１に記載の半導体記憶装置の駆動方法。
【請求項15】
前記第２のＸＯＲ回路は、
前記第２の信号の値が前記第５の信号の値と異なると、前記第２の電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力し、
前記第２の信号の値が前記第５の信号の値と同じであると、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力する、
請求項１４に記載の半導体記憶装置の駆動方法。
前記第２の信号の値が前記第５の信号の値と異なると、前記第２の電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力し、
前記第２の信号の値が前記第５の信号の値と同じであると、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力する、
請求項１４に記載の半導体記憶装置の駆動方法。
【請求項16】
前記第２の回路部は、遅延回路と前記遅延回路に電気的に接続された第２のＸＯＲ回路とを備え、
前記遅延回路に前記第２の信号を入力し、
入力した前記第２の信号より遅延した第６の信号を前記遅延回路から出力し、
前記第２のＸＯＲ回路に前記第２の信号及び前記第６の信号を入力し、前記第２の信号及び前記第６の信号を用いて前記第２の演算結果を生成し、
前記第２のＸＯＲ回路から前記第２の演算結果を含む前記第３の信号を出力する、
請求項１１に記載の半導体記憶装置の駆動方法。
前記遅延回路に前記第２の信号を入力し、
入力した前記第２の信号より遅延した第６の信号を前記遅延回路から出力し、
前記第２のＸＯＲ回路に前記第２の信号及び前記第６の信号を入力し、前記第２の信号及び前記第６の信号を用いて前記第２の演算結果を生成し、
前記第２のＸＯＲ回路から前記第２の演算結果を含む前記第３の信号を出力する、
請求項１１に記載の半導体記憶装置の駆動方法。
【請求項17】
前記第２のＸＯＲ回路は、
前記第２の信号の値が前記第６の信号の値と異なると、前記第２の電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力し、
前記第２の信号の値が前記第６の信号の値と同じであると、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力する、
請求項１６に記載の半導体記憶装置の駆動方法。
前記第２の信号の値が前記第６の信号の値と異なると、前記第２の電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力し、
前記第２の信号の値が前記第６の信号の値と同じであると、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を生成し、前記第２の電圧のレベルより低い電圧のレベルの前記第２の演算結果を含む前記第３の信号を出力する、
請求項１６に記載の半導体記憶装置の駆動方法。
【請求項18】
前記ワンホット信号は、ＮＲＺワンホット信号である、請求項１０に記載の半導体記憶装置の駆動方法。
【請求項19】
第１の電圧を供給される第１の領域と、
前記第１の電圧より大きな第２の電圧を供給される第２の領域と、
前記第１の領域に設けられ、第１信号部分と第２信号部分を含む信号の前記第１信号部分を入力し当該第１信号部分に対応するワンホット信号を出力するプリデコーダと、
前記第１の領域に設けられ、前記プリデコーダに電気的に接続され、前記ワンホット信号を供給される第１の配線と、
前記第２の領域に設けられる第２の配線と、
前記第１の電圧及び前記第２の電圧を供給され、前記第１の領域の前記第１の配線から、前記第２の領域の前記第２の配線に、前記ワンホット信号を転送する第１のレベルシフタと、
前記第１の電圧及び前記第２の電圧を供給され、前記第２信号部分の電圧のレベルを前記第１の電圧のレベルから前記第２の電圧のレベルにシフトし、前記第２信号部分のレベルシフト信号を生成する第２のレベルシフタと、
前記第２の領域に設けられ、前記転送されたワンホット信号に基づき動作する第１のメモリセルアレイと、
前記第２の領域に設けられ、前記第２信号部分のレベルシフト信号に基づき動作する第２のメモリセルアレイと、
を備える半導体記憶装置。
前記第１の電圧より大きな第２の電圧を供給される第２の領域と、
前記第１の領域に設けられ、第１信号部分と第２信号部分を含む信号の前記第１信号部分を入力し当該第１信号部分に対応するワンホット信号を出力するプリデコーダと、
前記第１の領域に設けられ、前記プリデコーダに電気的に接続され、前記ワンホット信号を供給される第１の配線と、
前記第２の領域に設けられる第２の配線と、
前記第１の電圧及び前記第２の電圧を供給され、前記第１の領域の前記第１の配線から、前記第２の領域の前記第２の配線に、前記ワンホット信号を転送する第１のレベルシフタと、
前記第１の電圧及び前記第２の電圧を供給され、前記第２信号部分の電圧のレベルを前記第１の電圧のレベルから前記第２の電圧のレベルにシフトし、前記第２信号部分のレベルシフト信号を生成する第２のレベルシフタと、
前記第２の領域に設けられ、前記転送されたワンホット信号に基づき動作する第１のメモリセルアレイと、
前記第２の領域に設けられ、前記第２信号部分のレベルシフト信号に基づき動作する第２のメモリセルアレイと、
を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は半導体記憶装置及び半導体記憶装置の駆動方法に関する。
【背景技術】
【0002】
半導体記憶装置は、例えば、メモリセルアレイと、メモリセルアレイを駆動するための信号を転送するプリデコーダとを備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６２２７７９２号公報
【特許文献2】特開２００３－１４３２４２号明細書
【特許文献3】米国特許第９２４５６２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、信号の転送に伴う消費エネルギーを低減する構成を備える半導体記憶装置及び半導体記憶装置の駆動方法を提供する。また、本実施形態は、装置の面積の増大を抑制する構成を備える半導体記憶装置及び半導体記憶装置の駆動方法を提供する。
【課題を解決するための手段】
【0005】
本実施形態に係る半導体記憶装置は、第１の電圧を供給される第１の領域と、前記第１の電圧より大きな第２の電圧を供給される第２の領域と、前記第１の領域に設けられ、信号を入力し当該信号に対応するワンホット信号を出力するプリデコーダと、前記第１の領域に設けられ、前記プリデコーダに電気的に接続され、前記ワンホット信号を供給される第１の配線と、前記第２の領域に設けられる第２の配線と、前記第１の電圧及び前記第２の電圧を供給され、前記第１の領域の前記第１の配線から、前記第２の領域の前記第２の配線に、前記ワンホット信号を転送するレベルシフタと、前記第２の領域に設けられ、前記転送されたワンホット信号に基づき動作するメモリセルアレイと、を備える。
【0006】
本実施形態に係る半導体記憶装置の駆動方法は、第１の電圧を供給される第１の領域と、前記第１の電圧より大きな第２の電圧を供給される第２の領域と、前記第１の領域に設けられるプリデコーダと、前記第１の領域に設けられ前記プリデコーダに電気的に接続される第１の配線と、前記第２の領域に設けられる第２の配線と、前記第１の電圧及び前記第２の電圧を供給されるレベルシフタと、前記第２の領域に設けられるメモリセルアレイと、を備える半導体記憶装置の駆動方法であって、前記プリデコーダに信号を入力し、当該信号に対応するワンホット信号を前記プリデコーダから出力し、前記レベルシフタに前記ワンホット信号を供給し、前記第１の領域の前記第１の配線から前記第２の領域の前記第２の配線に前記ワンホット信号を転送し、前記メモリセルアレイに、前記転送されたワンホット信号に基づく信号を供給し、前記メモリセルアレイを動作する。
【0007】
本実施形態に係る半導体記憶装置は、第１の電圧を供給される第１の領域と、前記第１の電圧より大きな第２の電圧を供給される第２の領域と、前記第１の領域に設けられ、第１信号部分と第２信号部分を含む信号の前記第１信号部分を入力し当該第１信号部分に対応するワンホット信号を出力するプリデコーダと、前記第１の領域に設けられ、前記プリデコーダに電気的に接続され、前記ワンホット信号を供給される第１の配線と、前記第２の領域に設けられる第２の配線と、前記第１の電圧及び前記第２の電圧を供給され、前記第１の領域の前記第１の配線から、前記第２の領域の前記第２の配線に、前記ワンホット信号を転送する第１のレベルシフタと、前記第１の電圧及び前記第２の電圧を供給され、前記第２信号部分の電圧のレベルを前記第１の電圧のレベルから前記第２の電圧のレベルにシフトし、前記第２信号部分のレベルシフト信号を生成する第２のレベルシフタと、前記第２の領域に設けられ、前記転送されたワンホット信号に基づき動作する第１のメモリセルアレイと、前記第２の領域に設けられ、前記第２信号部分のレベルシフト信号に基づき動作する第２のメモリセルアレイと、を備える。
【図面の簡単な説明】
【0008】
【図1】一実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図2】一実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図3】一実施形態に係るプリデコーダから第２の回路部の構成を示すブロック図であ る。
【図4】一実施形態に係るプリデコーダの構成を示すブロック図である。
【図5】一実施形態に係るプリデコーダの回路図である。
【図6】一実施形態に係る半導体記憶装置におけるワンホット信号を説明するための図である。
【図7】データ遷移の期待値を説明するための図である。
【図8】一実施形態に係る半導体記憶装置におけるタイミングチャートを示す図である。
【図9】一実施形態に係る第１の回路部及び第２の回路部の真理値表を示す図である。
【図10】一実施形態に係るプリデコーダから第２の回路部の構成を示すブロック図である。
【図11】一実施形態に係るプリデコーダから第２の回路部の構成を示すブロック図である。
【発明を実施するための形態】
【0009】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。以下に示す各実施形態は、一実施形態の技術的思想を具体化するための装置や方法を例示する。一実施形態の技術的思想は、構成部品の構造、配置等を下記のものに特定されない。一実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【0010】
＜１．第１実施形態＞
＜１－１．半導体記憶装置１００の全体構成＞
図１及び図２は、半導体記憶装置１００の基本的な全体構成を示すブロック図の一例である。本実施形態に係る半導体記憶装置１００の構成は、図１及び図２に示される構成に限定されない。
＜１－１．半導体記憶装置１００の全体構成＞
図１及び図２は、半導体記憶装置１００の基本的な全体構成を示すブロック図の一例である。本実施形態に係る半導体記憶装置１００の構成は、図１及び図２に示される構成に限定されない。
【0011】
図１に示すように、半導体記憶装置１００は、周辺部２４、コア部２６、第１の電源線３０、及び第２の電源線３２を備える。周辺部２４は、Ｉ／Ｏバッファ１、制御回路２、プリデコーダ３、第１の回路部４、レベルシフタ５を含む。コア部２６は、第２の回路部６、及び不揮発性メモリ部１０を含む。不揮発性メモリ部１０は、データ読み出し／書き込み回路１２、カラムデコーダ１４、ロウデコーダ１６、及びメモリセルアレイ１８を含む。不揮発性メモリ部１０は、例えば、複数の不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ、ｐは正の自然数）を含む。図１では、各ブロック間の信号の転送の一部が矢印線により示されているが、各ブロック間の信号の転送は、図１に示された例に限定されない。
【0012】
第１の電源電圧ＶＤＤＬが第１の電源線３０に供給される。第１の電源線３０は、周辺部２４に、第１の電源電圧ＶＤＤＬを供給する。第２の電源電圧ＶＤＤＨが第２の電源線３２に供給される。第２の電源線３２は、レベルシフタ５及びコア部２６に、第２の電源電圧ＶＤＤＨを供給する。第２の電源電圧ＶＤＤＨは、第１の電源電圧ＶＤＤＬよりも大きい。第１の電源電圧ＶＤＤＬ、第２の電源電圧ＶＤＤＨは、例えば、外部の電源回路から半導体記憶装置１００に供給される。
【0013】
Ｉ／Ｏバッファ１は、外部コントローラ（図示は省略）から各信号を入力（受信）すること、及び、外部コントローラに各信号を出力（送信）することを制御する。各信号は、例えばデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤを含む。より具体的には、Ｉ／Ｏバッファ１は、外部コントローラから受信したデータＤＡＴをデータ書き込み／読み出し回路１２に送信し、外部コントローラから受信したアドレスＡＤＤ及びコマンドＣＭＤを制御回路に送信する。なお、外部コントローラの動作電圧は、周辺部２４の動作電圧と同等、または、周辺部２４の動作電圧以下である。本実施形態において、各信号の入力、受信、出力、送信のそれぞれ、または、各信号の入力、受信、出力、送信はまとめて、各信号の転送と呼ばれることもある。
【0014】
制御回路２は、受信したアドレスＡＤＤ及びコマンドＣＭＤに応じて、プリデコーダ３、不揮発性メモリ部１０を制御する。例えば、制御回路２は、アドレスＡＤＤ及びコマンドＣＭＤを一時的に保存するレジスタを備えてもよい。制御回路２は、動作モードを指示するコマンドＣＭＤをデコードし、デコードされたコマンドに基づく信号を、データ読み出し／書き込み回路１２、カラムデコーダ１４、及びロウデコーダ１６に転送する。また、制御回路２は、デコードされたコマンドに応じて、アドレスＡＤＤに含まれるｎビット（ｎは正の自然数）のアドレス信号ａ＜ｎ＞をプリデコーダ３に転送する。デコードされたコマンドに基づく信号は、例えば、不揮発性メモリ部１０にデータの書き込みを指示する信号、不揮発性メモリ部１０からデータの読み出しを指示する信号である。本実施形態において、制御回路２は、コントローラと呼ばれることもある。
【0015】
プリデコーダ３は、制御回路２からアドレス信号ａ＜ｎ＞を入力し、アドレス信号ａ＜ｎ＞に応じてプリデコードされた信号（プリデコード信号）Ａ＜２n＞を生成し、第１の回路部４にプリデコード信号Ａ＜２n＞を出力する。本実施形態において、プリデコード信号は、ワンホット信号と呼ばれることもある。プリデコーダ３は、配線５０に電気的に接続され、配線５０にプリデコード信号Ａ＜２n＞を供給する。配線５０はプリデコード信号Ａ＜２n＞を供給されるバスラインである。本実施形態において、配線５０は第１の配線と呼ばれることもある。
【0016】
詳細は後述するが、プリデコード信号Ａ＜２n＞は、ワンホット信号である。ワンホット信号とはプリデコード信号Ａ＜２n＞のうち１つの信号のみが論理値“１”となる信号である。すなわち、プリデコード信号Ａ＜２n＞のうち１つの信号のみが変化する信号である。例えば、アドレスが１ビット変化すると、ある１つの信号の立上がりまたは立下りが変化する。したがって、本実施形態に係るデコード信号の転送は、アドレスが１ビット変化する毎に信号の立上がり及び立下りが変化し信号線を充放電する構成と比較して、信号線の充放電に要するエネルギーを低減し、信号の転送に伴う消費エネルギーを抑制することができる。
【0017】
詳細は後述するが、第１の回路部４は、プリデコーダ３からプリデコード信号Ａ＜２n＞を入力し、ワンホット信号ＡＬ＜２n＞を生成し、ワンホット信号ＡＬ＜２n＞をレベルシフタ５に出力する。第１の回路部４は、プリデコーダ３、レベルシフタ５、配線５０及び配線６０に電気的に接続され、配線６０にワンホット信号ＡＬ＜２n＞を供給する。配線６０はワンホット信号ＡＬ＜２n＞を供給されるバスラインである。
【0018】
詳細は後述するが、レベルシフタ５は、第１の回路部４からワンホット信号ＡＬ＜２n＞を入力し、ワンホット信号ＡＨ＜２n＞を生成し、ワンホット信号ＡＨ＜２n＞を第２の回路部６に出力する。レベルシフタ５は、第１の回路部４、第２の回路部６、配線６０及び配線７０に電気的に接続され、配線７０にワンホット信号ＡＨ＜２n＞を供給する。配線７０はワンホット信号ＡＨ＜２n＞を供給されるバスラインである。本実施形態において、配線７０は第２の配線と呼ばれることもある。
【0019】
詳細は後述するが、第２の回路部６は、プリデコード信号ＡＨ＜２n＞を入力し、デコード信号を生成し、デコード信号を出力する。第２の回路部６は、レベルシフタ５、カラムデコーダ１４、ロウデコーダ１６、及び配線７０に電気的に接続され、第２の回路部６とカラムデコーダ１４及びロウデコーダ１６を電気的に接続する配線は、デコード信号を供給されるバスラインである。
【0020】
メモリセルアレイ１８は、ロウ方向及びロウ方向と交差するカラム方向にマトリクス状に設けられた複数の不揮発性メモリ素子（図示は省略）を含む。本実施形態に係る不揮発性メモリ部１０は、データ読み出し／書き込み回路１２、カラムデコーダ１４、及びロウデコーダ１６に入力されたコマンドに基づく信号、及び、カラムデコーダ１４、及びロウデコーダ１６に入力されたデコード信号に応じて、複数の不揮発性メモリ素子のうち少なくとも１つの不揮発性メモリ素子が選択され、選択された不揮発性メモリ素子にデータを書き込む、または、選択された不揮発性メモリ素子からデータを読み出す。本実施形態に係る半導体記憶装置１００は、例えば、相変化型メモリ（ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）、または、ＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ））、抵抗変化型メモリ（ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））などの不揮発性メモリである。不揮発性メモリ素子は、例えば、相変化型メモリ、または、抵抗変化型メモリ素子である。
【0021】
上記のように、半導体記憶装置１００は、周辺部２４（第１の領域）と、コア部２６（第２の領域）と、プリデコーダ３と、配線５０（第１の配線）と、配線７０（第２の配線）と、レベルシフタと、メモリセルアレイと、を備える。周辺部２４は第１の電源電圧ＶＤＤＬ（第１の電圧）を供給される。コア部２６は第１の電源電圧ＶＤＤＬより大きな第２の電源電圧ＶＤＤＨ（第２の電圧）を供給される。プリデコーダ３は、周辺部２４に設けられ、複数のアドレス信号を入力し、入力された複数のアドレス信号のうち１つのアドレス信号が変化するプリデコード信号（ワンホット信号）を出力する。配線５０は、周辺部２４に設けられ、プリデコーダ３に電気的に接続され、当該ワンホット信号を供給される。配線７０はコア部２６に設けられる。レベルシフタは、周辺部２４に設けられ、第１の電源電圧ＶＤＤＬ及び第２の電源電圧ＶＤＤＨを供給され、配線５０から配線７０に当該ワンホット信号を転送する。メモリセルアレイは、コア部２６に設けられ、転送された当該ワンホット信号に基づき動作する。
【0022】
図２に示す半導体記憶装置１００の構成は、図１に示す半導体記憶装置１００の構成に対して、Ｉ／Ｏバッファ１、及び制御回路２を省略し、データ読み出し／書き込み回路１２、カラムデコーダ１４及びロウデコーダ１６をまとめてファイナルデコーダ１１とし、第２の回路部６及び不揮発性メモリ部１０に含まれる複数の不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）を配線７０に対して、枝分かれするように配置した構成である。本実施形態において、周辺部２４は、第１の電源電圧ＶＤＤＬ（図１）を供給され、第１の電源電圧ＶＤＤＬを用いて動作することから、ＬＶ（Ｌｏｗ Ｖｏｌｔａｇｅ）領域と呼ばれ、コア部２６は、第２の電源電圧ＶＤＤＨ（図２）を供給され、第２の電源電圧ＶＤＤＨを用いて動作することから、ＨＶ（Ｈｉｇｈ Ｖｏｌｔａｇｅ）領域と呼ばれる。
【0023】
例えば、半導体記憶装置において、プリデコード信号を供給する配線の末端近傍（例えば、不揮発性メモリ部の直前）にレベルシフタを設けると、レベルシフタの面積オーバヘッドが大きくなる。また、例えば、半導体記憶装置において、不揮発性メモリ部の動作電圧が大きいと、プリデコード信号を不揮発性メモリ部に転送するための配線が長くなるため、プリデコード信号をレベルシフタを介して不揮発性メモリ部に転送すると、半導体記憶装置の消費電力が増大する。一方、本実施形態に係る半導体記憶装置１００の構成は、レベルシフタ５をＬＶ領域（周辺部２４）に備え、プリデコード信号をワンホット信号とし、レベルシフタ５を介してワンホット信号をＬＶ領域からＨＶ領域（コア領域）に転送することができる。その結果、半導体記憶装置１００を用いることで、レベルシフタ５の面積オーバヘッドを抑制することができ、また、半導体記憶装置の消費電力を抑制することができる。すなわち、半導体記憶装置１００を用いることで、信号の転送に伴う消費エネルギーを抑制したワンホット信号を、異なる電源で動作する領域にわたり転送することができるため、レベルシフタ５の面積オーバヘッド、及び、半導体記憶装置１００の消費電力の両方を抑制することができる。
【0024】
＜１－２．プリデコーダ３から第２の回路部６の構成＞
図３は、本実施形態に係る半導体記憶装置１００に含まれるプリデコーダ３から第２の回路部６の構成を示すブロック図である。図４は、本実施形態に係るプリデコーダ３の構成を示すブロック図である。図５（Ａ）及び図５（Ｂ）は、本実施形態に係るプリデコーダの一例を示す回路図である。図６（Ａ）、図６（Ｂ）及び図６（Ｃ）は、本実施形態に係る半導体記憶装置１００におけるワンホット信号を説明するための図である。図７は、データ遷移の期待値を説明するための図である。本実施形態に係る半導体記憶装置１００の構成は、図３から図７までに示される構成に限定されない。図１及び図２と同一、又は類似する構成の説明は省略されることがある。
図３は、本実施形態に係る半導体記憶装置１００に含まれるプリデコーダ３から第２の回路部６の構成を示すブロック図である。図４は、本実施形態に係るプリデコーダ３の構成を示すブロック図である。図５（Ａ）及び図５（Ｂ）は、本実施形態に係るプリデコーダの一例を示す回路図である。図６（Ａ）、図６（Ｂ）及び図６（Ｃ）は、本実施形態に係る半導体記憶装置１００におけるワンホット信号を説明するための図である。図７は、データ遷移の期待値を説明するための図である。本実施形態に係る半導体記憶装置１００の構成は、図３から図７までに示される構成に限定されない。図１及び図２と同一、又は類似する構成の説明は省略されることがある。
【0025】
図３に示すように、プリデコーダ３は、例えば、制御回路２からｎビットのアドレス信号ａ＜ｎ－１：０＞を入力端子ＩＮに入力し、ｎビットのアドレス信号ａ＜ｎ－１：０＞に応じてプリデコードされた信号（プリデコード信号）Ａ＜０＞、・・・Ａ＜ｑ＞、・・・Ａ＜ｒ＞、・・・Ａ＜ｓ＞、・・・Ａ＜２n－１＞を生成し、出力端子ＯＵＴ０、・・・ＯＵＴｑ、・・・ＯＵＴｒ、・・・ＯＵＴｓ、・・・ＯＵＴ２n－１から第１の回路部４に、プリデコード信号Ａ＜０＞、・・・Ａ＜ｑ＞、・・・Ａ＜ｒ＞、・・・Ａ＜ｓ＞、・・・Ａ＜２n－１＞を出力する。数値ｑは０＜ｑ＜ｒである正の自然数であり、数値ｒはｑ＜ｒ＜ｓである正の自然数であり、数値ｓはｒ＜ｓ＜２n－１である正の自然数である。プリデコーダ３の出力端子ＯＵＴのそれぞれは、図１及び図２を用いて説明した第１の回路部４から不揮発性メモリＢＬＫに電気的に接続する。
【0026】
第１の回路部４は、第１のＤＦＦ（Ｄ－フリップフロップ）４２及び第１のＤＦＦ４２に電気的に接続された第１のＸＯＲ回路４４を含む。第１のＤＦＦ４２は、入力端子ｄ、入力端子ｆ、及び出力端子ｅを有する。第１のＸＯＲ回路４４は、入力端子ａ、入力端子ｃ、及び出力端子ｂを有する。入力端子ｄは配線４０に電気的に接続し、入力端子ｆは出力端子ｂに電気的に接続し、出力端子ｅは入力端子ｃに電気的に接続し、入力端子ａはプリデコーダ３（例えば、出力端子ＯＵＴ０に電気的に接続された配線５０）に電気的に接続し、出力端子ｂは配線６０に電気的に接続する。第１の回路部４は、プリデコーダ３（配線５０）とレベルシフタ５（配線６０）の間に設けられ、プリデコーダ３（配線５０）とレベルシフタ５（配線６０）に電気的に接続される。
【0027】
レベルシフタ５は、プリデコード信号Ａ＜０＞（ＡＬ＜０＞）に基づく信号を入力し、ワンホット信号ＡＨ＜０＞を生成及び出力し、プリデコード信号Ａ＜ｑ＞（ＡＬ＜ｑ＞）に基づく信号を入力し、ワンホット信号ＡＨ＜ｑ＞を生成及び出力し、プリデコード信号Ａ＜ｒ＞（ＡＬ＜ｒ＞）に基づく信号を入力し、ワンホット信号ＡＨ＜ｒ＞を生成及び出力し、プリデコード信号Ａ＜ｓ＞（ＡＬ＜ｓ＞）に基づく信号を入力し、ワンホット信号ＡＨ＜ｓ＞を生成及び出力し、プリデコード信号Ａ＜２n－１＞（ＡＬ＜２n－１＞）に基づく信号を入力し、ワンホット信号ＡＨ＜２n－１＞を生成及び出力する。配線７０は、寄生容量７６を含む。
【0028】
第２の回路部６は、複数の第２のＤＦＦ７２及び複数の第２のＤＦＦ７２の各々に電気的に接続された第２のＸＯＲ回路７４を含む。第２のＤＦＦ７２の各々は、入力端子δ、入力端子ε、及び出力端子ζを有する。第２のＸＯＲ回路７４の各々は、入力端子α、入力端子β、及び出力端子γを有する。入力端子δは配線８０に電気的に接続し、入力端子εはレベルシフタ５、配線７０及び入力端子αに電気的に接続し、出力端子ζは入力端子βに電気的に接続し、出力端子γは不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）に電気的に接続する。第２の回路部６は、レベルシフタ５（配線７０）と不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）の間に設けられ、レベルシフタ５（配線７０）と不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）に接続される。
【0029】
配線４０は、例えば、低電圧の電圧レベルのクロック信号ＬＶＣＬＫ（図８）を供給される。配線８０は、例えば、低電圧の電圧レベルよりも大きな電圧レベル（高電圧の電圧レベル）のクロック信号ＨＶＣＬＫ（図８）を供給される。クロック信号ＬＶＣＬＫ及びクロック信号ＨＶＣＬＫは、例えば、外部コントローラ（図示は省略）から半導体記憶装置１００に供給されてもよく、半導体記憶装置１００の内部に設けられるＰＬＬなどのクロック発生回路から、各回路部に供給してもよい。
【0030】
図４に示すように、プリデコーダ３は、例えば、３０（ｎ＝３０）ビットのアドレス信号を入力し、１９２本のプリデコード信号Ａ＜１９１：０＞を出力する。プリデコーダ３は、例えば、６セットの５入力ＡＮＤ２０２（２０２Ａ～２０２Ｆ）を有する。１セットの５入力ＡＮＤ２０２（例えば、２０２Ａ）は、図５（Ａ）及び図５（Ｂ）に示すような構成を有する。１セットの５入力ＡＮＤ２０２は、３０（ｎ＝３０）ビットのアドレス信号の５ビットを入力し、３２本のプリデコード信号Ａ＜３１：０＞を出力する。
【0031】
図５（Ａ）に示すように、１セットの５入力ＡＮＤ２０２（例えば、２０２Ａ）は、３２個の５入力ＡＮＤを有する。図５（Ｂ）に示すように、５セットのインバータ２０３は、アドレス信号（ａ＜０＞、ｂ＜０＞、ｃ＜０＞、ｄ＜０＞、ｅ＜０＞）の各々を入力し、アドレス信号の反転信号（ａ＜１＞、ｂ＜１＞、ｃ＜１＞、ｄ＜１＞、ｅ＜１＞）を出力する。３２個の５入力ＡＮＤは、５ビットのアドレス信号（ａ＜０＞、ｂ＜０＞、ｃ＜０＞、ｄ＜０＞、ｅ＜０＞）の論理値と５ビットのアドレス信号の反転信号（ａ＜１＞、ｂ＜１＞、ｃ＜１＞、ｄ＜１＞、ｅ＜１＞）の論理値が互いに異なる全ての組み合わせ（２5＝３２）で入力するように構成される。例えば、５ビットのアドレス信号ａ＜０＞、ｂ＜０＞、ｃ＜０＞、ｄ＜０＞、及びｅ＜０＞が入力される５入力ＡＮＤの出力はプリデコード信号Ａ＜０＞であり、５ビットのアドレス信号ａ＜１＞、ｂ＜０＞、ｃ＜０＞、ｄ＜０＞、及びｅ＜０＞が入力される５入力ＡＮＤの出力はプリデコード信号Ａ＜１＞であり、５ビットのアドレス信号ａ＜０＞、ｂ＜１＞、ｃ＜０＞、ｄ＜０＞、及びｅ＜０＞が入力される５入力ＡＮＤの出力はプリデコード信号Ａ＜２＞であり、５ビットのアドレス信号ａ＜１＞、ｂ＜１＞、ｃ＜０＞、ｄ＜０＞、及びｅ＜０＞が入力される５入力ＡＮＤの出力はプリデコード信号Ａ＜３＞であり、以降同様に、５ビットのアドレス信号ａ＜０＞、ｂ＜１＞、ｃ＜１＞、ｄ＜１＞、及びｅ＜１＞が入力される５入力ＡＮＤの出力はプリデコード信号Ａ＜３０＞であり、５ビットのアドレス信号ａ＜１＞、ｂ＜１＞、ｃ＜１＞、ｄ＜１＞、及びｅ＜１＞が入力される５入力ＡＮＤの出力はプリデコード信号Ａ＜３１＞である。本実施形態に係るプリデコーダ３は、１セットの５入力ＡＮＤ２０２を構成する３２個の５入力ＡＮＤのうち、何れか１つのみが論理値“１”を出力するワンホット信号を出力する。例えば、アドレス信号ａ＜０＞、ｂ＜０＞、ｃ＜０＞、ｄ＜０＞、及びｅ＜０＞が全て論理値“１”であると、１セットの５入力ＡＮＤ２０２Ａのアドレス信号ａ＜０＞、ｂ＜０＞、ｃ＜０＞、ｄ＜０＞、及びｅ＜０＞が入力される５入力ＡＮＤのみが論理値“１”を出力する。すなわち、プリデコード信号Ａ＜３１：０＞のうち、プリデコード信号Ａ＜０＞のみが論理値“１”となる信号であり、残りの３１本のプリデコード信号Ａ＜３１：１＞は論理値“０”となる信号である。
【0032】
本実施形態に係る半導体記憶装置１００は、例えば、６セットの５入力ＡＮＤ２０２（２０２Ａ～２０２Ｆ）のうち、５入力ＡＮＤ２０２Ａで生成されたプリデコード信号（ワンホット信号）に基づく信号を、不揮発性メモリＢＬＫ１のロウデコーダ１６に供給し、５入力ＡＮＤ２０２Ｂで生成されたプリデコード信号（ワンホット信号）に基づく信号を、不揮発性メモリＢＬＫ１のカラムデコーダ１４に供給する。その結果、本実施形態に係る半導体記憶装置１００は、５入力ＡＮＤ２０２Ａで生成されたプリデコード信号（ワンホット信号）に基づく信号、及び５入力ＡＮＤ２０２Ｂで生成されたプリデコード信号（ワンホット信号）に基づく信号を用いて選択されたメモリセルアレイ１８内の不揮発性メモリ素子にデータを書き込むこと、または、当該不揮発性メモリ素子からデータを読み出すことができる。
【0033】
【0034】
図６（Ａ）に示すように、ある装置において、例えば、ｎビットのランダムデータａ＜０＞～ａ＜ｎ－１＞を転送する。図６（Ａ）の矢印に示すように、ランダムデータａ＜ｎ－１＞において、データ遷移は、論理値“０”から論理値“１”、または、論理値“１”から論理値“０”への何れかである。よって、ｎビットのランダムデータの転送では、データ遷移期待値は１つのデータ転送当たり平均ｎ／２回である。図７では、横軸はデータのビット幅（ビット数）であり、縦軸はデータ遷移期待値である。図７は、ｎビットのランダムデータ転送を“エンコード無し”で示し、例えば、４ビットのランダムデータ転送では、データ遷移期待値は２回である。ただし、ランダムデータのビット数が大きくなるにつれ、データ遷移期待値も大きくなる。
【0035】
図６（Ｂ）に示すように、ある装置において、例えば、ｎビットのランダムデータをワンホット信号Ａ＊＜０＞～Ａ＊＜２n－１＞に変換し転送する。図６（Ｂ）の矢印に示すように、ワンホット信号において、データ遷移は、論理値“０”から論理値“１”、及び、論理値“１”から論理値“０”の２回である。また、図６（Ｂ）の矢印に示すように、例えば、ワンホット信号Ａ＊＜０＞の立下りとワンホット信号Ａ＊＜ｋ＞の立上がりが同時に起こる可能性がある。図７では、ワンホット信号の転送を“ワンホット”で示し、例えば、２ビットのランダムデータ転送では、データ遷移期待値は２回である。ワンホット信号は、例えば、ＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）ワンホットである。
【0036】
一方、本実施形態に係る半導体記憶装置１００では、図６（Ｃ）の矢印に示すように、ｎビットのランダムデータをワンホット信号Ａ＊＜０＞～Ａ＊＜２n－１＞に変換し、１ビットのみを論理値“１”にし転送する。図７では、本実施形態に係る半導体記憶装置１００のデータ転送を“ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）ワンホット”で示し、例えば、５ビットのランダムデータ転送では、データ遷移期待値は１回である。なお、本実施形態に係る半導体記憶装置１００では、ｎビットのランダムデータはｎビットのアドレス信号である。
【0037】
本実施形態に係る半導体記憶装置１００では、ワンホット信号（ＮＲＺワンホット信号）を用いるため、レベルシフタ５から第２の回路部６までの距離が長く、寄生容量７６が大きな場合であっても、信号の転送に伴う消費エネルギーを抑制することができる。なお、本実施形態に係る半導体記憶装置１００では、ＲＺワンホット信号のプリデコード信号を生成する構成であってもよい。
【0038】
＜１－３．本実施形態に係る半導体記憶装置１００の動作の例＞
図８は、本実施形態に係る半導体記憶装置１００におけるタイミングチャートを示す図である。図９は、本実施形態に係る第１の回路部４及び第２の回路部６の真理値表を示す図である。本実施形態に係る半導体記憶装置１００におけるタイミングチャート及び真理値表は、図８及び図９に示される構成に限定されない。図１から図７と同一、又は類似する構成の説明は省略されることがある。
図８は、本実施形態に係る半導体記憶装置１００におけるタイミングチャートを示す図である。図９は、本実施形態に係る第１の回路部４及び第２の回路部６の真理値表を示す図である。本実施形態に係る半導体記憶装置１００におけるタイミングチャート及び真理値表は、図８及び図９に示される構成に限定されない。図１から図７と同一、又は類似する構成の説明は省略されることがある。
【0039】
図３及び図８を用いて半導体記憶装置１００の動作を説明する。図８に示すように、例えば、第１のＤＦＦ４２の入力端子ｄは、配線４０から低電圧の電圧レベルのクロック信号ＬＶＣＬＫを供給される。例えば、第１のＤＦＦ回路４２の入力端子ｆは、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”を含む第１の信号を入力される。第１のＤＦＦ回路４２の入力端子ｆは、例えば、クロック信号ＬＶＣＬＫの立上りのエッジをトリガ（エッジトリガ）として、当該第１の信号の論理値を取り込み、第１のＤＦＦ回路４２は、取り込んだ第１の信号の論理値を保存する。続いて、第１のＤＦＦ回路４２は、クロック信号ＬＶＣＬＫの次のサイクルの立上りのエッジをトリガ（エッジトリガ）として、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”、論理値“０”を含む第４の信号を、出力端子ｅに出力する。このとき、第１のＤＦＦ回路４２の入力端子ｆは、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”を含む第１の信号を取り込み、第１のＤＦＦ回路４２は、取り込んだ当該第１の信号の論理値を保存する。図８に示すクロックのタイミングは一例であって、ここで示すタイミングに限定されない。例えば、立下りをエッジトリガとしてもよく、クロックのパルス幅が非周期的であってもよい。また、図８ではトリガとなる信号の一例してクロックを用いる例を示すが、トリガとなる信号はクロックに限定されない。
【0040】
例えば、第１のＸＯＲ回路４４の入力端子ａは、プリデコーダ３の出力端子ＯＵＴから、例えば、プリデコード信号（ワンホット信号）Ａ＜０＞を入力される。プリデコード信号（ワンホット信号）Ａ＜０＞は、例えば、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“０”、論理値“０”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“０”を含む。また、第１のＸＯＲ回路４４の入力端子ｃは、入力端子ｅから第４の信号を入力する。その結果、第１のＸＯＲ回路４４は、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”を含む第１の演算結果を生成し、第１の演算結果を含む第１の信号を、出力端子ｂに出力する。出力端子ｂは配線６０に電気的に接続されており、配線６０は第１の演算結果を含む第１の信号を供給される。
【0041】
続いて、レベルシフタ５は、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”を含む第１の演算結果を含む第１の信号を入力し、配線７０及び配線７０に電気的に接続された第２の回路部６の入力端子εに、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”を含む第１の演算結果をレベルシフトされた第２の信号を出力する。例えば、レベルシフタ５は、第１の電源電圧ＶＤＤＬの電圧レベルである第１の信号を入力し、第２の電源電圧ＶＤＤＨの電圧レベルである第２の信号を出力する。レベルシフタ５は、例えば、論理値“１”を第１の電源電圧ＶＤＤＬの電圧レベルから第２の電源電圧ＶＤＤＨの電圧レベルにシフトし、論理値“０”をレベルシフトしない構成を有してもよく、例えば、論理値“０”を第１の電源電圧ＶＤＤＬの電圧レベルから第２の電源電圧ＶＤＤＨの電圧レベルにシフトし、論理値“１”をレベルシフトしない構成を有してもよく、論理値“１”を第１の電源電圧ＶＤＤＬの電圧レベルよりも低い電圧レベルにシフトし、論理値“０”を第１の電源電圧ＶＤＤＬの電圧レベルよりも低い電圧レベルから第２の電源電圧ＶＤＤＨの電圧レベルにシフトする構成を有してもよい。第１の電源電圧ＶＤＤＬの電圧レベルよりも低い電圧レベルは、例えば、低電圧電源ＶＳＳである。
【0042】
続いて、第２のＤＦＦ７２の入力端子δは、配線８０から高電圧の電圧レベルのクロック信号ＨＶＣＬＫを供給される。第２のＤＦＦ回路７２の入力端子εは、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”を含む第１の演算結果をレベルシフトされた第２の信号を入力される。第２のＤＦＦ回路７２の入力端子εは、例えば、クロック信号ＨＶＣＬＫの立上りのエッジをトリガ（エッジトリガ）として、当該第２の信号の論理値を取り込み、第２のＤＦＦ回路７２は、取り込んだ当該第２の信号の論理値を保存する。続いて、第２のＤＦＦ回路７２は、クロック信号ＨＶＣＬＫの次のサイクルの立上りのエッジをトリガ（エッジトリガ）として、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”、論理値“０”を含む第５の信号を、出力端子ζに出力する。このとき、第２のＤＦＦ回路７２の入力端子εは、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”を含む第２の信号を取り込み、第２のＤＦＦ回路７２は、取り込んだ当該第２の信号の論理値を保存する。
【0043】
例えば、第２のＸＯＲ回路７４の入力端子αは、レベルシフタ５から、当該第２の信号を入力する。第２のＸＯＲ回路７４の入力端子βは、第２のＤＦＦ７２の出力端子ζから第５の信号を入力する。その結果、第２のＸＯＲ回路７４は、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“０”、論理値“０”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“０”を含む第２の演算結果を生成し、第２の演算結果を含む第３の信号を、出力端子γに出力する。出力端子γは不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）に電気的に接続されており、不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）は第２の演算結果を含む第３の信号を供給される。
【0044】
例えば、図８において第２のサイクルに着目する。図８の矢印で示すように、第１のＤＦＦ４２の入力端子ｄに入力されたクロック信号ＬＶＣＬＫの立上がりのエッジをトリガ（エッジトリガ）として、第１のＤＦＦ４２は、入力端子ｆから第１のサイクルの論理値“０”を取り込み保存し、第２のサイクルで出力端子ｅに論理値“０”を含む第４の信号を出力する。第２のサイクルで、第１のＸＯＲ回路４４は、入力端子ａに論理値“１”を入力し、入力端子ｃに論理値“０”を入力し、第１の演算結果である論理値“１”を生成し、第１の演算結果である論理値“１”を含む第１の信号を、出力端子ｂ及び入力端子ｆに出力する。第２のサイクルで、レベルシフタ５は、第１の演算結果である論理値“１”を含む第１の信号を入力され、第１の演算結果である論理値“１”をレベルシフトした第２の信号を配線７０及び配線７０に電気的に接続された第２の回路部６の入力端子εに出力する。図８の矢印で示すように、第２のＤＦＦ７２の入力端子δに入力されたクロック信号ＨＶＣＬＫの立上がりのエッジをトリガ（エッジトリガ）として、第２のＤＦＦ７２は、入力端子αから第１のサイクルの論理値“０”を取り込み保存し、第２のサイクルで出力端子ζに論理値“０”を含む第５の信号を出力する。第２のサイクルで、第２のＸＯＲ回路７４は、入力端子αに論理値“１”を含む第２の信号を入力し、出力端子ζに電気的に接続された入力端子βに論理値“０”を含む第５の信号を入力し、論理値“１”及び論理値“０”を用いて、第２の演算結果である論理値“１”を生成し、第２の演算結果である論理値“１”を含む第３の信号を、出力端子γに出力する。
【0045】
同様にして、第２のサイクルに続く第３のサイクルに着目する。第１のＤＦＦ４２の入力端子ｄに入力されたクロック信号ＬＶＣＬＫの立上がりのエッジをトリガ（エッジトリガ）として、第１のＤＦＦ４２は、入力端子ｆから第２のサイクルの論理値“１”を取り込み保存し、第３のサイクルで出力端子ｅに論理値“１”を含む第４の信号を出力する。第３のサイクルで、第１のＸＯＲ回路４４は、入力端子ａに論理値“０”を入力し、入力端子ｃに論理値“１”を入力し、第１の演算結果である論理値“１”を生成し、第１の演算結果である論理値“１”を含む第１の信号を、出力端子ｂ及び入力端子ｆに出力する。第３のサイクルで、レベルシフタ５は、第１の演算結果である論理値“１”を含む第１の信号を入力され、第１の演算結果である論理値“１”をレベルシフトした第２の信号を配線７０及び配線７０に電気的に接続された第２の回路部６の入力端子εに出力する。第２のＤＦＦ７２の入力端子δに入力されたクロック信号ＨＶＣＬＫの立上がりのエッジをトリガ（エッジトリガ）として、第２のＤＦＦ７２は、入力端子αから第２のサイクルの論理値“１”を取り込み保存し、第３のサイクルで出力端子ζに論理値“１”を含む第５の信号を出力する。第３のサイクルで、第２のＸＯＲ回路７４は、入力端子αに論理値“１”を含む第２の信号を入力し、出力端子ζに電気的に接続された入力端子βに論理値“１”を含む第５の信号を入力し、２つの論理値“１”を用いて、第２の演算結果である論理値“０”を生成し、第２の演算結果である論理値“０”を含む第３の信号を、出力端子γに出力する。
【0046】
さらに、同様にして、第３のサイクルに続く第４のサイクルに着目する。第１のＤＦＦ４２の入力端子ｄに入力されたクロック信号ＬＶＣＬＫの立上がりのエッジをトリガ（エッジトリガ）として、第１のＤＦＦ４２は、入力端子ｆから第３のサイクルの論理値“１”を取り込み保存し、第５のサイクルで出力端子ｅに論理値“１”を含む第４の信号を出力する。第４のサイクルで、第１のＸＯＲ回路４４は、入力端子ａに論理値“１”を入力し、入力端子ｃに論理値“１”を入力し、第１の演算結果である論理値“０”を生成し、第１の演算結果である論理値“０”を含む第１の信号を、出力端子ｂ及び入力端子ｆに出力する。第４のサイクルで、レベルシフタ５は、第１の演算結果である論理値“０”を含む第１の信号を入力され、第１の演算結果である論理値“０”をレベルシフトした第２の信号を配線７０及び配線７０に電気的に接続された第２の回路部６の入力端子εに出力する。第２のＤＦＦ７２の入力端子δに入力されたクロック信号ＨＶＣＬＫの立上がりのエッジをトリガ（エッジトリガ）として、第２のＤＦＦ７２は、入力端子αから第３のサイクルの論理値“１”を取り込み保存し、第４のサイクルで出力端子ζに論理値“１”を含む第５の信号を出力する。第４のサイクルで、第２のＸＯＲ回路７４は、入力端子αに論理値“０”を含む第２の信号を入力し、出力端子ζに電気的に接続された入力端子βに論理値“１”を含む第５の信号を入力し、論理値“０”及び論理値“１”を用いて、第２の演算結果である論理値“１”を生成し、第２の演算結果である論理値“１”を含む第３の信号を、出力端子γに出力する。
【0047】
【0048】
第１のＸＯＲ回路４４の図９（Ａ）に示すように、入力端子ａに論理値“０”を含む信号が入力される場合は、例えば、プリデコード非選択（ワンホット信号が論理値“０”を含む信号である場合）とし、入力端子ａに論理値“１”を含む信号が入力される場合は、例えば、プリデコード選択（ワンホット信号が論理値“１”を含む信号である場合）とする。入力端子ｃは、１つ前のサイクルの論理値（前サイクルデータ）が入力される。入力端子ａに論理値“０”を含む信号が入力され、かつ、入力端子ｃに１つ前のサイクルの論理値“０”（前サイクルデータ＝“０”）を含む信号が入力される場合は、出力端子ｂには、第１の演算結果である論理値“０”を含む第１の信号が出力される。入力端子ａに論理値“０”を含む信号が入力され、かつ、入力端子ｃに１つ前のサイクルの論理値“１”（前サイクルデータ＝“１”）を含む信号が入力される場合は、出力端子ｂには、第１の演算結果である論理値“１”を含む第１の信号が出力される。入力端子ａに論理値“１”を含む信号が入力され、かつ、入力端子ｃに１つ前のサイクルの論理値“０”（前サイクルデータ＝“０”）を含む信号が入力される場合は、出力端子ｂには、第１の演算結果である論理値“１”を含む第１の信号が出力される。入力端子ａに論理値“１”を含む信号が入力され、かつ、入力端子ｃに１つ前のサイクルの論理値“１”（前サイクルデータ＝“１”）を含む信号が入力される場合は、出力端子ｂには、第１の演算結果である論理値“０”を含む第１の信号が出力される。
【0049】
第２のＸＯＲ回路７４の図９（Ｂ）に示すように、入力端子αに論理値“０”を含む信号が入力される場合は、例えば、現在のサイクルの論理値が１つ前のサイクルの論理値から変わっていない場合（前サイクルデータ不変の場合）とし、入力端子ａに論理値“１”を含む信号が入力される場合は、例えば、現在のサイクルの論理値が１つ前のサイクルの論理値から変わった場合（前サイクルデータ変化の場合）とする。入力端子βは、２つ前のサイクルの論理値と１つ前のサイクルの論理値との比較の結果（２サイクル前のデータ不変、または、２サイクル前のデータ変化）が入力される。入力端子αに論理値“０”を含む信号が入力され、かつ、入力端子βに論理値“０”（２サイクル前のデータ不変）を含む信号が入力される場合は、出力端子γには、第２の演算結果である論理値“０”を含む第３の信号が出力される。入力端子αに論理値“０”を含む信号が入力され、かつ、入力端子βに論理値“１”（２サイクル前のデータ変化）を含む信号が入力される場合は、出力端子γには、第２の演算結果である論理値“１”を含む第３の信号が出力される。入力端子αに論理値“１”を含む信号が入力され、かつ、入力端子βに論理値“０”（２サイクル前のデータ不変）を含む信号が入力される場合は、出力端子γには、第２の演算結果である論理値“１”を含む第３の信号が出力される。入力端子αに論理値“１”を含む信号が入力され、かつ、入力端子βに論理値“１”（２サイクル前のデータ変化）を含む信号が入力される場合は、出力端子γには、第２の演算結果である論理値“０”を含む第３の信号が出力される。
【0050】
本実施形態に係る半導体記憶装置１００は、第１の回路部４を用いて、プリデコーダ３で生成したプリデコード信号（ワンホット信号）に含まれる論理値（現在のサイクルの論理値）と、１つ前のサイクルで保存したプリデコード信号（ワンホット信号）に含まれる論理値（１つ前のサイクルの論理値（前サイクルデータ）、第４の信号に含まれる論理値）とを比較する。本実施形態に係る半導体記憶装置１００は、比較した結果、現在のサイクルの論理値が１つ前のサイクルの論理値と異なる場合、第１のＸＯＲ回路４４から第１の電源電圧ＶＤＤＬの電圧レベルの論理値“１”を含む第１の信号を出力する。また、本実施形態に係る半導体記憶装置１００は、比較した結果、現在のサイクルの論理値が１つ前のサイクルの論理値と同じ場合、第１のＸＯＲ回路４４から第１の電源電圧ＶＤＤＬより低い電圧レベルの論理値“０”を含む第１の信号を出力する。
【0051】
本実施形態に係る半導体記憶装置１００は、第２の回路部６を用いて、２つ前のサイクルの論理値と１つ前のサイクルの論理値との比較の結果が、１つ前のサイクルの論理値と現在のサイクルの論理値との比較の結果と異なる場合、第２のＸＯＲ回路７４から第２の電源電圧ＶＤＤＨの電圧レベルの論理値“１”を含む第３の信号を出力する。また、本実施形態に係る半導体記憶装置１００は、２つ前のサイクルの論理値と１つ前のサイクルの論理値との比較の結果が、１つ前のサイクルの論理値と現在のサイクルの論理値との比較の結果と同じ場合、第２のＸＯＲ回路７４から第２の電源電圧ＶＤＤＨより低い電圧レベルの論理値“０”を含む第３の信号を出力する。
【0052】
以上説明したように、本実施形態に係る半導体記憶装置１００は、第１のＸＯＲ回路４４と第２のＸＯＲ回路７４とを用いて排他的論理和を２回実行し、第２の電源電圧ＶＤＤＨの電圧レベルの論理値“１”を含む第３の信号は、論理値“１”を含むプリデコード信号（ワンホット信号）とし、第２の電源電圧ＶＤＤＨより低い電圧レベルの論理値“０”を含む第３の信号は、論理値“１”を含まない残りのプリデコード信号（ワンホット信号）とすることができる。
【0053】
以上説明したように、本実施形態に係る半導体記憶装置１００は、論理値が変化した信号のみを用いてプリデコード信号（ワンホット信号）の変化を把握することができるため、各アドレス信号の立上り及び信号の立下りを常に把握する必要が無い。その結果、本実施形態に係る半導体記憶装置１００を用いることで、信号の転送に伴う消費エネルギーを抑制することができる。
【0054】
上記のように、半導体記憶装置１００は、第１の回路部４と、第２の回路部６と、を備える。第１の回路部４は、周辺部２４（第１の領域）に設けられ、配線５０（第１の配線）とレベルシフタ５との間に電気的に接続され、第１の電源電圧ＶＤＤＬ（第１の電圧）で動作する。また、第１の回路部４は、プリデコード信号（ワンホット信号）の論理値（第１の値）を入力し論理値“０”または”論理値”１“（第１の演算結果）を含む第１の信号を出力する。レベルシフタ５は、当該第１の信号を入力し、第２の信号を出力する。当該第２の信号は、第１の信号の論理値の経時変化に応じて時系列的に第２の値と第３の値を含む。当該第２の値、第３の値はそれぞれ論理値“０”または”論理値”１“である。第２の回路部６は、コア部２６（第２の領域）に設けられ、レベルシフタ５とメモリセルアレイ１８との間に電気的に接続され、第２の電源電圧ＶＤＤＨ（第２の電圧）で動作する。また、第２の回路部６は、当該第２の信号を入力し、転送されたワンホット信号（論理値（第２の演算結果）を含む第３の信号）を出力する。メモリセルアレイ１８は、当該第３の信号に基づく信号を入力され、動作する。
【0055】
また、第１の回路部４は、第１のＤＦＦ４２と、第１のＤＦＦに電気的に接続された第１のＸＯＲ回路４４とを備える。第１のＤＦＦ４２は、当該第１の信号を入力し、論理値（第４の値）を含む第４の信号を出力する。第１のＸＯＲ回路４４は、当該ワンホット信号及び当該第４の信号を入力し、論理値（第１の値）及び論理値（第４の値）を用いて、第１の演算結果を生成し、第１の演算結果を含む第１の信号を出力する。
【0056】
また、第１のＸＯＲ回路４４は、論理値（第１の値）が論理値（第４の値）と異なると、第１の電源電圧ＶＤＤＬのレベルの第１の演算結果を生成し、第１の電源電圧ＶＤＤＬの電圧のレベルの第１の演算結果を含む第１の信号を出力する。第１のＸＯＲ回路４４は、論理値（第１の値）が論理値（第４の値）と同じであると、第１の電源電圧ＶＤＤＬのレベルより低い電圧のレベルの第１の演算結果を生成し、第１の電源電圧ＶＤＤＬの電圧のレベルより低い電圧のレベルの第１の演算結果を含む第１の信号を出力する。
【0057】
また、第２の回路部６は、第２のＤＦＦ７２と第２のＤＦＦ７２に電気的に接続された第２のＸＯＲ回路７４とを備える。第２のＤＦＦ７２は、論理値（第２の値）を含む第２の信号を入力し、当該第２の値を保存し、論理値（第３の値）を含む第２の信号を入力すると論理値（第２の値）を含む第５の信号を出力する。第２のＸＯＲ回路７４は、第５の信号及び第２の信号を入力し、論理値（第２の値）及び第３の値を用いて第２の演算結果を生成し、第２の演算結果を含む第３の信号を出力する。
【0058】
また、第２のＸＯＲ回路７４は、論理値（第２の値）が論理値（第３の値）と異なると、第２の電源電圧ＶＤＤＨの電圧のレベルの第２の演算結果を生成し、第２の電源電圧ＶＤＤＨの電圧のレベルの第２の演算結果を含む第３の信号を出力する。第２のＸＯＲ回路７４は、論理値（第２の値）が論理値（第３の値）と同じであると、第２の電源電圧ＶＤＤＨの電圧のレベルより低い電圧のレベルの第２の演算結果を生成し、第２の電源電圧ＶＤＤＨの電圧のレベルより低い電圧のレベルの第２の演算結果を含む前記第３の信号を出力する。
【0059】
＜２．第２実施形態＞
図１０は、第２実施形態に係るプリデコーダ３から第２の回路部６の構成を示すブロック図である。第２実施形態では、第２の回路部６の構成が、第１実施形態に係る第２の回路部６の構成と異なる。それ以外の構成は、第１実施形態と同様であるから、ここでの説明は省略する。第２実施形態に係るプリデコーダ３から第２の回路部６の構成は、図１０に示される構成に限定されない。図１から図９と同一、又は類似する構成の説明は省略されることがある。
図１０は、第２実施形態に係るプリデコーダ３から第２の回路部６の構成を示すブロック図である。第２実施形態では、第２の回路部６の構成が、第１実施形態に係る第２の回路部６の構成と異なる。それ以外の構成は、第１実施形態と同様であるから、ここでの説明は省略する。第２実施形態に係るプリデコーダ３から第２の回路部６の構成は、図１０に示される構成に限定されない。図１から図９と同一、又は類似する構成の説明は省略されることがある。
【0060】
図１０に示すように、第２の回路部６は、複数の遅延回路６８及び複数の遅延回路６８の各々に電気的に接続された第２のＸＯＲ回路７４を含む。複数の遅延回路６８の各々は、入力端子ε、及び出力端子ζを有する。第２のＸＯＲ回路７４の各々は、入力端子α、入力端子β、及び出力端子γを有する。入力端子αは入力端子ε、レベルシフタ５、及び配線７０に電気的に接続し、出力端子ζは入力端子βに電気的に接続し、出力端子γは不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）に電気的に接続する。第２の回路部６は、レベルシフタ５（配線７０）と不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）の間に設けられ、レベルシフタ５（配線７０）と不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）に電気的に接続される。
【0061】
第２実施形態では、第１実施形態と同様に、図８と同様のタイミングチャート及び図９と同様の真理値表を用いることができる。ただし、第２実施形態では、入力端子δはなく、第２実施形態の第２の回路部６には、クロック信号ＨＶＣＬＫは不要である。
【0062】
第２実施形態では、レベルシフタ５は、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”を含む第１の演算結果を含む第１の信号を入力し、配線７０及び配線７０に電気的に接続された第２の回路部６の入力端子α及び入力端子εに、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”を含む第１の演算結果をレベルシフトされた第２の信号を出力する。例えば、レベルシフタ５は、第１の電源電圧ＶＤＤＬの電圧レベルである第１の信号を入力し、第２の電源電圧ＶＤＤＨの電圧レベルである第２の信号を出力する。
【0063】
遅延回路６８の入力端子εは、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“１”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“１”、論理値“０”を含む第１の演算結果をレベルシフトされた第２の信号を入力される。遅延回路６８は、当該第２の信号の論理値を取り込み、当該第２の信号より遅延した当該第２の信号の論理値を含む第６の信号を出力端子ζに出力する。このとき、遅延回路６８は、例えば、当該第２の信号よりサイクル１つ分（クロック１周期分）遅延した当該第６の信号を出力端子ζに出力する。
【0064】
第２のＸＯＲ回路７４の入力端子αは、レベルシフタ５から、当該第２の信号を入力する。第２のＸＯＲ回路７４の入力端子βは、第２のＤＦＦ７２の出力端子ζから当該第６の信号を入力する。その結果、第２のＸＯＲ回路７４は、第７のサイクル、第６のサイクル、第５のサイクル、第４のサイクル、第３のサイクル、第２のサイクル、第１のサイクルのそれぞれのサイクルに対して、論理値“０”、論理値“０”、論理値“１”、論理値“１”、論理値“０”、論理値“１”、論理値“０”を含む第２の演算結果を生成し、第２の演算結果を含む第３の信号を、出力端子γに出力する。出力端子γは不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）に電気的に接続されており、不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ）は第２の演算結果を含む第３の信号を供給される。
【0065】
第２実施形態に係る半導体記憶装置１００は、第２の回路部６に遅延回路６８を用いるため、クロックなどのトリガとなる信号を用いなくてもよい。よって、第２実施形態に係る半導体記憶装置１００では、第２の回路部６に遅延回路６８を用いることで、回路構成を簡略化することができる。また、第２実施形態に係る半導体記憶装置１００を用いる場合も、第１実施形態を用いる場合と同様の作用効果を得ることができる。
【0066】
上記のように、第２の回路部６は、遅延回路６８と遅延回路６８に電気的に接続された第２のＸＯＲ回路７４とを備える。遅延回路６８は、論理値（第２の値）を含む第２の信号を入力し、入力した第２の信号より遅延した論理値（第２の値）を含む第６の信号を出力する。第２のＸＯＲ回路７４は、第６の信号及び第２の信号を入力する。第２のＸＯＲ回路７４に第６の信号が入力されるタイミングでは、第２のＸＯＲ回路７４に入力される第２の信号は論理値（第３の値）を含む。第２のＸＯＲ回路７４は論理値（第２の値）及び論理値（第３の値）を用いて第２の演算結果を生成し、第２の演算結果を含む第３の信号を出力する。
【0067】
また、第２のＸＯＲ回路７４は、論理値（第２の値）が論理値（第３の値）と異なると、第２の電源電圧ＶＤＤＨの電圧のレベルの第２の演算結果を生成し、第２の電源電圧ＶＤＤＨの電圧のレベルの第２の演算結果を含む第３の信号を出力する。第２のＸＯＲ回路７４は、論理値（第２の値）が論理値（第３の値）と同じであると、第２の電源電圧ＶＤＤＨの電圧のレベルより低い電圧のレベルの第２の演算結果を生成し、第２の電源電圧ＶＤＤＨの電圧のレベルより低い電圧のレベルの第２の演算結果を含む前記第３の信号を出力する。
【0068】
＜３．第３実施形態＞
図１１は、第３実施形態に係るプリデコーダ３から第２の回路部６の構成を示すブロック図である。第３実施形態に係る半導体記憶装置では、複数のアドレス信号の全部ではなく複数のアドレス信号の一部（第１信号部分）をワンホット信号にする点が、第１実施形態及び第２実施形態に係る半導体記憶装置と異なる。それ以外の構成は、第１実施形態または第２実施形態と同様であるから、ここでの説明は省略する。第３実施形態に係るプリデコーダ３から第２の回路部６の構成は、図１１に示される構成に限定されない。図１から図１０と同一、又は類似する構成の説明は省略されることがある。
図１１は、第３実施形態に係るプリデコーダ３から第２の回路部６の構成を示すブロック図である。第３実施形態に係る半導体記憶装置では、複数のアドレス信号の全部ではなく複数のアドレス信号の一部（第１信号部分）をワンホット信号にする点が、第１実施形態及び第２実施形態に係る半導体記憶装置と異なる。それ以外の構成は、第１実施形態または第２実施形態と同様であるから、ここでの説明は省略する。第３実施形態に係るプリデコーダ３から第２の回路部６の構成は、図１１に示される構成に限定されない。図１から図１０と同一、又は類似する構成の説明は省略されることがある。
【0069】
図１１に示すように、第３実施形態に係る半導体記憶装置は、制御回路２からｎビットのアドレス信号ａ＜ｎ－１：０＞を入力する。プリデコーダ３は、入力されたｎビットのアドレス信号ａ＜ｎ－１：０＞のうち、第１信号部分としてｎ-ｋビットのアドレス信号ａ＜ｎ-１-ｋ:０＞を入力する。プリデコーダ３から不揮発性メモリＢＬＫ（ＢＬＫ１～ＢＬＫｐ－１）の構成及び動作方法は、実施形態１と同様であるから、ここでの説明は省略される。数値ｋは０＜ｋ＜ｎである正の自然数である。
【0070】
複数のレベルシフタ５Ｂは、第２信号部分として残りのｋビットのアドレス信号ａ＜ｎ-１:ｎ－ｋ＞を入力する。レベルシフタ５Ｂは、ｋビットのアドレス信号ａ＜ｎ-１:ｎ－ｋ＞を入力し、レベルシフトしたｋビットのアドレス信号ａＨ＜ｎ-１:ｎ－ｋ＞を生成する。また、複数のレベルシフタ５Ｂは、レベルシフトしたｋビットのアドレス信号ａＨ＜ｎ-１:ｎ－ｋ＞を、配線８６及び配線８６に電気的に接続された不揮発性メモリＢＬＫ（例えば、ＢＬＫｐ）に供給する。配線８６はｋビットのアドレス信号ａＨ＜ｎ-１:ｎ－ｋ＞を供給されるバスラインである。本実施形態において、配線８６は第２の配線と呼ばれることもある。
【0071】
配線８６は不揮発性メモリＢＬＫに含まれるカラムデコーダ１４及びロウデコーダ１６に電気的に接続される。よって、レベルシフトしたｋビットのアドレス信号ａＨ＜ｎ-１-ｋ:ｋ＞はカラムデコーダ１４及びロウデコーダ１６に出力される。
【0072】
例えば、数値ｎは３０、数値ｋは４とすると、３０ビットのアドレス信号のうち２６ビットがプリデコーダ３に入力され、４ビットのアドレス信号がレベルシフタ５Ｂに入力される。
【0073】
２６ビットのアドレス信号をプリデコーダ３を用いてワンホット信号にし、不揮発性メモリＢＬＫに転送し、残りの４ビットのアドレス信号をプリデコーダ３を用いずに不揮発性メモリＢＬＫに転送する。図７に示すように、例えば、４ビットの場合、“ワンホット信号（ＲＺワンホット信号）”の遷移期待値は、“ｎビットのランダムデータ転送（エンコード無し）”の遷移期待値と同等である。
【0074】
第３実施形態に係る半導体記憶装置は、大容量のビット数のアドレス信号をワンホット信号で転送し、小容量のビット数のアドレス信号をワンホット信号に変換することなく転送することができる。小容量の不揮発性メモリＢＬＫは配線の引き回しも少なく、アドレス信号の転送エネルギーも比較的少ない。第３実施形態に係る半導体記憶装置は、大容量の不揮発性メモリＢＬＫに対するワンホット信号転送と、小容量の不揮発性メモリＢＬＫに対するデータ転送とを実行することができる。その結果、第３実施形態に係る半導体記憶装置を用いることで、大容量のメモリＢＬＫと小容量の不揮発性メモリＢＬＫのそれぞれに適したアドレス転送を適用することができる。また、第３実施形態に係る半導体記憶装置１００を用いる場合も、第１実施形態を用いる場合と同様の作用効果を得ることができる。
【0075】
上記のように、半導体記憶装置１００は、周辺部２４（第１の領域）と、コア部２６（第２の領域）と、プリデコーダ３と、配線５０（第１の配線）と、配線７０（第２の配線）と、第１のレベルシフタと、第２のレベルシフタと、第１のメモリセルアレイと、第２のメモリセルアレイと、を備える。周辺部２４は第１の電源電圧ＶＤＤＬ（第１の電圧）を供給される。コア部２６は第１の電源電圧ＶＤＤＬより大きな第２の電源電圧ＶＤＤＨ（第２の電圧）を供給される。プリデコーダ３は、周辺部２４に設けられ、複数のアドレス信号の一部を入力し、前記複数のアドレス信号の前記一部のうち１つのアドレス信号が変化するプリデコード信号（ワンホット信号）を出力する。配線５０は、周辺部２４に設けられ、プリデコーダ３に電気的に接続され、当該ワンホット信号を供給される。配線７０はコア部２６に設けられる。第１のレベルシフタは、周辺部２４に設けられ、第１の電源電圧ＶＤＤＬ及び第２の電源電圧ＶＤＤＨを供給され、配線５０から配線７０に当該ワンホット信号を転送する。第２のレベルシフタは、周辺部２４に設けられ、第１の電源電圧ＶＤＤＬ及び第２の電源電圧ＶＤＤＨを供給され、複数のアドレス信号の前記一部以外のアドレス信号の電圧のレベルを第１の電源電圧ＶＤＤＬの電圧のレベルから第２の電源電圧ＶＤＤＨの電圧のレベルにシフトし、複数のアドレス信号の前記一部以外のアドレス信号のレベルシフト信号を生成する。第１のメモリセルアレイは、コア部２６に設けられ、転送された当該ワンホット信号に基づき動作する。第２のメモリセルアレイは、コア部２６に設けられ、複数のアドレス信号の前記一部以外のアドレス信号のレベルシフト信号に基づき動作する。
【0076】
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
【0077】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0078】
１：Ｉ／Ｏバッファ、２：制御回路、３：プリデコーダ、４：第１の回路部、５：レベルシフタ、５Ｂ：レベルシフタ、６：第２の回路部、１０：不揮発性メモリ部、１１：ファイナルデコーダ、１２：データ読み出し／書き込み回路、１４：カラムデコーダ、１６：ロウデコーダ、１８：メモリセルアレイ、２４：周辺部、２６：コア部、３０：第１の電源線、３２：第２の電源線、４０：配線、４２：第１のＤＦＦ回路、４４：第１のＸＯＲ回路、５０：配線、６０：配線、６８：遅延回路、７０：配線、７２：第２のＤＦＦ回路、７４：第２のＸＯＲ回路、７６：寄生容量、８０：配線、８６：配線、１００：半導体記憶装置、２０３：インバータ、２０２、２０２Ａ、２０２Ｂ、２０２Ｃ、２０２Ｄ、２０２Ｅ、２０２Ｆ：５入力ＡＮＤ、ＢＬＫ、ＢＬＫ１、ＢＬＫ２，ＢＬＫ３、ＢＬＫ４、ＢＬＫｐ－１、ＢＬＫｐ：不揮発性メモリ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】