特開 2022-49822 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022049822

(43)【公開日】2022-03-30

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11573 20170101AFI20220323BHJP

   H01L 27/11582 20170101ALI20220323BHJP

   H01L 27/11556 20170101ALI20220323BHJP

   H01L 21/336 20060101ALI20220323BHJP

   H01L 27/11526 20170101ALI20220323BHJP

【ＦＩ】

H01L27/11573

H01L27/11582

H01L27/11556

H01L29/78 371

H01L27/11526

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2020156055

(22)【出願日】2020-09-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】特許業務法人サクラ国際特許事務所

(72)【発明者】

【氏名】河野 満智人

(72)【発明者】

【氏名】泉田 貴士

(72)【発明者】

【氏名】上地 忠良

(72)【発明者】

【氏名】嶌根 猛

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083GA06

5F083GA10

5F083GA21

5F083GA25

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083MA06

5F083MA16

5F083MA19

5F083NA01

5F083NA03

5F083PR06

5F083ZA01

5F083ZA25

5F101BA02

5F101BA45

5F101BB05

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BD35

5F101BE02

5F101BE05

5F101BE06

5F101BF03

5F101BF09

5F101BH21

(57)【要約】

【課題】高い信頼性を有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルアレイを含む第１の領域と、周辺回路を含む第２の領域と、を具備する。第２の領域は、半導体基板を備える。半導体基板は、第１の表面と、第２の表面と、第１および第２の表面の間の半導体領域と、第１の表面に設けられ、ドナー濃度が半導体領域よりも高いｎ型半導体領域と、第２の表面に設けられる破砕領域と、破砕領域とｎ型半導体領域との間に設けられ、半導体基板の厚さ方向においてｎ型半導体領域よりも第２の表面に近く、アクセプタ濃度が半導体領域よりも高いｐ型半導体領域と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

メモリセルアレイを含む第１の領域と、周辺回路を含む第２の領域と、を具備し、
前記第２の領域は、半導体基板を備え、
前記半導体基板は、
第１の表面と、
第２の表面と、
前記第１および第２の表面の間の半導体領域と、
前記第１の表面に設けられ、ドナー濃度が前記半導体領域よりも高いｎ型半導体領域と、
前記第２の表面に設けられた破砕領域と、
前記破砕領域と前記ｎ型半導体領域との間に設けられ、前記半導体基板の厚さ方向において前記ｎ型半導体領域よりも前記第２の表面に近く、アクセプタ濃度が前記半導体領域よりも高いｐ型半導体領域と、
を含む、半導体記憶装置。

【請求項2】

前記半導体基板の厚さは、２μｍ以上１０μｍ以下である、請求項１に記載の半導体記憶装置。

【請求項3】

前記ｎ型半導体領域の前記ドナー濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である、請求項１または請求項２に記載の半導体記憶装置。

【請求項4】

前記ｐ型半導体領域の前記アクセプタ濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である、請求項１ないし請求項３のいずれか一項に記載の半導体記憶装置。

【請求項5】

前記ｐ型半導体領域は、前記第２の表面に沿って前記第２の領域にわたって延在する、請求項１ないし請求項４のいずれか一項に記載の半導体記憶装置。

【請求項6】

配線基板と、
前記配線基板の上に積層された複数のメモリチップを含むチップ積層体と、
前記チップ積層体を覆う絶縁樹脂層と、
を具備し、
前記複数のメモリチップの少なくとも一つは、メモリセルアレイを含む第１の領域と、周辺回路を含む第２の領域と、を備え、
前記第２の領域は、半導体基板を備え、
前記半導体基板は、
第１の表面と、
第２の表面と、
前記第１および第２の表面の間の半導体領域と、
前記第１の表面に設けられ、ドナー濃度が前記半導体領域よりも高いｎ型半導体領域と、
前記第２の表面に設けられた破砕領域と、
前記破砕領域と前記ｎ型半導体領域との間に設けられ、前記半導体基板の厚さ方向において前記ｎ型半導体領域よりも前記第２の表面に近く、アクセプタ濃度が前記半導体領域よりも高いｐ型半導体領域と、
を含み、
前記破砕領域は、前記絶縁樹脂層に接する、半導体記憶装置。

【請求項7】

前記半導体基板の厚さは、２μｍ以上１０μｍ以下である、請求項６に記載の半導体記憶装置。

【請求項8】

前記ｎ型半導体領域の前記ドナー濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である、請求項６または請求項７に記載の半導体記憶装置。

【請求項9】

前記ｐ型半導体領域の前記アクセプタ濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である、請求項６ないし請求項８のいずれか一項に記載の半導体記憶装置。

【請求項10】

前記ｐ型半導体領域は、前記第２の表面に沿って前記第２の領域にわたって延在する、請求項６ないし請求項９のいずれか一項に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

近年、配線基板上に積層された複数のメモリチップを含む半導体記憶装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許公開２０１９／００８１０１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

発明が解決しようとする課題の一つは、高い信頼性を有する半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、メモリセルアレイを含む第１の領域と、周辺回路を含む第２の領域と、を具備する。第２の領域は、半導体基板を備える。半導体基板は、第１の表面と、第２の表面と、第１および第２の表面の間の半導体領域と、第１の表面に設けられ、ドナー濃度が半導体領域よりも高いｎ型半導体領域と、第２の表面に設けられる破砕領域と、破砕領域とｎ型半導体領域との間に設けられ、半導体基板の厚さ方向においてｎ型半導体領域よりも第２の表面に近く、アクセプタ濃度が半導体領域よりも高いｐ型半導体領域と、を含む。

【図面の簡単な説明】

【0006】

【図1】半導体記憶装置の構造例を説明するための断面模式図である。

【図2】メモリチップの構成例を示すブロック図である。

【図3】メモリセルアレイの回路構成を示す回路図である。

【図4】メモリチップの第１の構造例を示す断面模式図である。

【図5】電界効果トランジスタの構造例を示す断面模式図である

【図6】メモリピラーの構造例を示す断面模式図である。

【図7】メモリチップの第２の構造例を示す断面模式図である。

【図8】メモリチップの第３の構造例を示す断面模式図である。

【図9】電界効果トランジスタの状態を示す模式図である。

【図10】電界効果トランジスタの状態を示す模式図である。

【発明を実施するための形態】

【0007】

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

【0008】

図１は、半導体記憶装置の構造例を説明するための断面模式図であり、配線基板１の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。半導体記憶装置は、配線基板１と、チップ積層体２と、ボンディングワイヤ３と、絶縁樹脂層４と、を具備する。

【0009】

配線基板１は、表面１ａと、表面１ａの反対側の表面１ｂと、表面１ａに設けられた複数の外部接続端子１ｃと、表面１ｂに設けられた複数のボンディングパッド１ｄと、を有する。配線基板１の例は、プリント配線板（ＰＷＢ）を含む。

【0010】

外部接続端子１ｃは、例えば金、銅、はんだ等を用いて形成される。外部接続端子１ｃは、例えば、錫－銀系、錫－銀－銅系の鉛フリーはんだを用いて形成されてもよい。また、複数の金属材料の積層を用いて外部接続端子１ｃを形成してもよい。なお、図１では、導電性ボールを用いて外部接続端子１ｃを形成しているが、バンプを用いて外部接続端子１ｃを形成してもよい。

【0011】

複数のボンディングパッド１ｄは、配線基板１の内部配線を介して複数の外部接続端子１ｃに接続される。複数のボンディングパッド１ｄは、例えば銅、銀、金、またはニッケル等の金属元素を含有する。例えば、電解めっき法または無電解めっき法等により上記材料を含むめっき膜を形成することにより複数のボンディングパッド１ｄを形成してもよい。また、導電性ペーストを用いて複数のボンディングパッド１ｄを形成してもよい。

【0012】

チップ積層体２は、複数のメモリチップ２ａを含む。複数のメモリチップ２ａは、例えば配線基板１の表面１ｂの上に段々に積層される。換言すると、複数のメモリチップ２ａは、互いに部分的に重畳する。複数のメモリチップ２ａは、例えばダイアタッチフィルム等の接着層を挟んで互いに接着される。図１に示すチップ積層体２は、４つのメモリチップ２ａを有するが、メモリチップ２ａの数は、図１に示す数に限定されない。

【0013】

複数のメモリチップ２ａのそれぞれは、複数の接続パッド２ｂを有する。複数のメモリチップ２ａは、複数のボンディングワイヤ３を介して並列に接続されるとともにボンディングパッド１ｄに直列に接続される。

【0014】

絶縁樹脂層４は、チップ積層体２を覆う。絶縁樹脂層４は、酸化シリコン（ＳｉＯ_２）等の無機充填材を含有し、例えば無機充填材を有機樹脂等と混合した封止樹脂を用いてトランスファモールド法、コンプレッションモールド法、インジェクションモールド法等のモールド法により形成される。

【0015】

図２は、メモリチップ２ａの構成例を示すブロック図である。メモリチップ２ａは、メモリセルアレイ２０と、コマンドレジスタ２１と、アドレスレジスタ２２と、シーケンサ２３と、ドライバ２４と、ローデコーダ２５と、センスアンプ２６と、を含む。

【0016】

メモリセルアレイ２０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の自然数である））を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリトランジスタＭＴの集合である。

【0017】

メモリセルアレイ２０は、複数のワード線ＷＬおよび複数のビット線ＢＬに接続される。各メモリトランジスタＭＴは、複数のワード線ＷＬの一つおよび複数のビット線ＢＬの一つに接続される。

【0018】

コマンドレジスタ２１は、メモリコントローラから受信したコマンド信号ＣＭＤを保持する。コマンド信号ＣＭＤは、例えば、シーケンサ２３に読み出し動作、書き込み動作、および消去動作を実行させる命令データを含む。

【0019】

アドレスレジスタ２２は、メモリコントローラから受信したアドレス信号ＡＤＤを保持する。アドレス信号ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線ＷＬ、およびビット線ＢＬの選択に用いられる。

【0020】

シーケンサ２３は、メモリチップ２ａの動作を制御する。シーケンサ２３は、例えばコマンドレジスタ２１に保持されたコマンド信号ＣＭＤに基づいてドライバ２４、ローデコーダ２５、およびセンスアンプ２６等を制御して、読み出し動作、書き込み動作、および消去動作等の動作を実行する。

【0021】

ドライバ２４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。ドライバ２４は、例えばＤＡコンバータを含む。そして、ドライバ２４は、例えば、アドレスレジスタ２２に保持されたページアドレスＰＡに基づいて、選択されたワード線ＷＬに対応する信号線に、生成した電圧を印加する。

【0022】

ローデコーダ２５は、アドレスレジスタ２２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ２０内の１つのブロックＢＬＫを選択する。そして、ローデコーダ２５は、例えば、選択されたワード線ＷＬに対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。

【0023】

センスアンプ２６は、書き込み動作において、メモリコントローラから受信した書き込みデータＤＡＴに応じて、各ビット線ＢＬに所望の電圧を印加する。また、センスアンプ２６は、読み出し動作において、ビット線ＢＬの電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラに転送する。

【0024】

メモリチップ２ａとメモリコントローラとの間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、メモリチップ２ａとメモリコントローラとの間の通信は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏを使用する。

【0025】

コマンドラッチイネーブル信号ＣＬＥは、メモリチップ２ａが受信した入出力信号Ｉ／Ｏがコマンド信号ＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス信号ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力をメモリチップ２ａに命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力をメモリチップ２ａに命令する信号である。

【0026】

レディビジー信号ＲＢｎは、メモリチップ２ａがメモリコントローラからの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラに通知する信号である。

【0027】

入出力信号Ｉ／Ｏは、例えば、８ビット幅の信号であり、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、書き込みデータ信号ＤＡＴ等の信号を含むことができる。

【0028】

以上で説明したメモリチップ２ａおよびメモリコントローラは、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置の例は、例えばＳＤカードのようなメモリカードや、ソリッドステートドライブ（ＳＳＤ）を含む。

【0029】

次に、メモリセルアレイ２０の回路構成例について説明する。図３は、メモリセルアレイ２０の回路構成を示す回路図である。図３は、ブロックＢＬＫ０を例示するが、他のブロックＢＬＫの構成も同じである。

【0030】

ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図３は、３つのストリングユニットＳＵ（ＳＵ０～ＳＵ２）を図示しているが、ストリングユニットＳＵの数は、特に限定されない。

【0031】

各ＮＡＮＤストリングＮＳは、複数のビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の自然数である））の一つに接続される。各ＮＡＮＤストリングＮＳは、メモリトランジスタＭＴと、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を含む。

【0032】

メモリトランジスタＭＴは、制御ゲートと、電荷蓄積層と、を含み、データを不揮発に保持する。図３は、複数のメモリトランジスタＭＴ（ＭＴ０～ＭＴ（Ｍ－１）（Ｍは２以上の自然数））を図示するが、メモリトランジスタＭＴの数は、特に限定されない。なお、各ＮＡＮＤストリングＮＳは、メモリトランジスタＭＴの構造と同じ構造を有するが、データの保持には使用されないダミーメモリトランジスタを含んでいてもよい。

【0033】

メモリトランジスタＭＴは、それぞれ電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。

【0034】

選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用
される。選択トランジスタＳＴ１の数は、特に限定されない。

【0035】

選択トランジスタＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ２の数は、特に限定されない。

【0036】

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリトランジスタＭＴの一端に接続される。直列に接続されたメモリトランジスタＭＴの他端は、選択トランジスタＳＴ２のドレインに接続される。

【0037】

同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。各ストリングユニットＳＵの選択トランジスタＳＴ１のゲートは、それぞれ対応する選択ゲート線ＳＧＤに接続される。メモリトランジスタＭＴの制御ゲートは、それぞれ対応するワード線ＷＬに接続される。選択トランジスタＳＴ２のゲートは、対応する選択ゲート線ＳＧＳに接続される。

【0038】

同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で接続される。

【0039】

（メモリチップ２ａの第１の構造例）
図４は、メモリチップ２ａの第１の構造例を示す断面模式図であり、半導体基板２００の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。

【0040】

図４に示すメモリチップ２ａは、図２に示すメモリセルアレイ２０を含む第１の領域Ｒ１と、メモリセルアレイ２０の下方に、図２に示すコマンドレジスタ２１、アドレスレジスタ２２、シーケンサ２３、ドライバ２４、ローデコーダ２５、センスアンプ２６等の周辺回路を含む第２の領域Ｒ２と、を具備する。

【0041】

図４は、半導体基板２００に設けられた電界効果トランジスタ（ＦＥＴ）ＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐと、導電層２２１と、導電層２２２と、導電層２２３と、ソース線ＳＬと、メモリピラーＭＰと、選択ゲート線ＳＧＳと、ワード線ＷＬ（ワード線ＷＬ０～ワード線ＷＬ（Ｍ－１）と、選択ゲート線ＳＧＤと、ビット線ＢＬと、導電層２３１と、導電層２３２と、導電層２３３と、を図示する。各構成要素の間は、必要に応じて絶縁層が設けられる。

【0042】

半導体基板２００は、表面２００ａと、表面２００ｂと、半導体領域２１０と、ｎ型半導体領域（ｎウェルともいう）２１１ｎと、ｐ型半導体領域（ｐウェルともいう）２１１ｐと、破砕領域２１２と、ｐ型半導体領域２１３と、を含む。

【0043】

半導体基板２００は、研削加工により薄く加工されており、その厚さは、例えば２μｍ以上１０μｍ以下であることが好ましい。２μｍ以上にすることにより、ｎ型半導体領域２１１ｎの幅を広げやすくできる。また、１０μｍ以下にすることにより、リーク電流の発生を抑制できる。

【0044】

半導体領域２１０は、表面２００ａと表面２００ｂとの間であって、ｎ型半導体領域２１１ｎとｐ型半導体領域２１３との間、およびｐ型半導体領域２１１ｐとｐ型半導体領域２１３との間に配置される。半導体領域２１０は、例えばボロン等のアクセプタ不純物を含んでいてもよい。半導体領域２１０のアクセプタ濃度は、例えば１×１０^１３ｃｍ^－３以上１×１０^１６ｃｍ^－３以下である。

【0045】

ｎ型半導体領域２１１ｎは、表面２００ａに設けられる。ｎ型半導体領域２１１ｎは、電界効果トランジスタＴＲ_Ｐのチャネル形成領域を形成する。ｎ型半導体領域２１１ｎは、例えばリン等のドナー不純物を含む。ｎ型半導体領域２１１ｎは、半導体領域２１０よりもドナー濃度が高い。ｎ型半導体領域２１１ｎのドナー濃度は、例えば１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下が好ましい。これにより、電界効果トランジスタＴＲ_Ｐに要求される絶縁耐圧、リーク電流、寿命等の条件を満たすことができる。

【0046】

ｐ型半導体領域２１１ｐは、表面２００ａに設けられる。ｐ型半導体領域２１１ｐは、電界効果トランジスタＴＲ_Ｎのチャネル形成領域を形成する。ｐ型半導体領域２１１ｐは、例えばボロン等のアクセプタ不純物を含む。ｐ型半導体領域２１１ｐは、半導体領域２１０よりもアクセプタ濃度が高い。ｐ型半導体領域２１１ｐのアクセプタ濃度は、例えば１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下が好ましい。これにより、電界効果トランジスタＴＲ_Ｎに要求される絶縁耐圧、リーク電流、寿命等の条件を満たすことができる。

【0047】

破砕領域２１２は、ゲッタリングドライポリッシュ等の研削加工を用いて半導体基板２００を薄くする際に加工面に形成される領域であって、例えば結晶欠陥や結晶歪み等を含む。ゲッタリングドライポリッシュは、半導体基板２００を研削して破砕領域２１２を残しつつゲッタリング効果を発揮する程度の小さな傷を形成する方法である。

【0048】

破砕領域２１２は、表面２００ｂに設けられる。破砕領域２１２は、表面２００ｂとｐ型半導体領域２１３との間に設けられる。破砕領域２１２は、図１に示す絶縁樹脂層４に接する。破砕領域２１２は、表面２００ｂの少なくとも一部に沿って延在する。破砕領域２１２は、表面に凹凸を有し、中心平均粗さが例えば０．８ｎｍ以上０．４μｍ以下、最大高さが４０ｎｍ以上である。破砕領域２１２により、例えば半導体基板２００における金属汚染や結晶面に沿ったへき開を抑制できる。

【0049】

ｐ型半導体領域２１３は、破砕領域２１２とｎ型半導体領域２１１ｎとの間に設けられる。ｐ型半導体領域２１３は、例えば表面２００ｂに沿って第２の領域Ｒ２にわたって延在する。これに限定されず、ｐ型半導体領域２１３は、複数のｎ型半導体領域２１１ｎに重畳するように表面２００ｂの一部のみに沿って延在してもよい。

【0050】

ｐ型半導体領域２１３は、ボロン等のアクセプタ不純物を含有する。ｐ型半導体領域２１３は、半導体領域２１０よりもアクセプタ濃度が高い。ｐ型半導体領域２１３のアクセプタ濃度は、例えば１×１０^１４ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であることが好ましい。１×１０^１７ｃｍ^－３以下にすることにより半導体基板２００を薄くしても基板表面にアクセプタ不純物が拡散することを抑制できる。また、１×１０^１４ｃｍ^－３以上にすることにより、例えば電界効果トランジスタＴＲ_Ｎの空乏層の過度な広がりを抑制できる。

【0051】

ｐ型半導体領域２１３は、半導体基板２００の厚さ方向（Ｚ軸方向）においてｎ型半導体領域２１１ｎよりも表面２００ｂに近い。ｐ型半導体領域２１３は、半導体基板２００の厚さ方向の中央部よりも表面２００ｂに近い位置にアクセプタ濃度のピークを示す。ｐ型半導体領域２１３は、例えば表面２００ｂ側からアクセプタ不純物を注入し、その後レーザーアニール等の熱処理により注入された不純物を活性化させることにより形成できる。

【0052】

次に、電界効果トランジスタＴＲ_Ｎ、電界効果トランジスタＴＲ_Ｐ等の電界効果トランジスタの構造例について説明する。図５は、電界効果トランジスタの構造例を示す断面模式図である。電界効果トランジスタは、不純物領域２１４と、ゲート絶縁膜２１５と、ゲート電極２１６と、絶縁膜２１７と、絶縁膜２１８と、を具備する。なお、上記電界効果トランジスタは、高速動作を目的とした超低圧耐圧トランジスタであり、例えば低電圧駆動および高速動作が可能な周辺回路に適用可能である。電界効果トランジスタＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐのそれぞれは、上記周辺回路のいずれかを構成する。

【0053】

不純物領域２１４は、電界効果トランジスタのソース領域またはドレイン領域を構成する。不純物領域は、例えばドナー不純物またはアクセプタ不純物が挙げられる。一対の不純物領域２１４は、それぞれ複数のコンタクトプラグの一つに接続される。

【0054】

電界効果トランジスタは、不純物領域２１４の間にチャネル形成領域を有する。電界効果トランジスタＴＲ_Ｐは、ｎ型半導体領域２１１ｎにチャネル形成領域を有する。電界効果トランジスタＴＲ_Ｎは、ｐ型半導体領域２１１ｐにチャネル形成領域を有する。

【0055】

ゲート絶縁膜２１５は、半導体基板２００の上に設けられる。ゲート絶縁膜２１５は、例えば酸化シリコン膜を含む。

【0056】

ゲート電極２１６は、ゲート絶縁膜２１５の上に設けられる。ゲート電極２１６は、例えばドープされた炭素を含有するポリシリコン層、ドープされたリンを含有するポリシリコン層、チタン層、窒化チタンまたは窒化タングステンを含む金属窒化物層、タングステン層等の導電層を含む。これらの導電層を順に積層してゲート電極２１６を構成してもよい。ゲート電極２１６は、複数のコンタクトプラグの一つに接続される。

【0057】

絶縁膜２１７は、ゲート電極２１６の上に設けられる。絶縁膜２１７は、例えばゲート電極２１６の上にコンタクトプラグを形成する際のエッチングストッパとして機能する。絶縁膜２１７は、例えば窒化シリコン（ＳｉＮ）膜である。

【0058】

絶縁膜２１８は、第１の絶縁層と、第１の絶縁層の上に設けられた第２の絶縁層と、を含む。第１の絶縁層および第２の絶縁層は、ゲート電極２１６および絶縁膜２１７の積層の側面に設けられ、当該積層の厚さ方向に沿って延在する。第１の絶縁層は、例えば二酸化シリコン（ＳｉＯ_２）層である。第２の絶縁層は、例えば窒化シリコン（ＳｉＮ）層である。絶縁膜２１８は、電界効果トランジスタＴＲ_Ｎ、電界効果トランジスタＴＲ_Ｐ等の電界効果トランジスタのサイドウォールとして機能する。

【0059】

導電層２２１、導電層２２２、導電層２２３は、複数のコンタクトプラグを介して電界効果トランジスタのソースまたはドレインに接続される。

【0060】

ソース線ＳＬは、電界効果トランジスタの上方に設けられる。選択ワード線ＳＧＳは、ソース線ＳＬの上方に設けられる。ワード線ＷＬは、選択ワード線ＳＧＳの上方に順に設けられる。選択ワード線ＳＧＤは、複数のワード線ＷＬの上方に設けられる。ビット線ＢＬは、選択ワード線ＳＧＤの上方に設けられる。

【0061】

メモリピラーＭＰは、選択ワード線ＳＧＳ、複数のワード線ＷＬ、および選択ワード線ＳＧＤを含む積層体を貫通して延在する。ここで、メモリピラーＭＰの構造例について説明する。図６は、メモリピラーＭＰの構造例を示す断面模式図である。図６は、導電層２４１と、絶縁層２４２と、ブロック絶縁膜２５１と、電荷蓄積膜２５２と、トンネル絶縁膜２５３と、半導体層２５４と、コア絶縁層２５５と、キャップ層２５６と、導電層２３１と、を図示する。

【0062】

導電層２４１および絶縁層２４２は、交互に積層されて積層体を構成する。複数の導電層２４１は、選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤをそれぞれ構成する。導電層２４１は、金属材料を含む。絶縁層２４２は、例えば酸化シリコンを含む。

【0063】

ブロック絶縁膜２５１、電荷蓄積膜２５２、トンネル絶縁膜２５３、半導体層２５４、およびコア絶縁層２５５は、メモリピラーＭＰを構成する。メモリピラーＭＰの各構成要素は、Ｚ軸方向に沿って延伸する。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。また、ブロック絶縁膜２５１、電荷蓄積膜２５２、およびトンネル絶縁膜２５３は、導電層２４１と絶縁層２４２との積層体と半導体層２５４との間にメモリ層を構成する。

【0064】

ブロック絶縁膜２５１、トンネル絶縁膜２５３、およびコア絶縁層２５５は、例えば酸化シリコンを含む。電荷蓄積膜２５２は、例えば窒化シリコンを含む。半導体層２５４およびキャップ層２５６は、例えばポリシリコンを含む。

【0065】

より具体的には、複数の導電層２４１を貫通してメモリピラーに対応するホールが形成される。ホールの側面にはブロック絶縁膜２５１、電荷蓄積膜２５２、及びトンネル絶縁膜２５３が順次積層されている。そして、側面がトンネル絶縁膜２５３に接するように半導体層２５４が形成される。

【0066】

半導体層２５４は、Ｚ軸方向に沿って導電層２４１と絶縁層２４２との積層体を貫通する。半導体層２５４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴのチャネル形成領域を有する。よって、半導体層２５４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴの電流経路を接続する信号線として機能する。

【0067】

コア絶縁層２５５は、半導体層２５４の内側に設けられる。コア絶縁層２５５は、半導体層２５４に沿って延在する。

【0068】

キャップ層２５６は、半導体層２５４およびコア絶縁層２５５の上に設けられるとともに、トンネル絶縁膜２５３に接する。

【0069】

導電層２３１の一つは、コンタクトプラグを介してキャップ層２５６に接する。導電層２３１の一つは、ビット線ＢＬを構成する。導電層２３１は、金属材料を含む。

【0070】

メモリピラーＭＰおよび各ワード線ＷＬを構成する導電層２４１は、メモリトランジスタＭＴを構成する。メモリピラーＭＰおよび選択ゲート線ＳＧＤを構成する導電層２４１は、選択トランジスタＳＴ１を構成する。メモリピラーＭＰおよび各選択ゲート線ＳＧＳを構成する導電層２４１は、選択トランジスタＳＴ２を構成する。

【0071】

（メモリチップ２ａの第２の構造例）
図７は、メモリチップ２ａの第２の構造例を示す断面模式図であり、半導体基板２００の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。なお、メモリチップ２ａの第１の構造例と同じ構成要素については、第１の構造例の説明を適宜援用できる。

【0072】

図７に示すメモリチップ２ａは、図２に示すメモリセルアレイ２０を含む第１の領域Ｒ１と、メモリセルアレイ２０の隣に並置され、図２に示すコマンドレジスタ２１、アドレスレジスタ２２、シーケンサ２３、ドライバ２４、ローデコーダ２５、センスアンプ２６等の周辺回路を含む第２の領域Ｒ２と、を具備する。

【0073】

図７は、半導体基板２００に設けられた電界効果トランジスタ（ＦＥＴ）ＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐと、導電層２２１と、メモリピラーＭＰと、選択ゲート線ＳＧＳと、ワード線ＷＬ（ワード線ＷＬ０～ワード線ＷＬ（Ｍ－１）と、選択ゲート線ＳＧＤと、ビット線ＢＬと、導電層２３１と、を図示する。

【0074】

半導体基板２００は、ｐ型半導体領域２１９ｐをさらに含む。ｐ型半導体領域２１９ｐは、メモリセルアレイ２０の下方に設けられ、表面２００ａに設けられる。ｐ型半導体領域２１９ｐは、例えばボロン等のアクセプタ不純物を含む。ｐ型半導体領域２１９ｐは、半導体領域２１０よりもアクセプタ濃度が高い。ｐ型半導体領域２１９ｐは、コンタクトプラグを介して図示しないソース線ＳＬに接続される。

【0075】

電界効果トランジスタＴＲ_Ｎ、電界効果トランジスタＴＲ_Ｐ等の電界効果トランジスタの構造例は、図５に示す構造と同じであるため、ここでは説明を省略する。

【0076】

メモリピラーＭＰは、選択ワード線ＳＧＳ、複数のワード線ＷＬ、および選択ワード線ＳＧＤを含む積層体を貫通してｐ型半導体領域２１９ｐに接続される。メモリピラーＭＰの構造例は、図６に示す構造と同じであるため、ここでは説明を省略する。

【0077】

（メモリチップ２ａの第３の構造例）
図８は、メモリチップ２ａの第１の構造例を示す断面模式図であり、半導体基板２００の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。なお、メモリチップ２ａの第１の構造例と同じ構成要素については、第１の構造例の説明を適宜援用できる。

【0078】

図８に示すメモリチップ２ａは、メモリセルアレイ２０を含む第１の領域Ｒ１と、メモリセルアレイ２０の隣に並置され、コマンドレジスタ２１、アドレスレジスタ２２、シーケンサ２３、ドライバ２４、ローデコーダ２５、センスアンプ２６等の周辺回路を含む第２の領域Ｒ２と、を具備する。第１の領域Ｒ１および第２の領域Ｒ２は、別々の基板に設けられ、基板同士を貼り合わせることにより接合されている。

【0079】

図８は、半導体基板２００に設けられた電界効果トランジスタ（ＦＥＴ）ＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐと、導電層２２１と、導電層２２４と、導電層２２５と、基板３００に設けられたメモリピラーＭＰと、選択ゲート線ＳＧＳと、ワード線ＷＬ（ワード線ＷＬ０～ワード線ＷＬ（Ｍ－１）と、選択ゲート線ＳＧＤと、ビット線ＢＬと、導電層２３１と、導電層２３４と、接続パッド２６１と、接続パッド２６２と、を図示する。

【0080】

半導体基板２００は、図４に示す構造と同じであるため、ここでは説明を省略する。

【0081】

電界効果トランジスタＴＲ_Ｎ、電界効果トランジスタＴＲ_Ｐ等の電界効果トランジスタの構造例は、図５に示す構造と同じであるため、ここでは説明を省略する。

【0082】

メモリピラーＭＰは、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、および選択ゲート線ＳＧＤを含む積層体を貫通して基板３００に接続され、基板３００を介して図示しないソース線ＳＬに接続される。その他のメモリピラーＭＰの構造例は、図６に示す構造と同じであるため、ここでは説明を省略する。

【0083】

導電層２２５の一つは、コンタクトプラグ並びに導電層２２１および導電層２２４を介して電界効果トランジスタＴＲ_Ｎ、電界効果トランジスタＴＲ_Ｐ等の電界効果トランジスタのソースまたはドレインに接続される。

【0084】

導電層２３４の一つは、コンタクトプラグおよび導電層２３１を介して基板３００に接続される。導電層２３４の他の一つは、コンタクトプラグを介してビット線ＢＬに接続される。導電層２３４の別の他の一つは、コンタクトプラグおよび導電層２３１を介して選択ゲート線ＳＧＳ、複数のワード線ＷＬ、または選択ゲート線ＳＧＤに接続される。

【0085】

接続パッド２６１は、半導体基板２００側の接続パッドである。接続パッド２６１は、コンタクトプラグを介して導電層２２５に接続される。接続パッド２６１は、例えば銅や銅合金等の金属材料を含む。

【0086】

接続パッド２６２は、基板３００側の接続パッドである。接続パッド２６２は、コンタクトプラグを介して導電層２３４に接続される。接続パッド２６２は、例えば銅や銅合金等の金属材料を含む。

【0087】

接続パッド２６１および接続パッド２６２は、例えば金属間の元素拡散、ファンデルワールス力、体積膨張や溶融による再結晶化等により直接接合される。さらに、絶縁物同士の元素拡散、ファンデルワールス力、脱水縮合やポリマー化等の化学反応等により直接接合することにより、別々の基板に設けられた第１の領域Ｒ１および第２の領域Ｒ２を貼り合わせることができる。

【0088】

基板３００は、特に限定されないが、例えば配線基板を用いてもよい。基板３００は、例えば表面に複数の電極パッドを有する。複数の電極パッドは、メモリピラーＭＰやコンタクトプラグに接続される。

【0089】

第１ないし第３の構造例で挙げたような半導体記憶装置では、消去動作時にドライバ２４により消去用電圧（ＶＥＲＡ）を生成してメモリセルアレイ２０に供給するが、ゲッタリングドライポリシング等の研削加工により薄く加工されたメモリチップ２ａでは、消去用電圧が所定の値以上に上昇せずに飽和する不良が発生することがある。この不良は、半導体記憶装置の動作不良を引き起こす可能性がある。

【0090】

上記不良の原因の一つとしては、破砕領域２１２を介するリーク電流が考えられる。図９および図１０は、電界効果トランジスタの状態を示す模式図である。ｎ型半導体領域２１１ｎに所定の正電圧である電圧Ｖ_{ｎｗｅｌｌ}を印加すると、半導体領域２１０において空乏層２２０が形成される。

【0091】

仮に、ｐ型半導体領域２１３を形成しない場合、空乏層２２０は、図９に示すように、破砕領域２１２に接触する。空乏層２２０が破砕領域２１２と接触すると、例えば破砕領域２１２を介してリーク電流が発生し、別のｎ型半導体領域に電流が流れてしまうことがある。これに限定されず、例えば破砕領域２１２でキャリアの生成再結合も上記不良の原因の一つと考えられる。

【0092】

これに対し、本実施形態の半導体記憶装置では、ｐ型半導体領域２１３を形成することにより、図１０に示すように、空乏層２２０が破砕領域２１２まで広がることを抑制できる。これにより、消去用電圧の飽和を抑制できる。よって、高い信頼性を有する半導体装置を提供できる。

【0093】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0094】

１…配線基板、１ａ…表面、１ｂ…表面、１ｃ…外部接続端子、１ｄ…ボンディングパッド、２…チップ積層体、２ａ…メモリチップ、２ｂ…接続パッド、３…ボンディングワイヤ、４…絶縁樹脂層、２０…メモリセルアレイ、２１…コマンドレジスタ、２２…アドレスレジスタ、２３…シーケンサ、２４…ドライバ、２５…ローデコーダ、２６…センスアンプ、２００…半導体基板、２００ａ…表面、２００ｂ…表面、２１０…半導体領域、２１１ｎ…ｎ型半導体領域、２１１ｐ…ｐ型半導体領域、２１２…破砕領域、２１３…ｐ型半導体領域、２１４…不純物領域、２１５…ゲート絶縁膜、２１５…空乏層、２１６…ゲート電極、２１７…絶縁膜、２１８…絶縁膜、２１９ｐ…ｐ型半導体領域、２２１…導電層、２２２…導電層、２２３…導電層、２３１…導電層、２３２…導電層、２３３…導電層、２４１…導電層、２４２…絶縁層、２５１…ブロック絶縁膜、２５２…電荷蓄積膜、２５３…トンネル絶縁膜、２５４…半導体層、２５５…コア絶縁層、２５６…キャップ層、２６１…接続パッド、２６２…接続パッド、３００…基板。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】