特開 2022-49837 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022049837

(43)【公開日】2022-03-30

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/316 20060101AFI20220323BHJP

   H01L 29/786 20060101ALI20220323BHJP

   H01L 27/11582 20170101ALI20220323BHJP

   H01L 27/11556 20170101ALI20220323BHJP

   H01L 21/336 20060101ALI20220323BHJP

【ＦＩ】

H01L21/316 S

H01L29/78 613B

H01L27/11582

H01L27/11556

H01L29/78 371

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2020156082

(22)【出願日】2020-09-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】特許業務法人サクラ国際特許事務所

(72)【発明者】

【氏名】佐藤 寛暢

【テーマコード（参考）】

5F058

5F083

5F101

5F110

【Ｆターム（参考）】

5F058BA09

5F058BB01

5F058BB02

5F058BB06

5F058BB07

5F058BC02

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5F058BF52

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5F058BH10

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5F083EP02

5F083EP18

5F083EP22

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5F083EP47

5F083EP48

5F083EP76

5F083ER03

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5F083ER19

5F083ER22

5F083GA10

5F083HA02

5F083JA02

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5F083JA19

5F083JA32

5F083JA33

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5F083KA01

5F083KA05

5F083KA11

5F083LA12

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5F083MA06

5F083MA16

5F083MA19

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5F083ZA01

5F083ZA13

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5F101BA45

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5F110GG01

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5F110GG04

5F110HK04

5F110HK09

5F110NN03

5F110NN22

5F110NN23

5F110NN24

5F110NN27

5F110QQ04

5F110QQ05

(57)【要約】

【課題】高い信頼性を有する半導体装置を提供することである。
【解決手段】実施形態の半導体装置の製造方法は、第１の対象物の上に第１の膜と第２の膜とを交互に積層して多層膜を形成する工程と、多層膜を部分的に除去することにより、少なくとも一つの積層体と、凹部と、を形成する工程と、無機材料と有機材料とを含む複合材料を、凹部内に塗布することにより、凹部を埋める誘電体層を形成する工程と、酸化性ガスに誘電体層を曝露して無機材料を酸化させるとともに有機材料の少なくとも一部を誘電体層から除去する工程と、を具備する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の対象物の上に第１の膜と第２の膜とを交互に積層して多層膜を形成する工程と、
前記多層膜を部分的に除去することにより、少なくとも一つの積層体と、凹部と、を形成する工程と、
無機材料と有機材料とを含む複合材料を、前記凹部内に塗布することにより、前記凹部を埋める第１の誘電体層を形成する工程と、
酸化性ガスに前記第１の誘電体層を曝露して前記無機材料を酸化させるとともに前記有機材料の少なくとも一部を前記第１の誘電体層から除去する工程と、
を具備する、半導体装置の製造方法。

【請求項2】

前記無機材料は、シリコン、チタン、タングステン、ハフニウム、ジルコニウム、およびアルミニウムからなる群より選ばれる少なくとも一つの元素を含む、請求項１に記載の方法。

【請求項3】

前記凹部のアスペクト比は、０．６以上である、請求項１または請求項２に記載の方法。

【請求項4】

前記酸化性ガスは、オゾンを含む、請求項１ないし請求項３のいずれか一項に記載の方法。

【請求項5】

前記第１の誘電体層の密度は、１．９ｇ／ｃｍ^３以上２．０ｇ／ｃｍ^３以下である、請求項１ないし請求項４のいずれか一項に記載の方法。

【請求項6】

無機材料と有機材料とを含む複合材料を、第２の対象物の上に塗布することにより第２の誘電体層を形成する工程と、
前記第２の誘電体層を加工することにより、前記第２の誘電体層に凹部を形成する工程と、
酸化性ガスに前記第２の誘電体層を曝露して前記無機材料を酸化させるとともに前記有機材料の少なくとも一部を前記第２の誘電体層から除去する工程と、
前記凹部を埋める配線層を形成する工程と、
を具備する、半導体装置の製造方法。

【請求項7】

前記無機材料は、シリコン、チタン、タングステン、ハフニウム、ジルコニウム、およびアルミニウムからなる群より選ばれる少なくとも一つの元素を含む、請求項６に記載の方法。

【請求項8】

前記凹部は、ナノインプリントリソグラフィを用いて前記誘電体層を加工することにより形成される。請求項６または請求項７に記載の方法。

【請求項9】

前記酸化性ガスは、オゾンを含む、請求項１ないし請求項３のいずれか一項に記載の方法。

【請求項10】

前記酸化性ガスに前記誘電体層を曝露する前に、前記凹部を埋める有機材料層を形成する工程をさらに具備し、
前記有機材料層は、前記酸化性ガスに前記誘電体層とともに曝露されて除去される、請求項６ないし請求項９のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法に関する。

【背景技術】

【0002】

３次元メモリ等の半導体装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開２０１２／０２４１４１１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の発明が解決しようとする課題は、高い信頼性を有する半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態の半導体装置の製造方法は、第１の対象物の上に第１の膜と第２の膜とを交互に積層して多層膜を形成する工程と、多層膜を部分的に除去することにより、少なくとも一つの積層体と、凹部と、を形成する工程と、無機材料と有機材料とを含む複合材料を、凹部内に塗布することにより、凹部を埋める誘電体層を形成する工程と、酸化性ガスに誘電体層を曝露して無機材料を酸化させるとともに有機材料の少なくとも一部を誘電体層から除去する工程と、を具備する。

【図面の簡単な説明】

【0006】

【図1】半導体装置の製造方法の例を説明するためのフローチャートである

【図2】多層膜形成工程Ｓ１－１の例を説明するための断面模式図である。

【図3】多層膜加工工程Ｓ１－２の例を説明するための断面模式図である。

【図4】凹部ＤＡのアスペクト比を説明するための模式図である。

【図5】誘電体層形成工程Ｓ１－３の例を説明するための断面模式図である。

【図6】誘電体層形成工程Ｓ１－３における誘電体層３Ａの一部の拡大模式図である。

【図7】酸化工程Ｓ１－４の例を説明するための断面模式図である。

【図8】酸化工程Ｓ１－４における誘電体層３Ａの一部の拡大模式図である。

【図9】誘電体層加工工程Ｓ１－５の例を説明するための断面模式図である。

【図10】メモリの構成例を示すブロック図である。

【図11】メモリセルアレイ２００の回路構成を示す回路図である。

【図12】メモリの構造例を示す断面模式図である。

【図13】メモリピラーＭＰの構造例を示す断面模式図である。

【図14】半導体装置の製造方法の他の例を説明するためのフローチャートである。

【図15】誘電体層形成工程Ｓ２－１の例を説明するための断面模式図である。

【図16】誘電体層形成工程Ｓ２－１における誘電体層３Ｂの一部の拡大模式図である。

【図17】誘電体層加工工程Ｓ２－２の例を説明するための断面模式図である。

【図18】誘電体層加工工程Ｓ２－２の例を説明するための断面模式図である。

【図19】酸化工程Ｓ２－３の例を説明するための断面模式図である。

【図20】酸化工程Ｓ２－３における誘電体層３Ｂの一部の拡大模式図である。

【図21】配線層形成工程Ｓ２－４の例を説明するための断面模式図である。

【図22】配線層加工工程Ｓ２－５の例を説明するための断面模式図である。

【図23】図１２に示す周辺回路領域１２の構造例を示す断面模式図である。

【図24】半導体装置の製造方法の変形例を説明するためのフローチャートである。

【図25】有機材料層形成工程Ｓ２－６の例を説明するための断面模式図である。

【図26】酸化工程Ｓ２－３の例を説明するための断面模式図である。

【発明を実施するための形態】

【0007】

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

【0008】

＜第１の実施形態＞
図１は、半導体装置の製造方法の例を説明するためのフローチャートである。半導体装置の製造方法は、図１に示すように、多層膜形成工程Ｓ１－１と、多層膜加工工程Ｓ１－２と、誘電体層形成工程Ｓ１－３と、酸化工程Ｓ１－４と、誘電体層加工工程Ｓ１－５と、を具備する。

【0009】

［多層膜形成工程Ｓ１－１］
図２は、多層膜形成工程Ｓ１－１の例を説明するための断面模式図であり、対象物１ＡのＸ軸と、Ｘ軸に直交するとともにＸ軸に直交するＹ軸に直交するＺ軸と、を含むＸ－Ｚ断面の一部を示す。多層膜形成工程Ｓ１－１により、図２に示すように、対象物１Ａの上に多層膜２を形成する。

【0010】

対象物１Ａは、例えばシリコン基板、炭化ケイ素基板等の半導体基板、ガラス基板、石英基板、サファイア基板等の絶縁基板、またはＧａＡｓ基板等の化合物半導体基板を含む。対象物１Ａは、上記基板の上に絶縁層等の層をさらに有していてもよい。

【0011】

多層膜２は、対象物１Ａの上に第１の無機化合物膜２１と第２の無機化合物膜２２とを交互に積層することにより形成される。第１の無機化合物膜２１と第２の無機化合物膜２２との積層数は、図２に示す数に限定されない。

【0012】

第１の無機化合物膜２１は、犠牲層である。犠牲層は、導電層の形成に用いられる空洞を形成するための領域である。第１の無機化合物膜２１の例は、窒化シリコン膜を含む。

【0013】

第２の無機化合物膜２２は、絶縁層である。第２の無機化合物膜２２の例は、酸化シリコン膜を含む。

【0014】

［多層膜加工工程Ｓ１－２］
図３は、多層膜加工工程Ｓ１－２の例を説明するための断面模式図であり、対象物１ＡのＸ－Ｚ断面の一部を示す。多層膜加工工程Ｓ１－２により、図３に示すように、多層膜２を加工することにより、第１の無機化合物膜２１と第２の無機化合物膜２２との積層体２ａを少なくとも一つ形成するとともに、積層体２ａに隣接する凹部ＤＡを形成する。図３は、凹部ＤＡの例としてトレンチを図示しているが、これに限定されず、凹部ＤＡの他の例としてホールを形成してもよい。

【0015】

積層体２ａは凹部ＤＡに面する階段領域２ｂを有する。階段領域２ｂは、第１の無機化合物膜２１のそれぞれの上面の端部が露出する領域である。階段領域２ｂは、例えば多層膜２の上にレジストマスクを形成し、異方性エッチングにより第１の無機化合物膜２１および第２の無機化合物膜２２を部分的に除去する工程と、等方性エッチングによりレジストマスクを縮小させる工程と、を交互に切り替えることにより形成される。

【0016】

凹部ＤＡは、０．６以上の高いアスペクト比を有する。図４は、凹部ＤＡのアスペクト比を説明するための模式図であり、凹部ＤＡのＸ軸方向（長軸方向）の長さ（奥行）Ａと、凹部ＤＡのＹ軸方向（短軸方向）の長さ（幅）Ｂと、凹部ＤＡのＺ軸方向の長さ（深さ）Ｃと、を図示する。凹部ＤＡのアスペクト比は、長さＡに対する長さＣの比により定義される。

【0017】

［誘電体層形成工程Ｓ１－３］
図５は、誘電体層形成工程Ｓ１－３の例を説明するための断面模式図であり、対象物１ＡのＸ－Ｚ断面の一部を示す。誘電体層形成工程Ｓ１－３により、図５に示すように、凹部ＤＡを埋める誘電体層３Ａを形成する。

【0018】

図６は、誘電体層形成工程Ｓ１－３における誘電体層３Ａの一部の拡大模式図である。誘電体層３Ａは、有機材料３１ａと、無機材料３２ａと、を含む。誘電体層３Ａは、有機材料３１ａと無機材料３２ａとを含む複合材料を、積層体２ａの表面および凹部ＤＡ内に塗布し、その後リフロー処理により塗布層を平坦化することにより形成される。複合材料を用いることにより、無機材料３２ａを誘電体層３Ａに含侵させる工程を追加する必要が無いため好ましい。

【0019】

有機材料３１ａは、炭素および酸素を含む高分子材料である。有機材料３１ａは、無機材料３２ａと反応可能な反応サイトを有する。無機材料３２ａと反応可能な反応サイトとは、例えば無機材料が配位可能な非共有電子対を含み、例えばポリマーに含まれるカルボニル基やアミド基等の官能基に存在する非共有電子対等が挙げられる。

【0020】

誘電体層３Ａに対し、第１の無機化合物膜２１および第２の無機化合物膜２２は、反応サイトの数が誘電体層３Ａよりも少ないまたは反応サイトを有しない。

【0021】

無機材料３２ａは、例えばシリコン、チタン、タングステン、ハフニウム、ジルコニウム、およびアルミニウムからなる群より選ばれる少なくとも一つの無機元素を含み、特にシリコンを含むことが好ましい。

【0022】

［酸化工程Ｓ１－４］
図７は、酸化工程Ｓ１－４の例を説明するための断面模式図であり、対象物１ＡのＸ－Ｚ断面の一部を示す。図８は、酸化工程Ｓ１－４における誘電体層３Ａの一部の拡大模式図である。酸化工程Ｓ１－４により、酸化性ガスに誘電体層３Ａを曝露する。酸化性ガスは、曝露後に排気される。

【0023】

誘電体層３Ａ中の有機材料３１ａは、無機材料３２ａと反応する反応サイトを有する。酸化性ガスに誘電体層３Ａを曝露することにより、酸化性ガスが無機材料３２ａを酸化させて無機材料３２ａの酸化物を形成できる。例えば、無機材料３２ａがシリコンを含む場合、シリコン酸化膜が形成される。このときのシリコン酸化膜のＳｉ２ｐの結合エネルギーは、例えば１０３．５±０．０６ｅＶである。

【0024】

酸化性ガスは、例えばオゾンを含む。オゾンは酸化力が高いため、酸化性ガスがオゾンを含む場合、酸化性ガスに誘電体層３Ａを曝露することにより、図８に示すように、有機材料３１ａの少なくとも一部が除去される。有機材料３１ａが除去された後に残る無機材料３２ａの酸化物は、例えば非晶質または結晶である。

【0025】

無機材料３２ａの酸化物の形成や有機材料３１ａの除去により、誘電体層３Ａの酸素原子濃度およびシリコンまたは金属の原子濃度が上昇し、炭素原子濃度が低下する。酸素原子濃度、炭素原子濃度、シリコンまたは金属の原子濃度は、例えばＸ線光電子分光法（Ｘ－ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）により測定できる。

【0026】

酸化工程Ｓ１－４では、無機材料３２ａの酸化物を形成するとともに有機材料３１ａの少なくとも一部を除去することにより、無機材料３２ａの酸化物により誘電体層３Ａを形成できる。酸化工程Ｓ１－４により形成される誘電体層３Ａの密度は、例えば１．９ｇ／ｃｍ^３以上２．０ｇ／ｃｍ^３以下である。

【0027】

［誘電体層加工工程Ｓ１－５］
図９は、誘電体層加工工程Ｓ１－５の例を説明するための断面模式図であり、対象物１ＡのＸ－Ｚ断面の一部を示す。誘電体層加工工程Ｓ１－５により、図９に示すように、積層体２ａの上面が露出するまでに厚さ方向に沿って誘電体層３Ａを部分的に除去する。以上が第１の実施形態の半導体装置の製造方法例の説明である。

【0028】

第１の実施形態の半導体装置の製造方法例により形成される誘電体層３Ａは、例えば３次元メモリ等のメモリに用いられる誘電体層に適用可能である。上記メモリの構成例について以下に説明する。

【0029】

図１０は、メモリの構成例を示すブロック図である。メモリは、メモリセルアレイ２００と、コマンドレジスタ２０１と、アドレスレジスタ２０２と、シーケンサ２０３と、ドライバ２０４と、ローデコーダ２０５と、センスアンプ２０６と、を含む。

【0030】

メモリセルアレイ２００は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の自然数である））を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリトランジスタＭＴの集合である。

【0031】

メモリセルアレイ２００は、複数のワード線ＷＬおよび複数のビット線ＢＬに接続される。各メモリトランジスタＭＴは、複数のワード線ＷＬの一つおよび複数のビット線ＢＬの一つに接続される。

【0032】

コマンドレジスタ２０１は、メモリコントローラから受信したコマンド信号ＣＭＤを保持する。コマンド信号ＣＭＤは、例えば、シーケンサ２０３に読み出し動作、書き込み動作、および消去動作を実行させる命令データを含む。

【0033】

アドレスレジスタ２０２は、メモリコントローラから受信したアドレス信号ＡＤＤを保持する。アドレス信号ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線ＷＬ、およびビット線ＢＬの選択に用いられる。

【0034】

シーケンサ２０３は、メモリの動作を制御する。シーケンサ２０３は、例えばコマンドレジスタ２０１に保持されたコマンド信号ＣＭＤに基づいてドライバ２０４、ローデコーダ２０５、およびセンスアンプ２０６等を制御して、読み出し動作、書き込み動作、および消去動作等の動作を実行する。

【0035】

ドライバ２０４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。ドライバ２０４は、例えばＤＡコンバータを含む。そして、ドライバ２０４は、例えば、アドレスレジスタ２０２に保持されたページアドレスＰＡに基づいて、選択されたワード線ＷＬに対応する信号線に、生成した電圧を印加する。

【0036】

ローデコーダ２０５は、アドレスレジスタ２０２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ２００内の１つのブロックＢＬＫを選択する。そして、ローデコーダ２０５は、例えば、選択されたワード線ＷＬに対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。

【0037】

センスアンプ２０６は、書き込み動作において、メモリコントローラから受信した書き込みデータＤＡＴに応じて、各ビット線ＢＬに所望の電圧を印加する。また、センスアンプ２０６は、読み出し動作において、ビット線ＢＬの電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラに転送する。

【0038】

メモリとメモリコントローラとの間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、メモリとメモリコントローラとの間の通信は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏを使用する。

【0039】

コマンドラッチイネーブル信号ＣＬＥは、メモリが受信した入出力信号Ｉ／Ｏがコマンド信号ＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス信号ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力をメモリに命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力をメモリに命令する信号である。

【0040】

レディビジー信号ＲＢｎは、メモリがメモリコントローラからの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラに通知する信号である。

【0041】

入出力信号Ｉ／Ｏは、例えば、８ビット幅の信号であり、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、書き込みデータ信号ＤＡＴ等の信号を含むことができる。

【0042】

以上で説明したメモリおよびメモリコントローラは、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置の例は、例えばＳＤカードのようなメモリカードや、ソリッドステートドライブ（ＳＳＤ）を含む。

【0043】

次に、メモリセルアレイ２００の回路構成例について説明する。図１１は、メモリセルアレイ２００の回路構成を示す回路図である。図１１は、ブロックＢＬＫ０を例示するが、他のブロックＢＬＫの構成も同じである。

【0044】

ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図１１は、３つのストリングユニットＳＵ（ＳＵ０～ＳＵ２）を図示しているが、ストリングユニットＳＵの数は、特に限定されない。

【0045】

各ＮＡＮＤストリングＮＳは、複数のビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の自然数である））の一つに接続される。各ＮＡＮＤストリングＮＳは、メモリトランジスタＭＴと、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を含む。

【0046】

メモリトランジスタＭＴは、制御ゲートと、電荷蓄積層と、を含み、データを不揮発に保持する。図１１は、複数のメモリトランジスタＭＴ（ＭＴ０～ＭＴ（Ｍ－１）（Ｍは２以上の自然数））を図示するが、メモリトランジスタＭＴの数は、特に限定されない。なお、各ＮＡＮＤストリングＮＳは、メモリトランジスタＭＴの構造と同じ構造を有するが、データの保持には使用されないダミーメモリトランジスタを含んでいてもよい。

【0047】

メモリトランジスタＭＴは、それぞれ電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。

【0048】

選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用
される。選択トランジスタＳＴ１の数は、特に限定されない。

【0049】

選択トランジスタＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ２の数は、特に限定されない。

【0050】

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリトランジスタＭＴの一端に接続される。直列に接続されたメモリトランジスタＭＴの他端は、選択トランジスタＳＴ２のドレインに接続される。

【0051】

同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。各ストリングユニットＳＵの選択トランジスタＳＴ１のゲートは、それぞれ対応する選択ゲート線ＳＧＤに接続される。メモリトランジスタＭＴの制御ゲートは、それぞれ対応するワード線ＷＬに接続される。選択トランジスタＳＴ２のゲートは、対応する選択ゲート線ＳＧＳに接続される。

【0052】

同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で接続される。

【0053】

図１２は、メモリの構造例を示す断面模式図であり、半導体基板１１の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。

【0054】

図１２に示すメモリは、図１０に示すメモリセルアレイ２００を含む第１の領域Ｒ１と、メモリセルアレイ２００の下方に、図１０に示すコマンドレジスタ２０１、アドレスレジスタ２０２、シーケンサ２０３、ドライバ２０４、ローデコーダ２０５、センスアンプ２０６を等の周辺回路を含む周辺回路領域１２を半導体基板１１の上に含む第２の領域Ｒ２と、を具備する。これに限定されず、周辺回路領域１２は、メモリセルアレイ２００と並置するように設けられていてもよい。

【0055】

図１２は、絶縁層１３と、配線層１４と、絶縁層である第２の無機化合物膜２２と配線層２３との積層体２ｃと、絶縁層２４と、コンタクト層２５と、コンタクト層２６と、配線層２７と、誘電体層３Ａと、メモリピラーＭＰと、を図示する。

【0056】

絶縁層１３は、周辺回路領域１２の上に設けられる。絶縁層１３は、例えば酸化シリコンを含む。

【0057】

配線層１４は、絶縁層１３の上に設けられ、ソース線ＳＬを含む。配線層１４は、例えば金属材料を含む。

【0058】

図１３は、メモリピラーＭＰの構造例を示す断面模式図である。図１３は、配線層２３と、第２の無機化合物膜２２と、ブロック絶縁膜２１１と、電荷蓄積膜２１２と、トンネル絶縁膜２１３と、半導体層２１４と、コア絶縁層２１５と、コンタクト層２５と、配線層２７と、を図示する。

【0059】

第２の無機化合物膜２２および配線層２３は、交互に積層されて積層体２ｃを構成する。複数の配線層２３は、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ（ｍ－１）、選択ゲート線ＳＧＤをそれぞれ構成する。第２の無機化合物膜２２は、例えば酸化シリコンを含む。配線層２３は、例えばメモリピラーＭＰを形成した後に、図６に示す第１の無機化合物膜２１を除去して空洞を形成し、空洞に金属材料を含む導電層を形成することにより形成される（リプレース工程とする）。メモリピラーＭＰは、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、および選択ゲート線ＳＧＤを含む積層体２ｃを貫通して延在する。

【0060】

ブロック絶縁膜２１１、電荷蓄積膜２１２、トンネル絶縁膜２１３、半導体層２１４、およびコア絶縁層２１５は、メモリピラーＭＰを構成する。メモリピラーＭＰの各構成要素は、Ｚ軸方向に沿って延伸する。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。また、ブロック絶縁膜２１１、電荷蓄積膜２１２、およびトンネル絶縁膜２１３は、配線層２３と第２の無機化合物膜２２との積層体と半導体層２１４との間にメモリ層を構成する。

【0061】

ブロック絶縁膜２１１、トンネル絶縁膜２１３、およびコア絶縁層２１５は、例えば酸化シリコンを含む。電荷蓄積膜２１２は、例えば窒化シリコンを含む。半導体層２１４は、例えばポリシリコンを含む。

【0062】

より具体的には、複数の配線層２３を貫通してメモリピラーに対応するホールが形成される。ホールの側面にはブロック絶縁膜２１１、電荷蓄積膜２１２、及びトンネル絶縁膜２１３が順次積層されている。そして、側面がトンネル絶縁膜２１３に接するように半導体層２１４が形成される。

【0063】

半導体層２１４は、Ｚ軸方向に沿って第２の無機化合物膜２２と配線層２３との積層体２ｃを貫通して配線層１４に接続される。半導体層２１４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴのチャネル形成領域を有する。よって、半導体層２１４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴの電流経路を接続する信号線として機能する。

【0064】

コア絶縁層２１５は、半導体層２１４の内側に設けられる。コア絶縁層２１５は、半導体層２１４に沿って延在する。

【0065】

コンタクト層２５は、半導体層２１４に接するコンタクトプラグを含む。配線層２７は、コンタクトプラグを介して半導体層２１４に接続されたビット線ＢＬを含む。配線層２７は、金属材料を含む。

【0066】

メモリピラーＭＰおよび各ワード線ＷＬを構成する配線層２３は、メモリトランジスタＭＴを構成する。メモリピラーＭＰおよび選択ゲート線ＳＧＤを構成する配線層２３は、選択トランジスタＳＴ１を構成する。メモリピラーＭＰおよび各選択ゲート線ＳＧＳを構成する配線層２３は、選択トランジスタＳＴ２を構成する。

【0067】

また、図１２に示すメモリセルアレイは、複数のアレイ部と、複数の階段部と、を有し、階段部の一つは、２つのアレイ部の間に設けられる。

【0068】

図７に示す誘電体層３Ａは、図１２に示すように、階段部の凹部を埋める埋め込み層として用いることができる。例えば、階段部の凹部を埋める誘電体層３Ａを形成し、誘電体層３Ａを形成した後にメモリピラーＭＰを形成し、メモリピラーＭＰを形成した後に上記リプレース工程を実施する。各工程の順序は、上記順序に限定されない。埋め込み層に用いられる誘電体層３Ａは、例えば無機材料３２ａとしてのシリコンが酸化した、酸化シリコンを含む。

【0069】

階段部は、積層体と、誘電体層３Ａと、複数の配線層２３と電気的に接続される複数のコンタクト層２６を有する。コンタクト層２６の形成は、階段領域２ｂを有する積層体２ａ（図３参照）に誘電体層３Ａを形成した後に行われる。例えば、リプレース工程の後であって、誘電体層３Ａに複数の開口部を形成し、該開口部に導電材を充填することでコンタクト層２６が形成される。

【0070】

階段部の凹部は、特に高いアスペクト比を有するため、例えば化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を用いて埋め込み層を形成する場合、埋め込み層にボイドやクラックが発生しやすい。これは、半導体装置の信頼性を低下させるとともに、三次元メモリの大容量化を妨げる原因となる。

【0071】

これに対し、本実施形態の半導体装置の製造方法では、有機材料３１ａと無機材料３２ａと、を含む複合材料を、凹部に塗布して誘電体層を形成し、その後、酸化性ガスに誘電体層を曝露して無機材料を酸化させるとともに有機材料の少なくとも一部を誘電体層から除去することにより、無機材料３２ａの酸化物を含む誘電体層を形成する。これにより、ボイドやクラックの発生を抑制でき、高い信頼性を有する半導体装置を提供できる。

【0072】

＜第２の実施形態＞
図１４は、半導体装置の製造方法の他の例を説明するためのフローチャートである。半導体装置の製造方法の他の例は、図１４に示すように、誘電体層形成工程Ｓ２－１と、誘電体層加工工程Ｓ２－２と、酸化工程Ｓ２－３と、配線層形成工程Ｓ２－４と、配線層加工工程Ｓ２－５と、を具備する。

【0073】

［誘電体層形成工程Ｓ２－１］
図１５は、誘電体層形成工程Ｓ２－１の例を説明するための断面模式図であり、対象物１ＢのＸ軸と、Ｘ軸に直交するとともにＸ軸に直交するＹ軸に直交するＺ軸と、を含むＸ－Ｚ断面の一部を示す。誘電体層形成工程Ｓ２－１により、図１５に示すように、対象物１Ｂの上に誘電体層３Ｂを形成する。

【0074】

対象物１Ｂは、例えば半導体基板に設けられた電界効果トランジスタと、電界効果トランジスタの上に設けられた導電層と、を含む。電界効果トランジスタは、例えばＣＭＯＳ回路を構成する。

【0075】

図１６は、誘電体層形成工程Ｓ２－１における誘電体層３Ｂの一部の拡大模式図である。誘電体層３Ｂは、有機材料３１ｂと、無機材料３２ｂと、を含む。誘電体層３Ｂは、有機材料３１ｂと無機材料３２ｂとを含む複合材料を、対象物１Ｂの表面に塗布することにより形成される。複合材料を用いることにより、無機材料３２ｂを誘電体層３Ｂに含侵させる工程を追加する必要が無いため好ましい。

【0076】

有機材料３１ｂは、炭素および酸素を含む高分子材料である。有機材料３１ｂは、無機材料３２ｂと反応可能な反応サイトを有する。無機材料３２ｂと反応可能な反応サイトとは、例えば無機材料が配位可能な非共有電子対を含み、例えばポリマーに含まれるカルボニル基やアミド基等の官能基に存在する非共有電子対等が挙げられる。

【0077】

誘電体層３Ｂに対し、対象物１Ｂの少なくとも表面は、反応サイトの数が誘電体層３Ｂよりも少ないまたは反応サイトを有しない。

【0078】

無機材料３２ｂは、例えばシリコン、チタン、タングステン、ハフニウム、ジルコニウム、およびアルミニウムからなる群より選ばれる少なくとも一つの無機元素を含む。

【0079】

［誘電体層加工工程Ｓ２－２］
図１７および図１８は、誘電体層加工工程Ｓ２－２の例を説明するための断面模式図であり、対象物１ＢのＸ－Ｚ断面の一部を示す。誘電体層加工工程Ｓ２－２により、図１７に示すように、誘電体層３Ｂを加工することにより、誘電体層３Ｂに凹部ＤＢを形成する。図１７は、凹部ＤＢの例としてデュアルダマシンプロセスにより配線層を形成するためのトレンチを図示しているが、これに限定されない。

【0080】

誘電体層３Ｂは、例えばナノインプリントリソグラフィ（ＮＩＬ）を用いて加工できる。ＮＩＬを用いたパターン形成方法では、誘電体層３Ｂの上に型（テンプレート）を押し当て、光を照射して誘電体層３Ｂを硬化させることにより誘電体層３Ｂに凹部ＤＢを含むパターンを形成する。このとき、凹部ＤＢの下に誘電体層３Ｂの一部が残存する。

【0081】

さらに、誘電体層加工工程Ｓ２－２により、図１８に示すように、誘電体層３Ｂの凹部ＤＢをエッチングして凹部ＤＢの下の誘電体層３Ｂの残部を除去することにより、誘電体層３Ｂを貫通する凹部ＤＢを形成する。

【0082】

［酸化工程Ｓ２－３］
図１９は、酸化工程Ｓ２－３の例を説明するための断面模式図であり、対象物１ＢのＸ－Ｚ断面の一部を示す。図２０は、酸化工程Ｓ２－３における誘電体層３Ｂの一部の拡大模式図である。酸化工程Ｓ２－３により、酸化性ガスに誘電体層３Ｂを曝露する。酸化性ガスは、曝露後に排気される。

【0083】

誘電体層３Ｂ中の有機材料３１ｂは、無機材料３２ｂと反応する反応サイトを有する。酸化性ガスに誘電体層３Ｂを曝露することにより、酸化性ガスが無機材料３２ｂを酸化させて無機材料３２ｂの酸化物を形成できる。例えば、無機材料３２ｂがシリコンを含む場合、シリコン酸化膜が形成される。このときのシリコン酸化膜のＳｉ２ｐの結合エネルギーは、例えば１０３．５±０．０６ｅＶである。

【0084】

酸化性ガスは、例えばオゾンを含む。オゾンは酸化力が高いため、酸化性ガスがオゾンを含む場合、図２０に示すように、酸化性ガスに誘電体層３Ｂを曝露することにより有機材料３１ｂの少なくとも一部が除去される。有機材料３１ｂが除去された後に残る無機材料３２ｂの酸化物は、例えば非晶質または結晶である。

【0085】

無機材料３２ｂの酸化物の形成や有機材料３１ｂの除去により、誘電体層３Ｂの酸素原子濃度およびシリコンまたは金属の原子濃度が上昇し、炭素原子濃度が低下する。酸素原子濃度、炭素原子濃度、シリコンまたは金属の原子濃度は、例えばＸＰＳにより測定できる。

【0086】

酸化工程Ｓ２－３では、無機材料３２ｂの酸化物を形成するとともに有機材料３１ｂの少なくとも一部を除去することにより、無機材料３２ｂの酸化物により誘電体層３Ｂを形成できる。酸化工程Ｓ２－３により形成される誘電体層３Ｂの密度は、例えば１．９ｇ／ｃｍ^３以上２．０ｇ／ｃｍ^３以下である。

【0087】

［配線層形成工程Ｓ２－４］
図２１は、配線層形成工程Ｓ２－４の例を説明するための断面模式図であり、対象物１ＢのＸ－Ｚ断面の一部を示す。配線層形成工程Ｓ２－４により、図２１に示すように、凹部ＤＢを埋める配線層４を形成する。配線層４は、例えば銅（Ｃｕ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、およびタングステン（Ｗ）の少なくとも一つの金属を含む金属単体または合金を有する。また、配線層４は、例えば窒化チタン（ＴｉＮ）等のバリアメタル層と他の金属材料層との積層であってもよい。配線層４は、例えばスパッタリングにより形成される。

【0088】

［配線層加工工程Ｓ２－５］
図２２は、配線層加工工程Ｓ２－５の例を説明するための断面模式図であり、対象物１ＢのＸ－Ｚ断面の一部を示す。配線層加工工程Ｓ２－５により、図２２に示すように、誘電体層３Ｂの上面が露出するまで配線層４を厚さ方向に除去する。配線層４の一部は、例えばエッチングまたは化学機械研磨（ＣＭＰ）により除去できる。

【0089】

第２の実施形態の半導体装置の製造方法例により形成される誘電体層３Ｂは、第１の実施形態と同様に３次元メモリ等のメモリに用いられる誘電体層に適用可能である。上記メモリの構成例について以下に説明する。メモリの全体構成、回路構成、メモリセルの構造については、第１の実施形態の図１０ないし図１３を用いて説明したとおりであるため、ここでは説明を省略する。

【0090】

図２３は、図１２に示す周辺回路領域１２の構造例を示す断面模式図であり、半導体基板１１の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。

【0091】

周辺回路領域は、電界効果トランジスタＴＲと、電界効果トランジスタＴＲの上に設けられた誘電体層１２５と、誘電体層１２５に埋め込まれた配線層１２６と、誘電体層１２５の上に設けられた誘電体層１２７と、誘電体層１２７に埋め込まれた配線層１２８と、誘電体層１２７の上に設けられた誘電体層１２９と、誘電体層１２９に埋め込まれた配線層１３０と、を具備する。

【0092】

電界効果トランジスタＴＲは、素子分離領域１１１により他の素子と電気的に分離され、不純物領域１１２と、ゲート絶縁膜１２１と、ゲート電極１２２と、絶縁膜１２３と、絶縁層１２４と、を有する。電界効果トランジスタＴＲは、図１０に示すコマンドレジスタ２０１、アドレスレジスタ２０２、シーケンサ２０３、ドライバ２０４、ローデコーダ２０５、センスアンプ２０６等の周辺回路のいずれかを構成する。

【0093】

不純物領域１１２は、電界効果トランジスタのソース領域またはドレイン領域を構成する。不純物は、例えばドナー不純物またはアクセプタ不純物を含む。電界効果トランジスタＴＲは、不純物領域１１２の間にチャネル形成領域を有する。

【0094】

ゲート絶縁膜１２１は、半導体基板１１の上に設けられる。ゲート絶縁膜１２１は、例えば酸化シリコン膜を含む。

【0095】

ゲート電極１２２は、ゲート絶縁膜１２１の上に設けられる。ゲート電極１２２は、例えばドープされた炭素を含有するポリシリコン層、ドープされたリンを含有するポリシリコン層、チタン層、窒化チタンまたは窒化タングステンを含む金属窒化物層、タングステン層等の導電層を含む。これらの導電層を順に積層してゲート電極１２２を構成してもよい。ゲート電極１２２は、複数のコンタクトプラグの一つに接続される。

【0096】

絶縁膜１２３は、ゲート電極１２２の上に設けられる。絶縁膜１２３は、例えばゲート電極１２２の上にコンタクトプラグを形成する際のエッチングストッパとして機能する。絶縁膜１２３は、例えば窒化シリコン（ＳｉＮ）膜である。

【0097】

絶縁層１２４は、ゲート電極１２２および絶縁膜１２３の積層の側面に設けられ、当該積層の厚さ方向に沿って延在する。絶縁層１２４は、例えば二酸化シリコン（ＳｉＯ_２）層である。絶縁層１２４は、電界効果トランジスタＴＲのサイドウォールとして機能する。

【0098】

配線層１２６、配線層１２８、および配線層１３０は、デュアルダマシンプロセスを用いて形成され、配線とコンタクトプラグとを一体的に形成したものである。配線層１２６の一つは、不純物領域１１２またはゲート電極１２２に接続され、配線層１２８の一つは、配線層１２６に接続され、配線層１３０の一つは、配線層１２８に接続される。

【0099】

図２２に示す誘電体層３Ｂおよび配線層４は、例えば誘電体層１２５および配線層１２６の組み合わせ、誘電体層１２７および配線層１２８の組み合わせ、および誘電体層１２９および配線層１３０の組み合わせの少なくとも一つとして用いることができる。これらの誘電体層に用いられる誘電体層３Ｂは、例えば酸化シリコンを含む。

【0100】

例えばＣＶＤ法を用いてこれらの誘電体層を形成する場合、堆積された各々の誘電体層についてパターニングとエッチングを施す必要があり製造工程が煩雑で半導体装置の高コスト化につながっている。

【0101】

これに対し、本実施形態の半導体装置の製造方法では、塗布形成した有機材料３１ｂと無機材料３２ｂを含む誘電体層を、酸化性ガスに曝露して無機材料を酸化させるとともに有機材料３１ｂの少なくとも一部を誘電体層から除去することにより、無機材料３２ｂの酸化物を含む誘電体層を形成できる。これにより、高い信頼性を有するとともに製造工程を簡略化でき低コストの半導体装置を提供できる。

【0102】

（半導体装置の製造方法の変形例）
図２４は、第２の実施形態の半導体装置の製造方法の変形例を説明するためのフローチャートである。半導体装置の製造方法の変形例は、誘電体層形成工程Ｓ２－１と、誘電体層加工工程Ｓ２－２と、酸化工程Ｓ２－３と、配線層形成工程Ｓ２－４と、配線層加工工程Ｓ２－５と、を具備するとともに、誘電体層加工工程Ｓ２－２の後であって酸化工程Ｓ２－３の前に有機材料層形成工程Ｓ２－６をさらに具備する。なお、誘電体層形成工程Ｓ２－１、誘電体層加工工程Ｓ２－２、配線層形成工程Ｓ２－４、および配線層加工工程Ｓ２－５については、図１４に示す誘電体層形成工程Ｓ２－１、誘電体層加工工程Ｓ２－２、配線層形成工程Ｓ２－４、および配線層加工工程Ｓ２－５と同じであるため、ここでは説明を省略する。

【0103】

［有機材料層形成工程Ｓ２－６］
図２５は、有機材料層形成工程Ｓ２－６の例を説明するための断面模式図であり、対象物１ＢのＸ－Ｚ断面の一部を示す。有機材料層形成工程Ｓ２－６により、図２５に示すように、凹部ＤＢを埋める有機材料層５を形成する。

【0104】

有機材料層５は、有機材料３１ｂと同じく炭素および酸素を含むが、無機材料３２ｂを含まない高分子材料である。有機材料層５は、無機材料３２ｂと反応可能な反応サイトの数が誘電体層３Ｂよりも少ないまたは反応サイトを有しない。

【0105】

有機材料層５は、誘電体層３Ｂに強固に密着する。有機材料層５は、上記高分子材料凹部ＤＢを塗布することにより形成され、エッチングやＣＭＰ等の表面処理により例えば有機材料層５の表面が誘電体層３Ｂの表面と面一になるように加工する。これに限定されず、例えばスピンコート法を用いて有機材料層を形成してもよい。

【0106】

［酸化工程Ｓ２－３］
図２６は、酸化工程Ｓ２－３の例を説明するための断面模式図であり、対象物１ＢのＸ－Ｚ断面の一部を示す。酸化工程Ｓ２－３により、酸化性ガスに誘電体層３Ｂおよび有機材料層５を曝露する。酸化性ガスは、曝露後に排気される。

【0107】

酸化工程Ｓ２－３では、無機材料３２ｂの酸化物を形成するとともに有機材料３１ｂの少なくとも一部および有機材料層５を除去することにより、無機材料３２ｂの酸化物により誘電体層３Ｂを形成できる。また、有機材料層５は、誘電体層３Ｂとともに酸化性ガスに曝露されることにより除去される。酸化工程Ｓ２－３のその他の説明については、図１４に示す酸化工程Ｓ２－３と同じであるため、ここでは説明を省略する。

【0108】

誘電体層３Ｂは、無機材料３２ｂが酸化することにより膨張して誘電体層３Ｂには圧縮応力が生じることがある。一方で、有機材料層５は、無機材料３２ｂを含んでおらず、誘電体層３Ｂよりも反応サイトの数が少ないまたは反応サイトを有していないため、膨張しない。よって、凹部ＤＢの寸法が維持される。また、有機材料層５は、誘電体層３Ｂに強固に密着しているため誘電体層３Ｂが膨張しても誘電体層３Ｂから剥がれにくい。したがって、誘電体層３Ｂの膨張によるパターンの変形を抑制することができる。よって、高い信頼性を有する半導体装置を提供できる。

【0109】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0110】

１Ａ…対象物、１Ｂ…対象物、２…多層膜、２ａ…積層体、２ｂ…階段領域、２ｃ…積層体、３Ａ…誘電体層、３Ｂ…誘電体層、４…配線層、５…有機材料層、１１…半導体基板、１２…周辺回路領域、１３…絶縁層、１４…配線層、２１…第１の無機化合物膜、２２…第２の無機化合物膜、２３…配線層、２４…絶縁層、２５…コンタクト層、２６…コンタクト層、２７…配線層、３１ａ…有機材料、３１ｂ…有機材料、３２ａ…無機材料、３２ｂ…無機材料、１１１…素子分離領域、１１２…不純物領域、１２１…ゲート絶縁膜、１２２…ゲート電極、１２３…絶縁膜、１２４…絶縁層、１２５…誘電体層、１２６…配線層、１２７…誘電体層、１２８…配線層、１２９…誘電体層、１３０…配線層、２００…メモリセルアレイ、２０１…コマンドレジスタ、２０２…アドレスレジスタ、２０３…シーケンサ、２０４…ドライバ、２０５…ローデコーダ、２０６…センスアンプ、２１１…ブロック絶縁膜、２１２…電荷蓄積膜、２１３…トンネル絶縁膜、２１４…半導体層、２１５…コア絶縁層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】