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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022049943
(43)【公開日】2022-03-30
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220323BHJP
H01L 27/11556 20170101ALI20220323BHJP
H01L 21/336 20060101ALI20220323BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2020156255
(22)【出願日】2020-09-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】きさらぎ国際特許業務法人
(72)【発明者】
【氏名】福島 崇
(72)【発明者】
【氏名】佐々木 俊行
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083GA10
5F083GA27
5F083JA02
5F083JA03
5F083JA04
5F083JA19
5F083JA35
5F083JA38
5F083JA39
5F083JA40
5F083JA53
5F083KA01
5F083NA03
5F083PR03
5F083PR05
5F083PR06
5F083PR07
5F083PR39
5F083PR40
5F101BA02
5F101BA45
5F101BB05
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH14
5F101BH15
(57)【要約】
【課題】高品質な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、第１方向に延伸し、複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、第１半導体層の第１方向における一端部に接続され、第１方向と交差する第２方向に延伸する第２半導体層と、第１半導体層の他端部の外周面を覆う第２絶縁層と、第２方向における位置が複数の第１導電層、複数の第１絶縁層及び第２絶縁層と異なり、第１方向に延伸し、第１方向における一端において第２半導体層に接し、第１方向における他端が第２絶縁層よりも第２半導体層から遠い第３絶縁層とを備える。第２絶縁層の第２方向における第３絶縁層側の面に金属酸化膜が設けられており、複数の第１絶縁層の第２方向における第３絶縁層側の面には金属酸化膜が設けられていない。
【選択図】図１
【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、第１方向に延伸し、複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、第１半導体層の第１方向における一端部に接続され、第１方向と交差する第２方向に延伸する第２半導体層と、第１半導体層の他端部の外周面を覆う第２絶縁層と、第２方向における位置が複数の第１導電層、複数の第１絶縁層及び第２絶縁層と異なり、第１方向に延伸し、第１方向における一端において第２半導体層に接し、第１方向における他端が第２絶縁層よりも第２半導体層から遠い第３絶縁層とを備える。第２絶縁層の第２方向における第３絶縁層側の面に金属酸化膜が設けられており、複数の第１絶縁層の第２方向における第３絶縁層側の面には金属酸化膜が設けられていない。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する第１方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、
前記第１方向に延伸し、前記複数の第１導電層及び前記複数の第１絶縁層に対向する第１半導体層と、
前記第１半導体層の前記第１方向における一端部に接続され、前記第１方向と交差する第２方向に延伸する第２半導体層と、
前記第１半導体層の他端部の外周面を覆う第２絶縁層と、
前記第２方向における位置が前記複数の第１導電層、前記複数の第１絶縁層及び前記第２絶縁層と異なり、前記第１方向に延伸し、前記第１方向における一端において前記第２半導体層に接し、前記第１方向における他端が前記第２絶縁層よりも前記第２半導体層から遠い第３絶縁層と
を備え、
前記第２絶縁層の前記第２方向における前記第３絶縁層側の面に金属酸化膜が設けられており、
前記複数の第１絶縁層の前記第２方向における前記第３絶縁層側の面には金属酸化膜が設けられていない
半導体記憶装置。
前記基板の表面と交差する第１方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、
前記第１方向に延伸し、前記複数の第１導電層及び前記複数の第１絶縁層に対向する第１半導体層と、
前記第１半導体層の前記第１方向における一端部に接続され、前記第１方向と交差する第２方向に延伸する第２半導体層と、
前記第１半導体層の他端部の外周面を覆う第２絶縁層と、
前記第２方向における位置が前記複数の第１導電層、前記複数の第１絶縁層及び前記第２絶縁層と異なり、前記第１方向に延伸し、前記第１方向における一端において前記第２半導体層に接し、前記第１方向における他端が前記第２絶縁層よりも前記第２半導体層から遠い第３絶縁層と
を備え、
前記第２絶縁層の前記第２方向における前記第３絶縁層側の面に金属酸化膜が設けられており、
前記複数の第１絶縁層の前記第２方向における前記第３絶縁層側の面には金属酸化膜が設けられていない
半導体記憶装置。
【請求項2】
前記複数の第１導電層と前記第１半導体層との間に設けられた電荷蓄積膜と、
前記複数の第１導電層と前記電荷蓄積膜との間に設けられた複数の第１金属酸化膜と
を備える請求項１記載の半導体記憶装置。
前記複数の第１導電層と前記電荷蓄積膜との間に設けられた複数の第１金属酸化膜と
を備える請求項１記載の半導体記憶装置。
【請求項3】
前記複数の第１導電層と前記複数の第１絶縁層との間に設けられ、前記第１金属酸化膜と連続的に形成された複数の第２金属酸化膜を備える
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記第２絶縁層の前記第２方向における前記第３絶縁層側の面に設けられた前記金属酸化膜は、前記第１方向において、前記複数の第２金属酸化膜のいずれからも離間している
請求項３記載の半導体記憶装置。
請求項３記載の半導体記憶装置。
【請求項5】
前記基板は半導体基板であり、
前記第２半導体層は前記半導体基板の一部である
請求項１～４のいずれか１項記載の半導体記憶装置。
前記第２半導体層は前記半導体基板の一部である
請求項１～４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体基板と、半導体基板の表面と交差する方向に積層された複数の導電層と、半導体基板の表面と交差する方向に延伸してこれら複数の導電層に対向する半導体柱と、導電層及び半導体柱の間に設けられたゲート絶縁膜と、を備えた半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－０２６５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高品質な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、第１方向に延伸し、複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、第１半導体層の第１方向における一端部に接続され、第１方向と交差する第２方向に延伸する第２半導体層と、第１半導体層の他端部の外周面を覆う第２絶縁層と、第２方向における位置が複数の第１導電層、複数の第１絶縁層及び第２絶縁層と異なり、第１方向に延伸し、第１方向における一端において第２半導体層に接し、第１方向における他端が第２絶縁層よりも第２半導体層から遠い第３絶縁層と、を備える。第２絶縁層の第２方向における第３絶縁層側の面に金属酸化膜が設けられており、複数の第１絶縁層の第２方向における第３絶縁層側の面には金属酸化膜が設けられていない。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の模式的な断面図である。
【図2】第１実施形態に係る半導体記憶装置の模式的な断面図である。
【図5】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図6】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図7】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図8】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図9】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図10】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図11】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図12】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図13】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図14】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図15】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図16】第１実施形態に係る半導体記憶装置の第１の製造方法を示す模式的なＹ―Ｚ断面図である。
【図17】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図18】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図19】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図20】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図21】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図22】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図23】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図24】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図25】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図26】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図27】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図28】第１実施形態に係る半導体記憶装置の第２の製造方法を示す模式的なＹ―Ｚ断面図である。
【図29】第１の比較例に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図30】第１の比較例に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図31】第２の比較例に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図32】第２の比較例に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図33】第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【図34】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図35】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図36】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図37】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図38】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図39】第３の比較例に係る半導体記憶装置の構成を示す模式的な断面図である。
【図40】第３の比較例に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図41】第３の比較例に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【0008】
また、本明細書においては、半導体基板の表面に対して平行な所定の方向をＸ方向、半導体基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、半導体基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【0009】
また、本明細書においては、所定の平面に沿った方向を第１方向、この所定の平面に沿って第１方向と交差する方向を第２方向、この所定の平面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0010】
また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、Ｚ方向に沿って半導体基板から離れる向きを上と、Ｚ方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0011】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0012】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
【0013】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0014】
［第１実施形態］
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
【0015】
［構造］
図１は、第１実施形態に係る半導体記憶装置の模式的な断面図である。図２は、第１実施形態に係る半導体記憶装置の模式的な断面図である。図３は、図２のＡで示した部分の模式的な拡大断面図である。図４は、図２のＢで示した部分の模式的な拡大断面図である。尚、図３及び図４では、図２において図示省略した部材をも示している。
図１は、第１実施形態に係る半導体記憶装置の模式的な断面図である。図２は、第１実施形態に係る半導体記憶装置の模式的な断面図である。図３は、図２のＡで示した部分の模式的な拡大断面図である。図４は、図２のＢで示した部分の模式的な拡大断面図である。尚、図３及び図４では、図２において図示省略した部材をも示している。
【0016】
［半導体記憶装置の構造］
図１に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００と、半導体基板１００の上方においてＹ方向に交互に設けられた複数のメモリブロックＢＬＫ及びブロック間構造１５０と、を備える。
図１に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００と、半導体基板１００の上方においてＹ方向に交互に設けられた複数のメモリブロックＢＬＫ及びブロック間構造１５０と、を備える。
【0017】
メモリブロックＢＬＫは、例えば図２に示す様に、Ｚ方向に交互に積層された複数の導電層１１０及び複数の絶縁層１０１と、Ｚ方向に延伸し複数の導電層１１０及び複数の絶縁層１０１に対向する半導体柱１２０と、半導体柱１２０の上端部の外周面を覆う絶縁層１０２と、エッチングストッパ１３３Ａと、を備える。
【0018】
［半導体基板１００の構造］
図１及び図２に示す半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域（図示省略）と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域１００Ｐと、Ｎ型ウェル領域及びＰ型ウェル領域１００Ｐが設けられていない半導体基板領域（図示省略）と、絶縁領域（図示省略）と、が設けられている。
図１及び図２に示す半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域（図示省略）と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域１００Ｐと、Ｎ型ウェル領域及びＰ型ウェル領域１００Ｐが設けられていない半導体基板領域（図示省略）と、絶縁領域（図示省略）と、が設けられている。
【0019】
［導電層１１０と絶縁層１０１の構造］
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、本実施形態ではモリブデン（Ｍｏ）の金属膜であるが、タングステン（Ｗ）やルテニウム（Ｒｕ）等の金属膜であってもよい。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、例えば図３に示す様に、導電層１１０と絶縁層１０１の間には、酸化アルミニウム（Ａｌ２Ｏ３）又はその他の金属酸化膜を含む絶縁膜１３３Ｂが設けられている。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、本実施形態ではモリブデン（Ｍｏ）の金属膜であるが、タングステン（Ｗ）やルテニウム（Ｒｕ）等の金属膜であってもよい。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、例えば図３に示す様に、導電層１１０と絶縁層１０１の間には、酸化アルミニウム（Ａｌ２Ｏ３）又はその他の金属酸化膜を含む絶縁膜１３３Ｂが設けられている。
【0020】
複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立しており、それぞれ、ワード線又は選択ゲート線等として機能する。
【0021】
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0022】
導電層１１１は、選択ゲート線等として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
【0023】
［半導体柱１２０の構造］
図２に示す様に、半導体柱１２０は、Ｚ方向に延伸しており、Ｘ方向及びＹ方向に所定のパターンで並んでいる。半導体柱１２０は、複数のメモリセル及び選択トランジスタのチャネル領域として機能する。
図２に示す様に、半導体柱１２０は、Ｚ方向に延伸しており、Ｘ方向及びＹ方向に所定のパターンで並んでいる。半導体柱１２０は、複数のメモリセル及び選択トランジスタのチャネル領域として機能する。
【0024】
半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ、複数の導電層１１０及び複数の絶縁層１０１によって囲われており、複数の導電層１１０及び複数の絶縁層１０１と対向している。
【0025】
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクト１２０Ｃ等を介してビット線に接続される。
【0026】
半導体柱１２０の下端部は、単結晶シリコン（Ｓｉ）等からなる半導体層１２２を介して、半導体基板１００のＰ型ウェル領域１００Ｐに接続されている。半導体層１２２は、選択トランジスタのチャネル領域として機能する。半導体層１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。半導体層１２２と導電層１１１との間には、酸化シリコン等の絶縁層１２３が設けられている。
【0027】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。
【0028】
ゲート絶縁膜１３０は、例えば図３及び図４に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜であり、電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜であり、ブロック絶縁膜１３３は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）又はその他の金属酸化膜を含む絶縁膜である。トンネル絶縁膜１３１及び電荷蓄積膜１３２は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。ブロック絶縁膜１３３は、導電層１１０の半導体柱１２０との対向面に設けられており、導電層１１０の上面及び下面に形成された絶縁膜１３３Ｂと連続的に形成されている。ブロック絶縁膜１３３は、略円筒状の形状を有し、トンネル絶縁膜１３１及び電荷蓄積膜１３２を介して、半導体柱１２０の外周面に対向している。
【0029】
尚、図３及び図４には、ゲート絶縁膜１３０が、窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0030】
［絶縁層１０２の構造］
図２及び図４に示す様に、複数の導電層１１０と複数の絶縁層１０１とをＺ方向に交互に積層してなる積層体の上面は、絶縁層１０２によって覆われている。絶縁層１０２は酸化シリコン（ＳｉＯ２）等により形成されている。この絶縁層１０２は、ゲート絶縁膜１３０（トンネル絶縁膜１３１及び電荷蓄積膜１３２）を介して、半導体柱１２０の上端部の外周面を覆っている。
図２及び図４に示す様に、複数の導電層１１０と複数の絶縁層１０１とをＺ方向に交互に積層してなる積層体の上面は、絶縁層１０２によって覆われている。絶縁層１０２は酸化シリコン（ＳｉＯ２）等により形成されている。この絶縁層１０２は、ゲート絶縁膜１３０（トンネル絶縁膜１３１及び電荷蓄積膜１３２）を介して、半導体柱１２０の上端部の外周面を覆っている。
【0031】
尚、絶縁層１０２及び半導体柱１２０の上面は、酸化シリコン（ＳｉＯ２）等の絶縁層１０３によって覆われている。
【0032】
［ブロック間構造１５０の構造］
図１を参照して説明した様に、ブロック間構造１５０は、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間に配置されており、Ｚ方向及びＸ方向に延伸している。ブロック間構造１５０は、例えば図２及び図４に示す様に、Ｚ方向及びＸ方向に延伸する導電層１５１と、導電層１５１の側面に設けられた絶縁層１５２と、を備える。導電層１５１は、例えば、タングステン（Ｗ）等の導電層からなる。絶縁層１５２は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなる。この絶縁層１５２により、導電層１５１と、積層された複数の導電層１１０との絶縁が確保されている。
図１を参照して説明した様に、ブロック間構造１５０は、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間に配置されており、Ｚ方向及びＸ方向に延伸している。ブロック間構造１５０は、例えば図２及び図４に示す様に、Ｚ方向及びＸ方向に延伸する導電層１５１と、導電層１５１の側面に設けられた絶縁層１５２と、を備える。導電層１５１は、例えば、タングステン（Ｗ）等の導電層からなる。絶縁層１５２は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなる。この絶縁層１５２により、導電層１５１と、積層された複数の導電層１１０との絶縁が確保されている。
【0033】
ブロック間構造１５０の導電層１５１は、その下端が、半導体基板１００のＰ型ウェル領域１００Ｐに接続されており、ソースコンタクトとして機能する。尚、導電層１５１とＰ型ウェル領域１００Ｐとの間には、シリサイド、Ｎ型の不純物層等が設けられてもよい。
【0034】
ブロック間構造１５０の絶縁層１５２は、その下端が、半導体基板１００のＰ型ウェル領域１００Ｐに接している。また、ブロック間構造１５０の絶縁層１５２のＺ方向の高さは、絶縁層１０２の上面よりも、高くなっている。本実施形態では、絶縁層１５２のＺ方向の高さは、絶縁層１０３の上面の高さと略等しくなっている。
【0035】
尚、絶縁層１０３及びブロック間構造１５０の上面は、酸化シリコン（ＳｉＯ２）等の絶縁層１０４によって覆われている。
【0036】
［エッチングストッパ１３３Ａの構造］
図２及び図４に示す様に、エッチングストッパ１３３Ａは、絶縁層１０２及び絶縁層１０３のＹ方向の側面のうち、ブロック間構造１５０側の側面に設けられている。このエッチングストッパ１３３Ａは、例えば、酸化アルミニウム（Ａｌ２Ｏ３）又はその他の金属酸化膜を含む絶縁膜である。このエッチングストッパ１３３Ａは、酸化シリコン（ＳｉＯ２）等により形成された絶縁層１０２，１０３よりも、所定条件でのエッチングレートが低い（所定条件でのエッチング耐性が高い）。
図２及び図４に示す様に、エッチングストッパ１３３Ａは、絶縁層１０２及び絶縁層１０３のＹ方向の側面のうち、ブロック間構造１５０側の側面に設けられている。このエッチングストッパ１３３Ａは、例えば、酸化アルミニウム（Ａｌ２Ｏ３）又はその他の金属酸化膜を含む絶縁膜である。このエッチングストッパ１３３Ａは、酸化シリコン（ＳｉＯ２）等により形成された絶縁層１０２，１０３よりも、所定条件でのエッチングレートが低い（所定条件でのエッチング耐性が高い）。
【0037】
【0038】
まず、図５に示す様に、半導体基板１００（図示省略）上に、複数の絶縁層１０１及び犠牲層１１０Ａを交互に積層する。犠牲層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。絶縁層１０１及び犠牲層１１０Ａは、例えば、ＣＶＤ（Chemical VaporDeposition）等によって形成される。
【0039】
次に、図６に示す様に、半導体柱１２０に対応する位置に、開口ＯＰ１を形成する。開口ＯＰ１は、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通し、半導体基板１００（図示省略）の上面を露出させる貫通孔である。開口ＯＰ１は、例えば、積層した複数の絶縁層１０１及び犠牲層１１０Ａの上面に、開口ＯＰ１に対応する部分に開口を有する絶縁層１０２形成し、絶縁層１０２をマスクとしてＲＩＥ（Reactive IonEtching）を行うことによって形成することができる。
【0040】
次に、図７に示す様に、開口ＯＰ１内に、電荷蓄積膜１３２、トンネル絶縁膜１３１及び半導体柱１２０を形成し、更に、絶縁層１２５等を形成する。
【0041】
次に、図８に示す様に、ブロック間構造１５０に対応する位置に、開口ＯＰ２を形成する。開口ＯＰ２は、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通してＹ方向に分断し、半導体基板１００（図示省略）の上面を露出させる溝である。開口ＯＰ２は、例えば、絶縁層１０２の上面に、開口ＯＰ２に対応する部分に溝を有する絶縁層１０３を形成し、絶縁層１０３をマスクとしてＲＩＥを行うことによって形成することができる。
【0042】
次に、図９に示す様に、開口ＯＰ２を介して犠牲層１１０Ａを除去する。犠牲層１１０Ａは、例えば、燐酸を使用したウェットエッチング等によって除去される。
【0043】
次に、図１０に示す様に、絶縁層１０１の上面、下面及び側面と、絶縁層１０３の上面と、絶縁層１０２，１０３の側面と、絶縁層１０２の下面と、電荷蓄積膜１３２の外周面に、開口ＯＰ２を介して、金属酸化膜１３３Ｄを成膜する。金属酸化膜１３３Ｄの電荷蓄積膜１３２の外周面を覆う部分は、ブロック絶縁膜１３３（図３、図４）となる。また、金属酸化膜１３３Ｄの絶縁層１０１の上面及び下面を覆う部分は、絶縁膜１３３Ｂ（図３、図４）となる。また、この金属酸化膜１３３Ｄの絶縁層１０２，１０３の側面を覆う部分は、エッチングストッパ１３３Ａ（図２、図４）となる。金属酸化膜１３３Ｄは、例えば、ＣＶＤ等によって酸化アルミニウム（Ａｌ２Ｏ３）を成膜することにより形成される。
【0044】
次に、金属酸化膜１３３Ｄが成膜された、絶縁層１０１の上面、下面及び側面と、絶縁層１０３の上面と、絶縁層１０２，１０３の側面と、絶縁層１０２の下面と、電荷蓄積膜１３２の外周面に、開口ＯＰ２を介して、導電層１１０を成膜する。導電層１１０は、例えば、ＣＶＤ等によってモリブデン（Ｍｏ）等を成膜することにより形成される。
【0045】
尚、金属酸化膜１３３Ｄ上に、モリブデン（Ｍｏ）等の導電層１１０を成膜すると、金属酸化膜１３３Ｄを構成する酸化アルミニウム（Ａｌ２Ｏ３）の結晶粒の間の結晶粒界にも、モリブデン（Ｍｏ）等が成膜されてしまう。
【0046】
次に、図１１に示す様に、導電層１１０のうち、不要部分を除去する。具体的には、絶縁層１０３の上面、絶縁層１０２，１０３の側面、及び絶縁層１０１の側面等に成膜された導電層１１０を、フッ素（Ｆ）系のガス、例えば、三フッ化窒素（ＮＦ３）を用いたドライエッチング等によって除去する。
【0047】
このように、フッ素（Ｆ）系のガスを用いたドライエッチング等によって導電層１１０を除去すると、フッ化アルミニウム（ＡｌＦ３）が生成される。そうすると、絶縁層１０３の上面、絶縁層１０２，１０３の側面、及び絶縁層１０１の側面に成膜された金属酸化膜１３３Ｄ上に、フッ化アルミニウム（ＡｌＦ３）からなるフッ化アルミニウム層１４０が成膜される。
【0048】
このとき、酸化アルミニウム（Ａｌ２Ｏ３）等の金属酸化膜１３３Ｄのフッ化アルミニウム層１４０により覆われた部分、例えば図１１のＣで示した部分においては、酸化アルミニウム（Ａｌ２Ｏ３）の結晶粒界に成膜されたモリブデン（Ｍｏ）が、金属酸化膜１３３Ｄ中の結晶粒とフッ化アルミニウム層１４０とにより挟まれて残存する。
【0049】
次に、図１２に示す様に、カバー層１４５を形成する。カバー層１４５は、絶縁層１０３の上面及び絶縁層１０２，１０３の側面に成膜された金属酸化膜１３３Ｄ及びフッ化アルミニウム層１４０を覆う。一方、カバー層１４５は、絶縁層１０１等の上面、下面及び側面に成膜された金属酸化膜１３３Ｄ及びフッ化アルミニウム層１４０を覆わない。このカバー層１４５は、例えば、シラン（ＳｉＨ４）を原料とするプラズマＣＶＤにより、酸化シリコン（ＳｉＯ２）を成膜することにより形成される。この様な成膜方法はカバレッジが悪いので、開口ＯＰ２内の構成を覆わずに絶縁層１０３の上面及び絶縁層１０２，１０３の側面に成膜された金属酸化膜１３３Ｄ及びフッ化アルミニウム層１４０を選択的に覆うカバー層１４５を形成することが可能である。
【0050】
次に、図１３に示す様に、絶縁層１０１の側面に形成された、金属酸化膜１３３Ｄ及びフッ化アルミニウム層１４０を、塩素（Ｃｌ２）系のガスを用いたドライエッチング等によって除去する。これにより、図１１のＣで示した部分等において、金属酸化膜１３３Ｄ中の結晶粒とフッ化アルミニウム層１４０とにより挟まれて残存していたモリブデン（Ｍｏ）も除去される。
【0051】
次に、図１４に示す様に、フッ化水素ＨＦを水溶液により１０００倍程度に希釈したフッ化水素酸により、酸化シリコン（ＳｉＯ２）のカバー層１４５と、このカバー層１４５により覆われていたフッ化アルミニウム層１４０を除去する。
【0052】
尚、カバー層１４５と、このカバー層１４５により覆われていたフッ化アルミニウム層１４０の除去は、エッチバックにより行ってもよい。
【0053】
次に、図１５に示す様に、絶縁層１０３の上面に成膜された金属酸化膜１３３Ｄを、ＲＩＥ等の異方性エッチング等により除去する。なお、絶縁層１０２，１０３の側面に成膜されたエッチングストッパ１３３Ａは、この工程では除去されない。エッチングストッパ１３３Ａは、絶縁層１０２，１０３の側面、即ち、開口ＯＰ２の内面の上側部分に配置されている。
【0054】
次に、図１６に示す様に、絶縁層１５２を成膜する。この絶縁層１５２は、開口ＯＰ２の内面（導電層１１０、絶縁層１０１及びエッチングストッパ１３３Ａの側面）及び開口ＯＰ２の底面（半導体基板１００の上面）に、ＣＶＤ等の手段によって酸化シリコン（ＳｉＯ２）等を成膜することによって形成される。
【0055】
次に、絶縁層１５２のうち、開口ＯＰ２の底面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の異方性エッチングによって行う。
【0056】
このように、ＲＩＥ等の異方性エッチングにより、絶縁層１５２のうち開口ＯＰ２の底面を覆う部分を除去する際においては、エッチングレートの低い（エッチング耐性の高い）エッチングストッパ１３３Ａがマスクとなる。この結果、開口ＯＰ２の上側部分において、横方向（Ｙ方向）へのエッチングは進まない。したがって、この様な方法によれば、酸化シリコン（ＳｉＯ２）等により形成された絶縁層１０２，１０３をＲＩＥ等によるエッチングによって除去することなく、絶縁層１５２の一部を選択的に除去することが可能である。
【0057】
次に、絶縁層１５２の間に、導電層１５１を形成する。導電層１５１は、ＣＶＤ等の手段によってタングステン（Ｗ）等を成膜することによって形成される。
【0058】
【0059】
［第１実施形態に係る半導体記憶装置の第２の製造方法］
次に、図１７～図２８を参照して、第１実施形態に係る半導体記憶装置の第２の製造方法の一部について説明する。尚、ここでは、第２の製造方法において特徴的な部分について説明する。また、図１７～図２８では、半導体柱１２０及びその周囲の構成部材や、開口ＯＰ２よりも右側の構成部材については、図示を省略している。
次に、図１７～図２８を参照して、第１実施形態に係る半導体記憶装置の第２の製造方法の一部について説明する。尚、ここでは、第２の製造方法において特徴的な部分について説明する。また、図１７～図２８では、半導体柱１２０及びその周囲の構成部材や、開口ＯＰ２よりも右側の構成部材については、図示を省略している。
【0060】
まず、第１の製造方法と同様に、図５～図１０を参照して説明した工程を行う。そうすると、図１７に示す様に、絶縁層１０１の上面、下面及び側面と、絶縁層１０３の上面と、絶縁層１０２，１０３の側面と、絶縁層１０２の下面と、電荷蓄積膜１３２（図１７では図示省略）の外周面に、酸化アルミニウム（Ａｌ２Ｏ３）からなる金属酸化膜１３３Ｄが成膜され、更に、この金属酸化膜１３３Ｄ上に、モリブデン（Ｍｏ）等からなる導電層１１０が成膜される。
【0061】
このとき、前述したように、金属酸化膜１３３Ｄを構成する酸化アルミニウム（Ａｌ２Ｏ３）の結晶粒の間の結晶粒界にも、モリブデン（Ｍｏ）が成膜されてしまう。
【0062】
次に、図１８に示す様に、カバー層１４６を形成する。カバー層１４６は、絶縁層１０３の上面及び絶縁層１０２，１０３の側面に成膜された金属酸化膜１３３Ｄ及び導電層１１０を覆う。一方、カバー層１４６は、絶縁層１０１等の側面に成膜された金属酸化膜１３３Ｄ及び導電層１１０を覆わない。このカバー層１４６は、例えば、シラン（ＳｉＨ４）を原料とするプラズマＣＶＤにより、酸化シリコン（ＳｉＯ２）を成膜することにより形成される。
【0063】
次に、図１９に示す様に、導電層１１０のうち、不要部分を除去する。具体的には、絶縁層１０２の側面の下側部分及び絶縁層１０１の側面等に成膜された導電層１１０を、フッ素（Ｆ）系のガス、例えば、三フッ化窒素（ＮＦ３）を用いたドライエッチング等によって除去する。
【0064】
このように、フッ素（Ｆ）系のガスを用いたドライエッチング等によって導電層１１０を除去すると、フッ化アルミニウム（ＡｌＦ３）が生成される。そうすると、絶縁層１０２の側面の下側部分及び絶縁層１０１の側面に成膜された金属酸化膜１３３Ｄ上に、フッ化アルミニウム（ＡｌＦ３）からなるフッ化アルミニウム層１４０が成膜される。
【0065】
このとき、酸化アルミニウム（Ａｌ２Ｏ３）等の金属酸化膜１３３Ｄのフッ化アルミニウム層１４０により覆われた部分、例えば図１９のＤで示した部分においては、酸化アルミニウム（Ａｌ２Ｏ３）の結晶粒界に成膜されたモリブデン（Ｍｏ）が、金属酸化膜１３３Ｄ中の結晶粒とフッ化アルミニウム層１４０とにより挟まれて残存する。
【0066】
次に、図２０に示す様に、絶縁層１０２の側面の下側部分及び絶縁層１０１の側面に形成された、金属酸化膜１３３Ｄ及びフッ化アルミニウム層１４０を、塩素（Ｃｌ２）系のガスを用いたドライエッチング等によって除去する。これにより、図１９のＤで示した部分等において、金属酸化膜１３３Ｄ中の結晶粒とフッ化アルミニウム層１４０とにより挟まれて残存していたモリブデン（Ｍｏ）も除去される。
【0067】
次に、図２１に示す様に、フッ化水素ＨＦを水溶液により１０００倍程度に希釈したフッ化水素酸により、酸化シリコン（ＳｉＯ２）のカバー層１４６を除去する。
【0068】
次に、図２２に示す様に、導電層１１０のうち、絶縁層１０３の上面及び側面の上側部分に成膜されている部分を、異方性エッチング等により除去する。なお、絶縁層１０３の上面及び側面と、絶縁層１０２の側面の上側部分に成膜されたエッチングストッパ１３３Ａは、この工程では除去されない。エッチングストッパ１３３Ａは、開口ＯＰ２の内面の上側部分に配置されている。
【0069】
次に、図２３に示す様に、絶縁層１５２ａを成膜する。この絶縁層１５２ａは、エッチングストッパ１３３Ａの上面と、開口ＯＰ２の内面（導電層１１０、絶縁層１０１及びエッチングストッパ１３３Ａの側面）と、開口ＯＰ２の底面（半導体基板１００の上面）に、ＣＶＤ等の手段によって酸化シリコン（ＳｉＯ２）等を成膜することによって形成される。
【0070】
次に、図２４に示す様に、ＲＩＥ等の方法により、酸化シリコン（ＳｉＯ２）の絶縁層１５２ａのうち、上側部分を除去する。この工程では、エッチングストッパ１３３Ａに接する導電層１１０が現れる程度まで、絶縁層１５２ａの除去を行う。
【0071】
次に、図２５に示す様に、エッチングストッパ１３３Ａに接する導電層１１０を、過酸化水素水（Ｈ２Ｏ２）によりエッチングする。
【0072】
次に、図２６に示す様に、絶縁層１５２ｂを成膜する。この絶縁層１５２ｂは、絶縁層１５２ａの内面及び底面、並びに、エッチングストッパ１３３Ａの側面及び上面に、ＣＶＤ等の手段によって酸化シリコン（ＳｉＯ２）等を成膜することによって形成される。
絶縁層１５２ａと絶縁層１５２ｂにより、絶縁層１５２が形成される。
絶縁層１５２ａと絶縁層１５２ｂにより、絶縁層１５２が形成される。
【0073】
次に、絶縁層１５２（１５２ａ，１５２ｂ）のうち、開口ＯＰ２の底面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の異方性エッチングによって行う。
【0074】
このように、ＲＩＥ等の異方性エッチングにより、絶縁層１５２（１５２ａ，１５２ｂ）のうち開口ＯＰ２の底面を覆う部分を除去する際においては、エッチングレートの低い（エッチング耐性の高い）エッチングストッパ１３３Ａがマスクとなる。この結果、開口ＯＰ２の上部において、横方向（Ｙ方向）へのエッチングは進まない。したがって、この様な方法によれば、酸化シリコン（ＳｉＯ２）等により形成された絶縁層１０２，１０３をＲＩＥ等によるエッチングによって除去することなく、絶縁層１５２の一部を選択的に除去することが可能である。
【0075】
次に、図２７に示す様に、絶縁層１５２（１５２ａ，１５２ｂ）の側面と、絶縁層１５２（１５２ａ，１５２ｂ）の上面と、エッチングストッパ１３３Ａの上面に、導電層１５１を形成する。導電層１５１は、ＣＶＤ等の手段によってタングステン（Ｗ）等を成膜することによって形成される。
【0076】
次に、図２８に示す様に、導電層１５１の上側部分と、絶縁層１５２（１５２ａ，１５２ｂ）の上側部分と、エッチングストッパ１３３Ａの上側部分と、絶縁層１０３の上側部分を、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去して平坦化する。
【0077】
【0078】
【0079】
［第１の比較例の製造方法］
第１の比較例の製造方法では、まず、第１実施形態に係る半導体記憶装置の第１の製造方法と同様に、図５～図１０を参照して説明した工程を行う。図１０に示す工程が完了すると、前述したように、絶縁層１０１の上面、下面及び側面と、絶縁層１０３の上面と、絶縁層１０２，１０３の側面と、絶縁層１０２の下面と、電荷蓄積膜１３２の外周面に、酸化アルミニウム（Ａｌ２Ｏ３）からなる金属酸化膜１３３Ｄが成膜され、更に、この金属酸化膜１３３Ｄ上に、モリブデン（Ｍｏ）等からなる導電層１１０が成膜される。
第１の比較例の製造方法では、まず、第１実施形態に係る半導体記憶装置の第１の製造方法と同様に、図５～図１０を参照して説明した工程を行う。図１０に示す工程が完了すると、前述したように、絶縁層１０１の上面、下面及び側面と、絶縁層１０３の上面と、絶縁層１０２，１０３の側面と、絶縁層１０２の下面と、電荷蓄積膜１３２の外周面に、酸化アルミニウム（Ａｌ２Ｏ３）からなる金属酸化膜１３３Ｄが成膜され、更に、この金属酸化膜１３３Ｄ上に、モリブデン（Ｍｏ）等からなる導電層１１０が成膜される。
【0080】
このとき、前述したように、金属酸化膜１３３Ｄを構成する酸化アルミニウム（Ａｌ２Ｏ３）の結晶粒の間の結晶粒界にも、モリブデン（Ｍｏ）が成膜されてしまう。
【0081】
次に、図２９に示す様に、フッ素（Ｆ）系のガス、例えば、三フッ化窒素（ＮＦ３）を用いたドライエッチング等によって、導電層１１０のうち、絶縁層１０３の上面、絶縁層１０２，１０３の側面、及び絶縁層１０１の側面等に成膜された導電層１１０を除去する。
【0082】
このように、フッ素（Ｆ）系のガスを用いたドライエッチング等によって導電層１１０を除去すると、絶縁層１０３の上面、絶縁層１０２，１０３の側面、及び絶縁層１０１の側面に成膜された金属酸化膜１３３Ｄ上に、フッ化アルミニウム（ＡｌＦ３）からなるフッ化アルミニウム層１４０が成膜される。
【0083】
このとき、酸化アルミニウム（Ａｌ２Ｏ３）からなる金属酸化膜１３３Ｄのフッ化アルミニウム層１４０により覆われた部分、例えば図２９のＥで示した部分においては、酸化アルミニウム（Ａｌ２Ｏ３）の結晶粒界に成膜されたモリブデン（Ｍｏ）が、金属酸化膜１３３Ｄ中の結晶粒とフッ化アルミニウム層１４０とにより挟まれて残存する。
【0084】
次に、図３０に示す様に、フッ化水素（ＨＦ）等によって、フッ化アルミニウム層１４０を除去する。
【0085】
この場合、絶縁層１０１の側面に成膜された酸化アルミニウム（Ａｌ２Ｏ３）からなる金属酸化膜１３３Ｄ中には、酸化アルミニウム（Ａｌ２Ｏ３）の結晶粒界に成膜されたモリブデン（Ｍｏ）が残存している。
【0086】
したがって、Ｚ方向において隣り合う２つの導電層１１０同士が、金属酸化膜１３３Ｄ中の結晶粒界に残存したモリブデン（Ｍｏ）を介して、電気的に接続されてショートしてしまう虞がある。
【0087】
【0088】
図１０に示す工程が完了すると、前述したように、金属酸化膜１３３Ｄを構成する酸化アルミニウム（Ａｌ２Ｏ３）の結晶粒の間の結晶粒界にも、モリブデン（Ｍｏ）が成膜されてしまう。
【0089】
次に、図３１に示す様に、塩素（Ｃｌ２）系のガスを用いたドライエッチング等によって、導電層１１０のうち、絶縁層１０３の上面、絶縁層１０２，１０３の側面、及び絶縁層１０１の側面等に成膜された導電層１１０を除去する。また、絶縁層１０３の上面、絶縁層１０２，１０３の側面及び絶縁層１０１の側面に形成された金属酸化膜１３３Ｄを除去する。
【0090】
このようにして、絶縁層１０１の側面に形成された金属酸化膜１３３Ｄを除去するため、絶縁層１０１の側面に成膜された酸化アルミニウム（Ａｌ２Ｏ３）からなる金属酸化膜１３３Ｄの表面（開口ＯＰ２側の面）に成膜されたモリブデン（Ｍｏ）も除去される。
【0091】
このため、第１の比較例の製造方法での問題、即ち、Ｚ方向において隣り合う２つの導電層１１０同士が、金属酸化膜１３３Ｄ中の結晶粒界に残存したモリブデン（Ｍｏ）を介して電気的に接続される虞はなくなる。
【0092】
次に、図３２に示す様に、開口ＯＰ２の内面及び底面に絶縁層１５２を形成する。その後、開口ＯＰ２の底面部分の絶縁層１５２を、ＲＩＥ等の異方性エッチングにより除去する。この異方性エッチングを行うと、開口ＯＰ２の上側部分において、横方向（Ｙ方向）のエッチングも進み、酸化シリコン（ＳｉＯ２）等により形成された絶縁層１０２，１０３も除去され、開口ＯＰ２の上側部分において開口幅がＹ方向に広がってしまう場合がある。
【0093】
このように、開口ＯＰ２の上側部分において開口幅がＹ方向に広がった状態で、タングステン（Ｗ）等の成膜により導電層１５１を形成すると、導電層１５１は、その上側部分において、Ｙ方向に広がった形状になる場合がある。
【0094】
その後、コンタクト１２０Ｃを形成すると、コンタクト１２０Ｃ
が、Ｙ方向に広がった導電層１５１とショートしてしまう虞がある。
が、Ｙ方向に広がった導電層１５１とショートしてしまう虞がある。
【0095】
［第１実施形態の効果］
第１実施形態では、例えば図１３を参照して説明した工程において、絶縁層１０１の側面に成膜された酸化アルミニウム（Ａｌ２Ｏ３）からなる金属酸化膜１３３Ｄが、その結晶粒界に成膜されたモリブデン（Ｍｏ）と共に除去されている。このため、Ｚ方向において隣り合う２つの導電層１１０同士が、残存したモリブデン（Ｍｏ）を介して、電気的に接続されてショートしてしまう問題を抑制して、これら２つの導電層１１０同士の絶縁を確保することができる。
第１実施形態では、例えば図１３を参照して説明した工程において、絶縁層１０１の側面に成膜された酸化アルミニウム（Ａｌ２Ｏ３）からなる金属酸化膜１３３Ｄが、その結晶粒界に成膜されたモリブデン（Ｍｏ）と共に除去されている。このため、Ｚ方向において隣り合う２つの導電層１１０同士が、残存したモリブデン（Ｍｏ）を介して、電気的に接続されてショートしてしまう問題を抑制して、これら２つの導電層１１０同士の絶縁を確保することができる。
【0096】
また、本実施形態では、ＲＩＥ等の異方性エッチングにより、絶縁層１５２のうち開口ＯＰ２の底面を覆う部分を除去する際においては、エッチングストッパ１３３Ａがマスクとなる。従って、開口ＯＰ２の上側部分において、横方向（Ｙ方向）へのエッチングが進むことを抑制して、開口ＯＰ２の上側部分において開口幅が広がることを抑制することが出来る。
【0097】
従って、導電層１５１がＹ方向に広がることを抑制して、コンタクト１２０Ｃと導電層１５１とのショートを抑制可能である。
【0098】
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置の構成について、図面を参照して説明する。尚、以下の説明では、第１実施形態と同様な構成部分については、同一の符号を付し、説明を簡略ないし省略する。
次に、第２実施形態に係る半導体記憶装置の構成について、図面を参照して説明する。尚、以下の説明では、第１実施形態と同様な構成部分については、同一の符号を付し、説明を簡略ないし省略する。
【0099】
［構造］
図３３は、第２実施形態に係る半導体記憶装置の要部を示す模式的な断面図である。第２実施形態では、ブロック間構造１５０Ａの構造及びエッチングストッパ１３３Ａの配置状態が、図２及び図４等において図示した第１実施形態におけるブロック間構造１５０の構造及びエッチングストッパ１３３Ａの配置状態とは異なっている。
図３３は、第２実施形態に係る半導体記憶装置の要部を示す模式的な断面図である。第２実施形態では、ブロック間構造１５０Ａの構造及びエッチングストッパ１３３Ａの配置状態が、図２及び図４等において図示した第１実施形態におけるブロック間構造１５０の構造及びエッチングストッパ１３３Ａの配置状態とは異なっている。
【0100】
第２実施形態においては、ブロック間構造１５０Ａは、例えば、Ｚ方向及びＹ方向に延伸する絶縁層１５３と、絶縁層１５３の側面にそれぞれ設けられた一対の絶縁層１５４と、を備える。絶縁層１５３，１５４は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁材からなる。
【0101】
ブロック間構造１５０Ａは、例えば、その上側部分のＹ方向幅が、それよりも下方部分のＹ方向幅に対して狭くなっている。
【0102】
絶縁層１５３を間にしてＹ方向に離間した一対の絶縁層１５４は、その上側部分では、Ｚ方向に沿い下方から上方に向かうに従い次第にＹ方向幅が減少している。
【0103】
エッチングストッパ１３３Ａは、絶縁層１０２及び絶縁層１０３の側面のうち、ブロック間構造１５０Ａ側の側面に設けられている。第２実施形態においては、例えば、絶縁層１０２，１０３の側面のうち、ブロック間構造１５０Ａ側の側面は傾斜している。つまり、ブロック間構造１５０Ａを間にしてＹ方向に離間した絶縁層１０２，１０３の側面同士は、Ｚ方向に沿い下方から上方に向かうに従い次第に接近するような傾斜面になっている。このため、絶縁層１０２，１０３の側面に設けられた一対のエッチングストッパ１３３Ａは、Ｚ方向に沿い下方から上方に向かうに従い次第に接近するように傾斜して配置されている。
【0104】
本実施形態においては、ブロック間構造１５０Ａの上面、つまり、絶縁層１５３の上面は平らになっており、絶縁層１５３の上面と絶縁層１０３の上面は、連続した平面を形成している。
【0105】
［第２実施形態に係る半導体記憶装置の製造方法］
次に、第２実施形態に係る半導体記憶装置の製造方法の一例について、その要点を説明する。
次に、第２実施形態に係る半導体記憶装置の製造方法の一例について、その要点を説明する。
【0106】
【0107】
次に、例えば図３４に示す様に、図８を参照して説明した工程と同様にして、開口ＯＰ２を形成する。ただし、第２実施形態では、開口ＯＰ２は、上側部分のＹ方向幅が、それよりも下方部分のＹ方向幅よりも狭くなるように形成される。このため、絶縁層１０２，１０３の側面のうち、開口ＯＰ２側の側面は傾斜面になる。
【0108】
【0109】
次に、例えば図３６に示す様に、開口ＯＰ２の内面（導電層１１０、絶縁層１０１及びエッチングストッパ１３３Ａの側面）及び開口ＯＰ２の底面（半導体基板１００の上面）に、ＣＶＤ等の手段によって酸化シリコン（ＳｉＯ２）等を成膜することによって絶縁層１５４を形成する。このとき、開口ＯＰ２の上側部分のＹ方向幅が狭くなっているので、一方の絶縁層１５４の上側部分と、他方の絶縁層１５４の上側部分が重なり、開口ＯＰ２の上側部分は、重なった双方の絶縁層１５４により閉塞されてしまう。なお、開口ＯＰ２の上側部分よりも下方部分では、一方の絶縁層１５４と他方の絶縁層１５４との間に隙間（空隙）がある。
【0110】
次に、例えば図３７に示す様に、開口ＯＰ２の上側部分を閉塞している絶縁層１５４の上側部分の一部を、ＲＩＥ等の異方性エッチングによって除去する。これにより、一方の絶縁層１５４と他方の絶縁層１５４との間に形成されている隙間（空隙）は、上側部分において開口状態となる。
【0111】
ここで、ＲＩＥ等の異方性エッチングにより、開口ＯＰ２の上側部分を閉塞している絶縁層１５４の上側部分を除去する際においては、エッチングレートの低い（エッチング耐性の高い）エッチングストッパ１３３Ａがマスクとなる。この結果、開口ＯＰ２の上側部分において、横方向（Ｙ方向）へのエッチングは進まない。したがって、この様な方法によれば、酸化シリコン（ＳｉＯ２）等により形成された絶縁層１０２，１０３をＲＩＥ等によるエッチングによって除去することなく、開口ＯＰ２の上側部分を閉塞していた絶縁層１５４の上側部分を選択的に除去することが可能である。
【0112】
次に、例えば図３８に示す様に、開口状態となった開口ＯＰ２の上側部分から、一方の絶縁層１５４と他方の絶縁層１５４との間に形成されている隙間（空隙）に、ＣＶＤ等の手段によって酸化シリコン（ＳｉＯ２）等を成膜することによって絶縁層１５３を形成する。このとき、絶縁層１０３の上面にも、絶縁層１５３が形成される。
【0113】
その後、絶縁層１０３の上面に形成された絶縁層１５３を除去すると共に、絶縁層１０４やコンタクト１２０Ｃを形成することにより、第２実施形態に係る半導体記憶装置が製造される。
【0114】
［第３の比較例］
次に、図３９を参照して、第３の比較例に係る半導体記憶装置の構成を説明する。なお、第２実施形態と同様な構成部分については、同一の符号を付し、説明を簡略ないし省略する。
次に、図３９を参照して、第３の比較例に係る半導体記憶装置の構成を説明する。なお、第２実施形態と同様な構成部分については、同一の符号を付し、説明を簡略ないし省略する。
【0115】
図３９に示すように、第３の比較例に係る半導体記憶装置は、第２実施形態の半導体記憶装置に備えられていたエッチングストッパ１３３Ａを備えていない。
また、ブロック間構造１５０Ａ（絶縁層１５３）の上面が窪んでおり、この窪み部に絶縁層１０４が入り込み、絶縁層１０４の上面も窪んだ状態になっている。
また、ブロック間構造１５０Ａ（絶縁層１５３）の上面が窪んでおり、この窪み部に絶縁層１０４が入り込み、絶縁層１０４の上面も窪んだ状態になっている。
【0116】
ブロック間構造１５０Ａ及び絶縁層１０４の上面に窪み部ができる理由は、次の通りである。
【0117】
即ち、図３６を参照して説明した様に、上側部分のＹ方向幅がそれよりも下方部分のＹ方向幅よりも狭い開口ＯＰ２に対して、その内面及び底面に絶縁層１５４を形成すると、双方の絶縁層１５４の上側部分が重なり、開口ＯＰ２の上側部分を閉塞してしまう。
【0118】
そこで、第２実施形態に係る製造方法では、図３７を参照して説明した様に、開口ＯＰ２の上側部分を閉塞している絶縁層１５４の上側部分を、ＲＩＥ等の異方性エッチングによって除去していた。また、この際、エッチングストッパ１３３Ａによって、開口ＯＰ２が横方向（Ｙ方向）に広がることを抑制していた。
【0119】
ここで、開口ＯＰ２内にエッチングストッパ１３３Ａが設けられていない場合、例えば図４０に示す様に、開口ＯＰ２の上側部分において、横方向（Ｙ方向）のエッチングも進み、酸化シリコン（ＳｉＯ２）等により形成された絶縁層１５４及び絶縁層１０２，１０３も除去され、開口ＯＰ２の上側部分において開口幅がＹ方向に広がってしまう。
【0120】
このように、開口ＯＰ２の上側部分で開口幅がＹ方向に広がった状態で、開口ＯＰ２の上側部分から、一方の絶縁層１５４と他方の絶縁層１５４との間に形成されている隙間（空隙）に、ＣＶＤ等の手段によって酸化シリコン（ＳｉＯ２）等を成膜することによって絶縁層１５３を形成した場合には、例えば図４１に示す様に、絶縁層１５３の上面が窪んでしまう。これは、絶縁層１５３となる酸化シリコン（ＳｉＯ２）等の充填量を、開口ＯＰ２の開口幅がＹ方向に広がっていないことを条件に設定しているため、開口ＯＰ２の開口幅がＹ方向に広がってしまうと、この広がり部分を埋めた分だけ余計に酸化シリコン（ＳｉＯ２）等が使用されてしまい、その結果、絶縁層１５３の上面が窪んでしまうのである。
【0121】
このように絶縁層１５３の上面が窪んでしまうと、この絶縁層１５３の上に形成した絶縁層１０４の上面にも窪みが生じてしまう。このため、例えば、絶縁層１０４の上方に形成する配線層等に窪みが生じてしまい、配線層等を適切に形成できなくなる虞がある。
【0122】
［第２実施形態の効果］
第２実施形態においては、ブロック間構造１５０Ａの上面、つまり、絶縁層１５３，１５４の上面は平らになっているため、絶縁層１０４の上面も平らになる。このため、例えば、絶縁層１０４の上方に形成する配線層等を適切に形成することができる。
第２実施形態においては、ブロック間構造１５０Ａの上面、つまり、絶縁層１５３，１５４の上面は平らになっているため、絶縁層１０４の上面も平らになる。このため、例えば、絶縁層１０４の上方に形成する配線層等を適切に形成することができる。
【0123】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0124】
１００…半導体基板、１１０…導電層、１２０…半導体柱、１３０…ゲート絶縁膜、１５０…ブロック間構造。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】