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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022049977
(43)【公開日】2022-03-30
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/24 20060101AFI20220323BHJP
H01L 21/336 20060101ALI20220323BHJP
H01L 27/11582 20170101ALI20220323BHJP
H01L 27/11573 20170101ALI20220323BHJP
H01L 27/11556 20170101ALI20220323BHJP
H01L 27/11526 20170101ALI20220323BHJP
G11C 16/04 20060101ALI20220323BHJP
【ＦＩ】
G11C16/24 100
H01L29/78 371
H01L27/11582
H01L27/11573
H01L27/11556
H01L27/11526
G11C16/04 170
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2020156299
(22)【出願日】2020-09-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】特許業務法人イトーシン国際特許事務所
(72)【発明者】
【氏名】中川 知己
(72)【発明者】
【氏名】加藤 光司
(72)【発明者】
【氏名】橋本 寿文
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA19
5B225CA01
5B225DA09
5B225EA05
5B225ED10
5B225EG08
5B225EG14
5B225FA02
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER23
5F083GA10
5F083GA11
5F083KA01
5F083KA05
5F083KA11
5F083LA03
5F083LA05
5F083LA12
5F083LA16
5F083ZA21
5F083ZA29
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE05
5F101BE11
5F101BF05
(57)【要約】
【課題】選択ゲート線を所望の電圧に高速に設定することができる半導体記憶装置を提供する。
【解決手段】 実施形態の半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルのゲートに接続されたワード線と、前記複数のメモリセルの一端にそれぞれ接続された複数の選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、ブロックの両端の２つの前記選択ゲートトランジスタのゲートにそれぞれ接続された２つのアウター選択ゲート線と、前記ブロックの両端以外の１つ以上の前記選択ゲートトランジスタのゲートに接続された１つ以上のインナー選択ゲート線と、前記複数のメモリセルに記録されたデータの読み出し時に、前記アウター選択ゲート線とインナー選択ゲート線とに対する電圧供給を個別に制御可能な電圧生成回路と、を具備する。
【選択図】図１０
【解決手段】 実施形態の半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルのゲートに接続されたワード線と、前記複数のメモリセルの一端にそれぞれ接続された複数の選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、ブロックの両端の２つの前記選択ゲートトランジスタのゲートにそれぞれ接続された２つのアウター選択ゲート線と、前記ブロックの両端以外の１つ以上の前記選択ゲートトランジスタのゲートに接続された１つ以上のインナー選択ゲート線と、前記複数のメモリセルに記録されたデータの読み出し時に、前記アウター選択ゲート線とインナー選択ゲート線とに対する電圧供給を個別に制御可能な電圧生成回路と、を具備する。
【選択図】図１０
【特許請求の範囲】
【請求項1】
複数のメモリセルと、
前記複数のメモリセルのゲートに接続されたワード線と、
前記複数のメモリセルの一端にそれぞれ接続された複数の選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、
ブロックの両端の２つの前記選択ゲートトランジスタのゲートにそれぞれ接続された２つのアウター選択ゲート線と、
前記ブロックの両端以外の１つ以上の前記選択ゲートトランジスタのゲートに接続された１つ以上のインナー選択ゲート線と、
前記複数のメモリセルに記録されたデータの読み出し時に、前記アウター選択ゲート線とインナー選択ゲート線とに対する電圧供給を個別に制御可能な電圧生成回路と、
を具備する半導体記憶装置。
前記複数のメモリセルのゲートに接続されたワード線と、
前記複数のメモリセルの一端にそれぞれ接続された複数の選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、
ブロックの両端の２つの前記選択ゲートトランジスタのゲートにそれぞれ接続された２つのアウター選択ゲート線と、
前記ブロックの両端以外の１つ以上の前記選択ゲートトランジスタのゲートに接続された１つ以上のインナー選択ゲート線と、
前記複数のメモリセルに記録されたデータの読み出し時に、前記アウター選択ゲート線とインナー選択ゲート線とに対する電圧供給を個別に制御可能な電圧生成回路と、
を具備する半導体記憶装置。
【請求項2】
前記電圧生成回路は、前記アウター選択ゲート線とインナー選択ゲート線とに対して供給する電圧の電圧上昇率を個別に制御する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記電圧生成回路は、前記アウター選択ゲート線に電圧を供給するアウター選択ゲート線用ドライバと、前記インナー選択ゲート線に電圧を供給するインナー選択ゲート線用ドライバとを具備し、
前記アウター選択ゲート線用ドライバは、電圧供給路上の抵抗値がインナー選択ゲート線用ドライバの電圧供給路上の抵抗値よりも大きい
請求項２に記載の半導体記憶装置。
前記アウター選択ゲート線用ドライバは、電圧供給路上の抵抗値がインナー選択ゲート線用ドライバの電圧供給路上の抵抗値よりも大きい
請求項２に記載の半導体記憶装置。
【請求項4】
前記電圧生成回路は、前記アウター選択ゲート線とインナー選択ゲート線とに対して供給するオーバードライブ電圧の印加期間を個別に制御する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項5】
前記電圧生成回路は、前記アウター選択ゲート線に供給する電圧を発生するアウター選択ゲート線用電圧発生回路と、前記インナー選択ゲート線に供給する電圧を発生するインナー選択ゲート線用電圧発生回路とを具備し、
前記アウター選択ゲート線用電圧発生回路の前記オーバードライブ電圧の印加期間は、前記インナー選択ゲート線用電圧発生回路よりも短い
請求項４に記載の半導体記憶装置。
前記アウター選択ゲート線用電圧発生回路の前記オーバードライブ電圧の印加期間は、前記インナー選択ゲート線用電圧発生回路よりも短い
請求項４に記載の半導体記憶装置。
【請求項6】
前記電圧生成回路は、前記アウター選択ゲート線に供給する電圧を発生するアウター選択ゲート線用ドライバを有し、
前記アウター選択ゲート線用ドライバは、前記複数のメモリセルのうち読み出し対象でないメモリセルに対応するアウター選択ゲート線の数に応じて電圧供給を制御する
請求項１に記載の半導体記憶装置。
前記アウター選択ゲート線用ドライバは、前記複数のメモリセルのうち読み出し対象でないメモリセルに対応するアウター選択ゲート線の数に応じて電圧供給を制御する
請求項１に記載の半導体記憶装置。
【請求項7】
前記アウター選択ゲート線用ドライバは、前記読み出し対象でないメモリセルに対応するアウター選択ゲート線の数が１の場合と２の場合とで、電圧供給路上の抵抗値を変化させる
請求項６に記載の半導体記憶装置。
請求項６に記載の半導体記憶装置。
【請求項8】
前記電圧生成回路は、前記インナー選択ゲート線に供給する電圧を発生するインナー選択ゲート線用ドライバを有し、
前記インナー選択ゲート線用ドライバは、前記複数のメモリセルのうち読み出し対象でないメモリセルに対応するインナー選択ゲート線の数に応じて電圧供給を制御する
請求項１に記載の半導体記憶装置。
前記インナー選択ゲート線用ドライバは、前記複数のメモリセルのうち読み出し対象でないメモリセルに対応するインナー選択ゲート線の数に応じて電圧供給を制御する
請求項１に記載の半導体記憶装置。
【請求項9】
前記インナー選択ゲート線用ドライバは、前記読み出し対象でないメモリセルに対応するインナー選択ゲート線の数が多い程、電圧供給路上の抵抗値を小さくする
請求項８に記載の半導体記憶装置。
請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
近年、ＮＡＮＤ型ＦＬＡＳＨメモリ等の半導体記憶装置においては、微細化、大容量化の要求から、３次元構造化が図られるようになってきた。また、ＮＡＮＤ型ＦＬＡＳＨメモリでは、メモリセルトランジスタを、１ビット（２値）のデータを保持可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）とする場合だけでなく、２ビット（４値）のデータを保持可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）または４ビット（１６値）のデータを保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）として構成する場合がある。
【0003】
このようなメモリセルトランジスタからのデータの読み出し時には、複数種類の電圧を用意し、メモリセルトランジスタに供給する電圧を切換える必要がある。このため、読み出し速度の向上には、所望のターゲット電圧への遷移を高速化する必要がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国公報２０１９－４３５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本実施形態は、選択ゲート線を所望の電圧に高速に設定することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【0006】
実施形態の半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルのゲートに接続されたワード線と、前記複数のメモリセルの一端にそれぞれ接続された複数の選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、ブロックの両端の２つの前記選択ゲートトランジスタのゲートにそれぞれ接続された２つのアウター選択ゲート線と、前記ブロックの両端以外の１つ以上の前記選択ゲートトランジスタのゲートに接続された１つ以上のインナー選択ゲート線と、前記複数のメモリセルに記録されたデータの読み出し時に、前記アウター選択ゲート線とインナー選択ゲート線とに対する電圧供給を個別に制御可能な電圧生成回路と、を具備する。
【図面の簡単な説明】
【0007】
【図1】実施形態に関わるメモリシステムの構成例を示すブロック図。
【図2】実施形態の不揮発性メモリの構成例を示すブロック図。
【図3】３次元構造のＮＡＮＤメモリセルアレイ２３のブロックの構成例を示す図。
【図4】書き込み動作（プログラム動作）における各配線の電位変化を示す図。
【図5】１ブロックＢＬＫ中の各選択ゲート線ＳＧＤを説明するための説明図。
【図6】横軸に時間をとり縦軸に電圧をとって、ＵＳＴＲＤＩＳを説明するための図。
【図7】書き込み動作（プログラム動作）における各配線の電位変化を示す図。
【図9】電圧生成回路２８の一部の構成を示すブロック図。
【図10】ロウデコーダ２５の構成の一例を示すブロック図。
【図14】実施形態の効果を説明するための図。
【図15】本発明の第２の実施の形態に採用されるＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバを示す回路図。
【図16】実施の形態の動作を説明するための説明図。
【図17】実施の形態の動作を説明するための説明図。
【図18】ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバを示す回路図。
【図19】本発明の第３の実施の形態を示すブロック図。
【図20】横軸に時間をとり縦軸に電圧をとってＵＳＴＲＤＩＳ期間におけるアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）とインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）の電圧変化を示す図。
【発明を実施するための形態】
【0008】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【0009】
（第１の実施の形態）
本実施の形態は、電圧発生回路において目標とするターゲット電圧よりも高いオーバードライブ電圧を供給可能にすると共に、選択ゲート線の種類に応じてオーバードライブ電圧の供給回路の抵抗値を変化させることで、選択ゲート線の種類に拘わらず選択ゲート線に印加する電圧の変化を均一化し、短時間にターゲット電圧に到達させることを可能にするものである。
本実施の形態は、電圧発生回路において目標とするターゲット電圧よりも高いオーバードライブ電圧を供給可能にすると共に、選択ゲート線の種類に応じてオーバードライブ電圧の供給回路の抵抗値を変化させることで、選択ゲート線の種類に拘わらず選択ゲート線に印加する電圧の変化を均一化し、短時間にターゲット電圧に到達させることを可能にするものである。
【0010】
（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0011】
不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤフラッシュメモリを備えている。本実施形態では、不揮発性メモリ２は、メモリセルトランジスタあたり３ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであるとして説明するが、これに限定されるものではない。不揮発性メモリ２は、３次元化されている。
【0012】
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。
【0013】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
【0014】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
【0015】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
【0016】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。
【0017】
なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0018】
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0019】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
【0020】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
【0021】
ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
【0022】
ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0023】
（不揮発性メモリの構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
【0024】
メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
【0025】
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
【0026】
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。
【0027】
信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。
【0028】
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。
【0029】
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
【0030】
ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。信号名に付記された"／"は、アクティブ・ローを示す。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号／ＲＢを送信する。
【0031】
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
【0032】
シーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
【0033】
電圧生成回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。
【0034】
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【0035】
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、各ビット線に接続されたセンスアンプユニット群２４Ａを有しており、センスアンプユニット群２４Ａは、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
【0036】
センスアンプ２４は、データレジスタ２４Ｂを有しており、データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
【0037】
（メモリセルアレイのブロック構成）
図３は３次元構造のＮＡＮＤメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。
図３は３次元構造のＮＡＮＤメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。
【0038】
図示するように、ブロックＢＬＫは、例えば５つのストリングユニット（ＳＵ０～ＳＵ４）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個等でもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0039】
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
【0040】
ストリングユニットＳＵ０～ＳＵ４の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４（以下、これらを区別する必要がない場合には選択ゲート線ＳＧＤという）に接続される。他方で、選択ゲートトランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一の選択ゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及び選択ゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ４間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ４毎に独立している。
【0041】
ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０～ＭＴ７のゲートには、それぞれワード線ＷＬ０～ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。
【0042】
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴや他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴをメモリセルグループＭＧと定義する。本実施形態では、不揮発性メモリ２は３ビット（８値）のデータを保持可能なＴＬＣのＮＡＮＤメモリである。従って、１つのメモリセルグループＭＧが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
【0043】
（書き込み動作）
多値のデータをメモリセルトランジスタＭＴに書き込む場合には、メモリセルトランジスタＭＴの閾値電圧をデータの値に応じた値にする。メモリセルトランジスタＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧Ｖｂｌを印加すると、電子がメモリセルトランジスタＭＴの電荷蓄積膜に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルトランジスタＭＴの閾値電圧を高くすることができる。しかし、メモリセルトランジスタＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルトランジスタＭＴ毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルトランジスタＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲（以下、ターゲット領域という）を超えないように、プログラム動作とベリファイ動作（ループ）を、プログラム電圧ＶＰＧＭを徐々に上昇させつつ、複数回行う。
多値のデータをメモリセルトランジスタＭＴに書き込む場合には、メモリセルトランジスタＭＴの閾値電圧をデータの値に応じた値にする。メモリセルトランジスタＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧Ｖｂｌを印加すると、電子がメモリセルトランジスタＭＴの電荷蓄積膜に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルトランジスタＭＴの閾値電圧を高くすることができる。しかし、メモリセルトランジスタＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルトランジスタＭＴ毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルトランジスタＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲（以下、ターゲット領域という）を超えないように、プログラム動作とベリファイ動作（ループ）を、プログラム電圧ＶＰＧＭを徐々に上昇させつつ、複数回行う。
【0044】
ベリファイ動作は、書き込み動作の一環として行われる読み出し動作である。図４は、書き込み動作（プログラム動作）における各配線の電位変化を示す図である。なお、図４に示す各電圧についても、シーケンサ２７に制御された電圧生成回路２８によって発生される。
【0045】
プログラム動作は、ワード線及びビット線に印加するプログラム電圧及びビット線電圧に従って行われる。ワード線（図４の選択ＷＬ，非選択ＷＬ）に電圧が印加されないブロックＢＬＫは、書き込み対象でない非選択ＢＬＫ（図４下段）である。また、ビット線電圧は、ビット線ＢＬに接続された選択ゲートトランジスタＳＴ１が導通することによりメモリセルトランジスタＭＴに印加されるので、書き込み対象のブロックＢＬＫ（選択ＢＬＫ）のうち、選択ゲート線ＳＧＤが印加されないストリングユニットＳＵは書き込み対象でない非選択ＳＵ（図４中段）である。なお、選択ＢＬＫの非選択ＳＵ（図４中段）についても、プログラム電圧ＶＰＧＭの印加の前に、選択ゲート線ＳＧＤを例えば５Ｖにして選択ゲートトランジスタＳＴ１を導通させておくようにしてもよい。
【0046】
書き込み対象のブロックＢＬＫ（選択ＢＬＫ）の書き込み対象のストリングユニットＳＵ（選択ＳＵ）（図４上段）については、プログラム電圧ＶＰＧＭの印加の前に、図４上段の左側に示すように、選択ゲート線ＳＧＤを例えば５Ｖにして、選択ゲートトランジスタＳＴ１を導通させておく。また、プログラム動作時には、選択ゲート線ＳＧＳは例えば０Ｖである。従って、選択ゲートトランジスタＳＴ２はオフ状態となる。一方、図４上段の右側に示すプログラム電圧ＶＰＧＭ印加時には、選択ゲート線ＳＧＤを例えば２．５Ｖとする。これにより、選択ゲートトランジスタＳＴ１の導通、非導通の状態は、選択ゲートトランジスタＳＴ１に接続されるビット線ＢＬのビット線電圧によって決まる。
【0047】
上述したように、センスアンプ２４は、各ビット線ＢＬにデータを転送する。"０"データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｌとして例えば０Ｖの接地電圧Ｖｓｓが印加される。"１"データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｈとして書き込み禁止電圧Ｖｉｎｈｉｂｉｔ（例えば２．５Ｖ）が印加される。従って、プログラム電圧ＶＰＧＭ印加時には、"０"データが与えられたビット線ＢＬに接続された選択ゲートトランジスタＳＴ１は導通し、"１"データが与えられたビット線ＢＬに接続された選択ゲートトランジスタＳＴ１はカットオフする。カットオフした選択ゲートトランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは書き込み禁止となる。
【0048】
導通状態となった選択ゲートトランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは、ワード線ＷＬに印加される電圧に従って電荷蓄積膜への電子の注入が行われる。ワード線電圧として、電圧ＶＰＡＳＳが与えられたワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧に拘わらず導通状態となるが、電荷蓄積膜への電子の注入は行われない。一方、ワード線電圧として、プログラム電圧ＶＰＧＭが与えられたワード線ＷＬに接続されたメモリセルトランジスタＭＴは、プログラム電圧ＶＰＧＭに応じて電荷蓄積膜への電子の注入が行われる。
【0049】
即ち、ロウデコーダ２５は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線にプログラム電圧ＶＰＧＭを印加し、その他のワード線（非選択ワード線）ＷＬに電圧ＶＰＡＳＳを印加する。プログラム電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積膜に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。ロウデコーダ２５によってワード線ＷＬの電圧を制御しながら、センスアンプ２４によって各ビット線ＢＬにデータを供給することで、メモリセルアレイ２３の各メモリセルトランジスタＭＴへの書き込み動作（プログラム動作）が行われる。
【0050】
（読み出し動作）
多値化されたメモリセルトランジスタからのデータの読み出しは、ロウデコーダ２５によって、選択ワード線ＷＬに読み出し電圧を印加すると共に、センスアンプ２４によって、ビット線ＢＬに読み出されたデータをセンスして、読み出したデータが"０"であるか"１"であるかを判定することで行われる。なお、非選択ワード線ＷＬに接続されたメモリセルトランジスタを導通させるために、ロウデコーダ２５は、非選択ワード線ＷＬには各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤを与える。なお、隣接ワード線については、隣接ワード線に接続されたメモリセルトランジスタの導通を容易にするために、電圧ＶＲＥＡＤよりも若干高い電圧ＶＲＥＡＤＫを与えてもよい。
多値化されたメモリセルトランジスタからのデータの読み出しは、ロウデコーダ２５によって、選択ワード線ＷＬに読み出し電圧を印加すると共に、センスアンプ２４によって、ビット線ＢＬに読み出されたデータをセンスして、読み出したデータが"０"であるか"１"であるかを判定することで行われる。なお、非選択ワード線ＷＬに接続されたメモリセルトランジスタを導通させるために、ロウデコーダ２５は、非選択ワード線ＷＬには各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤを与える。なお、隣接ワード線については、隣接ワード線に接続されたメモリセルトランジスタの導通を容易にするために、電圧ＶＲＥＡＤよりも若干高い電圧ＶＲＥＡＤＫを与えてもよい。
【0051】
また、ロウデコーダ２５は、ストリングユニットＳＵ中の読み出し対象のストリングユニット（選択ストリングユニット）を構成する選択ゲート線ＳＧＤ（以下、ＳＧＤ＿ｓｅｌという）には、選択ゲートトランジスタＳＴ１をオンにするための電圧ＶＳＧ＿ｓｅｌを印加し、読み出し対象でないストリングユニット（非選択ストリングユニット）を構成する選択ゲート線ＳＧＤ（以下、ＳＧＤ＿ｕｓｅｌという）には、選択ゲートトランジスタＳＴ１をオフにするための電圧ＶＳＧ＿ｕｓｅｌを印加する。
【0052】
ロウデコーダ２５は、選択ワード線に、読み出し電圧を印加し、非選択ワード線に、電圧ＶＲＥＡＤ又はＶＥＲＥＤＫを印加する。読み出し動作時には、センスアンプ２４は、ビット線ＢＬを一定の電圧（例えば、０．５Ｖ）に固定すると共に、センスアンプユニット群２４Ａ内部の図示しないセンスノードＳＥＮをビット線ＢＬの電圧よりも高い所定のプリチャージ電圧Ｖｐｒｅに充電する。この状態で、ロジック制御回路２１は、センスノードＳＥＮをビット線ＢＬに接続する。そうすると、センスノードＳＥＮからビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧は次第に低下する。
【0053】
センスノードＳＥＮの電圧は、対応するビット線ＢＬに接続されたメモリセルトランジスタの閾値電圧の状態に応じて変化する。即ち、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低いときは、メモリセルトランジスタはオン状態であり、メモリセルトランジスタに大きなセル電流が流れ、センスノードＳＥＮの電圧が低下する速度は速くなる。また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いときは、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、小さいか、又は、メモリセルトランジスタにセル電流が流れず、センスノードＳＥＮの電圧が低下する速度は遅くなる。
【0054】
このようなセンスノードＳＥＮの電圧低下の速度の差を利用して、メモリセルトランジスタの書き込みの状態が判定されて、結果がデータラッチ回路に記憶される。例えば、センスノードＳＥＮの電荷を放電し始める放電開始時から所定の第１期間が経過した第１時点で、センスノードＳＥＮの電圧がローレベル（以下、"Ｌ"）であるかハイレベル（以下、"Ｈ"）であるかが判定される。例えば、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低い場合には、メモリセルトランジスタは完全オン状態であり、メモリセルトランジスタに大きなセル電流が流れる。このため、センスノードＳＥＮの電圧は、急速に低下し、電圧降下量は比較的大きく、第１時点において、センスノードＳＥＮが"Ｌ"になる。
【0055】
また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高い場合には、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、非常に小さいか、又は、メモリセルトランジスタにセル電流が流れない。このため、センスノードＳＥＮの電圧は、非常に緩やかに低下し、電圧降下量は比較的小さく、第１時点において、センスノードＳＥＮは、"Ｈ"のままとなる。
【0056】
このように、ロウデコーダ２５により選択ワード線に読み出し電圧を印加しながら、センスアンプ回路３２がセンスノードＳＥＮの状態を監視することで、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いか低いかが判定される。従って、各レベル相互間の電圧を読み出し電圧として選択ワード線ＷＬに印加することで、各メモリセルトランジスタのレベルを判定し、各レベルに割り当てたデータを読み出すことができる。
【0057】
例えば、ＴＬＣの８つのターゲット領域にそれぞれデータを割り当てることで、ＴＬＣでは、１メモリセルトランジスタ当たり３ビットのデータを記憶可能である。各メモリセルトランジスタには、８つのターゲット領域を示すＥｒ，Ａ，Ｂ，…，Ｇレベルのいずれかのレベルで書き込みが行われ、読出し時には、電圧ＶｒＡ～ＶｒＧを印加することで、各メモリセルトランジスタのデータの値を判定することができる。
【0058】
（選択ゲート線ＳＧＤ）
図５は１ブロックＢＬＫ中の各選択ゲート線ＳＧＤを説明するための説明図である。図５は紙面左側にブロックＢＬＫの一部の平面形状を示しており、Ａ－Ａ線で切断した断面形状を紙面右側に示している。図５の丸印はＮＡＮＤストリングを構成するメモリホール３３４を示している。絶縁層３５１は、図５に示す１ブロックＢＬＫを他のブロックＢＬＫと分離する。図５の例は、１ブロックＢＬＫ内に、絶縁層３５２によって分離された５つの選択ゲート線ＳＧＤ０～ＳＧＤ４をそれぞれ含む５つのストリングユニットＳＵ０～ＳＵ４が構成された例を示している。絶縁層３５２は、図５の右側の例では、３層の選択ゲート線ＳＧＤまで延設されて各選択ゲート線ＳＧＤ０～ＳＧＤ４を相互に分離する。
図５は１ブロックＢＬＫ中の各選択ゲート線ＳＧＤを説明するための説明図である。図５は紙面左側にブロックＢＬＫの一部の平面形状を示しており、Ａ－Ａ線で切断した断面形状を紙面右側に示している。図５の丸印はＮＡＮＤストリングを構成するメモリホール３３４を示している。絶縁層３５１は、図５に示す１ブロックＢＬＫを他のブロックＢＬＫと分離する。図５の例は、１ブロックＢＬＫ内に、絶縁層３５２によって分離された５つの選択ゲート線ＳＧＤ０～ＳＧＤ４をそれぞれ含む５つのストリングユニットＳＵ０～ＳＵ４が構成された例を示している。絶縁層３５２は、図５の右側の例では、３層の選択ゲート線ＳＧＤまで延設されて各選択ゲート線ＳＧＤ０～ＳＧＤ４を相互に分離する。
【0059】
１ストリングユニットにはＮＡＮＤストリングを構成するメモリホール３３４が複数配置される。１ストリングユニット中のＮＡＮＤストリング数（メモリホール数）は極めて多く（図５では１６個のみ示してある）、サイズを縮小するために、メモリホール３３４を千鳥配置にしてある。１ストリングユニット内の各メモリホール３３４は、それぞれコンタクトプラグ３３９によってビット線ＢＬ０，ＢＬ１，…（以下、これらを区別する必要がない場合にはビット線ＢＬという）に接続される。なお、図５の左側では図面の見やすさを考慮して、一部のビット線ＢＬ及び一部のコンタクトプラグ３３９のみを示してある。
【0060】
図５に示すように、各ビット線ＢＬ０，ＢＬ１，…は、それぞれコンタクトプラグ３３９を介してストリング毎に１つのメモリホール３３４に接続される。なお、各ビット線ＢＬを各ストリングの１つのメモリホール３３４に接続するために、コンタクトプラグ３３９の位置は、ビット線ＢＬの延伸方向に直交する方向にずらしてある。
【0061】
基板３３０上には、複数のＮＡＮＤストリングＮＳが形成されている。すなわち、基板３３０上には、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、および複数の選択ゲート線ＳＧＤが絶縁膜を介して積層されている。そして、これらの選択ゲート線ＳＧＳ、ワード線ＷＬ及び選択ゲート線ＳＧＤを貫通して基板３３０に達するメモリホール３３４が形成されている。メモリホール３３４の側面には、図示しないブロック絶縁膜、電荷蓄積膜（電荷保持領域）、およびゲート絶縁膜が順次形成され、更にメモリホール３３４内に図示しない導電体柱が埋め込まれている。導電体柱は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択ゲートトランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。すなわち、選択ゲート線ＳＧＤと導電体柱とそれらの間の絶縁膜がそれぞれ選択ゲートトランジスタＳＴ１として機能し、ワード線ＷＬと導電体柱とそれらの間の絶縁膜がそれぞれメモリセルトランジスタＭＴとして機能し、選択ゲート線ＳＧＳと各導電体柱とそれらの間の絶縁膜が選択ゲートトランジスタＳＴ２として機能する。
【0062】
なお、図５では、メモリホール３３４は、同一径の円柱形状であるものとして示したが、実際には基板３３０に向かって細径となるテーパ形状を有する。また、製造工程によっては、メモリホール３３４及び導電体柱は、テーパ形状の途中で拡径して再び基板３３０に向かって細径となる複数段のテーパ形状を有することもある。
【0063】
ところで、各選択ゲート線ＳＧＤを区画する絶縁層３５２の形成領域には、メモリホール３３４を形成する必要はない。しかしながら、製造上の理由から、メモリホール３３４は配置位置が均一化された状態で形成される。この理由から、絶縁層３５２の形成領域においても、メモリホール３３４が形成される。従って、図５に示すように、各選択ゲート線ＳＧＤは、隣接する選択ゲート線ＳＧＤとの境界部分において、メモリホール３３４の形成領域の分だけ切り欠かれた切り欠き部３４０を有する。これに対し、各ブロックＢＬＫの両端の選択ゲート線ＳＧＤは、ブロックＢＬＫの端部においてメモリホール３３４の形成領域による切り欠き部３４０は生じていない。
【0064】
各ブロックＢＬＫの両端の２つの選択ゲート線ＳＧＤ０，ＳＧＤ４（以下、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）ともいう）は一端側のみに切り欠き部３４０を有し、各ブロックＢＬＫの残りの３つの選択ゲート線ＳＧＤ１～ＳＧＤ３（以下、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）ともいう）は両端に切り欠き部３４０を有する。従って、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）は、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に比べて狭幅であり、その分アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）よりも抵抗値が大きい。
【0065】
なお、以下の説明では、選択ストリングユニットのアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）をＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）といい、非選択ストリングユニットのアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）をＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）というものとする。また、選択ストリングユニットのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）をＳＧＤ＿ｓｅｌ（ｉｎｎｅｒ）といい、非選択ストリングユニットのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）をＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）というものとする。
【0066】
（ＵＳＴＲＤＩＳ（アンセレクテッドストリングディスチャージ））
図６は横軸に時間をとり縦軸に電圧をとって、ＵＳＴＲＤＩＳを説明するための図である。図６はアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）が選択され、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）が非選択の場合の例を示している。図６の一点鎖線は、ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）の電圧変化を示し、破線は、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）の電圧変化を示している。
図６は横軸に時間をとり縦軸に電圧をとって、ＵＳＴＲＤＩＳを説明するための図である。図６はアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）が選択され、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）が非選択の場合の例を示している。図６の一点鎖線は、ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）の電圧変化を示し、破線は、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）の電圧変化を示している。
【0067】
上述したように、読み出し時には、選択ストリングユニットを構成するＳＧＤ＿ｓｅｌには、選択ゲートトランジスタＳＴ１をオンにするための電圧ＶＳＧ＿ｓｅｌが印加され、非選択ストリングユニットを構成するＳＧＤ＿ｕｓｅｌには、選択ゲートトランジスタＳＴ１をオフにするための電圧ＶＳＧ＿ｕｓｅｌ（例えば、０Ｖ）が印加される。この読み出し動作に先立って、ＳＧＤ＿ｓｅｌ及びＳＧＤ＿ｕｓｅｌのいずれも、ＵＳＴＲＤＩＳ（アンセレクテッドストリングディスチャージ）が実行される。
【0068】
ＵＳＴＲＤＩＳは、ディスターブ（意図しない閾値電圧の上昇による誤書き込み）を防止するために、動作前にチャンネル全導通を行うものである。即ち、読み出し動作は、ＵＳＴＲＤＩＳ期間と実際の読み出し期間（以下、実読み出し期間という）とを有し、ＵＳＴＲＤＩＳ期間には、ＳＧＤ＿ｓｅｌ及びＳＧＤ＿ｕｓｅｌは、選択ゲートトランジスタＳＴ１をオンにする電圧ＶＳＧ＿ｓｅｌに設定される。
【0069】
図６に示すように、実読み出し期間の前に、先ずＵＳＴＲＤＩＳ期間が設定される。ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）及びＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）には、電圧ＶＳＧ＿ｓｅｌが印加される。ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）は、読み出し期間において、電圧ＶＳＧ＿ｓｅｌに維持される。ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）は、選択ゲートトランジスタＳＴ１をオフにするための電圧ＶＳＧ＿ｕｓｅｌ（例えば０Ｖ）まで低下する。
【0070】
なお、図６では、非選択ワード線ＷＬ＿ｕｓｅｌが電圧Ｖｒｅａｄに設定され、選択ワード線ＷＬ＿ｓｅｌが、実読み出し期間において、Ａレベル及びＦレベルの読み出しのための電圧に変化する例を示してある。
【0071】
図７及び図８は図６と同様の表記により、ＵＳＴＲＤＩＳ期間における問題を説明するための図である。図７及び図８においては、ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）の電圧変化を一点鎖線にて示し、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）の電圧変化を実線にて示し、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）の電圧変化を破線にて示している。
【0072】
ＵＳＴＲＤＩＳにおいては、ＳＧＤ＿ｓｅｌ及びＳＧＤ＿ｕｓｅｌが０Ｖからターゲット電圧ＶＳＧ＿ｓｅｌに遷移するまでには比較的長い時間を要する。そこで、この時間を短縮するために、電圧生成回路２８は、遷移タイミングで、ターゲット電圧である電圧ＶＳＧ＿ｓｅｌを超えるレベルのオーバードライブ電圧を発生させるようになっている。
【0073】
オーバードライブ電圧は、ターゲット電圧ＶＳＧ＿ｓｅｌよりも正方向に大きな電圧である。このオーバードライブ電圧を印加する結果、ＳＧＤ＿ｓｅｌ及びＳＧＤ＿ｕｓｅｌは、比較的短時間にターゲット電圧ＶＳＧ＿ｓｅｌに到達する。
【0074】
ところが、上述したように、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）は、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に比べて抵抗値が高い。このため、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）にオーバードライブ電圧を印加したとしても、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）がターゲット電圧ＶＳＧに到達までの時間は、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）がターゲット電圧ＶＳＧに到達までの時間よりも長くなる（図７の傾斜が小さくなる）。この結果、図７に示すように、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）をターゲット電圧に到達させようとすると、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）である、ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）及びＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）はターゲット電圧ＶＳＧ＿ｓｅｌを超えてオーバーシュートしてしまう。
【0075】
図８は、このようなオーバーシュートを抑制するために、オーバードライブ時間を短くしたり、キック量を小さく（オーバードライブ電圧を小さく）した場合の例を示している。この場合には、ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）及びＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）にはオーバーシュートが生じないが、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）については、ＵＳＴＲＤＩＳ期間においてターゲット電圧ＶＳＧ＿ｓｅｌに到達しない。この結果、電子の掃き出しが十分に行われないことが考えられる。図７及び図８のいずれの場合にも、結果的にディスターブが生じる虞がある。
【0076】
（オーバードライブ制御）
そこで、本実施の形態においては、ターゲット電圧ＶＧＳ＿ｓｅｌを得るためのオーバードライブ電圧の供給先がアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）であるかインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）であるかに応じて、オーバードライブ電圧を供給する供給回路の抵抗値を変更するようになっている。
そこで、本実施の形態においては、ターゲット電圧ＶＧＳ＿ｓｅｌを得るためのオーバードライブ電圧の供給先がアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）であるかインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）であるかに応じて、オーバードライブ電圧を供給する供給回路の抵抗値を変更するようになっている。
【0077】
【0078】
図１０において、電圧生成回路２８は、メモリセルトランジスタＭＴに対するプログラム動作及び読み出し動作等に必要な電圧を含む各種電圧を発生する。電圧生成回路２８は、信号線ＳＧ０～ＳＧ４に電圧を供給する供給回路４１と、信号線ＳＧ５に電圧を供給するＳＧドライバ２８Ａと、信号線ＣＧ０～ＣＧ７にそれぞれ電圧を供給する複数のＣＧドライバ２８Ｂと含む。これらの信号線ＳＧ０～ＳＧ５，ＣＧ０～ＣＧ７は、ロウデコーダ２５によって分岐されて、各ブロックＢＬＫの配線に接続される。すなわち、信号線ＳＧ０～ＳＧ４は、グローバルドレイン側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。信号線ＣＧ０～ＣＧ７は、グローバルワード線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルワード線としてのワード線ＷＬ０～ＷＬ７に接続される。信号線ＳＧ５は、グローバルソース側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＳに接続される。
【0079】
電圧生成回路２８はシーケンサ２７に制御されて、各種の電圧を生成する。ＳＧドライバ（選択ゲート線ドライバ）２８Ａ及びＣＧドライバ（ワード線ドライバ）２８Ｂは、各種の生成された電圧を、対応する信号線ＳＧ５及び信号線ＣＧ０～ＣＧ７にそれぞれ供給する。
【0080】
ロウデコーダ２５は、各ブロックにそれぞれ対応した複数のスイッチ回路群２５Ａと、複数のスイッチ回路群２５Ａにそれぞれ対応して設けられる複数のブロックデコーダ２５Ｂとを有している。各スイッチ回路群２５Ａは、信号線ＳＧ０～ＳＧ４と選択ゲート線ＳＧＤ０～ＳＧＤ４とをそれぞれ接続する複数のトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４、信号線ＣＧ０～ＣＧ７とワード線ＷＬ０～ＷＬ７とをそれぞれ接続する複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７、信号線ＳＧ５と選択ゲート線ＳＧＳとを接続するトトランジスタＴＲ＿ＳＧ５を含む。トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ５およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７の各々は、高耐圧トランジスタである。
【0081】
各ブロックデコーダ２５Ｂは、ロウアドレスによって自身が指定された場合、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ５およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートに、ブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ２５Ｂからブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２５Ａでは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ５およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となって導通するため、電源生成回路２８から信号線ＳＧ０～ＳＧ５及び信号線ＣＧ０～ＣＧ７に供給される電圧が、動作対象となるブロックＢＬＫに含まれる選択ゲート線ＳＧＤ０～ＳＧＤ４、ＳＧＳおよびワード線ＷＬ０～ＷＬ７に供給される。
【0082】
即ち、電圧生成回路２８とロウデコーダ２５により、選択ワード線ＷＬには読み出し電圧ＶＣＧＲＶが供給され、非選択ワード線ＷＬには電圧ＶＲＥＡＤ又はＶＲＥＡＤＫが供給される。また、例えば、動作対象となるストリングユニットＳＵに属する選択ゲートトランジスタＳＴ１に接続される選択ゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）には電圧ＶＳＧ＿ｓｅｌが供給され、動作対象となるストリングユニットＳＵに属さない選択ゲートトランジスタＳＴ１に接続される選択ゲート線ＳＧＤ（ＳＧＤ＿ｕｓｅｌ）には０Ｖ等の電圧ＶＳＧ＿ｕｓｅｌが供給される。
【0083】
図９において、電圧生成回路２８は、電圧発生回路４０及び供給回路４１を有する。なお、図９では、選択ゲート線ＳＧＤに電圧を供給するための回路のみを示している。電圧発生回路４０は、チャージポンプ回路等によって構成されて、各種電圧を発生する。供給回路４１は、ＳＧＤ＿ｓｅｌ（ｉｎｎｅｒ）ドライバ４２、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３、ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）ドライバ４４、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ４５、ＭＵＸ（ｉｎｎｅｒ）４６及びＭＵＸ（ｏｕｔｅｒ）４７を有する。
【0084】
【0085】
ドライバ４２～４４は、いずれも複数種類の入力電圧が入力される複数の入力端を有し、これらの入力端を介して電圧発生回路４０から複数種類の電圧が入力可能である。ドライバ４２～４４の各入力端は、複数種類の電圧のそれぞれの供給路上に配置されたスイッチＴ１，Ｔ２，…を経由して１つの出力端に接続される。スイッチＴ１，Ｔ２，…のいずれか１つが選択されてオンとなることにより、選択されたスイッチに接続された供給路に与えられた電圧が出力端に現れる。
【0086】
ドライバ４２，４３は、ＳＧＤ＿ｉｎｎｅｒに対応したものである。ドライバ４２は、選択された選択ゲート線ＳＧＤ＿ｓｅｌに与える電圧ＶＳＧ＿ｓｅｌを出力端から出力し、ドライバ４３は、非選択の選択ゲート線ＳＧＤ＿ｕｓｅｌに与える電圧ＶＳＧ＿ｕｓｅｌを出力端から出力する。
【0087】
ドライバ４４，４５は、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に対応したものである。ドライバ４４は、選択された選択ゲート線ＳＧＤ＿ｓｅｌに与える電圧ＶＳＧ＿ｓｅｌを出力端から出力し、ドライバ４５は、非選択の選択ゲート線ＳＧＤ＿ｕｓｅｌに与える電圧ＶＳＧ＿ｕｓｅｌを出力端から出力する。
【0088】
本実施の形態においては、ドライバ４２～４４のうち、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に対応したドライバ４４，４５には、電圧の供給路上に抵抗Ｒ１が設けられている。この抵抗Ｒ１により、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に印加される電圧のランプレート（電圧上昇率）が抑制される。なお、抵抗Ｒ１としては、金属配線を採用し、金属配線を細く引き延ばすことによって、実効的な抵抗値を増大させるようになっていてもよい。
【0089】
ドライバ４２，４４には、電圧発生回路４０から、ＵＳＴＲＤＩＳ期間においてターゲット電圧ＶＳＧ＿ｓｅｌを得るためのオーバードライブ電圧が与えられ、実読み出し期間において選択ゲート線ＳＧＤの選択時の電圧ＶＳＧ＿ｓｅｌが与えられる。また、ドライバ４３，４５にはＵＳＴＲＤＩＳ期間においてターゲット電圧ＶＳＧ＿ｓｅｌが与えられ、実読み出し期間において選択ゲート線ＳＧＤの非選択時の電圧ＶＳＧ＿ｕｓｅｌが与えられる。なお、ＵＳＴＲＤＩＳ期間において電圧発生回路４０から出力されるオーバードライブ電圧は、電圧ＶＳＧ＿ｓｅｌよりも高い電圧である。
【0090】
【0091】
図１２において、ＭＵＸ（ｉｎｎｅｒ）４６は、電圧の供給路上に６つのスイッチＴ１１～Ｔ１６を有する。スイッチＴ１１，Ｔ１３，Ｔ１５の入力端には、ＳＧＤ＿ｓｅｌ（ｉｎｎｅｒ）ドライバ４２からの電圧ＶＳＧ＿ｓｅｌが印加され、スイッチＴ１２，Ｔ１４，Ｔ１６の入力端には、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３からの電圧ＶＳＧ＿ｕｓｅｌが印加される。スイッチＴ１５，Ｔ１６の出力端は、選択ゲート線ＳＧＤ１（ｉｎｎｅｒ）に共通接続される。また、スイッチＴ１３，Ｔ１４の出力端は、選択ゲート線ＳＧＤ２（ｉｎｎｅｒ）に共通接続され、スイッチＴ１１，Ｔ１２の出力端は、選択ゲート線ＳＧＤ３（ｉｎｎｅｒ）に共通接続される。
【0092】
スイッチＴ１５，Ｔ１６の一方が選択されてオンになることにより、選択されたスイッチに供給された電圧がＳＤＧ１（ｉｎｎｅｒ）に供給される。同様に、スイッチＴ１３，Ｔ１４の一方が選択されてオンになることにより、選択されたスイッチに供給された電圧がＳＤＧ２（ｉｎｎｅｒ）に供給され、スイッチＴ１１，Ｔ１２の一方が選択されてオンになることにより、選択されたスイッチに供給された電圧がＳＤＧ１（ｉｎｎｅｒ）に供給される。
【0093】
図１３において、ＭＵＸ（ｏｕｔｅｒ）４７は、電圧の供給路上に４つのスイッチＴ１７～Ｔ２０を有する。スイッチＴ１７，Ｔ１９の入力端には、ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）ドライバ４４からの電圧ＶＳＧ＿ｓｅｌが印加され、スイッチＴ１８，Ｔ１９の入力端には、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ４５からの電圧ＶＳＧ＿ｕｓｅｌが印加される。スイッチＴ１９，Ｔ２０の出力端は、選択ゲート線ＳＧＤ０（ｏｕｔｅｒ）に共通接続される。また、スイッチＴ１７，Ｔ１８の出力端は、選択ゲート線ＳＧＤ４（ｏｕｔｅｒ）に共通接続される。
【0094】
スイッチＴ１９，Ｔ２０の一方が選択されてオンになることにより、選択されたスイッチに供給された電圧がＳＤＧ０（ｏｕｔｅｒ）に供給される。同様に、スイッチＴ１７，Ｔ１８の一方が選択されてオンになることにより、選択されたスイッチに供給された電圧がＳＤＧ４（ｏｕｔｅｒ）に供給される。
【0095】
次に、このように構成された実施の形態の動作について図１４を参照して説明する。図１４は図６と同様の表記により、ＵＳＴＲＤＩＳ期間における実施の形態の効果を説明するための図である。図１４においては、ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）の電圧変化を一点鎖線にて示し、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）の電圧変化を実線にて示し、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）の電圧変化を破線にて示している。
【0096】
いま、所定のコーディングを採用して書き込みが行われたメモリセルトランジスタから、データの読み出しを行うものとする。シーケンサ２７の図示しないメモリには、データの読み出し必要な各種電圧の情報が記憶されている。シーケンサ２７は、これらの情報に基づいて、電圧生成回路２８に読み出し時に必要な電圧を発生させる。
【0097】
即ち、電圧生成回路２８は、シーケンサ２７に制御されて、ＵＳＴＲＤＩＳ期間においてはオーバードライブ電圧を発生して、ドライバ４２～４５に与える。ドライバ４２～４５は、スイッチＴ１をオンにして、オーバードライブ電圧を選択して出力する。ドライバ４２，４３によってそれぞれオーバードライブ電圧が供給される選択ゲート線ＳＧＤ１～ＳＧＤ３は、ドライバ４４，４５によってそれぞれオーバードライブ電圧が供給される選択ゲート線ＳＧＤ０，ＳＧＤ４に比べて抵抗値が大きい。しかし、ドライバ４４，４５には、電圧の供給路上に抵抗Ｒ１が設けられていることから、選択ゲート線ＳＧＤ０，ＳＧＤ４の電圧上昇率は抑制される。こうして、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）の電圧変化とアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）の電圧変化を略同一にすることが可能であり、選択ゲート線ＳＧＤ０～ＳＧＤ４の電圧上昇率を相互に一定にすることが可能である。
【0098】
図１４に示すように、ＵＳＴＲＤＩＳ期間におけるＳＧＤ（ｉｎｎｅｒ）と、ＳＧＤ（ｏｕｔｅｒ）とは、略同様の電圧上昇率で電圧が変化している。この結果、ＳＧＤ（ｏｕｔｅｒ）にオーバーシュートが発生することなく、ＳＧＤ（ｏｕｔｅｒ）とＳＧＤ（ｉｎｎｅｒ）とは同様の電圧変化により短時間でターゲット電圧ＶＳＧ＿ｓｅｌに到達する。
【0099】
このように本実施の形態においては、選択ゲート線の種類に応じてオーバードライブ電圧の供給回路の抵抗値を変化させることで、選択ゲート線の種類に拘わらず選択ゲート線に印加する電圧を均一化し、短時間にターゲット電圧に到達させることが可能となる。
【0100】
（第２の実施の形態）
図１５は本発明の第２の実施の形態に採用されるＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバを示す回路図である。図１５は図１１のＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ４５に代えて採用されるものであり、本実施の形態における他のハードウェア構成は第１の実施の形態と同様である。
図１５は本発明の第２の実施の形態に採用されるＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバを示す回路図である。図１５は図１１のＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ４５に代えて採用されるものであり、本実施の形態における他のハードウェア構成は第１の実施の形態と同様である。
【0101】
ブロックＢＬＫ中のアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）が選択される場合には、当該ブロックＢＬＫ中の他のアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）は非選択である。一方、ブロックＢＬＫ中のインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）が選択される場合には、当該ブロックＢＬＫ中の２つのアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）はいずれも非選択である。従って、電圧発生回路４０からの非選択用の電圧ＶＳＧ＿ｕｓｅｌは、選択状態に応じて、１つのアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に供給される場合と、２つのアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に供給される場合とがある。
【0102】
即ち、図１１のＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ４５の出力は、ＭＵＸ（ｏｕｔｅｒ）４７のスイッチＴ１８，Ｔ２０の一方のみを介して一方のアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に供給される場合と、ＭＵＸ（ｏｕｔｅｒ）４７のスイッチＴ１８，Ｔ２０の両方を介して両方のアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に供給される場合とがある。つまり、選択状態に応じてＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ４５の負荷が変化し、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）の電圧上昇率を均一にできない。そこで、本実施の形態においては、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ４５に代えてＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ５０を採用する。
【0103】
ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ５０は、図１１のＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ４５に、ＮＯＲ回路５１及びスイッチＴＯを付加すると共に、抵抗Ｒ１に代えて抵抗Ｒ２，Ｒ３を採用したものである。ＮＯＲ回路５１には、選択ゲート線ＳＧＤ０に電圧ＶＳＧ＿ｕｓｅｌを印加するか否かを示す信号Ｓｔｒｉｎｇ Ａｄｄ［０］と選択ゲート線ＳＧＤ５に電圧ＶＳＧ＿ｕｓｅｌを印加するか否かを示す信号Ｓｔｒｉｎｇ Ａｄｄ［４］とが入力される。ＮＯＲ回路５１は２入力のＮＯＲ演算を行い、演算結果をスイッチＴＯに出力する。
【0104】
電圧発生回路４０の出力端とスイッチＴ１との間の電圧の供給路上には、抵抗Ｒ３，Ｒ２の直列回路が設けられる。スイッチＴＯは、抵抗Ｒ３の両端に接続されて、ＮＯＲ回路５１の演算結果が論理"１"の場合には、オンとなって抵抗Ｒ３を短絡する。ＮＯＲ回路５１の演算結果が論理"０"の場合には、スイッチ回路ＴＯはオフである。
【0105】
【0106】
いま、選択ゲート線ＳＧＤ０が選択で、選択ゲート線ＳＧＤ４が非選択であるものとする。即ち、この場合には、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ５０は、１つのアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）のみに電圧ＶＳＧ＿ｕｓｅｌを供給すればよい。図１６に示すように、この場合には、信号Ｓｔｒｉｎｇ Ａｄｄ［０］は"Ｈ"であり、信号Ｓｔｒｉｎｇ Ａｄｄ［４］は"Ｌ"である。ＮＯＲ回路５１の出力は"Ｌ"（論理値"０"）であり、スイッチ回路ＴＯはオフであり、抵抗Ｒ３は短絡されない。即ち、図１６の矢印にて示すように、電圧発生回路４０の出力端とスイッチＴ１との間の電圧の供給路上には、抵抗Ｒ３，Ｒ２の直列回路が接続されたことになる。これらの２つの抵抗Ｒ３，Ｒ２によって、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）の電圧変化率は抑制される。
【0107】
また、選択ゲート線ＳＧＤ０及び選択ゲート線ＳＧＤ４のいずれも非選択であるものとする。即ち、この場合には、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ５０は、２つのアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に電圧ＶＳＧ＿ｕｓｅｌを供給する。図１７に示すように、この場合には、信号Ｓｔｒｉｎｇ Ａｄｄ［０］，Ｓｔｒｉｎｇ Ａｄｄ［４］はいずれも"Ｌ"である。ＮＯＲ回路５１の出力は"Ｈ"（論理値"１"）となり、スイッチ回路ＴＯはオンであり、抵抗Ｒ３は短絡される。即ち、図１７の矢印にて示すように、電圧発生回路４０の出力端とスイッチＴ１との間の電圧の供給路上には、抵抗Ｒ２のみが接続されたことになる。この結果、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）の電圧変化率は増大しやすくなる。
【0108】
このように本実施の形態においては、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバが１つのアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に電圧ＶＳＧ＿ｕｓｅｌを供給するか２つのアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に電圧ＶＳＧ＿ｕｓｅｌを供給するかに応じて、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバの抵抗値を切換えており、いずれの選択ゲート線ＳＧＤが選択される場合でも、非選択となるアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）の電圧変化率を一定にすることが可能である。
【0109】
なお、抵抗Ｒ２，Ｒ３の抵抗値については、設定変更可能に構成されていてもよい。
【0110】
（変形例）
図１８はＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバを示す回路図である。図１８は図１１のＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３に代えて採用されるものであり、本実施の形態における他のハードウェア構成は第１の実施の形態又は第２の実施の形態と同様である。
図１８はＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバを示す回路図である。図１８は図１１のＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３に代えて採用されるものであり、本実施の形態における他のハードウェア構成は第１の実施の形態又は第２の実施の形態と同様である。
【0111】
ブロックＢＬＫ中のアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）が選択される場合には、当該ブロックＢＬＫ中の３つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）は全て非選択である。一方、ブロックＢＬＫ中のインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）が選択される場合には、当該ブロックＢＬＫ中の２つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）は非選択である。従って、電圧発生回路４０からの非選択用の電圧ＶＳＧ＿ｕｓｅｌは、選択状態に応じて、２つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に供給される場合と、３つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に供給される場合とがある。
【0112】
即ち、図１１のＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３の出力は、ＭＵＸ（ｉｎｎｅｒ）４６のスイッチＴ１２，Ｔ１４，Ｔ１６の２つを介して２つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に供給される場合と、ＭＵＸ（ｉｎｎｅｒ）４６のスイッチＴ１２，Ｔ１４，Ｔ１６の全てを介して３つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に供給される場合とがある。つまり、選択状態に応じてＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３の負荷が変化し、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）の電圧上昇率を均一にできない。そこで、本実施の形態においては、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３に代えてＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ６０を採用する。
【0113】
ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ６０は、図１１のＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３に、ＮＯＲ回路６１、スイッチＴＯ、抵抗Ｒ４及び抵抗Ｒ５を付加したものである。ＮＯＲ回路６１には、選択ゲート線ＳＧＤ１に電圧ＶＳＧ＿ｕｓｅｌを印加するか否かを示す信号Ｓｔｒｉｎｇ Ａｄｄ［１］、選択ゲート線ＳＧＤ２に電圧ＶＳＧ＿ｕｓｅｌを印加するか否かを示す信号Ｓｔｒｉｎｇ Ａｄｄ［２］及び選択ゲート線ＳＧＤ３に電圧ＶＳＧ＿ｕｓｅｌを印加するか否かを示す信号Ｓｔｒｉｎｇ Ａｄｄ［３］が入力される。ＮＯＲ回路６１は３入力のＮＯＲ演算を行い、演算結果をスイッチＴＯに出力する。
【0114】
電圧発生回路４０の出力端とスイッチＴ１との間の電圧の供給路上には、抵抗Ｒ５，Ｒ４の直列回路が設けられる。スイッチＴＯは、抵抗Ｒ５の両端に接続されて、ＮＯＲ回路６１の演算結果が論理"１"の場合には、オンとなって抵抗Ｒ５を短絡する。ＮＯＲ回路６１の演算結果が論理"０"の場合には、スイッチ回路ＴＯはオフである。なお、抵抗Ｒ５，Ｒ４の抵抗比は、例えば１：２に設定される。なお、抵抗Ｒ５，Ｒ４の抵抗比は、ドライバ後段からインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）までの全抵抗値を考慮した方がよいが、抵抗Ｒ５，Ｒ４の抵抗値が支配的であり、抵抗Ｒ５，Ｒ４の抵抗値のみを考慮してもよい。また、抵抗Ｒ５，Ｒ４の抵抗値については、設定変更可能に構成されていてもよい。
【0115】
なお、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）用のドライバとしては、図１５のＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ５０を採用してもよい。
【0116】
次に、このように構成された実施の形態の動作について説明する。
【0117】
いま、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）のいずれかが選択で、他の２つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）が非選択であるものとする。即ち、この場合には、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ６０は、２つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に電圧ＶＳＧ＿ｕｓｅｌを供給すればよい。この場合には、信号Ｓｔｒｉｎｇ Ａｄｄ［１］～Ｓｔｒｉｎｇ Ａｄｄ［３］のいずれか１つは"Ｈ"であり、ＮＯＲ回路６１の出力は"Ｌ"（論理値"０"）となる。スイッチ回路ＴＯはオフであり、抵抗Ｒ５は短絡されない。即ち、電圧発生回路４０の出力端とスイッチＴ１との間の電圧の供給路上には、抵抗Ｒ５，Ｒ４の直列回路が接続されたことになる。これらの２つの抵抗Ｒ５，Ｒ４によって、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）の電圧変化率は抑制される。
【0118】
また、選択ゲート線ＳＧＤ０～ＳＧＤ３のいずれも非選択であるものとする。即ち、この場合には、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ６０は、３つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に電圧ＶＳＧ＿ｕｓｅｌを供給する。この場合には、信号Ｓｔｒｉｎｇ Ａｄｄ［１］～Ｓｔｒｉｎｇ Ａｄｄ［３］はいずれも"Ｌ"であり、ＮＯＲ回路６１の出力は"Ｈ"（論理値"１"）となる。これにより、スイッチ回路ＴＯはオンとなり、抵抗Ｒ５は短絡される。即ち、電圧発生回路４０の出力端とスイッチＴ１との間の電圧の供給路上には、抵抗Ｒ４のみが接続されたことになる。この結果、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）の電圧変化率は増大しやすくなる。
【0119】
このように本実施の形態においては、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバが２つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に電圧ＶＳＧ＿ｕｓｅｌを供給するか３つのインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に電圧ＶＳＧ＿ｕｓｅｌを供給するかに応じて、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバの抵抗値を切換えており、いずれの選択ゲート線ＳＧＤが選択される場合でも、非選択となるインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）の電圧変化率を相互に一定にすることが可能である。
【0120】
（第３の実施の形態）
図１９は本発明の第３の実施の形態を示すブロック図である。本実施の形態は図１１の電圧発生回路４０に代えて電圧発生回路７１，７２を採用し、ドライバ４４，４５に代えてドライバ７３，７４を採用した点が第１の実施の形態と異なり、他の構成は第１の実施の形態と同様である。
図１９は本発明の第３の実施の形態を示すブロック図である。本実施の形態は図１１の電圧発生回路４０に代えて電圧発生回路７１，７２を採用し、ドライバ４４，４５に代えてドライバ７３，７４を採用した点が第１の実施の形態と異なり、他の構成は第１の実施の形態と同様である。
【0121】
本実施の形態は、ＵＳＴＲＤＩＳ期間において、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）に対するオーバードライブ電圧の印加期間（オーバードライブ期間）とインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に対するオーバードライブ期間とを異ならせることにより、オーバーシュートの発生を抑制しつつ、選択ゲート線の種類に拘わらず選択ゲート線に印加する電圧を短時間にターゲット電圧に到達させることを可能にするものである。
【0122】
ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）ドライバ７３は、ＳＧＤ＿ｓｅｌ（ｉｎｎｅｒ）ドライバ４２と同一の構成であり、ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ７４は、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３と同一の構成である。電圧発生回路７１，７２は、それぞれ電圧発生回路４０と同一構成である。
【0123】
次に、このように構成された実施の形態の動作について図２０を参照して説明する。図２０は横軸に時間をとり縦軸に電圧をとってＵＳＴＲＤＩＳ期間におけるアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）とインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）の電圧変化を示す図であり、左側に比較例における特性を示し、右側に本実施の形態における特性を示している。
【0124】
図２０の比較例は、ＵＳＴＲＤＩＳ期間において、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）及びインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）に対して、同一のオーバードライブ電圧を印加する例を示している。上述したように、この場合には、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）の抵抗値がアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）の抵抗値に比べて大きいことから、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）をターゲット電圧に到達させるために、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）にはオーバーシュートが発生する。
【0125】
これに対し、本実施の形態においては、電圧発生回路７１と電圧発生回路７２とは、同一電圧レベルのオーバードライブ電圧を発生するようになっているが、オーバードライブ期間が相互に異なる。即ち、電圧発生回路７１は、比較的長い期間、オーバードライブ電圧を発生し、電圧発生回路７２は、電圧発生回路７１よりも短い期間、オーバードライブ電圧を発生する。
【0126】
電圧発生回路７１の出力は、ＳＧＤ＿ｓｅｌ（ｉｎｎｅｒ）ドライバ４２，４３に供給され、電圧発生回路７２の出力は、ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）ドライバ７３，７４に供給される。ＳＧＤ＿ｓｅｌ（ｉｎｎｅｒ）ドライバ４２とドライバ７３とは同一構成であり、ＳＧＤ＿ｓｅｌ（ｉｎｎｅｒ）ドライバ４２の出力とＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）ドライバ７３の出力とは、オーバードライブ期間のみが異なり、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）には比較的短い期間だけオーバードライブ電圧が印加され、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）にはそれよりも長い期間オーバードライブ電圧が印加される。
【0127】
同様に、ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ４３とＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ７４の出力もオーバードライブ期間のみが異なり、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）には比較的短い期間だけオーバードライブ電圧が印加され、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）にはそれよりも長い期間オーバードライブ電圧が印加される。
【0128】
図２０に示すように、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）には比較的短い期間だけオーバードライブ電圧が印加され、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）にはそれよりも長い期間オーバードライブ電圧が印加される。この結果、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）は、抵抗値が小さいことから比較的早くターゲット電圧に到達するが、オーバードライブ期間が短くオーバーシュートを生じることがない。また、インナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）は長い期間オーバードライブ電圧が印加される結果、比較的短時間にターゲット電圧に到達する。
【0129】
このように本実施の形態においては、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）とインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）とでオーバードライブ期間を異ならせており、アウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）にオーバーシュートが生じることを防止しつつ、比較的高速にアウター選択ゲート線ＳＧＤ（ｏｕｔｅｒ）及びインナー選択ゲート線ＳＧＤ（ｉｎｎｅｒ）をターゲット電圧に到達させることができる。
【0130】
本実施の形態においては、オーバードライブ期間を異ならせる例を説明したが、アウター選択ゲートＳＧＤ（ｏｕｔｅｒ）用とインナー選択ゲートＳＧＤ（ｉｎｎｅｒ）用とでオーバードライブ電圧の電圧値を異ならせるようにしてもよい。
【0131】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0132】
１ メモリコントローラ、２ 不揮発性メモリ、１２ プロセッサ、１３ ホストインターフェイス、１５ メモリインターフェイス、２１ ロジック制御回路、２２ 入出力回路、２３ メモリセルアレイ、２４ センスアンプ、２４Ａ センスアンプユニット群、２５ ロウデコーダ、２６ レジスタ、２７ シーケンサ、２８ 電圧生成回路、３２ 入出力用パッド群、４０ 電圧発生回路、４１ 供給回路、４２ ＳＧＤ＿ｓｅｌ（ｉｎｎｅｒ）ドライバ、４３ ＳＧＤ＿ｕｓｅｌ（ｉｎｎｅｒ）ドライバ、４４ ＳＧＤ＿ｓｅｌ（ｏｕｔｅｒ）ドライバ、４５ ＳＧＤ＿ｕｓｅｌ（ｏｕｔｅｒ）ドライバ、４６ ＭＵＸ（ｉｎｎｅｒ）、４７ ＭＵＸ（ｏｕｔｅｒ）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】