特開 2022-50059 磁気記憶装置及びメモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022050059

(43)【公開日】2022-03-30

(54)【発明の名称】磁気記憶装置及びメモリシステム

(51)【国際特許分類】

   G11C 29/00 20060101AFI20220323BHJP

   G11C 11/16 20060101ALI20220323BHJP

   G11C 13/00 20060101ALI20220323BHJP

   H01L 21/8239 20060101ALI20220323BHJP

   H01L 43/08 20060101ALI20220323BHJP

【ＦＩ】

G11C29/00 456

G11C11/16 240

G11C13/00 270F

H01L27/105 447

H01L43/08 Z

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2020156432

(22)【出願日】2020-09-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100075672

【弁理士】

【氏名又は名称】峰 隆司

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野 直樹

(74)【代理人】

【識別番号】100162570

【弁理士】

【氏名又は名称】金子 早苗

(72)【発明者】

【氏名】岩山 昌由

【テーマコード（参考）】

4M119

5F092

5L206

【Ｆターム（参考）】

4M119AA15

4M119AA17

4M119BB01

4M119CC05

4M119DD01

4M119DD09

4M119DD17

4M119DD32

4M119DD52

4M119EE22

4M119EE27

4M119GG01

4M119HH01

4M119HH04

4M119HH20

5F092AA05

5F092AA15

5F092AC12

5F092BB16

5F092BB23

5F092BB36

5F092BB43

5F092BC04

5F092BC07

5F092BC47

5L206AA22

5L206CC31

5L206CC38

5L206DD11

5L206DD25

5L206DD43

5L206DD50

5L206EE02

5L206FF08

5L206HH04

5L206HH10

(57)【要約】

【課題】安定に情報を記憶可能とする磁気記憶装置及びメモリシステムを提供する。
【解決手段】一実施形態の磁気記憶装置は、第１メモリセルと、制御回路と、を備える。第１メモリセルは、直列接続された第１磁気抵抗効果素子及び第１スイッチング素子を含む。制御回路は、第１動作において、第１条件を満たすまで、第１電圧を繰り返し第１メモリセルに印加するように構成される。
【選択図】図７

【特許請求の範囲】

【請求項1】

第１メモリセルと、
制御回路と、
を備え、
前記第１メモリセルは、直列接続された第１磁気抵抗効果素子及び第１スイッチング素子を含み、
前記制御回路は、第１動作において、第１条件を満たすまで、第１電圧を繰り返し前記第１メモリセルに印加するように構成された、
磁気記憶装置。

【請求項2】

前記制御回路は、前記第１動作において、前記第１条件を満たすまで、前記第１電圧をステップアップさせながら繰り返し前記第１メモリセルに印加するように構成された、
請求項１記載の磁気記憶装置。

【請求項3】

前記第１条件は、前記第１メモリセルの抵抗値が第１閾値以上となることを含む、
請求項１記載の磁気記憶装置。

【請求項4】

前記第１電圧は、前記第１メモリセルの抵抗値と独立に設定される、
請求項１記載の磁気記憶装置。

【請求項5】

前記第１メモリセルは、第１配線と第２配線との間に接続され、
前記磁気記憶装置は、前記第１配線と第３配線との間に接続された第２メモリセルを更に備え、
前記第２メモリセルは、直列接続された第２磁気抵抗効果素子及び第２スイッチング素子を含み、
前記制御回路は、前記第１動作において、前記第１条件を満たすまで、前記第１電圧より低い第２電圧を繰り返し前記第２メモリセルに印加するように構成された、
請求項１記載の磁気記憶装置。

【請求項6】

前記磁気記憶装置は、前記第３配線と第４配線との間に接続された第３メモリセルを更に備え、
前記第３メモリセルは、直列接続された第３磁気抵抗効果素子及び第３スイッチング素子を含み、
前記制御回路は、前記第１動作において、前記第１条件を満たすまで、前記第２電圧より低い第３電圧を繰り返し前記第３メモリセルに印加するように構成された、
請求項５記載の磁気記憶装置。

【請求項7】

前記第２電圧は、前記第１電圧と前記第３電圧の中間値である、
請求項６記載の磁気記憶装置。

【請求項8】

前記第３電圧は、前記第１電圧及び前記第２電圧と独立に設定される、
請求項６記載の磁気記憶装置。

【請求項9】

前記第１メモリセルは、第１配線と第２配線との間に接続され、
前記磁気記憶装置は、
前記第１配線と第３配線との間に接続された第２メモリセルと、
前記第３配線と第４配線との間に接続された第３メモリセルと、
を更に備え、
前記第２メモリセルは、直列接続された第２磁気抵抗効果素子及び第２スイッチング素子を含み、
前記第３メモリセルは、直列接続された第３磁気抵抗効果素子及び第３スイッチング素子を含み、
前記制御回路は、前記第１動作において、前記第１条件を満たすまで、前記第１電圧を繰り返し前記第１メモリセル、前記第２メモリセル、及び前記第３メモリセルの各々に印加するように構成された、
請求項１記載の磁気記憶装置。

【請求項10】

前記第１条件は、前記第１メモリセル、前記第２メモリセル、及び前記第３メモリセルに基づく抵抗値が閾値以上であることを含む、
請求項９記載の磁気記憶装置。

【請求項11】

前記制御回路は、第１コマンドを受けると、前記第１動作を実行するように構成された、
請求項１記載の磁気記憶装置。

【請求項12】

メモリコントローラと、
複数のメモリセルを含むメモリセルアレイと、制御回路と、を備えた磁気記憶装置と、
を備え、
前記複数のメモリセルの各々は、直列接続された磁気抵抗効果素子及びスイッチング素子を含み、
前記制御回路は、前記メモリコントローラから第１コマンドを受けると、第１条件を満たすまで、第１電圧を繰り返し第１メモリセルに印加するように構成された、
メモリシステム。

【請求項13】

前記メモリコントローラは、第２条件を満たすと、第２コマンドを発行するように構成され、
前記制御回路は、前記メモリコントローラから前記第２コマンドを受けると、
前記複数のメモリセルから前記第１メモリセルを特定し、
前記特定した第１メモリセルのアドレス情報を前記メモリコントローラへ出力する
ように構成された、
請求項１２記載のメモリシステム。

【請求項14】

前記第１コマンドは、前記第１メモリセルのアドレス情報を含む、
請求項１３記載のメモリシステム。

【請求項15】

前記第２条件は、前記磁気記憶装置へのデータの書込み動作又は読出し動作の回数が第２閾値以上となることを含む、
請求項１３記載のメモリシステム。

【請求項16】

前記第２条件は、前記磁気記憶装置が起動されたことを含む、
請求項１３記載のメモリシステム。

【請求項17】

前記第２条件は、前記第２コマンドの直前の第２コマンドの発行から所定の期間が経過したことを含む、
請求項１３記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、磁気記憶装置及びメモリシステムに関する。

【背景技術】

【0002】

磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）と、当該磁気記憶装置を制御するメモリコントローラと、を含むメモリシステムが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－０４３１３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

安定に情報を記憶可能とする磁気記憶装置及びメモリシステムを提供する。

【課題を解決するための手段】

【0005】

実施形態の磁気記憶装置は、第１メモリセルと、制御回路と、を備える。第１メモリセルは、直列接続された第１磁気抵抗効果素子及び第１スイッチング素子を含む。制御回路は、第１動作において、第１条件を満たすまで、第１電圧を繰り返し第１メモリセルに印加するように構成される。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る磁気記憶装置を含むメモリシステムの構成を説明するためのブロック図。

【図2】実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。

【図3】実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。

【図4】実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。

【図5】実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。

【図6】実施形態に係る磁気記憶装置を含むメモリシステムに記憶される不良メモリセルテーブルを説明するための概念図。

【図7】実施形態に係る磁気記憶装置における一連の動作を説明するためのフローチャート。

【図8】実施形態に係る磁気記憶装置におけるスキャン動作を説明するためのフローチャート。

【図9】実施形態に係る磁気記憶装置におけるスキャン動作を説明するための模式図。

【図10】実施形態に係る磁気記憶装置におけるスキャン動作を説明するための模式図。

【図11】実施形態に係る磁気記憶装置における高抵抗化動作を説明するためのフローチャート。

【図12】実施形態に係る磁気記憶装置における高抵抗化動作を説明するためのタイミングチャート。

【図13】実施形態に係る磁気記憶装置における高抵抗化動作を説明するための模式図。

【図14】実施形態の第１変形例に係る磁気記憶装置における一連の動作を説明するためのフローチャート。

【図15】実施形態の第１変形例に係る磁気記憶装置における高抵抗化動作を説明するためのフローチャート。

【図16】実施形態の第２変形例に係る磁気記憶装置における高抵抗化動作を説明するためのフローチャート。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。

【0008】

１．実施形態
実施形態に係る磁気記憶装置について説明する。実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する素子（ＭＴＪ素子）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置を含む。ＭＴＪ素子を磁気抵抗効果素子（Magnetoresistance effect element）とも称する場合もある。本実施形態を含めて後述する実施形態では、磁気抵抗効果素子としてＭＴＪ素子を適用した場合にて説明を行う。また、説明の便宜上、磁気抵抗効果素子ＭＴＪと表記して説明を行う。

【0009】

１．１ 構成
まず、実施形態に係る磁気記憶装置の構成について説明する。

【0010】

１．１．１ メモリシステム
図１は、実施形態に係る磁気記憶装置を含むメモリシステムの構成を示すブロック図である。

【0011】

図１に示すように、メモリシステム１は、データを不揮発に記憶することが可能な複数のメモリセルＭＣを含む磁気記憶装置２と、当該磁気記憶装置２を制御するメモリコントローラ３と、を含む。メモリシステム１は、例えば、プロセッサ等のホストデバイス（図示せず）に接続される。

【0012】

メモリコントローラ３は、制御信号ＣＮＴを磁気記憶装置２との間で通信し、磁気記憶装置２内のメモリセルＭＣへのアクセス動作（例えば、データの書込み動作及び読出し動作等）を、磁気記憶装置２に命令する。また、メモリコントローラ３は、これらの動作の実行時に、各動作に対応するコマンドＣＭＤを発行し、当該コマンドＣＭＤ及び動作対象のアドレスＡＤＤを、磁気記憶装置２に送る。アドレスＡＤＤは、複数のメモリセルＭＣのうちの１つを特定可能な情報であり、例えば、レイヤアドレス、ロウアドレス、及びカラムアドレスを含む。

【0013】

例えば、書込み動作時において、メモリコントローラ３は、書込み動作を指示するコマンドＣＭＤ及び書込み対象のアドレスＡＤＤと共に、書き込むべきデータ（書込みデータ）ＤＡＴを、磁気記憶装置２に送る。読出し動作時において、メモリコントローラ３は、読出し動作を指示するコマンドＣＭＤ及び読出し対象のアドレスＡＤＤを磁気記憶装置２に送り、読み出されたデータ（読出しデータ）ＤＡＴを、磁気記憶装置２から受ける。

【0014】

また、メモリコントローラ３は、例えば内部の図示しないＲＡＭに、不良メモリセルテーブル５を記憶する。不良メモリセルテーブル５は、磁気記憶装置２内の複数のメモリセルＭＣのうち、正常に機能しないと判定されたメモリセルＭＣを特定するための情報を含む。不良メモリセルテーブル５の詳細については後述する。

【0015】

磁気記憶装置２は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。

【0016】

メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備える。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。

【0017】

ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（レイヤアドレス及びロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいたレイヤ及びロウに対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。

【0018】

カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（レイヤアドレス及びカラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいたレイヤ及びカラムに対応するビット線ＢＬを選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。

【0019】

デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。

【0020】

書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。

【0021】

読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。

【0022】

電圧生成回路１６は、磁気記憶装置２の外部（図示せず）から供給された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。

【0023】

入出力回路１７は、メモリコントローラ３からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、メモリコントローラ３からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、メモリコントローラ３と、制御回路１８と、の間で送受信する。入出力回路１７は、メモリコントローラ３からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴをメモリコントローラ３に出力する。

【0024】

制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置２内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。

【0025】

１．１．２ メモリセルアレイの構成
次に、実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。

【0026】

以降の説明では、ワード線ＷＬは、ロウアドレスｍ、及び偶数のレイヤアドレスｋによって一意に識別されるものとし、インデックス＜＞を用いて“ＷＬ＜ｋ，ｍ＞”と示される。ビット線ＢＬは、カラムアドレスｎ、及び奇数のレイヤアドレスｋによって識別されるものとし、インデックス＜＞を用いて“ＢＬ＜ｋ，ｎ＞”と示される。メモリセルＭＣは、レイヤアドレスｋ、ロウアドレスｍ、及びカラムアドレスｎによって一意に識別されるものとし、“ＭＣ＜ｋ，ｍ，ｎ＞”と示される。ここで、ｋ、ｍ、ｎはそれぞれ、０≦ｋ≦Ｋ、０≦ｍ≦Ｍ、０≦ｎ≦Ｎ（Ｋ、Ｍ、Ｎは自然数）の整数である。

【0027】

図２に示すように、メモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜１，０＞、ＢＬ＜１，１＞、…、ＢＬ＜３，０＞、ＢＬ＜３，１＞、…）のうちの１本と、複数のワード線ＷＬ（ＷＬ＜０，０＞、ＷＬ＜０，１＞、…、ＷＬ＜２，０＞、ＷＬ＜２，１＞、…）のうちの１本と、の組に対応付けられ、レイヤアドレスｋ、ロウアドレスｍ、及びカラムアドレスｎの組によって一意に識別される。より具体的には、レイヤアドレスｋが偶数の場合、メモリセルＭＣ＜ｋ，ｍ，ｎ＞は、ワード線ＷＬ＜ｋ，ｍ＞とビット線ＢＬ＜ｋ＋１，ｎ＞との間に接続され、レイヤアドレスｋが奇数の場合、メモリセルＭＣ＜ｋ，ｍ，ｎ＞は、ワード線ＷＬ＜ｋ＋１，ｍ＞とビット線ＢＬ＜ｋ，ｎ＞との間に接続される。

【0028】

メモリセルＭＣ＜ｋ，ｍ，ｎ＞は、直列に接続されたスイッチング素子ＳＥＬ＜ｋ，ｍ，ｎ＞及び磁気抵抗効果素子ＭＴＪ＜ｋ，ｍ，ｎ＞を含む。

【0029】

スイッチング素子ＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のスイッチング素子ＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、スイッチング素子ＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。

【0030】

スイッチング素子ＳＥＬは、例えば２端子型のスイッチング素子であってもよい。２端子間に印加する電圧が閾値未満の場合、そのスイッチング素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチング素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。

【0031】

磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。

【0032】

しかしながら、スイッチング素子ＳＥＬに何らかの不良が生じて短絡した場合、スイッチング素子ＳＥＬは、印加される電圧に応じて磁気抵抗効果素子ＭＴＪに流れる電流を制御できない。この場合、当該短絡したスイッチング素子ＳＥＬを含むメモリセルＭＣには、他のメモリセルＭＣが選択された場合においても意図しない電流が流れる可能性があり、好ましくない。以下では、当該短絡したスイッチング素子ＳＥＬを含むメモリセルＭＣを「不良メモリセルＭＣ」又は「フェイルビット」と呼び、正常なメモリセルＭＣと区別する。

【0033】

次に、メモリセルアレイ１０の断面構造について図３及び図４を用いて説明する。図３及び図４は、実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例であり、説明の便宜上、層間絶縁膜が省略して示される。

【0034】

なお、以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な軸をＺ軸とする。Ｚ軸に沿って半導体基板２０に近づく方向を「下方」とし、遠ざかる方向を「上方」とする。ＸＹ平面内において、互いに直交する２つの軸の組の一つをＸ軸及びＹ軸とする。

【0035】

図３及び図４に示すように、メモリセルアレイ１０は、半導体基板２０の上方に設けられる。

【0036】

半導体基板２０の上面上には、例えば、複数の導電体２１が設けられる。複数の導電体２１の各々は、導電性を有し、ワード線ＷＬとして機能する。隣り合う２つの導電体２１の間の部分には、絶縁体４１が設けられる。これにより、複数の導電体２１の各々は、互いに絶縁される。なお、図３及び図４では、複数の導電体２１が半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の導電体２１は、半導体基板２０に接することなく、上方に離れて設けられてもよい。

【0037】

１つの導電体２１の上面上には、各々が磁気抵抗効果素子ＭＴＪとして機能する複数の素子２２が設けられる。１つの導電体２１の上面上に設けられる複数の素子２２は、例えば、Ｘ軸に沿って並んで設けられる。すなわち、１つの導電体２１の上面には、Ｘ軸に沿って並ぶ複数の素子２２が共通して接続される。なお、素子２２の構成の詳細については、後述する。

【0038】

複数の素子２２の各々の上面上には、スイッチング素子ＳＥＬとして機能する素子２３が設けられる。複数の素子２３の各々の上面は、複数の導電体２４のいずれか１つに接続される。

【0039】

複数の導電体２４は、導電性を有し、ビット線ＢＬとして機能する。１つの導電体２４には、Ｙ軸に沿って並ぶ複数の素子２３が共通して接続される。なお、図３及び図４では、複数の素子２３の各々が素子２２上、及び導電体２４上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２３の各々は、導電性のコンタクトプラグ（図示せず）を介して、素子２２、及び導電体２４と接続されていてもよい。

【0040】

以上のように構成されることにより、メモリセルアレイ１０は、１本のワード線ＷＬと１本のビット線ＢＬとの間に１つのメモリセルＭＣが設けられる。

【0041】

１．１．３ 磁気抵抗効果素子
次に、実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成について図５を用いて説明する。図５は、実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を示す断面図である。図５では、例えば、図３及び図４に示された磁気抵抗効果素子ＭＴＪをＺ軸に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。

【0042】

図５に示すように、磁気抵抗効果素子ＭＴＪは、例えば、トップ層ＴＯＰ（Top layer）として機能する非磁性体３１、キャップ層ＣＡＰ（Capping layer）として機能する非磁性体３２、記憶層ＳＬ（Storage layer）として機能する強磁性体３３、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体３４、参照層ＲＬ（Reference layer）として機能する強磁性体３５、スペーサ層ＳＰ（Spacer layer）として機能する非磁性体３６、シフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する強磁性体３７、及び下地層ＵＬ（Under layer）として機能する非磁性体３８を含む。

【0043】

磁気抵抗効果素子ＭＴＪは、例えば、ワード線ＷＬ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、非磁性体３８、強磁性体３７、非磁性体３６、強磁性体３５、非磁性体３４、強磁性体３３、非磁性体３２、及び非磁性体３１の順に、複数の膜が積層される。磁気抵抗効果素子ＭＴＪは、例えば、磁気抵抗効果素子ＭＴＪを構成する磁性体の磁化方向が膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ素子として機能する。なお、磁気抵抗効果素子ＭＴＪは、上述の各層３１～３８の間に、図示しない更なる層を含んでいてもよい。

【0044】

非磁性体３１は、非磁性の導電体であり、磁気抵抗効果素子ＭＴＪの上端とビット線ＢＬ又はワード線ＷＬとの電気的な接続性を向上させる上部電極（top electrode）としての機能を有する。非磁性体３１は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、及び窒化チタン（ＴｉＮ）から選択される少なくとも１つの元素又は化合物を含む。

【0045】

非磁性体３２は、非磁性体であり、強磁性体３３のダンピング定数の上昇を抑制し、書込み電流を低減させる機能を有する。非磁性体３２は、例えば、酸化マグネシウム（ＭｇＯ）、窒化マグネシウム（ＭｇＮ）、窒化ジルコニウム（ＺｒＮ）、窒化ニオブ（ＮｂＮ）、窒化シリコン（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化クロム（ＣｒＮ）、窒化モリブデン（ＭｏＮ）、窒化チタン（ＴｉＮ）、窒化バナジウム（ＶＮ）から選択される少なくとも１つの窒化物又は酸化物を含む。また、非磁性体３２は、これら窒化物又は酸化物の混合物でもよい。すなわち、非磁性体３２は、２種類の元素からなる二元化合物に限らず、３種類の元素からなる三元化合物、例えば、窒化チタンアルミニウム（ＡｌＴｉＮ）等を含み得る。

【0046】

強磁性体３３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３３は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３３は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含み、強磁性体３３は、ボロン（Ｂ）を更に含む。より具体的には、例えば、強磁性体３３は、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。

【0047】

非磁性体３４は、非磁性の絶縁体であり、例えば酸化マグネシウム（ＭｇＯ）を含み、上述の通り、ボロン（Ｂ）を更に含み得る。非磁性体３４は、膜面が（００１）面に配向したＮａＣｌ結晶構造を有し、強磁性体３３の結晶化処理において、強磁性体３３との界面から結晶質の膜を成長させるための核となるシード材として機能する。非磁性体３４は、強磁性体３３と強磁性体３５との間に設けられて、これら２つの強磁性体と共に磁気トンネル接合を形成する。

【0048】

強磁性体３５は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３５は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３５は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含む。また、強磁性体３５は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体３５は、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。強磁性体３５の磁化方向は、固定されており、図５の例では、強磁性体３７の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体３３の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。

【0049】

なお、図５では図示を省略しているが、強磁性体３５は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体３５を構成する積層体は、上述の鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含む層を非磁性体３４との界面層として有しつつ、当該界面層と非磁性体３６との間に、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体３５を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体３５を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。

【0050】

非磁性体３６は、非磁性の導電体であり、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。

【0051】

強磁性体３７は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３７は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３７の磁化方向は、強磁性体３５と同様に固定されており、図５の例では、強磁性体３５の方向を向いている。強磁性体３７は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体３７は、強磁性体３５と同様、複数の層からなる積層体であってもよい。その場合、強磁性体３７は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。

【0052】

強磁性体３５及び３７は、非磁性体３６によって反強磁性的に結合される。すなわち、強磁性体３５及び３７は、互いに反平行な磁化方向を有するように結合される。このため、図５の例では、強磁性体３５及び３７の磁化方向は、互いに向かい合う方向を向いている。このような強磁性体３５、非磁性体３６、及び強磁性体３７の結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。これにより、強磁性体３７は、強磁性体３５の漏れ磁場が強磁性体３３の磁化方向に与える影響を相殺することができる。このため、強磁性体３５の漏れ磁場等によって強磁性体３３の磁化の反転し易さに非対称性が発生すること（すなわち、強磁性体３３の磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、その逆方向に反転する場合とで異なること）が抑制される。

【0053】

非磁性体３８は、非磁性の導電体であり、ビット線ＢＬやワード線ＷＬとの電気的な接続性を向上させる電極としての機能を有する。また、非磁性体３８は、例えば、高融点金属を含む。高融点金属とは、例えば、鉄（Ｆｅ）及びコバルト（Ｃｏ）より融点が高い材料を示し、例えば、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ルテニウム（Ｒｕ）、及び白金（Ｐｔ）から選択される少なくとも１つの元素を含む。

【0054】

実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬ及び参照層ＲＬにスピントルクを注入し、記憶層ＳＬの磁化方向及び参照層ＲＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。

【0055】

磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉｃ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

【0056】

また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向（矢印Ａ１と反対方向）に、書込み電流Ｉｃ０より大きい書込み電流Ｉｃ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

【0057】

なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

【0058】

１．１．４ 不良メモリセルテーブル
次に、実施形態に係る磁気記憶装置を含むメモリシステム内に記憶される不良メモリセルテーブルについて、図６に示す概念図を用いて説明する。

【0059】

図６に示すように、不良メモリセルテーブル５は、不良メモリセルＭＣのアドレス情報と、不良メモリセルＭＣに接続されたワード線ＷＬ及びビット線ＢＬのアドレス情報と、が互いに関連づけられて記憶される。

【0060】

具体的には、図６の例では、メモリセルＭＣ＜３，５，７＞のアドレス情報＜３，５，７＞と、メモリセルＭＣ＜６，８，９＞のアドレス情報＜６，８，９＞とが不良メモリセルＭＣのアドレス情報として記憶される。

【0061】

また、メモリセルＭＣ＜３，５，７＞を間に挟むワード線ＷＬ＜４，５＞のアドレス情報＜４，５＞と、ビット線ＢＬ＜３，７＞のアドレス情報＜３，７＞とがそれぞれ、記憶される。メモリセルＭＣ＜６，８，９＞を間に挟むワード線ＷＬ＜６，８＞のアドレス情報＜６，８＞と、ビット線ＢＬ＜７，９＞のアドレス情報＜７，９＞とがそれぞれ、不良メモリセルＭＣに接続されたワード線ＷＬ及びビット線ＢＬのアドレス情報として記憶される。

【0062】

なお、不良メモリセルＭＣのアドレス情報と、不良メモリセルＭＣに接続されたワード線ＷＬ及びビット線ＢＬのアドレス情報の組と、は互いに１対１に対応する。このため、不良メモリセルテーブル５には、少なくともこれらのいずれか一方が記憶されていればよい。

【0063】

また、不良メモリセルテーブル５は、メモリコントローラ３内に記憶されるものとして説明したが、これに限られない。例えば、不良メモリセルテーブル５は、磁気記憶装置２内のメモリセルアレイ１０内に不揮発に記憶されていてもよい。

【0064】

１．２ 動作
次に、実施形態に係る磁気記憶装置の動作について説明する。

【0065】

１．２．１ 不良メモリセルを高抵抗化するまでの一連の動作
まず、磁気記憶装置２内の不良メモリセルＭＣを高抵抗化するまでの一連の動作について、図７に示すフローチャートを参照して説明する。

【0066】

図７に示すように、ステップＳＴ１０において、メモリコントローラ３は、書込み動作又は読出し動作を実行する旨のコマンド（アクセスコマンド）を発行し、磁気記憶装置２に送出する。磁気記憶装置２は、メモリコントローラ３からアクセスコマンドを受けると、書込み動作又は読出し動作を実行する。上述の通り、制御回路１８は、書込み動作において、書込み対象のメモリセルＭＣに所定の書込み電流Ｉｃ０又はＩｃ１が流れるように、定電流方式の制御を実行する。同様に、制御回路１８は、読出し動作において、読出し対象のメモリセルＭＣに所定の読出し電流が流れるように、定電流方式の制御を実行する。

【0067】

メモリコントローラ３は、例えば、書込み動作及び読出し動作の実行回数をカウントし、そのカウント値を記憶する。なお、メモリコントローラ３は、書込み動作のみ、又は読出し動作のみのカウント値をカウントしてもよい。

【0068】

ステップＳＴ３０において、メモリコントローラ３は、書込み動作及び読出し動作の実行回数が閾値Ｎｔｈ以上であるか否かを判定する。例えば、メモリコントローラ３は、書込み動作及び読出し動作の実行回数のカウント値を所定の閾値Ｎｔｈ（例えば１万回）と比較する。書込み動作及び読出し動作の実行回数が閾値Ｎｔｈ以上である場合（ステップＳＴ３０；ｙｅｓ）、処理はステップＳＴ５０に進み、閾値Ｎｔｈ未満である場合（ステップＳＴ３０；ｎｏ）、処理はステップＳＴ１０に戻る。すなわち、メモリシステム１は、書込み動作及び読出し動作の実行回数が閾値Ｎｔｈ以上となるまで、ステップＳＴ５０以降の処理を実行することなく動作し得る。なお、閾値Ｎｔｈは、複数個設定されていてもよく、互いに値の異なる複数個の閾値Ｎｔｈのうちの１つを書込み動作及び読出し動作の実行回数が超える毎に、ステップＳＴ５０以降の処理が１回実施されてもよい。

【0069】

ステップＳＴ５０において、メモリコントローラ３は、スキャン動作を実行する旨のコマンド（スキャンコマンド）を発行し、磁気記憶装置２に送出する。スキャンコマンドを受けると、磁気記憶装置２は、メモリセルアレイ１０内の全てのメモリセルＭＣに対するスキャン動作を実行する。

【0070】

制御回路１８は、スキャン動作において、スキャン対象のメモリセルＭＣに所定の電圧が印加されるように、例えば、定電圧方式の制御を実行する。スキャン動作の結果、磁気記憶装置２は、不良メモリセルＭＣのアドレス情報を特定し、メモリコントローラ３に通知する。これにより、メモリコントローラ３は、不良メモリセルテーブル５内にメモリセルアレイ１０内の不良メモリセルＭＣのアドレスを記憶することができる。スキャン動作の詳細については、後述する。

【0071】

ステップＳＴ７０において、メモリコントローラ３は、不良メモリセルテーブル５内に記憶された情報に基づき、磁気記憶装置２内に不良メモリセルＭＣがあるか否かを判定する。不良メモリセルテーブル５内に不良メモリセルＭＣの情報が記憶されている場合（ステップＳＴ７０；ｙｅｓ）、処理はステップＳＴ９０に進み、不良メモリセルＭＣの情報が記憶されていない場合（ステップＳＴ７０；ｎｏ）、処理はステップＳＴ９０を省略する。

【0072】

ステップＳＴ９０において、メモリコントローラ３は、高抵抗化動作を実行する旨のコマンド（高抵抗化コマンド）を発行し、磁気記憶装置２に送出する。磁気記憶装置２は、メモリコントローラ３から高抵抗化コマンドを受けると、高抵抗化動作を実行する。高抵抗化コマンドには、例えば、高抵抗化させる対象の不良メモリセルＭＣのアドレス情報が含まれる。

【0073】

制御回路１８は、高抵抗化動作において、高抵抗化対象の不良メモリセルＭＣに所定の電圧が印加されるように、定電圧方式の制御を実行する。これにより、磁気記憶装置２は、不良メモリセルＭＣ内のスイッチング素子ＳＥＬを高抵抗化させることができる。高抵抗化動作の詳細については、後述する。

【0074】

以上で、磁気記憶装置２内の不良メモリセルＭＣを高抵抗化するまでの一連の動作が終了する。

【0075】

１．２．２ スキャン動作
次に、スキャン動作の詳細について説明する。

【0076】

図８は、実施形態に係る磁気記憶装置におけるスキャン動作を説明するためのフローチャートであり、図７におけるステップＳＴ５０に対応する。図８では、スキャンコマンドに基づく磁気記憶装置２における動作、及びこれに伴うメモリコントローラ３の動作が示される。

【0077】

図８に示すように、ステップＳＴ５１において、ロウ選択回路１１及びカラム選択回路１２は、全てのワード線ＷＬ及び全てのビット線ＢＬに電圧ＶＳＳを印加する。電圧ＶＳＳは、接地電圧であり、例えば０Ｖである。以下では、電圧ＶＳＳが０Ｖであるものとして説明する。

【0078】

ステップＳＴ５２において、ロウ選択回路１１は、ワード線ＷＬのうちの１つを選択し、当該ワード線ＷＬに電圧Ｖａｒｂを印加する。電圧Ｖａｒｂは、電圧ＶＳＳより高く、スイッチング素子ＳＥＬの閾値電圧Ｖｔｈより低い電圧である。

【0079】

ステップＳＴ５３において、制御回路１８は、ステップＳＴ５１及びＳＴ５２で設定された状態において、選択されたワード線ＷＬに所定の大きさの電流が流れたか否かを判定する。所定の大きさの電流が検出された場合（ステップＳＴ５３；ｙｅｓ）、処理はステップＳＴ５４に進み、所定の大きさの電流が検出されなかった場合（ステップＳＴ５３；ｎｏ）、処理はステップＳＴ５５に進む。

【0080】

ステップＳＴ５４において、制御回路１８は、ステップＳＴ５２において選択されたワード線ＷＬのアドレス情報をメモリコントローラ３に出力する。メモリコントローラ３は、当該アドレス情報を不良メモリセルテーブル５に記憶する。

【0081】

ステップＳＴ５５において、制御回路１８は、全てのワード線ＷＬが選択済みであるか否かを判定する。全てのワード線ＷＬが選択済みでない場合（ステップＳＴ５５；ｎｏ）、処理はステップＳＴ５１に戻る。これにより、全てのワード線ＷＬが選択済みとなるまで、ステップＳＴ５１～ＳＴ５４の処理が繰り返される。全てのワード線ＷＬが選択済みである場合（ステップＳＴ５５；ｙｅｓ）、処理はステップＳＴ５６に進む。

【0082】

ステップＳＴ５６において、ロウ選択回路１１及びカラム選択回路１２は、全てのワード線ＷＬ及び全てのビット線ＢＬに電圧ＶＳＳを印加する。

【0083】

ステップＳＴ５７において、カラム選択回路１２は、ビット線ＢＬのうちの１つを選択し、当該ビット線ＢＬに電圧Ｖａｒｂを印加する。

【0084】

ステップＳＴ５８において、制御回路１８は、ステップＳＴ５６及びＳＴ５７で設定された状態において、選択されたビット線ＢＬに所定の大きさの電流が流れたか否かを判定する。所定の大きさの電流が検出された場合（ステップＳＴ５８；ｙｅｓ）、処理はステップＳＴ５９に進み、所定の大きさの電流が検出されなかった場合（ステップＳＴ５８；ｎｏ）、処理はステップＳＴ６０に進む。

【0085】

ステップＳＴ５９において、制御回路１８は、ステップＳＴ５７において選択されたビット線ＢＬのアドレス情報をメモリコントローラ３に出力する。メモリコントローラ３は、当該アドレス情報を不良メモリセルテーブル５に記憶する。この際、メモリコントローラ３は、ビット線ＢＬのアドレス情報を、既に不良メモリセルテーブル５に記憶されたワード線ＷＬのアドレス情報のいずれかと対応づける。これにより、不良メモリセルのアドレス情報を特定することができる。

【0086】

ステップＳＴ６０において、制御回路１８は、全てのビット線ＢＬが選択済みであるか否かを判定する。全てのビット線ＢＬが選択済みでない場合（ステップＳＴ６０；ｎｏ）、処理はステップＳＴ５６に戻る。これにより、全てのビット線ＢＬが選択済みとなるまで、ステップＳＴ５６～ＳＴ５９の処理が繰り返される。全てのビット線ＢＬが選択済みである場合（ステップＳＴ６０；ｙｅｓ）、スキャン動作は終了する。

【0087】

図９及び図１０は、実施形態に係る磁気記憶装置におけるスキャン動作を説明するための模式図であり、それぞれ図８におけるステップＳＴ５１～ＳＴ５４、及びステップＳＴ５６～ＳＴ５９に対応する。

【0088】

図９及び図１０では、４本のワード線ＷＬ＜ｋ，ｍ＞、ＷＬ＜ｋ，ｍ＋１＞、ＷＬ＜ｋ＋２，ｍ＞、及びＷＬ＜ｋ＋２，ｍ＋１＞、４本のビット線ＢＬ＜ｋ＋１，ｎ＞、ＢＬ＜ｋ＋１，ｎ＋１＞、ＢＬ＜ｋ＋３，ｎ＞、及びＢＬ＜ｋ＋３，ｎ＋１＞、並びに当該４本のワード線ＷＬのうちの１つと当該４本のビット線ＢＬのうちの１つとの間の１２個のメモリセルＭＣが示される。また、図９及び図１０では、当該１２個のメモリセルＭＣのうち、メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞が不良メモリセルＭＣである場合のスキャン動作が示される。

【0089】

まず、ワード線ＷＬが選択された場合の動作について、図９を参照して説明する。

【0090】

図９に示すように、ワード線ＷＬ＜ｋ＋２，ｍ＞が選択された場合、ワード線ＷＬ＜ｋ＋２，ｍ＞に接続された複数のメモリセルＭＣ（例えば、不良メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞、並びに正常メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＋１＞、ＭＣ＜ｋ＋２，ｍ，ｎ＞、及びＭＣ＜ｋ＋２，ｍ，ｎ＋１＞）には電圧Ｖａｒｂが印加される。

【0091】

正常メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＋１＞、ＭＣ＜ｋ＋２，ｍ，ｎ＞、及びＭＣ＜ｋ＋２，ｍ、ｎ＋１＞内の各々のスイッチング素子ＳＥＬは、閾値電圧Ｖｔｈより低い電圧Ｖａｒｂが印加されてもオフ状態のままである。このため、正常メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＋１＞、ＭＣ＜ｋ＋２，ｍ，ｎ＞、及びＭＣ＜ｋ＋２，ｍ，ｎ＋１＞には電流は流れない。

【0092】

一方、不良メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞内のスイッチング素子ＳＥＬは、短絡しているため、閾値電圧Ｖｔｈより低い電圧Ｖａｒｂが印加されるとオン状態と同等に振る舞う。このため、不良メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞を介して電流が流れる。

【0093】

このように、ワード線ＷＬ＜ｋ＋２，ｍ＞に電圧Ｖａｒｂを印加して電流が流れた場合、当該ワード線ＷＬ＜ｋ＋２，ｍ＞に接続された複数のメモリセルＭＣのうちの少なくとも１つのメモリセルＭＣが不良メモリセルＭＣであることが分かる。このため、制御回路１８は、ワード線ＷＬ＜ｋ＋２，ｍ＞のアドレス情報＜ｋ＋２，ｍ＞をメモリコントローラ３に出力し、不良メモリセルテーブル５内に記憶させる。

【0094】

次に、ビット線ＢＬが選択された場合の動作について、図１０を参照して説明する。

【0095】

図１０に示すように、ビット線ＢＬ＜ｋ＋１，ｎ＞が選択された場合、ビット線ＢＬ＜ｋ＋１，ｎ＞に接続された複数のメモリセルＭＣ（例えば、不良メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞、並びに正常メモリセルＭＣ＜ｋ＋１，ｍ＋１，ｎ＞、ＭＣ＜ｋ，ｍ，ｎ＞、及びＭＣ＜ｋ，ｍ＋１，ｎ＞）には電圧Ｖａｒｂが印加される。

【0096】

正常メモリセルＭＣ＜ｋ＋１，ｍ＋１，ｎ＞、ＭＣ＜ｋ，ｍ，ｎ＞、及びＭＣ＜ｋ，ｍ＋１，ｎ＞内の各々のスイッチング素子ＳＥＬは、閾値電圧Ｖｔｈより低い電圧Ｖａｒｂが印加されてもオフ状態のままである。このため、正常メモリセルＭＣ＜ｋ＋１，ｍ＋１，ｎ＞、ＭＣ＜ｋ，ｍ，ｎ＞、及びＭＣ＜ｋ，ｍ＋１，ｎ＞には電流は流れない。

【0097】

一方、不良メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞内のスイッチング素子ＳＥＬ＜ｋ＋１，ｍ，ｎ＞は、短絡しているため、閾値電圧Ｖｔｈより低い電圧Ｖａｒｂが印加されるとオン状態と同等に振る舞う。このため、不良メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞を介して電流が流れる。

【0098】

このように、ビット線ＢＬ＜ｋ＋１，ｎ＞に電圧Ｖａｒｂを印加して電流が流れた場合、当該ビット線ＢＬ＜ｋ＋１，ｎ＞に接続された複数のメモリセルＭＣのうちの少なくとも１つのメモリセルＭＣが不良メモリセルＭＣであることが分かる。このため、制御回路１８は、ビット線ＢＬ＜ｋ＋１，ｎ＞のアドレス情報＜ｋ＋１，ｎ＞をメモリコントローラ３に出力し、不良メモリセルテーブル５内に記憶させる。

【0099】

これにより、メモリコントローラ３は、不良メモリセルテーブル５内に記憶されたワード線ＷＬのアドレス情報＜ｋ＋２，ｍ＞と、ビット線ＢＬのアドレス情報＜ｋ＋１，ｎ＞との間のメモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞が不良メモリセルＭＣであると判定することができ、これらのアドレス情報を互いに関連づけて記憶することができる。

【0100】

１．２．３ 高抵抗化動作
次に、不良メモリセルＭＣの高抵抗化動作について説明する。

【0101】

図１１は、実施形態に係る磁気記憶装置における不良メモリセルに対する高抵抗化動作を説明するためのフローチャートであり、図７におけるステップＳＴ９０に対応する。図１１では、メモリコントローラ３からの高抵抗化コマンドに基づく磁気記憶装置２における動作が示される。

【0102】

まず、メモリコントローラ３は、高抵抗化対象の不良メモリセルＭＣのアドレス情報を含む高抵抗化コマンドを発行し、磁気記憶装置２に送出する。

【0103】

図１１に示すように、ステップＳＴ９１において、制御回路１８は、高抵抗化コマンドを受けると、当該高抵抗化コマンド内に含まれる不良メモリセルＭＣのアドレス情報に基づき、不良メモリセルＭＣを高抵抗化の対象として選択する。以下では、説明の便宜上、選択された不良メモリセルＭＣを「選択メモリセルＭＣ」と言う。

【0104】

ステップＳＴ９２において、制御回路１８は、変数ｉを“０”に初期化する（ｉ＝０）。

【0105】

ステップＳＴ９３において、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに電圧（Ｖｆ＋ｉΔＶ）を印加する。例えば、ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬに電圧（Ｖｆ＋ｉΔＶ）を印加し、選択ビット線ＢＬに電圧ＶＳＳを印加する。電圧Ｖｆ及びΔＶは、任意の値に設定可能であるが、例えば、選択メモリセルＭＣに印加される電圧（Ｖｆ＋ｉΔＶ）がスイッチング素子ＳＥＬの閾値電圧Ｖｔｈ、及びアクセス動作の際に選択メモリセルＭＣに印加される電圧（書込み電圧及び読出し電圧）より十分低い値となるように設定される。これにより、高抵抗化動作の際にメモリセルＭＣに印加される電圧による誤書込みの発生を抑制できる。

【0106】

なお、選択メモリセルＭＣへの電圧の印加に際し、選択ワード線ＷＬと選択ビット線ＢＬのどちらを高圧にするかは、任意に選択可能である。つまり、ロウ選択回路１１及びカラム選択回路１２は、選択ビット線ＢＬに電圧（Ｖｆ＋ｉΔＶ）を印加し、選択ワード線ＷＬに電圧ＶＳＳを印加してもよい。

【0107】

ステップＳＴ９４において、制御回路１８は、ステップＳＴ９３において選択メモリセルＭＣに流れる電流に基づいて抵抗値を算出し、当該抵抗値が閾値Ｒｔｈ以上であるか否かを判定する。閾値Ｒｔｈは、例えば、スイッチング素子ＳＥＬが短絡した状態におけるメモリセルＭＣの抵抗値に対して十分（例えば、３桁以上）大きい。すなわち、閾値Ｒｔｈは、スイッチング素子ＳＥＬが断線したと見なし得る大きさに設定される。選択メモリセルＭＣの抵抗値が閾値Ｒｔｈ以上であると判定された場合（ステップＳＴ９４；ｙｅｓ）、処理はステップＳＴ９６に進み、閾値Ｒｔｈ未満であると判定された場合（ステップＳＴ９４；ｎｏ）、処理はステップＳＴ９５に進む。

【0108】

ステップＳＴ９５において、制御回路１８は、変数ｉをインクリメントさせ、ステップＳＴ９３の処理に戻る。これにより、選択メモリセルＭＣの抵抗値が閾値Ｒｔｈ以上であると判定されるまで、ΔＶずつステップアップされた電圧が選択メモリセルＭＣに印加される。

【0109】

ステップＳＴ９６において、制御回路１８は、全ての不良メモリセルＭＣを選択したか否かを判定する。例えば、制御回路１８は、メモリコントローラ３から受けた高抵抗化コマンドに含まれる不良メモリセルＭＣのアドレスに全てアクセスしたか否かを判定する。選択していない不良メモリセルＭＣがあると判定される場合（ステップＳＴ９６；ｎｏ）、処理はステップＳＴ９１に戻る。これにより、全ての不良メモリセルＭＣの抵抗値が閾値Ｒｔｈを超えるまで、ステップＳＴ９１～ＳＴ９６が繰り返される。一方、全ての不良メモリセルＭＣを選択したと判定される場合（ステップＳＴ９６；ｙｅｓ）、処理は終了する。

【0110】

以上により、高抵抗化動作が終了する。

【0111】

図１２は、実施形態に係る磁気記憶装置における高抵抗化動作を説明するためのタイミングチャートである。図１２では、図１１のステップＳＴ９３（及びＳＴ９４）において選択メモリセルＭＣに印加される電圧と、その際の選択された不良メモリセルＭＣの抵抗値との関係が時系列で示される。そして、（ｊ＋１）回目の電圧の印加によって、選択メモリセルＭＣが高抵抗化する場合が示される（ｊは自然数）。

【0112】

図１２に示すように、時刻ｔ０において、変数ｉが“０”に設定され、電圧Ｖｆが選択メモリセルＭＣに印加される。この際、選択された不良メモリセルＭＣのスイッチング素子ＳＥＬは短絡している。このため、選択メモリセルＭＣには多量の電流が流れ、選択メモリセルＭＣの抵抗値は、閾値Ｒｔｈに対して非常に小さな値となる。

【0113】

同様に、時刻ｔ１及びｔ２においてそれぞれ、変数ｉが“１”及び“２”に設定され、電圧（Ｖｆ＋ΔＶ）及び（Ｖｆ＋２ΔＶ）が選択メモリセルＭＣに印加される。図１２の例では、この場合でも、選択メモリセルＭＣの抵抗値がほとんど上昇しない。すなわち、選択された不良メモリセルＭＣのスイッチング素子ＳＥＬは短絡したままである。

【0114】

時刻ｔｊにおいて、変数ｉがｊに設定され、電圧（Ｖｆ＋ｊΔＶ）が選択メモリセルＭＣに印加される。これにより、選択された不良メモリセルＭＣのスイッチング素子ＳＥＬの短絡した部分がフューズし、断線又は断線したと見なせる程度に急激に高抵抗化する。このため、選択メモリセルＭＣには電流がほとんど（時刻ｔ０～ｔ２に選択メモリセルＭＣに流れる電流の１／１０００程度しか）流れなくなり、選択メモリセルＭＣの抵抗値は閾値Ｒｔｈを上回る。

【0115】

時刻ｔｊにおいて、制御回路１８は、選択された不良メモリセルＭＣ内のスイッチング素子ＳＥＬが高抵抗化したことを確認し、選択メモリセルＭＣに電圧ＶＳＳを印加する。これにより、高抵抗化動作が終了する。

【0116】

図１３は、実施形態に係る磁気記憶装置における高抵抗化動作を説明するための模式図である。図１３では、メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞が不良メモリセルＭＣであり、不良メモリセルテーブル５内には、当該不良メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞に関連づけられて、ワード線ＷＬ＜ｋ＋２，ｍ＞のアドレス情報＜ｋ＋２，ｍ＞及びビット線ＢＬ＜ｋ＋１，ｎ＞のアドレス情報＜ｋ＋１，ｎ＞の組が記憶されているものとして説明する。

【0117】

図１３に示すように、メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞が高抵抗化対象の不良メモリセルＭＣとして選択された場合、選択ワード線ＷＬ及び選択ビット線ＢＬの組は、ワード線ＷＬ＜ｋ＋２，ｍ＞及びビット線ＢＬ＜ｋ＋１，ｎ＞となる。

【0118】

ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬ＜ｋ＋２，ｍ＞に電圧（Ｖｆ＋ｉΔＶ）を印加し、選択ビット線ＢＬ＜ｋ＋１，ｎ＞に電圧ＶＳＳを印加する。これにより、選択メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞に電位差｜Ｖｆ＋ｉΔＶ｜が発生し、選択メモリセルＭＣ内のスイッチング素子ＳＥＬを高抵抗化させることができる。

【0119】

また、ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬ以外の全てのワード線ＷＬ、及び選択ビット線ＢＬ以外の全てのビット線ＢＬに電圧（Ｖｆ＋ｉΔＶ）／２を印加する。これにより、図示されたメモリセルＭＣのうち、メモリセルＭＣ＜ｋ＋２，ｍ，ｎ＞、ＭＣ＜ｋ＋２，ｍ，ｎ＋１＞、ＭＣ＜ｋ＋１，ｍ＋１，ｎ＞、ＭＣ＜ｋ＋１，ｍ，ｎ＋１＞、ＭＣ＜ｋ，ｍ＋１，ｎ＞、及びＭＣ＜ｋ，ｍ，ｎ＞には電位差｜Ｖｆ＋ｉΔＶ｜／２が発生し、半選択状態となる。しかしながら、電位差｜Ｖｆ＋ｉΔＶ｜／２は、スイッチング素子ＳＥＬを高抵抗化させないと見なせる程度に十分小さい。このため、半選択メモリセルＭＣ内の正常なスイッチング素子ＳＥＬが意図せず高抵抗化してしまうことを抑制できる。

【0120】

また、図示されたメモリセルＭＣのうち、メモリセルＭＣ＜ｋ＋２，ｍ＋１，ｎ＞、ＭＣ＜ｋ＋２，ｍ＋１，ｎ＋１＞、ＭＣ＜ｋ＋１，ｍ＋１，ｎ＋１＞、ＭＣ＜ｋ，ｍ，ｎ＋１＞、及びＭＣ＜ｋ，ｍ＋１，ｎ＋１＞には電位差が発生せず、非選択状態となる。このため、非選択メモリセルＭＣ内の正常なスイッチング素子ＳＥＬが意図せず高抵抗化してしまうことを抑制できる。

【0121】

以上のように動作することにより、高抵抗化動作において、選択メモリセルＭＣ＜ｋ＋１，ｍ，ｎ＞を選択的に高抵抗化することができる。

【0122】

１．３． 本実施形態に係る効果
実施形態によれば、制御回路１８は、高抵抗化動作において、スイッチング素子ＳＥＬが不良であると判定されたメモリセルＭＣを選択する。ロウ選択回路１１及びカラム選択回路１２は、当該選択メモリセルＭＣの抵抗値が閾値Ｒｔｈ以上となるまで、変数ｉをインクリメントさせながら電圧Ｖｆ＋ｉΔＶを印加する。閾値Ｒｔｈは、短絡したスイッチング素子ＳＥＬの抵抗値の３桁以上の大きさに設定される。これにより、短絡したスイッチング素子ＳＥＬを断線したとみなせる程度に高抵抗化させることができる。短絡したスイッチング素子ＳＥＬが常にオン状態となるのに対して、高抵抗化したスイッチング素子ＳＥＬは常にオフ状態とみなせるため、他のメモリセルＭＣをアクセス対象とするアクセス動作において、不良メモリセルＭＣを介して電流が流れることを抑制できる。したがって、使用不能となるメモリセルＭＣの数を低減することができる。

【0123】

また、高抵抗化動作において、選択メモリセルＭＣには、定電圧として電圧Ｖｆ＋ｉΔＶが印加される。これにより、スイッチング素子ＳＥＬを断線させるために必要な電位差を印加することができる。補足すると、書込み動作では、選択メモリセルＭＣには、定電流として電流Ｉｃ０又はＩｃ１を流すための電圧が印加される。このような定電流方式によれば、短絡したスイッチング素子ＳＥＬを含むメモリセルＭＣには、低い電圧でも多量の電流が流れてしまうため、スイッチング素子ＳＥＬを断線できる程度の電圧を当該メモリセルＭＣに印加することは困難である。実施形態によれば、制御回路１８は、低電圧方式を使用して、選択メモリセルＭＣに電圧Ｖｆ＋ｉΔＶを印加する。これにより、短絡したスイッチング素子ＳＥＬに、断線可能な大きさの電圧を印加することができる。

【0124】

また、ロウ選択回路１１及びカラム選択回路１２は、半選択メモリセルＭＣに対して、変数ｉをインクリメントさせながら、電圧（Ｖｆ＋ｉΔＶ）／２を印加する。電圧（Ｖｆ＋ｉΔＶ）／２は、スイッチング素子ＳＥＬを意図せず断線させない程度の大きさに設定される。このため、半選択メモリセルＭＣ内の正常なスイッチング素子ＳＥＬを断線させることなく、選択メモリセルＭＣ内の不良なスイッチング素子ＳＥＬを選択的に断線することができる。

【0125】

また、ロウ選択回路１１及びカラム選択回路１２は、非選択メモリセルＭＣに対して、変数ｉに依らず、電圧ＶＳＳを印加する。これにより、非選択メモリセルＭＣ内の正常なスイッチング素子ＳＥＬを断線させることなく、選択メモリセルＭＣ内の不良なスイッチング素子ＳＥＬを選択的に断線することができる。

【0126】

また、メモリコントローラ３は、磁気記憶装置２によるアクセス動作が閾値Ｎｔｈ以上となると、スキャンコマンドを発行し、磁気記憶装置２に送出する。スキャンコマンドを受けると、磁気記憶装置２は、スキャン動作を実行し、不良メモリセルＭＣを特定する。特定された不良メモリセルＭＣのアドレス情報の通知を受けたメモリコントローラ３は、当該不良メモリセルＭＣのアドレス情報を含む高抵抗化コマンドを発行し、磁気記憶装置２に送出する。高抵抗化コマンドを受けた磁気記憶装置２は、高抵抗化動作を実行する。これにより、メモリシステム１は、使用回数の増加に伴って生じる不良メモリセルＭＣを定期的に高抵抗化することができる。したがって、使用不能となるメモリセルＭＣの数を抑制することができる。

【0127】

２． 変形例
なお、上述の実施形態には、種々の変形が適用可能である。

【0128】

２．１ 第１変形例
例えば、上述の実施形態では、スキャン動作によって特定された不良メモリセルＭＣを選択的に高抵抗化する場合について説明したが、これに限られない。例えば、高抵抗化動作は、スキャン動作の結果に基づくことなく実行されてもよい。また、高抵抗化動作は、複数のメモリセルＭＣに対して一括して実行されてもよい。

【0129】

図１４は、実施形態の第１変形例に係る磁気記憶装置内の不良メモリセルを高抵抗化するまでの一連の動作を説明するためのフローチャートであり、実施形態における図７に対応する。図１４では、図７で説明したステップＳＴ５０及びＳＴ７０が省略され、ステップＳＴ９０に代えてステップＳＴ９０Ａが実行される。

【0130】

図１４に示すように、ステップＳＴ１０において、磁気記憶装置２は、メモリコントローラ３からアクセスコマンドを受けると、アクセス動作を実行する。

【0131】

ステップＳＴ３０において、メモリコントローラ３は、アクセス動作の実行回数が閾値Ｎｔｈ以上であるか否かを判定する。アクセス動作の実行回数が閾値Ｎｔｈ以上である場合（ステップＳＴ３０；ｙｅｓ）、処理はステップＳＴ９０Ａに進み、閾値Ｎｔｈ未満である場合（ステップＳＴ３０；ｎｏ）、処理はステップＳＴ１０に戻る。

【0132】

ステップＳＴ９０Ａにおいて、メモリコントローラ３は、高抵抗化コマンドを発行し、磁気記憶装置２に送出する。ステップＳＴ９０Ａにおける高抵抗化コマンドは、例えば、不良メモリセルＭＣのアドレス情報を含まない。磁気記憶装置２は、メモリコントローラ３から高抵抗化コマンドを受けると、アドレス情報に基づくことなく、不良メモリセルＭＣに対する高抵抗化動作を実行する。

【0133】

以上で、磁気記憶装置２内の不良メモリセルＭＣを高抵抗化するまでの一連の動作が終了する。

【0134】

図１５は、実施形態の第１変形例に係る磁気記憶装置における高抵抗化動作を説明するためのフローチャートであり、実施形態における図１１に対応する。図１５では、図１１で説明したステップＳＴ９１及びＳＴ９６が省略され、ステップＳＴ９３に代えてステップＳＴ９３Ａが実行される。

【0135】

ステップＳＴ９２において、制御回路１８は、変数ｉを“０”に初期化する（ｉ＝０）。

【0136】

ステップＳＴ９３Ａにおいて、ロウ選択回路１１及びカラム選択回路１２は、全てのメモリセルＭＣに電圧（Ｖｆ＋ｉΔＶ）を印加する。例えば、ロウ選択回路１１及びカラム選択回路１２は、全てのワード線ＷＬに電圧（Ｖｆ＋ｉΔＶ）を印加し、全てのビット線ＢＬに電圧ＶＳＳを印加する。上述の通り、電圧（Ｖｆ＋ｉΔＶ）は、スイッチング素子ＳＥＬの閾値電圧Ｖｔｈより十分低い値であるため、正常なスイッチング素子ＳＥＬはオフ状態となる。このため、正常なメモリセルＭＣには、電流は流れない。一方、短絡したスイッチング素子ＳＥＬには、当該電圧（Ｖｆ＋ｉΔＶ）による多量の電流が流れ、スイッチング素子ＳＥＬを高抵抗化することができる。

【0137】

ステップＳＴ９４において、制御回路１８は、ステップＳＴ９３において全てのメモリセルＭＣに流れる電流に基づいて抵抗値を算出し、当該抵抗値が閾値Ｒｔｈ以上であるか否かを判定する。選択メモリセルＭＣの抵抗値が閾値Ｒｔｈ未満であると判定された場合（ステップＳＴ９４；ｎｏ）、処理はステップＳＴ９５に進み、閾値Ｒｔｈ以上であると判定された場合（ステップＳＴ９４；ｙｅｓ）、処理は終了する。

【0138】

ステップＳＴ９５において、制御回路１８は、変数ｉをインクリメントさせ、ステップＳＴ９３Ａの処理に戻る。これにより、算出される抵抗値が閾値Ｒｔｈ以上であると判定されるまで（つまり、全てのメモリセルＭＣ内に存在する全ての不良メモリセルＭＣが高抵抗化されるまで）、ΔＶずつステップアップされた電圧が全てのメモリセルＭＣに印加される。

【0139】

以上のように動作することにより、メモリセルアレイ１０内の全ての不良メモリセルＭＣに対して一括して高抵抗化動作を実行することができる。

【0140】

２．２ 第２変形例
また、例えば、上述の実施形態では、高抵抗化動作の際に不良メモリセルＭＣに定電圧をステップアップさせながら繰り返し印加する場合について説明したが、これに限られない。例えば、高抵抗化動作の際に不良メモリセルＭＣには、同じ値の電圧が（ステップアップさせずに）繰り返し印加されてもよい。

【0141】

図１６は、実施形態の第２変形例に係る磁気記憶装置における高抵抗化動作を説明するためのフローチャートであり、実施形態における図１１に対応する。図１６では、図１１で説明したステップＳＴ９２及びＳＴ９５が省略され、ステップＳＴ９３に代えてステップＳＴ９３Ｂが実行される。

【0142】

ステップＳＴ９１において、制御回路１８は、高抵抗化コマンドを受けると、当該高抵抗化コマンド内に含まれる不良メモリセルＭＣのアドレス情報に基づき、不良メモリセルＭＣを高抵抗化の対象として選択する。

【0143】

ステップＳＴ９３Ｂにおいて、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに電圧Ｖｆを印加する。例えば、ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬに電圧Ｖｆを印加し、選択ビット線ＢＬに電圧ＶＳＳを印加する。

【0144】

ステップＳＴ９４において、制御回路１８は、ステップＳＴ９３Ｂにおいて選択メモリセルＭＣに流れる電流に基づいて抵抗値を算出し、当該抵抗値が閾値Ｒｔｈ以上であるか否かを判定する。選択メモリセルＭＣの抵抗値が閾値Ｒｔｈ以上であると判定された場合（ステップＳＴ９４；ｙｅｓ）、処理はステップＳＴ９６に進み、閾値Ｒｔｈ未満であると判定された場合（ステップＳＴ９４；ｎｏ）、処理はステップＳＴ９３Ｂに戻る。これにより、選択メモリセルＭＣの抵抗値が閾値Ｒｔｈ以上であると判定されるまで、一定の電圧Ｖｆが選択メモリセルＭＣに印加される。

【0145】

ステップＳＴ９６において、制御回路１８は、全ての不良メモリセルＭＣを選択したか否かを判定する。選択していない不良メモリセルＭＣがあると判定される場合（ステップＳＴ９６；ｎｏ）、処理はステップＳＴ９１に戻る。これにより、全ての不良メモリセルＭＣの抵抗値が閾値Ｒｔｈを超えるまで、ステップＳＴ９１、ＳＴ９３Ｂ、ＳＴ９４、及びＳＴ９６が繰り返される。一方、全ての不良メモリセルＭＣを選択したと判定される場合（ステップＳＴ９６；ｙｅｓ）、処理は終了する。

【0146】

以上のように動作することにより、高抵抗化動作が終了する。

【0147】

３． その他
上述の実施形態では、アクセス動作が所定回数実行された後に、スキャン動作及び高抵抗化動作が実行される場合について説明したが、これに限られない。例えば、メモリコントローラ３は、スキャン動作及び高抵抗化動作を磁気記憶装置２（又はメモリシステム１）の起動時に実行してもよいし、定期的に実行してもよい。スキャン動作及び高抵抗化動作を定期的に実行する場合、メモリコントローラ３は、例えば、直前にスキャン動作及び高抵抗化動作を実行してからの経過時間が閾値以上となった際に、新たなスキャン動作及び高抵抗化動作のためのコマンドを発行し得る。

【0148】

また、スキャン動作及び高抵抗化動作は、磁気記憶装置２の製造中（例えば、磁気記憶装置２の出荷前、かつ磁気記憶装置２に対するチップバーンイン試験が終了した後）に実行されてもよい。磁気記憶装置２の製造中にスキャン動作及び高抵抗化動作が実行される場合、スキャンコマンド及び高抵抗化コマンドは、例えば、テスタ（図示せず）から発行され得る。

【0149】

また、上述の変形例では、全てのメモリセルＭＣに対して一括して高抵抗化動作を実行する場合について説明したが、これに限られない。例えば、高抵抗化動作は、レイヤ毎、カラム毎、ロウ毎など、メモリセルアレイ１０内の複数のメモリセルＭＣのうちの一部に対して一括して実行されてもよい。より具体的には、例えば、レイヤ毎に高抵抗化動作を一括して実行する場合、高抵抗化対象のレイヤに属するメモリセルＭＣよりも上方の全ての配線（ワード線ＷＬ又はビット線ＢＬ）に電圧Ｖｆ＋ｉΔＶが印加され、下方の全ての配線に電圧ＶＳＳが印加される。これにより、高抵抗化対象のレイヤに属する全てのメモリセルＭＣに電圧Ｖｆ＋ｉΔＶを印加しつつ、他の全てのレイヤに属する全てのメモリセルには電圧ＶＳＳを印加することができる。以上のように動作することにより、レイヤ毎に一括して実行する高抵抗化動作を実現できる。

【0150】

また、上述の実施形態及び変形例では、高抵抗化動作において、選択メモリセルＭＣの抵抗値が閾値以上であるか否かを判定する場合について説明したが、これに限られない。例えば、メモリコントローラ３は、選択メモリセルＭＣに流れる電流値が閾値未満であるか否かを判定してもよい。この場合に設定される閾値は、例えば、短絡したスイッチング素子ＳＥＬを含むメモリセルＭＣに流れる電流に対して３桁程度小さな値に設定され得る。

【0151】

また、上述の実施形態及び変形例では、スキャン動作において、電圧Ｖａｒｂを印加して不良メモリセルＭＣを特定する定電圧方式が用いられる場合について説明したが、これに限られず、定電流方式が用いられてもよい。この場合、不良メモリセルＭＣを特定するための判定動作は、所定の大きさの電圧が印加されたか否かによって判定し得る。

【0152】

また、上述の実施形態及び変形例で述べたメモリセルＭＣは、磁気抵抗効果素子ＭＴＪがスイッチング素子ＳＥＬの下方に設けられる場合について説明したが、磁気抵抗効果素子ＭＴＪがスイッチング素子ＳＥＬの上方に設けられてもよい。また、レイヤアドレスｋが偶数の場合と奇数の場合とで、磁気抵抗効果素子ＭＴＪとスイッチング素子ＳＥＬと間の上限関係が反対に設けられてもよい。

【0153】

また、上述の実施形態及び変形例で述べた磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの上方に設けられるトップフリー型である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの下方に設けられるボトムフリー型であってもよい。その場合、データ“１”とデータ“０”の書込み電流の方向は図５で示されたトップフリー型とは逆になる。

【0154】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0155】

１…メモリシステム、２…磁気記憶装置、３…メモリコントローラ、５…不良メモリセルテーブル、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８…制御回路、２０…半導体基板、２１，２４，２７…導電体、２２，２３，２５，２６…素子、３１，３２，３４，３６，３８…非磁性体、３３，３５，３７…強磁性体。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】