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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022050076
(43)【公開日】2022-03-30
(54)【発明の名称】半導体記憶装置及びその製造方法
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220323BHJP
H01L 27/11556 20170101ALI20220323BHJP
H01L 21/336 20060101ALI20220323BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L29/78 371
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2020156452
(22)【出願日】2020-09-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】中木 寛
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR04
5F083PR05
5F083PR21
5F083PR40
5F083ZA01
5F101BA01
5F101BA45
5F101BB02
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH15
(57)【要約】
【課題】信頼性を向上できる。
【解決手段】実施形態によれば、半導体記憶装置は、第１方向（Ｚ方向）に積層された複数の第１配線層ＷＬと、複数の第１配線層の内部を第１方向に延伸する第１半導体層２９を含む第１メモリピラーＭＰと、第１半導体層の上方に配置される第２配線層３９と、第１半導体層と第２配線層との間に配置された第１部分３３ａと、第１半導体層の上方に延伸する第２部分３３ｂと、第２部分の上に設けられた第３部分３３ｃとを含む第２半導体層３３と、第１部分と第２配線層との間、及び第２部分と第２配線層との間に配置された第１絶縁層３７と、第１絶縁層の上に設けられ、第２部分の一部に接する第２絶縁層４０とを含む。
【選択図】図４
【解決手段】実施形態によれば、半導体記憶装置は、第１方向（Ｚ方向）に積層された複数の第１配線層ＷＬと、複数の第１配線層の内部を第１方向に延伸する第１半導体層２９を含む第１メモリピラーＭＰと、第１半導体層の上方に配置される第２配線層３９と、第１半導体層と第２配線層との間に配置された第１部分３３ａと、第１半導体層の上方に延伸する第２部分３３ｂと、第２部分の上に設けられた第３部分３３ｃとを含む第２半導体層３３と、第１部分と第２配線層との間、及び第２部分と第２配線層との間に配置された第１絶縁層３７と、第１絶縁層の上に設けられ、第２部分の一部に接する第２絶縁層４０とを含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１方向に積層された複数の第１配線層と、
前記複数の第１配線層の内部を前記第１方向に延伸する第１半導体層を含む第１メモリピラーと、
前記第１半導体層の上方に配置される第２配線層と、
前記第１半導体層と前記第２配線層との間に配置された第１部分と、前記第１半導体層の上方に延伸する第２部分と、前記第２部分の上に設けられた第３部分とを含む第２半導体層と、
前記第１部分と前記第２配線層との間、及び前記第２部分と前記第２配線層との間に配置された第１絶縁層と、
前記第１絶縁層の上に設けられ、前記第２部分の一部に接する第２絶縁層と
を備える、
半導体記憶装置。
前記複数の第１配線層の内部を前記第１方向に延伸する第１半導体層を含む第１メモリピラーと、
前記第１半導体層の上方に配置される第２配線層と、
前記第１半導体層と前記第２配線層との間に配置された第１部分と、前記第１半導体層の上方に延伸する第２部分と、前記第２部分の上に設けられた第３部分とを含む第２半導体層と、
前記第１部分と前記第２配線層との間、及び前記第２部分と前記第２配線層との間に配置された第１絶縁層と、
前記第１絶縁層の上に設けられ、前記第２部分の一部に接する第２絶縁層と
を備える、
半導体記憶装置。
【請求項2】
前記複数の第１配線層の内部を前記第１方向に延伸する第３半導体層を含む第２メモリピラーと、
前記第３半導体層の上方に配置される第３配線層と
を更に備え、
前記第２半導体層は、前記第３半導体層と前記第３配線層との間に配置された第４部分と、前記第３半導体層の上方に延伸し、前記第３部分と接続された第５部分とを更に含む、
請求項１に記載の半導体記憶装置。
前記第３半導体層の上方に配置される第３配線層と
を更に備え、
前記第２半導体層は、前記第３半導体層と前記第３配線層との間に配置された第４部分と、前記第３半導体層の上方に延伸し、前記第３部分と接続された第５部分とを更に含む、
請求項１に記載の半導体記憶装置。
【請求項3】
前記第４部分と前記第３配線層との間、及び前記第５部分と前記第３配線層との間に配置された第３絶縁層と、
前記第３絶縁層の上に設けられ、前記第５部分の一部に接する第４絶縁層と
を更に備える、
請求項２に記載の半導体記憶装置。
前記第３絶縁層の上に設けられ、前記第５部分の一部に接する第４絶縁層と
を更に備える、
請求項２に記載の半導体記憶装置。
【請求項4】
前記第２絶縁層の底面の一部は、前記第２配線層の上面の一部に接する、
請求項１乃至３のいずれか一項に記載の半導体記憶装置。
請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項5】
前記第２半導体層の第５部分の上に設けられた第１導電体を更に備える、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項6】
前記第１導電体の底面の一部は、前記第２絶縁層の上面に接する、
請求項５に記載の半導体記憶装置。
請求項５に記載の半導体記憶装置。
【請求項7】
前記第１メモリピラーは、電荷蓄積層を更に含む、
請求項１乃至６のいずれか一項に記載の半導体記憶装置。
請求項１乃至６のいずれか一項に記載の半導体記憶装置。
【請求項8】
第１方向に延伸する第１半導体層を含むメモリピラーを形成する工程と、
前記メモリピラー上に第１絶縁層を形成する工程と、
前記第１絶縁層を加工して、前記第１方向と交差する第２方向に延伸し、前記メモリピラーの上部が露出する溝パターンを形成する工程と、
前記メモリピラーに接続された第２半導体層を形成する工程と、
前記第２半導体層上に第２絶縁層を形成する工程と、
前記第２半導体層の一部を酸化する工程と、
前記溝パターン内に配線層を形成する工程と、
前記第２絶縁層の上に設けられ、前記第２半導体層の一部に接する第３絶縁層を形成する工程と
を備える、
半導体記憶装置の製造方法。
前記メモリピラー上に第１絶縁層を形成する工程と、
前記第１絶縁層を加工して、前記第１方向と交差する第２方向に延伸し、前記メモリピラーの上部が露出する溝パターンを形成する工程と、
前記メモリピラーに接続された第２半導体層を形成する工程と、
前記第２半導体層上に第２絶縁層を形成する工程と、
前記第２半導体層の一部を酸化する工程と、
前記溝パターン内に配線層を形成する工程と、
前記第２絶縁層の上に設けられ、前記第２半導体層の一部に接する第３絶縁層を形成する工程と
を備える、
半導体記憶装置の製造方法。
【請求項9】
前記第３絶縁層を形成する工程は、
前記第２絶縁層の一部を除去する工程と、
前記第３絶縁層を堆積する工程と、
前記第３絶縁層を加工する工程と
を含む、
請求項８に記載の半導体記憶装置の製造方法。
前記第２絶縁層の一部を除去する工程と、
前記第３絶縁層を堆積する工程と、
前記第３絶縁層を加工する工程と
を含む、
請求項８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第７９１０４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
信頼性が向上できる半導体記憶装置を提供できる。
【課題を解決するための手段】
【0005】
実施形態に係る半導体記憶装置は、第１方向に積層された複数の第１配線層と、複数の第１配線層の内部を第１方向に延伸する第１半導体層を含む第１メモリピラーと、第１半導体層の上方に配置される第２配線層と、第１半導体層と第２配線層との間に配置された第１部分と、第１半導体層の上方に延伸する第２部分と、第２部分の上に設けられた第３部分とを含む第２半導体層と、第１部分と第２配線層との間、及び第２部分と第２配線層との間に配置された第１絶縁層と、第１絶縁層の上に設けられ、第２部分の一部に接する第２絶縁層とを含む。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【0008】
実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【0009】
【0010】
図１に示すように、半導体記憶装置１は、例えば、外部のメモリコントローラ２によって制御される。半導体記憶装置１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
【0011】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えば、データの消去単位として使用される。
【0012】
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【0013】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含んでいる。
【0014】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0015】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
【0016】
ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えば、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0017】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0018】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0019】
半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【0020】
入出力信号Ｉ／Ｏは、例えば８ビット長の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【0021】
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。
【0022】
アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。
【0023】
ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。
【0024】
リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。
【0025】
レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。
【0026】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【0027】
１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２の例は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
次に、メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２の例は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
【0028】
図２に示すように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
【0029】
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【0030】
メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0031】
なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
【0032】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３は、ロウデコーダモジュール１５に接続される。
【0033】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。選択ゲート線ＳＧＳは、ロウデコーダモジュール１５に接続される。
【0034】
ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０～ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
【0035】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＣを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0036】
なお、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【0037】
１．３ メモリセルアレイの平面構成
次に、メモリセルアレイ１０の平面構成の一例について、図３を用いて説明する。図３は、メモリセルアレイ１０の一部の領域の平面図を示しており、説明を簡略化するため、絶縁層の一部が省略されている。
次に、メモリセルアレイ１０の平面構成の一例について、図３を用いて説明する。図３は、メモリセルアレイ１０の一部の領域の平面図を示しており、説明を簡略化するため、絶縁層の一部が省略されている。
【0038】
なお、以下の説明において、Ｘ方向は、半導体基板に略平行であり且つワード線ＷＬの延伸方向に対応している。Ｙ方向は、半導体基板に略平行であり且つＸ方向と直交し、ビット線ＢＬの延伸方向に対応している。Ｚ方向は、半導体基板に略垂直であり且つＸ方向及びＹ方向と交差する方向に対応している。また、例えば、半導体基板に略平行なＸＹ平面において、後述するメモリピラーＭＰ２の中心とメモリピラーＭＰ４の中心とを結ぶ方向をＡ方向と表記する。そして、半導体基板に略平行であり、Ａ方向と直交する方向をＢ方向と表記する。すなわち、Ａ方向は、半導体基板に略平行であり且つＸ方向及びＹ方向とは異なる方向に対応している。Ｂ方向は、半導体基板に略平行であり且つＡ方向と直交する方向に対応している。
【0039】
図３に示すように、Ｘ方向に延伸するワード線ＷＬのＹ方向を向いた側面には、Ｘ方向に延伸するスリットＳＬＴが設けられている。本実施形態では、半導体基板の上方に、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７が順次積層されている。そして、スリットＳＬＴは、例えば、選択ゲート線ＳＧＳ及びワード線ＷＬをブロックＢＬＫ毎に分離するように設けられている。
【0040】
例えば、ストリングユニットＳＵ０～ＳＵ３は、Ｙ方向に並んで配置されており、ストリングユニットＳＵ毎に複数のメモリピラーＭＰが設けられている。
【0041】
メモリピラーＭＰは、ＮＡＮＤストリングＮＳに対応する。より具体的には、メモリピラーＭＰは、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ０～ＭＣ７及び選択トランジスタＳＴ２に対応する。メモリピラーＭＰは、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７を貫通（通過）し、Ｚ方向に延伸する。メモリピラーＭＰの構造の詳細については後述する。
【0042】
例えば、各ストリングユニットＳＵ内の複数のメモリピラーＭＰは、Ｘ方向に向かって２列の千鳥配置となるように、配列されている。より具体的には、例えば、ストリングユニットＳＵ０において、メモリピラーＭＰ１とメモリピラーＭＰ３とがＸ方向に隣り合って配置される。そして、メモリピラーＭＰ２は、Ｘ方向においてメモリピラーＭＰ１とメモリピラーＭＰ３との間に配置され、Ｙ方向においてメモリピラーＭＰ１及びＭＰ３とは異なる位置に配置されている。換言すれば、メモリピラーＭＰ２は、Ａ方向においてメモリピラーＭＰ１と隣り合って配置され、Ｂ方向においてメモリピラーＭＰ２と隣り合って配置されている。
【0043】
なお、メモリピラーＭＰの配列は任意に設定可能である。例えば、メモリピラーＭＰの配列は、４列の千鳥配置であってもよい。また、メモリピラーＭＰの配列は、千鳥配置でなくてもよい。
【0044】
各メモリピラーＭＰ上には選択トランジスタＳＴ１が設けられている。そして、ストリングユニットＳＵ内において、複数のメモリピラーＭＰの上にそれぞれ設けられた複数の選択トランジスタＳＴ１のゲートが、選択ゲート線ＳＧＤに共通に接続されている。より具体的には、例えば、ストリングユニットＳＵ０において、メモリピラーＭＰ１～ＭＰ３の各々に設けられた選択トランジスタＳＴ１が選択ゲート線ＳＧＤ０に接続される。選択ゲート線ＳＧＤ０は、Ｙ方向において、メモリピラーＭＰ１（及びＭＰ３）の上に設けられた選択トランジスタＳＴ１と、メモリピラーＭＰ２の上に設けられた選択トランジスタＳＴ１との間に設けられ、Ｘ方向に延伸する。例えば、Ｙ方向における選択ゲート線ＳＧＤ０の中心位置は、メモリピラーＭＰ１（及びＭＰ３）の中心位置とメモリピラーＭＰ２と中心位置との間に位置する。
【0045】
各選択ゲート線ＳＧＤのＹ方向を向いた側面の上部には、Ｘ方向に延伸するストッパ層ＳＴＰが設けられている。ストッパ層ＳＴＰは、後述するコンタクトプラグＣＰ１を加工する際のエッチングストッパとして機能する。
【0046】
本実施形態では、隣り合う２つのストリングユニットＳＵにおいて、Ａ方向またはＢ方向に隣り合う２つのメモリピラーＭＰの選択トランジスタＳＴ１がコンタクトプラグＣＰ１及びＣＰ２を介して１つのビット線ＢＬに共通に接続されている。換言すれば、２つの選択ゲート線ＳＧＤの間に設けられ、Ａ方向またはＢ方向に隣り合う２つの選択トランジスタＳＴ１が１つのコンタクトプラグＣＰ１に共通に接続されている。
【0047】
より具体的には、例えば、ストリングユニットＳＵ０のメモリピラーＭＰ２の半導体層３３と、Ａ方向に隣り合うストリングユニットＳＵ１のメモリピラーＭＰ４の半導体層３３とが１つのコンタクトプラグＣＰ１に接続されている。
【0048】
コンタクトプラグＣＰ１上には、コンタクトプラグＣＰ２が設けられている。コンタクトプラグＣＰ２は、Ｙ方向に延伸する複数のビット線ＢＬのいずれかと、コンタクトプラグＣＰ１とを接続する。すなわち、ストリングユニットＳＵ内の複数のメモリピラーＭＰは、選択トランジスタＳＴ１並びにコンタクトプラグＣＰ１及びＣＰ２を介して、異なるビット線ＢＬにそれぞれ接続される。より具体的には、例えば、メモリピラーＭＰ１～ＭＰ３は、それぞれ異なるビット線ＢＬに接続される。１つのビット線ＢＬには、各ストリングユニットＳＵの１つのメモリピラーＭＰが共通に接続される。
【0049】
【0050】
図４に示すように、半導体基板２０の上には、絶縁層２１が設けられている。絶縁層２１には、例えば、酸化シリコン（ＳｉＯ２）が用いられる。なお、絶縁層２１が設けられている領域、すなわち半導体基板２０と配線層２２との間には、ロウデコーダモジュール１５またはセンスアンプモジュール１６等の回路が設けられていてもよい。
【0051】
絶縁層２１上には、Ｘ方向に延伸し、ソース線ＳＬとして機能する配線層２２が設けられている。配線層２２は導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
【0052】
配線層２２上には、絶縁層２３が設けられている。絶縁層２３には、例えば、ＳｉＯ２が用いられる。
【0053】
絶縁層２３上には、下層から選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７として機能する９層の配線層２４と、９層の絶縁層２５とが、交互に積層されている。配線層２４は、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。以下では、配線層２４として、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造が用いられる場合について説明する。ＴｉＮは、ＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。また、絶縁層２５には、例えば、ＳｉＯ２が用いられる。
【0054】
９層の配線層２４を貫通して底面が配線層２２に達するメモリピラーＭＰが設けられている。メモリピラーＭＰは、ブロック絶縁膜２６、電荷蓄積層２７、トンネル絶縁膜２８、半導体層２９、コア層３０、及びキャップ層３１を含む。
【0055】
より具体的には、複数の配線層２４及び複数の絶縁層２５を貫通して、底面が配線層２２に達するように、メモリピラーＭＰに対応するホールが設けられている。ホールの側面にはブロック絶縁膜２６、電荷蓄積層２７、及びトンネル絶縁膜２８が順次積層されている。そして、側面がトンネル絶縁膜２８に接し、底面が配線層２２に接するように半導体層２９が設けられている。半導体層２９は、選択トランジスタＳＴ２及びメモリセルトランジスタＭＣのチャネルが形成される領域である。よって、半導体層２９は、選択トランジスタＳＴ２及びメモリセルトランジスタＭＣ０～ＭＣ７の電流経路を接続する信号線として機能する。半導体層２９内にはコア層３０が設けられている。そして半導体層２９及びコア層３０上には、側面がトンネル絶縁膜２８に接するキャップ層３１が設けられている。すなわち、メモリピラーＭＰは、複数の配線層２４の内部を通過し、Ｚ方向に延伸する半導体層２９を含む。なお、キャップ層３１は、廃されてもよい。
【0056】
ブロック絶縁膜２６、トンネル絶縁膜２８、及びコア層３０には、例えば、ＳｉＯ２が用いられる。電荷蓄積層２７には、例えば、窒化シリコン（ＳｉＮ）が用いられる。半導体層２９及びキャップ層３１には、例えば、ポリシリコンが用いられる。
【0057】
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７としてそれぞれ機能する８層の配線層２４とにより、メモリセルトランジスタＭＣ０～ＭＣ７がそれぞれ構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層２４とにより、選択トランジスタＳＴ２が構成される。
【0058】
メモリピラーＭＰの上方において、絶縁層２５の層間には、Ｘ方向及びＹ方向に延伸する絶縁層３２が設けられている。絶縁層３２は、配線層３９に対応するトレンチ（すなわち、溝パターン）を加工する際のエッチングストッパとして機能する。なお、絶縁層３２は、省略されてもよい。絶縁層３２には、絶縁層２５とエッチング選択比が得られる絶縁材料が用いられる。以下では、絶縁層３２として、ＳｉＮが用いられる場合について説明する。
【0059】
絶縁層２５及び３２を貫通して底面がメモリピラーＭＰに達し、Ｘ方向に延伸するトレンチが設けられている。
【0060】
トレンチ内には、Ｘ方向に延伸する配線層３９が設けられている。配線層３９は、選択ゲート線ＳＧＤとして機能する。配線層３９のＺ方向における上面の高さ位置は、後述する半導体層３３及び絶縁層４０の上面よりも低い。例えば、配線層３９は、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。以下では、配線層３９として、ＴｉＮ／Ｗの積層構造が用いられる場合について説明する。
【0061】
メモリピラーＭＰ上方のトレンチの側面及び底面において、メモリピラーＭＰと、配線層３９との間には、半導体層３３及び絶縁層３４～３６が設けられている。半導体層３３は、選択トランジスタＳＴ１のチャネルが形成される領域である。絶縁層３４～３６は、選択トランジスタＳＴ１のゲート絶縁膜として機能する。絶縁層３４～３６の上面の高さ位置は、半導体層３３の上面よりも低い。なお、本実施形態では、ゲート絶縁膜に３層の絶縁層３４～３６を用いた場合について説明するが、ゲート絶縁膜は１層以上あればよい。例えば、ゲート絶縁膜には、閾値電圧の制御が可能なＭＯＮＯＳ構造（より具体的には、絶縁層と電荷蓄積層と絶縁層の積層構造）が用いられてもよい。本実施形態では、例えば、絶縁層３４及び３６には、ＳｉＯ２が用いられ、絶縁層３５には、ＳｉＮが用いられる。以下では、絶縁層３４～３６の積層構造を単に積層体３７とも表記する。
【0062】
半導体層３３は、配線層３９に沿って略Ｚ方向とＹ方向とに折れ曲がった形状（以下、クランク形状と表記する）を有している。より具体的には、半導体層３３は、２つの半導体層３３ａ、２つの半導体層３３ｂ、及び半導体層３３ｃを含む。２つの半導体層３３ａは、Ａ方向（またはＢ方向）に隣り合うメモリピラーＭＰの各々のキャップ層３１上に設けられている。２つの半導体層３３ｂは、底面が対応する半導体層３３ａにそれぞれ接している。そして、２つの半導体層３３ｂは、配線層３９のＹ方向を向いた側面に沿って配置されている。半導体層３３ｃは、Ａ方向（またはＢ方向）に隣り合うメモリピラーＭＰの上にそれぞれ設けられている２つの半導体層３３ｂの上面に接するように配置されている。この構造により、Ａ方向（またはＢ方向）に隣り合う２つの選択トランジスタＳＴ１が、１つの半導体層３３により接続されている。Ｚ方向における半導体層３３ｃの底面の高さ位置は、配線層３９の上面の高さ位置よりも高い。半導体層３３は、Ｙ方向に延伸する半導体層３３ａと、略Ｚ方向に延伸する半導体層３３ｂと、Ｙ方向に延伸する半導体層３３ｃとが、順に接続されたクランク形状を有する。半導体層３３には、例えば、ポリシリコンまたはアモルファスシリコンが用いられる。なお、半導体層３３ｃには、導電体４１と選択トランジスタＳＴ１のチャネル領域とを低抵抗で接続させるため、不純物が導入されたｎ型半導体またはｐ型半導体が用いられてもよい。
【0063】
半導体層３３及び積層体３７が設けられている領域を除いたトレンチの側面及び底面、には、絶縁層３８が設けられている。絶縁層３８には、例えばＳｉＯ２が用いられる。
【0064】
半導体層３３の上部の側面に接し、積層体３７の上面及び配線層３９のＹ方向における端部上面を被覆するように、絶縁層４０が設けられている。絶縁層４０の底面の一部は配線層３９の（端部の）上面に接していてもよい。すなわち、絶縁層４０の底面の高さ位置は、配線層３９の上面の高さ位置と同じであってもよい。絶縁層４０は、ストッパ層ＳＴＰとして機能する。より具体的には、絶縁層４０は、コンタクトプラグＣＰ１を加工する際に、積層体３７の表面保護層として機能する。また、コンタクトプラグＣＰ１と配線層３９との間に絶縁層４０が配置されることにより、絶縁層４０は、コンタクトプラグＣＰ１と配線層３９との間の配線間ショートあるいは絶縁破壊を抑制する。このため、Ｙ方向における絶縁層４０の幅は、コンタクトプラグＣＰ１が位置ずれしても、コンタクトプラグＣＰ１と配線層３９との間で配線間ショートあるいは絶縁破壊が生じないように十分に広い幅が設けられ得る。絶縁層４０には、例えば、ＳｉＮが用いられる。なお、絶縁層４０は、コンタクトプラグＣＰ１を加工する際に、絶縁層２５に対して十分なエッチング選択比が得られる絶縁材料であればよい。
【0065】
半導体層３３と、積層体３７と、配線層３９とにより、選択トランジスタＳＴ１が構成される。選択トランジスタＳＴ１のチャネル領域は、配線層３９の側面及び底面に沿って設けられたクランク形状の半導体層３３（半導体層３３ａ及び半導体層３３ｂ）により、クランク形状に沿って形成される。
【0066】
半導体層３３（半導体層３３ｃ）上には、コンタクトプラグＣＰ１として機能する導電体４１が設けられている。なお、図４の例は、製造ばらつきによる位置ずれにより、導電体４１の一部が、絶縁層４０の上に設けられている場合を示しているが、導電体４１は絶縁層４０の上に設けられていなくてもよい。換言すれば、導電体４１の底面は、絶縁層４０に接していなくてもよい。
【0067】
導電体４１上には、コンタクトプラグＣＰ２として機能する導電体４２が設けられている。
【0068】
導電体４２上には、ビット線ＢＬとして機能し、Ｙ方向に延伸する配線層４３が設けられている。
【0069】
導電体４１及び４２並びに配線層４３は、導電材料により構成され、例えば、金属材料が用いられる。
【0070】
２． 選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置
次に、選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置の一例について、図５を用いて説明する。図５は、メモリピラーＭＰの上部、選択トランジスタＳＴ１、選択ゲート線ＳＧＤ、コンタクトプラグＣＰ１及びＣＰ２、並びにビット線ＢＬの配置を示す斜視図である。なお、図５の例では、説明を簡略にするために、図３で説明したメモリピラーＭＰ２及びＭＰ４が示されおり、他のメモリピラーＭＰは省略されている。また、図５の例では、絶縁層の一部が省略されている。
次に、選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置の一例について、図５を用いて説明する。図５は、メモリピラーＭＰの上部、選択トランジスタＳＴ１、選択ゲート線ＳＧＤ、コンタクトプラグＣＰ１及びＣＰ２、並びにビット線ＢＬの配置を示す斜視図である。なお、図５の例では、説明を簡略にするために、図３で説明したメモリピラーＭＰ２及びＭＰ４が示されおり、他のメモリピラーＭＰは省略されている。また、図５の例では、絶縁層の一部が省略されている。
【0071】
図５に示すように、例えば、２つのメモリピラーＭＰ２及びＭＰ４がＸ方向において千鳥配置に配列されている。メモリピラーＭＰ２の一部の領域の上方を通過するように、Ｘ方向に延伸する配線層３９（選択ゲート線ＳＧＤ０）が設けられている。同様に、メモリピラーＭＰ４の一部の領域の上方を通過するように、Ｘ方向に延伸する配線層３９（選択ゲート線ＳＧＤ１）が設けられている。メモリピラーＭＰ２の上方とメモリピラーＭＰ４の上方との間には半導体層３３が設けられている。半導体層３３は、導電体４１及び４２を介して配線層４３に接続されている。なお、図５の例は、製造ばらつきによる位置ずれにより、導電体４１（コンタクトプラグＣＰ１）の一部が、配線層３９の側面に設けられた絶縁層４０の上に設けられている場合を示しているが、導電体４１は絶縁層４０の上に設けられていなくてもよい。
【0072】
３． メモリセルアレイの製造方法
次に、メモリセルアレイ１０の製造方法の一例について、図６～図１８を用いて説明する。図６～図１８は、製造工程におけるメモリセルアレイ１０の平面及びＡ１－Ａ２線に沿った断面（Ａ１－Ａ２断面）をそれぞれ示している。
次に、メモリセルアレイ１０の製造方法の一例について、図６～図１８を用いて説明する。図６～図１８は、製造工程におけるメモリセルアレイ１０の平面及びＡ１－Ａ２線に沿った断面（Ａ１－Ａ２断面）をそれぞれ示している。
【0073】
以下、配線層２４の形成方法として、配線層２４に相当する構造を犠牲層で形成した後、犠牲層４４を除去して導電材料（配線層２４）に置き換える方法（以下、「リプレース」と表記する）を用いた場合について説明する。
【0074】
図６に示すように、半導体基板２０上に、絶縁層２１、配線層２２、及び絶縁層２３を順次形成する。次に、配線層２４に対応する９層の犠牲層４４及び９層の絶縁層２５を交互に積層する。犠牲層４４には、絶縁層２５とウエットエッチングの選択比が得られる材料が用いられる。以下では、犠牲層４４にＳｉＮが用いられる場合について説明する。
【0075】
次に、Ｚ方向に延伸するメモリピラーＭＰを形成する。より具体的には、まず、９層の絶縁層２５、９層の犠牲層４４、及び絶縁層２３を貫通し、底面が配線層２２に達するホールを形成する。次に、ブロック絶縁膜２６、電荷蓄積層２７、及びトンネル絶縁膜２８を順次積層した後、最上層の絶縁層２５の上、及びホール底面のブロック絶縁膜２６、電荷蓄積層２７、及びトンネル絶縁膜２８を除去し、ホール底面において配線層２２を露出させる。次に、半導体層２９及びコア層３０を形成し、ホール内を埋め込む。次に、最上層の絶縁層２５の上の半導体層２９及びコア層３０を除去する。このとき、ホール上部の半導体層２９及びコア層３０も除去される。次に、ホール上部を埋め込むように、キャップ層３１を形成する。
【0076】
図７に示すように、メモリピラーＭＰ上に絶縁層２５を形成した後、メモリピラーＭＰの上面を被覆するように絶縁層３２を形成する。このとき、後にスリットＳＬＴが形成される領域の絶縁層３２は、除去される。
【0077】
次に、絶縁層２５を形成する。
【0078】
図８に示すように、Ｘ方向に延伸し、底面がメモリピラーＭＰに達するトレンチＴＲ（溝パターン）を形成する。このとき、例えば、絶縁層３２をエッチングストッパとして用い、トレンチＴＲを２段階で加工することにより、メモリピラーＭＰ上面の加工ダメージを低減してもよい。トレンチＴＲの底部において、２列に千鳥配置された各メモリピラーＭＰの上面の一部が露出している。
【0079】
次に、半導体層３３、積層体３７（すなわち絶縁層３４～３６）、及び絶縁層４５を順次積層する。このとき、半導体層３３は、メモリピラーＭＰの上面、すなわちキャップ層３１に接続される。絶縁層４５は、例えば、積層体３７の保護層として機能する。絶縁層４５には、例えば、積層体３７とウエットエッチングの選択比が得られる材料が用いられる。
【0080】
図９に示すように、フォトリソグラフィにより、２つのトレンチＴＲの間において、隣り合う２つのメモリピラーＭＰの上方を被覆するマスクパターン（レジスト４６）を形成する。
【0081】
図１０に示すように、例えば、ＣＤＥ（chemical dry etching）により、レジスト４６で被覆されていない領域の絶縁層３４及び絶縁層４５を除去する。
【0082】
図１１に示すように、レジスト４６を除去した後、表面が露出している、すなわち、上面に積層体３７及び絶縁層４５が設けられていない半導体層３３の一部の領域を酸化し、絶縁層３８を形成する。このとき、積層体３７及び絶縁層４５により表面が被覆されている領域の半導体層３３は、酸化されない。なお、積層体３７及び絶縁層４５により表面が被覆されている半導体層３３の端部領域は、酸化されていてもよい。
【0083】
次に、例えば、ウエットエッチングにより、絶縁層４５を除去する。
【0084】
図１２に示すように、トレンチＴＲ内に配線層３９を形成する。より具体的には、例えば、ＴｉＮとＷを順に形成し、トレンチＴＲを埋め込む。次に、表面及びトレンチＴＲ上部の、ＴｉＮとＷを除去し、配線層３９を形成する。このとき、配線層３９の上面は、半導体層３３（半導体層３３ｃ）の上面よりも低くなるように、配線層３９を形成する。すなわち、トレンチＴＲを完全には埋め込まないように配線層３９は形成される。このため、配線層３９は、くぼんだ形状となる。換言すれば、配線層３９の表面から積層体３７が突出している。
【0085】
図１３に示すように、例えば、ＣＤＥにより、積層体３７の露出部分、すなわち、半導体層３３ｃの上面及び配線層３９の上面より高い位置にある半導体層３３ｂの上部に接する積層体３７を除去する。これにより、半導体層３３の側面（半導体層３３ｂ）の上部及び半導体層３３の上面（半導体層３３ｃ）が、露出する。
【0086】
図１４に示すように、例えば、ＣＶＤにより、絶縁層４０を堆積する。
【0087】
図１５に示すように、例えば、ＲＩＥ（Reactive ion etching）による絶縁層４０のエッチング（以下、「エッチバック」とも表記する）を行う。絶縁層４０のエッチバックでは、半導体層３３の側面に接する領域以外の絶縁層が除去される。すなわち、絶縁層４０の側面部分（半導体層３３の側面に接する部分）は残存する。換言すれば、積層体３７及び配線層３９の端部上面上に設けられ、側面が、半導体層３３の側面（半導体層３３ｂ）の上部に接する絶縁層４０が形成される。
【0088】
図１６に示すように、絶縁層２５を形成する。その後、例えば、ＣＭＰ（chemical mechanical polishing）等により、絶縁層２５の表面を平坦化する。次に、リプレースを行う。より具体的には、まず、底面が絶縁層２３に達するスリットＳＬＴを加工する。このとき、例えば、スリットＳＬＴの側面に、絶縁層３２が露出しないようにする。次に、ウエットエッチングにより、スリットＳＬＴ側面から犠牲層４４を除去し空隙ＡＧを形成する。
【0089】
図１７に示すように、次に、ＴｉＮ及びＷを順に形成して、空隙ＡＧ内を埋め込んだ後、スリットＳＬＴ内及び最上層の絶縁層２５の上に形成されたＴｉＮ及びＷを除去し、配線層２４を形成する。次に、スリットＳＬＴを絶縁層４７により埋め込む。これにより、リプレースが終了する。
【0090】
図１８に示すように、底面が半導体層３３に接する導電体４１を形成する。
【0091】
図１９に示すように、絶縁層２５を形成した後、導電体４２及び配線層４３を形成する。
【0092】
４ 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる半導体記憶装置を提供できる。本効果につき、詳述する。
本実施形態に係る構成であれば、信頼性を向上できる半導体記憶装置を提供できる。本効果につき、詳述する。
【0093】
本実施形態に係る構成であれば、メモリピラーＭＰの一部の領域の上方を通過するように選択ゲート線ＳＧＤを形成できる。そして、メモリピラーＭＰ上に、選択ゲート線ＳＧＤの側面及び底面に沿った選択トランジスタＳＴ１を形成できる。更に、選択トランジスタＳＴ１のゲート絶縁膜（積層体３７）の上にストッパ層ＳＴＰを形成できる。これにより、製造ばらつきにより、コンタクトプラグＣＰ１の配置が選択ゲート線ＳＧＤ側にシフトしても、ストッパ層ＳＴＰによりゲート絶縁膜が加工されるのを防止できる。
【0094】
更に、本実施形態に係る構成であれば、コンタクトプラグＣＰ１と選択ゲート線ＳＧＤとの間にストッパ層ＳＴＰが設けられるため、コンタクトプラグＣＰ１と選択ゲート線ＳＧＤとの間の配線間ショートあるいは絶縁破壊を抑制できる。従って、半導体記憶装置の信頼性を向上できる。
【0095】
更に、本実施形態に係る構成であれば、製造ばらつきによるコンタクトプラグＣＰ１と選択ゲート線ＳＧＤとの間の配線間ショートあるいは絶縁破壊を抑制できるため、製造の歩留まりを向上できる。
【0096】
５．変形例等
上記実施形態における半導体記憶装置は、第１方向（Ｚ方向）に積層された複数の第１配線層（ＷＬ）と、複数の第１配線層の内部を第１方向に延伸する第１半導体層（２９）を含む第１メモリピラー（ＭＰ２）と、第１半導体層の上方に配置される第２配線層（３９、ＳＧＤ０）と、第１半導体層と第２配線層との間に配置された第１部分（３３ａ）と、第１半導体層の上方に延伸する第２部分（３３ｂ）と、第２部分の上に設けられた第３部分(３３ｃ)とを含む第２半導体層（３３）と、第１部分と第２配線層との間、及び第２部分と第２配線層との間に配置された第１絶縁層（３７）と、第１絶縁層の上に設けられ、第２部分の一部に接する第２絶縁層（４０）とを含む。
上記実施形態における半導体記憶装置は、第１方向（Ｚ方向）に積層された複数の第１配線層（ＷＬ）と、複数の第１配線層の内部を第１方向に延伸する第１半導体層（２９）を含む第１メモリピラー（ＭＰ２）と、第１半導体層の上方に配置される第２配線層（３９、ＳＧＤ０）と、第１半導体層と第２配線層との間に配置された第１部分（３３ａ）と、第１半導体層の上方に延伸する第２部分（３３ｂ）と、第２部分の上に設けられた第３部分(３３ｃ)とを含む第２半導体層（３３）と、第１部分と第２配線層との間、及び第２部分と第２配線層との間に配置された第１絶縁層（３７）と、第１絶縁層の上に設けられ、第２部分の一部に接する第２絶縁層（４０）とを含む。
【0097】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
【0098】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【0099】
例えば、上記実施形態では、隣り合う２つのメモリピラーＭＰが１つのコンタクトプラグＣＰ１に共通に接続されていたが、メモリピラーＭＰ及びコンタクトプラグＣＰ１の配置はこれに限定されない。例えば、メモリピラーＭＰ毎にコンタクトプラグＣＰ１が設けられてもよい。この場合、半導体層３３も、メモリピラーＭＰ毎に設けられる。
【0100】
更には、Ｙ方向におけるメモリピラーＭＰの中心と、選択ゲート線ＳＧＤの中心が同じになるように配置されてもよい。この場合、１つのメモリピラーＭＰ上に２つの選択トランジスタＳＴ１が形成され得る。
【0101】
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【0102】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0103】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１、２３、２５、３２、３４～３６、３８、４０、４５、４７…絶縁層、２２、２４、３９、４３…配線層、２６…ブロック絶縁膜、２７…電荷蓄積層、２８…トンネル絶縁膜、２９、３３、３３ａ～３３ｃ…半導体層、３０…コア層、３１…キャップ層、３７…積層体、４１、４２…導電体、４４…犠牲層、４６…レジスト。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
