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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022050898
(43)【公開日】2022-03-31
(54)【発明の名称】メモリシステムおよびメモリシステムの制御方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20220324BHJP
G11C 16/04 20060101ALI20220324BHJP
G11C 16/34 20060101ALI20220324BHJP
【ＦＩ】
G06F12/00 597U
G11C16/04 170
G11C16/34 113
G11C16/34 163
G06F12/00 550Z
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2020157074
(22)【出願日】2020-09-18
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】特許業務法人 志賀国際特許事務所
(72)【発明者】
【氏名】小松 裕樹
(72)【発明者】
【氏名】島田 克行
【テーマコード（参考）】
5B160
5B225
【Ｆターム（参考）】
5B160NA01
5B225BA01
5B225CA19
5B225CA27
5B225DA10
5B225DD05
5B225DE07
5B225DE08
5B225EA05
5B225EA07
5B225EH04
5B225FA01
(57)【要約】
【課題】データの読み出しに関する特性の向上を図ることができるメモリシステムおよびメモリシステムの制御方法を提供することである。
【解決手段】実施形態のメモリシステムは、メモリと、コントローラと、を持つ。前記メモリは、第１メモリセル及び第２メモリセルを少なくとも含む。前記コントローラは、前記第１メモリセルがストレスを受けていない場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値に対する前記第１メモリセルが前記ストレスを受けた場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値の変化量に基づいて、前記ストレスの候補のうち、前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けたストレスの種類の少なくとも一方を判定する。
【選択図】図１
【解決手段】実施形態のメモリシステムは、メモリと、コントローラと、を持つ。前記メモリは、第１メモリセル及び第２メモリセルを少なくとも含む。前記コントローラは、前記第１メモリセルがストレスを受けていない場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値に対する前記第１メモリセルが前記ストレスを受けた場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値の変化量に基づいて、前記ストレスの候補のうち、前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けたストレスの種類の少なくとも一方を判定する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１メモリセル及び第２メモリセルを少なくとも含むメモリと、
前記第１メモリセルがストレスを受けていない場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値に対する前記第１メモリセルが前記ストレスを受けた場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値の変化量に基づいて、前記ストレスの候補のうち、前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けたストレスの種類の少なくとも一方を判定するコントローラと、
を備えるメモリシステム。
前記第１メモリセルがストレスを受けていない場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値に対する前記第１メモリセルが前記ストレスを受けた場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値の変化量に基づいて、前記ストレスの候補のうち、前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けたストレスの種類の少なくとも一方を判定するコントローラと、
を備えるメモリシステム。
【請求項2】
前記コントローラは、
前記ストレスと前記変化量との関係を示す関数を用いて前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けた前記ストレスの種類の少なくとも一方を判定する、
請求項１に記載のメモリシステム。
前記ストレスと前記変化量との関係を示す関数を用いて前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けた前記ストレスの種類の少なくとも一方を判定する、
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、
前記変化量と前記第１メモリセルが前記ストレスを受けた場合の前記第１メモリセルから読み出したデータのエラーに関する値とに基づいて、前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けた前記ストレスの種類の少なくとも一方を判定する、
請求項１または請求項２に記載のメモリシステム。
前記変化量と前記第１メモリセルが前記ストレスを受けた場合の前記第１メモリセルから読み出したデータのエラーに関する値とに基づいて、前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けた前記ストレスの種類の少なくとも一方を判定する、
請求項１または請求項２に記載のメモリシステム。
【請求項4】
前記コントローラは、
前記変化量と前記第１メモリセルのプログラム・イレースサイクル数とに基づいて、前記第１メモリセルのストレスの種類及び前記第２メモリセルのストレスの種類を判定する、
請求項１から請求項３の何れか一項に記載のメモリシステム。
前記変化量と前記第１メモリセルのプログラム・イレースサイクル数とに基づいて、前記第１メモリセルのストレスの種類及び前記第２メモリセルのストレスの種類を判定する、
請求項１から請求項３の何れか一項に記載のメモリシステム。
【請求項5】
前記コントローラは、
前記第１メモリセルを含む複数のメモリセルに対してしきい値電圧トラッキングを行うことにより前記読み出ししきい値の変化量を取得する、
請求項１から請求項４の何れか一項に記載のメモリシステム。
前記第１メモリセルを含む複数のメモリセルに対してしきい値電圧トラッキングを行うことにより前記読み出ししきい値の変化量を取得する、
請求項１から請求項４の何れか一項に記載のメモリシステム。
【請求項6】
前記メモリは、前記第１メモリセルを含む複数のメモリセルを有する第１ブロック及び前記第２メモリセルを含む複数のメモリセルを有し前記第１ブロックと異なる第２ブロックを備え、
前記コントローラは、
前記第１ブロックにおける読み出ししきい値の変化量に基づいて、前記第２ブロックにおける読み出ししきい値を変更し、
前記第２ブロックが有する前記複数のメモリセルに対するストレスの種類を判定する、
請求項１から請求項５の何れか一項に記載のメモリシステム。
前記コントローラは、
前記第１ブロックにおける読み出ししきい値の変化量に基づいて、前記第２ブロックにおける読み出ししきい値を変更し、
前記第２ブロックが有する前記複数のメモリセルに対するストレスの種類を判定する、
請求項１から請求項５の何れか一項に記載のメモリシステム。
【請求項7】
前記メモリは、複数のメモリセルを含むブロック及び前記複数のメモリセルの何れかに接続されるワード線を備え、
前記コントローラは、
前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けたストレスの種類の少なくとも一方を、前記ワード線ごと、または、前記ブロックごとに判定する、
請求項１から請求項６の何れか一項に記載のメモリシステム。
前記コントローラは、
前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けたストレスの種類の少なくとも一方を、前記ワード線ごと、または、前記ブロックごとに判定する、
請求項１から請求項６の何れか一項に記載のメモリシステム。
【請求項8】
前記コントローラは、
前記判定したストレスの種類に応じた補正値を用いて、前記第１メモリセルの読み出ししきい値を補正する、請求項１から請求項７の何れか一項に記載のメモリシステム。
前記判定したストレスの種類に応じた補正値を用いて、前記第１メモリセルの読み出ししきい値を補正する、請求項１から請求項７の何れか一項に記載のメモリシステム。
【請求項9】
第１メモリセル及び第２メモリセルを少なくとも含むメモリを備えるメモリシステムの制御方法であって、第１メモリセルにストレスが掛けられた場合の前記第１メモリセルの読み出ししきい値の変化に基づいて、前記第１メモリセルのストレスの種類及び前記第１メモリセルとは異なる第２メモリセルのストレスの種類の少なくとも一方を判定すること、
を含むメモリシステムの制御方法。
を含むメモリシステムの制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムおよびメモリシステムの制御方法に関する。
【背景技術】
【0002】
複数のメモリセルを有するＮＡＮＤフラッシュメモリを備えるメモリシステムが知られている。このようなメモリシステムにおいてデータを読み出す動作は、読み出し対象のメモリセルに接続されたワード線に判定電圧を印加することで行われる。このとき、判定電圧の値が適切でないと、データの誤判定が多くなる場合がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９２５１９０９号明細書
【特許文献2】米国特許第２０１９／０３４８１３３号明細書
【特許文献3】米国特許第２０１８／０２６８８９１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、データの読み出しに関する特性の向上を図ることができるメモリシステムおよびメモリシステムの制御方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、メモリと、コントローラと、を持つ。前記メモリは、第１メモリセル及び第２メモリセルを少なくとも含む。前記コントローラは、前記第１メモリセルがストレスを受けていない場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値に対する前記第１メモリセルが前記ストレスを受けた場合の前記第１メモリセルからのデータの読み出しに用いられる読み出ししきい値の変化量に基づいて、前記ストレスの候補のうち、前記第１メモリセルが受けた前記ストレスの種類及び前記第２メモリセルが受けたストレスの種類の少なくとも一方を判定する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態のメモリシステムの構成を示すブロック図。
【図2】第１の実施形態のメモリチップの構成を示すブロック図。
【図3】第１の実施形態のメモリセルアレイの構成の一部の例を示す図。
【図4】第１の実施形態のメモリセルのしきい値分布を示す図。
【図5】第１の実施形態のしきい値分布に対応するデータを示す図。
【図6】第１の実施形態のＮＡＮＤコントローラの構成を示す図。
【図7】第１の実施形態のメモリシステムが行う処理の概要を示す第１の図。
【図8】第１の実施形態のデータベースの一例を示す図。
【図9】第１の実施形態のデータテーブルの一例を示す図。
【図10】第１の実施形態のメモリシステムが行う処理の概要を示す第２の図。
【図11】第１の実施形態の分類部の処理フローを示す図。
【図12】第１の実施形態の補正部の処理フローを示す図。
【図13】第２の実施形態のＮＡＮＤコントローラの構成を示す図。
【図14】第２の実施形態のメモリシステムが行う処理の概要を示す図。
【図15】第２の実施形態の基準電圧情報の一例を示す図。
【図16】第２の実施形態のグループとブロックとの関係を示す図。
【図17】第２の実施形態の共通差分値情報の一例を示す図。
【図18】第２の実施形態のブロック管理情報の一例を示す図。
【図19】第２の実施形態のロウ差分値情報の一例を示す図。
【図20】第２の実施形態のディファレンスブロックに含まれる１つのワード線に印加される判定電圧の取得方法を示す図。
【図21】第３の実施形態のメモリシステムの構成を示すブロック図。
【図22】第３の実施形態のブロック差分値の管理方法を概念的に示す図。
【発明を実施するための形態】
【0007】
以下、実施形態のメモリシステムおよびメモリシステムの制御方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。また「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含む。「ＸＸ」は、任意の要素（例えば任意の情報）である。
【0008】
本明細書では「読み出し」を「リード」と称する場合があり、「書き込み」を「ライト」と称する場合がある。また本明細書で「書き込む」、「記憶する」、「保存する」は互いに同じ意味で用いられることがある。このためこれら用語は互いに読み替え可能である。本明細書で「接続」とは、機械的な接続に限定されず、電気的な接続を含む。本明細書で「取得」とは、外部から情報を得る場合に限定されず、自ら算出する場合も含む。本明細書では「ビット線ごと」、「ビット線単位」は、「ロウ（ｒｏｗ）ごと」、「ロウ（ｒｏｗ）単位」と互いに読み替え可能であり、ワード線ストリングチャンクＷＬＳＣごと（単位）、すなわちページごと（単位）で処理が行われる場合に用いられる。本明細書では「判定電圧」は、「（読み出し）しきい値」と互いに読み替え可能である。
【0009】
メモリを備えるメモリシステムでは、プログラムディスターブ(Program Disturb)、リードディスターブ(Read Disturb）、またはデータリテンション(Data Retention）などのストレスの影響で、メモリからデータを読み出すために使用される判定電圧の適正値が変化する。プログラムディスターブとは、データの書き込み動作時に、データの書き込み対象のメモリセルとは異なるメモリセル（以下「非書き込み対象メモリセル」と称する）に電界が生じ、その電界の影響で非書き込み対象メモリセルが保持する電荷の量が変化する（例えば電荷が増える）ことを意味する。リードディスターブとは、データの読み出し動作時に、データの読み出し対象のメモリセルとは異なるメモリセル（以下「非読み出し対象メモリセル」と称する）に電界が生じ、その電界の影響で非読み出し対象メモリセルが保持する電荷の量が変化する（例えば電荷が増える）ことを意味する。データリテンションとは、経時的な影響でメモリセルが保持する電荷の量が変化する（例えば電荷が減る）ことを意味する。すなわち、ストレスは、メモリセルの記憶状態の変化（メモリセルが保持する電荷の量の変化）に相当する。なお、「適正値」とは、最適値に限定されず、読み出しエラーが生じない値であればよい。
【0010】
そこで、実施形態のメモリシステムは、ある物理ブロックにおけるメモリセルの記憶状態の変化（例えば、判定電圧の変化）からストレスを推定する。そして、メモリシステムは、推定したストレスに従って判定電圧を補正する。
【0011】
（第１の実施形態）
＜１．メモリシステムの全体構成＞
図１は、第１の実施形態のメモリシステム１の構成を示すブロック図である。メモリシステム１は、ホスト装置２と接続可能に構成される。ホスト装置２は、例えば、サーバ装置、パーソナルコンピュータ、またはモバイル型の情報処理装置などである。メモリシステム１は、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、メモリシステム１に対するアクセス要求（リード要求およびライト要求）を発行することができる。
＜１．メモリシステムの全体構成＞
図１は、第１の実施形態のメモリシステム１の構成を示すブロック図である。メモリシステム１は、ホスト装置２と接続可能に構成される。ホスト装置２は、例えば、サーバ装置、パーソナルコンピュータ、またはモバイル型の情報処理装置などである。メモリシステム１は、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、メモリシステム１に対するアクセス要求（リード要求およびライト要求）を発行することができる。
【0012】
メモリシステム１は、メモリコントローラ１０と、ＮＡＮＤメモリ２０とを備える。メモリコントローラ１０とＮＡＮＤメモリ２０とは、複数のチャネルで接続される。メモリコントローラ１０は、「コントローラ」の一例である。ＮＡＮＤメモリ２０は、「メモリ装置」の一例である。
【0013】
メモリコントローラ１０は、ホストインターフェースコントローラ（ホストＩ／Ｆコントローラ）１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、ＣＰＵ（Central Processing Unit）１４、ＥＣＣ（Error Correcting Code）回路１５、およびＮＡＮＤコントローラ１６を含む。これらの機能部は、バスで互いに接続されている。例えば、メモリコントローラ１０は、これら構成が１つのチップに纏められたＳｏＣ（System on a Chip）で構成されている。ただし、これらの機能部の一部は、メモリコントローラ１０の外部に設けられてもよい。
【0014】
ホストＩ／Ｆコントローラ１１は、ＣＰＵ１４による制御の下で、ホスト装置２とメモリシステム１との間の通信インターフェースの制御、およびホスト装置２とＲＡＭ１２との間のデータ転送の制御を実行する。
【0015】
ＲＡＭ１２は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）などであるが、これらに限定されない。ＲＡＭ１２は、ホスト装置２とＮＡＮＤメモリ２０との間のデータ転送のためのバッファとして機能する。また、ＲＡＭ１２は、ＣＰＵ１４にワークエリアを提供する。ＲＡＭ１２には、メモリシステム１の動作時に、ＲＯＭ１３に記憶されているファームウェア（プログラム）がロードされる。
【0016】
本実施形態では、メモリシステム１の動作時に、例えばＮＡＮＤメモリ２０内の何れかのメモリチップ２１に記憶されている判定電圧情報１００が、ＲＡＭ１２にロードされる。判定電圧情報１００は、ＮＡＮＤメモリ２０に対する読み出し動作において、後述する各ワード線ＷＬに印加する判定電圧の値の決定に用いられる設定情報である。判定電圧情報１００は、基準電圧情報１１０と、補正量情報１２０とを含む。判定電圧情報１００については、詳しく後述する。
【0017】
本実施形態では、メモリコントローラ１０は、判定電圧情報１００に基づいて各ワード線ＷＬに印加する判定電圧の値を算出し、算出した値の判定電圧を印加することをＮＡＮＤメモリ２０に指示する。なお、メモリコントローラ１０によって判定電圧の値が算出されるのではなく、判定電圧の基準値がＮＡＮＤメモリ２０に記憶されるとともに、受けたストレスの種類に応じて基準値に対する差分値（後述するグループ差分値、ブロック差分値など）がメモリコントローラ１０からＮＡＮＤメモリ２０に指示され、ＮＡＮＤメモリ２０によって判定電圧の値が算出されて印加される。
【0018】
ＣＰＵ１４は、ハードウェアプロセッサの一例である。ＣＰＵ１４は、例えばＲＡＭ１２にロードされたファームウェアを実行することで、メモリコントローラ１０を制御する。例えば、ＣＰＵ１４は、以下に説明するようにＮＡＮＤメモリ２０に対するデータの書き込み、読み出し、および消去に関する動作を制御する。なお、複数のＣＰＵ１４が設けられ、動作毎に何れかのＣＰＵ１４が割り当てられてもよい。
【0019】
ＥＣＣ回路１５は、ＮＡＮＤメモリ２０への書き込み対象のデータ（以下、「書き込みデータ」とも称する）に対してエラー訂正のための符号化を行う。ＥＣＣ回路１５は、ＮＡＮＤメモリ２０から読み出されたデータ（以下、「読み出しデータ」とも称する）にエラーが含まれる場合、書き込み動作時に付与したエラー訂正符号に基づき、読み出しデータに対してエラー訂正を実行する。
【0020】
ＮＡＮＤコントローラ１６は、各チャネル（ｃｈ．０，ｃｈ．１）を制御する。ＮＡＮＤコントローラ１６は、ＣＰＵ１４による制御の下で、ＲＡＭ１２とＮＡＮＤメモリ２０との間のデータ転送の制御を実行する。
【0021】
ＮＡＮＤメモリ２０は、複数（ここでは４つ）の、不揮発性半導体メモリとしてのメモリチップ２１を有する。本実施形態では、メモリコントローラ１０は、２つのチャネル（ｃｈ．０，ｃｈ．１）を有する。メモリコントローラ１０は、１つまたは３つ以上のチャネルを有してもよい。図１に示す例では、各チャネルには、２つのメモリチップ２１が接続されている。なお、各チャネルに、３以上のメモリチップ２１が接続されてもよい。
【0022】
各チャネルは、Ｉ／Ｏ信号線、制御信号線、ＣＥ（チップイネーブル）信号線、ＲＹ（レディー）／ＢＹ（ビジー）信号線を含む。Ｉ／Ｏ信号線は、データ、アドレス、および各種指示（コマンド）を伝送する。メモリコントローラ１０は、Ｉ／Ｏ信号線を介して、読み出し指示、書き込み指示、および消去指示をメモリチップ２１に送信する。制御信号線は、ＷＥ（ライトイネーブル）信号線、ＲＥ（リードイネーブル）信号線、ＣＬＥ（コマンドラッチイネーブル）信号線、ＡＬＥ（アドレスラッチイネーブル）信号線、ＷＰ（ライトプロテクト）信号線などを含む。ＣＥ信号線は、メモリチップが選択中であることを示す信号を伝送する。ＲＹ／ＢＹ信号線は、ＮＡＮＤメモリ２０が動作中か否かを信号のレベルで示し、例えば、Ｈレベルで非動作中に対応したレディー状態（ＲＹ）を示し、Ｌレベルで動作中に対応したビジー状態（ＢＹ）を示す。
【0023】
＜２．メモリチップの構成＞
図２は、メモリチップ２１の構成を示すブロック図である。メモリチップ２１は、例えば、Ｉ／Ｏ信号処理回路３１、制御信号処理回路３２、チップ制御回路３３、ＲＹ／ＢＹ生成回路３４、コマンドレジスタ３５、アドレスレジスタ３６、ロウデコーダ３７、カラムデコーダ３８、データレジスタ３９、センスアンプ４０、およびメモリセルアレイ４１を有する。
図２は、メモリチップ２１の構成を示すブロック図である。メモリチップ２１は、例えば、Ｉ／Ｏ信号処理回路３１、制御信号処理回路３２、チップ制御回路３３、ＲＹ／ＢＹ生成回路３４、コマンドレジスタ３５、アドレスレジスタ３６、ロウデコーダ３７、カラムデコーダ３８、データレジスタ３９、センスアンプ４０、およびメモリセルアレイ４１を有する。
【0024】
Ｉ／Ｏ信号処理回路３１は、メモリコントローラ１０とメモリチップ２１との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路３１がラッチしたコマンド、アクセス先を指定するアドレス、およびデータは、それぞれ、コマンドレジスタ３５、アドレスレジスタ３６、およびデータレジスタ３９に振り分けられて格納される。
【0025】
アドレスレジスタ３６に格納されたアドレスは、チップ番号、ロウアドレス、およびカラムアドレスを含む。チップ番号は、メモリチップ２１を区別するための識別情報である。チップ番号、ロウアドレス、およびカラムアドレスは、それぞれ、チップ制御回路３３、ロウデコーダ３７、およびカラムデコーダ３８に読み出される。
【0026】
制御信号処理回路３２は、制御信号を受け付け、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路３１が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、制御信号処理回路３２は、受け付けた制御信号をチップ制御回路３３に転送する。
【0027】
チップ制御回路３３は、制御信号処理回路３２を介して受信する各種制御信号に基づいて状態遷移する回路である。チップ制御回路３３は、メモリチップ２１の動作を制御する。ＲＹ／ＢＹ生成回路３４は、チップ制御回路３３による制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。
【0028】
センスアンプ４０は、読み出し動作において、メモリセルアレイ４１に含まれるメモリセルＭＴ（図３参照）の状態をセンスし、センスされた状態に基づいて読み出しデータを生成する。センスアンプ４０は、生成した読み出しデータをデータレジスタ３９に格納する。データレジスタ３９に格納された読み出しデータは、データ線を通じてＩ／Ｏ信号処理回路３１に送られ、Ｉ／Ｏ信号処理回路３１からメモリコントローラ１０へ転送される。
【0029】
メモリセルアレイ４１は、複数のメモリセルＭＴを有し、データを記憶する。詳しく述べると、メモリセルアレイ４１は、複数の物理ブロックＢＬＫ（図３参照）を有する。各物理ブロックＢＬＫは、複数のメモリセルＭＴを含む。物理ブロックＢＬＫは、データ消去の最小単位である。すなわち、１つの物理ブロックＢＬＫに記憶されている全てのデータは、一括して消去される。以下では、「物理ブロック」を単に「ブロック」と称する。
【0030】
＜３．メモリセルアレイの構成＞
図３は、メモリセルアレイ４１の構成の一部の例を示す図である。メモリセルアレイ４１は、例えば、複数のメモリセルＭＴが立体状に配置されたいわゆる三次元構造のＮＡＮＤメモリである。メモリセルアレイ４１は、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…）を有する。例えば、メモリセルアレイ４１は、数百から数千のブロックＢＬＫを有する。
図３は、メモリセルアレイ４１の構成の一部の例を示す図である。メモリセルアレイ４１は、例えば、複数のメモリセルＭＴが立体状に配置されたいわゆる三次元構造のＮＡＮＤメモリである。メモリセルアレイ４１は、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…）を有する。例えば、メモリセルアレイ４１は、数百から数千のブロックＢＬＫを有する。
【0031】
図３に示すように、ｍ（ｍは自然数）本のビット線ＢＬ（ＢＬ０～ＢＬｍ－１）の各々は、各ブロックＢＬＫにおいて、複数（例えば４つ）のストリングＳＴＲと接続されている。各ストリングＳＴＲは、１つの第１選択ゲートトランジスタＳＴ（ＳＴ０～ＳＴ３）、複数のメモリセルＭＴ（ＭＴ０～ＭＴ１５）、および１つの第２選択ゲートトランジスタＤＴ（ＤＴ０～ＤＴ３）を含む。第１選択ゲートトランジスタＳＴ、複数のメモリセルＭＴ、および第２選択ゲートトランジスタＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。相違する複数のビット線ＢＬ（ＢＬ０～ＢＬｍ－１）とそれぞれ接続された複数（ｍ個）のストリングＳＴＲは、１つのストリングユニットＳＵを構成する。各ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。
【0032】
第１選択ゲートトランジスタＳＴの制御ゲート電極は、第１選択ゲート線（ソース側選択ゲート線）ＳＧＳＬに接続されている。第１選択ゲート線ＳＧＳＬは、第１選択ゲートトランジスタＳＴの制御ゲート電極を制御する制御信号線である。第１選択ゲートトランジスタＳＴは、第１選択ゲート線ＳＧＳＬを通じて印加される電圧に基づき、複数のメモリセルＭＴとソース線ＣＥＬＳＲＣとの間を選択的に接続する。第１選択ゲート線ＳＧＳＬは、ストリングユニットＳＵ（ＳＵ０～ＳＵ３）毎に独立して接続されてもよい。
【0033】
第２選択ゲートトランジスタＤＴの制御ゲート電極は、第２選択ゲート線（ドレイン側選択ゲート線）ＳＧＤＬ（ＳＧＤＬ０～ＳＧＤＬ３）に接続されている。第２選択ゲート線ＳＧＤＬは、第２選択ゲートトランジスタＤＴの制御ゲート電極を制御する制御信号線である。第２選択ゲートトランジスタＤＴは、第２選択ゲート線ＳＧＤＬを通じて印加される電圧に基づき、複数のメモリセルＭＴとビット線ＢＬとの間を選択的に接続する。
【0034】
各メモリセル（メモリセルトランジスタ）ＭＴは、積層ゲート構造を有したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。積層ゲート構造は、例えば、トンネル酸化膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート絶縁膜を介在して形成された制御ゲート電極とを含む。フローティングゲートに蓄えられる電荷の数に応じてメモリセルＭＴのしきい値電圧が変化する。メモリセルＭＴは、書き込みによりフローティングゲートに正の電荷が注入され、消去のためにフローティングゲートから正の電荷が引き抜かれる。各メモリセルＭＴは、２つ以上のデータ値のうちいずれか１つが書き込まれ得る。各メモリセルＭＴは、しきい値電圧の違いに応じて１つ以上のデータ値のなかの１つを不揮発に記憶する。
【0035】
各ブロックＢＬＫにおいて、各メモリセルＭＴの制御ゲート電極は、それぞれに対応するワード線ＷＬに接続されている。例えば、メモリセルＭＴ０～ＭＴ１５の制御ゲート電極には、ワード線ＷＬ０～ＷＬ１５がそれぞれ接続されている。各ワード線ＷＬは、メモリセルアレイ４１において１列（１つのロウ（ｒｏｗ））に並ぶ１群のメモリセルＭＴを選択するための制御信号線であり、それら１列に並ぶ１群のメモリセルＭＴに共通に接続されている。各メモリセルＭＴは、ワード線ＷＬとビット線ＢＬ（ＢＬ０～ＢＬｍ－１）との交差部に設けられている。読み出しまたは書き込みが行われるメモリセルＭＴに接続されたワード線ＷＬ（以下、「選択ワード線ＷＬ」とも称する）に、ある電圧を印加することで、メモリセルＭＴの読み出しまたは書き込みが可能になる。なお、メモリセルＭＴの読み出しおよび書き込みについては後ほど説明する。
【0036】
各ブロックＢＬＫにおいて、相違するストリングＳＴＲに含まれる複数のメモリセルＭＴには、同じアドレスに対応するワード線ＷＬが共通に接続されている。ワード線ＷＬを共有する複数のメモリセルＭＴの組は、セルユニットＣＵと称される。１つのセルユニットＣＵに含まれる複数のメモリセルＭＴは、一括してデータが書き込まれ、また一括してデータが読み出される。１つのセルユニットＣＵの記憶空間は、１つまたは複数のページを含む。
【0037】
メモリシステム１は、各メモリセルＭＴに複数ビットの値を記憶可能に構成され得る。例えば、各メモリセルＭＴがｎ（ｎ≧２）ビットの値を記憶可能な場合、ワード線ＷＬ当たりの記憶容量は、ｎページ分のサイズに等しくなる。ここでは一例として、各メモリセルＭＴが４ビットの値を記憶するクアッドレベルセル（ＱＬＣ）モードで動作する場合について説明する。
【0038】
クアッドレベルセル（ＱＬＣ）モードでは、各ワード線ＷＬに４ページ分のデータが記憶され得る。１つのワード線ＷＬによって構成される４つのページのうち、先に書き込みがなされるページをロアーページ、ロアーページの後に書き込みがなされるページをミドルページ、ミドルページの後に書き込みがなされるページをアッパーページと称する。最後にアッパーページの後に書き込みがなされるページをトップページと称する。なお、１つのワード線ＷＬによって構成される複数のページの一部または全てのページに対して一括にプログラム（すなわち書き込み）が実行されるモードがあってもよい。
【0039】
＜４．メモリセルのしきい値分布＞
図４は、メモリセルＭＴのしきい値分布を示す図である。図５は、図４に示すしきい値分布に対応するデータを示す図である。図４において、横軸は、メモリセルＭＴのしきい値電圧を表し、縦軸は、あるビット値（データ値）を示すメモリセルＭＴの数を表す。各メモリセルＭＴがクアッドレベルセル（ＱＬＣ）モードで動作する場合、メモリセルＭＴのしきい値分布は、図４に示すように１６のロブ（Lob）を含む。
図４は、メモリセルＭＴのしきい値分布を示す図である。図５は、図４に示すしきい値分布に対応するデータを示す図である。図４において、横軸は、メモリセルＭＴのしきい値電圧を表し、縦軸は、あるビット値（データ値）を示すメモリセルＭＴの数を表す。各メモリセルＭＴがクアッドレベルセル（ＱＬＣ）モードで動作する場合、メモリセルＭＴのしきい値分布は、図４に示すように１６のロブ（Lob）を含む。
【0040】
クアッドレベルセル（ＱＬＣ）モードによれば、各メモリセルＭＴは、トップページに属するデータ“ｗ”、アッパーページに属するデータ“ｘ”と、ミドルページに属するデータ“ｙ”と、ロアーページに属するデータ“ｚ”とで定義される１６値データ“ｗｘｙｚ”を記憶可能である。データ“ｗ”、データ“ｘ”、データ“ｙ”、およびデータ“ｚ”の値は、符号“０”または符号“１”である。
【0041】
各メモリセルＭＴのしきい値電圧は、分布Ｅｒ、分布Ａ、分布Ｂ、分布Ｃ、分布Ｄ、分布Ｅ、分布Ｆ、分布Ｇ、分布Ｈ、分布Ｉ、分布Ｊ、分布Ｋ、分布Ｌ、分布Ｍ、分布Ｎ、分布Ｏの１６のグループのいずれかに属するように制御される。図５に示すように、各分布と１６値データ“ｗｘｙｚ”のデータ値との対応は、予め設定される。例えば、分布Ｅｒにはデータ値“１１１１”が割り当てられる。分布Ａにはデータ値“１１１０”が割り当てられる。分布Ｂ～Ｏには図５に示す各データ値が割り当てられる。なお、各分布とデータ値との対応は、上記に限定されない。
【0042】
ここで、ＮＡＮＤメモリ２０のロウデコーダ３７、カラムデコーダ３８、データレジスタ３９、およびセンスアンプ４０について、図２も用いて補足的に説明する。ロウデコーダ３７、カラムデコーダ３８、データレジスタ３９、およびセンスアンプ４０は、メモリセルアレイ４１に対する周辺回路の一部である。周辺回路は、チップ制御回路３３による制御に基づいてメモリセルアレイ４１に対するアクセス（読み出し、書き込み、および消去）を実行する。
【0043】
例えば書き込み動作において、カラムデコーダ３８は、カラムアドレスに対応したビット線ＢＬを選択して活性化する。センスアンプ４０は、カラムデコーダ３８により選択されたビット線ＢＬの電位を０ボルトとする。ロウデコーダ３７は、ロウアドレスに対応したワード線ＷＬに、プログラミングパルス（すなわち、１サイクル毎に電圧が徐々に高くなるパルス）を印加する。これにより、選択されたビット線ＢＬと選択されたワード線ＷＬとの交差部に位置するメモリセルＭＴのフローティングゲートに電荷が注入され、その結果、フローティングゲートのしきい値電圧が上昇する。センスアンプ４０は、プログラミングパルスの１サイクル毎に、書き込み対象のメモリセルＭＴのしきい値電圧がデータレジスタ３９に格納されているデータに応じた電圧に到達したか否かを確認する。センスアンプ４０による確認結果に応じて、メモリセルＭＴのしきい値電圧が、書き込むデータ値に応じた電圧に到達するまで、ロウデコーダ３７はプログラミングパルスの印加を継続する。
【0044】
一方で、読み出し動作において、センスアンプ４０は、ビット線ＢＬに電源電位Ｖｃｃをプリチャージする。ロウデコーダ３７は、選択ワード線ＷＬにデータ値（“１１１１”、“１１１０”、“１０１０”、“１０００”、“１００１”、“０００１”、“００００”、“００１０”、“０１１０”、“０１００”、“１１００”、“１１０１”、“０１０１”、“０１１１”、“００１１”、“１０１１”）毎の分布を特定するための複数種類の判定電位（しきい値判定電圧、リード電圧）を順次印加する。なお、ロウデコーダ３７は、非選択のワード線ＷＬには転送電位を印加し、非選択のワード線ＷＬに属するメモリセルＭＴを導通状態にしておく。センスアンプ４０は、プリチャージにより蓄えられた電荷がどの判定電圧が印加されたときにソース線ＣＥＬＳＲＣに流出したかを検知することによって対象のメモリセルＭＴに記憶されているデータ値を判定する。
【0045】
例えば、図４に示すように、分布Ｅｒと分布Ａとの間に判定電圧ＶＡが設定される場合、判定電圧ＶＡ未満のしきい値電圧を有するメモリセルＭＴは、分布Ｅｒにあると判断される。また、分布Ａと分布Ｂとの間に判定電圧ＶＢが設定される場合、判定電圧ＶＢ未満のしきい値電圧を有するメモリセルＭＴは、分布Ａにあると判断される。同様に、図４に示すように、隣接する２つの分布間に判定電圧が設定され、この判定電圧未満のしきい値電圧を有するメモリセルＭＴは、２つの分布のうちしきい値電圧が低い分布にあると判断される。以下では、判定電圧ＶＡ～ＶＯを区別しない場合は、単に「判定電圧Ｖ」と称する。
【0046】
なお、分布とデータ値との対応は、上述の図４に示すものに限定されない。それぞれのデータ値が異なっていれば、しきい値電圧の低い順にどのようなデータ値の順でそれらのデータ値が分布していてもよい。例えば、データ値“１０１１”、“００１１”、“０１１１”、“０１０１”、“１１０１”、“１１００”、“０１００”、“０１１０”、“００１０”、“００００”、“０００１”、“１００１”、“１０００”、“１０１０”、“１１１０”、“１１１１”がしきい値電圧の低い順に分布する。そして、ロウデコーダ３７は、選択ワード線ＷＬにデータ値（“１０１１”、“００１１”、“０１１１”、“０１０１”、“１１０１”、“１１００”、“０１００”、“０１１０”、“００１０”、“００００”、“０００１”、“１００１”、“１０００”、“１０１０”、“１１１０”、“１１１１”）毎の分布を特定するための複数種類の判定電位（しきい値判定電圧、リード電圧）を順次印加してもよい。
【0047】
＜５．判定電圧の管理＞
次に、判定電圧Ｖの管理について説明する。判定電圧Ｖの適正値は、ブロックＢＬＫ毎に異なり、また同じブロックＢＬＫ内でもワード線ＷＬ毎によって異なる。さらに、判定電圧Ｖの適正値は、プログラムディスターブ、リードディスターブ、またはデータリテンションなどのストレスの影響で変化する。このため、最新の適正値を反映した判定電圧Ｖの設定情報は、ワード線ＷＬ毎に個別に保存される。
次に、判定電圧Ｖの管理について説明する。判定電圧Ｖの適正値は、ブロックＢＬＫ毎に異なり、また同じブロックＢＬＫ内でもワード線ＷＬ毎によって異なる。さらに、判定電圧Ｖの適正値は、プログラムディスターブ、リードディスターブ、またはデータリテンションなどのストレスの影響で変化する。このため、最新の適正値を反映した判定電圧Ｖの設定情報は、ワード線ＷＬ毎に個別に保存される。
【0048】
本実施形態では、複数のワード線ＷＬごとに、後述する処理によってストレスを推定し、推定したストレスに対応する判定電圧Ｖの設定情報を圧縮することで、判定電圧Ｖの設定情報を比較的小さな記憶容量で記憶することを可能としている。
【0049】
例えば、本実施形態では、判定電圧Ｖの設定情報の圧縮は、ＭＭＣＶＱ（Modified Median-Cut Vector Quantization）アルゴリズムを用いて実現される（米国特許第９４３１１１８号明細書、米国特許第８８７９３２５号明細書参照）。例えば、判定電圧Ｖの設定情報の圧縮は、データベースＴ内のすべての判定電圧Ｖを含む多次元空間（ｎＤ）の第１パーティションを実行する段階から開始される。判定電圧Ｖのそれぞれは、多次元空間における点として表される。この段階は、ツリーＶ１の最初のノードをＶ１＝｛Ｔｋ；ｋ＝１：Ｐ｝として定義することを含み、決定点基準（基準Ｉ）に従ってデータベースＴの決定領域に対して決定点を計算することを含む。また、この段階には、インデックスＩが１にリセットされることも含まれ得る。次に、１からＭ－１までのインデックスｉに対して複数の反復を実行する段階が続く。複数の反復を実行する段階には、インデックスｉがＭに等しいかどうかを尋ねる段階と、インデックスｉを１増やす段階とが含まれる。複数の反復を実行する段階では、まず、いくつかの決定領域基準（基準ＩＩ）に従って、切断のために決定領域を選択する。この決定領域はＶｊと表される。なお、ｊは１以上Ｉ以下の値をとる。次に、決定領域Ｖｊを次元ｑで切断する。ｑは１以上１５以下の値をとる。これは、第ｑ次元における決定領域クラスタ点の分割点（基準ＩＶ）で、最良の分割次元（基準ＩＩＩ）をもたらす。次に、切断により得られた２つの新たな領域（多次元空間のサブセット）をＵ１及びＵ２として示す。ここで、Ｖｉ＋１＝Ｕ１、Ｖｉ＋２＝Ｕ２である。次に、決定点基準Ｉに続く決定点を新しい決定領域について計算する。そして、次の段階としては、決定領域のリストからＶｊを除去すること、および、すべての決定領域のインデックスをｊ＋１からｉに減少させることが含まれ得る。基準Ｉは、少なくとも1つの平均外、中央値、特定の次元の平均または中央値と長辺の端の間のある点、またはその他の定義にすることができる。基準ＩＩは、決定領域内のポイント数、決定領域のボリューム、決定領域内のポイントのエラーの総数、最大値または平均数、決定領域内のポイントに対するエラーの総数の増加、決定領域内のポイントのビットあたりの最大エラー数の増加、または上記の任意の組み合わせの少なくとも１つである。基準は、反復インデックスによっても異なる。基準ＩＩＩは、基準ＩＩに対して定義されたオプションのうち少なくとも１つである。アルゴリズムの出力は、Ｍ個の決定レベル（それぞれの決定領域内のクラスタの中央値）の配列と２Ｍ－１ノードのツリー構造である。ＭＭＣＶＱアルゴリズムでは、各段階でノードＶｊが２つの新しいノードＶｉおよびＶｉ+１にカットされる。この処理は、２Ｍ－１ノードの完全なバイナリツリーで終了する。Ｍ＝２＜Ｎ＞を選択すると、ツリー内のノードの数は２＜Ｎ＋１＞－１となる。ツリーは完全な（バランスのとれた）ツリーではないため、その深さはＮ＋１によって制限されない。しかしながら、基準の適切な選択によって、深さが２×（Ｎ＋１）より大きくないことが保証され得る。なお、ツリーは、２＜Ｎ＋１＞－１ではなく、２＜Ｎ＞－１ノードの完全なバイナリツリーにさらに圧縮されてもよい。つまり、ＭＭＣＶＱアルゴリズムを用いて実現される判定電圧Ｖの設定情報の圧縮は、フラッシュメモリデバイスのあるロウ（ｒｏｗ）に対応する記憶領域からデータを読み出す場合に用いる複数の多次元しきい値のストレスによるシフト値を圧縮するものである。ワード線ストリングチャンクＷＬＳＣは、複数のロウに対応するビット線が接続されてい記憶領域である。なお、ＭＭＣＶＱで得たシフト値のパターンを記録したテーブルをＣｏｄｅｂｏｏｋと呼ぶ。
【0050】
＜６．分類部の処理＞
＜６．１ 分類部の学習＞
第１の実施形態によるメモリシステム１は、ストレスを受けた後の判定電圧Ｖの分布に基づいて、ストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかをワード線単位で判定し、判定したストレスに従って判定電圧Ｖを補正する。なお、受けたストレスがリードディスターブとデータリテンションのどちらでもないというのは、リードディスターブ及びデータリテンションを含み得る複数のストレスを受けている、または、リードディスターブとデータリテンションのどちらでもない１つまたは複数のストレスを受けていることであり、以下、「ノーマル」ということがある。図６は、ＮＡＮＤコントローラ１６の機能的な構成を示す図である。第１の実施形態によるＮＡＮＤコントローラ１６は、図６に示すように、テーブル生成部１６ａ、分類部１６ｂと、補正部１６ｃと、を備える。分類部１６ｂは、演算部１６ｂ１を備える。テーブル生成部１６ａ、分類部１６ｂ、および補正部１６ｃは、ＮＡＮＤコントローラ１６がファームウェアなどのプログラムを実行することによって実現される。テーブル生成部１６ａは、データベース及びデータテーブルを生成する。補正部１６ｃは、ストレスを受けた後の判定電圧Ｖを補正する。なお、データベースを用いて学習を行うフェーズをオフライン処理、実際のＮＡＮＤメモリ２０の読み出しに学習モデルを適用するフェーズをオンライン処理と呼ぶ。ここでは、テーブル生成部１６ａ及び分類部１６ｂの処理について説明し、補正部１６ｃが行う処理については後述する。
＜６．１ 分類部の学習＞
第１の実施形態によるメモリシステム１は、ストレスを受けた後の判定電圧Ｖの分布に基づいて、ストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかをワード線単位で判定し、判定したストレスに従って判定電圧Ｖを補正する。なお、受けたストレスがリードディスターブとデータリテンションのどちらでもないというのは、リードディスターブ及びデータリテンションを含み得る複数のストレスを受けている、または、リードディスターブとデータリテンションのどちらでもない１つまたは複数のストレスを受けていることであり、以下、「ノーマル」ということがある。図６は、ＮＡＮＤコントローラ１６の機能的な構成を示す図である。第１の実施形態によるＮＡＮＤコントローラ１６は、図６に示すように、テーブル生成部１６ａ、分類部１６ｂと、補正部１６ｃと、を備える。分類部１６ｂは、演算部１６ｂ１を備える。テーブル生成部１６ａ、分類部１６ｂ、および補正部１６ｃは、ＮＡＮＤコントローラ１６がファームウェアなどのプログラムを実行することによって実現される。テーブル生成部１６ａは、データベース及びデータテーブルを生成する。補正部１６ｃは、ストレスを受けた後の判定電圧Ｖを補正する。なお、データベースを用いて学習を行うフェーズをオフライン処理、実際のＮＡＮＤメモリ２０の読み出しに学習モデルを適用するフェーズをオンライン処理と呼ぶ。ここでは、テーブル生成部１６ａ及び分類部１６ｂの処理について説明し、補正部１６ｃが行う処理については後述する。
【0051】
分類部１６ｂは、ストレスの種別を判定する。すなわち、分類部１６ｂは、ストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかをワード線単位で判定する。分類部１６ｂは、例えば、ロジスティック回帰やＳＶＭ（Support Vector Machine、サポートベクターマシン）などのアルゴリズムに基づいてストレスのクラス分けを行う。
【0052】
例えば、分類部１６ｂは、ＳＶＭのモデルを用いる場合、教師あり学習によって生成される。具体的には、教師データとして、判定電圧Ｖのシフト値を入力ｘとし、その入力xに対してメモリシステムが実際に受けた過去のストレスをラベル（リードディスターブ、データリテンション、どちらでもないの３つ）付きの出力ｙとして、入力ｘと出力ｙとの組み合わせを複数用意する。そして、各入力ｘをモデルに入力した場合に、その入力ｘに対応する出力ｙが出力されるようにモデルにおけるパラメータを決定する。このようにパラメータが決定されたモデルが、分類部１６ｂの学習済みモデルである。
【0053】
また、例えば、分類部１６ｂによるクラス分けが、ロジスティック回帰のアルゴリズムを用いて実現される場合、ストレスを分類するための識別関数を次の式（１）のように表すことができる。分類部１６ｂの演算部１６ｂ１は、式（１）を演算する。
【0054】
【数1】
【0055】
pは、出力があるストレスであり得る確率である。ｘは入力である。α及びβはパラメータである。ｉはワード線ストリングチャンクＷＬＳＣの番号である。なお、ｉは、１に固定する、すなわち、各ワード線ストリングチャンクＷＬＳＣを同一のものとして扱ってもよい。また、ｘは、各ワード線ストリングチャンクＷＬＳＣの番号ｉごとに、ワード線ストリングチャンクＷＬＳＣ間の距離を入力してもよい。ワード線ストリングチャンクＷＬＳＣ間の距離とは、注目するワード線ストリングチャンクＷＬＳＣについて物理的に最も近いワード線ストリングチャンクＷＬＳＣとの距離のことである。例えば、ワード線ストリングチャンクＷＬＳＣ０については、ワード線ストリングチャンクＷＬＳＣ０とワード線ストリングチャンクＷＬＳＣ１００、および、ワード線ストリングチャンクＷＬＳＣ０とワード線ストリングチャンクＷＬＳＣ１のうち、物理的に近い方の距離となる。この場合、ワード線ストリングチャンクＷＬＳＣからＮＡＮＤコントローラ１６までの距離が考慮されるため、この距離を考慮しない場合に比べて、分類部１６ｂが出力するストレスの判定精度が向上する。
【0056】
ここで、ＮＡＮＤメモリ２０の各メモリセルＭＴがクアッドレベルセル（ＱＬＣ）モードで動作する場合を例にして、分類部１６ｂの教師あり学習について図７～図９を参照して説明する。図７は、学習済みの分類部１６ｂを生成する処理の概要を示す図である。まず、複数のさまざまなストレスと、ロウ（ｒｏｗ）と、判定電圧Ｖとの組み合わせがデータベースＤＢ１に記録される。図８は、データベースＤＢ１の一例を示す図である。データベースＤＢ１は、ワード線単位で、複数のＮＡＮＤメモリ２０に対して実際に受けたストレス（すなわち、データリテンション、リードディスターブ）、そのストレスを受けた後の判定電圧Ｖ、及び、ストレスを一切受けていない初期の判定電圧Ｖを少なくとも含む。図８において、“ｃｈｉｐ”は、メモリを構成する各メモリチップ２１に付与された番号を示す。“Ｂｌｏｃｋ”は、各“ｃｈｉｐ”に含まれるブロックに付与された番号を示す。“ＷＬＳＣ”は、ワード線ストリングチャンクを示す。“ＤＲ”は、データリテンションを示す。“Ｐ／Ｅ”は、プログラム・イレースサイクル数を示す。“ＲＤ”は、リードディスターブを示す。“Ｉｎｉｔｉａｌ Ｖｔｈ”は、初期の読み出ししきい値を示す。“Ａｃｔｕａｌ Ｖｔｈ”は、そのデータを読み取った時点における読み出ししきい値を示す。“Ｌｅｖｅｌ”は、読み出ししきい値に対応して付与されているレベルを示す。ストレスを受けた後の判定電圧Ｖ（すなわち、ストレスを受ける前からストレスを受けた後への読み出ししきい値のシフト値に等価）は、ＱＴ（Ｑｕｉｃｋ Ｔｒａｉｎｉｎｇ）やＦｕｌｌ Ｌｅｖｅｌ Ｔｒａｃｋｉｎｇなどの各種トラッキング技術を用いて取得したシフト値から推定すればよい。なお、ＱＴは、サンプルリードで取得した電荷量と、予め機械学習で生成したパラメータとの行列演算によって、読み出ししきい値を高精度に推定する技術である（米国特許第９０６９６５９号明細書を参照）。また、Ｆｕｌｌ Ｌｅｖｅｌ Ｔｒａｃｋｉｎｇは、初期設定の読み出し電圧から少しずつ電圧をずらしたサンプルリードを多数行い、取得した電荷量の情報から電荷分布を推定する技術である。
【0057】
具体的には、テーブル生成部１６ａは、ＮＡＮＤメモリ２０があるストレスを受ける度に、受けたストレスの種類とそのストレスを受けた後の判定電圧Ｖとをヒストリーテーブル（History Table）としてデータベースＤＢ１に記録する。すなわち、テーブル生成部１６ａは、データベースＤＢ１を生成する。テーブル生成部１６ａは、データベースＤＢ１におけるロウ（ｒｏｗ）ごと（図８においてＷＬＳＣと記載）の判定電圧Ｖの代表値（例えば、平均値）を用いてロウ（ｒｏｗ）ごとの判定電圧Ｖの初期値からの差分を補正するための補正用パラメータを示すデータテーブルＴＢＬ１を生成する。図９は、データテーブルＴＢＬ１の一例を示す図である。図９では、ロウ（ｒｏｗ）の値はワード線ストリングチャンクＷＬＳＣの値として示されている。すなわち図９において、０～３８３のロウ（ｒｏｗ）が、０～３８３のワード線ストリングチャンクＷＬＳＣとして示されている。データテーブルＴＢＬ１では、ＷＬＳＣそれぞれについて、判定電圧ＶＡ～ＶＯそれぞれの代表値（例えば、平均値）を基準とした補正値が示されている。すなわち、図９は、判定電圧Ｖの基準値（初期値）からの差分を示している。
【0058】
また、テーブル生成部１６ａは、データベースＤＢ１からデータリテンション用のデータベースＤＢ２及びリードディスターブ用のデータベースＤＢ３を生成する。データリテンション用とは、データリテンションのストレスを受けたときのデータのみを含むということである。リードディスターブ用とは、リードディスターブのストレスを受けたときのデータのみを含むということである。例えば、テーブル生成部１６ａは、データベースＤＢ１をフィルタリングして、データベースＤＢ２と、データベースＤＢ３とを生成する。すなわち、テーブル生成部１６ａは、データリテンションに関連するデータと、リードディスターブに関連するデータとに分けることによって、データベースＤＢ２と、データベースＤＢ３とを生成する。そして、テーブル生成部１６ａは、データベースＤＢ１からデータテーブルＴＢＬ１を生成したのと同様の方法で、データベースＤＢ２からデータリテンション用のデータテーブルＴＢＬ２を生成する。また、テーブル生成部１６ａは、データベースＤＢ３からリードディスターブ用のデータテーブルＴＢＬ３を生成する。
【0059】
オフライン処理において、分類部１６ｂは、さまざまなストレスに対して蓄積されたデータベースＤＢ１から、実際に受けたストレスと、ストレスを受ける前の判定電圧Ｖからそのストレスを受けた後の判定電圧Ｖへのシフト値とをラベル付きデータとして取得し、そのシフト値を入力データ、実際に受けたストレスを出力データとして取得する。分類部１６ｂは、受けたシフト値を、前述した式（１）を用いた演算部１６ｂ１に入力する。そして、分類部１６ｂは、入力データ（シフト値）に対応する出力データ（ストレス）となるように、式（１）におけるパラメータα及びβの値を決定して演算部１６ｂ１に保存する。このように、実際に受けたストレスと、そのストレスに対応するシフト値とに基づいて、パラメータα及びβを決定することにより、学習済みモデル、すなわち学習済みの分類部１６ｂが実現される。
【0060】
なお、教師あり学習のモデルは、ロジスティック回帰に限定されない。例えば、ＳＶＭのアルゴリズムを用いる場合、識別関数は次の式（２）のように表すことができる。
【0061】
【数2】
【0062】
ロジスティック回帰のアルゴリズムを用いる場合と同様に、式（２）において、ｘは入力である。α及びβはパラメータである。なお、ＳＶＭのアルゴリズムを用いた分類部１６ｂとロジスティック回帰のアルゴリズムを用いた分類部１６ｂとの違いは、識別関数のみであり、パラメータの生成ルーチンやストレスを分類するための学習済みの分類部１６ｂの実現方法（学習済みモデルの生成方法）は同様である。なお、学習済みモデル、すなわち、学習済みの分類部１６ｂは、メモリコントローラ１０に実装可能なものであれば、どのようなものであってもよい。
【0063】
＜６．２ 学習済みの分類部によるストレスの分類＞
次に、学習済みの分類部１６ｂによるストレスの分類について、図１０及び図１１を参照して説明する。図１０は、学習済みの分類部１６ｂを用いてストレスを分類し、分類結果に基づいて読み出ししきい値を補正する処理の概要を示す図である。図１１は、ストレスの分類を行う処理フローを示す図である。ここで説明する処理は、学習済みの分類部１６ｂによるオンライン処理である。
次に、学習済みの分類部１６ｂによるストレスの分類について、図１０及び図１１を参照して説明する。図１０は、学習済みの分類部１６ｂを用いてストレスを分類し、分類結果に基づいて読み出ししきい値を補正する処理の概要を示す図である。図１１は、ストレスの分類を行う処理フローを示す図である。ここで説明する処理は、学習済みの分類部１６ｂによるオンライン処理である。
【0064】
オンライン処理において、分類部１６ｂに、判定電圧Ｖのシフト値（すなわち、ストレスを受ける前の初期の読み出ししきい値からストレスを受けた後の読み出ししきい値へのシフト値）ｘが入力される。例えば、各メモリセルＭＴがクアッドレベルセル（ＱＬＣ）モードで動作する場合、式（１）におけるｋは１５となる。そして、分類部１６ｂに、入力データとして、ｘ１，ｉ～ｘ１５，ｉが入力される。すなわち、図１１に示すように、分類部１６ｂは、入力ｘを受ける（Ｓ１）。分類部１６ｂは、受けた入力に応じてストレスを分類する（Ｓ２）。例えば、各メモリセルＭＴがクアッドレベルセル（ＱＬＣ）モードで動作する場合、分類部１６ｂは、入力されたｘ１，ｉ～ｘ１５，ｉに応じて、出力データとして、リードディスターブ、データリテンション、または、ノーマルを出力する。これらに対応する処理は、図１０において、次のように示される。図１０において、演算部１６ｂ１である“Ｓｔｒｅｓｓ Ｃｌａｓｓｉｆｉｅｒ”が“Ｉｎｐｕｔ Ｄａｔａ”を受けることにより上記Ｓ１の処理が行われる。そして、その“Ｓｔｒｅｓｓ Ｃｌａｓｓｉｆｉｅｒ”が上述のＳ２の処理を行い、出力データとして、リードディスターブ、データリテンション、または、ノーマルを出力する。
【0065】
＜７．補正部の処理＞
次に、補正部１６ｃによる読み出ししきい値の補正について、図１０及び図１２を参照して説明する。図１２は、分類部１６ｂによるストレスの分類結果に基づいて読み出ししきい値を補正する処理フローを示す図である。
次に、補正部１６ｃによる読み出ししきい値の補正について、図１０及び図１２を参照して説明する。図１２は、分類部１６ｂによるストレスの分類結果に基づいて読み出ししきい値を補正する処理フローを示す図である。
【0066】
オンライン処理において、補正部１６ｃは、分類部１６ｂによるストレスの分類結果を判定し（Ｓ１１）、その判定に基づいて、読み出ししきい値を補正する。例えば、分類部１６ｂがストレスの分類結果としてノーマルを出力した場合、補正部１６ｃは、分類結果がノーマルと判定し（Ｓ１１において“ノーマル”）、ノーマルに対応するデータテーブルＴＢＬ１を選択し、選択したデータテーブルＴＢＬ１が示すシフト値を用いて読み出ししきい値を補正する（Ｓ１２）。また、分類部１６ｂがストレスの分類結果としてデータリテンションを出力した場合、補正部１６ｃは、分類結果がデータリテンションと判定し（Ｓ１１において“ＤＲ”）、データリテンションに対応するデータテーブルＴＢＬ２を選択し、選択したデータテーブルＴＢＬ２が示すシフト値を用いて読み出ししきい値を補正する（Ｓ１３）。また、分類部１６ｂがストレスの分類結果としてリードディスターブを出力した場合、補正部１６ｃは、分類結果がリードディスターブと判定し（Ｓ１１において“ＲＤ”）、リードディスターブに対応するデータテーブルＴＢＬ３を選択し、選択したデータテーブルＴＢＬ３が示すシフト値を用いて読み出ししきい値を補正する（Ｓ１４）。そして、上述したＭＭＣＶＱアルゴリズムを用いて実現される判定電圧Ｖの設定情報の圧縮が行われる。これらに対応する処理は、図１０において、次のように示される。図１０において、“Ｓｔｒｅｓｓ Ｃｌａｓｓｉｆｉｅｒ”により上記Ｓ１１の処理が行われる。そして、分類結果がノーマルと判定された場合、データテーブルＴＢＬ１である“Ｎｏｒｍａｌ ＴＡＢＬＥ”で示されるシフト値を用いて読み出ししきい値が補正される。また、分類結果がデータリテンションと判定された場合、データテーブルＴＢＬ２である“ＴＡＢＬＥ ｆｏｒ ＤＲ”で示されるシフト値を用いて読み出ししきい値が補正される。また、分類結果がリードディスターブと判定された場合、データテーブルＴＢＬ３である“ＴＡＢＬＥ ｆｏｒ ＲＤ”で示されるシフト値を用いて読み出ししきい値が補正される。そして、図１０に示す“Ｖｔｈ Ｓｈｉｆｔ Ｃｏｍｐｒｅｓｓ”１７により上述した判定電圧Ｖの設定情報の圧縮が行われる。
【0067】
＜８．利点＞
以上、第１の実施形態によるメモリシステム１について説明した。メモリシステム１において、分類部１６ｂは、ストレスを受ける前の初期の読み出ししきい値からストレスを受けた後の読み出ししきい値へのシフト値に基づいて決定されたパラメータを有する学習済みモデルを備える。また分類部１６ｂは、この学習済みモデルに入力されるシフト値に基づいて、ストレスを分類する。補正部１６ｃは、分類部１６ｂによる分類結果に応じた補正値を用いて、ストレスを受けた後の読み出ししきい値を補正する。このように構成されたメモリシステム１は、ストレスの種別を分類した上で、そのストレスに応じた補正値で読み出ししきい値を補正できるため、ストレスの種別を分類しない、例えば、ノーマルのデータテーブルＴＢＬ１のみを用いてストレスを受けた後の読み出ししきい値を補正する場合に比べてより高精度に読み出ししきい値を補正することができる。
以上、第１の実施形態によるメモリシステム１について説明した。メモリシステム１において、分類部１６ｂは、ストレスを受ける前の初期の読み出ししきい値からストレスを受けた後の読み出ししきい値へのシフト値に基づいて決定されたパラメータを有する学習済みモデルを備える。また分類部１６ｂは、この学習済みモデルに入力されるシフト値に基づいて、ストレスを分類する。補正部１６ｃは、分類部１６ｂによる分類結果に応じた補正値を用いて、ストレスを受けた後の読み出ししきい値を補正する。このように構成されたメモリシステム１は、ストレスの種別を分類した上で、そのストレスに応じた補正値で読み出ししきい値を補正できるため、ストレスの種別を分類しない、例えば、ノーマルのデータテーブルＴＢＬ１のみを用いてストレスを受けた後の読み出ししきい値を補正する場合に比べてより高精度に読み出ししきい値を補正することができる。
【0068】
（第１の実施形態の第１変形例）
上述の第１の実施形態によるメモリシステム１では、分類部１６ｂは、実際に受けたストレスをラベル付きの出力データとし、ストレスを受ける前の判定電圧Ｖからそのストレスを受けた後の判定電圧Ｖへのシフト値をラベル付きの入力データとして教師あり学習し、パラメータα及びβを決定することによって、学習済みの分類部として実現されるものである。第１の実施形態の第１変形例では、分類部１６ｂは、実際に受けたストレスをラベル付きの出力データとし、ストレスを受ける前の判定電圧Ｖからそのストレスを受けた後の判定電圧Ｖへのシフト値に加え、例えば、プログラム・イレースサイクル数（以下、「Ｐ／Ｅサイクル数」とも称する）に応じたしきい値をラベル付きの入力データとして教師あり学習し、パラメータα及びβを決定することによって、学習済みの分類部として実現してもよい。Ｐ／Ｅサイクル数とは、データを書き込むときに、記憶された既存のデータを消去する処理を行った回数である。この場合、Ｐ／Ｅサイクル数を用いずに教師あり学習した場合に比べて、しきい値に影響を与える要素の一つであるＰ／Ｅサイクル数も考慮されるため、分類部１６ｂが出力するストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかの判定精度が向上する。
上述の第１の実施形態によるメモリシステム１では、分類部１６ｂは、実際に受けたストレスをラベル付きの出力データとし、ストレスを受ける前の判定電圧Ｖからそのストレスを受けた後の判定電圧Ｖへのシフト値をラベル付きの入力データとして教師あり学習し、パラメータα及びβを決定することによって、学習済みの分類部として実現されるものである。第１の実施形態の第１変形例では、分類部１６ｂは、実際に受けたストレスをラベル付きの出力データとし、ストレスを受ける前の判定電圧Ｖからそのストレスを受けた後の判定電圧Ｖへのシフト値に加え、例えば、プログラム・イレースサイクル数（以下、「Ｐ／Ｅサイクル数」とも称する）に応じたしきい値をラベル付きの入力データとして教師あり学習し、パラメータα及びβを決定することによって、学習済みの分類部として実現してもよい。Ｐ／Ｅサイクル数とは、データを書き込むときに、記憶された既存のデータを消去する処理を行った回数である。この場合、Ｐ／Ｅサイクル数を用いずに教師あり学習した場合に比べて、しきい値に影響を与える要素の一つであるＰ／Ｅサイクル数も考慮されるため、分類部１６ｂが出力するストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかの判定精度が向上する。
【0069】
（第１の実施形態の第２変形例）
第１の実施形態の第２変形例では、分類部１６ｂは、実際に受けたストレスをラベル付きの出力データとし、ストレスを受ける前の判定電圧Ｖからそのストレスを受けた後の判定電圧Ｖへのシフト値に加え、例えば、読み出したデータのエラーの割合を示すビットエラー率（Bit Error Rate）をラベル付きの入力データとして教師あり学習し、パラメータα及びβを決定することによって、学習済みの分類部として実現してもよい。この場合、識別関数として、例えば次の式（３）を用いるものであってよい。
第１の実施形態の第２変形例では、分類部１６ｂは、実際に受けたストレスをラベル付きの出力データとし、ストレスを受ける前の判定電圧Ｖからそのストレスを受けた後の判定電圧Ｖへのシフト値に加え、例えば、読み出したデータのエラーの割合を示すビットエラー率（Bit Error Rate）をラベル付きの入力データとして教師あり学習し、パラメータα及びβを決定することによって、学習済みの分類部として実現してもよい。この場合、識別関数として、例えば次の式（３）を用いるものであってよい。
【0070】
【数3】
【0071】
ここで、ｗは重みである。この場合、ビットエラー率を用いずに教師あり学習した場合に比べて、ビットエラー率が重みｗとして考慮されるため、分類部１６ｂが出力するストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかの判定精度が向上する。なお、ビットエラー率の代わりにエラービット数を用いてもよい。
【0072】
（第２の実施形態）
第１の実施形態によるメモリシステム１は、ストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかを判定するシステムである。それに対して、第２の実施形態によるメモリシステム１ａは、第１の実施形態によるメモリシステム１と同様に、ビットエラー率を用いてデータリテンションのストレスを受けた時間を判定するものであり、判定したストレスの強度も同時に推定するシステムである。なお、ストレスの強度とは、どの程度の強さのストレスを受けたかを数値として表すものである。ストレスの強度は、ストレスを受けた経過時間が長ければ長いほど数値が大きくなり、強いストレスを受けたことを示す。メモリシステム１ａは、ＮＡＮＤコントローラ１６１を備える。図１３は、第２の実施形態のメモリシステム１ａに備えられるＮＡＮＤコントローラ１６１の機能的な構成を示す図である。ＮＡＮＤコントローラ１６１は、図１３に示すように、テーブル生成部１６ａ１、分類部１６ｂ２、補正部１６ｃを備える。分類部１６ｂ２は、演算部１６ｂ１を備える。
第１の実施形態によるメモリシステム１は、ストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかを判定するシステムである。それに対して、第２の実施形態によるメモリシステム１ａは、第１の実施形態によるメモリシステム１と同様に、ビットエラー率を用いてデータリテンションのストレスを受けた時間を判定するものであり、判定したストレスの強度も同時に推定するシステムである。なお、ストレスの強度とは、どの程度の強さのストレスを受けたかを数値として表すものである。ストレスの強度は、ストレスを受けた経過時間が長ければ長いほど数値が大きくなり、強いストレスを受けたことを示す。メモリシステム１ａは、ＮＡＮＤコントローラ１６１を備える。図１３は、第２の実施形態のメモリシステム１ａに備えられるＮＡＮＤコントローラ１６１の機能的な構成を示す図である。ＮＡＮＤコントローラ１６１は、図１３に示すように、テーブル生成部１６ａ１、分類部１６ｂ２、補正部１６ｃを備える。分類部１６ｂ２は、演算部１６ｂ１を備える。
【0073】
＜９．分類部の学習＞
図１４は、学習済みの分類部１６ｂ２を生成する場合にメモリシステム１ａが行う処理の概要を示す図である。まず、複数のさまざまなストレスと、ロウ（ｒｏｗ）と、判定電圧ＶＡ～ＶＯのシフト値との組み合わせが、経過時間と共にデータベースＤＢ１に記録される。なお、図１４に示されるデータテーブルＴＢＬは、図８に示すデータベースＤＢ１の一部のデータから生成される。
図１４は、学習済みの分類部１６ｂ２を生成する場合にメモリシステム１ａが行う処理の概要を示す図である。まず、複数のさまざまなストレスと、ロウ（ｒｏｗ）と、判定電圧ＶＡ～ＶＯのシフト値との組み合わせが、経過時間と共にデータベースＤＢ１に記録される。なお、図１４に示されるデータテーブルＴＢＬは、図８に示すデータベースＤＢ１の一部のデータから生成される。
【0074】
データベースＤＢ１およびデータテーブルＴＢＬは、テーブル生成部１６ａ１によって生成される。テーブル生成部１６ａ１は、第１の実施形態によるテーブル生成部１６ａと同様に、データベースＤＢ１を生成する。そして、テーブル生成部１６ａ１は、データベースＤＢ１におけるデータリテンションについて、初期の読み出ししきい値とその後にデータを読み取った時点における読み出ししきい値との差分をとることにりデータテーブルＴＢＬを生成する。
以降、テーブル生成部１６ａ１は、第１の実施形態によるテーブル生成部１６ａと同様に、データベースＤＢ１におけるロウ（ｒｏｗ）ごとの判定電圧Ｖの代表値（例えば、平均値）を用いてロウ（ｒｏｗ）ごとの判定電圧Ｖの初期値からの差分を補正するための補正用パラメータを示すデータテーブルＴＢＬ１を生成する。また、テーブル生成部１６ａ１は、第１の実施形態によるテーブル生成部１６ａと同様に、データベースＤＢ１からデータリテンション用のデータベースＤＢ２及びリードディスターブ用のデータベースＤＢ３を生成する。
以降、テーブル生成部１６ａ１は、第１の実施形態によるテーブル生成部１６ａと同様に、データベースＤＢ１におけるロウ（ｒｏｗ）ごとの判定電圧Ｖの代表値（例えば、平均値）を用いてロウ（ｒｏｗ）ごとの判定電圧Ｖの初期値からの差分を補正するための補正用パラメータを示すデータテーブルＴＢＬ１を生成する。また、テーブル生成部１６ａ１は、第１の実施形態によるテーブル生成部１６ａと同様に、データベースＤＢ１からデータリテンション用のデータベースＤＢ２及びリードディスターブ用のデータベースＤＢ３を生成する。
【0075】
オフライン処理において、分類部１６ｂ２は、さまざまなストレスに対して蓄積されたデータベースＤＢ１から、実際に受けたストレスと、ストレスを受ける前の判定電圧Ｖからそのストレスを受けた後の判定電圧ＶＡ～ＶＯへのシフト値とをラベル付きデータとして取得し、そのシフト値を入力データ、実際にデータリテンションのストレスを受けた経過時間を出力データとして取得する。分類部１６ｂ２は、学習時において、受けたシフト値を、前述した式（１）を用いて演算部１６ｂ１に入力する。そして、分類部１６ｂ２は、入力データ（シフト値）に対応する出力データ（データリテンションの時間）が出力となるように、式（１）におけるパラメータα及びβの値を決定して演算部１６ｂ１に保存する。このように、実際にデータリテンションのストレスを受けた時間と、その時間に対応するシフト値とをさらに考慮して、パラメータα及びβを決定することにより、学習済みモデル、すなわち学習済みの分類部１６ｂ２が実現される。なお、オンライン処理において、分類部１６ｂ２は、第１の実施形態による分類部１６ｂと同様に、ストレスの分類を行っている。また、補正部１６ｃは、第１の実施形態による補正部１６ｃと同様に、分類部１６ｂ２による分類結果に応じた補正値を用いて、ストレスを受けた後の読み出ししきい値を補正している。この場合、データリテンションの時間と判定電圧ＶＡ～ＶＯへのシフト値とを用いて教師あり学習を行う。この学習済みモデルにより、オンライン処理において、分類部１６ｂ２は、入力データであるシフト値から、ストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかを判定することができ、さらに、データリテンションのストレスに対してそのストレスを受けた経過時間、すなわちストレスの強度を判定することができる。
【0076】
＜１０．利点＞
以上、第２の実施形態によるメモリシステム１ａについて説明した。メモリシステム１ａにおいて、分類部１６ｂ２は、データリテンションのストレスを受けた時間と判定電圧ＶＡ～ＶＯへのシフト値とを用いて教師あり学習し、学習済みの分類部として実現される。これにより、分類部１６ｂ２は、ストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかを判定することができ、さらに、データリテンションのストレスに対してそのストレスを受けた時間を判定することができる。また、一般的には、データリテンションのストレスを受けた時間の判定にはカウンタなどによる時間計測の機能が必要になる。しかしながら、この分類部１６ｂ２によりデータリテンションを判定する場合にはそのカウンタが不要である。
以上、第２の実施形態によるメモリシステム１ａについて説明した。メモリシステム１ａにおいて、分類部１６ｂ２は、データリテンションのストレスを受けた時間と判定電圧ＶＡ～ＶＯへのシフト値とを用いて教師あり学習し、学習済みの分類部として実現される。これにより、分類部１６ｂ２は、ストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかを判定することができ、さらに、データリテンションのストレスに対してそのストレスを受けた時間を判定することができる。また、一般的には、データリテンションのストレスを受けた時間の判定にはカウンタなどによる時間計測の機能が必要になる。しかしながら、この分類部１６ｂ２によりデータリテンションを判定する場合にはそのカウンタが不要である。
【0077】
（第２の実施形態の変形例）
上述の第２の実施形態によるメモリシステム１ａでは、分類部１６ｂ２は、第１の実施形態によるメモリシステム１と同様に、ビットエラー率を用いてデータリテンションのストレスを受けた時間を判定するものである。第２の実施形態の変形例では、分類部１６ｂは、ビットエラー率を用いて複数のストレスの組み合わせを判定してもよい。リードディスターブのストレスを受けた場合の読み出ししきい値のシフト値の分布は、データリテンションのストレスを受けた場合の読み出ししきい値のシフト値の分布に比べてプラス側に高くなることがある。そのため、リードディスターブのストレスとデータリテンションのストレスの両方をメモリが受けた場合、読み出ししきい値がどちらのストレスにも対応できずビットエラー率が高くなることが考えられる。そこで、この考えに基づいて、分類部１６ｂは、ストレスの判定にビットエラー率を使用し、ビットエラー率が高い場合に複数のストレスを受けている可能性が高く、またビットエラー率が低い場合には１つのストレスしか受けていない可能性が高いと判定する。この場合、複数のストレスを受けているか、１つのストレスしか受けていないかが考慮されるため、分類部１６ｂが出力するストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかの判定精度が向上する。
上述の第２の実施形態によるメモリシステム１ａでは、分類部１６ｂ２は、第１の実施形態によるメモリシステム１と同様に、ビットエラー率を用いてデータリテンションのストレスを受けた時間を判定するものである。第２の実施形態の変形例では、分類部１６ｂは、ビットエラー率を用いて複数のストレスの組み合わせを判定してもよい。リードディスターブのストレスを受けた場合の読み出ししきい値のシフト値の分布は、データリテンションのストレスを受けた場合の読み出ししきい値のシフト値の分布に比べてプラス側に高くなることがある。そのため、リードディスターブのストレスとデータリテンションのストレスの両方をメモリが受けた場合、読み出ししきい値がどちらのストレスにも対応できずビットエラー率が高くなることが考えられる。そこで、この考えに基づいて、分類部１６ｂは、ストレスの判定にビットエラー率を使用し、ビットエラー率が高い場合に複数のストレスを受けている可能性が高く、またビットエラー率が低い場合には１つのストレスしか受けていない可能性が高いと判定する。この場合、複数のストレスを受けているか、１つのストレスしか受けていないかが考慮されるため、分類部１６ｂが出力するストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかの判定精度が向上する。
【0078】
（第２の実施形態の第２変形例）
第２の実施形態の第２変形例では、分類部１６ｂは、Ｐ／Ｅサイクル数に関するしきい値をラベル付きの入力データとして教師あり学習し、パラメータを決定することによって、学習済みの分類部として実現してもよい。この場合、Ｐ／Ｅサイクル数を用いずに教師あり学習した場合に比べて、ストレスとしてＰ／Ｅサイクル数も考慮されるため、分類部１６ｂが出力するストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかの判定精度、およびストレスを受けた時間の判定精度が向上する。
第２の実施形態の第２変形例では、分類部１６ｂは、Ｐ／Ｅサイクル数に関するしきい値をラベル付きの入力データとして教師あり学習し、パラメータを決定することによって、学習済みの分類部として実現してもよい。この場合、Ｐ／Ｅサイクル数を用いずに教師あり学習した場合に比べて、ストレスとしてＰ／Ｅサイクル数も考慮されるため、分類部１６ｂが出力するストレスがリードディスターブであるか、データリテンションであるか、または、どちらでもないかの判定精度、およびストレスを受けた時間の判定精度が向上する。
【0079】
（第３の実施形態）
第１の実施形態及び第２の実施形態によるメモリシステム１ｂは、ワード線ごとにストレスの種類を判定し、判定結果に基づいて判定電圧Ｖを補正するものである。それに対して、第３の実施形態によるメモリシステム１ｂは、ブロックごとにストレスの種類を判定し、判定結果に基づいて判定電圧Ｖを補正するものである。なお、第３の実施形態において想定するストレスは、データリテンション、リードディスターブ、温度較差ＣＴ（すなわち、リード時の温度とライト時の温度の差）のようなある纏まった記憶領域が受けるストレスである。
第１の実施形態及び第２の実施形態によるメモリシステム１ｂは、ワード線ごとにストレスの種類を判定し、判定結果に基づいて判定電圧Ｖを補正するものである。それに対して、第３の実施形態によるメモリシステム１ｂは、ブロックごとにストレスの種類を判定し、判定結果に基づいて判定電圧Ｖを補正するものである。なお、第３の実施形態において想定するストレスは、データリテンション、リードディスターブ、温度較差ＣＴ（すなわち、リード時の温度とライト時の温度の差）のようなある纏まった記憶領域が受けるストレスである。
【0080】
＜１１．リファレンスブロックの判定電圧の管理＞
第３の実施形態におけるリファレンスブロックＲＢの判定電圧Ｖの管理方法について説明する。リファレンスブロックＲＢは、後述する各グループＧにおいて、判定電圧Ｖの管理の基準となるブロックである。リファレンスブロックＲＢの判定電圧Ｖは、例えば、判定電圧Ｖのデフォルトの基準値ＶＡＤ～ＶＯＤに対する差分値を用いて管理される。
第３の実施形態におけるリファレンスブロックＲＢの判定電圧Ｖの管理方法について説明する。リファレンスブロックＲＢは、後述する各グループＧにおいて、判定電圧Ｖの管理の基準となるブロックである。リファレンスブロックＲＢの判定電圧Ｖは、例えば、判定電圧Ｖのデフォルトの基準値ＶＡＤ～ＶＯＤに対する差分値を用いて管理される。
【0081】
図１５は、判定電圧情報１００（図１参照）に含まれる基準電圧情報１１０の一例を示す図である。図１５において、ＶＡＤ～ＶＯＤの値は、それぞれ、判定電圧ＶＡ～ＶＯの基準値（例えば初期設定値）を示す。各値は、判定電圧ＶＡ～ＶＯの基準値を示す値であり、相対的なレベルで示されたものである。基準電圧情報１１０は、例えば、複数のメモリチップ２１に対して共通に（同じ値が）設定されている。なお、基準電圧情報１１０は、メモリチップ２１毎に個別に設けられてもよく、プレーンＰ毎に個別に設けられてもよく、グループＧ毎に個別に設けられてもよい。グループＧは、メモリセルアレイ４１における１つのプレーンＰに、複数設定される。プレーンＰは、例えば、メモリセルアレイ４１において１つのチャネルを通じて連続してアクセス可能な領域である。図１６は、グループＧとブロックＢＬＫとの関係を示す図である。各グループＧは、図１６に示すように、複数のブロックＢＬＫを含む。各グループＧに含まれる複数のブロックＢＬＫは、１つのリファレンスブロック（Reference Block）ＲＢと、残りの複数のディファレンスブロック（Difference Block）ＤＢとに分けられる。そして、各ディファレンスブロックＤＢの各判定電圧Ｖ（ＶＡ～ＶＯ）は、リファレンスブロックＲＢの各判定電圧Ｖ（ＶＡ～ＶＯ）に紐付けられて管理および更新される。
【0082】
図１７は、判定電圧情報１００（図１参照）の補正量情報１２０に含まれる共通差分値情報１２１の一例を示す図である。共通差分値情報１２１は、ある基準値（例えば初期値）に対する判定電圧Ｖの差分値（補正量、シフト量）ΔＶの候補を表す。例えば、共通差分値情報１２１は、判定電圧Ｖのデフォルトの基準値ＶＡＤ～ＶＯＤ（または後述するようにリファレンスブロックＲＢの判定電圧Ｖ）に対する判定電圧Ｖの差分値ΔＶの候補を表す。図１７におけるＡ～Ｏの値は、それぞれ、判定電圧ＶＡ～ＶＯに対応する差分値を示す。これら差分値は、例えば、判定電圧ＶＡ～ＶＯの基準値ＶＡＤ～ＶＯＤ（または別の値）に対して加算されることで、判定電圧ＶＡ～ＶＯの値を補正することに用いられる。共通差分値情報１２１に含まれる差分値は、適用対象のブロックＢＬＫに含まれる全てのワード線ＷＬに対して共通に用いられる。これら差分値の各々を示すビット数は、例えば、基準電圧情報１１０に含まれる判定電圧Ｖの基準値ＶＡＤ～ＶＯＤを示すビット数よりも少ない。
【0083】
ここで、本実施形態の共通差分値情報１２１は、必ずしも、判定電圧ＶＡ～ＶＯを判定電圧ＶＡ～ＶＯの最適値と一致させることができる差分値ではない。共通差分値情報１２１は、判定電圧ＶＡ～ＶＯに生じる主なズレのパターン（以下では、「シフトパターン」とも称する）をモデル化したものである。本実施形態では、判定電圧ＶＡ～ＶＯに生じる主なシフトパターンとして、ｎ個（ｎは自然数）のシフトパターンが事前に求められて候補として登録されている。これらシフトパターンは、例えば種々の数学的手法、機械学習、または実験／シミュレーションによって事前に求めることができる。例えば、これらシフトパターンは、複数のブロックＢＬＫに対してデータの読み出し動作を事前に行い、そのときの判定電圧Ｖとビットエラー率とを記録したデータベースにＭＭＣＶＱアルゴリズムを適用することで得ることができる。
【0084】
以下では説明の便宜上、共通差分値情報１２１を「コードブック（Codebook ）１２１」と称する。コードブック１２１は、判定電圧ＶＡ～ＶＯに対応した差分値の組み合わせ（シフトパターン）と、コードブックインデックス（Codebook index）と呼ばれる識別番号とが対応付けられて登録されたテーブルである。メモリコントローラ１０は、コードブックインデックスを指定することで、判定電圧ＶＡ～ＶＯに対応した差分値の組み合わせを取得することができる。本実施形態では、コードブック１２１に登録されているシフトパターンは、６５５３６個である。このため、メモリコントローラ１０は、１６ビットのデータで判定電圧ＶＡ～ＶＯに対応した差分値の種々の組み合わせを取得することができる。
【0085】
第３の実施形態では、コードブック１２１は、例えば、複数のメモリチップ２１に対して共通に設けられている。なお、コードブック１２１は、メモリチップ２１毎に個別に設けられてもよく、プレーンＰ毎に個別に設けられてもよい。なお、どのリファレンスブロックＲＢ（すなわちどのブロックＢＬＫ）が、どのコードブックインデックスと対応付けられているかは、後述するブロック管理情報１２３（図１８参照）に登録されて管理される。
【0086】
図１８は、判定電圧情報１００（図１参照）の補正量情報１２０に含まれるブロック管理情報１２３の一例を示す図である。ブロック管理情報１２３では、各ブロックＢＬＫ（リファレンスブロックＲＢおよびディファレンスブロックＤＢ）が、自ブロックＢＬＫが属するグループＧのグループインデックス（Group Index）と対応付けられて登録されている。このため、メモリコントローラ１０は、ブロック管理情報１２３を参照することで、対象のディファレンスブロックＤＢと同じグループＧに含まれるリファレンスブロックＲＢを特定することができる。
【0087】
図１９は、判定電圧情報１００（図１参照）の補正量情報１２０に含まれるロウ差分値情報１２２の一例を示す図である。ロウ差分値情報１２２は、各ブロックＢＬＫにおける複数のワード線ＷＬそれぞれに関する判定電圧Ｖの差分値（補正量、シフト量）ΔＶを表す。図１９におけるＡ～Ｏの値は、それぞれ、判定電圧ＶＡ～ＶＯに対応する差分値を示す。これら差分値は、例えば、コードブック１２１を用いて取得された各ブロックＢＬＫの判定電圧ＶＡ～ＶＯに対して加算されることで、各ワード線ＷＬに関して判定電圧ＶＡ～ＶＯの値を補正することに用いられる。
【0088】
ここで、ロウ差分値情報１２２は、各ブロックＢＬＫ内でワード線ＷＬ毎に生じる判定電圧ＶＡ～ＶＯの主なズレのパターン（以下では区別のため「オフセットパターン」とも称する）をモデル化したものである。第３の実施形態において、このオフセットパターンをモデル化したものは、第１または第２の実施形態による分類部１６ｂである。例えば、テーブル生成部１６ａは、第１の実施形態においてワード線について説明した方法と同様の方法でブロックについてのデータベースＤＢ１～ＤＢ３及びデータテーブルＴＢＬ１～ＴＢＬ３を生成する。また、第１または第２の実施形態においてワード線ごとに分類部１６ｂを教師あり学習することに代えて、第３の実施形態による分類部１６ｂは、ブロックごとに教師あり学習を行う。オフセットパターンは、このブロックごとに教師あり学習を行った学習済みの分類部１６ｂに判定電圧Ｖを入力することにより、ストレスの種類を判定する。そして、補正部１６ｃは、分類部１６ｂの判定結果に応じたデータテーブルＴＢＬ２またはデータテーブルＴＢＬ３を用いてオフセットパターンを補正すればよい。
【0089】
第３の実施形態では、ロウ差分値情報１２２は、判定電圧ＶＡ～ＶＯに対応した補正量（補正値）の組み合わせ（オフセットパターン）と、ロウインデックス（Row index）と呼ばれる識別番号とが対応付けられて登録されたテーブルである。メモリコントローラ１０は、対象となるワード線ＷＬに対応するロウインデックスを指定することで、判定電圧ＶＡ～ＶＯに対応した差分値の組み合わせを取得することができる。本実施形態では、ロウ差分値情報１２２に登録されているオフセットパターンは、ｍ個（ｍは自然数）である。このため、メモリコントローラ１０は、１６ビットのデータで判定電圧ＶＡ～ＶＯに対応した差分値の種々の組み合わせを取得することができる。
【0090】
ここで、ロウ差分値情報１２２は、補正の基準点となる基準ロウ（基準ワード線ＷＬ）を持つ。図１９に示す例では、ロウインデックス１２７が基準ロウに対応する。上述したコードブック１２１に登録されたシフトパターンは、基準ロウに対応するシフトパターンである。このため、各ワード線ＷＬに対応する判定電圧Ｖは、コードブック１２１に登録された差分値に対して、ロウ差分値情報１２２に登録された差分値をさらに加算することで取得される。
【0091】
本実施形態では、ロウ差分値情報１２２は、例えば、複数のメモリチップ２１に対して共通に設けられている。ロウ差分値情報１２２は、メモリチップ２１毎に個別に設けられてもよく、プレーンＰ毎に個別に設けられてもよく、グループＧ毎に個別に設けられてもよく、ブロックＢＬＫ毎に個別に設けられてもよい。なお、ロウ差分値情報１２２では、ロウインデックスは、例えばワード線ＷＬの識別番号（以下、「ワード線番号」とも称する）に対応している。言い換えると、ロウ差分値情報１２２において、複数のオフセットパターンは、ワード線番号の順に機械的に並べられて登録されている。このため、あるワード線ＷＬのワード線番号に基づいて、当該ワード線ＷＬに対応するオフセットパターンを取得することができる。なおこれに代えて、どのワード線ＷＬが、どのロウインデックスと対応付けられているかは、補正量情報１２０に含まれる不図示の管理情報に登録されて管理されてもよい。
【0092】
図２０は、グループＧ０のリファレンスブロックＲＢのワード線ＷＬ０に印加される判定電圧ＶＡ～ＶＯを取得する方法を示す図である。図２０に示す例は、グループＧ０のリファレンスブロックＲＢがコードブックインデックスｎと対応付けられて登録され、ワード線ＷＬ０がロウインデックス０と対応付けられて登録されている例である。
【0093】
この場合、メモリコントローラ１０は、基準電圧情報１１０を参照することで得られる基準値［２５，８４，１３８，１９５，２５８，３２２，３９２，・・・，１０２２］に、コードブック１２１を参照してコードブックインデックスｍを指定することで得られる差分値［２，－５，－７，－１０，－１２，－１４，－１７，・・・，－２３］を加算し、さらに、ロウ差分値情報１２２を参照してロウインデックス０を指定することで得られる差分値［１０，１２，１２，１２，１５，１６，１１，・・・，２０］を加算する。これにより、メモリコントローラ１０は、［３７，９１，１４３，１９７，２６１，３２４，３８６，・・・，１０１９］で表される判定電圧ＶＡ～ＶＯを取得する。
【0094】
図２１は、第３の実施形態のメモリシステム１ｂの構成を示すブロック図である。第３の実施形態では、判定電圧情報１００Ａは、判定電圧関係情報１２５を含む。判定電圧関係情報１２５については後述する。
【0095】
図２２は、第３の実施形態におけるブロック差分値の管理方法を概念的に示す図である。リファレンスブロックＲＢの判定電圧ＶとディファレンスブロックＤＢの判定電圧Ｖとの差分値をＶｘとすると、各ブロックＢＬＫの判定電圧の変化量Ｖｙを次の式（４）で表すことができる。
【0096】
【数4】
【0097】
ここで、αとβは、ハイパーパラメータであり、実際に複数のブロックＢＬＫ間の判定電圧Ｖの差分を記録したデータベースに基づく機械学習により計算され得る。すなわち、図２２に示すように、ブロックＢＬＫ０をリファレンスブロックＲＢとすると、ブロックＢＬＫ１～ＢＬＫ（Ｎ－１）の複数のディファレンスブロックＤＢの判定電圧Ｖは、各ディファレンスブロックＤＢに対する読み出し動作（しきい値電圧トラッキング）を行うことなく、上述した式（１）における判定電圧について式（４）が示す変化量Ｖｙを考慮することによって推定することができる。しきい値電圧トラッキングは、メモリセルＭＴのしきい値分布における谷の位置を検索する処理である。具体的には、しきい値電圧トラッキングでは、リード電圧を所定のステップ幅でシフトさせながら繰り返し読み出しを行うシフトリードが行われ、メモリセルＭＴのしきい値分布が求められる。
【0098】
詳しく述べると、まず、メモリコントローラ１０は、あるブロックＢＬＫ（リファレンスブロックＲＢでもよく、ディファレンスブロックＤＢでもよい）の読み出し動作でエラービット数またはビットエラー率がしきい値以上である場合（例えば、エラービット数がＥＣＣ回路１５の訂正能力を超えた場合）、リードエラー（Read Error）と判定する。この判定により、メモリコントローラ１０は、このあるブロックＢＬＫを含むグループＧにおけるリファレンスブロックＲＢに対するしきい値電圧トラッキング（Vth Tracking）を行い、判定電圧Ｖの適正値を検出する。このようにして得られたデータにラベルを付けて、判定電圧Ｖに対応したストレスとしてデータリテンション、温度較差ＣＴ、または、ノーマルが出力されるように、前述と同様に、分類部１６ｂについてブロック単位で教師あり学習を行い、学習済みの分類部を実現する。
【0099】
このように実現された学習済みの分類部１６ｂにブロックごとの判定電圧Ｖが入力されると、学習済みの分類部１６ｂは判定電圧に応じたストレスの種類を判定できる。そして、補正部１６ｃは、分類部１６ｂが判定したストレスに対応するデータテーブルＴＢＬ２またはデータテーブルＴＢＬ３を用いてブロック単位でリファレンスブロックＲＢの判定電圧Ｖを補正する。
【0100】
次に、メモリコントローラ１０は、判定電圧関係情報１２５（図２１参照）を用いて、新しく求められたリファレンスブロックＲＢの判定電圧Ｖの適正値に基づいて、同じグループＧ内の各ディファレンスブロックＤＢの判定電圧Ｖの適正値を導出する。ここで、判定電圧関係情報１２５は、リファレンスブロックＲＢの判定電圧Ｖの適正値と、各ディファレンスブロックＤＢの判定電圧Ｖの適正値との関係が機械学習により求められた情報である。例えば、判定電圧関係情報１２５は、上述した式（１）と、各ディファレンスブロックＤＢに関するハイパーパラメータα，βとを含む。
【0101】
メモリコントローラ１０は、上述した式（１）からリファレンスブロックＲＢが受けているストレスを判定する。メモリコントローラ１０は、その判定結果からそのストレスを受けているディファレンスブロックＤＢの判定転圧Ｖの適正値を求めるハイパーパラメータα, βを決定する。すなわち、メモリコントローラ１０は、新しく求められたリファレンスブロックＲＢの判定電圧Ｖと、式（１）と、ハイパーパラメータα，βとに基づき、各ディファレンスブロックＤＢの判定電圧Ｖの適正値を算出する。そして、メモリコントローラ１０は、算出された判定電圧Ｖを用いて各ディファレンスブロックＤＢに対する読み出し動作を行う。
【0102】
各ディファレンスブロックＤＢに対するデータの読み出しが正常に行われた場合（エラービット数またはビットエラー率がしきい値未満である場合）、メモリコントローラ１０は、算出された判定電圧Ｖに基づいてディファレンスブロックＤＢのブロック差分値を更新する。
【0103】
具体的には、メモリコントローラ１０は、特定ディファレンスブロックＤＢの１つのワード線ＷＬに対して判定電圧Ｖの適正値を検出するためのしきい値電圧トラッキングを行う。メモリコントローラ１０は、求められたメモリセルＭＴのしきい値分布に基づき、判定電圧Ｖの適正値（基準値ＶＡＤ～ＶＯＤからのシフト量）を取得する。
【0104】
次に、メモリコントローラ１０は、ロウ差分値情報１２２を参照し、しきい値電圧トラッキングを行ったワード線ＷＬのロウインデックスに対応するロウ差分値を取得する。次に、メモリコントローラ１０は、取得したシフト量からロウ差分値を減算する。これにより、しきい値電圧トラッキングが行われたブロックＢＬＫのシフト量が取得される。
【0105】
次に、メモリコントローラ１０は、コードブック１２１を参照し、特定ディファレンスブロックＤＢと同じグループＧのリファレンスブロックＲＢの差分値（グループ差分値）を取得する。そして、メモリコントローラ１０は、取得したシフト量からグループ差分値を減算する。これにより、メモリコントローラ１０は、リファレンスブロックＲＢに対する特定ディファレンスブロックＤＢの適切な差分値（ブロック差分値）を取得する。
【0106】
次に、メモリコントローラ１０は、コードブック１２１に登録されている６５５３６個のシフトパターンの中から、取得したブロック差分値に近似するシフトパターンを新しく選出し、そのシフトパターンに対応するコードブックインデックスを特定する。そして、メモリコントローラ１０は、ブロック管理情報１２３において、特定ディファレンスブロックＤＢのコードブックインデックスを、新しく特定されたコードブックインデックスに置き換える。これにより、リファレンスブロックＲＢの差分値を変更せず、特定ディファレンスブロックＤＢの差分値が変更される。
なお、第３の実施形態によるメモリコントローラ１０は、分類部の一例、補正部の一例、および処理部の一例である。
なお、第３の実施形態によるメモリコントローラ１０は、分類部の一例、補正部の一例、および処理部の一例である。
【0107】
＜１２．利点＞
以上、第３の実施形態によるメモリシステム１ｂについて説明した。メモリシステム１ｂにおいて、分類部１６ｂは、データリテンション、温度較差ＣＴ、シフト値を用いて教師あり学習を行い学習済みの分類部を実現する。そして、分類部１６ｂは、ブロック単位でストレスを推定する。これにより、分類部１６ｂは、ストレスがデータリテンションであるか、温度較差ＣＴであるか、または、どちらでもないかを判定することができる。その結果、ブロック単位でストレスの種類を判定することができ、判定したストレスに対応する補正値を用いてブロックごとに判定電圧Ｖを補正することができる。
以上、第３の実施形態によるメモリシステム１ｂについて説明した。メモリシステム１ｂにおいて、分類部１６ｂは、データリテンション、温度較差ＣＴ、シフト値を用いて教師あり学習を行い学習済みの分類部を実現する。そして、分類部１６ｂは、ブロック単位でストレスを推定する。これにより、分類部１６ｂは、ストレスがデータリテンションであるか、温度較差ＣＴであるか、または、どちらでもないかを判定することができる。その結果、ブロック単位でストレスの種類を判定することができ、判定したストレスに対応する補正値を用いてブロックごとに判定電圧Ｖを補正することができる。
【0108】
以上、いくつかの実施形態および変形例について説明したが、実施形態は上記例に限定されない。上述した実施形態および変形例は、互いに組み合わされて実現されてもよい。メモリコントローラ１０の機能の一部または全部は、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）、またはＦＰＧＡ（Field Programmable Gate Array）などのハードウェア（回路部；circuitryを含む）によって実現されてもよい。また、本明細書における「第１」、「第２」などの序数は、説明の便宜上のものであり、順序を入れ替えて付け直されてもよい。
【0109】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0110】
１、１ａ、１ｂ…メモリシステム、１０…メモリコントローラ（コントローラ）、１６、１６１…ＮＡＮＤコントローラ、１６ａ、１６ａ１…テーブル生成部、１６ｂ、１６ｂ２…分類部、１６ｂ１…演算部、１６ｃ…補正部、２０…ＮＡＮＤメモリ（メモリ装置）、２１…メモリチップ、１００…判定電圧情報、１１０…基準電圧情報、１２１…コードブック（共通差分値情報）、１２２…ロウ差分値情報、１２５…判定電圧関係情報、ＢＬＫ…物理ブロック、ＭＴ…メモリセル、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】