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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022050899
(43)【公開日】2022-03-31
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 21/60 20130101AFI20220324BHJP
【ＦＩ】
G06F21/60 320
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2020157075
(22)【出願日】2020-09-18
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】特許業務法人 志賀国際特許事務所
(72)【発明者】
【氏名】小林 弘知
(72)【発明者】
【氏名】工藤 喜之
(72)【発明者】
【氏名】梅澤 健太郎
(57)【要約】
【課題】データの秘匿性の向上を図ることができるメモリシステムを提供することである。
【解決手段】実施形態のメモリシステムは、不揮発性メモリと、不揮発性メモリを制御するコントローラとを持つ。コントローラは、メモリシステムが存在する位置に基づいてデータの暗号化及び復号に係る情報を生成し、前記情報を用いて、不揮発性メモリへの書き込みデータの暗号化または不揮発性メモリからの読み出しデータの復号の少なくとも１つの処理を可能な状態にするように構成されている。
【選択図】図８
【解決手段】実施形態のメモリシステムは、不揮発性メモリと、不揮発性メモリを制御するコントローラとを持つ。コントローラは、メモリシステムが存在する位置に基づいてデータの暗号化及び復号に係る情報を生成し、前記情報を用いて、不揮発性メモリへの書き込みデータの暗号化または不揮発性メモリからの読み出しデータの復号の少なくとも１つの処理を可能な状態にするように構成されている。
【選択図】図８
【特許請求の範囲】
【請求項1】
不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、
を備えたメモリシステムであって、
前記コントローラは、
前記メモリシステムが存在する位置に基づいてデータの暗号化及び復号に係る情報を生成し、
前記情報を用いて、前記不揮発性メモリへの書き込みデータの暗号化または前記不揮発性メモリからの読み出しデータの復号の少なくとも１つの処理を可能な状態にする、
ように構成されているメモリシステム。
前記不揮発性メモリを制御するコントローラと、
を備えたメモリシステムであって、
前記コントローラは、
前記メモリシステムが存在する位置に基づいてデータの暗号化及び復号に係る情報を生成し、
前記情報を用いて、前記不揮発性メモリへの書き込みデータの暗号化または前記不揮発性メモリからの読み出しデータの復号の少なくとも１つの処理を可能な状態にする、
ように構成されているメモリシステム。
【請求項2】
前記コントローラは、
異なる前記位置に対応して異なる前記情報を生成する
請求項１に記載のメモリシステム。
異なる前記位置に対応して異なる前記情報を生成する
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、
前記位置が第１の所定の範囲内であるか否かを検証し、
前記位置が前記第１の所定の範囲内にある場合に前記情報を生成し、
前記位置が前記第１の所定の範囲外にある場合に前記情報を生成しない、
請求項１に記載のメモリシステム。
前記位置が第１の所定の範囲内であるか否かを検証し、
前記位置が前記第１の所定の範囲内にある場合に前記情報を生成し、
前記位置が前記第１の所定の範囲外にある場合に前記情報を生成しない、
請求項１に記載のメモリシステム。
【請求項4】
前記コントローラはプロセッサを含み、
前記プロセッサは、
前記位置が前記第１の所定の範囲内にある場合に、前記不揮発性メモリへのアクセスを制御するファームウェアを実行し、
前記位置が前記第１の所定の範囲外にある場合に、前記ファームウェアを実行しない、
請求項３に記載のメモリシステム。
前記プロセッサは、
前記位置が前記第１の所定の範囲内にある場合に、前記不揮発性メモリへのアクセスを制御するファームウェアを実行し、
前記位置が前記第１の所定の範囲外にある場合に、前記ファームウェアを実行しない、
請求項３に記載のメモリシステム。
【請求項5】
前記コントローラは、
外部装置からの要求に応じてホストが発行するアクセス要求に応じて、前記不揮発性メモリへのデータの書き込みまたは前記不揮発性メモリからのデータの読み出しを制御し、
前記外部装置が存在する位置が第２の所定の範囲内であるか否かを検証し、
前記外部装置が存在する位置が前記第２の所定の範囲内である場合に前記情報を生成し、
前記外部装置が存在する位置が前記第２の所定の範囲外である場合に前記情報を生成しない、
請求項１から請求項４の何れか一項に記載のメモリシステム。
外部装置からの要求に応じてホストが発行するアクセス要求に応じて、前記不揮発性メモリへのデータの書き込みまたは前記不揮発性メモリからのデータの読み出しを制御し、
前記外部装置が存在する位置が第２の所定の範囲内であるか否かを検証し、
前記外部装置が存在する位置が前記第２の所定の範囲内である場合に前記情報を生成し、
前記外部装置が存在する位置が前記第２の所定の範囲外である場合に前記情報を生成しない、
請求項１から請求項４の何れか一項に記載のメモリシステム。
【請求項6】
前記コントローラは、
前記外部装置が前記ホストへ前記要求を送信した時刻が所定の時刻範囲内であるか否かをさらに検証し、
前記時刻が前記所定の時刻範囲内である場合に前記情報を生成し、
前記時刻が前記所定の時刻範囲外である場合に前記情報を生成しない、
請求項５に記載のメモリシステム。
前記外部装置が前記ホストへ前記要求を送信した時刻が所定の時刻範囲内であるか否かをさらに検証し、
前記時刻が前記所定の時刻範囲内である場合に前記情報を生成し、
前記時刻が前記所定の時刻範囲外である場合に前記情報を生成しない、
請求項５に記載のメモリシステム。
【請求項7】
前記メモリシステムが存在する位置の特定に使用される電波を受信するアンテナをさらに備える、
請求項１から請求項６の何れか一項に記載のメモリシステム。
請求項１から請求項６の何れか一項に記載のメモリシステム。
【請求項8】
前記アンテナは、
ＧＮＳＳの人工衛星から送信される電波を受信するアンテナである、
請求項７に記載のメモリシステム。
ＧＮＳＳの人工衛星から送信される電波を受信するアンテナである、
請求項７に記載のメモリシステム。
【請求項9】
前記コントローラは、複数の半導体集積回路によって構成されている
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【0002】
メモリシステムが記憶するデータを読み出す動作は、メモリセルに接続されたワード線に判定電圧を印加することで行われる。メモリシステムが持ち出された場合などには、そのメモリシステムのデータへのアクセスは、容易に行われる可能性が高い。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１００９５６３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、データの秘匿性の向上を図ることができるメモリシステムを提供することである。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、不揮発性メモリと、不揮発性メモリを制御するコントローラとを持つ。コントローラは、メモリシステムが存在する位置に基づいてデータの暗号化及び復号に係る情報を生成し、前記情報を用いて、不揮発性メモリへの書き込みデータの暗号化または不揮発性メモリからの読み出しデータの復号の少なくとも１つの処理を可能な状態にするように構成されている。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態の第１情報処理装置の構成の一例を示す図。
【図2】第１の実施形態の基準電圧情報の一例を示す図。
【図3】第１の実施形態の通信処理装置の構成を示すブロック図。
【図4】第１の実施形態に係る第１の所定の範囲の設定の一例を示す図。
【図5】第１の実施形態のメモリチップの構成の一例を示すブロック図。
【図6】第１の実施形態のメモリセルアレイの構成の一例を示す図。
【図7】第１の実施形態のメモリセルのしきい値電圧分布の一例を示す図。
【図8】第１の実施形態のメモリシステムの処理フローの一例を示す図。
【図9】第１の実施形態の第１変形例のＣＰＵの構成の一例を示す図。
【図10】第１の実施形態の第１変形例のＮＡＮＤコントローラの一例を示す図。
【図11】第１の実施形態の第１変形例のＣＰＵ及びＮＡＮＤコントローラの構成の一例を示す図。
【図12】第１の実施形態の第２変形例のメモリコントローラの構成の一例を示す図。
【図13】第２の実施形態の通信処理装置の構成の一例を示す図。
【図14】第２の実施形態のメモリシステムの処理フローの一例を示す図。
【図15】第２の実施形態の第１変形例のＣＰＵの構成の一例を示す図。
【図16】第２の実施形態の第１変形例のＮＡＮＤコントローラの構成の一例を示す図。
【図17】第２の実施形態の第１変形例のＣＰＵ及びＮＡＮＤコントローラの構成の一例を示す図。
【図18】第２の実施形態の第２変形例のメモリコントローラの構成の一例を示す図。
【図19】第３の実施形態の情報処理システムの構成の一例を示す図。
【図20】第３の実施形態の第２情報処理装置の構成の一例を示す図。
【図21】第３の実施形態の通信処理装置の構成の一例を示す図。
【図22】第３の実施形態に係る第２の所定の範囲の一例を示す図。
【図23】第３の実施形態のメモリシステムの処理フローの一例を示す図。
【図24】第３の実施形態の第１変形例のＣＰＵの構成の一例を示す図。
【図25】第３の実施形態の第１変形例のＮＡＮＤコントローラの構成の一例を示す図。
【図26】第３の実施形態の第１変形例のＣＰＵ及びＮＡＮＤコントローラの構成の一例を示す図。
【図27】第３の実施形態の第２変形例のメモリコントローラの構成の一例を示す図。
【図28】タイムスタンプサーバに接続された第４の実施形態の情報処理システムの構成の一例を示す図。
【図29】第４の実施形態の第２情報処理装置の構成の一例を示す図。
【図30】第４の実施形態の通信処理装置の構成の一例を示す図。
【図31】第４の実施形態の所定の時刻の範囲の一例を示す図。
【図32】第４の実施形態のメモリシステムの処理フローの一例を示す図。
【図33】第４の実施形態の第１変形例のＣＰＵの構成の一例を示す図。
【図34】第４の実施形態の第１変形例のＮＡＮＤコントローラの構成の一例を示す図。
【図35】第４の実施形態の第１変形例のＣＰＵ及びＮＡＮＤコントローラの構成の一例を示す図。
【図36】第４の実施形態の第２変形例のメモリコントローラの構成の一例を示す図。
【発明を実施するための形態】
【0007】
以下、実施形態の情報処理システムについて図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付し、重複する説明を省略する場合がある。本明細書で「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。また「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含む。「ＸＸ」は、任意の要素（例えば任意の情報）である。
【0008】
本明細書では「読み出し」を「リード」と称する場合があり、「書き込み」を「ライト」と称する場合がある。また本明細書で「書き込む」、「記憶する」、「保存する」は互いに同じ意味で用いられている。このためこれら用語は互いに読み替え可能である。本明細書で「接続」とは、機械的な接続に限定されず、電気的な接続を含む。本明細書である構成要素が「取得する」とは、その構成要素の外部から得る場合に限定されず、その構成要素が自ら算出する場合も含む。本明細書では「ビット線ごと」、「ビット線単位」は、「カラム（ｃｏｌｕｍｎ）ごと」、「カラム（ｃｏｌｕｍｎ）単位」と互いに読み替え可能である。
【0009】
また本明細書で「ＹＹを用いて暗号化する／復号する」とは、ＹＹを直接的に用いて（すなわち、ＹＹそのものを鍵情報として用いて）暗号化／復号が行われる場合に限定されず、ＹＹを間接的に用いて（例えば、ＹＹに対して演算や加工が行われて生成された鍵情報を用いて）暗号化／復号が行われる場合も含む。「ＹＹ」は、任意の要素（例えば任意の情報）である。
【0010】
（第１の実施形態）
＜第１情報処理装置の構成＞
図１は、第１の実施形態による第１情報処理装置１０の構成の一例を示す図である。第１情報処理装置１０は、メモリシステム２０ａと、ホスト装置２０ｂと、を備える。第１情報処理装置１０では、メモリシステム２０ａの存在する位置に基づいて、そのメモリシステム２０ａへのアクセスが制限される。第１情報処理装置１０は、例えばデータセンターに設けられる。
＜第１情報処理装置の構成＞
図１は、第１の実施形態による第１情報処理装置１０の構成の一例を示す図である。第１情報処理装置１０は、メモリシステム２０ａと、ホスト装置２０ｂと、を備える。第１情報処理装置１０では、メモリシステム２０ａの存在する位置に基づいて、そのメモリシステム２０ａへのアクセスが制限される。第１情報処理装置１０は、例えばデータセンターに設けられる。
【0011】
メモリシステム２０ａは、ホスト装置２０ｂと接続される。ホスト装置２０ｂは、例えば、サーバ装置、パーソナルコンピュータ、またはモバイル型の情報処理装置である。メモリシステム２０ａは、ホスト装置２０ｂの外部記憶装置として機能する。ホスト装置２０ｂは、メモリシステム２０ａに対するアクセス要求（リード要求およびライト要求）を発行することができる。
【0012】
メモリシステム２０ａは、メモリコントローラ２０１と、ＮＡＮＤメモリ２０２と、アンテナ２０３と、通信処理装置２０４と、を備える。メモリコントローラ２０１とＮＡＮＤメモリ２０２とは、複数のチャネルで接続される。アンテナ２０３と通信処理装置２０４とは、信号線によって接続される。通信処理装置２０４とメモリコントローラ２０１とは、信号線によって接続される。メモリコントローラ２０１は、「コントローラ」の一例である。ＮＡＮＤメモリ２０２は、「メモリ装置」の一例である。メモリコントローラ２０１、ＮＡＮＤメモリ２０２、アンテナ２０３、および通信処理装置２０４は、例えばプリント基板上に実装される。
【0013】
アンテナ２０３は、ＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）の人工衛星から送信される電波を受信する。なお、ＧＮＳＳの例としては、ＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）が挙げられる。
【0014】
メモリコントローラ２０１は、ホストインターフェースコントローラ（ホストＩ／Ｆコントローラ）２０１１、ＲＡＭ（Random Access Memory）２０１２、ＲＯＭ（Read Only Memory）２０１３、ＣＰＵ（Central Processing Unit）２０１４、ＥＣＣ（Error Correcting Code）回路２０１５、およびＮＡＮＤコントローラ２０１６を含む。これらの機能部は、バスで互いに接続されている。例えば、メモリコントローラ２０１は、これらの機能部が１つのチップに実装されたＳｏＣ（System on a Chip）のような半導体集積回路で構成されている。ただし、これらの機能部の一部は、メモリコントローラ２０１の外部に設けられてもよい。
【0015】
ホストＩ／Ｆコントローラ２０１１は、ＣＰＵ２０１４による制御の下で、ホスト装置２０ｂとメモリシステム２０ａとの間の通信インターフェースの制御、およびホスト装置２０ｂとＲＡＭ２０１２との間のデータ転送の制御を実行する。
【0016】
ＲＡＭ２０１２は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）であるが、これらに限定されない。ＲＡＭ２０１２は、ホスト装置２０ｂとＮＡＮＤメモリ２０２との間のデータ転送のためのバッファとして機能する。また、ＲＡＭ２０１２は、ＣＰＵ２０１４にワークエリアを提供する。ＲＡＭ２０１２には、メモリシステム２０ａの動作時に、ＮＡＮＤメモリ２０２またはＲＯＭ２０１３に記憶されているファームウェア（プログラム）がロードされる。
【0017】
ＣＰＵ２０１４は、ハードウェアプロセッサの一例である。ＣＰＵ２０１４は、例えばＲＡＭ２０１２にロードされたファームウェアを実行することで、さまざまな処理を実行する。ＣＰＵ２０１４の構成とＣＰＵ２０１４が行う処理の詳細については後述する。なお、処理毎に複数のＣＰＵ２０１４が設けられてもよい。
【0018】
ＥＣＣ回路２０１５は、ＮＡＮＤメモリ２０２への書き込み対象のデータ（以下、「書き込みデータ」とも称する）に対してエラー訂正のための符号化を行う。ＥＣＣ回路２０１５は、ＮＡＮＤメモリ２０２から読み出されたデータ（以下、「読み出しデータ」とも称する）にエラーが含まれる場合、書き込み動作時に付与したエラー訂正符号に基づき、読み出しデータに対してエラー訂正を実行する。
【0019】
ＮＡＮＤコントローラ２０１６は、各チャネル（ｃｈ．０，ｃｈ．１）を制御する。ＮＡＮＤコントローラ２０１６は、ＣＰＵ２０１４による制御の下で、ＲＡＭ２０１２とＮＡＮＤメモリ２０２との間のデータ転送の制御を実行する。
【0020】
ＮＡＮＤメモリ２０２は、複数（ここでは４つ）の、不揮発性半導体メモリチップ２０２１を有する。本実施形態では、メモリコントローラ２０１は、２つのチャネル（ｃｈ．０，ｃｈ．１）を有する。メモリコントローラ２０１は、１つまたは３つ以上のチャネルを有してもよい。図１に示す例では、各チャネルには、２つのメモリチップ２０２１が接続されている。なお、各チャネルに、３以上のメモリチップ２０２１が接続されてもよい。
【0021】
各チャネルは、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号線、制御信号線、ＣＥ（チップイネーブル）信号線、ＲＹ（レディー）／ＢＹ（ビジー）信号線を含む。Ｉ／Ｏ信号線は、データ、アドレス、および各種コマンドを伝送する。メモリコントローラ２０１は、Ｉ／Ｏ信号線を介して、読み出しコマンド、書き込みコマンド、および消去コマンドをメモリチップ２０２１に送信する。制御信号線は、ＷＥ（ライトイネーブル）信号線、ＲＥ（リードイネーブル）信号線、ＣＬＥ（コマンドラッチイネーブル）信号線、ＡＬＥ（アドレスラッチイネーブル）信号線、ＷＰ（ライトプロテクト）信号線などを含む。ＣＥ信号線は、メモリチップ２０２１が選択中であることを示す信号を伝送する。ＲＹ／ＢＹ信号線は、ＮＡＮＤメモリ２０２が動作中か否かを示す信号を伝送する。ＲＹ／ＢＹ信号線は、例えば、非動作中に対応するレディー状態（ＲＹ）をハイレベルで示し、動作中に対応するビジー状態（ＢＹ）をローレベルで示す。
【0022】
メモリシステム２０ａの動作開始時に、例えばメモリチップ２０２１に記憶されている判定電圧情報２０１２ａが、ＲＡＭ２０１２にロードされる。判定電圧情報２０１２ａは、ＮＡＮＤメモリ２０２に対する読み出し動作において、後述する各ワード線ＷＬに印加する判定電圧の値の決定に用いられる設定情報である。判定電圧情報２０１２ａは、基準電圧情報２０１２ｂを含む。メモリチップ２０２１に含まれるメモリセルは、しきい値電圧に応じてデータを不揮発に記憶する。メモリセルのしきい値電圧は、プログラムディスターブ(Program Disturb)、リードディスターブ(Read Disturb）、またはデータリテンション(Data Retention）などのストレスの影響により変化し得る。このため、判定電圧情報２０１２ａは、判定電圧を補正するための補正値の情報を含むものであってもよい。
【0023】
図２は、判定電圧情報２０１２ａに含まれる基準電圧情報２０１２ｂの一例を示す図である。図４において、ＶＡＤ～ＶＯＧの値は、それぞれ、判定電圧ＶＡ～ＶＧの基準値（例えば初期設定値）を示す値である。基準電圧情報２０１２ｂは、複数のメモリチップ２０２１に対して共通に（同じ値が）設定されてもよい。基準電圧情報２０１２ｂは、メモリチップ２０２１毎に個別に設定されてもよい。
【0024】
メモリコントローラ２０１は、判定電圧情報２０１２ａに基づいて各ワード線ＷＬに印加する判定電圧の値を算出する。メモリコントローラ２０１は、算出した値の判定電圧を印加することをＮＡＮＤメモリ２０２に指示する。
【0025】
＜通信処理装置の構成＞
図３は、通信処理装置２０４の構成の一例を示す図である。通信処理装置２０４は、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆとして機能する。通信処理装置２０４は、例えば、ＣＰＵ（Central Processing Unit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（application specific integrated circuit）のような半導体集積回路である。
図３は、通信処理装置２０４の構成の一例を示す図である。通信処理装置２０４は、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆとして機能する。通信処理装置２０４は、例えば、ＣＰＵ（Central Processing Unit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（application specific integrated circuit）のような半導体集積回路である。
【0026】
取得部２０４ａは、人工衛星からアンテナ２０３を介して電波を受信する。
【0027】
特定部２０４ｂは、取得部２０４ａが受信した電波に基づいて、メモリシステム２０ａの位置を特定する。例えば、特定部２０４ｂは、取得部２０４ａが４つの異なる人工衛星のそれぞれから受信した電波に基づいて、メモリシステム２０ａの位置を特定する。具体的には、電波には、その電波を送信した人工衛星固有の識別子の情報と、その電波を送信した時刻の情報とが含まれる。特定部２０４ｂは、電波の伝播速度（すなわち、光速）、電波の送信時刻、および、電波の受信時刻から、メモリシステム２０ａと４つの人工衛星それぞれとの距離を算出する。そして、特定部２０４ｂは、求めた４つの距離が１つに交わる点を特定することにより、メモリシステム２０ａの位置を特定する。なお、計算上は３つの距離の情報があればメモリシステム２０ａの位置が特定できるが、各時刻には時計の精度に起因するわずかな誤差が含まれる。そのため、特定部２０４ｂは、３つの距離の情報にもう１つの距離の情報を追加して誤差を補正する処理を行う。なお、位置は、例えば、緯度および経度によって示される。ただし、位置は、緯度および経度に加えて標高によって示されるものであってもよい。
【0028】
署名部２０４ｃは、特定部２０４ｂが特定したメモリシステム２０ａの位置データに対して所定の署名データを付与する。例えば、署名部２０４ｃは、ＲＳＡアルゴリズムに基づき、秘密鍵を用いて位置データに所定の署名データを付与する。秘密鍵は、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）ドングルなどのハードウェアセキュリティモジュール機器に格納される。署名部２０４ｃによるこの処理により、これ以降、特定部２０４ｂが特定したメモリシステム２０ａの位置の改ざんを防止することができる。
【0029】
第１判定部２０４ｄは、特定部２０４ｂが特定したメモリシステム２０ａの位置が第１の所定の範囲内にあるか否かを判定する。第１の所定の範囲は、外部からホスト装置２０ｂを介してメモリシステム２０ａへアクセス可能なメモリシステム２０ａの位置として設定される。例えば、第１の所定の範囲としてあるデータセンターの内部が設定される場合、特定部２０４ｂによるメモリシステム２０ａの位置の特定精度、および、データセンターの広さを考慮して、データセンターの緯度と経度に対して、それぞれ許容範囲が設定される。この第１の所定の範囲は、例えば、メモリシステム２０ａの動作開始時に、メモリチップ２０２１からＲＡＭ２０１２にロードされる。図４は、第１の所定の範囲の設定の一例を示す図である。図４では、メモリシステム２０ａが設置されている緯度と経度に対して、緯度についての許容範囲と経度についての許容範囲とを規定することによって、第１の所定の範囲が示されている。第１判定部２０４ｄは、このような第１の所定の範囲に関する情報を読み出す。第１判定部２０４ｄは、読み出した第１の所定の範囲と、特定部２０４ｂが特定したメモリシステム２０ａの位置とを比較することによって、メモリシステム２０ａの位置が第１の所定の範囲内にあるか否かを判定することができる。
【0030】
生成部２０４ｅは、特定部２０４ｂが特定したメモリシステム２０ａの位置に基づいて、データを暗号化する際に用いる暗号鍵を生成する。生成部２０４ｅは、メモリシステム２０ａの位置に応じて異なる暗号鍵を生成するものであってもよい。暗号鍵はデータの暗号化及び復号に係る情報の一例である。例えば、メモリシステム２０ａの位置が第１の所定の範囲内にあると第１判定部２０４ｄが判定した場合、生成部２０４ｅは、暗号鍵を生成する。また、メモリシステム２０ａの位置が第１の所定の範囲外にあると第１判定部２０４ｄが判定した場合、生成部２０４ｅは、暗号鍵を生成しない。
【0031】
また、生成部２０４ｅは、メモリシステム２０ａが外部からホスト装置２０ｂを介してデータの読み出し要求を受けた場合、特定部２０４ｂが特定したメモリシステム２０ａの位置に基づいて、暗号化されたデータを復号する際に用いる復号鍵を生成する。生成部２０４ｅは、メモリシステム２０ａの位置に応じて異なる復号鍵を生成するものであってもよい。復号鍵はデータの暗号化及び復号に係る情報の一例である。例えば、メモリシステム２０ａが外部からホスト装置２０ｂを介してデータの読み出し要求を受け、メモリシステム２０ａの位置が第１の所定の範囲内にあると第１判定部２０４ｄが判定した場合、生成部２０４ｅは、復号鍵を生成する。また、メモリシステム２０ａが外部からホスト装置２０ｂを介してデータの読み出し要求を受け、メモリシステム２０ａの位置が第１の所定の範囲外にあると第１判定部２０４ｄが判定した場合、生成部２０４ｅは、復号鍵を生成しない。
【0032】
また、生成部２０４ｅは、メモリシステム２０ａの位置データに対して付与された署名データが署名部２０４ｃの署名データであるか否かを所定の公開鍵を用いて判定する。所定の公開鍵は、署名部２０４ｃが署名データの付与に使用する秘密鍵と対を成す。すなわち、所定の公開鍵は、署名データを生成部２０４ｅが読み取り可能なデータに復号する公開鍵である。
【0033】
アクセス処理部２０４ｆは、生成部２０４ｅがデータの暗号化及び復号に係る情報を生成した場合、生成部２０４ｅが生成したデータの暗号化及び復号に係る情報を用いて、ＮＡＮＤメモリ２０２へ書き込むデータをＣＰＵ２０１４が暗号化すること、または、ＮＡＮＤメモリ２０２から読み出したデータをＣＰＵ２０１４が復号すること、の少なくとも１つの処理を可能な状態にする。
【0034】
例えば、メモリシステム２０ａがデータの書き込み要求を受け、生成部２０４ｅが暗号鍵を生成した場合、アクセス処理部２０４ｆは、生成部２０４ｅが生成した暗号鍵をメモリコントローラ２０１に送信する。メモリコントローラ２０１のＣＰＵ２０１４は、暗号鍵を用いてＮＡＮＤメモリ２０２へ書き込む書き込みデータを暗号化する。そして、メモリコントローラ２０１のＮＡＮＤコントローラ２０１６は、暗号化したデータをＮＡＮＤメモリ２０２へ書き込む。
【0035】
また、例えば、メモリシステム２０ａがデータの読み出し要求を受け、生成部２０４ｅが復号鍵を生成した場合、アクセス処理部２０４ｆは、生成部２０４ｅが生成した復号鍵をメモリコントローラ２０１に送信する。メモリコントローラ２０１のＮＡＮＤコントローラ２０１６は、暗号化されたデータをＮＡＮＤメモリ２０２から読み出す。そして、メモリコントローラ２０１のＣＰＵ２０１４は、生成部２０４ｅが生成した復号鍵を用いてＮＡＮＤメモリ２０２から読み出された暗号化されたデータを復号する。
【0036】
＜メモリチップの構成＞
図５は、メモリチップ２０２１の構成の一例を示す図である。メモリチップ２０２１は、例えば、Ｉ／Ｏ信号処理回路２０２１ａ、制御信号処理回路２０２１ｂ、チップ制御回路２０２１ｃ、ＲＹ／ＢＹ生成回路２０２１ｄ、コマンドレジスタ２０２１ｅ、アドレスレジスタ２０２１ｆ、ロウデコーダ２０２１ｇ、カラムデコーダ２０２１ｈ、データレジスタ２０２１ｉ、センスアンプ２０２１ｊ、およびメモリセルアレイ２０２１ｋを有する。
図５は、メモリチップ２０２１の構成の一例を示す図である。メモリチップ２０２１は、例えば、Ｉ／Ｏ信号処理回路２０２１ａ、制御信号処理回路２０２１ｂ、チップ制御回路２０２１ｃ、ＲＹ／ＢＹ生成回路２０２１ｄ、コマンドレジスタ２０２１ｅ、アドレスレジスタ２０２１ｆ、ロウデコーダ２０２１ｇ、カラムデコーダ２０２１ｈ、データレジスタ２０２１ｉ、センスアンプ２０２１ｊ、およびメモリセルアレイ２０２１ｋを有する。
【0037】
Ｉ／Ｏ信号処理回路２０２１ａは、メモリコントローラ２０１とメモリチップ２０２１との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路２０２１ａがラッチしたコマンド、アクセス先を指定するアドレス、およびデータは、それぞれ、コマンドレジスタ２０２１ｅ、アドレスレジスタ２０２１ｆ、およびデータレジスタ２０２１ｉに格納される。
【0038】
アドレスレジスタ２０２１ｆに格納されたアドレスは、チップ番号、ロウアドレス、およびカラムアドレスを含む。チップ番号は、メモリチップ２０２１を区別するための識別情報である。チップ番号、ロウアドレス、およびカラムアドレスは、それぞれ、チップ制御回路２０２１ｃ、ロウデコーダ２０２１ｇ、およびカラムデコーダ２０２１ｈに読み出される。
【0039】
制御信号処理回路２０２１ｂは、制御信号を受け付ける。制御信号処理回路２０２１ｂは、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路２０２１ａが受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、制御信号処理回路２０２１ｂは、受け付けた制御信号をチップ制御回路２０２１ｃに転送する。
【0040】
チップ制御回路２０２１ｃは、制御信号処理回路２０２１ｂを介して受信する各種制御信号に基づいて状態遷移する回路である。チップ制御回路２０２１ｃは、メモリチップ２０２１の動作を制御する。
【0041】
ＲＹ／ＢＹ生成回路２０２１ｄは、チップ制御回路２０２１ｃによる制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。
【0042】
センスアンプ２０２１ｊは、読み出し動作において、メモリセルアレイ２０２１ｋに含まれるメモリセルＭＴ（図６参照）の状態をセンスする。センスアンプ２０２１ｊは、センスされた状態に基づいて読み出しデータを生成する。センスアンプ２０２１ｊは、生成した読み出しデータをデータレジスタ２０２１ｉに格納する。データレジスタ２０２１ｉに格納された読み出しデータは、データ線を通じてＩ／Ｏ信号処理回路２０２１ａに送られ、Ｉ／Ｏ信号処理回路２０２１ａからメモリコントローラ２０１へ転送される。
【0043】
メモリセルアレイ２０２１ｋは、複数のメモリセルＭＴを有し、データを記憶する。詳しく述べると、メモリセルアレイ２０２１ｋは、複数の物理ブロックＢＬＫ（図６参照）を有する。各物理ブロックＢＬＫは、複数のメモリセルＭＴを含む。物理ブロックＢＬＫは、データ消去の最小単位である。すなわち、１つの物理ブロックＢＬＫに記憶されている全てのデータは、一括して消去される。以下では、「物理ブロック」を単に「ブロック」と称する。
【0044】
ロウデコーダ２０２１ｇ、カラムデコーダ２０２１ｈの動作については後述する。
【0045】
＜メモリセルアレイの構成＞
図６は、メモリセルアレイ２０２１ｋの構成の一例を示す図である。メモリセルアレイ２０２１ｋは、例えば、複数のメモリセルＭＴが立体状に配置された三次元構造のＮＡＮＤメモリである。メモリセルアレイ２０２１ｋは、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…）を有する。例えば、メモリセルアレイ２０２１ｋは、数百から数千のブロックＢＬＫを有する。
図６は、メモリセルアレイ２０２１ｋの構成の一例を示す図である。メモリセルアレイ２０２１ｋは、例えば、複数のメモリセルＭＴが立体状に配置された三次元構造のＮＡＮＤメモリである。メモリセルアレイ２０２１ｋは、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…）を有する。例えば、メモリセルアレイ２０２１ｋは、数百から数千のブロックＢＬＫを有する。
【0046】
図６に示すように、ｍ（ｍは自然数）本のビット線ＢＬ（ＢＬ０～ＢＬｍ－１）の各々は、各ブロックＢＬＫにおいて、複数（例えばｍ個）のストリングＳＴＲと接続されている。各ストリングＳＴＲは、１つの第１選択ゲートトランジスタＳＴ、複数のメモリセルＭＴ（ＭＴ０～ＭＴ７）、および１つの第２選択ゲートトランジスタＤＴを含む。第１選択ゲートトランジスタＳＴ、複数のメモリセルＭＴ、および第２選択ゲートトランジスタＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。相違する複数のビット線ＢＬ（ＢＬ０～ＢＬｍ－１）とそれぞれ接続された複数（ｍ個）のストリングＳＴＲは、１つのストリングユニットＳＵを構成する。各ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。
【0047】
第１選択ゲートトランジスタＳＴの制御ゲート電極は、第１選択ゲート線（ソース側選択ゲート線）ＳＧＳＬに接続されている。第１選択ゲート線ＳＧＳＬは、第１選択ゲートトランジスタＳＴの制御ゲート電極を制御する制御信号線である。第１選択ゲートトランジスタＳＴは、第１選択ゲート線ＳＧＳＬを通じて印加される電圧に基づき、複数のメモリセルＭＴとソース線ＣＥＬＳＲＣとの間を選択的に接続する。第１選択ゲート線ＳＧＳＬは、ストリングユニットＳＵ（ＳＵ０～ＳＵ３）毎に独立して接続されてもよい。
【0048】
第２選択ゲートトランジスタＤＴの制御ゲート電極は、第２選択ゲート線（ドレイン側選択ゲート線）ＳＧＤＬ（ＳＧＤＬ０～ＳＧＤＬ３）に接続されている。第２選択ゲート線ＳＧＤＬは、第２選択ゲートトランジスタＤＴの制御ゲート電極を制御する制御信号線である。第２選択ゲートトランジスタＤＴは、第２選択ゲート線ＳＧＤＬを通じて印加される電圧に基づき、複数のメモリセルＭＴとビット線ＢＬとの間を選択的に接続する。
【0049】
各メモリセル（メモリセルトランジスタ）ＭＴは、積層ゲート構造を有したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。積層ゲート構造は、例えば、トンネル酸化膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート絶縁膜を介在して形成された制御ゲート電極とを含む。フローティングゲートに蓄えられる電荷の数に応じてメモリセルＭＴのしきい値電圧が変化する。メモリセルＭＴは、書き込みによりフローティングゲートに負の電荷が注入され、消去によりフローティングゲートから負の電荷が引き抜かれる。各メモリセルＭＴは、２つ以上のデータ値のうちいずれか１つが書き込まれ得る。各メモリセルＭＴは、しきい値電圧の違いに応じて１つ以上のデータ値のなかの１つを不揮発に記憶する。
【0050】
各ブロックＢＬＫにおいて、各メモリセルＭＴの制御ゲート電極は、それぞれに対応するワード線ＷＬに接続されている。例えば、メモリセルＭＴ０～ＭＴ７の制御ゲート電極には、ワード線ＷＬ０～ＷＬ７がそれぞれ接続されている。各ワード線ＷＬは、メモリセルアレイ２０２１ｋにおいて１行（１つのロウｒｏｗ）に並ぶ一群のメモリセルＭＴを選択するための制御信号線であり、それら１行に並ぶ一群のメモリセルＭＴに共通に接続されている。各メモリセルＭＴは、ワード線ＷＬとビット線ＢＬとの交差部に設けられている。読み出しまたは書き込みが行われるメモリセルＭＴに接続されたワード線ＷＬ（以下、「選択ワード線ＷＬ」とも称する）に、ある電圧を印加することで、メモリセルＭＴの読み出しまたは書き込みが可能になる。メモリセルＭＴの読み出しおよび書き込みについては後ほど説明する。
【0051】
各ブロックＢＬＫにおいて、相違するストリングＳＴＲに含まれる複数のメモリセルＭＴには、同じアドレスに対応するワード線ＷＬが共通に接続されている。ワード線ＷＬを共有する複数のメモリセルＭＴの組は、セルユニットＣＵと称される。１つのセルユニットＣＵに含まれる複数のメモリセルＭＴは、一括してデータが書き込まれ、また一括してデータが読み出される。１つのセルユニットＣＵの記憶空間は、１つまたは複数のページを含む。
【0052】
メモリシステム２０ａは、各メモリセルＭＴに複数ビットの値を記憶可能に構成され得る。例えば、各メモリセルＭＴがｎ（ｎ≧２）ビットの値を記憶可能な場合、ワード線ＷＬ（セルユニットＣＵ）当たりの記憶容量は、ｎページ分のサイズに等しくなる。ここでは一例として、各メモリセルＭＴが３ビットの値を記憶するトリプルレベルセル（ＴＬＣ）モードで動作する場合について説明する。
【0053】
トリプルレベルセル（ＴＬＣ）モードでは、各ワード線ＷＬに３ページ分のデータが記憶され得る。１つのワード線ＷＬに含まれる３つのページのうち、先に書き込みがなされるページをロアーページ、ロアーページの後に書き込みがなされるページをミドルページ、ミドルページの後に書き込みがなされるページをアッパーページと称する。なお、１つのワード線ＷＬに含まれる複数のページの一部または全てのページに対して一括にプログラム（すなわち書き込み）が実行されるモードがあってもよい。
【0054】
＜メモリセルのしきい値電圧分布＞
図７は、メモリセルＭＴのしきい値電圧分布を示す図である。図７において、横軸は、メモリセルＭＴのしきい値電圧を表し、縦軸は、あるしきい値電圧を有するメモリセルＭＴの数を表す。各メモリセルＭＴがトリプルレベルセル（ＴＬＣ）モードで動作する場合、メモリセルＭＴのしきい値電圧分布は、８つの分布（Lob）を含む。
図７は、メモリセルＭＴのしきい値電圧分布を示す図である。図７において、横軸は、メモリセルＭＴのしきい値電圧を表し、縦軸は、あるしきい値電圧を有するメモリセルＭＴの数を表す。各メモリセルＭＴがトリプルレベルセル（ＴＬＣ）モードで動作する場合、メモリセルＭＴのしきい値電圧分布は、８つの分布（Lob）を含む。
【0055】
トリプルレベルセル（ＴＬＣ）モードによれば、各メモリセルＭＴは、アッパーページに属するデータ“ｘ”と、ミドルページに属するデータ“ｙ”と、ロアーページに属するデータ“ｚ”とで定義される８値データ“ｘｙｚ”を記憶可能である。データ“ｘ”、データ“ｙ”、およびデータ“ｚ”の値は、符号“０”または符号“１”である。
【0056】
各メモリセルＭＴのしきい値電圧は、分布Ｅｒ、分布Ａ、分布Ｂ、分布Ｃ、分布Ｄ、分布Ｅ、分布Ｆ、分布Ｇの８つの分布のいずれかに属するように制御される。各分布と８値データ“ｘｙｚ”のデータ値との対応は、予め設定される。例えば、分布Ｅｒにはデータ値“１１１”が割り当てられる。分布Ａにはデータ値“１１０”が割り当てられる。分布Ｂにはデータ値“１００”が割り当てられる。分布Ｃにはデータ値“０００”が割り当てられる。分布Ｄにはデータ値“０１０”が割り当てられる。分布Ｅにはデータ値“０１１”が割り当てられる。分布Ｆにはデータ値“００１”が割り当てられる。分布Ｇにはデータ値“１０１”が割り当てられる。なお、各分布とデータ値との対応は、上記に限定されない。
【0057】
ここで、ＮＡＮＤメモリ２０２のロウデコーダ２０２１ｇ、カラムデコーダ２０２１ｈ、データレジスタ２０２１ｉ、およびセンスアンプ２０２１ｊについて、図５も用いて説明する。ロウデコーダ２０２１ｇ、カラムデコーダ２０２１ｈ、データレジスタ２０２１ｉ、およびセンスアンプ２０２１ｊは、メモリセルアレイ２０２１ｋに対する周辺回路の一部である。周辺回路は、チップ制御回路２０２１ｃによる制御に基づいてメモリセルアレイ２０２１ｋに対するアクセス（読み出し、書き込み、および消去）を実行する。
【0058】
例えば書き込み動作において、カラムデコーダ２０２１ｈは、カラムアドレスに対応したビット線ＢＬを選択して活性化する。センスアンプ２０２１ｊは、カラムデコーダ２０２１ｈにより選択されたビット線ＢＬの電位を０ボルトとする。ロウデコーダ２０２１ｇは、ロウアドレスに対応したワード線ＷＬに、プログラミングパルスを印加する。プログラミングパルスは、例えば印加毎に電圧が徐々に高くなるパルスである。これにより、選択されたビット線ＢＬと選択されたワード線ＷＬとの交差部に位置するメモリセルＭＴのフローティングゲートに電荷が注入される。その結果、メモリセルＭＴのしきい値電圧が上昇する。センスアンプ２０２１ｊは、プログラミングパルスの印加毎に、書き込み対象のメモリセルＭＴのしきい値電圧がデータレジスタ２０２１ｉに格納されているデータに応じた電圧に到達したか否かを確認する。センスアンプ２０２１ｊによる確認結果に応じて、メモリセルＭＴのしきい値電圧が書き込むデータ値に応じた電圧に到達するまで、ロウデコーダ２０２１ｇはプログラミングパルスの印加を継続する。
【0059】
一方で、読み出し動作において、センスアンプ２０２１ｊは、ビット線ＢＬに電源電位Ｖｃｃをプリチャージする。ロウデコーダ２０２１ｇは、選択ワード線ＷＬにデータ値（“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”）毎の分布を特定するための複数種類の判定電位（リード電圧）を順次印加する。また、ロウデコーダ２０２１ｇは、非選択のワード線ＷＬにはリードパス電位を印加し、非選択のワード線ＷＬに属するメモリセルＭＴを導通状態にしておく。センスアンプ２０２１ｊは、プリチャージにより蓄えられた電荷がどの判定電圧が印加されたときにソース線ＣＥＬＳＲＣに流出したかを検知することによって対象のメモリセルＭＴに記憶されているデータ値を判定する。
【0060】
例えば、図７に示すように、分布Ｅｒと分布Ａとの間に判定電圧ＶＡが設定される場合、判定電圧ＶＡ未満のしきい値電圧を有するメモリセルＭＴは、分布Ｅｒに属すると判断される。また、分布Ａと分布Ｂとの間に判定電圧ＶＢが設定される場合、判定電圧ＶＢ未満のしきい値電圧を有するメモリセルＭＴは、分布Ｅｒまたは分布Ａに属すると判断される。同様に、図７に示すように、隣接する２つの分布間に判定電圧が設定され、この判定電圧未満のしきい値電圧を有するメモリセルＭＴは、２つの分布のうちしきい値電圧が低い分布（またはその分布よりもしきい値電圧が低い分布）に属すると判断される。
【0061】
＜メモリシステムが行う処理＞
次に、メモリシステム２０ａが行う処理について説明する。図８は、メモリシステム２０ａの処理フローの一例を示す図である。
次に、メモリシステム２０ａが行う処理について説明する。図８は、メモリシステム２０ａの処理フローの一例を示す図である。
【0062】
メモリシステム２０ａが起動すると、ＣＰＵ２０１４は、ＮＡＮＤメモリ２０２またはＲＯＭ２０１３からファームウェアを読み出し、ＲＡＭ２０１２にロードする。そして、ＣＰＵ２０１４は、ファームウェアに含まれる第１プログラムＰＧ１を実行する（ステップＳ１）。ここでの起動は、メモリシステム２０ａの電源がオフ状態からオン状態に切り替わり、メモリシステム２０ａが動作可能な状態になること、また、メモリシステム２０ａがリセットされてから、メモリシステム２０ａが動作可能な状態になることを含む。ＣＰＵ２０１４が第１プログラムＰＧ１を実行することにより、メモリシステム２０ａは、外部からホスト装置２０ｂを介してアクセス要求を受け付ける状態となる。
【0063】
ホスト装置２０ｂは、外部からアクセス要求を受けると、メモリシステム２０ａにそのアクセス要求を出力する。ＣＰＵ２０１４は、ホストＩ／Ｆコントローラ２０１１を介してアクセス要求を受ける。
【0064】
ＣＰＵ２０１４がアクセス要求を受けた場合、取得部２０４ａは、人工衛星からアンテナ２０３を介して電波を受信する（ステップＳ２）。
【0065】
特定部２０４ｂは、取得部２０４ａが受信した電波に基づいて、メモリシステム２０ａの位置を特定する（ステップＳ３）。署名部２０４ｃは、特定部２０４ｂが特定したメモリシステム２０ａの位置に対して所定の署名データを付与する（ステップＳ４）。署名部２０４ｃによるこの処理により、これ以降、特定部２０４ｂが特定したメモリシステム２０ａの位置の改ざんを防止することができる。
【0066】
第１判定部２０４ｄは、署名データが署名部２０４ｃの署名データであるか否かを判定する（ステップＳ５）。第１判定部２０４ｄは、署名データが署名部２０４ｃの署名データでないと判定した場合（ステップＳ５においてＮＯ）、処理をステップＳ２に戻す。また、第１判定部２０４ｄは、署名データが署名部２０４ｃの署名データであると判定した場合（ステップＳ５においてＹＥＳ）、特定部２０４ｂが特定したメモリシステム２０ａの位置が第１の所定の範囲内にあるか否かを判定する（ステップＳ６）。第１判定部２０４ｄは、例えばメモリコントローラ２０１のＲＡＭ２０１２から第１の所定の範囲に関する情報を読み出す。第１判定部２０４ｄは、読み出した第１の所定の範囲と、特定部２０４ｂが特定したメモリシステム２０ａの位置とを比較する。
【0067】
生成部２０４ｅは、特定部２０４ｂが特定したメモリシステム２０ａの位置に基づいて、データを暗号化及び復号する際に用いる暗号化及び復号に係る情報を生成する。
【0068】
具体的には、メモリシステム２０ａの位置が第１の所定の範囲外にあると第１判定部２０４ｄが判定した場合（ステップＳ６においてＮＯ）、生成部２０４ｅはデータの暗号化及び復号に係る情報を生成せずに、処理をステップＳ２に戻す。
【0069】
メモリシステム２０ａの位置が第１の所定の範囲内にあると第１判定部２０４ｄが判定した場合（ステップＳ６においてＹＥＳ）、生成部２０４ｅはデータの暗号化及び復号に係る情報を生成する（ステップＳ７）。生成部２０４ｅが生成するデータの暗号化及び復号に係る情報は、メモリシステム２０ａの位置に応じて異なるものであってもよい。
【0070】
生成部２０４ｅがデータの暗号化及び復号に係る情報を生成した場合、アクセス処理部２０４ｆは、生成部２０４ｅが生成したデータの暗号化及び復号に係る情報を用いて、ＮＡＮＤメモリ２０２へ書き込むデータをＣＰＵ２０１４が暗号化すること、または、ＮＡＮＤメモリ２０２から読み出したデータをＣＰＵ２０１４が復号すること、の少なくとも１つの処理を可能な状態にする（ステップＳ８）。
【0071】
＜利点＞
以上、第１の実施形態による第１情報処理装置１０について説明した。第１情報処理装置１０において、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいてデータの暗号化及び復号に係る情報を生成する。アクセス処理部２０４ｆは、生成部２０４ｅが生成したデータの暗号化及び復号に係る情報を用いて、ＮＡＮＤメモリ２０２へ書き込むデータをＣＰＵ２０１４が暗号化すること、または、ＮＡＮＤメモリ２０２から読み出たデータをＣＰＵ２０１４が復号すること、の少なくとも１つの処理を可能な状態にする。
以上、第１の実施形態による第１情報処理装置１０について説明した。第１情報処理装置１０において、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいてデータの暗号化及び復号に係る情報を生成する。アクセス処理部２０４ｆは、生成部２０４ｅが生成したデータの暗号化及び復号に係る情報を用いて、ＮＡＮＤメモリ２０２へ書き込むデータをＣＰＵ２０１４が暗号化すること、または、ＮＡＮＤメモリ２０２から読み出たデータをＣＰＵ２０１４が復号すること、の少なくとも１つの処理を可能な状態にする。
【0072】
メモリシステム２０ａをこのように構成することにより、ＮＡＮＤメモリ２０２が記憶するデータへアクセスできる条件が制限され、その条件を満たさない場合には、データの暗号化及び復号に係る情報が生成されない。その結果、第１の実施形態による第１情報処理装置１０により、メモリシステム２０ａが記憶するデータの外部への漏洩の可能性を低減させることができる。つまり、第１の実施形態による第１情報処理装置１０により、メモリシステム２０ａにおけるデータの秘匿性の向上を図ることができる。
【0073】
また、生成部２０４ｅが生成するデータの暗号化及び復号に係る情報は、メモリシステム２０ａの位置に応じて異なるものであってもよい。こうすることにより、データが書き込まれた時のメモリシステム２０ａの位置と、データを読み出す時のメモリシステム２０ａの位置が異なる場合には、データを正しく復号することができない。その結果、メモリシステム２０ａにおけるデータの秘匿性をより向上させることができる。
【0074】
（第１の実施形態の第１変形例）
上述の第１の実施形態では、メモリシステム２０ａにおいて、通信処理装置２０４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆとして機能するものとして説明した。しかしながら、第１の実施形態の第１変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆの一部またはすべてが、ＣＰＵ２０１４またはＮＡＮＤコントローラ２０１６に備えられるものであってもよい。例えば、図９に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆのすべてを備えるものであってもよい。また、例えば、図１０に示すように、ＮＡＮＤコントローラ２０１６が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆのすべてを備えるものであってもよい。また、例えば、図１１に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、および署名部２０４ｃを備え、ＮＡＮＤコントローラ２０１６が、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆを備えるものであってもよい。
上述の第１の実施形態では、メモリシステム２０ａにおいて、通信処理装置２０４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆとして機能するものとして説明した。しかしながら、第１の実施形態の第１変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆの一部またはすべてが、ＣＰＵ２０１４またはＮＡＮＤコントローラ２０１６に備えられるものであってもよい。例えば、図９に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆのすべてを備えるものであってもよい。また、例えば、図１０に示すように、ＮＡＮＤコントローラ２０１６が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆのすべてを備えるものであってもよい。また、例えば、図１１に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、および署名部２０４ｃを備え、ＮＡＮＤコントローラ２０１６が、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆを備えるものであってもよい。
【0075】
（第１の実施形態の第２変形例）
また、第１の実施形態の第２変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆの一部またはすべてを、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別にメモリコントローラ２０１が備えるものであってもよい。例えば、図１２に示すように、メモリコントローラ２０１が、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別に取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆのすべてを備えるものであってもよい。なお、図１２では、ホストインターフェースコントローラ２０１１、ＲＡＭ２０１２、ＲＯＭ２０１３、およびＥＣＣ回路２０１５の記載を省略している。
また、第１の実施形態の第２変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆの一部またはすべてを、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別にメモリコントローラ２０１が備えるものであってもよい。例えば、図１２に示すように、メモリコントローラ２０１が、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別に取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、およびアクセス処理部２０４ｆのすべてを備えるものであってもよい。なお、図１２では、ホストインターフェースコントローラ２０１１、ＲＡＭ２０１２、ＲＯＭ２０１３、およびＥＣＣ回路２０１５の記載を省略している。
【0076】
（第２の実施形態）
第２の実施形態による第１情報処理装置１０では、メモリシステム２０ａの起動時に、メモリシステム２０ａの存在する位置に基づいて、ファームウェアＦＷ１に含まれる第１プログラムＰＧ１を実行するか否かが判定される。
第２の実施形態による第１情報処理装置１０では、メモリシステム２０ａの起動時に、メモリシステム２０ａの存在する位置に基づいて、ファームウェアＦＷ１に含まれる第１プログラムＰＧ１を実行するか否かが判定される。
【0077】
＜通信処理装置の構成＞
図１３は、通信処理装置２０４の構成の一例を示す図である。通信処理装置２０４は、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈとして機能する。
図１３は、通信処理装置２０４の構成の一例を示す図である。通信処理装置２０４は、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈとして機能する。
【0078】
第２判定部２０４ｇは、メモリシステム２０ａが存在する位置に基づいて、第１プログラムＰＧ１を実行するか否かを判定する。
【0079】
例えば、第２判定部２０４ｇは、メモリシステム２０ａの位置が第１の所定の範囲内にあると第１判定部２０４ｄが判定した場合、第１プログラムＰＧ１を実行すると判定する。また、第２判定部２０４ｇは、メモリシステム２０ａの位置が第１の所定の範囲外にあると第１判定部２０４ｄが判定した場合、第１プログラムＰＧ１を実行しないと判定する。
【0080】
起動部２０４ｈは、第２判定部２０４ｇの判定結果に基づいて、メモリコントローラ２０１のＣＰＵ２０１４に第１プログラムＰＧ１を実行させる。
【0081】
例えば、起動部２０４ｈは、第１プログラムＰＧ１を実行すると第２判定部２０４ｇが判定した場合、ＣＰＵ２０１４に第１プログラムＰＧ１を実行させる。また、起動部２０４ｈは、第１プログラムＰＧ１を実行しないと第２判定部２０４ｇが判定した場合、ＣＰＵ２０１４に第１プログラムＰＧ１を実行させない。
【0082】
＜メモリシステムが行う処理＞
次に、メモリシステム２０ａが行う処理について説明する。図１４は、メモリシステム２０ａの処理フローの一例を示す図である。
次に、メモリシステム２０ａが行う処理について説明する。図１４は、メモリシステム２０ａの処理フローの一例を示す図である。
【0083】
メモリシステム２０ａが起動すると、通信処理装置２０４の第２判定部２０４ｇは、メモリシステム２０ａが存在する位置に基づいて、第１プログラムＰＧ１を実行するか否かを判定する（ステップＳ１１）。具体的には、第２判定部２０４ｇは、メモリシステム２０ａの位置が第１の所定の範囲内にあると第１判定部２０４ｄが判定した場合、第１プログラムＰＧ１を実行すると判定する。また、第２判定部２０４ｇは、メモリシステム２０ａの位置が第１の所定の範囲外にあると第１判定部２０４ｄが判定した場合、第１プログラムＰＧ１を実行しないと判定する。
【0084】
第２判定部２０４ｇが第１プログラムＰＧ１を実行すると判定した場合（ステップＳ１１においてＹＥＳ）、起動部２０４ｈは、メモリコントローラ２０１のＣＰＵ２０１４にファームウェアをＲＯＭ２０１３から読み出させる（ステップＳ１２）。そして、ＣＰＵ２０１４は、ファームウェアに含まれる第１プログラムＰＧ１を実行する（ステップＳ１３）。このステップＳ１３の処理によって、メモリシステム２０ａは、外部からアクセス要求を受け付ける状態となる。メモリシステム２０ａは、図８に示すステップＳ１以降の処理を実行することができるようになる。
【0085】
第２判定部２０４ｇは、第１プログラムＰＧ１を実行しないと判定した場合（ステップＳ１１においてＮＯ）、処理を終了する。
【0086】
＜利点＞
以上、第２の実施形態による第１情報処理装置１０について説明した。第１情報処理装置１０のメモリシステム２０ａにおいて、第２判定部２０４ｇは、メモリシステム２０ａが存在する位置に基づいて、第１プログラムＰＧ１を実行するか否かを判定する。起動部２０４ｈは、第２判定部２０４ｇの判定結果に基づいて、ＣＰＵ２０１４に第１プログラムＰＧ１を実行させる。
以上、第２の実施形態による第１情報処理装置１０について説明した。第１情報処理装置１０のメモリシステム２０ａにおいて、第２判定部２０４ｇは、メモリシステム２０ａが存在する位置に基づいて、第１プログラムＰＧ１を実行するか否かを判定する。起動部２０４ｈは、第２判定部２０４ｇの判定結果に基づいて、ＣＰＵ２０１４に第１プログラムＰＧ１を実行させる。
【0087】
第１の実施形態による第１情報処理装置１０では、メモリシステム２０ａの位置に関わらず、ホスト装置２０ｂからメモリシステム２０ａに対してコマンドを発行できる。例えば、メモリシステム２０ａの位置が、第１の所定の範囲内にない場合、暗号化されたデータの読み出しおよび新規データの書き込みはできないが、それ以外のホスト装置２０ｂからのコマンドは、メモリシステム２０ａが受け付けることができる。一方、第２の実施形態による第１情報処理装置１０では、メモリシステム２０ａの位置に応じ、ホスト装置２０ｂからメモリシステム２０ａへのコマンド発行そのものができないようにすることができる。例えば、メモリシステム２０ａの位置が、第１の所定の範囲内にない場合、ホスト装置２０ｂがメモリシステム２０ａを認識すらできなくすることができる。その結果、第２の実施形態による第１情報処理装置１０は、第１の実施形態による第１情報処理装置１０よりも、メモリシステム２０ａが記憶するデータの外部への漏洩の可能性をさらに低減させることができる。つまり、第２の実施形態による第１情報処理装置１０は、第１の実施形態による第１情報処理装置１０よりも、さらにメモリシステム２０ａにおけるデータの秘匿性の向上を図ることができる。
【0088】
（第２の実施形態の第１変形例）
上述の第２の実施形態では、メモリシステム２０ａにおいて、通信処理装置２０４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈとして機能するものとして説明した。しかしながら、第２の実施形態の第１変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈの一部またはすべてが、ＣＰＵ２０１４またはＮＡＮＤコントローラ２０１６に備えられるものであってもよい。例えば、図１５に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈのすべてを備えるものであってもよい。また、例えば、図１６に示すように、ＮＡＮＤコントローラ２０１６が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈのすべてを備えるものであってもよい。また、例えば、図１７に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、および第１判定部２０４ｄを備え、ＮＡＮＤコントローラ２０１６が、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈを備えるものであってもよい。
上述の第２の実施形態では、メモリシステム２０ａにおいて、通信処理装置２０４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈとして機能するものとして説明した。しかしながら、第２の実施形態の第１変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈの一部またはすべてが、ＣＰＵ２０１４またはＮＡＮＤコントローラ２０１６に備えられるものであってもよい。例えば、図１５に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈのすべてを備えるものであってもよい。また、例えば、図１６に示すように、ＮＡＮＤコントローラ２０１６が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈのすべてを備えるものであってもよい。また、例えば、図１７に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、および第１判定部２０４ｄを備え、ＮＡＮＤコントローラ２０１６が、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈを備えるものであってもよい。
【0089】
（第２の実施形態の第２変形例）
また、第２の実施形態の第２変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈの一部またはすべてを、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別にメモリコントローラ２０１が備えるものであってもよい。例えば、図１８に示すように、メモリコントローラ２０１が、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別に取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈのすべてを備えるものであってもよい。なお、図１８では、ホストインターフェースコントローラ２０１１、ＲＡＭ２０１２、ＲＯＭ２０１３、およびＥＣＣ回路２０１５の記載を省略している。
また、第２の実施形態の第２変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈの一部またはすべてを、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別にメモリコントローラ２０１が備えるものであってもよい。例えば、図１８に示すように、メモリコントローラ２０１が、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別に取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、および起動部２０４ｈのすべてを備えるものであってもよい。なお、図１８では、ホストインターフェースコントローラ２０１１、ＲＡＭ２０１２、ＲＯＭ２０１３、およびＥＣＣ回路２０１５の記載を省略している。
【0090】
（第３の実施形態）
＜情報処理システムの構成＞
図１９は、第３の実施形態による情報処理システム１の構成の一例を示す図である。図１９に示すように、情報処理システム１は、第１情報処理装置１０と、第２情報処理装置２０（外部装置の一例）と、を備える。第１情報処理装置１０は、ネットワークＮＷを介して第２情報処理装置２０と接続され得る。第３の実施形態による情報処理システム１では、メモリシステム２０ａが第２情報処理装置２０からアクセス要求を受けた場合に、その要求と共に第２情報処理装置２０から送信される第２情報処理装置２０の位置データに基づいて、メモリシステム２０ａがデータの暗号化及び復号に係る情報を生成するか否かが判定される。
＜情報処理システムの構成＞
図１９は、第３の実施形態による情報処理システム１の構成の一例を示す図である。図１９に示すように、情報処理システム１は、第１情報処理装置１０と、第２情報処理装置２０（外部装置の一例）と、を備える。第１情報処理装置１０は、ネットワークＮＷを介して第２情報処理装置２０と接続され得る。第３の実施形態による情報処理システム１では、メモリシステム２０ａが第２情報処理装置２０からアクセス要求を受けた場合に、その要求と共に第２情報処理装置２０から送信される第２情報処理装置２０の位置データに基づいて、メモリシステム２０ａがデータの暗号化及び復号に係る情報を生成するか否かが判定される。
【0091】
＜第２情報処理装置の構成＞
図２０は、第３の実施形態による第２情報処理装置２０の構成の一例を示す図である。第２情報処理装置２０は、第１情報処理装置１０が記憶するデータにアクセスするための装置である。第２情報処理装置２０は、例えばラップトップＰＣのようなモバイル型の情報処理端末である。図２０に示すように、第２情報処理装置２０は、通信部１０１、処理部１０２、第１取得部１０３、特定部１０４、および署名部１０５を備える。通信部１０１、処理部１０２、第１取得部１０３、特定部１０４、および署名部１０５は、例えば、１つまたは複数のＣＰＵ（Central Processing Unit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（application specific integrated circuit）のような集積回路で構成され得る。また、第２情報処理装置２０は、アンテナ１０ａを備える。
図２０は、第３の実施形態による第２情報処理装置２０の構成の一例を示す図である。第２情報処理装置２０は、第１情報処理装置１０が記憶するデータにアクセスするための装置である。第２情報処理装置２０は、例えばラップトップＰＣのようなモバイル型の情報処理端末である。図２０に示すように、第２情報処理装置２０は、通信部１０１、処理部１０２、第１取得部１０３、特定部１０４、および署名部１０５を備える。通信部１０１、処理部１０２、第１取得部１０３、特定部１０４、および署名部１０５は、例えば、１つまたは複数のＣＰＵ（Central Processing Unit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（application specific integrated circuit）のような集積回路で構成され得る。また、第２情報処理装置２０は、アンテナ１０ａを備える。
【0092】
通信部１０１は、第１情報処理装置１０が備えるホスト装置２０ｂを介してメモリシステム２０ａと通信を行う。
【0093】
処理部１０２は、通信部１０１を介して、メモリシステム２０ａへデータを書き込む処理、または、メモリシステム２０ａからデータを読み出す処理を試みる。
【0094】
第１取得部１０３は、人工衛星からアンテナ１０ａを介して電波を受信する。
【0095】
特定部１０４は、第１取得部１０３が受信した電波に基づいて、第２情報処理装置２０の位置を特定する。例えば、特定部１０４は、第１の実施形態において特定部２０４ｂがＧＰＳを用いてメモリシステム２０ａの位置を特定した方法と同様に、第２情報処理装置２０の位置を特定する。すなわち、特定部１０４は、第１取得部１０３が４つの異なる人工衛星のそれぞれから受信した電波に基づいて、第２情報処理装置２０の位置を特定する。なお、位置は、例えば、緯度および経度によって示される。ただし、位置は、緯度および経度に加えて標高によって示されるものであってもよい。
【0096】
署名部１０５は、アクセス要求と共に第１情報処理装置１０に送信する第２情報処理装置２０の位置データに所定の署名データを付与する。例えば、署名部１０５は、ＲＳＡアルゴリズムに基づき、秘密鍵を用いて位置データに所定の署名データを付与する。秘密鍵は、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）ドングルなどのハードウェアセキュリティモジュール機器に格納される。そして、署名部１０５は、アクセス要求と共に、署名データを付与した位置データを第１情報処理装置１０に送信する。
【0097】
＜通信処理装置の構成＞
図２１は、第１情報処理装置１０が備える通信処理装置２０４の構成の一例を示す図である。通信処理装置２０４は、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊとして機能する。
図２１は、第１情報処理装置１０が備える通信処理装置２０４の構成の一例を示す図である。通信処理装置２０４は、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊとして機能する。
【0098】
第３判定部２０４ｉは、署名データが第２情報処理装置２０の署名データであるか否かを所定の公開鍵を用いて判定する。所定の公開鍵は、第２情報処理装置２０が署名データの付与に使用する秘密鍵と対を成す。すなわち、所定の公開鍵は、署名データを第３判定部２０４ｉが読み取り可能なデータに復号する公開鍵である。
【0099】
第１検証部２０４ｊは、署名データが第２情報処理装置２０の署名データであると第３判定部２０４ｉが判定した場合、メモリシステム２０ａの処理を継続させる。また、第１検証部２０４ｊは、署名データが第２情報処理装置２０の署名データでないと第３判定部２０４ｉが判定した場合、メモリシステム２０ａの処理を終了させる。
【0100】
第１検証部２０４ｊは、署名データが第２情報処理装置２０の署名データであると第３判定部２０４ｉが判定した場合、第２情報処理装置２０から受けた第２情報処理装置２０の位置データによって示される第２情報処理装置２０の位置が、第２の所定の範囲内にあるか否かを検証する。第２の所定の範囲は、第２情報処理装置２０がメモリシステム２０ａへアクセス可能な第２情報処理装置２０の位置として設定される。この第２の所定の範囲は、例えば、メモリシステム２０ａの動作開始時に、メモリチップ２０２１からＲＡＭ２０１２にロードされる。図２２は、第２の所定の範囲の一例を示す図である。図２２では、第２情報処理装置２０がメモリシステム２０ａへアクセス可能な緯度と経度に対して、緯度についての許容範囲と経度についての許容範囲とを規定することによって、第２の所定の範囲が示されている。第１検証部２０４ｊは、ＲＡＭ２０１２に書き込まれているこのような第２の所定の範囲に関する情報を読み出す。第１検証部２０４ｊは、読み出した第２の所定の範囲と、第２情報処理装置２０から受けた第２情報処理装置２０の位置データとを比較することによって、第２情報処理装置２０の位置が第２の所定の範囲内であるか否かを検証することができる。
【0101】
生成部２０４ｅは、第２情報処理装置２０の位置が第２の所定範囲内であると第１検証部２０４ｊが検証した場合に、データの暗号化及び復号に係る情報を生成する。
【0102】
例えば、ホスト装置２０ｂは、第２情報処理装置２０からデータの書き込み要求を受けると、メモリシステム２０ａにその書き込み要求を出力する。ＣＰＵ２０１４がホストＩ／Ｆコントローラ２０１１を介して書き込み要求を受け、第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証した場合、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいて暗号鍵を生成する。また、第２情報処理装置２０の位置が第２の所定の範囲内でないと第１検証部２０４ｊが検証した場合、生成部２０４ｅは、暗号鍵を生成しない。
【0103】
また、例えば、ホスト装置２０ｂは、第２情報処理装置２０からデータの読み出し要求を受けると、メモリシステム２０ａにその読み出し要求を出力する。ＣＰＵ２０１４がホストＩ／Ｆコントローラ２０１１を介して読み出し要求を受け、第２情報処理装置２０の位置が第２の所定範囲内であると第１検証部２０４ｊが検証した場合、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいて復号鍵を生成する。また、第２情報処理装置２０の位置が第２の所定の範囲内でないと第１検証部２０４ｊが検証した場合、生成部２０４ｅは、復号鍵を生成しない。
【0104】
アクセス処理部２０４ｆは、生成部２０４ｅがデータの暗号化及び復号に係る情報を生成した場合、生成部２０４ｅが生成したデータの暗号化及び復号に係る情報を用いて、ＮＡＮＤメモリ２０２へ書き込むデータをＣＰＵ２０１４が暗号化すること、または、ＮＡＮＤメモリ２０２から読み出したデータをＣＰＵ２０１４が復号すること、の少なくとも１つの処理を可能な状態にする。
【0105】
例えば、アクセス処理部２０４ｆは、生成部２０４ｅが暗号鍵を生成した場合、生成部２０４ｅが生成した暗号鍵をメモリコントローラ２０１に送信する。メモリコントローラ２０１のＣＰＵ２０１４は、暗号鍵を用いてＮＡＮＤメモリ２０２へ書き込む書き込みデータを暗号化する。そして、メモリコントローラ２０１のＮＡＮＤコントローラ２０１６は、暗号化したデータをＮＡＮＤメモリ２０２へ書き込む。
【0106】
また、例えば、アクセス処理部２０４ｆは、生成部２０４ｅが復号鍵を生成した場合、生成部２０４ｅが生成した復号鍵をメモリコントローラ２０１に送信する。メモリコントローラ２０１のＮＡＮＤコントローラ２０１６は、暗号化されたデータをＮＡＮＤメモリ２０２から読み出す。そして、メモリコントローラ２０１のＣＰＵ２０１４は、生成部２０４ｅが生成した復号鍵を用いて、ＮＡＮＤメモリ２０２から読み出された暗号化されたデータを復号する。
【0107】
＜メモリシステムが行う処理＞
次に、メモリシステム２０ａが行う処理について説明する。図２３は、メモリシステム２０ａの処理フローの一例を示す図である。
次に、メモリシステム２０ａが行う処理について説明する。図２３は、メモリシステム２０ａの処理フローの一例を示す図である。
【0108】
第２情報処理装置２０は、アクセス要求と共に、署名データを付与した位置データをホスト装置２０ｂに送信する。ホスト装置２０ｂは、アクセス要求と共に、署名データを付与した位置データをメモリシステム２０ａに送信する。
【0109】
通信処理装置２０４の第３判定部２０４ｉは、署名データが第２情報処理装置２０の署名データであるか否かを所定の公開鍵を用いて判定する（ステップＳ２１）。
【0110】
第３判定部２０４ｉは、署名データが第２情報処理装置２０の署名データでないと判定した場合（ステップＳ２１においてＮＯ）、処理を終了させる。
【0111】
また、署名データが第２情報処理装置２０の署名データであると第３判定部２０４ｉが判定した場合（ステップＳ２１においてＹＥＳ）、第１検証部２０４ｊは、第２情報処理装置２０から受けた第２情報処理装置２０の位置データによって示される第２情報処理装置２０の位置が第２の所定の範囲内であるか否かを検証する（ステップＳ２２）。
【0112】
具体的には、第１検証部２０４ｊは、ＲＡＭ２０１２に書き込まれている第２の所定の範囲に関する情報を読み出す。そして、第１検証部２０４ｊは、読み出した第２の所定の範囲と、第２情報処理装置２０から受けた第２情報処理装置２０の位置データとを比較する。
【0113】
第１検証部２０４ｊは、第２情報処理装置２０の位置が第２の所定の範囲内でないと検証した場合（ステップＳ２２においてＮＯ）、処理を終了する。
【0114】
第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証した場合（ステップＳ２２においてＹＥＳ）、生成部２０４ｅは、データの暗号化及び復号に係る情報を生成する（ステップＳ２３）。
【0115】
具体的には、第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証した場合、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいて暗号鍵を生成する。暗号鍵は、データの暗号化及び復号に係る情報の一例である。また、第１情報処理装置１０の位置が第２の所定の範囲内でないと第１検証部２０４ｊが検証した場合、生成部２０４ｅは、暗号鍵を生成しない。
【0116】
また、具体的には、第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証した場合、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいて復号鍵を生成する。復号鍵は、データの暗号化及び復号に係る情報の一例である。また、第２情報処理装置２０の位置が第２の所定の範囲内でないと第１検証部２０４ｊが検証した場合、生成部２０４ｅは、復号鍵を生成しない。
【0117】
アクセス処理部２０４ｆは、生成部２０４ｅがデータの暗号化及び復号に係る情報を生成した場合、生成部２０４ｅが生成したデータの暗号化及び復号に係る情報を用いて、ＮＡＮＤメモリ２０２へ書き込むデータをＣＰＵ２０１４が暗号化すること、または、ＮＡＮＤメモリ２０２から読み出したデータをＣＰＵ２０１４が復号すること、の少なくとも１つの処理を可能な状態にする（ステップＳ６）。
【0118】
＜利点＞
以上、第３の実施形態による情報処理システム１について説明した。情報処理システム１のメモリシステム２０ａにおいて、署名データが第２情報処理装置２０の署名データであると第３判定部２０４ｉが判定した場合、第１検証部２０４ｊは、第２情報処理装置２０から受けた第２情報処理装置２０の位置データが示す第２情報処理装置２０の位置が第２の所定の範囲内であるか否かを検証する。
以上、第３の実施形態による情報処理システム１について説明した。情報処理システム１のメモリシステム２０ａにおいて、署名データが第２情報処理装置２０の署名データであると第３判定部２０４ｉが判定した場合、第１検証部２０４ｊは、第２情報処理装置２０から受けた第２情報処理装置２０の位置データが示す第２情報処理装置２０の位置が第２の所定の範囲内であるか否かを検証する。
【0119】
メモリシステム２０ａをこのように構成することにより、第２情報処理装置２０からメモリシステム２０ａへ送信された第２情報処理装置２０の位置データに対する改ざんの有無を判定することができる。よって、第３の実施形態による情報処理システム１が備える第１情報処理装置１０は、第１～第２の実施形態による第１情報処理装置１０に比べて、メモリシステム２０ａが記憶するデータへアクセスできる条件がより制限される。その条件を満たさない場合には、データの暗号化及び復号に係る情報が生成されず、メモリシステム２０ａが記憶するデータへアクセスすることができない。その結果、第３の実施形態による第１情報処理装置１０は、第１～第２の実施形態による第１情報処理装置１０よりも、メモリシステム２０ａが記憶するデータの外部への漏洩の可能性をさらに低減させることができる。つまり、第３の実施形態による第１情報処理装置１０は、第１～第２の実施形態による第１情報処理装置１０よりも、さらにメモリシステム２０ａにおけるデータの秘匿性の向上を図ることができる。
【0120】
（第３の実施形態の第１変形例）
上述の第３の実施形態では、メモリシステム２０ａにおいて、通信処理装置２０４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊとして機能するものとして説明した。しかしながら、第３の実施形態の第１変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊの一部またはすべてが、ＣＰＵ２０１４またはＮＡＮＤコントローラ２０１６に備えられるものであってもよい。例えば、図２４に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊのすべてを備えるものであってもよい。また、例えば、図２５に示すように、ＮＡＮＤコントローラ２０１６が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊのすべてを備えるものであってもよい。また、例えば、図２６に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、および生成部２０４ｅを備え、ＮＡＮＤコントローラ２０１６が、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊを備えるものであってもよい。
上述の第３の実施形態では、メモリシステム２０ａにおいて、通信処理装置２０４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊとして機能するものとして説明した。しかしながら、第３の実施形態の第１変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊの一部またはすべてが、ＣＰＵ２０１４またはＮＡＮＤコントローラ２０１６に備えられるものであってもよい。例えば、図２４に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊのすべてを備えるものであってもよい。また、例えば、図２５に示すように、ＮＡＮＤコントローラ２０１６が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊのすべてを備えるものであってもよい。また、例えば、図２６に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、および生成部２０４ｅを備え、ＮＡＮＤコントローラ２０１６が、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊを備えるものであってもよい。
【0121】
（第３の実施形態の第２変形例）
また、第３の実施形態の第２変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊの一部またはすべてを、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別にメモリコントローラ２０１が備えるものであってもよい。例えば、図２７に示すように、メモリコントローラ２０１が、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別に取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊのすべてを備えるものであってもよい。なお、図２７では、ホストインターフェースコントローラ２０１１、ＲＡＭ２０１２、ＲＯＭ２０１３、およびＥＣＣ回路２０１５の記載を省略している。
また、第３の実施形態の第２変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊの一部またはすべてを、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別にメモリコントローラ２０１が備えるものであってもよい。例えば、図２７に示すように、メモリコントローラ２０１が、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別に取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、および第１検証部２０４ｊのすべてを備えるものであってもよい。なお、図２７では、ホストインターフェースコントローラ２０１１、ＲＡＭ２０１２、ＲＯＭ２０１３、およびＥＣＣ回路２０１５の記載を省略している。
【0122】
（第４の実施形態）
第４の実施形態による情報処理システム１では、第２情報処理装置２０からメモリシステム２０ａへアクセス可能な時間帯が制限されており、メモリシステム２０ａがその時間帯におけるアクセスであるか否かを検証する。
第４の実施形態による情報処理システム１では、第２情報処理装置２０からメモリシステム２０ａへアクセス可能な時間帯が制限されており、メモリシステム２０ａがその時間帯におけるアクセスであるか否かを検証する。
【0123】
＜情報処理システムの構成＞
図２８は、第４の実施形態による情報処理システム１の構成の一例を示す図である。情報処理システム１は、第１情報処理装置１０と、第２情報処理装置２０と、を備える。図２８に示すように、情報処理システム１は、サーバ３０と接続可能である。サーバ３０は、タイムスタンプを発行するタイムスタンプサーバである。タイムスタンプとは、信頼の置ける時刻に、あるデジタル情報に対し、変更、改ざんがあったかどうかを検知できる情報を付与し、その時刻以降に、そのデジタル情報の内容に変更・改ざんがあったかどうかを証明できるものである。
図２８は、第４の実施形態による情報処理システム１の構成の一例を示す図である。情報処理システム１は、第１情報処理装置１０と、第２情報処理装置２０と、を備える。図２８に示すように、情報処理システム１は、サーバ３０と接続可能である。サーバ３０は、タイムスタンプを発行するタイムスタンプサーバである。タイムスタンプとは、信頼の置ける時刻に、あるデジタル情報に対し、変更、改ざんがあったかどうかを検知できる情報を付与し、その時刻以降に、そのデジタル情報の内容に変更・改ざんがあったかどうかを証明できるものである。
【0124】
＜第２情報処理装置の構成＞
図２９は、第４の実施形態による第２情報処理装置２０の構成の一例を示す図である。図２９に示すように、第２情報処理装置２０は、通信部１０１、処理部１０２、第１取得部１０３、特定部１０４、署名部１０５、および第２取得部１０６を備える。また、第２情報処理装置２０は、アンテナ１０ａを備える。
図２９は、第４の実施形態による第２情報処理装置２０の構成の一例を示す図である。図２９に示すように、第２情報処理装置２０は、通信部１０１、処理部１０２、第１取得部１０３、特定部１０４、署名部１０５、および第２取得部１０６を備える。また、第２情報処理装置２０は、アンテナ１０ａを備える。
【0125】
第２取得部１０６は、サーバ３０からタイムスタンプを取得する。
【0126】
署名部１０５は、アクセス要求、第２情報処理装置２０の位置データと共に第１情報処理装置１０に送信するタイムスタンプに、所定の署名データを付与する。そして、署名部１０５は、アクセス要求、第２情報処理装置２０の位置データと共に、署名データを付与したタイムスタンプを第１情報処理装置１０に送信する。
【0127】
＜通信処理装置の構成＞
図３０は、通信処理装置２０４の構成の一例を示す図である。通信処理装置２０４は、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋとして機能する。
図３０は、通信処理装置２０４の構成の一例を示す図である。通信処理装置２０４は、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋとして機能する。
【0128】
第２検証部２０４ｋは、第２情報処理装置２０から受けたタイムスタンプにより示される時刻が所定の時刻の範囲内であるか否かを検証する。タイムスタンプは時刻情報の一例である。所定の時刻の範囲は、第２情報処理装置２０がメモリシステム２０ａへアクセス可能な時刻の範囲として設定される。この所定の時刻の範囲は、例えば、メモリシステム２０ａの動作開始時に、メモリチップ２０２１からＲＡＭ２０１２にロードされる。図３１は、所定の時刻の範囲の一例を示す図である。図３１では、第２情報処理装置２０がメモリシステム２０ａへアクセス可能な開始時刻と終了時刻とによって、所定の時刻の範囲が示されている。第２検証部２０４ｋは、ＲＡＭ２０１２に書き込まれているこのような所定の時刻の範囲（つまり、アクセス可能な開始時刻とアクセス可能な終了時刻）を読み出す。第２検証部２０４ｋは、読み出した所定の時刻の範囲と、第２情報処理装置２０から受けたタイムスタンプが示す時刻とを比較することによって、第２情報処理装置２０のタイムスタンプが示す時刻が所定の時刻の範囲内であるか否かを検証することができる。
【0129】
生成部２０４ｅは、第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証し、タイムスタンプにより示される時刻が所定の時刻の範囲内であると第２検証部２０４ｋが検証した場合に、データの暗号化及び復号に係る情報を生成する。
【0130】
例えば、ホスト装置２０ｂは、第２情報処理装置２０からデータの書き込み要求を受けると、メモリシステム２０ａにその書き込み要求を出力する。ＣＰＵ２０１４は、ホストＩ／Ｆコントローラ２０１１を介して書き込み要求を受ける。ＣＰＵ２０１４が書き込み要求を受け、第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証し、タイムスタンプが所定の時刻の範囲内であると第２検証部２０４ｋが検証した場合、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいて暗号鍵を生成する。暗号鍵はデータの暗号化及び復号に係る情報の一例である。また、ＣＰＵ２０１４が書き込み要求を受け、第２情報処理装置２０の位置が第２の所定の範囲内でないと第１検証部２０４ｊが検証した、または、タイムスタンプが所定の時刻の範囲内でないと第２検証部２０４ｋが検証した場合、生成部２０４ｅは、暗号鍵を生成しない。
【0131】
また、例えば、ホスト装置２０ｂは、第２情報処理装置２０からデータの読み出し要求を受けると、メモリシステム２０ａにその読み出し要求を出力する。ＣＰＵ２０１４は、ホストＩ／Ｆコントローラ２０１１を介して読み出し要求を受ける。ＣＰＵ２０１４が読み出し要求を受け、第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証し、タイムスタンプが所定の時刻の範囲内であると第２検証部２０４ｋが検証した場合、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいて復号鍵を生成する。復号鍵はデータの暗号化及び復号に係る情報の一例である。また、ＣＰＵ２０１４が読み出し要求を受け、第２情報処理装置２０の位置が第２の所定の範囲内でないと第１検証部２０４ｊが検証した、または、タイムスタンプが所定の時刻の範囲内でないと第２検証部２０４ｋが検証した場合、生成部２０４ｅは、復号鍵を生成しない。
【0132】
アクセス処理部２０４ｆは、生成部２０４ｅがデータの暗号化及び復号に係る情報を生成した場合、生成部２０４ｅが生成したデータの暗号化及び復号に係る情報を用いて、ＮＡＮＤメモリ２０２へ書き込むデータをＣＰＵ２０１４が暗号化すること、または、ＮＡＮＤメモリ２０２から読み出したデータをＣＰＵ２０１４が復号すること、の少なくとも１つの処理を可能な状態にする。
【0133】
例えば、アクセス処理部２０４ｆは、生成部２０４ｅが暗号鍵を生成した場合、生成部２０４ｅが生成した暗号鍵をメモリコントローラ２０１に送信する。メモリコントローラ２０１のＣＰＵ２０１４は、暗号鍵を用いてＮＡＮＤメモリ２０２へ書き込む書き込みデータを暗号化する。そして、メモリコントローラ２０１のＮＡＮＤコントローラ２０１６は、暗号化したデータをＮＡＮＤメモリ２０２へ書き込む。また、アクセス処理部２０４ｆは、生成部２０４ｅが復号鍵を生成した場合、生成部２０４ｅが生成した復号鍵をメモリコントローラ２０１に送信する。メモリコントローラ２０１のＮＡＮＤコントローラ２０１６は、暗号化されたデータをＮＡＮＤメモリ２０２から読み出す。そして、メモリコントローラ２０１のＣＰＵ２０１４は、生成部２０４ｅが生成した復号鍵を用いて、ＮＡＮＤメモリ２０２から読み出された暗号化されたデータを復号する。
【0134】
＜メモリシステムが行う処理＞
次に、メモリシステム２０ａが行う処理について説明する。図３２は、メモリシステム２０ａの処理フローの一例を示す図である。
次に、メモリシステム２０ａが行う処理について説明する。図３２は、メモリシステム２０ａの処理フローの一例を示す図である。
【0135】
第２情報処理装置２０は、アクセス要求、位置データと共に、署名データを付与したタイムスタンプをホスト装置２０ｂに送信する。ホスト装置２０ｂは、アクセス要求、位置データと共に、署名データを付与したタイムスタンプをメモリシステム２０ａに送信する。
【0136】
通信処理装置２０４の第３判定部２０４ｉは、署名データが第２情報処理装置２０の署名データであるか否かを所定の公開鍵を用いて判定する（ステップＳ３１）。
【0137】
第３判定部２０４ｉは、署名データが第２情報処理装置２０の署名データでないと判定した場合（ステップＳ３１においてＮＯ）、処理を終了させる。
【0138】
また、署名データが第２情報処理装置２０の署名データであると第３判定部２０４ｉが判定した場合（ステップＳ３１においてＹＥＳ）、第１検証部２０４ｊは、第２情報処理装置２０から受けた第２情報処理装置２０の位置データによって示される第２情報処理装置２０の位置が第２の所定の範囲内であるか否かを検証する（ステップＳ３２）。
【0139】
具体的には、第１検証部２０４ｊは、ＲＡＭ２０１２に書き込まれている第２の所定の範囲に関する情報を読み出す。そして、第１検証部２０４ｊは、読み出した第２の所定の範囲と、第２情報処理装置２０から受けた第２情報処理装置２０の位置データとを比較する。
【0140】
第１検証部２０４ｊは、第２情報処理装置２０の位置が第２の所定の範囲内でないと検証した場合（ステップＳ３２においてＮＯ）、処理を終了する。
【0141】
第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証した場合（ステップＳ３２においてＹＥＳ）、第２検証部２０４ｋは、第２情報処理装置２０から受けたタイムスタンプが所定の時刻の範囲内であるか否かを検証する（ステップＳ３３）。
【0142】
具体的には、第２検証部２０４ｋは、ＲＡＭ２０１２に書き込まれている所定の時刻の範囲に関する情報を読み出す。第２検証部２０４ｋは、読み出した所定の時刻の範囲と、第２情報処理装置２０から受けたタイムスタンプが示す時刻とを比較する。第２検証部２０４ｋは、タイムスタンプが示す時刻が所定の時刻の範囲内にあるか否かを検証する。
【0143】
第２検証部２０４ｋは、タイムスタンプが所定の時刻の範囲内でないと検証した場合（ステップＳ３３においてＮＯ）、処理を終了する。
【0144】
タイムスタンプが所定の時刻の範囲内あると第２検証部２０４ｋが検証した場合（ステップＳ３３においてＹＥＳ）、生成部２０４ｅは、データの暗号化及び復号に係る情報を生成する（ステップＳ２３）。
【0145】
具体的には、ホスト装置２０ｂは、第２情報処理装置２０からデータの書き込み要求を受けると、メモリシステム２０ａにその書き込み要求を出力する。ＣＰＵ２０１４は、ホストＩ／Ｆコントローラ２０１１を介して書き込み要求を受ける。ＣＰＵ２０１４が書き込み要求を受け、第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証し、第２情報処理装置２０から受けたタイムスタンプが所定の時刻の範囲内であると第２検証部２０４ｋが検証した場合、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいて暗号鍵を生成する。暗号鍵は、データの暗号化及び復号に係る情報の一例である。また、ＣＰＵ２０１４が書き込み要求を受け、第２情報処理装置２０の位置が第２の所定の範囲内でないと第１検証部２０４ｊが検証した場合、または、第２情報処理装置２０から受けたタイムスタンプが所定の時刻の範囲内でないと第２検証部２０４ｋが検証した場合、生成部２０４ｅは、暗号鍵を生成しない。
【0146】
また、具体的には、ホスト装置２０ｂは、第２情報処理装置２０からデータの読み出し要求を受けると、メモリシステム２０ａにその読み出し要求を出力する。ＣＰＵ２０１４は、ホストＩ／Ｆコントローラ２０１１を介して読み出し要求を受ける。ＣＰＵ２０１４が読み出し要求を受け、第２情報処理装置２０の位置が第２の所定の範囲内であると第１検証部２０４ｊが検証し、第２情報処理装置２０から受けたタイムスタンプが所定の時刻の範囲内であると第２検証部２０４ｋが検証した場合、生成部２０４ｅは、メモリシステム２０ａが存在する位置に基づいて復号鍵を生成する。復号鍵は、データの暗号化及び復号に係る情報の一例である。また、ＣＰＵ２０１４が読み出し要求を受け、第２情報処理装置２０の位置が第２の所定の範囲内でないと第１検証部２０４ｊが検証した場合、または、第２情報処理装置２０から受けたタイムスタンプが所定の時刻の範囲内でないと第２検証部２０４ｋが検証した場合、生成部２０４ｅは、復号鍵を生成しない。
【0147】
アクセス処理部２０４ｆは、生成部２０４ｅがデータの暗号化及び復号に係る情報を生成した場合、生成部２０４ｅが生成したデータの暗号化及び復号に係る情報を用いて、ＮＡＮＤメモリ２０２へ書き込むデータをＣＰＵ２０１４が暗号化すること、または、ＮＡＮＤメモリ２０２から読み出したデータをＣＰＵ２０１４が復号すること、の少なくとも１つの処理を可能な状態にする（ステップＳ６）。
【0148】
＜利点＞
以上、第４の実施形態による情報処理システム１について説明した。情報処理システム１のメモリシステム２０ａにおいて、第２検証部２０４ｋは、第２情報処理装置２０から受けたタイムスタンプが所定の時刻の範囲内であるか否かを検証する。
以上、第４の実施形態による情報処理システム１について説明した。情報処理システム１のメモリシステム２０ａにおいて、第２検証部２０４ｋは、第２情報処理装置２０から受けたタイムスタンプが所定の時刻の範囲内であるか否かを検証する。
【0149】
メモリシステム２０ａをこのように構成することにより、第２情報処理装置２０から受けたタイムスタンプが所定の時刻の範囲内でないと第２検証部２０４ｋが検証した場合、生成部２０４ｅは、データの暗号化及び復号に係る情報を生成しない。よって、第４の実施形態による第１情報処理装置１０は、第１～第３の実施形態による第１情報処理装置１０に比べて、メモリシステム２０ａが記憶するデータへアクセスできる条件がより制限される。その結果、第４の実施形態による第１情報処理装置１０は、第１～第３の実施形態による第１情報処理装置１０よりも、メモリシステム２０ａが記憶するデータの外部への漏洩の可能性をさらに低減させることができる。つまり、第４の実施形態による第１情報処理装置１０は、第１～第３の実施形態による第１情報処理装置１０よりも、さらにメモリシステム２０ａにおけるデータの秘匿性の向上を図ることができる。
【0150】
（第４の実施形態の第１変形例）
上述の第４の実施形態では、メモリシステム２０ａにおいて、通信処理装置２０４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋとして機能するものとして説明した。しかしながら、第４の実施形態の第１変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋの一部またはすべてが、ＣＰＵ２０１４またはＮＡＮＤコントローラ２０１６に備えられるものであってもよい。例えば、図３３に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋのすべてを備えるものであってもよい。また、例えば、図３４に示すように、ＮＡＮＤコントローラ２０１６が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋのすべてを備えるものであってもよい。また、例えば、図３５に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅおよびアクセス処理部２０４ｆを備え、ＮＡＮＤコントローラ２０１６が、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋを備えるものであってもよい。
上述の第４の実施形態では、メモリシステム２０ａにおいて、通信処理装置２０４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋとして機能するものとして説明した。しかしながら、第４の実施形態の第１変形例では、メモリシステム２０ａにおいて、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋの一部またはすべてが、ＣＰＵ２０１４またはＮＡＮＤコントローラ２０１６に備えられるものであってもよい。例えば、図３３に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋのすべてを備えるものであってもよい。また、例えば、図３４に示すように、ＮＡＮＤコントローラ２０１６が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋのすべてを備えるものであってもよい。また、例えば、図３５に示すように、ＣＰＵ２０１４が、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅおよびアクセス処理部２０４ｆを備え、ＮＡＮＤコントローラ２０１６が、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋを備えるものであってもよい。
【0151】
（第４の実施形態の第２変形例）
また、第４の実施形態の第２変形例では、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋの一部またはすべてを、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別にメモリコントローラ２０１が備えるものであってもよい。例えば、図３６に示すように、メモリコントローラ２０１が、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別に取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋのすべてを備えるものであってもよい。なお、図３６では、ホストインターフェースコントローラ２０１１、ＲＡＭ２０１２、ＲＯＭ２０１３、およびＥＣＣ回路２０１５の記載を省略している。
また、第４の実施形態の第２変形例では、取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋの一部またはすべてを、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別にメモリコントローラ２０１が備えるものであってもよい。例えば、図３６に示すように、メモリコントローラ２０１が、通信処理装置２０４、ＣＰＵ２０１４、およびＮＡＮＤコントローラ２０１６とは別に取得部２０４ａ、特定部２０４ｂ、署名部２０４ｃ、第１判定部２０４ｄ、生成部２０４ｅ、アクセス処理部２０４ｆ、第２判定部２０４ｇ、起動部２０４ｈ、第３判定部２０４ｉ、第１検証部２０４ｊ、および第２検証部２０４ｋのすべてを備えるものであってもよい。なお、図３６では、ホストインターフェースコントローラ２０１１、ＲＡＭ２０１２、ＲＯＭ２０１３、およびＥＣＣ回路２０１５の記載を省略している。
【0152】
上記の実施形態および変形例において、暗号鍵と復号鍵は別のものとして説明したが、別の実施形態では暗号鍵と復号鍵とは同一の鍵であってもよい。
【0153】
以上、いくつかの実施形態および変形例について説明したが、実施形態は上記例に限定されない。上述した実施形態および変形例は、互いに組み合わされて実現されてもよい。メモリコントローラ２０１の機能の一部または全部は、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）、またはＦＰＧＡ（Field Programmable Gate Array）などのハードウェア（回路部；circuitryを含む）によって実現されてもよい。また、本明細書における「第１」、「第２」などの序数は、説明の便宜上のものであり、順序を入れ替えて付け直されてもよい。
【0154】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0155】
１…情報処理システム、１０…第１情報処理装置、１０ａ…アンテナ、２０…第２情報処理装置、２０ａ…メモリシステム、２０ｂ…ホスト装置、３０…サーバ、１０１…通信部、１０２…処理部、１０３…第１取得部、１０４…特定部、１０５…署名部、１０６…第２取得部、２０１…メモリコントローラ、ＮＡＮＤメモリ、２０３…アンテナ、２０４ａ…取得部、２０４ｂ…特定部、２０４ｃ…署名部、２０４ｄ…第１判定部、２０４ｅ…生成部、２０４ｆ…アクセス処理部、２０４ｇ…第２判定部、２０４ｈ…起動部、２０４ｉ…第３判定部、２０４ｊ…第１検証部、２０４ｋ…第２検証部、２０１１…ホストＩ／Ｆコントローラ、２０１２…ＲＡＭ、２０１２ａ…判定電圧情報、２０１２ｂ…基準電圧情報、２０１３…ＲＯＭ、２０１４…ＣＰＵ、２０１５…ＥＣＣ回路、２０１６…ＮＡＮＤコントローラ、２０２１…メモリチップ、２０２１ａ…Ｉ／Ｏ信号処理回路、２０２１ｂ…制御信号処理回路、２０２１ｃ…チップ制御回路、２０２１ｄ…ＲＹ／ＢＹ生成回路、２０２１ｅ…コマンドレジスタ、２０２１ｆ…アドレスレジスタ、２０２１ｇ…ロウデコーダ、２０２１ｈ…カラムデコーダ、２０２１ｉ…データレジスタ、２０２１ｊ…センスアンプ、２０２１ｋ…メモリセルアレイ、ＢＬＫ…物理ブロック、ＭＴ…メモリセル、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】