知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022051108
(43)【公開日】2022-03-31
(54)【発明の名称】半導体装置及び半導体記憶装置
(51)【国際特許分類】
H01L 27/11573 20170101AFI20220324BHJP
H01L 27/11582 20170101ALI20220324BHJP
H01L 21/336 20060101ALI20220324BHJP
H01L 21/28 20060101ALN20220324BHJP
【ＦＩ】
H01L27/11573
H01L27/11582
H01L29/78 371
H01L21/28 301R
H01L21/28 301A
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2020157386
(22)【出願日】2020-09-18
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001092
【氏名又は名称】特許業務法人サクラ国際特許事務所
(72)【発明者】
【氏名】細田 達矢
(72)【発明者】
【氏名】成田 容久
【テーマコード（参考）】
4M104
5F083
5F101
【Ｆターム（参考）】
4M104AA01
4M104BB01
4M104BB40
4M104CC05
4M104GG10
4M104GG16
5F083EP17
5F083EP22
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083GA27
5F083JA02
5F083JA03
5F083JA04
5F083JA05
5F083JA12
5F083JA32
5F083JA35
5F083JA39
5F083JA40
5F083NA01
5F083PR03
5F083PR04
5F083PR40
5F083ZA01
5F101BA45
5F101BB02
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH14
(57)【要約】
【課題】ゲート電極のエッチング残渣を抑制した高品質な半導体装置を提供する。
【解決手段】実施形態の半導体装置におけるゲート電極１００は、ゲート絶縁層１２０上に設けられた、リンがドープされた多結晶半導体を含む第１層１３１、炭素がドープされた多結晶半導体を含む第２層１３２、及びリンがドープされた又は非ドープの多結晶半導体を含む第３層１３３を有する積層半導体層１３０と、層半導体層１３０上に配置された金属層１５０とを具備する。実施形態のゲート電極１０１において、第３層１３３のリン含有量は第１層１３１のリン含有量より少ない。
【選択図】図１
【解決手段】実施形態の半導体装置におけるゲート電極１００は、ゲート絶縁層１２０上に設けられた、リンがドープされた多結晶半導体を含む第１層１３１、炭素がドープされた多結晶半導体を含む第２層１３２、及びリンがドープされた又は非ドープの多結晶半導体を含む第３層１３３を有する積層半導体層１３０と、層半導体層１３０上に配置された金属層１５０とを具備する。実施形態のゲート電極１０１において、第３層１３３のリン含有量は第１層１３１のリン含有量より少ない。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられ、リンがドープされた多結晶半導体を含む第１層、炭素がドープされた多結晶半導体を含む第２層、及びリンがドープされた又は非ドープの多結晶半導体を含む第３層を有する積層半導体層と、
前記積層半導体層上に配置された金属層とを具備し、
前記第３層のリン含有量が、前記第１層のリン含有量より少ない、半導体装置。
前記ゲート絶縁層上に設けられ、リンがドープされた多結晶半導体を含む第１層、炭素がドープされた多結晶半導体を含む第２層、及びリンがドープされた又は非ドープの多結晶半導体を含む第３層を有する積層半導体層と、
前記積層半導体層上に配置された金属層とを具備し、
前記第３層のリン含有量が、前記第１層のリン含有量より少ない、半導体装置。
【請求項2】
前記金属層は、前記積層半導体層側から順に配置された、タングステンシリサイド層と窒化チタン層とを有する積層体を備え、
さらに、前記第３層と前記積層体との間に配置された酸化物層を具備する、請求項１に記載の半導体装置。
さらに、前記第３層と前記積層体との間に配置された酸化物層を具備する、請求項１に記載の半導体装置。
【請求項3】
前記金属層は、前記積層半導体層側から順に配置された、チタン層と窒化チタン層とタングステン層とを有する積層体を備える、請求項１に記載の半導体装置。
【請求項4】
前記半導体層の上面に設けられたＮ型の第１ウェル領域及びＰ型の第２ウェル領域と、
前記第１ウェル領域に設けられたＰＭＯＳトランジスタと、
前記第２ウェル領域に設けられたＮＭＯＳトランジスタとを具備し、
前記ＮＭＯＳトランジスタが前記積層半導体層を含む、請求項１ないし請求項３のいずれか１項に記載の半導体装置。
前記第１ウェル領域に設けられたＰＭＯＳトランジスタと、
前記第２ウェル領域に設けられたＮＭＯＳトランジスタとを具備し、
前記ＮＭＯＳトランジスタが前記積層半導体層を含む、請求項１ないし請求項３のいずれか１項に記載の半導体装置。
【請求項5】
前記ＮＭＯＳトランジスタは、さらに前記第２ウェル領域の上面に設けられた、Ｎ型の第１拡散層及び第２拡散層を有し、
前記積層半導体層は、前記第１拡散層と前記第２拡散層との間の前記第２ウェル領域上に設けられた前記ゲート絶縁膜上に配置されている、請求項４に記載の半導体装置。
前記積層半導体層は、前記第１拡散層と前記第２拡散層との間の前記第２ウェル領域上に設けられた前記ゲート絶縁膜上に配置されている、請求項４に記載の半導体装置。
【請求項6】
半導体基板上に設けられたメモリセルトランジスタと、
前記メモリセルトランジスタを制御する周辺回路とを備え、
前記周辺回路は請求項５に記載の半導体装置を具備する、半導体記憶装置。
前記メモリセルトランジスタを制御する周辺回路とを備え、
前記周辺回路は請求項５に記載の半導体装置を具備する、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体記憶装置に関する。
【背景技術】
【0002】
半導体メモリデバイスを高集積化するために、メモリセルを三次元に積み上げた三次元積層型不揮発性メモリデバイスが提案されている。三次元積層型不揮発性メモリデバイスでは、例えばメモリセルアレイとメモリセルの制御回路となる周辺回路とを積層した構造を有している。周辺回路には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等が用いられている。ＣＭＯＳに用いられるトランジスタは、その製造工程等により特性が劣化してしまうことがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第７２５３４６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、特性を安定して高めることを可能にした半導体装置及び半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、半導体層上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられ、リンがドープされた多結晶半導体を含む第１層、炭素がドープされた多結晶半導体を含む第２層、及びリンがドープされた又は非ドープの多結晶半導体を含む第３層を有する積層半導体層と、前記積層半導体層上に配置された金属層とを具備し、前記第３層のリン含有量が、前記第１層のリン含有量より少ない。
【図面の簡単な説明】
【0006】
【図1】実施形態の半導体装置におけるゲート電極を示す断面図である。
【図4】実施形態の半導体装置としてのＣＭＯＳＦＥＴを示す断面図である。
【図8】実施形態の半導体記憶装置の構成を示すブロック図である。
【図10】実施形態の半導体記憶装置を示す断面図である。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体装置及び半導体記憶装置について、図面を参照して説明する。なお、各実施形態において、実質的に同一の構成部位には同一の符号を付し、その説明を一部省略する場合がある。図面は模式的なものであり、厚さと平面寸法との関係、各部の厚さの比率等は現実のものとは異なる場合がある。
【0008】
（第１の実施形態／ゲート電極）
図１は実施形態の半導体装置におけるゲート電極の構造を示す断面図である。図１に示されるゲート電極１００は、半導体基板１１０の一方の面上に形成されたゲート絶縁層１２０上に設けられている。半導体基板１１０としては、例えばシリコン基板が用いられる。ゲート絶縁層１２０には、例えば酸化シリコン（ＳｉＯ）が用いられる。ゲート電極１００は、３層構造の積層半導体層１３０と金属層１５０、必要に応じてＴＳＩ層１４０とを備えている。
図１は実施形態の半導体装置におけるゲート電極の構造を示す断面図である。図１に示されるゲート電極１００は、半導体基板１１０の一方の面上に形成されたゲート絶縁層１２０上に設けられている。半導体基板１１０としては、例えばシリコン基板が用いられる。ゲート絶縁層１２０には、例えば酸化シリコン（ＳｉＯ）が用いられる。ゲート電極１００は、３層構造の積層半導体層１３０と金属層１５０、必要に応じてＴＳＩ層１４０とを備えている。
【0009】
ゲート絶縁層１２０の上には、３層構造の積層半導体層１３０が形成されている。積層半導体層１３０は、ゲート絶縁層１２０に近い側から順に、リン（Ｐ）がドープされた多結晶半導体を含む第１層１３１と、炭素（Ｃ）がドープされた多結晶半導体を含む第２層１３２と、Ｐがドープされた又は非ドープの多結晶半導体を含む第３層１３３とを有している。積層半導体層１３０の第１層１３１、第２層１３２、第３層１３３における多結晶半導体としては、例えばポリシリコンが用いられる。
【0010】
第２層１３２にドープされているＣは、Ｐを捕捉して相互拡散を抑制する作用を有する。しかし、後述の製造工程（図２）に示すように、エッチング残りを抑制するために酸化膜１６０が形成されるが、第２層１３２の直上に酸化膜１６０が形成されると、酸化膜１６０が剥離し難くなる。そこで、第２層１３２の上に第３層１３３を介在させることによって、酸化膜１６０の剥離を促進している。
【0011】
第３層１３３は、積層半導体層１３０と後述する金属層１５０との界面の抵抗上昇を抑える作用を有する。しかし、第３層１３３におけるＰドープ量が多すぎると、後述する酸化層としてのＴＳＩ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ Ｉｎｓｅｒｔｉｏｎ）層１４０の増速酸化が促進される。そこで、第３層１３３のＰドープ量は第１層１３１のＰドープ量よりも少なく設定される。すなわち、第３層１３３リン含有量は、第１層１３１のリン含有量より少ない。
【0012】
積層半導体層１３０の第３層１３３の上には、必要に応じてＴＳＩ層１４０が形成されている。ＴＳＩ層１４０は、後述する金属層１５０への不純物拡散を防ぐ作用を有する。ＴＳＩ層１４０には、例えば酸化シリコン（ＳｉＯ）が用いられる。ただし、金属層１５０の構成材料によっては、図２に示すように、ＴＳＩ層１４０を省き、積層半導体層１３０上に直接金属層１５０を設けてもよい。
【0013】
ＴＳＩ層１４０上には金属層１５０が形成されている。金属層１５０としては、例えばタングステンシリサイド（ＷＳｉ）／窒化チタン（ＴｉＮ）、又はチタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）を、ＴＳＩ層１４０に近い側からこの順で積層した積層体を用いることができる。
【0014】
金属層１５０がＷＳｉ／ＴｉＮであると、界面のＷＳｉに不純物が拡散するおそれがある。そのため、ＴＳＩ層１４０を介在させることが好ましい。ただし、金属層１５０がＴｉ／ＴｉＮ／Ｗである場合は、界面にＷが存在しないため、ＴＳＩ層１４０は必ずしも必要ではない。図２に示すゲート電極１００は、例えば金属層１５０としてＴｉ／ＴｉＮ／Ｗの積層膜を有しており、ＴＳＩ層１４０の形成が省かれている。
【0015】
上記したゲート電極１００は、例えば以下のようにして製造される。ゲート電極１００の製造工程を図３にしたがって述べる。図３（ａ）に示すように半導体基板１１０を用意する。図３（ｂ）に示すように、半導体基板１１０の一方の面上にゲート絶縁層１２０を成膜する。
【0016】
次いで、図３（ｃ）に示すように、ゲート絶縁層１２０の上に、順に第１層１３１、第２層１３２、第３層１３３を成膜して積層半導体層１３０を形成する。図３（ｄ）に示すように、第３層１３３の上に酸化膜１６０を成膜する。酸化膜１６０には、例えば酸化シリコン（ＳｉＯ）が用いられる。
【0017】
そして、酸化膜１６０を成膜した後、図３（ｅ）に示ように、酸化膜１６０と共に第３層１３３の上層部分１３３ａを除去する。除去方法としては、機械的エッチング（ＣＭＰ）又は化学的エッチングが用いられる。化学的エッチングは、例えばＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、又はウエットエッチングが用いられる。また、これらの除去方法のうち、複数の除去方法を組み合わせて用いても構わない。
【0018】
次に、図３（ｆ）に示すように、第３層１３３の上にＴＳＩ層１４０を成膜し、その上に金属層１５０を成膜して、図１に示すゲート電極１００が得られる。図２に示すゲート電極１００は、第３層１３３上に直接金属層１５０を成膜することにより得られる。
【0019】
（第２の実施形態／半導体装置）
第２の実施形態としての半導体装置は、例えばＣＭＯＳＦＥＴである。図４は、第２の実施形態の一例を示す断面図である。図４に示すＣＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳトランジスタ（ＴｒＮ）」と記す場合がある。）とＰチャネルＭＯＳＦＥＴ（以下「ＰＭＯＳトランジスタ（ＴｒＰ）」と記す場合がある。）とを有する。なお、図４におけるＸ方向をゲート幅方向、Ｙ方向をゲート長方向、Ｚ方向をＸ方向及びＹ方向と交差する方向として説明する。
第２の実施形態としての半導体装置は、例えばＣＭＯＳＦＥＴである。図４は、第２の実施形態の一例を示す断面図である。図４に示すＣＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳトランジスタ（ＴｒＮ）」と記す場合がある。）とＰチャネルＭＯＳＦＥＴ（以下「ＰＭＯＳトランジスタ（ＴｒＰ）」と記す場合がある。）とを有する。なお、図４におけるＸ方向をゲート幅方向、Ｙ方向をゲート長方向、Ｚ方向をＸ方向及びＹ方向と交差する方向として説明する。
【0020】
半導体基板１１０の表面近傍には、Ｐ型ウェル領域ＰＷと、Ｎ型ウェル領域ＮＷと、Ｎ型ウェル領域ＮＷとＰ型ウェル領域ＰＷとを電気的に分離するための素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩには、例えば酸化シリコン（ＳｉＯ）が用いられる。
【0021】
Ｐ型ウェル領域ＰＷにはＮＭＯＳトランジスタＴｒＮが設けられ、Ｎ型ウェル領域ＮＷにはＰＭＯＳトランジスタＴｒＰが設けられる。
【0022】
ＮＭＯＳトランジスタＴｒＮのゲート電極ＧＣｎとして、上記したゲート電極１００が用いられる。金属層１５０の上面は、絶縁層５５で覆われている。金属層１５０の側面は、絶縁層５６ｎで覆われている。絶縁層５６ｎは、ＮＭＯＳトランジスタＴｒＮのゲート電極１００のサイドウォールとして機能する。絶縁層５５は一部開口されており、ゲート電極１００は絶縁層５５の開口を介してコンタクトプラグＣ０に接続されている。
【0023】
また、Ｐ型ウェル領域ＰＷにはｎ＋不純物拡散領域ＮＰ１及びＮＰ２が設けられており、例えばリン（Ｐ）がドープされている。ｎ＋不純物拡散領域ＮＰ１は、ｎ＋不純物拡散領域ＮＰ２とＹ方向に離れて配置される。ｎ＋不純物拡散領域ＮＰ１及びＮＰ２は、ＮＭＯＳトランジスタＴｒＮのソース（ソース拡散層）及びドレイン（ドレイン拡散層）として機能する。ｎ＋不純物拡散領域ＮＰ１及びＮＰ２は、コンタクトプラグＣＳにそれぞれ接続されている。
【0024】
コンタクトプラグＣＳ、Ｃ０は、コンタクトホールの底面及び側面に形成された導電層５８と、導電層５８と接するようにコンタクトホール内に埋め込まれた導電層５９とを有する。導電層５８はバリアメタルとして機能し、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）の積層構造が用いられる。導電層５９には、例えばタングステン（Ｗ）が用いられる。
【0025】
一方、ＰＭＯＳトランジスタＴｒＰは、特に限定されるものではなく、一般的な構造が適用される。例えば、Ｎ型ウェル領域ＮＷの表面近傍には、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２がＹ方向に離れて設けられており、それらの間の領域にゲート電極ＧＣｐのゲート絶縁層１２０ｐが設けられている。ｐ＋不純物拡散領域ＰＰ１及びＰＰ２は、例えば、ボロン（Ｂ）がドープされている。ｐ＋不純物拡散領域ＰＰ１及びＰＰ２は、ＰＭＯＳトランジスタＴｒＰのソース（ソース拡散層）及びドレイン（ドレイン拡散層）として機能する。
【0026】
また、ボロン（Ｂ）ドープポリシリコン層１８０が、ゲート絶縁層１２０ｐと金属層１５０ｐとの間に設けられている。さらに、金属層１５０ｐの上面は、絶縁層５５で覆われている。金属層１５０ｐの側面は、絶縁層５６ｐで覆われている。絶縁層５６ｐは、ＰＭＯＳトランジスタ（ＴｒＰ）のゲート電極ＧＣｐのサイドウォールとして機能する。絶縁層５５は一部開口されており、ゲート電極ＧＣｐは絶縁層５５の開口を介して、コンタクトプラグＣ０に接続されている。ｐ＋不純物拡散領域ＰＰ１及びＰＰ２は、コンタクトプラグＣＳにそれぞれ接続されている。
【0027】
コンタクトプラグＣＳ及びＣ０の上面には、導電体層（図４では図示せず、図１０の符号Ｄ０）が接続される。この導電体層は、図４に図示するＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮと、他のトランジスタ又は外部接続端子との間の配線として機能する。
【0028】
コンタクトプラグＣＳは、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰのソース又はドレインと導電体層との間に設けられる導電体層である。コンタクトプラグＣ０は、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰのゲート電極と導電体層との間に設けられる導電体層である。ｎ＋不純物拡散領域ＮＰ１及びＮＰ２とｐ＋不純物拡散領域ＰＰ１及びＰＰ２の各々は、コンタクトプラグＣＳを介して導電体層に電気的に接続される。また、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰは、絶縁層３１で覆われている。
【0029】
上記したＣＭＯＳＦＥＴは、例えば以下のようにして製造される。ＣＭＯＳＦＥＴの製造工程について、図５、図６、及び図７を参照して述べる。まず、図５（ａ）に示すように半導体基板１１０を用意し、図５（ｂ）に示すように、その一方の面上にゲート絶縁層１２０を成膜する。なお、図４に示したＰ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２の図示は省略されている。
【0030】
図５（ｃ）に示すように、ゲート絶縁層１２０の上に、順に第１層１３１、第２層１３２、第３層１３３を成膜して積層半導体層１３０を形成する。図５（ｄ）に示すように、第３層１３３の上に酸化膜１６０を成膜する。酸化膜１６０は、例えば熱酸化により形成される。
【0031】
次いで、図５（ｅ）に示すように、ストッパ層１７０を成膜する。ストッパ層１７０には、例えば窒化シリコン（ＳｉＮ）が用いられる。図５（ｆ）に示すように、後にＰＭＯＳトランジスタＴｒＰを形成する側を除去する。除去方法としては、例えばＲＩＥが用いられる。
【0032】
図６（ｇ）に示すように、ＰＭＯＳトランジスタＴｒＰのゲート絶縁層１２０ｐを成膜し、その上にボロン（Ｂ）ドープポリシリコン層１８０を成膜する。Ｂドープポリシリコン層１８０は、後にＰＭＯＳトランジスタＴｒＰを形成する側（ＰＭＯＳトランジスタＴｒＰ側）にあるゲート絶縁層１２０ｐ上だけでなく、後にＮＭＯＳトランジスタＴｒＮが設けられる側（ＮＭＯＳトランジスタＴｒＮ側）にあるストッパ層１７０上にも成膜する。図６（ｈ）に示すように、Ｂドープポリシリコン層１８０上に、ストッパ層１９０を成膜する。例えば、ストッパ層１９０にはＳｉＮが用いられる。
【0033】
図６（ｉ）に示すように、ＲＩＥによりＮＭＯＳトランジスタＴｒＮ側のＢドープポリシリコン層１８０を除去する。図６（ｊ）に示すように、ＮＭＯＳトランジスタＴｒＮとＰＭＯＳトランジスタＴｒＰとを分離するＳＴＩ溝２００を形成する。
【0034】
図７（ｋ）に示ように、ＳＴＩ溝２００内に充填物２０１を充填する。充填物２０１には、例えばＳｉＯが用いられる。ＳＴＩ溝２００に充填物２０１を充填した後、ストッパ層１７０の一部、ストッパ層１９０の一部、及び充填物２０１の一部を除去する。除去方法としては、ＣＭＰが用いられる。図７（ｌ）に示すように、ＮＭＯＳトランジスタＴｒＮ側のストッパ層１７０及びＰＭＯＳトランジスタＴｒＰ側のストッパ層１９０を除去する。除去方法としては、ウエットエッチングが用いられる。
【0035】
図７（ｍ）に示すように、ＮＭＯＳトランジスタＴｒＮの酸化膜１６０及び３層多結晶半導体層１３０の第３層１３３の上層部分を除去する。除去方法としては、ウエットエッチングが用いられる。図７（ｎ）に示ように、ＮＭＯＳトランジスタＴｒＮ側の第３層１３３上とＰＭＯＳトランジスタＴｒＰ側のＢドープポリシリコン層１８０上に、ＴＳＩ層１４０を成膜する。図７（ｏ）に示すように、ＴＳＩ層１４０上に金属層１５０を成膜する。
【0036】
図示は省略したが、金属層１５０をＮＭＯＳトランジスタＴｒＮ側とＰＭＯＳトランジスタＴｒＰ側とに分離する等、ＮＭＯＳトランジスタＴｒＮ側とＰＭＯＳトランジスタＴｒＰの形成に必要な工程を追加して、ＣＭＯＳＦＥＴが作製される。
【0037】
上記した製造工程の工程（ｅ）において、第３層１３３を成膜することなく、第２層１３２上に直接ストッパ（ＳｉＮ）層１７０を成膜すると、その後の工程で熱を受けた際に第２層１３２とストッパ層１７０との界面に異常酸化が生じる場合がある。この異常酸化は、第１層１３１にドープされているリン（Ｐ）が第２層１３２に含まれるＣによりトラップされることに起因するものと考えられ、ＳＴＩ（充填物２０１）の形成後のエッチング（工程（ｌ））時にエッチング残渣等が生じる。このエッチング残渣は、トランジスタのリーク電流の増大の原因となる場合がある。また、エッチング残渣は、ゲート電極１００（ＧＣｎ）間のショート等の原因となり、製造歩留りを低下させる要因となる。
【0038】
そこで、実施形態のゲート電極１００においては、第１層１３１よりＰ濃度が低い第３層１３３を第２層１３２上に設けている。第３層１３３には、低濃度のＰドープ又は非ドープのポリシリコン等を用いているため、熱工程におけるＰの偏析等を抑制することができる。これによって、エッチング残渣の発生を防ぐことができる。その結果、エッチング残渣に起因する欠陥の発生を抑制することができ、トランジスタ性能を高めることができる。さらに、エッチング残渣を減らすことで、トランジスタの歩留まりも高めることができる。
【0039】
（第３の実施形態／半導体記憶装置）
第２の実施形態の半導体装置としてのＣＭＯＳＦＥＴは、例えばメモリセルトランジスタを半導体基板上に三次元に積層した三次元積層型不揮発性メモリデバイスの制御回路等に用いられる。ただし、第２の実施形態の半導体装置の用途はそれに限られるものではなく、各種の半導体装置に用いられることができる。第３の実施形態の半導体記憶装置として三次元積層型ＮＡＮＤ型フラッシュメモリについて、図８、図９、及び図１０を参照して述べる。
第２の実施形態の半導体装置としてのＣＭＯＳＦＥＴは、例えばメモリセルトランジスタを半導体基板上に三次元に積層した三次元積層型不揮発性メモリデバイスの制御回路等に用いられる。ただし、第２の実施形態の半導体装置の用途はそれに限られるものではなく、各種の半導体装置に用いられることができる。第３の実施形態の半導体記憶装置として三次元積層型ＮＡＮＤ型フラッシュメモリについて、図８、図９、及び図１０を参照して述べる。
【0040】
図８は、第３の実施形態の三次元積層型ＮＡＮＤ型フラッシュメモリの全体構成を示すグロック図である。図８に示されるように、半導体記憶装置１は、例えば外部のメモリコントローラ２によって制御される。半導体記憶装置１は、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
【0041】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタ（以下、「メモリセル」と記す場合がある。）の集合体であり、例えばデータの消去単位として使用される。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【0042】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0043】
シーケンサ１３は、半導体記憶装置１の全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
【0044】
ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。
【0045】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0046】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0047】
半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイスをサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【0048】
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。
【0049】
レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。
【0050】
入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【0051】
以上説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体装置としては、例えばＳＤカードのようなメモリカードや、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等が挙げられる。
【0052】
次に、メモリセルアレイ１０の回路構成について、図９を用いて説明する。図９の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの回路構成も同じである。図９に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【0053】
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
【0054】
メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。以下、メモリセルトランジスタＭＣ０～ＭＣ７のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。以下、実施形態では、ＭＯＮＯＳ型を例として説明する。
【0055】
選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用される。各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。直列に接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端は、選択トランジスタＳＴ２のドレインに接続される。
【0056】
同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。メモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0057】
以上で説明したメモリセルアレイ１０の回路構成において、同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに共通接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で共通接続される。
【0058】
なお、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【0059】
次に、メモリセルアレイ１０の断面構成について、図１０を用いて説明する。図１０に示すように、半導体基板１００上には、絶縁層３１が形成される。絶縁層３１には、例えば酸化シリコン（ＳｉＯ）が用いられる。絶縁層３１内には、回路領域ＵＡが設けられ、絶縁層３１上にメモリセルアレイ１０が設けられている。回路領域ＵＡには、例えばセンスアンプモジュール１６等に用いられる回路が形成される。
【0060】
まず、メモリセルアレイ１０の構成について説明する。絶縁層３１上には、ソース線ＳＬとして機能する導電体層３２が設けられる。例えば、導電体層３２は、半導体基板１００に略平行なＸＹ平面に沿って広がった板状に形成される。導電体層３２は、導電材料を用いて形成され、導電材料には例えば金属材料または半導体材料等を含む。
【0061】
導電体層３２上には、１１層の絶縁層３３と１０層の導電体層３４とが交互に積層される。絶縁層３３には、例えばＳｉＯが用いられる。１０層の導電体層３４は、例えば下方から順に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。例えば、導電体層３４はＸ方向に延伸する板状に形成される。導電体層３４は、導電材料を用いて形成され、導電材料は例えば金属材料を含む。
【0062】
１０層の導電体層３４を貫通（通過）し、底面が導電体層３２に達する複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、半導体基板１００に略垂直でありかつＸ及びＹ方向と交差するＺ方向に沿って延伸する。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、ブロック絶縁膜３５、電荷蓄積層３６、トンネル絶縁膜３７、半導体層３８、コア層３９、及びキャップ層４０を含む。
【0063】
より具体的には、１０層の導電体層３４を貫通して、底面が導電体層３２に達するように、メモリピラーＭＰに対応するホールが形成される。ホールの側面にはブロック絶縁膜３５、電荷蓄積層３６、及びトンネル絶縁膜３７が順次積層されている。そして、側面がトンネル絶縁膜３７に接し、底面が導電体層３２に接するように半導体層３８が形成されている。半導体層３８は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層３８は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層３８内にはコア層３９が設けられている。そして、半導体層３８及びコア層３９上には、側面がトンネル絶縁膜３７に接するキャップ層４０が形成されている。
【0064】
ブロック絶縁膜３５、トンネル絶縁膜３７、及びコア層３９には、例えば、ＳｉＯが用いられる。電荷蓄積層３６には、例えば窒化シリコン（ＳｉＮ）が用いられる。半導体層３８及びキャップ層４０には、例えばポリシリコンが用いられる。
【0065】
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７としてそれぞれ機能する８層の導電体層３４とが組み合わされ、メモリセルトランジスタＭＣ０～ＭＣ７として機能する。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤ及びＳＧＳとしてそれぞれ機能する２層の導電体層３４とが組み合わされ、選択トランジスタＳＴ１及びＳＴ２として機能する。
【0066】
キャップ層４０上には、コンタクトプラグＣＰが形成される。コンタクトプラグＣＰ上には、ビット線ＢＬとして機能する導電体層（不図示）が形成される。コンタクトプラグＣＰは、導電材料を用いて形成され、導電材料には、例えば、金属材料が用いられる。
【0067】
なお、図１０の例では、３つのメモリピラーＭＰがＹ方向に沿って配置されているが、メモリピラーＭＰは、任意に配置され得る。
【0068】
回路領域ＵＡは、上記のＰＭＯＳトランジスタＴｒＰとＮＭＯＳトランジスタＴｒＮとを有する半導体装置を含む。上記したように、エッチング残渣に起因する欠陥の発生を抑制することができる。
【0069】
なお、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮは、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等に用いられてもよい。
【0070】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0071】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、５８、５９…導電体層、３５…ブロック絶縁膜、３６…電荷蓄積層、３７…トンネル絶縁膜、１００…ゲート電極、１１０…半導体基板、１２０、１２０ｐ…ゲート絶縁層、１３０…３層多結晶半導体層、１３１…第１層、１３２…第２層、１３３…第３層。１４０…ＴＳＩ層、１５０、１５０ｐ…金属層、１６０…酸化膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】