特開 2022-51180 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022051180

(43)【公開日】2022-03-31

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220324BHJP

   H01L 21/336 20060101ALI20220324BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2020157519

(22)【出願日】2020-09-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】野島 和弘

(72)【発明者】

【氏名】柚木 幸平

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER22

5F083GA02

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083JA39

5F083KA01

5F083KA11

5F083LA16

5F083LA21

5F083MA06

5F083MA19

5F083MA20

5F083ZA28

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

(57)【要約】

【課題】 安定な構造を有する半導体記憶装置を提供する。
【解決手段】 実施形態に係る半導体記憶装置は、複数の導電層と複数の絶縁層とが第１の方向に交互に積層された構造を有する積層体１０と、それぞれが積層体内を第１の方向に延伸する半導体層を含む複数のピラー構造２０と、それぞれが積層体内を第１の方向及び第２の方向に延伸し、複数のピラー構造を第３の方向で複数のグループに区画する複数の区画構造３０と、積層体の上端から積層体の上端と下端との間の位置まで延伸する中間構造４０とを備え、区画構造は、少なくとも２つの第１の部分３１ａ及び少なくとも１つの第２の部分３１ｂを含む第１の区画構造３１を含み、第１の部分は、積層体の上端から下端まで延伸し、第２の部分は、積層体の上端から積層体の上端と下端との間の位置まで延伸している。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

複数の導電層と複数の絶縁層とが第１の方向に交互に積層された構造を有する積層体と、
それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
それぞれが前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し、前記複数のピラー構造を前記第１及び第２の方向と交差する第３の方向で複数のグループに区画する複数の区画構造と、
前記第３の方向で隣り合った前記区画構造間に設けられ、前記積層体の上端から前記積層体の上端と下端との間の位置まで延伸する中間構造と、
を備える半導体記憶装置であって、
前記区画構造は、前記第２の方向に配列された少なくとも２つの第１の部分及び少なくとも１つの第２の部分を含む第１の区画構造を含み、
前記第１の部分は、前記積層体の上端から下端まで延伸し、
前記第２の部分は、前記第２の方向で隣り合った前記第１の部分間に位置し、前記積層体の上端から前記積層体の上端と下端との間の位置まで延伸している
ことを特徴とする半導体記憶装置。

【請求項2】

前記第２の部分の下端の前記第１の方向の位置は、前記中間構造の下端の前記第１の方向の位置に対応している
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項3】

複数の導電層と複数の絶縁層とが第１の方向に交互に積層された構造を有する積層体と、
それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
それぞれが前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し、前記複数のピラー構造を前記第１及び第２の方向と交差する第３の方向で複数のグループに区画する複数の区画構造と、
を備える半導体記憶装置であって、
前記区画構造は、前記第２の方向に配列された少なくとも２つの第１の部分及び少なくとも１つの第２の部分を含む第１の区画構造を含み、
前記第１の部分は、前記積層体の上端から下端まで延伸する導電部分を含み、
前記第２の部分は、前記第２の方向で隣り合った前記第１の部分間に位置し、前記積層体の上端から前記積層体の上端と下端との間の位置まで延伸し、
前記第２の方向における前記少なくとも２つの第１の部分のトータルの長さは、前記第２の方向における前記少なくとも１つの第２の部分のトータルの長さよりも長い
ことを特徴とする半導体記憶装置。

【請求項4】

複数の導電層と複数の絶縁層とが第１の方向に交互に積層された構造を有する積層体と、
それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
それぞれが前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し、前記複数のピラー構造を前記第１及び第２の方向と交差する第３の方向で複数のグループに区画する複数の区画構造と、
を備える半導体記憶装置であって、
前記区画構造は、前記第２の方向に配列された少なくとも２つの第１の部分及び少なくとも１つの第２の部分を含む第１の区画構造を含み、
前記第１の部分は、前記積層体の上端から下端まで延伸する導電部分を含み、
前記第２の部分は、前記第２の方向で隣り合った前記第１の部分間に位置し、前記積層体の上端から前記積層体の上端と下端との間の位置まで延伸し、
前記第１の区画構造の上方に設けられ、前記第２の方向で隣り合った第１の部分どうしを接続する配線をさらに備える
ことを特徴とする半導体記憶装置。

【請求項5】

前記区画構造は、第２の区画構造をさらに含み、
前記第２の区画構造の全体は、前記積層体の上端から下端まで延伸する導電部分を含む
ことを特徴とする請求項１、３又は４のいずれか１項に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体基板上に複数のメモリセルが積層された３次元型の不揮発性メモリでは、構造の安定化が重要である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１７／０１９４３４５号明細書

【特許文献2】特開２０１９－０６７８２５号公報

【特許文献3】特開２０１９－１４９４４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

安定な構造を有する半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、複数の導電層と複数の絶縁層とが第１の方向に交互に積層された構造を有する積層体と、それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、それぞれが前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し、前記複数のピラー構造を前記第１及び第２の方向と交差する第３の方向で複数のグループに区画する複数の区画構造と、前記第３の方向で隣り合った前記区画構造間に設けられ、前記積層体の上端から前記積層体の上端と下端との間の位置まで延伸する中間構造と、を備える半導体記憶装置であって、前記区画構造は、前記第２の方向に配列された少なくとも２つの第１の部分及び少なくとも１つの第２の部分を含む第１の区画構造を含み、前記第１の部分は、前記積層体の上端から下端まで延伸し、前記第２の部分は、前記第２の方向で隣り合った前記第１の部分間に位置し、前記積層体の上端から前記積層体の上端と下端との間の位置まで延伸している。

【図面の簡単な説明】

【0006】

【図1A】実施形態に係る半導体記憶装置の基本的な構成の平面パターンを模式的に示した図である。

【図1B】実施形態に係る半導体記憶装置の基本的な構成を模式的に示した断面図である。

【図1C】実施形態に係る半導体記憶装置の基本的な構成を模式的に示した断面図である。

【図2】実施形態に係る半導体記憶装置の基本的な構成を模式的に示した斜視図である。

【図3A】実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。

【図3B】実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。

【図4A】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した平面パターン図である。

【図4B】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図5A】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した平面パターン図である。

【図5B】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図6A】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した平面パターン図である。

【図6B】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図7A】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した平面パターン図である。

【図7B】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図8A】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した平面パターン図である。

【図8B】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図9A】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した平面パターン図である。

【図9B】実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図10】実施形態に係る半導体記憶装置において、シャント用の配線パターンを変更したときの製造方法の一部を模式的に示した平面パターン図である。

【図11】実施形態に係る半導体記憶装置において、シャント用の配線パターンを変更したときの製造方法の一部を模式的に示した平面パターン図である。

【図12】実施形態に係る半導体記憶装置において、シャント用の配線に着目した構成を模式的に示した平面パターン図である。

【図13A】実施形態に係る半導体記憶装置の平面パターンを模式的に示した図である。

【図13B】実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図13C】実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図13D】実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図14A】実施形態に係る半導体記憶装置の第１の変形例の平面パターンを模式的に示した図である。

【図14B】実施形態に係る半導体記憶装置の第１の変形例の構成を模式的に示した断面図である。

【図14C】実施形態に係る半導体記憶装置の第１の変形例の構成を模式的に示した断面図である。

【図14D】実施形態に係る半導体記憶装置の第１の変形例の構成を模式的に示した断面図である。

【図15A】実施形態に係る半導体記憶装置の第２の変形例の平面パターンを模式的に示した図である。

【図15B】実施形態に係る半導体記憶装置の第２の変形例の構成を模式的に示した断面図である。

【図16A】実施形態に係る半導体記憶装置の第３の変形例の平面パターンを模式的に示した図である。

【図16B】実施形態に係る半導体記憶装置の第３の変形例の構成を模式的に示した断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

まず、実施形態に係る半導体記憶装置（ＮＡＮＤ型不揮発性半導体記憶装置）の基本的な構成について説明する。

【0009】

図１Ａは、本実施形態に係る半導体記憶装置の基本的な構成の平面パターンを模式的に示した図である。図１Ｂ及び図１Ｃはそれぞれ、図１ＡのＢ－Ｂ線及びＣ－Ｃ線に沿った断面図である。図２は、本実施形態に係る半導体記憶装置の構成の一部を模式的に示した斜視図である。ただし、図２では、図面を見やすくするため、導電層１１は描かれていない。なお、各図に示したＸ方向（第３の方向）、Ｙ方向（第２の方向）及びＺ方向（第１の方向）は、互いに直交する方向である。

【0010】

本実施形態に係る半導体記憶装置は、積層体１０と、複数のピラー構造２０と、複数の区画構造３０と、複数の中間構造４０とを備えている。

【0011】

積層体１０は、複数の導電層１１と複数の絶縁層１２とがＺ方向に交互に積層された構造を有している。なお、実際には、多数の導電層１１及び絶縁層１２が積層されており、導電層１１及び絶縁層１２の積層数は図に示した数よりも多い。導電層１１はタングステン（Ｗ）等の金属材料で形成され、絶縁層１２はシリコン酸化物等の絶縁材料で形成されている。導電層１１及び絶縁層１２はいずれも、Ｚ方向に垂直なＸＹ平面に平行に設けられている。導電層１１は、電極層、具体的にはワード線又は選択ゲート線としての機能を有している。絶縁層１２は、隣り合った導電層１１間を絶縁する機能を有している。

【0012】

ピラー構造２０のそれぞれは、積層体１０内をＺ方向に延伸し、Ｚ方向に延伸する半導体層及び半導体層の側面を囲む電荷蓄積層を含み、ワード線と交差する部分においてそれぞれメモリセルを形成し、選択ゲート線と交差する部分においてそれぞれ選択トランジスタを形成する。

【0013】

図３Ａ及び図３Ｂはそれぞれ、導電層１１とピラー構造２０とによって構成されるメモリセル部の詳細な構成を模式的に示した断面図である。図３ＡはＺ方向に対して平行な方向の断面図であり、図３ＢはＺ方向に対して垂直な方向の断面図である。

【0014】

ピラー構造２０は、半導体層２１、トンネル絶縁層２２、電荷蓄積層２３、ブロック絶縁層２４及びコア絶縁層２５を含んでいる。半導体層２１、トンネル絶縁層２２、電荷蓄積層２３及びブロック絶縁層２４はいずれも円筒状の形状を有し、コア絶縁層２５は円柱状の形状を有している。より具体的には、半導体層２１がコア絶縁層２５の側面を囲み、トンネル絶縁層２２が半導体層２１の側面を囲み、電荷蓄積層２３がトンネル絶縁層２２の側面を囲み、ブロック絶縁層２４が電荷蓄積層２３の側面を囲んでいる。例えば、半導体層２１はシリコンで形成され、トンネル絶縁層２２はシリコン酸化物で形成され、電荷蓄積層２３はシリコン窒化物で形成され、ブロック絶縁層２４はシリコン酸化物で形成され、コア絶縁層２５はシリコン酸化物で形成されている。

【0015】

ピラー構造２０を囲む導電層１１がゲート電極として機能し、導電層１１のゲート電極として機能する部分及びピラー構造２０の導電層２１で囲まれた部分によってメモリセルが構成される。

【0016】

メモリセル部の上層側及び下層側にはそれぞれ、メモリセル部を選択するための上部選択トランジスタ部（ドレイン側選択トランジスタ部）及び下部選択トランジスタ部（ソース側選択トランジスタ部）が設けられている。これらの選択トランジスタ部の基本的な構成も、図３Ａ及び図３Ｂに示したメモリセル部の構成と同様である。選択トランジスタ部では、トンネル絶縁層２２、電荷蓄積層２３及びブロック絶縁層２４の全部がゲート絶縁層として機能する。

【0017】

区画構造３０のそれぞれは、積層体１０内をＺ方向及びＹ方向に延伸しており、複数の区画構造３０によってピラー構造２０がＸ方向で複数のグループに区画されている。区画構造３０はＸ方向に略等間隔で配列され、隣り合った区画構造３０間に配置されているピラー構造２０の列数は一定である。本実施形態では、隣り合った区画構造３０間には、後述するダミーピラー構造（中間構造４０に対応する位置に配置されたピラー構造）を含めて９列のピラー構造２０が配置されている。

【0018】

区画構造３０は、第１の区画構造３１及び第２の区画構造３２を含んでいる。第１の区画構造３１及び第２の区画構造３２は、後述する第１の区画構造３１の第２の部分３１ｂを除いて、後述するリプレース処理に用いられるスリットを所定の材料で埋めることで形成される。第１の区画構造３１及び第２の区画構造３２は、Ｘ方向で交互に設けられている。

【0019】

第１の区画構造３１は、以下に述べるように、第１の部分３１ａ及び第２の部分３１ｂを含んでいる。

【0020】

なお、図１Ａの例では、１つの第１の区画構造３１について２つの第１の部分３１ａ及び１つの第２の部分３１ｂが示されているが、１つの第１の区画構造３１に複数の第１の部分３１ａ及び複数の第２の部分３１ｂがＹ方向で交互に設けられていてもよい。一般的には、第１の区画構造３１は、Ｙ方向に配列された少なくとも２つの第１の部分３１ａ及び少なくとも１つの第２の部分３１ｂを含んでおり、第２の部分３１ｂはＹ方向で隣り合った第１の部分３１ａ間に位置している。また、Ｙ方向において、少なくとも２つの第１の部分３１ａのトータルの長さは、少なくとも１つの第２の部分３１ｂのトータルの長さよりも長い。

【0021】

第１の部分３１ａは、図１Ｃに示すように、積層体１０の上端から下端までＺ方向に延伸している。したがって、第１の部分３１ａが設けられている領域では、積層体１０は上端から下端までＸ方向で分断されている。第１の部分３１ａは、導電部分３１ａ１及び絶縁部分３１ａ２を含んでいる。導電部分３１ａ１は積層体１０の上端から下端まで延伸しており、導電部分３１ａ１の下端は半導体基板１００の共通ソース領域に接続されている。絶縁部分３１ａ２は導電部分３１ａ１と積層体１０との間に介在しており、絶縁部分３１ａ２によって導電部分３１ａ１と積層体１０の導電層１１とが電気的に分離されている。

【0022】

第２の部分３１ｂは、第１の部分３１ａに隣接して設けられている。具体的には、第２の部分３１ｂは、第１の部分３１ａの間に設けられている。第２の部分３１ｂは、図１Ｂに示すように、積層体１０の上端から積層体１０の上端と下端との間の所定位置までＺ方向に延伸しており、所定位置まで延伸する絶縁部分で形成されている。したがって、第２の部分３１ｂが設けられている領域では、積層体１０は上端から所定位置までＸ方向で分断されている。具体的には、第２の部分３１ｂは、所定数の導電層１１（図に示した例では３つの導電層１１）をＸ方向で分断している。これらの所定数の導電層１１は、上部選択トランジスタ部のゲート電極として用いられるものである。

【0023】

第２の区画構造３２は、図１Ｂ及び図１Ｃに示すように、その全体が積層体１０の上端から下端までＺ方向に延伸した構造を有している。したがって、第２の区画構造３２が設けられている領域では、積層体１０は上端から下端までＸ方向で分断されている。第２の区画構造３２は、導電部分３２ａ１及び絶縁部分３２ａ２を含んでいる。導電部分３２ａ１は積層体１０の上端から下端まで延伸しており、導電部分３２ａ１の下端は半導体基板１００の共通ソース領域に接続されている。絶縁部分３２ａ２は導電部分３２ａ１と積層体１０との間に介在しており、絶縁部分３２ａ２によって導電部分３２ａ１と積層体１０の導電層１１とが電気的に分離されている。

【0024】

中間構造４０は、Ｘ方向で隣り合った区画構造３０間に設けられている。より具体的には、中間構造４０は、Ｘ方向で隣り合った区画構造３０の略中央の位置に設けられており、Ｘ方向で隣り合った第１の区画構造３１と第２の区画構造３２との間に設けられている。また、中間構造４０は、メモリセルとして機能しないダミーピラー構造２０ｄの列に対応する位置に設けられている。すなわち、中間構造４０は、ピラー構造２０の中央の列に対応する位置に設けられている。

【0025】

中間構造４０は、積層体１０内をＺ方向及びＹ方向に延伸している。具体的には、中間構造４０は、積層体１０の上端から積層体１０の上端と下端との間の所定位置まで絶縁部分がＺ方向に延伸した構造を有している。したがって、中間構造４０が設けられている領域では、積層体１０は上端から所定位置までＸ方向で分断されている。具体的には、中間構造４０は、所定数の導電層１１（図に示した例では３つの導電層１１）をＸ方向で分断している。これらの所定数の導電層１１は、上部選択トランジスタ部のゲート電極として用いられるものである。

【0026】

中間構造４０は、第１の区画構造３１の第２の部分３１ｂと共通の工程で形成される。したがって、中間構造４０の材料は、第１の区画構造３１の第２の部分３１ｂの材料と同じである。また、中間構造４０の上端及び下端の高さ方向（Ｚ方向）の位置は、第１の区画構造３１の第２の部分３１ｂの高さ方向（Ｚ方向）の位置に対応しており、中間構造４０が分断する導電層１１の数は、第１の区画構造３１の第２の部分３１ｂが分断する導電層１１の数と同じである。

【0027】

また、中間構造４０のライン幅（Ｘ方向の幅）は、第１の区画構造３１の第２の部分３１ｂのライン幅と略同じであり、第１の区画構造３１の第１の部分３１ａのライン幅及び第２の区画構造３２のライン幅よりも小さい。したがって、中間構造４０の占有面積（Ｘ方向での占有面積）は、第１の区画構造３１及び第２の区画構造３２の占有面積（Ｘ方向での占有面積）よりも小さい。

【0028】

なお、第１の区画構造３１（第１の部分３１ａ、第２の部分３１ｂ）、第２の区画構造３２及び中間構造４０の上端の高さ方向（Ｚ方向）の位置は、図１Ｂ及び図１Ｃの例のように揃っていてもよいし、すべてが揃っていなくてもよい。例えば、第１の区画構造３１の第１の部分３１ａと第２の部分３１ｂとの上端の位置は、互いに揃っていてもいなくてもよい。同様に、第１の区画構造３１の第２の部分３１ｂや中間構造４０と第２の区画構造３２との上端の位置は、互いに揃っていてもいなくてもよい。

【0029】

次に、上述した区画構造３０及び中間構造４０の機能について説明する。

【0030】

すでに述べたように、区画構造３０は、基本的には、後述するリプレース処理に用いられるスリットを所定の材料で埋めることで形成されたものである。スリットは、リプレース処理において犠牲層の除去及び導電層１１の形成に用いられる。

【0031】

また、すでに述べたように、第１の区画構造３１と第２の区画構造３２とは、Ｘ方向で交互に設けられている。Ｘ方向で連続する第２の区画構造３２、第１の区画構造３１及び第２の区画構造３２によって１つのブロックが構成される。同一ブロック内では、積層体１０に含まれる各導電層１１は、第１の区画構造３１の第２の部分３１ｂ及び中間構造４０によってＸ方向で分断される導電層１１を除き、電気的に共通に接続されている。すなわち、同一ブロック内ではこれらの各導電層１１は、共通のワード線又は下部選択トランジスタ部のゲート電極として用いられる下部選択ゲート線として機能する。

【0032】

中間構造４０は、Ｘ方向で隣り合った区画構造３０の略中央の位置に設けられている。すなわち、中間構造４０は、第１の区画構造３１と第２の区画構造３２の略中央の位置に設けられている。したがって、本実施形態では、中間構造４０と第１の区画構造３１との間に配置されたピラー構造２０の列数と、中間構造４０と第２の区画構造３２との間に配置されたピラー構造２０の列数とは同じ（４列）である。

【0033】

また、すでに述べたように、中間構造４０は、所定数の導電層１１（図に示した例では３つの導電層１１）をＸ方向で分断している。すでに述べたように、所定数の導電層１１（３つの導電層１１）は、上部選択トランジスタ部のゲート電極として用いられる。したがって、互いに隣り合った中間構造４０と区画構造３０との間では、同一層内に位置する選択トランジスタのゲート電極は共通であり、所定数の導電層１１は共通の上部選択ゲート線として機能する。

【0034】

以上のように、本実施形態では、第１の区画構造３１が、積層体１０の上端から積層体１０の上端と下端との間の所定位置まで延伸する第２の部分３１ｂを含んでいる。これにより、安定な構造を有する半導体記憶装置を得ることができる。特に、後述するリプレース処理の際に、安定な構造を維持することが可能である。以下、説明を加える。

【0035】

すでに述べたように、区画構造３０は、リプレース処理に用いられるスリットを所定の材料で埋めることで形成される。リプレース処理は、積層体１０を形成する際に行われる処理である。具体的には、積層体１０は、絶縁層と犠牲層とを交互に積層した後、スリットを通したエッチングによって犠牲層を除去して空隙を形成し、空隙を導電層で埋めることで形成される。したがって、空隙が形成された段階では、積層体１０を構成する絶縁層１２はピラー構造２０で支えられているだけであり、不安定な状態である。

【0036】

本実施形態では、第１の区画構造３１が、第１の部分３１ａ及び第２の部分３１ｂを含んでいる。第１の部分３１ａは、第２の区画構造３２と同様に、積層体１０の上端から下端まで延伸している。そのため、第１の部分３１ａに対応する領域では、リプレース処理の際にはスリットが形成されており、リプレース処理の際に効果的に機能する。第２の部分３１ｂは、積層体１０の上端から積層体１０の上端と下端との間の所定位置まで延伸している。そのため、リプレース処理の際に第２の部分３１ｂによって絶縁層１２を支えることが可能であり、構造の安定性を向上させることができる。したがって、本実施形態の構造によれば、リプレース処理を妨げることなく、構造の安定性をはかることが可能である。

【0037】

また、本実施形態では、中間構造４０のライン幅（Ｘ方向の幅）は、第１の区画構造３１の第１の部分３１ａのライン幅及び第２の区画構造３２のライン幅よりも小さく、中間構造４０の占有面積（Ｘ方向での占有面積）は、第１の区画構造３１及び第２の区画構造３２の占有面積（Ｘ方向での占有面積）よりも小さい。仮に、中間構造４０に第１の区画構造３１の第１の部分３１ａのようなライン幅の広い部分を設けたとすると、中間構造４０の占有面積は実質的にライン幅の広い部分によって規定され、セルアレイ領域の全体的な面積が増加してしまう。本実施形態では、中間構造４０全体のライン幅が狭いため、セルアレイ領域の全体的な面積を低減させることが可能である。

【0038】

また、本実施形態では、導電部分３１ａ１を含む第１の部分３１ａのＹ方向のトータルの長さが第２の部分３１ｂのＹ方向のトータルの長さよりも長い。すでに述べたように、第１の部分３１ａの導電部分３１ａ１は、積層体１０の上端から下端まで延伸して半導体基板１００の共通ソース領域に接続されている。したがって、第１の部分３１ａの長さを相対的に長くすることで、Ｙ方向の抵抗を小さくすることができ、セルアレイ領域全体で見た場合のソース線抵抗を低減することが可能である。

【0039】

次に、本実施形態に係る半導体記憶装置の製造方法を、図４Ａ～図９Ａ（平面パターン図）及び図４Ｂ～図９Ｂ（断面図）を参照して説明する。

【0040】

まず、図４Ａ及び図４Ｂに示すように、半導体基板１００上に複数の絶縁層１２と複数の犠牲層１３とがＺ方向に交互に積層された積層膜１０ｘを形成する。例えば、絶縁層１２はシリコン酸化物で形成されており、犠牲層１３はシリコン窒化物で形成されている。続いて、積層膜１０ｘに、積層膜１０ｘの上端から中間構造４０の下端の高さ位置と対応する位置までスリットを形成し、このスリットを絶縁物（例えば、シリコン酸化物）で埋めて絶縁構造部５１を形成する。絶縁構造部５１は、第１の区画構造３１、第２の区画構造３２及び中間構造４０に対応する平面位置に形成される。

【0041】

次に、図５Ａ及び図５Ｂに示すように、積層膜１０ｘにメモリホールを形成し、このメモリホール内にピラー構造２０を形成する。ピラー構造２０は、絶縁構造部５１に対応する位置にも、ダミーピラー構造２０ｄとして形成される。

【0042】

次に、図６Ａ及び図６Ｂに示すように、全面に絶縁層６１を形成した後、絶縁層６１を通して積層膜１０ｘにスリット５２を形成する。具体的には、スリット５２は、第１の区画構造３１の第１の部分３１ａに対応する位置及び第２の区画構造３２に対応する位置に形成される。このとき、第１の区画構造３１の第２の部分３１ｂに対応する位置では、スリット５２は形成されず、絶縁構造部５１が残っている。さらに、スリット５２を通してエッチング液を導入し、犠牲層１３を選択的にエッチングする。これにより、犠牲層１３が除去された領域には空隙５３が形成される。上述したように、第１の区画構造３１の第２の部分３１ｂに対応する位置には、スリット５２は形成されず、絶縁構造部５１が残っている。そのため、空隙５３が形成されても、構造の安定性を向上させることが可能である。

【0043】

次に、図７Ａ及び図７Ｂに示すように、空隙５３をタングステン（Ｗ）等の金属材料で埋めて導電層１１を形成する。さらに、スリット５２内に絶縁部分３１ａ２及び３２ａ２並びに導電部分３１ａ１及び３２ａ１を形成する。導電部分３１ａ１及び３２ａ１は、半導体基板１００の共通ソース領域に接続され、半導体基板１００の共通ソース領域に所定の電位を与える。このようにして、第１の区画構造３１、第２の区画構造３２及び中間構造４０が得られる。

【0044】

以上のようにして、図１Ａ、図１Ｂ及び図１Ｃに示したような基本的な構成を有する半導体記憶装置が得られる。

【0045】

次に、図８Ａ及び図８Ｂに示すように、全面にさらに絶縁層６１を形成し、厚さの増大した絶縁層６１の部分内に複数のプラグ６２ａ、６２ｂ及び６３ｃを形成する。プラグ６２ａは第１の区画構造３１の第１の部分３１ａに接続され、プラグ６２ｂは第２の区画構造３２に接続される。また、プラグ６２ｃはピラー構造２０に接続される。より具体的には、プラグ６２ｃは上部選択トランジスタのドレインに接続される。

【0046】

次に、図９Ａ及び図９Ｂに示すように、絶縁層６１、プラグ６２ａ及びプラグ６２ｂ上にシャント用の配線６３を形成する。すなわち、第１の区画構造３１、第２の区画構造３２及び中間構造４０の上方にシャント用の配線６３が形成される。この配線６３により、複数のプラグ６２ａ及び６２ｂが共通に接続される。その結果、第１の区画構造３１のＹ方向で隣り合った第１の部分３１ａどうしが、プラグ６２ａを介して接続される。また、第１の区画構造３１の第１の部分３１ａと第２の区画構造３２も、プラグ６２ａ及び６２ｂを介して接続される。さらに、Ｘ方向に配列された第１の区画構造３１の第１の部分３１ａどうしもプラグ６２ａを介して接続される。したがって、配線６３に所定の電位を与えることで、プラグ６２ａ及び６２ｂ並びに第１の区画構造３１の第１の部分３１ａ及び第２の区画構造３２を介して半導体基板１００の共通ソース領域に所定の電位を与えることができる。

【0047】

以上のように、本実施形態の製造方法によれば、図６Ａ及び図６Ｂの工程で空隙５３を形成する際に、第１の区画構造３１の第２の部分３１ｂに対応する位置に絶縁構造部５１が残っているため、空隙５３が形成されたときの構造の安定性を向上させることが可能である。

【0048】

また、本実施形態では、第１の区画構造３１の第１の部分３１ａは第２の区画構造３２と共通の工程で形成され、第１の区画構造３１の第２の部分３１ｂは中間構造４０と共通の工程で形成される。したがって、特別な工程を付加することなしに、上述した効果を有する半導体記憶装置を形成することが可能である。

【0049】

図１０及び図１１は、シャント用の配線パターンを変更したときの半導体記憶装置の製造方法を模式的に示した平面パターン図である。

【0050】

本製造方法では、上述した図７Ａ及び図７Ｂの工程の後、図１０の工程で、図８Ａ及び図８Ｂの工程と同様に、全面に絶縁層６１を形成する。さらに、厚さの増大した絶縁層６１の部分内に複数のプラグ６２ａ及び６２ｃを形成する。プラグ６２ａは第１の区画構造３１の第１の部分３１ａに接続され、プラグ６２ｃはピラー構造２０に接続される。

【0051】

次に、図１１に示すように、絶縁層６１及びプラグ６２ａ上にシャント用の配線６３を形成する。すなわち、第１の区画構造３１の上方に第１の区画構造３１に沿ってシャント用の配線６３が形成される。この配線６３により、第１の区画構造３１のＹ方向で隣り合った第１の部分３１ａどうしが、プラグ６２ａを介して接続される。したがって、配線６３に所定の電位を与えることで、プラグ６２ａ及び第１の区画構造３１の第１の部分３１ａを介して半導体基板１００の共通ソース領域に所定の電位を与えることができる。

【0052】

図１２は、シャント用の配線に着目した半導体記憶装置の平面的な構成を模式的に示した平面パターン図である。図１２に示すように、図９Ａに示したようなシャント用の配線６３を設けた領域と、図１１に示したようなシャント用の配線６３を設けた領域と、シャント用の配線６３を設けていない領域とが混在していてもよい。

【0053】

Ｙ方向で隣り合った第１の部分３１ａどうしをシャント用の配線６３で接続することにより、回路的に見た場合に第１の区画構造３１は第２の区画構造３２と等価になり、このような等価な区画構造３０が狭いピッチでＸ方向に配列されることになる。また、すでに述べたように、第１の区画構造３１の第１の部分３１ａの導電部分３１ａ１及び第２の区画構造３２の導電部分３２ａ１は、積層体１０の上端から下端まで延伸して半導体基板１００の共通ソース領域に接続されている。したがって、上述したようなャント用の配線６３を設けることにより、セルアレイ領域全体で見た場合のソース線抵抗を低減することが可能である。

【0054】

さらに、本実施形態に係る半導体記憶装置の構成を図１３Ａ、図１３Ｂ、図１３Ｃ及び図１３Ｄに示し、以下、図１３Ａ、図１３Ｂ、図１３Ｃ及び図１３Ｄと対比させて、本実施形態の変形例に係る半導体記憶装置について説明する。

【0055】

図１３Ａは、図１Ａに対応し、平面パターンを模式的に示した図である。図１３Ｂは、図１３ＡのＢ－Ｂ線に沿った断面を模式的に示した断面図である。図１３Ｃは、図１３ＢのＣ－Ｃ面に対応する位置での構成を模式的に示した断面図である。図１３Ｄは、図１３ＢのＤ－Ｄ面に対応する位置での構成を模式的に示した断面図である。なお、図１３Ａ、図１３Ｂ、図１３Ｃ及び図１３Ｄの例では、導電層１１を形成するためのリプレース処理において、スリット内の一部を埋め込んだ金属材料を除去してＺ方向に導電層１１を分離する際、導電層１１のスリット側端部を絶縁層１２のスリット側端部よりも後退させた構造を示しており、以下の変形例についても同様とする。

【0056】

図１４Ａ、図１４Ｂ、図１４Ｃ及び図１４Ｄは、本実施形態の第１の変形例に係る半導体記憶装置の構成を示した図である。図１４Ａ、図１４Ｂ、図１４Ｃ及び図１４Ｄの相互関係は、図１３Ａ、図１３Ｂ、図１３Ｃ及び図１３Ｄの相互関係と同じである。本変形例では、第１の区画構造３１の第２の部分３１ｂのＹ方向の長さが短くなっている。そのため、リプレース処理の際、第２の部分３１ｂの真下では、第２の部分３１ｂのＹ方向の両側から金属材料の後退が進行した結果金属材料が消失し、第２の部分３１ｂの真下には導電層１１が存在していない。したがって、Ｘ方向で隣接する第１の区画構造３１及び第２の区画構造３２の間を、それぞれワード線を共有する１つのブロックとして構成することができる。

【0057】

図１５Ａ及び図１５Ｂは、本実施形態の第２の変形例に係る半導体記憶装置の構成を示した図である。図１５Ａ及び図１５Ｂの相互関係は、図１３Ａ及び図１３Ｂの相互関係と同じである。本変形例では、第１の区画構造３１の第１の部分３１ａと第２の部分３１ｂとが、Ｙ方向で交互にステッチ状に配置されている。すでに述べたように、第１の部分３１ａのＹ方向のトータルの長さは、第２の部分３１ｂのＹ方向のトータルの長さよりも長いことが望ましい。したがって、個々の第１の部分３１ａのＹ方向の長さも個々の第２の部分３１ｂのＹ方向の長さよりも長いことが望ましい。

【0058】

図１６Ａ及び図１６Ｂは、本実施形態の第３の変形例に係る半導体記憶装置の構成を示した図である。図１６Ａ及び図１６Ｂの相互関係は、図１３Ａ及び図１３Ｂの相互関係と同じである。本変形例では、第１の区画構造３１の第１の部分３１ａ全体及び第２の区画構造（不図示）全体が、絶縁材料で形成されている。

【0059】

上述した第１、第２及び第３の変形例の基本的な構成は上述した実施形態の構成と同様であり、第１、第２及び第３の変形例でも上述した実施形態と同様の効果を得ることが可能である。

【0060】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0061】

１０…積層体 １１…導電層 １２…絶縁層 １３…犠牲層
２０…ピラー構造 ２１…半導体層 ２２…トンネル絶縁層
２３…電荷蓄積層 ２４…ブロック絶縁層 ２５…コア絶縁層
３０…区画構造 ３１…第１の区画構造
３１ａ…第１の部分 ３１ａ１…導電部分 ３１ａ２…絶縁部分
３１ｂ…第２の部分
３２…第２の区画構造 ３２ａ１…導電部分 ３２ａ２…絶縁部分
４０…中間構造
５１…絶縁構造部 ５２…スリット ５３…空隙
６１…絶縁層 ６２ａ、６２ｂ、６２ｃ…プラグ ６３…配線
１００…半導体基板

【図1A】

【図1B】

【図1C】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10】

【図11】

【図12】

【図13A】

【図13B】

【図13C】

【図13D】

【図14A】

【図14B】

【図14C】

【図14D】

【図15A】

【図15B】

【図16A】

【図16B】