特開 2022-51289 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022051289

(43)【公開日】2022-03-31

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11575 20170101AFI20220324BHJP

   H01L 27/11582 20170101ALI20220324BHJP

   H01L 21/336 20060101ALI20220324BHJP

【ＦＩ】

H01L27/11575

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2020157696

(22)【出願日】2020-09-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】石月 恵

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP23

5F083EP76

5F083GA09

5F083GA28

5F083JA04

5F083JA19

5F083JA39

5F083KA01

5F083LA21

5F083MA06

5F083MA16

5F083PR05

5F083PR07

5F083PR18

5F101BA45

5F101BB05

5F101BD16

5F101BD30

5F101BD32

5F101BD34

5F101BH15

(57)【要約】

【課題】 コンタクトを設けるための領域の低減及び製造工程の低減をはかることが可能な半導体記憶装置を提供する。
【解決手段】 実施形態に係る半導体記憶装置は、複数の導電層２１が第１の方向に互いに離間して積層され、複数の立ち上がり部３１及び複数のテラス部３２を含む階段状の端部を有する積層体２０と、それぞれが積層体内を第１の方向に延伸する半導体層を含む複数のピラー構造と、最上の第１の立ち上がり部３１ａに対応して設けられた最上層の導電層２１Ｕ１に接続され、最上層の導電層を貫通して、最上層の導電層と隣接し第１の立ち上がり部の下層側に位置する第２の立ち上がり部３１ｂに対応して設けられた導電層２１Ｕ２にさらに接続された第１のコンタクト８０ａと、を備える。
【選択図】図２Ｂ

【特許請求の範囲】

【請求項1】

複数の導電層が第１の方向に互いに離間して積層され、複数の立ち上がり部及び複数のテラス部を含む階段状の端部を有し、最上層の導電層を含む連続する複数層の第１導電層がＮＡＮＤストリングに対する選択ゲート線として機能し、前記複数層の第１導電層の下層側に位置する複数層の第２導電層がＮＡＮＤストリングに対するワード線として機能する積層体と、
それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
前記複数の立ち上がり部のうち最上の第１の立ち上がり部に対応して設けられた前記最上層の導電層に接続され、前記最上層の導電層を貫通して、前記複数層の第１導電層のうち前記最上層の導電層と隣接し前記第１の立ち上がり部の下層側に位置する第２の立ち上がり部に対応して設けられた第１導電層にさらに接続された第１のコンタクトと、
を備えることを特徴とする半導体記憶装置。

【請求項2】

前記第１の方向から見て、前記第１の立ち上がり部と前記第１のコンタクトとの間の距離は、前記第１の立ち上がり部と前記第２の立ち上がり部との間の距離よりも短い
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項3】

複数の導電層が第１の方向に互いに離間して積層され、複数の立ち上がり部及び複数のテラス部を含む階段状の端部を有し、最上層の導電層を含む連続する複数層の第１導電層がＮＡＮＤストリングに対する選択ゲート線として機能し、前記複数層の第１導電層の下層側に位置する複数層の第２導電層がＮＡＮＤストリングに対するワード線として機能する積層体と、
それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
前記階段状の端部を含む前記積層体上を覆って設けられた上層絶縁層と、
前記上層絶縁層と前記積層体との間で前記積層体の階段状の端部に沿って設けられたストッパー絶縁層と、
それぞれ前記上層絶縁層を貫通して、前記複数の導電層にそれぞれ接続された複数の第１のコンタクトと、
を備え、
前記ストッパー絶縁層は、前記上層絶縁層と前記複数の立ち上がり部のうち最上の第１の立ち上がり部に対応して設けられた前記最上層の導電層との間には延伸しておらず、前記複数の第１のコンタクトは、前記最上層の導電層に接続された第１のコンタクトを除き、前記ストッパー絶縁層を貫通して前記複数の導電層に接続されている
ことを特徴とする半導体記憶装置。

【請求項4】

前記ストッパー絶縁層は、シリコン酸化物で形成された下部ストッパー絶縁層と、前記下部ストッパー絶縁層上に設けられ且つシリコン窒化物で形成された上部ストッパー絶縁層とを含む
ことを特徴とする請求項３に記載の半導体記憶装置。

【請求項5】

複数の導電層が第１の方向に互いに離間して積層され、複数の立ち上がり部及び複数のテラス部を含む階段状の端部を有し、最上層の導電層を含む連続する複数層の第１導電層がＮＡＮＤストリングに対する選択ゲート線として機能し、前記複数層の第１導電層の下層側に位置する複数層の第２導電層がＮＡＮＤストリングに対するワード線として機能する積層体と、
それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
前記階段状の端部を含む前記積層体を覆って設けられた上層絶縁層と、
それぞれ前記上層絶縁層を貫通して、前記複数の導電層にそれぞれ接続された複数の第１のコンタクトと、
を備え、
前記最上層の導電層を除いて、前記複数の導電層のそれぞれの厚さは前記複数の第１のコンタクトと接続する部分の近傍で増加している
ことを特徴とする半導体記憶装置。

【請求項6】

前記複数の第１のコンタクトのうち前記最上層の導電層に接続された第１のコンタクトは、前記最上層の導電層を貫通して、前記複数層の第１導電層のうち前記最上層の導電層と隣接する第１導電層にさらに接続されている
ことを特徴とする請求項３又は５に半導体記憶装置。

【請求項7】

前記積層体は、前記第１の立ち上がり部に対応して設けられた最上層の導電層を前記最上層の導電層上に含み、前記第１のコンタクトは、最上層の前記絶縁層を貫通して、前記最上層の導電層に接続されている
ことを特徴とする請求項１、３又は５のいずれか１項に半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

複数のメモリセルが垂直方向に積層された３次元型の不揮発性メモリでは、積層数が増加するにしたがって、メモリセルから延伸する配線に接続されるコンタクトを設けるための領域が増加する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第９６０１３７０号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

コンタクトを設けるための領域の低減及び製造工程の低減をはかることが可能な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、複数の導電層が第１の方向に互いに離間して積層され、複数の立ち上がり部及び複数のテラス部を含む階段状の端部を有し、最上層の導電層を含む連続する複数層の第１導電層がＮＡＮＤストリングに対する選択ゲート線として機能し、前記複数層の第１導電層の下層側に位置する複数層の第２導電層がＮＡＮＤストリングに対するワード線として機能する積層体と、それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、前記複数の立ち上がり部のうち最上の第１の立ち上がり部に対応して設けられた前記最上層の導電層に接続され、前記最上層の導電層を貫通して、前記複数層の第１導電層のうち前記最上層の導電層と隣接し前記第１の立ち上がり部の下層側に位置する第２の立ち上がり部に対応して設けられた第１導電層にさらに接続された第１のコンタクトと、を備える。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係る半導体記憶装置の全体的な配置構成を模式的に示した図である。

【図2A】第１の実施形態に係る半導体記憶装置のメモリ領域の構成を模式的に示した断面図である。

【図2B】第１の実施形態に係る半導体記憶装置の階段領域の構成を模式的に示した断面図である。

【図3】第１の実施形態に係る半導体記憶装置のメモリ領域に含まれるピラー構造の配置の一例を模式的に示した平面図である。

【図4】第１の実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。

【図5】第１の実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。

【図6A】第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図6B】第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図6C】第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図6D】第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図7】第１の実施形態に係る半導体記憶装置におけるコンタクトと導電層との第１の接続例を模式的に示した断面図である。

【図8】第１の実施形態に係る半導体記憶装置におけるコンタクトと導電層との第２の接続例を模式的に示した断面図である。

【図9】第１の実施形態に係る半導体記憶装置におけるコンタクトと導電層との第３の接続例を模式的に示した断面図である。

【図10】第１の実施形態に係る半導体記憶装置におけるコンタクトと導電層との第４の接続例を模式的に示した断面図である。

【図11】第１の実施形態に係る半導体記憶装置におけるコンタクトと導電層との第５の接続例を模式的に示した断面図である。

【図12】第１の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の境界近傍の配置構成を模式的に示した図である。

【図13】第２の実施形態に係る半導体記憶装置の階段領域の構成を模式的に示した図である。

【図14A】第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図14B】第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図14C】第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【図14D】第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

（実施形態１）
図１は、第１の実施形態に係る不揮発性の半導体記憶装置の全体的な配置構成を模式的に示した図である。なお、図１及び図１以降の図に示されたＸ方向、Ｙ方向及びＺ方向は互いに垂直な方向である。

【0009】

図１に示すように、本実施形態に係る半導体記憶装置は、メモリ領域１００、階段領域２００及び周辺回路領域３００を含んでおり、これらのメモリ領域１００、階段領域２００及び周辺回路領域３００は、同一の半導体基板上に配置されている。

【0010】

メモリ領域１００には、３次元構造を有するＮＡＮＤ型の不揮発性メモリセルアレイが設けられている。具体的には、半導体基板の主面に対して垂直な方向（Ｚ方向、第１の方向）に配列された複数のメモリセル及び複数の選択トランジスタによってＮＡＮＤストリングが構成されている。

【0011】

階段領域２００は、メモリ領域１００に隣接して設けられている。後述するように、階段領域２００の端部には、メモリ領域１００に信号を供給するための複数のコンタクトが接続されている。

【0012】

周辺回路領域３００には、メモリ領域１００に設けられたメモリセルアレイに対する周辺回路が設けられている。

【0013】

図２Ａ及び図２Ｂはそれぞれ、メモリ領域１００及び階段領域２００の構成を模式的に示した断面図である。

【0014】

メモリ領域１００及び階段領域２００では、半導体基板１０上に積層体２０が設けられている。この積層体２０は、メモリ領域１００及び階段領域２００間で連続的に設けられている。

【0015】

積層体２０は、複数の導電層２１と複数の絶縁層２２とがＺ方向に交互に積層された構造を有しており、複数のステップ３０によって規定される階段状の端部を有している。なお、１つのステップ３０は、Ｚ方向に対して略平行な立ち上がり部３１と、立ち上がり部３１の上端からＸＹ平面（Ｚ方向に対して垂直な平面）に対して略平行に延伸するテラス部（テラス面）３２とによって規定されている。すなわち、積層体２０は、複数の立ち上がり部３１及び複数のテラス部３２（最上のテラス部３２ａを除く）を含む階段状の端部を有している。なお、本明細書では、テラス部（テラス面）３２が向いた方向を上方向と規定する。

【0016】

導電層２１はワード線又は選択ゲート線として機能するものであり、絶縁層２２は導電層２１間を離間、絶縁するものである。導電層２１はタングステン（Ｗ）等の金属材料で形成されており、絶縁層２２はシリコン酸化物等の絶縁材料で形成されている。

【0017】

積層体２０に隣接して絶縁領域４０が設けられており、階段状の端部を含む積層体２０上は絶縁領域４０によって覆われている。絶縁領域４０は、シリコン酸化物等の絶縁材料で形成されている。

【0018】

メモリ領域１００には、それぞれが積層体２０内をＺ方向に延伸する複数のピラー構造５０が設けられている。後述するように、各ピラー構造５０は、Ｚ方向に延伸する半導体層と、半導体層の側面を囲む電荷蓄積層とを含んでいる。各ピラー構造５０には、絶縁領域４０を貫通するコンタクト６０が接続されている。

【0019】

ピラー構造５０は、複数の導電層２１及び複数の絶縁層２２に囲まれている。ピラー構造５０とピラー構造５０を囲む複数の導電層２１とによってＮＡＮＤストリングが構成される。

【0020】

ＮＡＮＤストリングは、直列接続された複数のメモリセルと、複数のメモリセルの上層側に設けられ且つ複数のメモリセルに対して直列に接続された２以上の上部選択トランジスタ（ドレイン側選択トランジスタ）と、複数のメモリセルの下層側に設けられ且つ複数のメモリセルに対して直列に接続された１以上の下部選択トランジスタ（ソース側選択トランジスタ）とを含んでいる。

【0021】

図に示した例では、ピラー構造５０の第１の部分５０ａ及び第１の部分５０ａを囲む複数の導電層２１によって直列接続された複数のメモリセルトランジスタ（メモリセル）が構成され、ピラー構造５０の第１の部分５０ａにメモリセルトランジスタのチャネルが形成される。また、ピラー構造５０の第１の部分５０ａよりも上層側に位置する第２の部分５０ｂと、最上層の導電層２１Ｕ１及び最上層の導電層２１Ｕ１とＺ方向に隣接する２番目の導電層２１Ｕ２によって、直列接続された複数のメモリセルを選択する２つの上部選択トランジスタが構成され、ピラー構造５０の第２の部分５０ｂに上部選択トランジスタのチャネルが形成される。また、ピラー構造５０の第１の部分５０ａよりも下層側に位置する第３の部分５０ｃと、最下層の導電層２１Ｌ１及び最下層の導電層２１Ｌ１とＺ方向に隣接する２番目の導電層２１Ｌ２によって、直列接続された複数のメモリセルを選択する２つの下部選択トランジスタが構成され、ピラー構造５０の第３の部分５０ｃに下部選択トランジスタのチャネルが形成される。

【0022】

上述したことからわかるように、本実施形態では、最上層の導電層２１Ｕ１が最上層の上部選択トランジスタに対する選択ゲート線（上部選択ゲート線）として機能する。最上層の導電層２１Ｕ１とＺ方向に隣接する２番目の導電層２１Ｕ２が最上層から２番目の上部選択トランジスタに対する選択ゲート線として機能する。これらの２つの上部選択トランジスタに対する選択ゲート線は共通に制御される。

【0023】

同様に、最下層の導電層２１Ｌ１が最下層の下部選択トランジスタに対する選択ゲート線（下部選択ゲート線）として機能し、最下層の導電層２１Ｌ１とＺ方向に隣接する２番目の導電層２１Ｌ２が最下層から２番目の下部選択トランジスタに対する選択ゲート線として機能する。これらの２つの下部選択トランジスタに対する選択ゲート線は共通に制御される。

【0024】

また、２番目の導電層２１Ｕ２と隣接する上層から３番目の導電層２１から２番目の導電層２１Ｌ２と隣接する下層から３番目の導電層２１までが、メモリセルトランジスタに対するワード線として機能する。

【0025】

なお、図に示した例では、１つのＮＡＮＤストリングは、６つのメモリセルと、２つの上部選択トランジスタと、２つの下部選択トランジスタとによって構成されているが、実際には、１つのＮＡＮＤストリングには多数のメモリセルが含まれている。また、すでに述べたように、上部選択トランジスタの個数は２以上で、下部選択トランジスタの個数は１以上であればよい。

【0026】

上述した事項を導電層２１の観点から一般的に述べると、最上層の導電層２１Ｕ１を含む連続する複数層の第１導電層２１がＮＡＮＤストリングに対する上部選択ゲート線として機能し、これらの複数層の第１導電層２１の下層側に位置する複数層の第２導電層２１がＮＡＮＤストリングに対するワード線として機能し、これらの複数層の第２導電層２１のさらに下層側に位置し且つ最下層の導電層２１Ｌ１を含む少なくとも１層の第３導電層２１がＮＡＮＤストリングに対する下部選択ゲート線として機能する。

【0027】

図３は、メモリ領域１００に含まれるピラー構造５０の配置の一例を模式的に示した平面図である。図３に示すように、ＸＹ平面に対して平行に複数のピラー構造５０が配列されており、各ピラー構造５０は積層体２０で囲まれている。

【0028】

図４及び図５はそれぞれ、導電層２１とピラー構造５０とによって構成されるメモリセル部の詳細な構成を模式的に示した断面図である。図４はＺ方向に対して平行な方向の断面図であり、図５はＺ方向に対して垂直な方向の断面図である。

【0029】

メモリセル部では、ピラー構造５０は、半導体層５１、トンネル絶縁層５２、電荷蓄積層５３、ブロック絶縁層５４及びコア絶縁層５５を含んでいる。半導体層５１、トンネル絶縁層５２、電荷蓄積層５３及びブロック絶縁層５４はいずれも円筒状の形状を有しており、コア絶縁層５５は円柱状の形状を有している。より具体的には、半導体層５１がコア絶縁層５５の側面を囲み、トンネル絶縁層５２が半導体層５１の側面を囲み、電荷蓄積層５３がトンネル絶縁層５２の側面を囲み、ブロック絶縁層５４が電荷蓄積層５３の側面を囲んでいる。半導体層５１はシリコンで形成され、トンネル絶縁層５２はシリコン酸化物で形成され、電荷蓄積層５３はシリコン窒化物で形成され、ブロック絶縁層５４はシリコン酸化物で形成され、コア絶縁層５５はシリコン酸化物で形成されている。

【0030】

ピラー構造５０を囲む導電層２１がゲート電極として機能し、導電層２１のゲート電極として機能する部分及びピラー構造５０の導電層２１で囲まれた部分によってメモリセルが構成される。

【0031】

なお、選択トランジスタ部（上部選択トランジスタ及び下部選択トランジスタ）の構成も図４及び図５に示したメモリセル部の構成と同様である。選択トランジスタ部では、トンネル絶縁層５２、電荷蓄積層５３及びブロック絶縁層５４の全体がゲート絶縁層として機能する。

【0032】

図２Ｂに示した階段領域２００は、すでに述べたように、複数のステップ３０によって規定される階段状の端部を有している。図２Ｂに示した例では、１つの導電層２１に対して１つのステップ３０が形成されている。すなわち、導電層２１で形成されたワード線毎にステップ３０が設けられている。

【0033】

積層体２０の端部は、絶縁領域４０と積層体２０との間で積層体２０の階段状の端部に沿って設けられたストッパー絶縁層７０によって覆われている。ストッパー絶縁層７０は、後述するコンタクトホールを形成する際のエッチングストッパーとして機能するものである。ストッパー絶縁層７０は、最上層の絶縁層２２Ｕ１の上面上には形成されていない。すなわち、ストッパー絶縁層７０は、絶縁領域４０と最上の立ち上がり部（第１の立ち上がり部）３１ａに対応して設けられた最上層の導電層２１Ｕ１の間には延伸していない。ストッパー絶縁層７０は、下部ストッパー絶縁層７１及び下部ストッパー絶縁層７１上に設けられた上部ストッパー絶縁層７２を含んでいる。下部ストッパー絶縁層７１はシリコン酸化物で形成され、上部ストッパー絶縁層７２はシリコン窒化物で形成されている。シリコン酸化物等で形成された絶縁領域４０は、シリコン窒化物で形成された上部ストッパー絶縁層７２よりも、コンタクトホールを形成する際のエッチングレートが大きい。

【0034】

導電層２１のステップ３０に対応する部分にはコンタクト（第１のコンタクト）８０ａ～８０ｊが接続されている。各コンタクト８０ａ～８０ｊは、絶縁領域４０を貫通してＺ方向に延伸している。コンタクト８０ａ～８０ｊは、対応するステップ３０毎に設けられており、対応する導電層２１に接続されている。

【0035】

コンタクト８０ａは、最上層の導電層２１Ｕ１上の最上層の絶縁層２２Ｕ１を貫通し、最上の立ち上がり部３１ａに対応して設けられた最上層の導電層２１Ｕ１に接続されている。さらに、コンタクト８０ａは、最上層の導電層２１Ｕ１及び最上層の導電層Ｕ１直下の上層から２番目の絶縁層２２Ｕ２を貫通し、最上の立ち上がり部３１ａの下層側に位置する上層から２番目の立ち上がり部（第２の立ち上がり部）３１ｂに対応して設けられた２番目の導電層２１Ｕ２に接続されている。

【0036】

また、Ｚ方向から見て、コンタクト８０ａ～８０ｊは、Ｘ方向に略等間隔で配置されている。そのため、Ｚ方向から見て、最上の立ち上がり部３１ａとコンタクト８０ａとの間の距離は、最上の立ち上がり部３１ａと２番目の立ち上がり部３１ｂとの間の距離よりも短い。

【0037】

コンタクト８０ａに対してＸ方向に隣接するコンタクト８０ｂは、ストッパー絶縁層７０及び上層から２番目の絶縁層２２Ｕ２を貫通し、２番目の導電層２１Ｕ２に接続されている。

【0038】

上述したことからわかるように、本実施形態では、コンタクト８０ａ及び８０ｂは、上部選択ゲート線として機能する２つの導電層２１Ｕ１及び２１Ｕ２を介して、メモリ領域１００に設けられた２つの上部選択トランジスタのゲート電極に電気的に接続されている。

【0039】

さらにコンタクト８０ｃ～８０ｊは、ストッパー絶縁層７０及び対応する絶縁層２２を貫通して、対応する導電層２１に接続されている。

【0040】

コンタクト８０ｃ～８０ｈはそれぞれ、ワード線として機能する対応する導電層２１を介して、対応するメモリセルトランジスタのゲート電極に電気的に接続されている。

【0041】

コンタクト８０ｉ及び８０ｊはそれぞれ、下部選択ゲート線として機能する導電層２１Ｌ２及び２１Ｌ１を介して、２つの下部選択トランジスタのゲート電極に電気的に接続されている。

【0042】

次に、本実施形態に係る半導体記憶装置の製造方法を、図６Ａ～図６Ｄに示した断面図を参照して説明する。

【0043】

図６Ａの工程では、半導体基板１０上に、複数の絶縁層２２と複数の犠牲層２３とが交互に積層された積層膜を形成する。このとき、最上層の絶縁層２２の厚さは他の絶縁層２２よりも厚くなるように、積層膜が形成される。さらに、積層膜上には、積層膜の端部が階段状に加工された後に行われる後述する平坦化処理の際のマスクとして機能するマスク層９１が形成される。マスク層９１にはシリコン窒化物が用いられ、絶縁層２２にはシリコン酸化物が用いられ、犠牲層２３にはシリコン窒化物が用いられる。続いて、リソグラフィー及びＲＩＥ（reactive ion etching）等のエッチングを用いて、マスク層９１と、最上層の絶縁層２２及び最上層の犠牲層２３をパターニングする。これにより、この後階段状に加工される積層膜の領域において、上層から２番目の絶縁層２２の表面が露出する。

【0044】

図６Ｂの工程では、下層側の絶縁層２２及び犠牲層２３をパターニングして、階段状の端部を有する積層体２０ａを形成する。本実施形態では、積層体２０ａの各ステップの上層側には絶縁層２２が位置し、下層側には犠牲層２３が位置している。

【0045】

図６Ｃの工程では、全面にストッパー絶縁層７０（下部ストッパー絶縁層７１及び上部ストッパー絶縁層７２）を形成する。これにより、積層体２０ａの階段状の端部並びにマスク層９１の上面及び側面は、ストッパー絶縁層７０によって覆われる。

【0046】

図６Ｄの工程では、全面に絶縁層４１を形成した後、マスク層９１をマスクとして用いて絶縁層４１を平坦化するとともにマスク層９１上に形成されているストッパー絶縁層７０及びマスク層９１を除去する。続いて、メモリ領域１００（図６Ｄには図示されていない）にメモリホールを形成し、このメモリホール内にメモリセルトランジスタ用及び選択トランジスタ用の半導体層等を形成する。その後、積層体２０ａにスリット（図示せず）を形成し、このスリットからエッチング液を導入して犠牲層２３を選択的にエッチングする。この選択的なエッチングによって、犠牲層２３が形成されていた部分に空隙が形成される。さらに、この空隙をタングステン（Ｗ）等の金属材料で埋めることで、導電層２１が形成される。このようにして、複数の導電層２１と複数の絶縁層２２とが交互に積層され、階段状の端部を有する積層体２０が得られる。

【0047】

その後、上述した絶縁層４１を含む絶縁領域４０を形成する。さらに、絶縁領域４０、ストッパー絶縁層７０及び絶縁層２２にコンタクトホールを形成し、コンタクトホール内にコンタクト８０ａ～８０ｊを形成する。コンタクト８０ａについては、最上層の導電層２１Ｕ１を貫通して最上層の導電層２１Ｕ１と隣接する２番目の導電層２１Ｕ２に達するコンタクトホールを形成し、このコンタクトホール内にコンタクト８０ａを形成する。

【0048】

このようにして、図２Ａ及び図２Ｂに示すような構成を有する半導体記憶装置が形成される。

【0049】

なお、コンタクト８０ａに対するコンタクトホールの深さとコンタクト８０ｊに対するコンタクトホールの深さとは大きく異なる。そのため、コンタクト８０ａ～８０ｊを一括加工によって形成する場合、ストッパー絶縁層７０を介することなく形成されるコンタクト８０ａ用のコンタクトホールがワード線として機能する導電層２１に到達するおそれがある。そのような場合には、上部選択ゲート線として機能する導電層２１の層数を適切に設定することにより、コンタクト８０ａ用のコンタクトホールが最上層のワード線として設定される導電層２１に到達しないようにすることができる。

【0050】

上述したような構成により、本実施形態では、以下に述べるような効果を奏することが可能となる。

【0051】

従来は、最上層の導電層に接続されるコンタクトは、２段目のステップに対応する位置でストッパー絶縁層を貫通して最上層の導電層に接続されていた。

【0052】

これに対して、本実施形態では、コンタクト８０ａが、最上段のステップ３０ａに対応する位置で最上層の導電層２１Ｕ１に接続されている。すなわち、本実施形態では、コンタクト８０ａが、最上の立ち上がり部３１ａに対応して設けられた最上層の導電層２２Ｕ１に、ストッパー絶縁層７０を介さずに積層体２０の上方の絶縁領域４０を貫通して接続されている。このような構成により、本実施形態では、従来に比べて、コンタクト８０ａ～８０ｊを接続するための階段領域２００のステップ３０の数を１段分、減らすことができる。その結果、本実施形態では、コンタクト８０ａ～８０ｊを設けるための階段領域２００の面積を低減することが可能となる。

【0053】

また、本実施形態では、ステップ３０の数を減らすことができるため、製造工程を低減することができ、製造コストを下げることが可能である。

【0054】

また、本実施形態では、コンタクト８０ａが、最上の立ち上がり部３１ａに対応して設けられた最上層の導電層２１Ｕ１を貫通して、最上の立ち上がり部３１ａの下層側に位置する立ち上がり部３１ｂに対応して設けられた２番目の導電層２１Ｕ２にさらに接続されている。すなわち、本実施形態では、コンタクト８０ａが、導電層２１Ｕ１に加えて導電層２１Ｕ２にも接続されている。別の観点から見ると、本実施形態では、２番目の導電層２１Ｕ２には、コンタクト８０ａ及び８０ｂの両方が接続されている。このような構成により、本実施形態では、選択トランジスタに対するオープン不良を抑制することが可能である。

【0055】

なお、上述した実施形態では、図２Ｂに示すように、コンタクト８０ａは、最上層の導電層２１Ｕ１を貫通し、２番目の導電層２１Ｕ２の上面に接続されているが、図７～図１１に示すようにしてコンタクト８０ａと導電層２１とが接続されるようにしてもよい。

【0056】

図７に示した第１の接続例では、コンタクト８０ａは、最上層の導電層２１Ｕ１を貫通し、２番目の導電層２１Ｕ２の内部まで（途中の深さまで）延伸して、２番目の導電層２１Ｕ２に接続されている。

【0057】

図８に示した第２の接続例では、コンタクト８０ａは、最上層の導電層２１Ｕ１を貫通し、最上層の導電層２１Ｕ１直下の上層から２番目の絶縁層２２Ｕ２の内部まで（途中の深さまで）延伸している。したがって、コンタクト８０ａは、最上層の導電層２１Ｕ１のみに接続され、２番目の導電層２１Ｕ２には接続されていない。

【0058】

図９に示した第３の接続例では、コンタクト８０ａは、最上層の導電層２１Ｕ１を貫通し、最上層の導電層２１Ｕ１直下の上層から２番目の絶縁層２２Ｕ２の上面に接している。したがって、コンタクト８０ａは、最上層の導電層２１Ｕ１のみに接続され、２番目の導電層２１Ｕ２には接続されていない。

【0059】

図１０に示した第４の接続例では、コンタクト８０ａは、最上層の導電層２１Ｕ１の内部まで（途中の深さまで）延伸して最上層の導電層２１Ｕ１のみに接続されており、２番目の導電層２１Ｕ２には接続されていない。

【0060】

図１１に示した第５の接続例では、コンタクト８０ａは、最上層の導電層２１Ｕ１の上面に接続されており、２番目の導電層２１Ｕ２には接続されていない。

【0061】

図７～図１１に示したような構成であっても、コンタクト８０ａ～８０ｊを設けるための階段領域２００の面積の低減や、製造工程の低減が可能である。

【0062】

図１２は、第１の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の境界近傍の配置構成を模式的に示した図である。図１２に示すように、図１に示したメモリ領域１００は、アレイ領域１１０、スリット領域１２０及びハーフスリット領域１３０を含んでいる。アレイ領域１１０には、ピラー構造５０を含むメモリセルアレイが設けられている。スリット領域１２０は、積層体２０の上端から下端まで延伸するスリット内に所定の材料が埋められた構造を有している。ハーフスリット領域１３０は、積層体２０の上端から所定位置まで延伸し、上層から所定数の導電層２１（ここでは最上層の導電層２１Ｕ１及び２番目の導電層２１Ｕ２）をＹ方向で分段するスリット内に絶縁材料が埋められた構造を有している。スリット領域１２０及びハーフスリット領域１３０によって区画された各アレイ領域１１０では、上部選択ゲート線が共通化されている。

【0063】

階段領域２００は、コンタクト領域２１０、スリット領域２２０及びハーフスリット領域２３０を含んでいる。スリット領域２２０及びハーフスリット領域２３０は、メモリ領域１００のスリット領域１２０及びハーフスリット領域１３０が連続的に延伸したものであり、スリット領域２２０及びハーフスリット領域２３０によって区画された各コンタクト領域２１０にコンタクト８０が配置されている。したがって、スリット領域１２０及びハーフスリット領域１３０で区画されたアレイ領域１１０内の共通の上部選択ゲート線に対して、スリット領域２２０及びハーフスリット領域２３０で区画されたコンタクト領域２１０でコンタクト８０が接続されている。

【0064】

図１２に示したようなアレイ領域１１０、コンタクト領域２１０、スリット領域１２０及び２２０、並びにハーフスリット領域１３０及び２３０の配置は、Ｙ方向に繰り返し設けられて図１に示したメモリ領域１００及び階段領域２００が形成される。このように、上部選択ゲート線を共有する各区画毎に最上層の導電層２１Ｕ１に対して接続されるコンタクト８０ａが、コンタクト領域２１０の広いエリア（図１２には図示されていない）に多数設けられている。そのため、多数のコンタクト８０ａの深さにはエッチングプロセスに起因してエリアばらつきが生じる可能性がある。したがって、例えば、１つのメモリチップ内に存在する複数のコンタクト８０ａには、図２Ｂ及び図７～図１１に示したような種々の深さに達するコンタクト８０ａが混在していてもよい。

【0065】

（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は上述した第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。

【0066】

図１３は、第２の実施形態に係る半導体記憶装置の階段領域２００の構成を模式的に示した断面図である。なお、メモリ領域１００の基本的な構成は、第１の実施形態で示した構成と同様である。

【0067】

本実施形態では、最上層の導電層２１Ｕ１を除いて、複数の導電層２１それぞれの厚さが、各導電層２１の端部近傍のテラス部３２（テラス部３２ａは除く）において増加している。これにより、最上層の導電層２１Ｕ１以外の導電層２１の厚さは、対応する各コンタクト８０ｂ～８０ｊと接続する部分の近傍で厚くなっている。

【0068】

また、本実施形態では、第１の実施形態の図２Ｂに示されたようなストッパー絶縁層７０が設けられていない。そのため、本実施形態では、導電層２１の厚さが増加している部分に直接的にコンタクト８０ｂ～８０ｊが接続されている。

【0069】

次に、本実施形態に係る半導体記憶装置の製造方法を、図１４Ａ～図１４Ｄに示した断面図を参照して説明する。

【0070】

図１４Ａの基本的な工程は、第１の実施形態の図６Ａの工程と同様である。すなわち、半導体基板１０上に、複数の絶縁層２２と複数の犠牲層２３とが交互に積層された積層膜及びマスク層９１を形成する。マスク層９１にはシリコン窒化物が用いられ、絶縁層２２にはシリコン酸化物が用いられ、犠牲層２３にはシリコン窒化物が用いられる。続いて、リソグラフィー及びＲＩＥ等のエッチングを用いて、マスク層９１と、最上層の絶縁層２２及び最上層の犠牲層２３をパターニングし、上層から２番目の絶縁層２２の表面を露出させる。

【0071】

図１４Ｂの工程では、下層側の絶縁層２２及び犠牲層２３を順次パターニングして、階段状の端部を有する積層体２０ａを形成する。本実施形態では、積層体２０ａの各ステップの上層側には犠牲層２３が位置し、下層側には絶縁層２２が位置している。

【0072】

図１４Ｃの工程では、全面に犠牲層９２を形成する。犠牲層９２の材料は、犠牲層２３の材料と同じである。すなわち、犠牲層９２にはシリコン窒化物が用いられる。続いて、犠牲層９２の各ステップの立ち上がり部近傍に位置する部分をＸ方向及びＹ方向で選択的に除去する異方性エッチングを行うことで、図１４Ｃに示すような犠牲層９２の形状が得られる。

【0073】

図１４Ｄの工程では、全面に絶縁層４１を形成した後、絶縁層４１を平坦化するとともにマスク層９１及びマスク層９１上に形成されている犠牲層９２を除去する。続いて、メモリ領域１００（図１４Ｄには図示されていない）にメモリホールを形成し、このメモリホール内にメモリセルトランジスタ用及び選択トランジスタ用の半導体層等を形成する。その後、積層体２０ａにスリット（図示せず）を形成し、このスリットからエッチング液を導入して犠牲層２３及び９２を選択的にエッチングする。この選択的なエッチングによって、犠牲層２３及び９２が形成されていた部分に空隙が形成される。さらに、この空隙をタングステン（Ｗ）等の金属材料を埋めることで、導電層２１が形成される。このようにして、複数の導電層２１と複数の絶縁層２２とが交互に積層され、階段状の端部を有する積層体２０が得られる。

【0074】

その後、上述した絶縁層４１を含む絶縁領域４０を形成する。さらに、絶縁領域４０を貫通させて導電層２１の厚膜化されている部分に達するコンタクトホールを形成し、コンタクトホール内にコンタクト８０ｂ～８０ｊを形成する。コンタクト８０ａについては、絶縁領域４０、最上層の絶縁層２２Ｕ１、最上層の導電層２１Ｕ１及び上層から２番目の絶縁層２２Ｕ２を貫通させて、最上層の導電層２１Ｕ１と隣接する２番目の導電層２１Ｕ２に達するコンタクトホールを形成し、このコンタクトホール内にコンタクト８０ａを形成する。

【0075】

このようにして、図１３に示すような構成を有する半導体記憶装置を形成する。

【0076】

以上のように、本実施形態でも、第１の実施形態と同様に、コンタクト８０ａが、最上段のステップ３０ａに対応する位置で最上層の導電層２１Ｕ１に接続されている。すなわち、本実施形態でも、コンタクト８０ａが、最上の立ち上がり部３１ａに対応して設けられた最上層の導電層２１Ｕ１に接続されている。したがって、本実施形態でも、第１の実施形態と同様に、コンタクト８０ａ～８０ｊを設けるための階段領域２００の面積を低減することが可能となる。また、本実施形態でも、第１の実施形態と同様に、階段領域２００のステップ３０の数を減らすことができるため、製造工程を減らすことが可能であり、製造コストを下げることが可能である。

【0077】

また、本実施形態でも、第１の実施形態と同様に、コンタクト８０ａが、最上の立ち上がり部３１ａに対応して設けられた最上層の導電層２１Ｕ１を貫通して、最上の立ち上がり部３１ａの下層側に位置する立ち上がり部３１ｂに対応して設けられた２番目の導電層２１Ｕ２にさらに接続されている。したがって、本実施形態でも、第１の実施形態と同様に、選択トランジスタに対するオープン不良を抑制することが可能である。

【0078】

上述した実施形態では、図１３に示すように、コンタクト８０ａは、最上層の導電層２１Ｕ１を貫通し、２番目の導電層２１Ｕ２の上面に接続されているが、第１の実施形態の図７～図１１に示した第１～第５の接続例と同様にして、コンタクト８０ａと導電層２１とが接続されるようにしてもよい。

【0079】

なお、上述した第１及び第２の実施形態では、２つの上部選択トランジスタを設ける例について説明したが、３以上の上部選択トランジスタを設ける場合にも、階段領域２００の基本的な構成は、上述した第１及び第２の実施形態の構成と同様である。すなわち、階段領域２００自体の構成は上述した第１及び第２の実施形態の構成と同様であり、上部選択トランジスタの数に応じた数の導電層２１が上部選択ゲート線として機能する。例えば、４つの上部選択トランジスタを用いる場合には、最上層の導電層２１Ｕ１乃至上層から４番目の導電層２１が上部選択ゲート線として機能する。

【0080】

また、上述した第１及び第２の実施形態では、１つのステップ３０に対して１つの導電層２１が設けられていたが、１つのステップ３０に対して２以上の導電層２１が設けられていてもよい。この場合には、図２Ｂ及び図１３のＹ方向で２以上の階段列が設けられる。ただし、このような場合でも、各コンタクト領域において、最上段のステップ３０ａの構成は、上述した第１及び第２の実施形態と同様である。すなわち、最上段のステップ３０ａに対しては、１つの導電層２１（最上層の導電層２１Ｕ１）が設けられ、図２Ｂ及び図１３と同様にして、最上層の導電層２１Ｕ１にコンタクト８０ａが接続される。また、図２Ｂ及び図１３と同様にして、上層から２番目の導電層２１Ｕ２にもコンタクト８０ａが接続されるようにしてもよい。

【0081】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0082】

１０…半導体基板 ２０…積層体
２１…導電層 ２２…絶縁層 ２３…犠牲層
３０…ステップ ３１…立ち上がり部 ３２…テラス部
４０…絶縁領域 ４１…絶縁層
５０…ピラー構造 ５０ａ…第１の部分
５０ｂ…第２の部分 ５０ｃ…第３の部分
５１…半導体層 ５２…トンネル絶縁層 ５３…電荷蓄積層
５４…ブロック絶縁層 ５５…コア絶縁層
６０…コンタクト ７０…ストッパー絶縁層
７１…下部ストッパー絶縁層 ７２…上部ストッパー絶縁層
８０ａ～８０ｊ…コンタクト ９１…マスク層 ９２…犠牲層
１００…メモリ領域 １１０…アレイ領域
１２０…スリット領域 １３０…ハーフスリット領域
２００…階段領域 ２１０…コンタクト領域
２２０…スリット領域 ２３０…ハーフスリット領域
３００…周辺回路領域

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図14C】

【図14D】