特開 2022-51290 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022051290

(43)【公開日】2022-03-31

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220324BHJP

   H01L 21/336 20060101ALI20220324BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2020157697

(22)【出願日】2020-09-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】高島 章

(72)【発明者】

【氏名】井野 恒洋

(72)【発明者】

【氏名】中崎 靖

(72)【発明者】

【氏名】守山 佳彦

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP23

5F083EP76

5F083GA05

5F083GA10

5F083JA02

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA60

5F083KA01

5F083LA16

5F083LA21

5F083PR21

5F101BA45

5F101BB05

5F101BD16

5F101BD30

5F101BH02

(57)【要約】

【課題】 動作電圧を下げることが可能な半導体記憶装置を提供する。
【解決手段】 実施形態に係る半導体記憶装置は、第１の方向に配列された導電層１１を含む第１の積層構造１０と、第１の積層構造の中に設けられ、第１の方向に延伸する柱状構造２０と、を備え、柱状構造は、第１の方向に延伸する半導体層２１と、第１の積層構造と半導体層との間に設けられた第１の電荷蓄積層２２と、半導体層と第１の電荷蓄積層との間に設けられた第１の絶縁層２３と、積層構造と第１の電荷蓄積層との間に設けられた第２の絶縁層２４とを含み、第１の電荷蓄積層は、ｃ軸が第２の絶縁層から第１の絶縁層に向かう方向に配向したウルツァイト（wurtzite）結晶構造を有する窒化アルミニウムを含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１の方向に配列された導電層を含む第１の積層構造と、
前記第１の積層構造の中に設けられ、前記第１の方向に延伸する柱状構造と、
を備えた半導体記憶装置であって、
前記柱状構造は、
前記第１の方向に延伸する半導体層と、
前記第１の積層構造と前記半導体層との間に設けられた第１の電荷蓄積層と、
前記半導体層と前記第１の電荷蓄積層との間に設けられた第１の絶縁層と、
前記積層構造と前記第１の電荷蓄積層との間に設けられた第２の絶縁層と、
を含み、
前記第１の電荷蓄積層は、ｃ軸が前記第２の絶縁層から前記第１の絶縁層に向かう方向に配向したウルツァイト（wurtzite）結晶構造を有する窒化アルミニウムを含む
半導体記憶装置。

【請求項2】

前記第１の絶縁層は、酸化シリコン、窒化シリコン又は酸窒化シリコンを含む
請求項１に記載の半導体記憶装置。

【請求項3】

前記第２の絶縁層は、酸化シリコン、窒化シリコン又は酸窒化シリコンを含む
請求項１に記載の半導体記憶装置。

【請求項4】

前記第１の電荷蓄積層の熱膨張係数は、前記第２の絶縁層の熱膨張係数よりも小さい
請求項１に記載の半導体記憶装置。

【請求項5】

前記第２の絶縁層は、前記第１の電荷蓄積層に圧縮応力を与える
請求項１に記載の半導体記憶装置。

【請求項6】

前記柱状構造は、前記第１の方向に延伸する第３の絶縁層をさらに含み、
前記半導体層は、前記第１の絶縁層と前記第３の絶縁層との間に設けられている
請求項１に記載の半導体記憶装置。

【請求項7】

前記柱状構造は、前記積層構造に囲まれている
請求項１に記載の半導体記憶装置。

【請求項8】

前記第２の絶縁層は、前記第１の電荷蓄積層を囲み、
前記第１の電荷蓄積層は、前記第１の絶縁層を囲み、
前記第１の絶縁層は、前記半導体層を囲む
請求項７に記載の半導体記憶装置。

【請求項9】

第１の方向に配列された導電層を含む第１の積層構造と、
第１の方向に配列された導電層を含む第２の積層構造と、
前記第１の積層構造と前記第２の積層構造との間に設けられ、前記第１の方向に延伸する柱状構造と、
を備えた半導体記憶装置であって、
前記柱状構造は、
前記第１の方向に延伸する半導体部と、
前記第１の積層構造と前記半導体層との間に設けられた第１の電荷蓄積部と、
前記半導体部と前記第１の電荷蓄積部との間に設けられた第１の絶縁部と、
前記第１の積層構造と前記第１の電荷蓄積部との間に設けられた第２の絶縁部と、
前記第２の積層構造と前記半導体部との間に設けられた第２の電荷蓄積部と、
前記半導体部と前記第２の電荷蓄積部との間に設けられた第３の絶縁部と、
前記第２の積層構造と前記第２の電荷蓄積部との間に設けられた第４の絶縁部と、
を含み、
前記第１の電荷蓄積部は、ｃ軸が前記第２の絶縁部から前記第１の絶縁部に向かう方向に配向したウルツァイト（wurtzite）結晶構造を有する窒化アルミニウムを含み、
前記第２の電荷蓄積部は、ｃ軸が前記第４の絶縁部から前記第３の絶縁部に向かう方向に配向したウルツァイト（wurtzite）結晶構造を有する窒化アルミニウムを含む
半導体記憶装置。

【請求項10】

導電層と、
半導体層と、
前記導電層と前記半導体層との間に設けられた電荷蓄積層と、
前記半導体層と前記電荷蓄積層との間に設けられた第１の絶縁層と、
前記導電層と前記電荷蓄積層との間に設けられた第２の絶縁層と、
を含み、
前記電荷蓄積部は、ｃ軸が前記第２の絶縁層から前記第１の絶縁層に向かう方向に配向したウルツァイト（wurtzite）結晶構造を有する窒化アルミニウムを含む
半導体記憶装置。

【請求項11】

基板表面と交差する第１の方向に配列された導電層を含む積層構造と、
前記第１の方向に延伸する半導体層と、
前記積層構造と前記半導体層との間に設けられた電荷蓄積層と、
前記半導体層と前記電荷蓄積層との間に設けられた第１の絶縁層と、
前記積層構造と前記電荷蓄積層との間に設けられた第２の絶縁層と、
を含み、
前記電荷蓄積部は、ｃ軸が前記第２の絶縁層から前記第１の絶縁層に向かう方向に配向したウルツァイト（wurtzite）結晶構造を有する窒化アルミニウムを含む
半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体基板上に直列接続された複数のメモリセルが積層されたＮＡＮＤ型の不揮発性半導体記憶装置が提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１９／０３１９０４３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

動作電圧を下げることが可能な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、第１の方向に配列された導電層を含む第１の積層構造と、前記第１の積層構造の中に設けられ、前記第１の方向に延伸する柱状構造と、を備えた半導体記憶装置であって、前記柱状構造は、前記第１の方向に延伸する半導体層と、前記第１の積層構造と前記半導体層との間に設けられた第１の電荷蓄積層と、前記半導体層と前記第１の電荷蓄積層との間に設けられた第１の絶縁層と、前記積層構造と前記第１の電荷蓄積層との間に設けられた第２の絶縁層と、を含み、前記第１の電荷蓄積層は、ｃ軸が前記第２の絶縁層から前記第１の絶縁層に向かう方向に配向したウルツァイト（wurtzite）結晶構造を有する窒化アルミニウムを含む。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図2】第１の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図3】第１の実施形態に係る半導体記憶装置において、電荷蓄積層に用いる窒化アルミニウム層の配向方向について示した図である。

【図4】第２の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図5】第２の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

（第１の実施形態）
図１及び図２は、第１の実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の構成を模式的に示した断面図である。図１はＺ方向に対して垂直な断面図であり、図２はＺ方向に対して平行な断面図である。図１のＡ－Ａ線に沿った断面が図２に対応する。なお、図１及び図２に示したＸ方向、Ｙ方向及びＺ方向は互いに垂直な方向である。

【0009】

図１及び図２に示した半導体記憶装置は、積層構造１０と、積層構造１０に隣接して設けられた複数の柱状構造２０とを含んでいる。積層構造１０及び柱状構造２０は、半導体基板（図示せず）上に集積化されている。半導体基板の主面に対して垂直な方向がＺ方向に対応する。

【0010】

積層構造１０は、導電層１１及び絶縁層１２がＺ方向（第１の方向）に交互に積層された構造を有している。導電層１１は、タングステン（Ｗ）等の金属材料で形成され、ワード線として機能する。絶縁層１２は、シリコン酸化物等で形成され、隣り合った導電層１１間を絶縁するものである。

【0011】

柱状構造２０は、Ｚ方向に垂直なＸＹ平面に対して平行に配列されており、各柱状構造２０はＺ方向に延伸している。各柱状構造２０は円柱状の形状を有しており、各柱状構造２０の側面は積層構造１０に囲まれている。

【0012】

各柱状構造２０は、半導体層２１、電荷蓄積層２２、トンネル絶縁層（第１の絶縁層）２３、ブロック絶縁層（第２の絶縁層）２４及びコア絶縁層（第３の絶縁層）２５を含んでいる。電荷蓄積層２２は積層構造１０と半導体層２１との間に設けられ、トンネル絶縁層２３は半導体層２１と電荷蓄積層２２との間に設けられ、ブロック絶縁層２４は積層構造１０と電荷蓄積層２２との間に設けられており、半導体層２１はトンネル絶縁層２３とコア絶縁層２５との間に設けられている。別の観点から見ると、ブロック絶縁層２４は電荷蓄積層２２を囲み、電荷蓄積層２２はトンネル絶縁層２３を囲み、トンネル絶縁層２３は半導体層２１を囲み、半導体層２１はコア絶縁層２５を囲んでいる。

【0013】

半導体層２１は、Ｚ方向に延伸する円筒状の形状を有しており、不揮発性メモリセルのチャネル形成領域として機能する。半導体層２１は、シリコン層で形成されている。

【0014】

電荷蓄積層２２は、Ｚ方向に延伸する円筒状の形状を有し、メモリセルのチャージトラップ層として機能する。電荷蓄積層２２は、ｃ軸がブロック絶縁層２４からトンネル絶縁層２３に向かう方向（図３の矢印で示した方向）に配向したウルツァイト（wurtzite）結晶構造を有する窒化アルミニウム（ＡｌＮ）層で形成されている。別の観点から見ると、電荷蓄積層２２を構成する窒化アルミニウム層は、円柱状の柱状構造２０の中心軸Ｃ０に向かう方向にｃ軸が配向したウルツァイト結晶構造を有している。さらに別の観点から見ると、電荷蓄積層２２を構成する窒化アルミニウム層は、電荷蓄積層２２とトンネル絶縁層２３との界面及び電荷蓄積層２２とブロック絶縁層２４との界面に垂直な方向にｃ軸が配向したウルツァイト結晶構造を有している。

【0015】

トンネル絶縁層２３は、Ｚ方向に延伸する円筒状の形状を有しており、窒化シリコン層或いは酸窒化シリコン層で形成されている。

【0016】

ブロック絶縁層２４は、Ｚ方向に延伸する円筒状の形状を有しており、酸化シリコン層或いは酸窒化シリコン層で形成されている。

【0017】

コア絶縁層２５は、柱状構造２０の中心軸Ｃ０を含み、Ｚ方向に延伸する円柱状の形状を有している。コア絶縁層２５は、酸化シリコン等で形成されている。

【0018】

上述した半導体記憶装置では、導電層１１と柱状構造２０の導電層１１で囲まれた部分とによって１つのメモリセルが構成される。したがって、上述した半導体記憶装置は、複数のメモリセルがＺ方向に直列接続されたＮＡＮＤストリングを有するＮＡＮＤ型の不揮発性メモリとして機能する。

【0019】

以上のように、本実施形態では、電荷蓄積層２２が、ｃ軸がブロック絶縁層２４からトンネル絶縁層２３に向かう方向に配向したウルツァイト結晶構造を有する窒化アルミニウム（ＡｌＮ）層で形成されている。これにより、以下に述べるように、メモリセルの動作電圧を下げることが可能となる。

【0020】

通常、バルクの窒化アルミニウムの比誘電率は８～９程度である。これに対して、ｃ軸配向したウルツァイト結晶構造を有する窒化アルミニウムの比誘電率は１０．１程度であり、バルクの窒化アルミニウムに比べて比誘電率が高い。

【0021】

本実施形態では、電荷蓄積層２２を構成する窒化アルミニウム（ＡｌＮ）層が、ｃ軸がブロック絶縁層２４からトンネル絶縁層２３に向かう方向に配向したウルツァイト結晶構造を有している。そのため、ブロック絶縁層２４とトンネル絶縁層２３との間に設けられた電荷蓄積層２２のキャパシタンスを増加させることができる。これにより、ゲート電極として機能する導電層１１と半導体層２１との間の印加電圧を下げることができ、メモリセルの動作電圧を下げることが可能となる。

【0022】

また、窒化アルミニウム（ＡｌＮ）の熱膨張係数は、酸化シリコンの熱膨張係数よりも小さい。そのため、ブロック絶縁層２４に酸化シリコンを用いた場合には、電荷蓄積層２２の熱膨張係数の方がブロック絶縁層２４の熱膨張係数よりも小さくなる。すなわち、ブロック絶縁層２４の方が電荷蓄積層２２よりも収縮率が高くなる。したがって、ブロック絶縁層２４が収縮することによって、ブロック絶縁層２４から電荷蓄積層２２に圧縮応力が加わる。すなわち、ブロック絶縁層２４からトンネル絶縁層２３に向かう方向に圧縮応力が加わる。そのため、電荷蓄積層２２の誘電率をより高めることが可能であり、メモリセルの動作電圧をより下げることが可能となる。

【0023】

ブロック絶縁層２４に酸窒化シリコンを用いた場合にも、ブロック絶縁層２４の熱膨張係数が電荷蓄積層２２の熱膨張係数よりも高くなるように酸素と窒素との比率を調整することで、上述した効果と同様の効果を得ることが可能である。

【0024】

なお、上述したような結晶構造を有する電荷蓄積層２２は、以下のようにして形成することが可能である。柱状構造２０を形成するためのメモリホールを積層構造１０に形成した後、ＡＬＤ（atomic layer deposition）を用いて、通常の成膜レートよりも低い成膜レートで窒化アルミニウム層を形成する。このような方法により、上述したようなｃ軸配向を有するウルツァイト結晶構造の窒化アルミニウム層を、メモリホール内に形成することが可能である。

【0025】

（第２の実施形態）
次に、第２の実施形態について説明する。なお、基本的な事項は上述した第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。

【0026】

図４及び図５は、本実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の構成を模式的に示した断面図である。図４はＺ方向に対して垂直な断面図であり、図５はＺ方向に対して平行な断面図である。図４のＡ－Ａ線に沿った断面が図５に対応する。

【0027】

本実施形態では、互いに離間した複数の積層構造１０が設けられており、隣り合った積層構造（第１及び第２の積層構造）１０間には柱状構造２０及び絶縁構造３０が設けられている。具体的には、複数の柱状構造２０及び複数の絶縁構造３０が、Ｙ方向で交互に設けられている。

【0028】

各積層構造１０の基本的な構成は、第１の実施形態と同様であり、導電層１１及び絶縁層１２がＺ方向に交互に積層された構造を有している。

【0029】

各柱状構造２０は、第１の柱状部分２０ａ及び第２の柱状部分２０ｂを含んでいる。第１の柱状部分２０ａ及び第２の柱状部分２０ｂはＹ方向に延伸する中心線（中心面）Ｃ１に対して互いに対称であり、第１の柱状部分２０ａ及び第２の柱状部分２０ｂの基本的な構成は同じである。

【0030】

第１の柱状部分２０ａは、半導体層２１の第１の部分２１ａ、電荷蓄積層（第１の電荷蓄積層）２２ａ、トンネル絶縁層（第１の絶縁層）２３の第１の部分２３ａ、ブロック絶縁層（第２の絶縁層）２４ａ及びコア絶縁層（第３の絶縁層）２５の第１の部分２５ａを含んでいる。

【0031】

具体的には、電荷蓄積層２２ａは、第１の柱状部分２０ａ側の積層構造１０と半導体層２１の第１の部分２１ａとの間に設けられている。トンネル絶縁層２３の第１の部分２３ａは、半導体層２１の第１の部分２１ａと電荷蓄積層２２ａとの間に設けられている。ブロック絶縁層２４ａは、第１の柱状部分２０ａ側の積層構造１０と電荷蓄積層２２ａとの間に設けられている。また、半導体層２１の第１の部分２１ａは、トンネル絶縁層２３の第１の部分２３ａとコア絶縁層２５の第１の部分２５ａとの間に設けられている。

【0032】

第２の柱状部分２０ｂは、半導体層２１の第２の部分２１ｂ、電荷蓄積層（第２の電荷蓄積層）２２ｂ、トンネル絶縁層（第１の絶縁層）２３の第２の部分２３ｂ、ブロック絶縁層（第４の絶縁層）２４ｂ及びコア絶縁層（第３の絶縁層）２５の第２の部分２５ｂを含んでいる。

【0033】

具体的には、電荷蓄積層２２ｂは、第２の柱状部分２０ｂ側の積層構造１０と半導体層２１の第２の部分２１ｂとの間に設けられている。トンネル絶縁層２３の第２の部分２３ｂは、半導体層２１の第２の部分２１ｂと電荷蓄積層２２ｂとの間に設けられている。ブロック絶縁層２４ｂは、第２の柱状部分２０ｂ側の積層構造１０と電荷蓄積層２２ｂとの間に設けられている。また、半導体層２１の第２の部分２１ｂは、トンネル絶縁層２３の第２の部分２３ｂとコア絶縁層２５の第２の部分２５ｂとの間に設けられている。

【0034】

絶縁構造３０は、第１の柱状部分２０ａと第２の柱状部分２０ｂとの間、及び隣り合った積層構造１０の間に設けられており、酸化シリコン層等によって形成されている。

【0035】

本実施形態でも、第１の実施形態と同様に、電荷蓄積層２２ａは、ｃ軸がブロック絶縁層２４ａからトンネル絶縁層２３の第１の部分２３ａに向かう方向に配向したウルツァイト結晶構造を有する窒化アルミニウム（ＡｌＮ）層で形成されている。同様に、電荷蓄積層２２ｂは、ｃ軸がブロック絶縁層２４ｂからトンネル絶縁層２３の第２の部分２３ｂに向かう方向に配向したウルツァイト結晶構造を有する窒化アルミニウム（ＡｌＮ）層で形成されている。

【0036】

別の観点から見ると、電荷蓄積層２２ａを構成する窒化アルミニウム層は、電荷蓄積層２２ａとトンネル絶縁層２３の第１の部分２３ａとの界面及び電荷蓄積層２２ａとブロック絶縁層２４ａとの界面に垂直な方向にｃ軸が配向したウルツァイト結晶構造を有している。同様に、電荷蓄積層２２ｂを構成する窒化アルミニウム層は、電荷蓄積層２２ｂとトンネル絶縁層２３の第２の部分２３ｂとの界面及び電荷蓄積層２２ｂとブロック絶縁層２４ｂとの界面に垂直な方向にｃ軸が配向したウルツァイト結晶構造を有している。

【0037】

半導体層２１、トンネル絶縁層２３、ブロック絶縁層２４ａ及び２４ｂ並びにコア絶縁層２５の材料は、第１の実施形態と同様である。

【0038】

本実施形態では、導電層１１と第１の柱状部分２０ａの導電層１１に隣接する部分とによって１つのメモリセルが構成され、導電層１１と第２の柱状部分２０ｂの導電層１１に隣接する部分とによって他の１つのメモリセルが構成される。したがって、本実施形態の半導体記憶装置では、１つの柱状構造２０に対して２つのＮＡＮＤストリングが含まれている。

【0039】

以上のように、本実施形態でも、第１の実施形態と同様に、電荷蓄積層２２ａ及び２２ｂの誘電率を高めることができ、メモリセルの動作電圧を下げることが可能となる。

【0040】

なお、上述した第１及び第２の実施形態では、トンネル絶縁層に窒化シリコン層或いは酸窒化シリコン層を用いたが、トンネル絶縁層に酸化シリコン層を用いてもよい。

【0041】

また、上述した第１及び第２の実施形態では、ブロック絶縁層に酸化シリコン層或いは酸窒化シリコン層を用いたが、ブロック絶縁層に窒化シリコン層を用いてもよい。

【0042】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0043】

１０…積層構造 １１…導電層 １２…絶縁層
２０…柱状構造 ２０ａ…第１の柱状部分 ２０ｂ…第２の柱状部分
２１…半導体層
２２、２２ａ…電荷蓄積層（第１の電荷蓄積層）
２２ｂ…電荷蓄積層（第２の電荷蓄積層）
２３…トンネル絶縁層（第１の絶縁層）
２４、２４ａ…ブロック絶縁層（第２の絶縁層）
２４ｂ…ブロック絶縁層（第４の絶縁層）
２５…コア絶縁層（第３の絶縁層）
３０…絶縁構造

【図1】

【図2】

【図3】

【図4】

【図5】