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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022051338
(43)【公開日】2022-03-31
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 16/10 20060101AFI20220324BHJP
G11C 11/56 20060101ALI20220324BHJP
G11C 16/04 20060101ALI20220324BHJP
【ＦＩ】
G11C16/10 170
G11C11/56 210
G11C16/04 170
G11C16/10 160
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2020157763
(22)【出願日】2020-09-18
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】松野 隼也
(72)【発明者】
【氏名】久保田 賢郎
(72)【発明者】
【氏名】堂目 正人
(72)【発明者】
【氏名】山本 健介
(72)【発明者】
【氏名】白石 圭
(72)【発明者】
【氏名】佐藤 一彦
(72)【発明者】
【氏名】福田 良
(72)【発明者】
【氏名】小柳 勝
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA02
5B225BA19
5B225CA01
5B225EA05
5B225EF11
5B225EF15
5B225FA02
(57)【要約】
【課題】高速動作可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置は、入力信号Ｄｉｎ＜０＞を受け取り、クロック信号Ｓｉｇ１の電圧が或るレベルの間、前記入力信号の電圧が或るレベルであることに応じて第１電圧を、前記入力信号の電圧が別のレベルであることに応じて前記第１電圧より低い第２電圧を、第１ノードＮ１に供給する、ように構成される第１回路１２３１と、前記クロック信号に基づいて、前記第１ノードの電位に基づくデータをラッチする、ように構成される第２回路１２３２と、前記第１回路が前記第１電圧を前記第１ノードに供給する間に前記第１電圧より低い第３電圧を前記第１ノードに供給し、前記第１回路が前記第２電圧を前記第１ノードに供給する間に前記第２電圧より高い第４電圧を前記第１ノードに供給する、ように構成される第３回路１２３３とを含む。
【選択図】図１０
【解決手段】実施形態の半導体装置は、入力信号Ｄｉｎ＜０＞を受け取り、クロック信号Ｓｉｇ１の電圧が或るレベルの間、前記入力信号の電圧が或るレベルであることに応じて第１電圧を、前記入力信号の電圧が別のレベルであることに応じて前記第１電圧より低い第２電圧を、第１ノードＮ１に供給する、ように構成される第１回路１２３１と、前記クロック信号に基づいて、前記第１ノードの電位に基づくデータをラッチする、ように構成される第２回路１２３２と、前記第１回路が前記第１電圧を前記第１ノードに供給する間に前記第１電圧より低い第３電圧を前記第１ノードに供給し、前記第１回路が前記第２電圧を前記第１ノードに供給する間に前記第２電圧より高い第４電圧を前記第１ノードに供給する、ように構成される第３回路１２３３とを含む。
【選択図】図１０
【特許請求の範囲】
【請求項1】
入力信号と、第１レベルと第２レベルとの間で電圧が交互に替わるクロック信号とを受け取り、前記クロック信号の電圧が前記第１レベルの間、前記入力信号の電圧が第３レベルであることに応じて第１電圧を、前記入力信号の電圧が第４レベルであることに応じて第２電圧を、第１ノードに供給する、ように構成され、前記第１電圧は前記第２電圧より高い、第１回路と、
前記第１ノードに接続され、前記クロック信号を受け取り、前記クロック信号に基づいて、前記第１ノードの電位に基づくデータをラッチする、ように構成される第２回路と、
前記第１ノードに接続され、前記第１回路が前記第１電圧を前記第１ノードに供給する間に第３電圧を前記第１ノードに供給し、前記第１回路が前記第２電圧を前記第１ノードに供給する間に第４電圧を前記第１ノードに供給する、ように構成され、前記第３電圧は前記第１電圧より低く前記第４電圧は前記第２電圧より高い、第３回路と
を備える半導体装置。
前記第１ノードに接続され、前記クロック信号を受け取り、前記クロック信号に基づいて、前記第１ノードの電位に基づくデータをラッチする、ように構成される第２回路と、
前記第１ノードに接続され、前記第１回路が前記第１電圧を前記第１ノードに供給する間に第３電圧を前記第１ノードに供給し、前記第１回路が前記第２電圧を前記第１ノードに供給する間に第４電圧を前記第１ノードに供給する、ように構成され、前記第３電圧は前記第１電圧より低く前記第４電圧は前記第２電圧より高い、第３回路と
を備える半導体装置。
【請求項2】
前記第３電圧は前記第４電圧より低い、請求項１に記載の半導体装置。
【請求項3】
前記第３回路はインバータを備え、前記第３電圧および前記第４電圧は、前記第１ノードの電位に基づいて前記インバータにより供給される、請求項２に記載の半導体装置。
【請求項4】
前記第１電圧と前記第２電圧との差は、前記第４電圧と前記第３電圧の差と等しい、請求項２に記載の半導体装置。
【請求項5】
前記第３電圧は前記第２電圧と同一であり、前記第４電圧は前記第１電圧と同一である、請求項２に記載の半導体装置。
【請求項6】
前記第１回路は、前記第１電圧が印加される第２ノードと、前記第２電圧が印加される第３ノードとに接続され、
前記第３回路は、前記第３電圧が印加される第４ノードと、前記第４電圧が印加される第５ノードとに接続され、
前記第１回路が前記第１電圧を前記第１ノードに供給しつつ前記第３回路が前記第３電圧を前記第１ノードに供給する間、前記第４ノードから前記第１ノードまでの経路の抵抗は、前記第２ノードから前記第１ノードまでの経路の抵抗より大きく、
前記第１回路が前記第２電圧を前記第１ノードに供給しつつ前記第３回路が前記第４電圧を前記第１ノードに供給する間、前記第５ノードから前記第１ノードまでの経路の抵抗は、前記第３ノードから前記第１ノードまでの経路の抵抗より大きい、
請求項４に記載の半導体装置。
前記第３回路は、前記第３電圧が印加される第４ノードと、前記第４電圧が印加される第５ノードとに接続され、
前記第１回路が前記第１電圧を前記第１ノードに供給しつつ前記第３回路が前記第３電圧を前記第１ノードに供給する間、前記第４ノードから前記第１ノードまでの経路の抵抗は、前記第２ノードから前記第１ノードまでの経路の抵抗より大きく、
前記第１回路が前記第２電圧を前記第１ノードに供給しつつ前記第３回路が前記第４電圧を前記第１ノードに供給する間、前記第５ノードから前記第１ノードまでの経路の抵抗は、前記第３ノードから前記第１ノードまでの経路の抵抗より大きい、
請求項４に記載の半導体装置。
【請求項7】
前記第３回路は、前記クロック信号を受け取り、前記クロック信号の電圧が前記第２レベルの間、前記第３電圧および前記第４電圧を前記第１ノードに供給しない、ようにさらに構成される、請求項１に記載の半導体装置。
【請求項8】
前記半導体装置は、
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第４回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に第５レベルから第６レベルになって、前記クロック信号の電圧が前記第１レベルから前記第２レベルになるまで前記第６レベルであり、
前記第３回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第５レベルの間、前記第３電圧および前記第４電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１に記載の半導体装置。
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第４回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に第５レベルから第６レベルになって、前記クロック信号の電圧が前記第１レベルから前記第２レベルになるまで前記第６レベルであり、
前記第３回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第５レベルの間、前記第３電圧および前記第４電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１に記載の半導体装置。
【請求項9】
前記半導体装置は、
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第４回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に前記第１ノードの電位が第５レベルから第６レベルに変化することに応じて第７レベルから第８レベルになり、
前記第３回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第８レベルの間、前記第３電圧および前記第４電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１に記載の半導体装置。
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第４回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に前記第１ノードの電位が第５レベルから第６レベルに変化することに応じて第７レベルから第８レベルになり、
前記第３回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第８レベルの間、前記第３電圧および前記第４電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１に記載の半導体装置。
【請求項10】
前記半導体装置は、
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第４回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に前記入力信号の電圧が前記第３レベルと前記第４レベルとの間で変化する場合、前記クロック信号の電圧が前記第１レベルの間であって前記入力信号の前記変化の前に第５レベルから第６レベルになって、前記入力信号の前記変化まで前記第６レベルであり、
前記第３回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第５レベルの間、前記第３電圧および前記第４電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１に記載の半導体装置。
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第４回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に前記入力信号の電圧が前記第３レベルと前記第４レベルとの間で変化する場合、前記クロック信号の電圧が前記第１レベルの間であって前記入力信号の前記変化の前に第５レベルから第６レベルになって、前記入力信号の前記変化まで前記第６レベルであり、
前記第３回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第５レベルの間、前記第３電圧および前記第４電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１に記載の半導体装置。
【請求項11】
入力信号と、第１レベルと第２レベルとの間で電圧が交互に替わるクロック信号とを受け取り、前記クロック信号の電圧が前記第１レベルの間、前記入力信号の電圧が第３レベルであることに応じて第１電圧を、前記入力信号の電圧が第４レベルであることに応じて第２電圧を、第１ノードに供給する、ように構成され、前記第１電圧は前記第２電圧より高い、第１回路と、
前記第１ノードおよび第２ノードに接続され、前記クロック信号を受け取り、前記クロック信号に基づいて、前記第１ノードの電位に基づくデータをラッチする、ように構成される第２回路と
を備え、
前記第２回路はインバータを備え、前記インバータの入力端子は前記第１ノードに接続され、前記インバータの出力端子は前記第２ノードに接続され、
前記インバータは、前記第１ノードの電位に基づき前記第１電圧または前記第２電圧を前記第２ノードに供給し、
前記第２回路は、前記第１回路が前記第１電圧を前記第１ノードに供給する間に、前記インバータにより前記第２ノードに供給された前記第２電圧を前記第１ノードに供給し、前記第１回路が前記第２電圧を前記第１ノードに供給する間に、前記インバータにより前記第２ノードに供給された前記第１電圧を前記第１ノードに供給する、ようにさらに構成される、
半導体装置。
前記第１ノードおよび第２ノードに接続され、前記クロック信号を受け取り、前記クロック信号に基づいて、前記第１ノードの電位に基づくデータをラッチする、ように構成される第２回路と
を備え、
前記第２回路はインバータを備え、前記インバータの入力端子は前記第１ノードに接続され、前記インバータの出力端子は前記第２ノードに接続され、
前記インバータは、前記第１ノードの電位に基づき前記第１電圧または前記第２電圧を前記第２ノードに供給し、
前記第２回路は、前記第１回路が前記第１電圧を前記第１ノードに供給する間に、前記インバータにより前記第２ノードに供給された前記第２電圧を前記第１ノードに供給し、前記第１回路が前記第２電圧を前記第１ノードに供給する間に、前記インバータにより前記第２ノードに供給された前記第１電圧を前記第１ノードに供給する、ようにさらに構成される、
半導体装置。
【請求項12】
前記第１回路は、前記第１電圧が印加される第３ノードと、前記第２電圧が印加される第４ノードとに接続され、
前記第２回路は、前記第２電圧が印加される第５ノードと、前記第１電圧が印加される第６ノードとに接続され、
前記第１回路が前記第１電圧を前記第１ノードに供給しつつ前記第２回路が前記第２電圧を前記第１ノードに供給する間、前記第５ノードから前記第１ノードまでの経路の抵抗は、前記第３ノードから前記第１ノードまでの経路の抵抗より大きく、
前記第１回路が前記第２電圧を前記第１ノードに供給しつつ前記第２回路が前記第１電圧を前記第１ノードに供給する間、前記第６ノードから前記第１ノードまでの経路の抵抗は、前記第４ノードから前記第１ノードまでの経路の抵抗より大きい、
請求項１１に記載の半導体装置。
前記第２回路は、前記第２電圧が印加される第５ノードと、前記第１電圧が印加される第６ノードとに接続され、
前記第１回路が前記第１電圧を前記第１ノードに供給しつつ前記第２回路が前記第２電圧を前記第１ノードに供給する間、前記第５ノードから前記第１ノードまでの経路の抵抗は、前記第３ノードから前記第１ノードまでの経路の抵抗より大きく、
前記第１回路が前記第２電圧を前記第１ノードに供給しつつ前記第２回路が前記第１電圧を前記第１ノードに供給する間、前記第６ノードから前記第１ノードまでの経路の抵抗は、前記第４ノードから前記第１ノードまでの経路の抵抗より大きい、
請求項１１に記載の半導体装置。
【請求項13】
前記第２回路は、前記クロック信号を受け取り、前記クロック信号の電圧が前記第２レベルの間、前記第１電圧および前記第２電圧を前記第１ノードに供給しない、ようにさらに構成される、請求項１１に記載の半導体装置。
【請求項14】
前記半導体装置は、
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第３回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に第５レベルから第６レベルになって、前記クロック信号の電圧が前記第１レベルから前記第２レベルになるまで前記第６レベルであり、
前記第２回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第５レベルの間、前記第１電圧および前記第２電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１１に記載の半導体装置。
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第３回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に第５レベルから第６レベルになって、前記クロック信号の電圧が前記第１レベルから前記第２レベルになるまで前記第６レベルであり、
前記第２回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第５レベルの間、前記第１電圧および前記第２電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１１に記載の半導体装置。
【請求項15】
前記半導体装置は、
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第３回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に前記第１ノードの電位が第５レベルから第６レベルに変化することに応じて第７レベルから第８レベルになり、
前記第２回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第８レベルの間、前記第１電圧および前記第２電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１１に記載の半導体装置。
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第３回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に前記第１ノードの電位が第５レベルから第６レベルに変化することに応じて第７レベルから第８レベルになり、
前記第２回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第８レベルの間、前記第１電圧および前記第２電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１１に記載の半導体装置。
【請求項16】
前記半導体装置は、
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第３回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に前記入力信号の電圧が前記第３レベルと前記第４レベルとの間で変化する場合、前記クロック信号の電圧が前記第１レベルの間であって前記入力信号の前記変化の前に第５レベルから第６レベルになって、前記入力信号の前記変化まで前記第６レベルであり、
前記第２回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第５レベルの間、前記第１電圧および前記第２電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１１に記載の半導体装置。
前記クロック信号を受け取り、前記クロック信号に基づく第１信号を出力する、ように構成される第３回路をさらに備え、
前記第１信号の電圧は、前記クロック信号の電圧が前記第１レベルの間に前記入力信号の電圧が前記第３レベルと前記第４レベルとの間で変化する場合、前記クロック信号の電圧が前記第１レベルの間であって前記入力信号の前記変化の前に第５レベルから第６レベルになって、前記入力信号の前記変化まで前記第６レベルであり、
前記第２回路は、前記第１信号を受け取り、前記第１信号の電圧が前記第５レベルの間、前記第１電圧および前記第２電圧を前記第１ノードに供給しない、ようにさらに構成される、
請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－００８８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高速動作可能な半導体装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、入力信号と、第１レベルと第２レベルとの間で電圧が交互に替わるクロック信号とを受け取り、前記クロック信号の電圧が前記第１レベルの間、前記入力信号の電圧が第３レベルであることに応じて第１電圧を、前記入力信号の電圧が第４レベルであることに応じて第２電圧を、第１ノードに供給する、ように構成され、前記第１電圧は前記第２電圧より高い、第１回路と、前記第１ノードに接続され、前記クロック信号を受け取り、前記クロック信号に基づいて、前記第１ノードの電位に基づくデータをラッチする、ように構成される第２回路と、前記第１ノードに接続され、前記第１回路が前記第１電圧を前記第１ノードに供給する間に第３電圧を前記第１ノードに供給し、前記第１回路が前記第２電圧を前記第１ノードに供給する間に第４電圧を前記第１ノードに供給する、ように構成され、前記第３電圧は前記第１電圧より低く前記第４電圧は前記第２電圧より高い、第３回路とを含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
【図2】第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
【図3】第１実施形態に係る半導体記憶装置のプレーンの構成の一例を示すブロック図。
【図4】第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成の一例を示す図。
【図5】第１実施形態に係る半導体記憶装置の一部の断面構造の一例を示す断面図。
【図6】第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値電圧分布の一例を示す図。
【図7】第１実施形態に係る半導体記憶装置の入出力回路の構成の一例を示すブロック図。
【図8】第１実施形態に係る半導体記憶装置の入出力回路のさらなる構成の一例を示すブロック図。
【図9】第１実施形態に係る半導体記憶装置の入出力回路中の２つの入力回路および１つのラッチ回路の構成の一例を示す図。
【図10】第１実施形態に係る半導体記憶装置のラッチ回路中の部分ラッチ回路の構成の一例を示す図。
【図11】第１実施形態に係る半導体記憶装置の部分ラッチ回路の回路構成の一例を示す図。
【図12】第１実施形態に係る半導体記憶装置により実行される或る書込み動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。
【図13】第１実施形態に係る半導体記憶装置の部分ラッチ回路が、或る信号により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す図。
【図14】第１実施形態に係る半導体記憶装置の部分ラッチ回路が、或る信号により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの別の例を示す図。
【図15】第１実施形態の比較例に係る半導体記憶装置の部分ラッチ回路が、或る信号により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す図。
【図16】第２実施形態に係る半導体記憶装置の部分ラッチ回路の構成の一例を示す図。
【図17】第２実施形態に係る半導体記憶装置の部分ラッチ回路の回路構成の一例を示す図。
【図18】第２実施形態に係る半導体記憶装置の部分ラッチ回路が、或る信号により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す図。
【図19】第２実施形態に係る半導体記憶装置の部分ラッチ回路の電位調整回路の回路構成の別の例を示す図。
【図20】第３実施形態に係る半導体記憶装置の部分ラッチ回路の構成の一例を示す図。
【図21】第３実施形態に係る半導体記憶装置の部分ラッチ回路の回路構成の一例を示す図。
【図22】第４実施形態に係る半導体記憶装置の入出力回路の構成の一例を示すブロック図。
【図23】第４実施形態に係る半導体記憶装置の入出力回路中の信号成形回路の回路構成の一例を示す図。
【図24】第４実施形態に係る半導体記憶装置の部分ラッチ回路の構成の一例を示す図。
【図25】第４実施形態に係る半導体記憶装置の部分ラッチ回路の回路構成の一例を示す図。
【図26】第４実施形態に係る半導体記憶装置の部分ラッチ回路が、或る信号により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す図。
【図27】第５実施形態に係る半導体記憶装置の信号成形回路の回路構成の一例を示す図。
【図28】第５実施形態に係る半導体記憶装置の部分ラッチ回路が、或る信号により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す図。
【図29】第６実施形態に係る半導体記憶装置の部分ラッチ回路の構成の一例を示す図。
【図30】第６実施形態に係る半導体記憶装置の部分ラッチ回路の回路構成の一例を示す図。
【図31】第６実施形態に係る半導体記憶装置の信号成形回路の回路構成の一例を示す図。
【図32】第６実施形態に係る半導体記憶装置の部分ラッチ回路が、或る信号により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す図。
【図33】第７実施形態に係る半導体記憶装置の信号成形回路の回路構成の一例を示す図。
【図34】第７実施形態に係る半導体記憶装置の部分ラッチ回路が、或る信号により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す図。
【図35】第８実施形態に係る半導体記憶装置の部分ラッチ回路の構成の一例を示す図。
【図36】第９実施形態に係る半導体記憶装置の部分ラッチ回路の構成の一例を示す図。
【図37】第９実施形態に係る半導体記憶装置の部分ラッチ回路の回路構成の一例を示す図。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。
【0008】
各機能ブロックを、ハードウェアおよびソフトウェアのいずれかまたは両方を組み合わせたものにより実現することが可能である。また、各機能ブロックが以下に説明されるように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックにより実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。また、以下の説明における各機能ブロックおよび各構成要素の名称は便宜的なものであり、各機能ブロックおよび各構成要素の構成および動作を限定するものではない。
【0009】
＜第１実施形態＞
以下、第１実施形態に係る半導体記憶装置１について説明する。
以下、第１実施形態に係る半導体記憶装置１について説明する。
【0010】
【0011】
メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム３は、例えば、ＳＳＤ（Solid State Drive）またはＳＤＴＭカード等である。
【0012】
半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４からホストコマンドを受け取り、当該ホストコマンドに基づいて半導体記憶装置１を制御する。
【0013】
メモリコントローラ２は、ホストインタフェース回路２１、ＣＰＵ（Central Processing Unit）２２、ＲＡＭ（Random Access Memory）２３、ＲＯＭ（Read Only Memory）２４、およびメモリインタフェース回路２５を含む。メモリコントローラ２は、例えばＳｏＣ（System-on-a-Chip）として構成される。
【0014】
ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、当該ファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＡＭ２３はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、書込み動作および読出し動作等を含む種々の動作、ならびに、ホストインタフェース回路２１およびメモリインタフェース回路２５の機能の一部を実行する。
【0015】
ホストインタフェース回路２１は、ホストインタフェースを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。例えば、ホストインタフェース回路２１は、ホスト装置４からメモリコントローラ２に送られるホストコマンドを受け取る。メモリインタフェース回路２５は、メモリインタフェースを介して半導体記憶装置１に接続され、メモリコントローラ２と半導体記憶装置１との間の通信を司る。メモリインタフェースは、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、リードイネーブル信号ｂＲＥ、ライトプロテクト信号ｂＷＰ、レディ／ビジー信号ｂＲ／Ｂ、入出力クロック信号ＤＱＳおよびｂＤＱＳ、ならびに信号ＤＱ＜０＞～ＤＱ＜７＞を伝送する。以下、信号ＤＱ＜０＞～ＤＱ＜７＞を信号ＤＱ＜７：０＞と表記する。以下の同様の表記についても同じである。メモリインタフェース回路２５は、例えば、ホスト装置４からのホストコマンドに基づいて、コマンドおよびアドレス情報を含むコマンドセットを生成し、当該コマンドセットを信号ＤＱ＜７：０＞を介して半導体記憶装置１に送信する。
【0016】
（２）半導体記憶装置
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。
【0017】
半導体記憶装置１は、コア部１１、入出力回路１２、ロジック制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、およびドライバセット１７を含む。
【0018】
コア部１１は、複数のプレーンＰＢ（図２では、プレーンＰＢ０およびプレーンＰＢ１が例示されている。）を含む。各プレーンＰＢはメモリセルアレイを含む。半導体記憶装置１では、書込みデータＤＡＴを或るプレーンのメモリセルアレイに記憶させる書込み動作、読出しデータＤＡＴを或るプレーンのメモリセルアレイから読み出す読出し動作等の、各種動作が実行される。
【0019】
入出力回路１２は、メモリコントローラ２との間での信号ＤＱ＜７：０＞ならびに信号ＤＱＳおよび信号ｂＤＱＳの入出力を制御する。信号ＤＱ＜７：０＞は、コマンドＣＭＤ、データＤＡＴ、およびアドレス情報ＡＤＤを含む。コマンドＣＭＤは、例えば、ホスト装置４からのホストコマンドに応じた処理を半導体記憶装置１に実行させるためのコマンドを含む。データＤＡＴは、書込みデータまたは読出しデータを含む（以下、書込みデータと読出しデータとのいずれにも参照符号ＤＡＴを用いて説明を行う。）。アドレス情報ＡＤＤは、例えばカラムアドレスおよびブロックアドレスを含む。ブロックアドレスは、例えばプレーンアドレスを含む。以下ではブロックアドレスがプレーンアドレスを含むものとして説明を行う。信号ＤＱＳおよび信号ｂＤＱＳは、入出力回路１２による信号ＤＱ＜７：０＞の入力および出力を可能にするために使用される信号である。信号ＤＱＳおよび信号ｂＤＱＳの各々の電圧は、例えば、信号ＤＱ＜７：０＞によりデータＤＡＴが送られている間にハイ（Ｈ）レベルとロー（Ｌ）レベルとに交互になるように周期的にトグル（ｔｏｇｇｌｅ）される。信号ＤＱＳの電圧がＨレベルの間は信号ｂＤＱＳの電圧はＬレベルであり、信号ＤＱＳの電圧がＬレベルの間は信号ｂＤＱＳの電圧はＨレベルである。このような関係に２つの信号がある場合、当該２つの信号の各々はもう一方の信号の相補信号であるとも称する。以下では、レベルという用語を用いる場合、他に特別な言及がない限り、このように電圧のレベルに言及しているものとして説明を行う。
【0020】
入出力回路１２による信号ＤＱ＜７：０＞の入出力についてより具体的に説明する。入出力回路１２は、メモリコントローラ２から、書込みデータＤＡＴ、コマンドＣＭＤ、およびアドレス情報ＡＤＤを受信し、受信した書込みデータＤＡＴをコア部１１に転送し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ１４に転送する。入出力回路１２は、コア部１１から読出しデータＤＡＴを受け取り、当該読出しデータＤＡＴをメモリコントローラ２に送信する。
【0021】
ロジック制御回路１３は、メモリコントローラ２から、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、リードイネーブル信号ｂＲＥ、およびライトプロテクト信号ｂＷＰを受信する。ロジック制御回路１３は、受信される信号に基づいて、入出力回路１２およびシーケンサ１５を制御する。
【0022】
チップイネーブル信号ｂＣＥは、半導体記憶装置１をイネーブルにするために使用される信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力されている信号ＤＱ＜７：０＞によりコマンドＣＭＤが送られていることを入出力回路１２に通知するために使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力されている信号ＤＱ＜７：０＞によりアドレス情報ＡＤＤが送られていることを入出力回路１２に通知するために使用される信号である。ライトイネーブル信号ｂＷＥは、入出力回路１２による信号ＤＱ＜７：０＞の入力を可能にするために使用される信号である。ライトイネーブル信号ｂＷＥは、例えば、信号ＤＱ＜７：０＞によりコマンドＣＭＤまたはアドレス情報ＡＤＤが送られている間にトグルされる。リードイネーブル信号ｂＲＥは、入出力回路１２による信号ＤＱ＜７：０＞の出力を可能にするために使用される信号である。ライトプロテクト信号ｂＷＰは、半導体記憶装置１におけるデータの書込みおよび消去を禁止するために使用される信号である。
【0023】
ロジック制御回路１３は、シーケンサ１５による制御にしたがってレディ／ビジー信号ｂＲ／Ｂを生成し、生成したレディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。レディ／ビジー信号ｂＲ／Ｂは、半導体記憶装置１がレディ状態とビジー状態とのいずれにあるかをメモリコントローラ２に通知するために使用される信号である。レディ状態では、半導体記憶装置１はメモリコントローラ２からのコマンドを受け付ける。ビジー状態では、半導体記憶装置１は、メモリコントローラ２からのコマンドを、例外を除いて受け付けない。
【0024】
レジスタ１４は、入出力回路１２から転送されるコマンドＣＭＤおよびアドレス情報ＡＤＤを保持する。レジスタ１４は、例えば、当該コマンドＣＭＤおよびアドレス情報ＡＤＤを、シーケンサ１５に転送する。
【0025】
シーケンサ１５は、レジスタ１４に保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。シーケンサ１５は、例えば、レジスタ１４に保持されるアドレス情報ＡＤＤに基づいて制御信号ＣＮＴを生成し、生成した制御信号ＣＮＴをコア部１１に出力する。制御信号ＣＮＴは、例えばブロックアドレスを含む。制御信号ＣＮＴにより、コア部１１に含まれる複数のプレーンＰＢのうち対象のプレーンＰＢを制御することが可能となる。シーケンサ１５は、電圧生成回路１６、ドライバセット１７、および当該対象のプレーンＰＢを制御して、当該対象のプレーンＰＢに対するデータの書込み動作、読出し動作、および消去動作等の各種動作を実行する。
【0026】
電圧生成回路１６は、シーケンサ１５による制御に基づいて、書込み動作、読出し動作、および消去動作等に使用される各種電圧を生成し、生成した電圧をドライバセット１７に供給する。
【0027】
ドライバセット１７は、電圧生成回路１６から供給される電圧等から、例えば、書込み動作および読出し動作等で使用される各種電圧を、コア部１１に転送する。
【0028】
（３）プレーン
図３は、第１実施形態に係る半導体記憶装置１のプレーンＰＢ０およびＰＢ１の構成の一例を示すブロック図である。
図３は、第１実施形態に係る半導体記憶装置１のプレーンＰＢ０およびＰＢ１の構成の一例を示すブロック図である。
【0029】
プレーンＰＢ０は、メモリセルアレイＭＣＡ０、ロウデコーダモジュールＲＤ０、データレジスタＤＲ０、およびセンスアンプモジュールＳＡ０を含む。
【0030】
プレーンＰＢ１は、メモリセルアレイＭＣＡ１、ロウデコーダモジュールＲＤ１、データレジスタＤＲ１、およびセンスアンプモジュールＳＡ１を含む。
【0031】
制御信号ＣＮＴによりプレーンＰＢ０が対象のプレーンであると特定されたものとして、プレーンＰＢ０の構成について説明を行う。
メモリセルアレイＭＣＡ０は、ブロックＢＬＫ０～ＢＬＫ（ｎ－１）（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位となる。半導体記憶装置１では、例えば、ＳＬＣ（Single-Level Cell）方式、ＭＬＣ（Multi-Level Cell）方式、ＴＬＣ（Three-Level Cell）方式、またはＱＬＣ（Quad-Level Cell）方式を適用可能である。ＳＬＣ方式では、各メモリセルに１ビットデータが保持され、ＭＬＣ方式では、各メモリセルに２ビットデータが保持され、ＴＬＣ方式では、各メモリセルに３ビットデータが保持され、ＱＬＣ方式では、各メモリセルに４ビットデータが保持される。なお、５ビット以上のデータが各メモリセルに保持されるようにしてもよい。
メモリセルアレイＭＣＡ０は、ブロックＢＬＫ０～ＢＬＫ（ｎ－１）（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位となる。半導体記憶装置１では、例えば、ＳＬＣ（Single-Level Cell）方式、ＭＬＣ（Multi-Level Cell）方式、ＴＬＣ（Three-Level Cell）方式、またはＱＬＣ（Quad-Level Cell）方式を適用可能である。ＳＬＣ方式では、各メモリセルに１ビットデータが保持され、ＭＬＣ方式では、各メモリセルに２ビットデータが保持され、ＴＬＣ方式では、各メモリセルに３ビットデータが保持され、ＱＬＣ方式では、各メモリセルに４ビットデータが保持される。なお、５ビット以上のデータが各メモリセルに保持されるようにしてもよい。
【0032】
ロウデコーダモジュールＲＤ０は、レジスタ１４に保持されるアドレス情報ＡＤＤ中のブロックアドレスを受け取り、当該ブロックアドレスに基づいて、読出し動作および書込み動作等の各種動作を実行する対象のブロックＢＬＫ等を選択する。ロウデコーダモジュールＲＤ０は、選択されたブロックＢＬＫに、ドライバセット１７から供給される各種電圧を転送可能である。
【0033】
データレジスタＤＲ０は、入出力回路１２にデータバスを介して接続される。当該データバスは、例えば、信号ＤＱ＜７：０＞にそれぞれ対応付けられた８本のデータ線により構成される。データレジスタＤＲ０は、複数のラッチ回路を含む。データレジスタＤＲ０は、入出力回路１２から書込みデータＤＡＴを受け取り、当該書込みデータＤＡＴを複数のラッチ回路に一時的に保持し、当該保持された書込みデータＤＡＴをセンスアンプモジュールＳＡ０に転送する。データレジスタＤＲ０は、センスアンプモジュールＳＡ１から読出しデータＤＡＴを受け取り、当該読出しデータＤＡＴを複数のラッチ回路に一時的に保持する。データレジスタＤＲ０は、例えば、レジスタ１４に保持されるアドレス情報ＡＤＤ中のカラムアドレスを受け取り、当該カラムアドレスに基づいて、当該保持された読出しデータＤＡＴを入出力回路１２に転送する。
【0034】
センスアンプモジュールＳＡ０は、データレジスタＤＲ０から書込みデータＤＡＴを受け取り、当該書込みデータＤＡＴをメモリセルアレイＭＣＡ０に転送する。また、センスアンプモジュールＳＡ０は、メモリセルアレイＭＣＡ０内の複数のメモリセルトランジスタそれぞれの閾値電圧をセンスして読出しデータＤＡＴを生成し、当該読出しデータＤＡＴをデータレジスタＤＲ０に転送する。
【0035】
プレーンＰＢ１についても、上記でプレーンＰＢ０について説明したのと同様のことが当てはまる。例えば上記の説明において、プレーンＰＢ０をプレーンＰＢ１に、メモリセルアレイＭＣＡ０をメモリセルアレイＭＣＡ１に、ロウデコーダモジュールＲＤ０をロウデコーダモジュールＲＤ１に、データレジスタＤＲ０をデータレジスタＤＲ１に、センスアンプモジュールＳＡ０をセンスアンプモジュールＳＡ１に置き換えればよい。このように、コア部１１に含まれるプレーンＰＢの各々が、プレーンＰＢ０について説明したのと同様の構成を有し得る。
【0036】
（４）メモリセルアレイ
以下、プレーンＰＢ０のメモリセルアレイＭＣＡ０の構成の詳細を説明する。以下で説明するのと同様の構成を、コア部１１に含まれるプレーンＰＢの各々のメモリセルアレイＭＣＡが有し得る。
以下、プレーンＰＢ０のメモリセルアレイＭＣＡ０の構成の詳細を説明する。以下で説明するのと同様の構成を、コア部１１に含まれるプレーンＰＢの各々のメモリセルアレイＭＣＡが有し得る。
【0037】
図４は、第１実施形態に係る半導体記憶装置１のメモリセルアレイＭＣＡ０の回路構成の一例を示す。メモリセルアレイＭＣＡ０の回路構成の一例として、メモリセルアレイＭＣＡ０に含まれる或るブロックＢＬＫの回路構成の一例が示されている。メモリセルアレイＭＣＡ０に含まれるブロックＢＬＫの各々が、図４に示されるのと同様の回路構成を有し得る。
【0038】
当該ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。当該複数のＮＡＮＤストリングＮＳはそれぞれ、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）（ｍは１以上の整数）に１対１に対応付けられている。各ＮＡＮＤストリングＮＳは、対応付けられたビット線ＢＬに接続され、例えばメモリセルトランジスタＭＴ０～ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート（以下、ゲートとも称する。）および電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。
【0039】
選択トランジスタＳＴ１のドレインは、当該選択トランジスタＳＴ１を含むＮＡＮＤストリングＮＳに対応付けられたビット線ＢＬに接続される。当該選択トランジスタＳＴ１のソースと、当該ＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０～ＭＴ７が直列接続される。当該選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0040】
次の説明は、図４の例では、ｐが０から３の整数の各々のケースについて、また、ｑが０から７の整数の各々のケースについて、当てはまる。ストリングユニットＳＵｐに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤｐに共通して接続される。ストリングユニットＳＵｐに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｐに共通して接続される。同一のブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれのメモリセルトランジスタＭＴｑのゲートは、ワード線ＷＬｑに共通して接続される。
【0041】
各ビット線ＢＬは、同一のブロックＢＬＫのストリングユニットＳＵそれぞれに含まれる対応付けられたＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに接続される。ソース線ＳＬは、複数のストリングユニットＳＵ間で共有される。
【0042】
１つのストリングユニットＳＵ中の、１つのワード線ＷＬに共通して接続されるメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴそれぞれに保持される同位の１ビットのデータの集合を、例えば「１ページデータ」と呼ぶ。１つのセルユニットＣＵには、このような「１ページデータ」が複数保持され得る。
【0043】
以上でメモリセルアレイＭＣＡ０の回路構成について説明したが、メモリセルアレイＭＣＡ０の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々の個数を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数それぞれは、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。
【0044】
図５は、第１実施形態に係る半導体記憶装置１の一部の断面構造の一例を示す断面図である。図５の例では、層間絶縁体が省略されている。図５に図示される断面構造は一例に過ぎず、半導体記憶装置１の断面構造は、図示されているものに限定されない。
【0045】
【0046】
半導体記憶装置１は、半導体基板３１を含む。半導体基板３１の面に平行な互いに交わる２方向をＸ方向およびＹ方向として定義する。当該面に交わりメモリセルアレイＭＣＡ０が形成される側に向かう方向をＺ方向として定義する。Ｘ方向とＹ方向とが直交し、Ｚ方向がＸ方向およびＹ方向に直交するものとして説明するが、これらの３つの方向の関係は必ずしもこれに限定されるものではない。以下では、Ｚ方向を「上」とし、Ｚ方向と反対方向を「下」として説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。
【0047】
半導体基板３１中にＰ型ウェル領域Ｗが設けられている。Ｐ型ウェル領域Ｗは、半導体基板３１の上面に達している。Ｐ型ウェル領域Ｗは、半導体基板３１に例えばボロン（Ｂ）がドープされた領域である。
【0048】
Ｐ型ウェル領域Ｗの上方に、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０～ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２が位置する領域、ストリングユニットＳＵ１の同様の領域、ストリングユニットＳＵ２の同様の領域、および、ストリングユニットＳＵ３の同様の領域が、例えばＹ方向に沿って順に設けられている。より具体的には次の通りである。
【0049】
Ｐ型ウェル領域Ｗの上方に、絶縁体を介して導電体４１が設けられている。導電体４１は１つのセレクトゲート線ＳＧＳとして機能する。ストリングユニットＳＵ毎に、当該ストリングユニットＳＵに対応付けられる導電体４１が設けられている。これらの導電体４１は、例えばＹ方向に沿って互いに間隔を有して設けられている。これらの導電体４１は、例えば、Ｘ方向およびＹ方向に延びる或る導電体が分断されることにより生成されたものである。各導電体４１は、例えばＸ方向に延びる。
【0050】
これらの導電体４１の上方に、８層の導電体４２が、隣り合う導電体間に絶縁体を介するように順次積層されている。導電体４２はそれぞれ、例えば、半導体基板３１に近い側から順に、ワード線ＷＬ０、ワード線ＷＬ１、ワード線ＷＬ２、・・・、ワード線ＷＬ７として機能する。各導電体４２は、例えばＸ方向およびＹ方向に延びる。
【0051】
最上の導電体４２の上方に、絶縁体を介して導電体４３が設けられている。導電体４３は１つのセレクトゲート線ＳＧＤとして機能する。ストリングユニットＳＵ毎に、当該ストリングユニットＳＵに対応付けられる導電体４３が設けられている。これらの導電体４３は、例えばＹ方向に沿って互いに間隔を有して設けられている。これらの導電体４３は、例えば、Ｘ方向およびＹ方向に延びる或る導電体が分断されることにより生成されたものである。各導電体４３は、例えばＸ方向に延びる。
【0052】
ストリングユニットＳＵ０に各々が対応付けられる導電体４１および導電体４３、ならびに８層の導電体４２中に、或るメモリピラーＭＰが設けられている。当該メモリピラーＭＰは、ストリングユニットＳＵ０の１つのＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ０～ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２が位置する領域に相当する。当該メモリピラーＭＰは、例えばＺ方向に延びている。例えば、当該メモリピラーＭＰの上端は当該導電体４３の上面より上方に位置し、当該メモリピラーＭＰの下端はＰ型ウェル領域Ｗに達している。以下、このようなメモリピラーＭＰのことをストリングユニットＳＵ０に対応するメモリピラーとも称する。以下の同様の表記についても同じである。
【0053】
当該メモリピラーＭＰは、例えば、半導体４４１、ならびに、絶縁膜４４２、４４３、および４４４を含む。半導体４４１はピラー状であり、半導体４４１の上端は当該メモリピラーＭＰの上端に達しており、半導体４４１の下端はＰ型ウェル領域Ｗに達している。半導体４４１の側面上に、絶縁膜４４２、４４３、および４４４が、絶縁膜４４２、絶縁膜４４３、絶縁膜４４４の順で設けられている。半導体４４１は、メモリセルトランジスタＭＴおよび選択トランジスタＳＴのチャネルとして機能する。絶縁膜４４２は、メモリセルトランジスタＭＴおよび選択トランジスタＳＴのトンネル酸化膜として機能する。絶縁膜４４３は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁膜４４４は、メモリセルトランジスタＭＴおよび選択トランジスタＳＴのブロック絶縁膜として機能する。当該メモリピラーＭＰのうち当該導電体４１と交わる部分が、例えば選択トランジスタＳＴ２として機能する。当該メモリピラーＭＰのうち導電体４２と交わる部分がそれぞれ、例えば、半導体基板３１に近い側から順に、メモリセルトランジスタＭＴ０、メモリセルトランジスタＭＴ１、・・・、メモリセルトランジスタＭＴ７として機能する。当該メモリピラーＭＰのうち当該導電体４３と交わる部分が、例えば選択トランジスタＳＴ１として機能する。
【0054】
半導体４４１の上面上にピラー状のコンタクトプラグＣＰ１が設けられている。コンタクトプラグＣＰ１の上面は、ビット線が設けられる層中の或る導電体５１に接触している。当該導電体５１はビット線ＢＬとして機能する。当該導電体５１は、例えばＹ方向に延びる。
【0055】
他の３つのストリングユニットの各々についても、当該ストリングユニットＳＵに対応するメモリピラーＭＰが同様に設けられている。これらのメモリピラーＭＰの各々が、或るコンタクトプラグＣＰ１を介して上記導電体５１に接続される。
【0056】
導電体５１は複数、例えばＸ方向に沿って互いに間隔を有して設けられている。導電体５１の各々は、例えばＹ方向に延びる。導電体５１毎に、上述したのと同様の、当該導電体５１に接続される、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３にそれぞれ対応する４つのメモリピラーＭＰ、の構造が設けられている。
【0057】
Ｐ型ウェル領域Ｗ中にｎ＋不純物拡散領域ＮＲおよびｐ＋不純物拡散領域ＰＲが設けられている。ｎ＋不純物拡散領域ＮＲおよびｐ＋不純物拡散領域ＰＲの各々が、半導体基板３１の上面に達している。ｎ＋不純物拡散領域ＮＲは、半導体基板３１に例えばリン（Ｐ）がドープされた領域である。ｐ＋不純物拡散領域ＰＲは、半導体基板３１に例えばボロン（Ｂ）がさらにドープされた領域である。
【0058】
ｎ＋不純物拡散領域ＮＲ上にピラー状のコンタクトプラグＣＰ２が設けられている。コンタクトプラグＣＰ２の上面は、導電体５２に接触している。導電体５２はソース線として機能する。ｐ＋不純物拡散領域ＰＲ上にピラー状のコンタクトプラグＣＰ３が設けられている。コンタクトプラグＣＰ３の上面は、導電体５３に接触している。導電体５３を介してＰ型ウェル領域Ｗの電位を制御することが可能である。
【0059】
なお、図４および図５においては、ブロックＢＬＫに含まれる４つのストリングユニットＳＵに対応して、セレクトゲート線ＳＧＳおよび導電体４１の各々が４つ設けられる例を示しているが、これに限られない。ブロックＢＬＫに含まれる４つのストリングユニットＳＵに対して、１つのセレクトゲート線ＳＧＳおよび導電体４１のみが設けられていてもよい。すなわち、４つのストリングユニットＳＵ０～ＳＵ３にそれぞれ含まれている選択トランジスタＳＴ２のゲートは、電気的に共通に接続されていてもよい。
【0060】
（５）メモリセルトランジスタの閾値電圧分布
図６は、図４に示したメモリセルアレイＭＣＡ０中の各メモリセルトランジスタＭＴが２ビットデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す。以下の説明は、コア部１１に含まれるプレーンＰＢの各々のメモリセルアレイＭＣＡについて適用可能である。
図６は、図４に示したメモリセルアレイＭＣＡ０中の各メモリセルトランジスタＭＴが２ビットデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す。以下の説明は、コア部１１に含まれるプレーンＰＢの各々のメモリセルアレイＭＣＡについて適用可能である。
【0061】
メモリセルトランジスタＭＴは、当該メモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とするゲート・ソース間の最小の電位差（以下では、閾値電圧と称する。）に基づいて、上記２ビットデータを保持する。書込み動作では、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することにより当該メモリセルトランジスタＭＴの閾値電圧を上昇させるプログラム動作が行われる。
【0062】
図６は、このような閾値電圧の制御の結果として形成される４つの閾値電圧分布の一例として、閾値電圧が或る値であるメモリセルトランジスタＭＴの数を、当該値を変数としてプロットしたグラフの一例を概略的に示す。横軸は、メモリセルトランジスタＭＴの閾値電圧の値を示している。縦軸は、メモリセルトランジスタＭＴの数を示している。
【0063】
４つの閾値電圧分布はそれぞれ、例えば“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートに対応付けられる。これにより、メモリセルトランジスタＭＴの閾値電圧に応じて、当該メモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかにあるものとして区別される。メモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステートにある順に、当該メモリセルトランジスタＭＴの閾値電圧が高くなる。例えば、“Ｅｒ”ステートに“１１”（“上位ビット／下位ビット”）データが割り当てられ、“Ａ”ステートに“０１”データが割り当てられ、“Ｂ”ステートに“００”データが割り当てられ、“Ｃ”ステートに“１０”データが割り当てられる。各ステートに割り当てられたデータが、当該ステートにあるメモリセルトランジスタＭＴに記憶されているデータである。
【0064】
書込み動作では、メモリセルトランジスタＭＴの閾値電圧が所定の電圧を超えたか否かを確認するベリファイ動作が行われる。ベリファイ動作において使用されるベリファイ電圧が設定される。具体的には、“Ａ”ステートに対応してベリファイ電圧ＡＶが設定され、“Ｂ”ステートに対応してベリファイ電圧ＢＶが設定され、“Ｃ”ステートに対応してベリファイ電圧ＣＶが設定される。
【0065】
ベリファイ電圧ＡＶが或るメモリセルトランジスタＭＴのゲート・ソース間に印加された場合について説明する。当該メモリセルトランジスタＭＴがオン状態になれば、当該メモリセルトランジスタが“Ｅｒ”ステートにあることが分かる。一方、当該メモリセルトランジスタＭＴがオフ状態であれば、当該メモリセルトランジスタＭＴが“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかにあることが分かる。これにより、例えば“０１”データの書込み動作の結果、書込み対象のメモリセルトランジスタＭＴの閾値電圧が“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかの閾値電圧分布に含まれるようになったか否かを確認することが可能となる。ベリファイ電圧ＢＶおよびＣＶについても同様である。
【0066】
読出し動作では、メモリセルトランジスタＭＴがいずれのステートにあるかが判定される。読出し動作において使用される読出し電圧が設定される。具体的には、“Ａ”ステートに対応して読出し電圧ＡＲが設定され、“Ｂ”ステートに対応して読出し電圧ＢＲが設定され、“Ｃ”ステートに対応して読出し電圧ＣＲが設定される。
【0067】
読出し電圧ＡＲが或るメモリセルトランジスタＭＴのゲート・ソース間に印加された場合について説明する。当該メモリセルトランジスタＭＴがオン状態になれば、当該メモリセルトランジスタＭＴが“Ｅｒ”ステートにあることが分かる。一方、当該メモリセルトランジスタＭＴがオフ状態であれば、当該メモリセルトランジスタＭＴが“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかのステートにあることが分かる。これにより、メモリセルトランジスタＭＴが“Ｅｒ”ステートにあるのか、あるいは、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかにあるのかを判定することが可能となる。読出し電圧ＢＲおよびＣＲについても同様である。
【0068】
読出し動作を実行する際には、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子の一部が時間の経過とともに電荷蓄積層から抜け、これにより当該メモリセルトランジスタＭＴの閾値電圧が下がっていることがある。このような閾値電圧の低下に対処するため、各読出し電圧は、当該読出し電圧と同一のステートに対応して設定されたベリファイ電圧より低く設定される。すなわち、読出し電圧ＡＲはベリファイ電圧ＡＶよりも小さく、読出し電圧ＢＲはベリファイ電圧ＢＶよりも小さく、読出し電圧ＣＲはベリファイ電圧ＣＶよりも小さい。
【0069】
さらに、最も高い“Ｃ”ステートにあるメモリセルトランジスタＭＴの閾値電圧より常に大きくなるように、読出しパス電圧ＶＲＥＡＤが設定される。読出しパス電圧ＶＲＥＡＤがゲート・ソース間に印加されたメモリセルトランジスタＭＴは、記憶するデータに拘わらずオン状態になる。
【0070】
なお、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。
【0071】
（６）入出力回路
以下、入出力回路１２の構成の詳細を説明する。以下、信号ＤＱ＜７：０＞によりデータＤＡＴが送られている場合を例に挙げて説明する。以降の説明は、ｒが０から７の整数の各々のケースについて当てはまる。
以下、入出力回路１２の構成の詳細を説明する。以下、信号ＤＱ＜７：０＞によりデータＤＡＴが送られている場合を例に挙げて説明する。以降の説明は、ｒが０から７の整数の各々のケースについて当てはまる。
【0072】
信号ＤＱ＜７：０＞によりデータＤＡＴが送られている間、信号ＤＱ＜ｒ＞は、例えば、或る大きさの時間期間毎にＨレベルとＬレベルとのいずれかをとる。当該時間期間は、例えば１ビットのデータが送られる単位時間である。
【0073】
図７は、第１実施形態に係る半導体記憶装置１の入出力回路１２の構成の一例を示すブロック図である。
【0074】
入出力回路１２は、入力回路１２１＜７：０＞、入力回路１２２、およびラッチ回路１２３＜７：０＞を含む。
【0075】
入力回路１２１＜ｒ＞は、信号ＤＱ＜ｒ＞を受け取り、信号ＤＱ＜ｒ＞に基づいて信号Ｄｉｎ＜ｒ＞を生成し、信号Ｄｉｎ＜ｒ＞をラッチ回路１２３＜ｒ＞に出力する。信号Ｄｉｎ＜ｒ＞は、例えば、信号ＤＱ＜ｒ＞の電圧が増幅された信号に相当する。信号ＤＱ＜ｒ＞により送られるデータＤＡＴの一部が、信号Ｄｉｎ＜ｒ＞により送られることになる。
【0076】
入力回路１２２は、信号ＤＱＳおよび信号ｂＤＱＳを受け取り、信号ＤＱＳおよび信号ｂＤＱＳに基づいて信号Ｓｉｇ１および信号Ｓｉｇ２を生成し、信号Ｓｉｇ１およびＳｉｇ２を、ラッチ回路１２３＜７：０＞の各々に出力する。信号Ｓｉｇ１は、例えば、信号ＤＱＳの電圧が増幅された信号に相当する。信号Ｓｉｇ２は、信号Ｓｉｇ１の相補信号である。
【0077】
ラッチ回路１２３＜ｒ＞は、入力回路１２１＜ｒ＞から信号Ｄｉｎ＜ｒ＞を受け取り、入力回路１２２から信号Ｓｉｇ１およびＳｉｇ２を受け取る。ラッチ回路１２３＜ｒ＞は、例えば、信号Ｄｉｎ＜ｒ＞、信号Ｓｉｇ１、および信号Ｓｉｇ２に基づいて、信号ＤＱ＜ｒ＞により送られるデータＤＡＴの一部を、第０ビットのデータ、第１ビットのデータ、第２ビットのデータ、・・・、の順にラッチする。
【0078】
図８は、第１実施形態に係る半導体記憶装置１の入出力回路１２のさらなる構成の一例を示すブロック図である。
【0079】
入出力回路１２は、シフトレジスタ回路１２４＜７：０＞およびマルチプレクサＭＵＸをさらに含む。
【0080】
ラッチ回路１２３＜ｒ＞は、ラッチした各ビットのデータをシフトレジスタ回路１２４＜ｒ＞に出力する。具体的には、ラッチ回路１２３＜ｒ＞は、信号Ｄｅ＜ｒ＞および信号Ｄｏ＜ｒ＞をシフトレジスタ回路１２４＜ｒ＞に出力する。信号Ｄｅ＜ｒ＞により、ラッチ回路１２３＜ｒ＞がラッチした、信号ＤＱ＜ｒ＞の第０ビットのデータ、第２ビットのデータ、第４ビットのデータ、・・・、（以下、これらのビットを信号ＤＱ＜ｒ＞の偶数ビットとも称する。）が登場順に送られる。信号Ｄｏ＜ｒ＞により、ラッチ回路１２３＜ｒ＞がラッチした、信号ＤＱ＜ｒ＞の第１ビットのデータ、第３ビットのデータ、第５ビットのデータ、・・・、（以下、これらのビットを信号ＤＱ＜ｒ＞の奇数ビットとも称する。）が登場順に送られる。
【0081】
シフトレジスタ回路１２４＜０＞は、シフトレジスタＳＲ０およびＳＲ１を含む。他のシフトレジスタ回路１２４も同様である。以下では、シフトレジスタ回路１２４＜０＞を例に挙げて説明するが、他のシフトレジスタ回路１２４＜７：１＞もシフトレジスタ回路１２４＜０＞について説明するのと同様の構成を有している。
【0082】
シフトレジスタＳＲ０は、複数のフリップフロップ回路Ｆ／Ｆを含む。フリップフロップ回路Ｆ／Ｆは、例えばＤ型フリップフロップ回路である。当該複数のフリップフロップ回路Ｆ／Ｆは、或るフリップフロップ回路Ｆ／Ｆの出力端子が別のフリップフロップ回路Ｆ／Ｆの入力端子に接続される接続関係が繰り返されるように、直列接続されている。シフトレジスタＳＲ０を構成するフリップフロップ回路Ｆ／Ｆの数は、タイミング制御に応じて適宜設計され、例えば８個である。各フリップフロップ回路Ｆ／Ｆのクロック端子には、例えばシーケンサ１５から供給される内部クロック信号ｉＣＬＫが入力される。複数のフリップフロップ回路Ｆ／Ｆにそれぞれ供給される内部クロック信号ｉＣＬＫの周期は必ずしも一致していなくてもよい。
【0083】
シフトレジスタＳＲ０は、信号Ｄｅ＜０＞を受け取る。これにより、信号ＤＱ＜０＞の偶数ビットのデータが、シフトレジスタＳＲ０の初段のフリップフロップ回路の入力端子に順に入力される。各フリップフロップ回路Ｆ／Ｆは、当該フリップフロップ回路Ｆ／Ｆの入力端子に入力されるデータを、例えば内部クロック信号ｉＣＬＫがＬレベルからＨレベルに立ち上がるタイミングでラッチし、当該ラッチしたデータを出力端子上で出力する。当該出力されたデータが次段のフリップフロップ回路Ｆ／Ｆの入力端子に入力される。シフトレジスタＳＲ０は、信号ＤＱ＜０＞の偶数ビットの各ビットのデータをこのように伝達し、シフトレジスタＳＲ０の最終段のフリップフロップ回路Ｆ／Ｆの出力端子上で、信号ＤＱ＜０＞の第０ビットのデータ、第２ビットのデータ、第４ビットのデータ、・・・、の順に出力する。
【0084】
シフトレジスタＳＲ１は、シフトレジスタＳＲ０と同様の構成を有している。シフトレジスタＳＲ１は、信号Ｄｏ＜０＞を受け取り、同様に、信号ＤＱ＜０＞の奇数ビットの各ビットのデータを伝達し、シフトレジスタＳＲ１の最終段のフリップフロップ回路Ｆ／Ｆの出力端子上で、信号ＤＱ＜０＞の第１ビットのデータ、第３ビットのデータ、第５ビットのデータ、・・・、の順に出力する。
【0085】
マルチプレクサＭＵＸは、例えば、第１入力端子、第２入力端子、・・・、および第１６入力端子を有する。マルチプレクサＭＵＸの第１入力端子は、シフトレジスタ回路１２４＜０＞のシフトレジスタＳＲ０の最終段のフリップフロップ回路Ｆ／Ｆの出力端子に接続される。当該第１入力端子には、信号ＤＱ＜０＞の偶数ビットのデータが、第０ビットのデータ、第２ビットのデータ、第４ビットのデータ、・・・、の順に入力される。マルチプレクサＭＵＸの第２入力端子は、シフトレジスタ回路１２４＜０＞のシフトレジスタＳＲ１の最終段のフリップフロップ回路Ｆ／Ｆの出力端子に接続される。当該第２入力端子には、信号ＤＱ＜０＞の奇数ビットのデータが、第１ビットのデータ、第３ビットのデータ、第５ビットのデータ、・・・、の順に入力される。マルチプレクサＭＵＸと他のシフトレジスタ回路＜７：１＞との関係についても同様である。すなわち、マルチプレクサＭＵＸの第（２ｒ＋１）入力端子および第（２ｒ＋２）入力端子がシフトレジスタ回路１２４＜ｒ＞に接続されており、当該第（２ｒ＋１）入力端子に、信号ＤＱ＜ｒ＞の偶数ビットのデータが、第０ビットのデータ、第２ビットのデータ、第４ビットのデータ、・・・、の順に入力され、当該第（２ｒ＋２）入力端子に、信号ＤＱ＜ｒ＞の奇数ビットのデータが、第１ビットのデータ、第３ビットのデータ、第５ビットのデータ、・・・、の順に入力される。
【0086】
マルチプレクサＭＵＸは、例えば、プレーンＰＢ毎に８個の出力端子を有する。マルチプレクサＭＵＸの８個の出力端子は、８本のデータ線を介してデータレジスタＤＲ０にそれぞれ接続され、マルチプレクサＭＵＸの別の８個の出力端子は、別の８本のデータ線を介してデータレジスタＤＲ１にそれぞれ接続される。
【0087】
マルチプレクサＭＵＸには、例えばシーケンサ１５から制御信号ＳＥＬが供給される。制御信号ＳＥＬは、プレーンＰＢの選択に係る信号であり、例えばブロックアドレスに基づくものであってもよい。マルチプレクサＭＵＸは、１６個の入力端子上で受け取ったデータＤＡＴを、制御信号ＳＥＬに基づいて、対象のプレーンＰＢのデータレジスタＤＲに転送する。より具体的には、マルチプレクサＭＵＸは、８本のデータ線を介して当該データレジスタＤＲに、信号ＤＱ＜７：０＞それぞれの第０ビットのデータを転送し、続いて信号ＤＱ＜７：０＞それぞれの第１ビットのデータを転送し、続いて信号ＤＱ＜７：０＞それぞれの第２ビットのデータを転送し、・・・、以下、同様である。当該データレジスタＤＲは、データＤＡＴを受け取り、データＤＡＴを当該対象のプレーンＰＢのセンスアンプモジュールＳＡに転送する。
【0088】
（７）ラッチ回路
以下、ラッチ回路１２３＜０＞の構成をより詳細に説明する。併せて、入力回路１２１＜０＞および入力回路１２２の構成もより詳細に説明する。ラッチ回路１２３＜０＞を例に挙げて説明するが、ラッチ回路１２３＜７：０＞の各々に、以下で説明するような構成を適用し得る。また、他の入力回路１２１＜７：１＞の各々は、以下で説明する入力回路１２１＜０＞の構成と同様の構成を有し得る。他の実施形態についても同様である。
以下、ラッチ回路１２３＜０＞の構成をより詳細に説明する。併せて、入力回路１２１＜０＞および入力回路１２２の構成もより詳細に説明する。ラッチ回路１２３＜０＞を例に挙げて説明するが、ラッチ回路１２３＜７：０＞の各々に、以下で説明するような構成を適用し得る。また、他の入力回路１２１＜７：１＞の各々は、以下で説明する入力回路１２１＜０＞の構成と同様の構成を有し得る。他の実施形態についても同様である。
【0089】
図９は、第１実施形態に係る半導体記憶装置１の入力回路１２１＜０＞、入力回路１２２、およびラッチ回路１２３＜０＞のより詳細な構成の一例を示す。
【0090】
入力回路１２１＜０＞は、コンパレータＣＭＰ１およびインバータ群ＩＮＶＧ１を含む。信号ＤＱ＜０＞は、入力回路１２１＜０＞の内部で次のように処理される。
【0091】
例えば、コンパレータＣＭＰ１の非反転入力端子に信号ＤＱ＜０＞が入力され、コンパレータＣＭＰ１の反転入力端子に電圧ＶＲＥＦが印加される。電圧ＶＲＥＦは、例えば、実質的に一定の或る基準電圧であり、信号ＤＱ＜０＞のＨレベルおよびＬレベルの２つの電圧の平均の電圧であり得る。コンパレータＣＭＰ１は、信号ＤＱ＜０＞の電圧を、電圧ＶＲＥＦを基準に増幅し、当該増幅の結果の信号を出力する。
【0092】
インバータ群ＩＮＶＧ１は複数のインバータにより構成されている。当該複数のインバータは、或るインバータの出力端子が別のインバータの入力端子に接続される接続関係が繰り返されるように、直列接続されている。以下の他のインバータ群ＩＮＶＧについても同じある。図９では、インバータ群ＩＮＶＧ１が３つのインバータにより構成される場合の例が示されている。インバータ群ＩＮＶＧ１は、コンパレータＣＭＰ１から出力される信号を受け取り、当該信号をインバータ群ＩＮＶＧ１の複数のインバータにより伝送した結果の信号を出力する。当該信号が、信号Ｄｉｎ＜０＞として入力回路１２１＜０＞から出力される。
【0093】
入力回路１２２は、コンパレータＣＭＰ２、インバータ群ＩＮＶＧ２、およびインバータ群ＩＮＶＧ３を含む。信号ＤＱＳおよび信号ｂＤＱＳは、入力回路１２２の内部で次のように処理される。
【0094】
コンパレータＣＭＰ２は、第１出力端子および第２出力端子を有する。例えば、コンパレータＣＭＰ２の非反転入力端子に信号ＤＱＳが入力され、コンパレータＣＭＰ２の反転入力端子に信号ｂＤＱＳが入力される。コンパレータＣＭＰ２は、信号ＤＱＳの電圧を信号ｂＤＱＳの電圧を基準に増幅し、当該増幅の結果の信号を第１出力端子上で出力し、当該増幅の結果の信号の相補信号を第２出力端子上で出力する。第１出力端子上で出力される信号は、信号ＤＱＳの電圧を増幅した信号に実質的に相当し、第２入力端子上で出力される信号は、信号ｂＤＱＳの電圧を増幅した信号に実質的に相当する。このように信号ｂＤＱＳを基準に用いて信号ＤＱＳを増幅することにより、コンパレータＣＭＰ２から出力されるこれらの信号では、信号ＤＱＳおよび信号ｂＤＱＳに乗り得る電気ノイズが緩和される（同相ノイズが除去される）。
【0095】
図９では、インバータ群ＩＮＶＧ２およびインバータ群ＩＮＶＧ３の各々が４つのインバータにより構成される場合の例が示されている。インバータ群ＩＮＶＧ２は、コンパレータＣＭＰ２の第１出力端子上で出力される信号を受け取り、当該信号をインバータ群ＩＮＶＧ２の複数のインバータにより伝送した結果の信号を出力する。当該信号が、信号Ｓｉｇ１として入力回路１２２から出力される。インバータ群ＩＮＶＧ３は、コンパレータＣＭＰ２の第２出力端子上で出力される信号を受け取り、当該信号をインバータ群ＩＮＶＧ３の複数のインバータにより伝送した結果の信号を出力する。当該信号が、信号Ｓｉｇ２として入力回路１２２から出力される。
【0096】
図９に示される３つのインバータ群ＩＮＶＧについて、各インバータ群ＩＮＶＧを構成するインバータの数を調節することにより、３つのインバータ群ＩＮＶＧそれぞれにより伝送される３つの信号の遅延量を調節することが可能である。
【0097】
次に、ラッチ回路１２３＜０＞について説明する。
ラッチ回路１２３＜０＞は、部分ラッチ回路ＬＣ０および部分ラッチ回路ＬＣ１を含む。信号Ｄｉｎ＜０＞、信号Ｓｉｇ１、および信号Ｓｉｇ２は、ラッチ回路１２３＜０＞の内部で次のように処理される。
ラッチ回路１２３＜０＞は、部分ラッチ回路ＬＣ０および部分ラッチ回路ＬＣ１を含む。信号Ｄｉｎ＜０＞、信号Ｓｉｇ１、および信号Ｓｉｇ２は、ラッチ回路１２３＜０＞の内部で次のように処理される。
【0098】
部分ラッチ回路ＬＣ０は、ラッチ入力回路ＬＩＣ０および内部処理回路ＩＮＣ０を含む。ラッチ入力回路ＬＩＣ０は、例えば、インバータＩＮＶ１およびスイッチング素子ＳＷ１を含む。
【0099】
ラッチ入力回路ＬＩＣ０は、信号Ｄｉｎ＜０＞を受け取る。インバータＩＮＶ１が、信号Ｄｉｎ＜０＞を受け取り、信号Ｄｉｎ＜０＞のレベルが反転されたレベルの電圧を出力する。より具体的には、インバータＩＮＶ１は、信号Ｄｉｎ＜０＞がＨレベルである間にＬレベルの電圧を出力し、信号Ｄｉｎ＜０＞がＬレベルである間にＨレベルの電圧を出力する。ラッチ入力回路ＬＩＣ０は、インバータＩＮＶ１からこのように出力される電圧を、スイッチング素子ＳＷ１がオン状態の間に出力する。スイッチング素子ＳＷ１は、例えば、信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間はオン状態であり、信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間はオフ状態である。このように、スイッチング素子ＳＷ１は、信号ＤＱＳおよび信号ｂＤＱＳのトグルに応じてオン状態とオフ状態との間で交互に切り替わる。同様に信号Ｓｉｇ１およびＳｉｇ２に基づいてオン状態であるかオフ状態であるかが切り替わる他のスイッチング素子ＳＷについても同じである。
【0100】
内部処理回路ＩＮＣ０は、ラッチ入力回路ＬＩＣ０から出力される電圧の信号を受け取り、当該信号に基づいて、信号ＤＱ＜０＞の偶数ビットのデータを、第０ビット、第２ビット、第４ビット、・・・、の順にラッチする。内部処理回路ＩＮＣ０は、ラッチした当該偶数ビットのデータを、ラッチした順に出力する。当該出力が、図８で示した信号Ｄｅ＜０＞の出力に相当する。
【0101】
部分ラッチ回路ＬＣ１は、ラッチ入力回路ＬＩＣ１および内部処理回路ＩＮＣ１を含む。ラッチ入力回路ＬＩＣ１は、例えば、インバータＩＮＶ２およびスイッチング素子ＳＷ２を含む。
【0102】
ラッチ入力回路ＬＩＣ１は、信号Ｄｉｎ＜０＞を受け取る。インバータＩＮＶ２が、信号Ｄｉｎ＜０＞を受け取り、信号Ｄｉｎ＜０＞のレベルが反転されたレベルの電圧を出力する。ラッチ入力回路ＬＩＣ１は、インバータＩＮＶ２からこのように出力される電圧を、スイッチング素子ＳＷ２がオン状態の間に出力する。スイッチング素子ＳＷ２は、信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間はオフ状態であり、信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間はオン状態である。したがって、スイッチング素子ＳＷ１がオン状態である間にスイッチング素子ＳＷ２はオフ状態であり、スイッチング素子ＳＷ１がオフ状態である間にスイッチング素子ＳＷ２はオン状態である。
【0103】
内部処理回路ＩＮＣ１は、ラッチ入力回路ＬＩＣ１から出力される電圧の信号を受け取り、当該信号に基づいて、信号ＤＱ＜０＞の奇数ビットのデータを、第１ビット、第３ビット、第５ビット、・・・、の順にラッチする。内部処理回路ＩＮＣ１は、ラッチした当該奇数ビットのデータを、ラッチした順に出力する。当該出力が、図８で示した信号Ｄｏ＜０＞の出力に相当する。
【0104】
上記では、ラッチ入力回路ＬＩＣ０およびＬＩＣ１の各々の構成の一例について説明したが、本実施形態はこれに限定されない。ラッチ入力回路ＬＩＣ０およびＬＩＣ１の各々は、信号Ｄｉｎ＜０＞ならびに信号Ｓｉｇ１および信号Ｓｉｇ２に基づいて上述したように電圧を出力可能な他の構成を有していてもよい。以下の図面で示される、インバータＩＮＶおよびスイッチング素子ＳＷを含むものとして示される他の回路についても同様である。
【0105】
以下、当該ラッチ入力回路ＬＩＣに含まれると説明したスイッチング素子ＳＷがオン状態である間のように、当該ラッチ入力回路ＬＩＣが電圧を出力可能な場合に、当該ラッチ入力回路ＬＩＣはオン状態にあるとも称する。これ以外の場合には、当該ラッチ入力回路ＬＩＣはオフ状態にあるとも称する。以下の図面で示される、スイッチング素子ＳＷに基づいて電圧を出力可能であるか否かが制御される他の回路についても同様である。
【0106】
（８）部分ラッチ回路
以下、ラッチ回路１２３＜０＞の部分ラッチ回路ＬＣ１の構成の詳細を説明する。部分ラッチ回路ＬＣ１を例に挙げて説明するが、部分ラッチ回路ＬＣ０およびＬＣ１の各々に、以下で説明するような構成を適用し得る。他の実施形態についても同様である。
以下、ラッチ回路１２３＜０＞の部分ラッチ回路ＬＣ１の構成の詳細を説明する。部分ラッチ回路ＬＣ１を例に挙げて説明するが、部分ラッチ回路ＬＣ０およびＬＣ１の各々に、以下で説明するような構成を適用し得る。他の実施形態についても同様である。
【0107】
図１０は、第１実施形態に係る半導体記憶装置１の部分ラッチ回路ＬＣ１のより詳細な構成の一例を示す。以下では、ラッチ入力回路ＬＩＣ１をラッチ入力回路１２３１とも称する。
【0108】
インバータＩＮＶ２の入力端子に信号Ｄｉｎ＜０＞が入力され、インバータＩＮＶ２の出力端子はスイッチング素子ＳＷ２の第１端子に接続される。スイッチング素子ＳＷ２の第２端子はノードＮ１に接続される。スイッチング素子ＳＷ２は例えば２端子間スイッチ素子であり、スイッチング素子ＳＷ２がオン状態の間に第１端子と第２端子との間での信号の伝達が可能となる。以下の他のスイッチング素子ＳＷについても同じである。
【0109】
インバータＩＮＶ２は、当該入力端子に入力される信号Ｄｉｎ＜０＞のレベルが反転されたレベルの電圧を、当該出力端子に接続されるスイッチング素子ＳＷ２の第１端子に供給する。スイッチング素子ＳＷ２は、当該第１端子にこのように供給される電圧を、スイッチング素子ＳＷ２がオン状態の間に、当該第２端子に接続されるノードＮ１に伝達する。
【0110】
ラッチ入力回路１２３１によりこのようにノードＮ１に電圧が供給されることにより、信号Ｄｉｎ＜０＞により送られている或るビットのデータが、ノードＮ１の電位として部分ラッチ回路ＬＣ１に取り込まれる。
【0111】
内部処理回路ＩＮＣ１は、正帰還回路１２３２および電位調整回路１２３３を含む。
【0112】
正帰還回路１２３２は、インバータ回路１２３２１および解除機能付きインバータ回路１２３２２を含む。インバータ回路１２３２１のことをインバータＩＮＶ３とも称する。解除機能付きインバータ回路１２３２２は、例えば、インバータＩＮＶ４およびスイッチング素子ＳＷ３を含む。
【0113】
インバータＩＮＶ３の入力端子はノードＮ１に接続され、インバータＩＮＶ３の出力端子はノードＮ２に接続される。インバータＩＮＶ３は、例えば、当該入力端子に接続されるノードＮ１の電位の値が閾値Ｖｔｈ３以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ３未満である場合はＨレベルの電圧を、当該出力端子に接続されるノードＮ２に供給する。これにより、ノードＮ２の電位は、ＨレベルまたはＬレベルとなり得る。
【0114】
インバータＩＮＶ４の入力端子はノードＮ２に接続され、インバータＩＮＶ４の出力端子はスイッチング素子ＳＷ３の第１端子に接続される。スイッチング素子ＳＷ３の第２端子はノードＮ１に接続される。
【0115】
解除機能付きインバータ回路１２３２２は、ノードＮ２の電位に基づいて次のように電圧を出力する。
インバータＩＮＶ４は、例えば、当該入力端子に接続されるノードＮ２の電位の値が閾値Ｖｔｈ４以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ４未満である場合はＨレベルの電圧を、当該出力端子に接続されるスイッチング素子ＳＷ３の第１端子に供給する。スイッチング素子ＳＷ３は、当該第１端子にこのように供給される電圧を、スイッチング素子ＳＷ３がオン状態の間に、当該第２端子に接続されるノードＮ１に伝達する。スイッチング素子ＳＷ３は、信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間はオン状態であり、信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間はオフ状態である。したがって、スイッチング素子ＳＷ２がオン状態である間にスイッチング素子ＳＷ３はオフ状態であり、スイッチング素子ＳＷ２がオフ状態である間にスイッチング素子ＳＷ３はオン状態である。
インバータＩＮＶ４は、例えば、当該入力端子に接続されるノードＮ２の電位の値が閾値Ｖｔｈ４以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ４未満である場合はＨレベルの電圧を、当該出力端子に接続されるスイッチング素子ＳＷ３の第１端子に供給する。スイッチング素子ＳＷ３は、当該第１端子にこのように供給される電圧を、スイッチング素子ＳＷ３がオン状態の間に、当該第２端子に接続されるノードＮ１に伝達する。スイッチング素子ＳＷ３は、信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間はオン状態であり、信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間はオフ状態である。したがって、スイッチング素子ＳＷ２がオン状態である間にスイッチング素子ＳＷ３はオフ状態であり、スイッチング素子ＳＷ２がオフ状態である間にスイッチング素子ＳＷ３はオン状態である。
【0116】
インバータ回路１２３２１および１２３２２によりこのようにノードＮ１およびＮ２それぞれに電圧が供給されることにより、上記取り込まれた或るビットのデータが、ノードＮ１およびＮ２それぞれの電位として部分ラッチ回路ＬＣ１にラッチされる。信号Ｄｏ＜０＞はノードＮ２の電位に基づく。
【0117】
インバータＩＮＶ２、ＩＮＶ３、およびＩＮＶ４それぞれが供給するＨレベルの電圧は例えば実質的に同一の電圧であり、インバータＩＮＶ２、ＩＮＶ３、およびＩＮＶ４それぞれが供給するＬレベルの電圧も例えば実質的に同一の電圧である。閾値Ｖｔｈ３およびＶｔｈ４の各々は、例えば、当該Ｈレベルの電圧と当該Ｌレベルの電圧との平均の電圧である。以下の説明における他のインバータＩＮＶおよび他の閾値Ｖｔｈについても同様である。以下の説明は、これらが成り立つ場合を前提として記載される。
【0118】
次に、電位調整回路１２３３について説明する。
電位調整回路１２３３はインバータＩＮＶ５を含む。インバータＩＮＶ５の入力端子および出力端子はノードＮ１に接続される。インバータＩＮＶ５は、例えば、当該入力端子に接続されるノードＮ１の電位の値が閾値Ｖｔｈ５以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ５未満である場合はＨレベルの電圧を、当該出力端子に接続されるノードＮ１に供給する。
電位調整回路１２３３はインバータＩＮＶ５を含む。インバータＩＮＶ５の入力端子および出力端子はノードＮ１に接続される。インバータＩＮＶ５は、例えば、当該入力端子に接続されるノードＮ１の電位の値が閾値Ｖｔｈ５以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ５未満である場合はＨレベルの電圧を、当該出力端子に接続されるノードＮ１に供給する。
【0119】
信号Ｓｉｇ１がＨレベルである間における電位調整回路１２３３によるノードＮ１の電位の調整機能について説明する。この間、スイッチング素子ＳＷ２はオン状態でありスイッチング素子ＳＷ３はオフ状態である、すなわち、ラッチ入力回路１２３１はオン状態でありインバータ回路１２３２２はオフ状態である。
【0120】
ラッチ入力回路１２３１がＨレベルの電圧をノードＮ１に供給する場合、これによりノードＮ１の電位が上昇し得る。当該電位の値が閾値Ｖｔｈ５以上になる場合、当該電位の値が閾値Ｖｔｈ５以上であることに応じて、電位調整回路１２３３がＬレベルの電圧をノードＮ１に供給する。ラッチ入力回路１２３１がＨレベルの電圧を供給し、電位調整回路１２３３がＬレベルの電圧を供給する結果、ノードＮ１の電位がＨレベルで安定されることがある。当該Ｈレベルの電位は、電位調整回路１２３３からの電圧供給がなくラッチ入力回路１２３１から供給されるＨレベルの電圧に基づいてノードＮ１の電位が安定される場合より低い。これは、ノードＮ１の電位がＨレベルで安定しているとき、電位調整回路１２３３が供給するＬレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ５Ｌが、ラッチ入力回路１２３１が供給するＨレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ２Ｈより大きいためである。なお、本明細書において、或るレベルの電圧の“供給源”とは、当該電圧を供給する回路が接続される、当該レベルの電圧が印加されるノードのことを意味するものとする。例えば、ノードＮ１の電位がＨレベルで安定しているとき、（抵抗Ｒ５Ｌの大きさ）／（抵抗Ｒ２Ｈの大きさ）は、５／３以上３以下の範囲にある。
【0121】
ラッチ入力回路１２３１がＬレベルの電圧をノードＮ１に供給する場合、これによりノードＮ１の電位が下降し得る。当該電位の値が閾値Ｖｔｈ５未満になる場合、当該電位の値が閾値Ｖｔｈ５未満であることに応じて、電位調整回路１２３３がＨレベルの電圧をノードＮ１に供給する。ラッチ入力回路１２３１がＬレベルの電圧を供給し、電位調整回路１２３３がＨレベルの電圧を供給する結果、ノードＮ１の電位がＬレベルで安定されることがある。当該Ｌレベルの電位は、電位調整回路１２３３からの電圧供給がなくラッチ入力回路１２３１から供給されるＬレベルの電圧に基づいてノードＮ１の電位が安定される場合より高い。これは、ノードＮ１の電位がＬレベルで安定しているとき、電位調整回路１２３３が供給するＨレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ５Ｈが、ラッチ入力回路１２３１が供給するＬレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ２Ｌより大きいためである。例えば、ノードＮ１の電位がＬレベルで安定しているとき、（抵抗Ｒ５Ｈの大きさ）／（抵抗Ｒ２Ｌの大きさ）は、５／３以上３以下の範囲にある。
【0122】
信号Ｓｉｇ１がＬレベルである間における電位調整回路１２３３によるノードＮ１の電位の調整機能についても同様である。この間、スイッチング素子ＳＷ２はオフ状態でありスイッチング素子ＳＷ３はオン状態である、すなわち、ラッチ入力回路１２３１はオフ状態でありインバータ回路１２３２２はオン状態である。上記の説明において、ラッチ入力回路１２３１をインバータ回路１２３２２に置き換えればよい。
【0123】
上記では、部分ラッチ回路ＬＣ１の構成について説明したが、同様の構成を部分ラッチ回路ＬＣ０に適用する場合について説明する。この場合、上述した部分ラッチ回路ＬＣ１の構成において、例えば、各スイッチング素子がオン状態であるための条件とオフ状態であるための条件とを反対にしたものが、部分ラッチ回路ＬＣ０の構成として適用され得る。特別に言及しない限り他の実施形態についても同じである。
【0124】
図１１は、第１実施形態に係る半導体記憶装置１の部分ラッチ回路ＬＣ１の回路構成の一例を示す。図１１では、図１０において部分ラッチ回路ＬＣ１の一部として説明した各インバータＩＮＶおよびスイッチング素子ＳＷが実現する機能と同等の機能を実現する構成が、より具体化されて示されている。以下の同様の図面についても同じである。
【0125】
先ず、ラッチ入力回路１２３１の回路構成について説明する。図１１の例では、ラッチ入力回路１２３１はクロック同期ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路により実現されている。
【0126】
ラッチ入力回路１２３１は、例えば、ｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＴｒ１１およびＴｒ１２、ならびに、ｎチャネルＭＯＳトランジスタＴｒ１３およびＴｒ１４を含む。
【0127】
トランジスタＴｒ１１の第１端子には例えば電圧ＶＤＤが印加される。電圧ＶＤＤは、例えば電源電圧であり、上記Ｈレベルの電圧である。トランジスタＴｒ１１の第２端子はトランジスタＴｒ１２の第１端子に接続され、トランジスタＴｒ１２の第２端子はノードＮ１に接続される。トランジスタＴｒ１３の第１端子はノードＮ１に接続され、トランジスタＴｒ１３の第２端子はトランジスタＴｒ１４の第１端子に接続される。トランジスタＴｒ１４の第２端子には例えば電圧ＶＳＳが印加される。電圧ＶＳＳは、例えばグラウンド電圧等の基準電圧であり、上記Ｌレベルの電圧である。電圧ＶＳＳは電圧ＶＤＤより低い。トランジスタＴｒ１１およびＴｒ１４の各々のゲートには、信号Ｄｉｎ＜０＞が入力される。トランジスタＴｒ１２のゲートには信号Ｓｉｇ２が入力される。トランジスタＴｒ１３のゲートには信号Ｓｉｇ１が入力される。
【0128】
信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間、トランジスタＴｒ１２およびＴｒ１３がオフ状態である。このため、トランジスタＴｒ１１の第１端子に印加される電圧ＶＤＤと、トランジスタＴｒ１４の第２端子に印加される電圧ＶＳＳとのいずれも、ノードＮ１に供給されない。
【0129】
信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間、トランジスタＴｒ１２およびＴｒ１３がオン状態である。この間には、ラッチ入力回路１２３１は、次のように、信号Ｄｉｎ＜０＞のレベルが反転されたレベルの電圧をノードＮ１に供給する。
【0130】
信号Ｄｉｎ＜０＞がＨレベルである場合はトランジスタＴｒ１１がオフ状態でありトランジスタＴｒ１４がオン状態である。このため、信号Ｄｉｎ＜０＞がＨレベルであることに応じて、トランジスタＴｒ１４の第２端子に印加される電圧ＶＳＳがノードＮ１に供給される。一方、信号Ｄｉｎ＜０＞がＬレベルである場合はトランジスタＴｒ１１がオン状態でありトランジスタＴｒ１４がオフ状態である。このため、信号Ｄｉｎ＜０＞がＬレベルであることに応じて、トランジスタＴｒ１１の第１端子に印加される電圧ＶＤＤがノードＮ１に供給される。
【0131】
次に、正帰還回路１２３２の回路構成について説明する。図１１の例では、インバータ回路１２３２１はＣＭＯＳインバータ回路により実現され、解除機能付きインバータ回路１２３２２はクロック同期ＣＭＯＳインバータ回路により実現されている。
【0132】
インバータ回路１２３２１は、例えば、ｐチャネルＭＯＳトランジスタＴｒ２１１およびｎチャネルＭＯＳトランジスタＴｒ２１２を含む。
【0133】
トランジスタＴｒ２１１の第１端子には例えば電圧ＶＤＤが印加され、トランジスタＴｒ２１１の第２端子はノードＮ２に接続される。トランジスタＴｒ２１２の第１端子はノードＮ２に接続され、トランジスタＴｒ２１２の第２端子には例えば電圧ＶＳＳが印加される。トランジスタＴｒ２１１およびＴｒ２１２の各々のゲートは、ノードＮ１に接続される。
【0134】
ノードＮ１の電位の値が閾値Ｖｔｈ３未満である場合は、例えば、トランジスタＴｒ２１１がオン状態でありトランジスタＴｒ２１２がオフ状態である。このため、ノードＮ１の電位の値が閾値Ｖｔｈ３未満であることに応じて、トランジスタＴｒ２１１の第１端子に印加される電圧ＶＤＤがノードＮ２に供給される。一方、ノードＮ１の電位の値が閾値Ｖｔｈ３以上である場合は、例えば、トランジスタＴｒ２１１がオフ状態でありトランジスタＴｒ２１２がオン状態である。このため、ノードＮ１の電位の値が閾値Ｖｔｈ３以上であることに応じて、トランジスタＴｒ２１２の第２端子に印加される電圧ＶＳＳがノードＮ２に供給される。
【0135】
解除機能付きインバータ回路１２３２２は、例えば、ｐチャネルＭＯＳトランジスタＴｒ２２１およびＴｒ２２２、ならびに、ｎチャネルＭＯＳトランジスタＴｒ２２３およびＴｒ２２４を含む。
【0136】
トランジスタＴｒ２２１の第１端子には例えば電圧ＶＤＤが印加され、トランジスタＴｒ２２１の第２端子はトランジスタＴｒ２２２の第１端子に接続され、トランジスタＴｒ２２２の第２端子はノードＮ１に接続される。トランジスタＴｒ２２３の第１端子はノードＮ１に接続され、トランジスタＴｒ２２３の第２端子はトランジスタＴｒ２２４の第１端子に接続され、トランジスタＴｒ２２４の第２端子には例えば電圧ＶＳＳが印加される。トランジスタＴｒ２２１およびＴｒ２２４の各々のゲートは、ノードＮ２に接続される。トランジスタＴｒ２２２のゲートには信号Ｓｉｇ１が入力される。トランジスタＴｒ２２３のゲートには信号Ｓｉｇ２が入力される。
【0137】
信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間、トランジスタＴｒ２２２およびＴｒ２２３がオフ状態である。このため、トランジスタＴｒ２２１の第１端子に印加される電圧ＶＤＤと、トランジスタＴｒ２２４の第２端子に印加される電圧ＶＳＳとのいずれも、ノードＮ１に供給されない。
【0138】
信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間、トランジスタＴｒ２２２およびＴｒ２２３がオン状態である。この間には、解除機能付きインバータ回路１２３２２は、次のように電圧をノードＮ１に供給する。
【0139】
ノードＮ２の電位の値が閾値Ｖｔｈ４以上である場合は、例えば、トランジスタＴｒ２２１がオフ状態でありトランジスタＴｒ２２４がオン状態である。このため、ノードＮ２の電位の値が閾値Ｖｔｈ４以上であることに応じて、トランジスタＴｒ２２４の第２端子に印加される電圧ＶＳＳがノードＮ１に供給される。一方、ノードＮ２の電位の値が閾値Ｖｔｈ４未満である場合は、例えば、トランジスタＴｒ２２１がオン状態でありトランジスタＴｒ２２４がオフ状態である。このため、ノードＮ２の電位の値が閾値Ｖｔｈ４未満であることに応じて、トランジスタＴｒ２２１の第１端子に印加される電圧ＶＤＤがノードＮ１に供給される。
【0140】
さらに、電位調整回路１２３３の回路構成について説明する。図１１の例では、電位調整回路１２３３はＣＭＯＳインバータ回路により実現されている。
【0141】
電位調整回路１２３３は、例えば、ｐチャネルＭＯＳトランジスタＴｒ３１およびｎチャネルＭＯＳトランジスタＴｒ３２を含む。
【0142】
トランジスタＴｒ３１の第１端子には例えば電圧ＶＤＤが印加され、トランジスタＴｒ３１の第２端子およびゲートはノードＮ１に接続される。トランジスタＴｒ３２の第１端子およびゲートはノードＮ１に接続され、トランジスタＴｒ３２の第２端子には例えば電圧ＶＳＳが印加される。
【0143】
ノードＮ１の電位の値が閾値Ｖｔｈ５未満である場合は、例えば、トランジスタＴｒ３１がオン状態でありトランジスタＴｒ３２がオフ状態である。このため、ノードＮ１の電位の値が閾値Ｖｔｈ５未満であることに応じて、トランジスタＴｒ３１の第１端子に印加される電圧ＶＤＤがノードＮ１に供給される。一方、ノードＮ１の電位の値が閾値Ｖｔｈ５以上である場合は、例えば、トランジスタＴｒ３１がオフ状態でありトランジスタＴｒ３２がオン状態である。このため、ノードＮ１の電位の値が閾値Ｖｔｈ５以上であることに応じて、トランジスタＴｒ３２の第２端子に印加される電圧ＶＳＳがノードＮ１に供給される。
【0144】
例えば、図１１に示されるｐチャネルＭＯＳトランジスタＴｒ１１およびｎチャネルＭＯＳトランジスタＴｒ１４が、図１０に示されるインバータＩＮＶ２として機能する。また、図１１に示されるｐチャネルＭＯＳトランジスタＴｒ１２およびｎチャネルＭＯＳトランジスタＴｒ１３が、図１０に示されるスイッチング素子ＳＷ２として機能する。同様に、例えば、ｐチャネルＭＯＳトランジスタＴｒ２１１およびｎチャネルＭＯＳトランジスタＴｒ２１２がインバータＩＮＶ３として機能し、ｐチャネルＭＯＳトランジスタＴｒ２２１およびｎチャネルＭＯＳトランジスタＴｒ２２４がインバータＩＮＶ４として機能し、ｐチャネルＭＯＳトランジスタＴｒ２２２およびｎチャネルＭＯＳトランジスタＴｒ２２３がスイッチング素子ＳＷ３として機能し、ｐチャネルＭＯＳトランジスタＴｒ３１およびｎチャネルＭＯＳトランジスタＴｒ３２がインバータＩＮＶ５として機能する。
【0145】
図１０を参照して説明したようにラッチ入力回路１２３１がＬレベルの電圧をノードＮ１に供給することによりノードＮ１の電位がＬレベルで安定されているとき、トランジスタＴｒ３１のオン抵抗は、トランジスタＴｒ１３およびＴｒ１４それぞれのオン抵抗の和より大きい。このような関係が成り立つように各トランジスタＴｒが形成されている。以下の同様の説明についても同じである。図１０を参照して説明したようにラッチ入力回路１２３１がＨレベルの電圧をノードＮ１に供給することによりノードＮ１の電位がＨレベルで安定されているとき、トランジスタＴｒ３２のオン抵抗は、トランジスタＴｒ１１およびＴｒ１２それぞれのオン抵抗の和より大きい。
【0146】
図１０を参照して説明したようにインバータ回路１２３２２がＬレベルの電圧をノードＮ１に供給することによりノードＮ１の電位がＬレベルで安定されているとき、トランジスタＴｒ３１のオン抵抗は、トランジスタＴｒ２２３およびＴｒ２２４それぞれのオン抵抗の和より大きい。図１０を参照して説明したようにインバータ回路１２３２２がＨレベルの電圧をノードＮ１に供給することによりノードＮ１の電位がＨレベルで安定されているとき、トランジスタＴｒ３２のオン抵抗は、トランジスタＴｒ２２１およびＴｒ２２２それぞれのオン抵抗の和より大きい。
【0147】
上記では、部分ラッチ回路ＬＣ１の回路構成について説明したが、同様の回路構成を部分ラッチ回路ＬＣ０に適用する場合について説明する。この場合、上述した部分ラッチ回路ＬＣ１の回路構成において、例えば、信号Ｓｉｇ１が入力されると説明した各ゲートに信号Ｓｉｇ２が入力されるようにし、信号Ｓｉｇ２が入力されると説明した各ゲートに信号Ｓｉｇ１が入力されるようにしたものが、部分ラッチ回路ＬＣ０の回路構成として適用され得る。特別に言及しない限り他の実施形態についても同じである。
【0148】
［動作例］
以下、メモリコントローラ２から送信される信号ＤＱ＜７：０＞により送られるデータＤＡＴが第１実施形態に係る半導体記憶装置１によりラッチされる動作例について詳細に説明する。
以下、メモリコントローラ２から送信される信号ＤＱ＜７：０＞により送られるデータＤＡＴが第１実施形態に係る半導体記憶装置１によりラッチされる動作例について詳細に説明する。
【0149】
（１）ラッチ回路によるラッチ動作
図１２は、第１実施形態に係る半導体記憶装置１により実行される或る書込み動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。図１２では、信号ＤＱＳおよびｂＤＱＳについて、信号ＤＱＳの時間変化が実線で示されており、信号ｂＤＱＳの時間変化が破線で示されている。以下では、或る信号が或るレベルであることが説明される場合、その後に当該信号を他のレベルに変更する制御について明示的に説明されない限り、説明されているレベルに当該信号は維持されているものとする。他の図面についても同じである。
図１２は、第１実施形態に係る半導体記憶装置１により実行される或る書込み動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。図１２では、信号ＤＱＳおよびｂＤＱＳについて、信号ＤＱＳの時間変化が実線で示されており、信号ｂＤＱＳの時間変化が破線で示されている。以下では、或る信号が或るレベルであることが説明される場合、その後に当該信号を他のレベルに変更する制御について明示的に説明されない限り、説明されているレベルに当該信号は維持されているものとする。他の図面についても同じである。
【0150】
メモリコントローラ２がレディ／ビジー信号ｂＲ／ＢをＨレベルで受信している間に、すなわち、半導体記憶装置１がレディ状態である間に、メモリコントローラ２は、書込み動作を半導体記憶装置１に実行させるためのコマンドセットを生成して当該コマンドセットを信号ＤＱ＜７：０＞を介して半導体記憶装置１に送信する。当該コマンドセットは、コマンド“８０ｈ”、アドレス情報ＡＤＤ、書込みデータＤＡＴ、およびコマンド“１０ｈ”を含む。半導体記憶装置１は当該コマンドセットを受け取って書込み動作を開始する。より具体的には次の通りである。
【0151】
先ず、メモリコントローラ２は、コマンド“８０ｈ”を生成し、ライトイネーブル信号ｂＷＥをトグル（ｔｏｇｇｌｅ）させつつ当該コマンド“８０ｈ”を半導体記憶装置１に送信する。コマンド“８０ｈ”は、書込み動作を半導体記憶装置１に実行させるために使用されるコマンドである。ロジック制御回路１３は、ライトイネーブル信号ｂＷＥのトグルに基づいて、入出力回路１２がコマンド“８０ｈ”をレジスタ１４に転送することを可能とする。
【0152】
続いて、メモリコントローラ２は、アドレス情報ＡＤＤを例えば５サイクルにわたり生成し、ライトイネーブル信号ｂＷＥをトグルさせつつ当該アドレス情報ＡＤＤを半導体記憶装置１に送信する。５サイクルにわたるアドレス情報ＡＤＤは、例えば、書込み対象のブロックＢＬＫ、および当該ブロックＢＬＫの或る領域を指定するものである。シーケンサ１５は、当該アドレス情報ＡＤＤに基づいて、例えば或るメモリセルアレイＭＣＡのうちのデータが書き込まれる領域を特定する。なお、アドレス情報ＡＤＤとしては、５サイクルにわたるものに限らず、任意のサイクル数にわたるものが適用可能である。ロジック制御回路１３は、ライトイネーブル信号ｂＷＥのトグルに基づいて、入出力回路１２がアドレス情報ＡＤＤをレジスタ１４に転送することを可能とする。
【0153】
続いて、メモリコントローラ２は、信号ＤＱＳおよび信号ｂＤＱＳをトグルさせつつ、データＤＡＴを、信号ＤＱ＜７：０＞それぞれを介して第０ビット、第１ビット、第２ビット、・・・、の順に半導体記憶装置１に送信する。
【0154】
当該トグルについて説明する。信号ＤＱＳは、例えば、データＤＡＴが半導体記憶装置１に送信される前にＬレベルにされる。続いて、信号ＤＱＳは、信号ＤＱ＜７：０＞それぞれにより第０ビットのデータが送られている間にＬレベルからＨレベルに立ち上げられる。続いて、信号ＤＱＳは、信号ＤＱ＜７：０＞それぞれにより第１ビットのデータが送られている間にＨレベルからＬレベルに立ち下げられる。このように、信号ＤＱ＜７：０＞それぞれにより１つのビットのデータが送られている間に信号ＤＱＳのレベルが一度変更されるトグルが周期的に繰り返される。この周期的なトグルは、信号ＤＱ＜７：０＞によりデータＤＡＴが送られている間継続される。信号ｂＤＱＳは、信号ＤＱＳの相補信号となるようにトグルされる。
【0155】
ラッチ回路１２３＜０＞の部分ラッチ回路ＬＣ０は、信号ＤＱ＜０＞の偶数ビットそれぞれのデータを、信号ＤＱＳが立ち上がるタイミングでラッチする。ラッチ回路１２３＜０＞の部分ラッチ回路ＬＣ１は、信号ＤＱ＜０＞の奇数ビットそれぞれのデータを、信号ＤＱＳが立ち下がるタイミングでラッチする。他のラッチ回路１２３＜７：１＞についても同様である。シーケンサ１５は、メモリセルアレイＭＣＡのうちデータが書き込まれる領域に対応付けられている、データレジスタＤＲのラッチ回路に、このようにラッチされたデータＤＡＴの各ビットのデータが入力されるようにする。
【0156】
さらに、メモリコントローラ２は、コマンド“１０ｈ”を生成し、ライトイネーブル信号ｂＷＥをトグルさせつつ当該コマンド“１０ｈ”を半導体記憶装置１に送信する。コマンド“１０ｈ”は、半導体記憶装置１に、コマンド“８０ｈ”の受信以降に受け取ったアドレス情報ＡＤＤおよびデータＤＡＴに基づいて、或る書込み動作を実行させるために使用されるコマンドである。ロジック制御回路１３は、ライトイネーブル信号ｂＷＥのトグルに基づいて、入出力回路１２がコマンド“１０ｈ”をレジスタ１４に転送することを可能とする。
【0157】
シーケンサ１５は、コマンド“１０ｈ”を受け取ることに応じて、ロジック制御回路１３に、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。シーケンサ１５は、コマンド“１０ｈ”を受け取ることに応じて、電圧生成回路１６、ドライバセット１７、および当該対象のプレーンＰＢを制御して、書込み動作を開始する。
【0158】
当該書込み動作が完了した後、シーケンサ１５は、ロジック制御回路１３に、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。
【0159】
（２）部分ラッチ回路によるラッチ動作
図１３は、第１実施形態に係る半導体記憶装置１の部分ラッチ回路ＬＣ１が、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。図１３では、ノードＮ１上で伝達される信号であってノードＮ１の電位を示す信号が、信号ＳｉｇＮ１として示されている。他の図面についても同じである。
図１３は、第１実施形態に係る半導体記憶装置１の部分ラッチ回路ＬＣ１が、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。図１３では、ノードＮ１上で伝達される信号であってノードＮ１の電位を示す信号が、信号ＳｉｇＮ１として示されている。他の図面についても同じである。
【0160】
時刻Ｔ００では、信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである。信号Ｓｉｇ１およびＳｉｇ２のこれらのレベルは時刻Ｔ０１まで維持される。このため、時刻Ｔ００から時刻Ｔ０１まで、ラッチ入力回路１２３１がオフ状態である一方で、解除機能付きインバータ回路１２３２２はオン状態である。
【0161】
時刻Ｔ００から時刻Ｔ０１まで、信号Ｄｉｎ＜０＞はＬレベルである。例えば、信号Ｄｉｎ＜０＞のＬレベルは時刻Ｔ００の前から続くものであり、時刻Ｔ００の前に、ラッチ入力回路１２３１が信号Ｄｉｎ＜０＞のＬレベルが反転されたＨレベルの電圧である例えば電圧ＶＤＤをノードＮ１に供給し、時刻Ｔ００においてノードＮ１の電位はＨレベルで安定されている。時刻Ｔ００から時刻Ｔ０１の間、インバータ回路１２３２２がＨレベルの電圧である例えば電圧ＶＤＤをノードＮ１に供給する。これにより、ノードＮ１の電位はＨレベルで安定されている。
【0162】
ノードＮ１のＨレベルの電位は、図１０を参照して説明したように、電位調整回路１２３３により、電位調整回路１２３３がなくラッチ入力回路１２３１およびインバータ回路１２３２２の一方から供給される例えば電圧ＶＤＤに基づいてノードＮ１の電位が安定される場合より、電位差ΔＶＨだけ電圧降下されている。
【0163】
時刻Ｔ０１において、信号Ｓｉｇ１がＬレベルからＨレベルに立ち上がり、信号Ｓｉｇ２がＨレベルからＬレベルに立ち下がる。信号Ｓｉｇ１およびＳｉｇ２のこれらのレベルは時刻Ｔ０２まで維持される。このため、時刻Ｔ０１から時刻Ｔ０２まで、ラッチ入力回路１２３１がオン状態である一方で、解除機能付きインバータ回路１２３２２はオフ状態である。
【0164】
時刻Ｔ０１から時刻Ｔ０１ｄまで、信号Ｄｉｎ＜０＞はＬレベルである。時刻Ｔ０１ｄは、時刻Ｔ０１より後であり時刻Ｔ０２より前である。時刻Ｔ０１から時刻Ｔ０１ｄまで、ラッチ入力回路１２３１は、信号Ｄｉｎ＜０＞のＬレベルが反転されたレベルの電圧である例えば電圧ＶＤＤをノードＮ１に供給する。これにより、ノードＮ１の電位はＨレベルで安定されている。
【0165】
時刻Ｔ０１ｄにおいて、信号Ｄｉｎ＜０＞がＬレベルからＨレベルに立ち上がる。信号Ｄｉｎ＜０＞のＨレベルは時刻Ｔ０２ｄまで維持される。時刻Ｔ０２ｄは時刻Ｔ０２より後である。時刻Ｔ０１ｄから時刻Ｔ０２まで、ラッチ入力回路１２３１は、信号Ｄｉｎ＜０＞のＨレベルが反転されたレベルの電圧である例えば電圧ＶＳＳをノードＮ１に供給する。これにより、ノードＮ１の電位がＨレベルから下降する。
【0166】
時刻Ｔ０２において、信号Ｓｉｇ１がＨレベルからＬレベルに立ち下がり、信号Ｓｉｇ２がＬレベルからＨレベルに立ち上がる。信号Ｄｉｎ＜０＞が立ち上がる時刻Ｔ０１ｄから信号Ｓｉｇ１が立ち下がる時刻Ｔ０２までの時間は、時間ΔＴである。信号Ｓｉｇ１およびＳｉｇ２のこれらのレベルは時刻Ｔ０３まで維持される。時刻Ｔ０３は例えば時刻Ｔ０２ｄより後である。このため、時刻Ｔ０２から時刻Ｔ０３まで、ラッチ入力回路１２３１がオフ状態である一方で、解除機能付きインバータ回路１２３２２はオン状態である。
【0167】
時刻Ｔ０２において、ノードＮ１の電位の値は閾値Ｖｔｈ３未満であるが、ノードＮ１の電位はＬレベルに到達していない。インバータ回路１２３２１は、ノードＮ１の電位の値が閾値Ｖｔｈ３未満であることに応じて、Ｈレベルの電圧をノードＮ２に供給する。これにより、ノードＮ２の電位の値が閾値Ｖｔｈ４以上となっている。インバータ回路１２３２２は、ノードＮ２の電位の値が閾値Ｖｔｈ４以上であることに応じて、Ｌレベルの電圧である例えば電圧ＶＳＳを、ノードＮ１に供給する。これにより、ノードＮ１の電位がさらに下降する。このようにノードＮ１の電位が下降しても、当該電位の値は閾値Ｖｔｈ３未満であり、ノードＮ２の電位の値は閾値Ｖｔｈ４以上である。このため、時刻Ｔ０２から時刻Ｔ０３まで、インバータ回路１２３２１がＨレベルの電圧をノードＮ２に供給し続け、インバータ回路１２３２２が例えば電圧ＶＳＳをノードＮ１へ供給し続ける。このようにして、ノードＮ１の電位はＬレベルに到達して安定する。ノードＮ２の電位はＨレベルで安定する。
【0168】
ノードＮ１のＬレベルの電位は、図１０を参照して説明したように、電位調整回路１２３３により、電位調整回路１２３３がなくラッチ入力回路１２３１およびインバータ回路１２３２２の一方から供給される例えば電圧ＶＳＳに基づいてノードＮ１の電位が安定される場合より、電位差ΔＶＬだけ電圧上昇されている。
【0169】
このようにして、信号Ｓｉｇ１が立ち下がる時刻Ｔ０２の直前での信号Ｄｉｎ＜０＞のＨレベルが、ノードＮ１およびノードＮ２の各々の電位へと反映される。より具体的には、ノードＮ１は、信号Ｄｉｎ＜０＞のＨレベルをラッチ入力回路１２３１が反転させた結果であるＬレベルで安定され、ノードＮ２は、当該Ｌレベルをインバータ回路１２３２１が反転させた結果であるＨレベルで安定される。これにより、図１２を参照して説明したように信号ＤＱＳが立ち下がるタイミングで信号ＤＱ＜０＞により送られている奇数ビットの或るビットのデータが、部分ラッチ回路ＬＣ１によりラッチされる。
【0170】
時刻Ｔ０２ｄにおいて、信号Ｄｉｎ＜０＞がＨレベルからＬレベルに立ち下がる。時刻Ｔ０２ｄから時刻Ｔ０３まで、オフ状態のラッチ入力回路１２３１は、ノードＮ１に電圧を供給しない。このように、信号Ｄｉｎ＜０＞の電圧がこのタイミングで変化しても、ラッチ入力回路１２３１は、直ちにはノードＮ１の電位を変化させない。
【0171】
時刻Ｔ０３において、信号Ｓｉｇ１がＬレベルからＨレベルに立ち上がり、信号Ｓｉｇ２がＨレベルからＬレベルに立ち下がる。信号Ｓｉｇ１およびＳｉｇ２のこれらのレベルは時刻Ｔ０４まで維持される。このため、時刻Ｔ０３から時刻Ｔ０４まで、ラッチ入力回路１２３１がオン状態である一方で、解除機能付きインバータ回路１２３２２はオフ状態である。時刻Ｔ０４において、信号Ｓｉｇ１がＨレベルからＬレベルに立ち下がり、信号Ｓｉｇ２がＬレベルからＨレベルに立ち上がる。
【0172】
時刻Ｔ０２ｄから時刻Ｔ０４まで、信号Ｄｉｎ＜０＞はＬレベルである。時刻Ｔ０３から時刻Ｔ０４まで、ラッチ入力回路１２３１は、信号Ｄｉｎ＜０＞のＬレベルが反転されたレベルの電圧である例えば電圧ＶＤＤをノードＮ１に供給する。これにより、ノードＮ１の電位がＬレベルから上記Ｈレベルに上昇する。
【0173】
図１４は、第１実施形態に係る半導体記憶装置１の部分ラッチ回路ＬＣ１が、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの別の例を示す。
【0174】
信号Ｓｉｇ１、信号Ｓｉｇ２、および信号Ｄｉｎ＜０＞、の時間変化については、図１３の説明において、時刻Ｔ００を時刻Ｔ１０に、時刻Ｔ０１を時刻Ｔ１１に、時刻Ｔ０２を時刻Ｔ１２に、時刻Ｔ０３を時刻Ｔ１３に、時刻Ｔ０４を時刻Ｔ１４に、時刻Ｔ０１ｄを時刻Ｔ１１ｄに、時刻Ｔ０２ｄを時刻Ｔ１２ｄに置き換え、さらに、信号Ｄｉｎ＜０＞のＨレベルとＬレベルとを入れ替えたものが成り立つ。時刻Ｔ１１ｄから時刻Ｔ１２までの時間は、時刻Ｔ０１ｄから時刻Ｔ０２までの時間ΔＴと同一である。また、ラッチ入力回路１２３１および解除機能付きインバータ回路１２３２２の各々がオン状態であるかオフ状態であるかについては、図１３の説明において上記のように時刻を置き換えたものが成り立つ。
【0175】
以下、ノードＮ１の電位について説明する。
時刻Ｔ１０において、ノードＮ１の電位はＬレベルで安定されている。時刻Ｔ１０から時刻Ｔ１１の間、インバータ回路１２３２２がＬレベルの電圧である例えば電圧ＶＳＳをノードＮ１に供給する。これにより、ノードＮ１の電位はＬレベルで安定されている。
時刻Ｔ１０において、ノードＮ１の電位はＬレベルで安定されている。時刻Ｔ１０から時刻Ｔ１１の間、インバータ回路１２３２２がＬレベルの電圧である例えば電圧ＶＳＳをノードＮ１に供給する。これにより、ノードＮ１の電位はＬレベルで安定されている。
【0176】
ノードＮ１のＬレベルの電位は、図１３の例と同様に、電位調整回路１２３３により、電位調整回路１２３３がなくラッチ入力回路１２３１およびインバータ回路１２３２２の一方から供給される例えば電圧ＶＳＳに基づいてノードＮ１の電位が安定される場合より、電位差ΔＶＬだけ電圧上昇されている。
【0177】
時刻Ｔ１１から時刻Ｔ１１ｄまで、ラッチ入力回路１２３１は、信号Ｄｉｎ＜０＞のＨレベルが反転されたレベルの電圧である例えば電圧ＶＳＳをノードＮ１に供給する。これにより、ノードＮ１の電位はＬレベルで安定されている。
【0178】
時刻Ｔ１１ｄから時刻Ｔ１２まで、ラッチ入力回路１２３１は、信号Ｄｉｎ＜０＞のＬレベルが反転されたレベルの電圧である例えば電圧ＶＤＤをノードＮ１に供給する。これにより、ノードＮ１の電位がＬレベルから上昇する。
【0179】
時刻Ｔ１２において、ノードＮ１の電位の値は閾値Ｖｔｈ３以上であるが、ノードＮ１の電位はＨレベルに到達していない。
【0180】
インバータ回路１２３２１は、ノードＮ１の電位の値が閾値Ｖｔｈ３以上であることに応じて、Ｌレベルの電圧をノードＮ２に供給する。これにより、ノードＮ２の電位の値が閾値Ｖｔｈ４未満となっている。インバータ回路１２３２２は、ノードＮ２の電位の値が閾値Ｖｔｈ４未満であることに応じて、Ｈレベルの電圧である例えば電圧ＶＤＤを、ノードＮ１に供給する。これにより、ノードＮ１の電位がさらに上昇する。このようにノードＮ１の電位が上昇しても、当該電位の値は閾値Ｖｔｈ３以上であり、ノードＮ２の電位の値は閾値Ｖｔｈ４未満である。このため、時刻Ｔ１２から時刻Ｔ１３まで、インバータ回路１２３２１がＬレベルの電圧をノードＮ２に供給し続け、インバータ回路１２３２２が例えば電圧ＶＤＤをノードＮ１に供給し続ける。このようにして、ノードＮ１の電位はＨレベルに到達して安定する。ノードＮ２の電位はＬレベルで安定する。
【0181】
ノードＮ１のＨレベルの電位は、図１３の例と同様に、電位調整回路１２３３により、電位調整回路１２３３がなくラッチ入力回路１２３１およびインバータ回路１２３２２の一方から供給される例えば電圧ＶＤＤに基づいてノードＮ１の電位が安定される場合より、電位差ΔＶＨだけ電圧降下されている。
【0182】
このようにして、信号Ｓｉｇ１が立ち下がる時刻Ｔ１２の直前での信号Ｄｉｎ＜０＞のＬレベルが、ノードＮ１およびノードＮ２の各々の電位へと反映される。これにより、図１２を参照して説明したように信号ＤＱＳが立ち下がるタイミングで信号ＤＱ＜０＞により送られている奇数ビットの或るビットのデータが、部分ラッチ回路ＬＣ１によりラッチされる。
【0183】
時刻Ｔ１３から時刻Ｔ１４まで、ラッチ入力回路１２３１は、信号Ｄｉｎ＜０＞のＨレベルが反転されたレベルの電圧である例えば電圧ＶＳＳをノードＮ１に供給する。これにより、ノードＮ１の電位がＨレベルから上記Ｌレベルに下降する。
【0184】
［効果］
図１５は、第１実施形態の比較例に係る半導体記憶装置の或る部分ラッチ回路が、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。当該タイミングチャートでは、信号Ｓｉｇ２の時間変化が省略されている。これは、信号Ｓｉｇ２が、時間変化が示される信号Ｓｉｇ１の相補信号に過ぎないためである。
図１５は、第１実施形態の比較例に係る半導体記憶装置の或る部分ラッチ回路が、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。当該タイミングチャートでは、信号Ｓｉｇ２の時間変化が省略されている。これは、信号Ｓｉｇ２が、時間変化が示される信号Ｓｉｇ１の相補信号に過ぎないためである。
【0185】
当該部分ラッチ回路の構成は、第１実施形態の半導体記憶装置１の部分ラッチ回路ＬＣ１の構成において電位調整回路１２３３を除いたものである。以下の説明では、当該部分ラッチ回路内の各構成に関連する説明を行う場合には、当該構成には、第１実施形態において用いたのと同一の符号を添えて説明する。
【0186】
図１５に実線で示されるタイミングチャートは、比較例の当該部分ラッチ回路について、図１３の例と同一の状況での各種信号の時間変化を示すものである。信号Ｓｉｇ１および信号Ｄｉｎ＜０＞の時間変化については、図１３の説明において、時刻Ｔ００を時刻Ｔ０に、時刻Ｔ０１を時刻Ｔ１に、時刻Ｔ０２を時刻Ｔ２に、時刻Ｔ０３を時刻Ｔ３に、時刻Ｔ０４を時刻Ｔ４に、時刻Ｔ０１ｄを時刻Ｔ１ｄに、時刻Ｔ０２ｄを時刻Ｔ２ｄに置き換えたものが成り立つ。時刻Ｔ１ｄから時刻Ｔ２までの時間は、時刻Ｔ０１ｄから時刻Ｔ０２までの時間ΔＴと同一である。また、ラッチ入力回路１２３１および解除機能付きインバータ回路１２３２２の各々がオン状態であるかオフ状態であるかについては、図１３の説明において上記のように時刻を置き換えたものが成り立つ。
【0187】
以下、ノードＮ１の電位について説明する。
図１５における時刻Ｔ０から時刻Ｔ１ｄまで、図１３の例の時刻Ｔ００から時刻Ｔ０１ｄまでと同様に、ノードＮ１の電位はＨレベルで安定されている。当該部分ラッチ回路が電位調整回路１２３３を含まないため、当該Ｈレベルの電位は、図１３の例の場合とは異なり、電圧降下されているものではない。
図１５における時刻Ｔ０から時刻Ｔ１ｄまで、図１３の例の時刻Ｔ００から時刻Ｔ０１ｄまでと同様に、ノードＮ１の電位はＨレベルで安定されている。当該部分ラッチ回路が電位調整回路１２３３を含まないため、当該Ｈレベルの電位は、図１３の例の場合とは異なり、電圧降下されているものではない。
【0188】
【0189】
図１５における時刻Ｔ２において、図１３の例の時刻Ｔ０２とは異なり、ノードＮ１の電位の値は未だに閾値Ｖｔｈ３以上である。このため、時刻Ｔ２から時刻Ｔ３まで、インバータ回路１２３２１およびインバータ回路１２３２２の各々は、図１３の例の時刻Ｔ０２からＴ０３までとは反対のレベルの電圧を出力し、ゆえに、ノードＮ１およびノードＮ２の各々の電位が安定するレベルが図１３の例と反対のレベルになる。
【0190】
次に、信号Ｓｉｇ１の時間変化は上記と同じで、上述した場合より早く信号Ｄｉｎ＜０＞がＬレベルからＨレベルに立ち上がる場合について説明する。この場合、信号Ｄｉｎ＜０＞の時間変化と、ノードＮ１の電位の変化が、次のようになる。図１５では破線で示されている。
【0191】
図１５における時刻Ｔ１ｅにおいて、信号Ｄｉｎ＜０＞がＬレベルからＨレベルに立ち上がる。時刻Ｔ１ｅは、時刻Ｔ１より後であり時刻Ｔ１ｄより前である。時刻Ｔ１ｅから時刻Ｔ２までの時間は時間ΔＴａであり、時間ΔＴより長い。時刻Ｔ１ｅから時刻Ｔ２まで、図１３の例の時刻Ｔ０１ｄから時刻Ｔ０２までと同様に、Ｌレベルの電圧である例えば電圧ＶＳＳがノードＮ１に供給される。これにより、ノードＮ１の電位がＨレベルから下降する。
【0192】
図１５における時刻Ｔ２において、図１３の例の時刻Ｔ０２と同様に、ノードＮ１の電位の値は閾値Ｖｔｈ３未満である。図１３の例と同様に、ノードＮ１の電位の値が閾値Ｖｔｈ３未満となってから速やかに、ノードＮ２の電位の値が閾値Ｖｔｈ４以上となっている。このため、時刻Ｔ２から時刻Ｔ３まで、インバータ回路１２３２１およびインバータ回路１２３２２の各々は、図１３の例の時刻Ｔ０２から時刻Ｔ０３までと同一のレベルの電圧を出力する。これにより、図１３の例と同様に、ノードＮ１の電位はＬレベルに到達して安定し、ノードＮ２の電位はＨレベルで安定する。ただし、当該部分ラッチ回路が電位調整回路１２３３を含まないため、ノードＮ１のＬレベルの電位は、図１３の例の場合とは異なり、電圧上昇されているものではない。
【0193】
比較例について説明した上記の２つのケースのいずれにおいても、信号Ｓｉｇ１がＨレベルの間に信号Ｄｉｎ＜０＞が立ち上がる。それにもかかわらず、後のケース（図１５において破線で示した波形）とは異なり、最初のケース（図１５において実線で示した波形）では、信号Ｓｉｇ１が立ち下がる時刻Ｔ２の直前での信号Ｄｉｎ＜０＞のＨレベルが、ノードＮ１およびノードＮ２の各々の電位へと反映されていない。これは、信号Ｄｉｎ＜０＞が当該Ｈレベルである期間に信号Ｄｉｎ＜０＞により送られている或るビットのデータが当該部分ラッチ回路により正しくラッチされていないことを意味する。これは誤動作へとつながり得る。
【0194】
最初のケース（図１５において実線で示した波形）のように、信号Ｄｉｎ＜０＞のレベルの変化から信号Ｓｉｇ１の立ち下がりまでの時間ΔＴが短い場合、信号Ｄｉｎ＜０＞のレベルの変化に応じてラッチ入力回路１２３１がノードＮ１の電位を変化させるための時間が短い。このため、上述したように、信号Ｓｉｇ１の立ち下がりのタイミングにおいて信号Ｄｉｎ＜０＞によりノードＮ１に送られているビットのデータが当該部分ラッチ回路により正しくラッチされないことが起こり得る。
【0195】
第１実施形態の半導体記憶装置１の部分ラッチ回路ＬＣ１は、図１３を参照して説明したように、信号Ｄｉｎ＜０＞の立ち上がりから信号Ｓｉｇ１の立ち下がりまでの時間が、時間ΔＴのように短い時間である場合にも、当該立ち下がりのタイミングで信号Ｄｉｎ＜０＞により送られている或るビットのデータを正確にラッチ可能である。これは、第１実施形態の半導体記憶装置１では、ノードＮ１のＨレベルの電位が電位調整回路１２３３により電位差ΔＶＨだけ電圧降下されているために、ラッチ入力回路１２３１が、時間ΔＴのような短い時間内にも、ノードＮ１の電位をＨレベルの電位から閾値Ｖｔｈ３未満に下降させられるからである。
【0196】
このように信号Ｄｉｎ＜０＞の立ち上がりから信号Ｓｉｇ１の立ち下がりまでの時間が短くなることは、例えば、半導体記憶装置１を高速動作させる場合に起こり得る。したがって、第１実施形態の半導体記憶装置１の部分ラッチ回路ＬＣ１は、半導体記憶装置１が高速動作する場合にも、信号Ｄｉｎ＜０＞の奇数ビットの各ビットのデータを正確にラッチ可能である。
【0197】
以上、第１実施形態の比較例の半導体記憶装置の部分ラッチ回路と、第１実施形態の半導体記憶装置１の部分ラッチ回路ＬＣ１との比較について、図１３および図１５を例に挙げて説明した。第１実施形態に係る半導体記憶装置１の部分ラッチ回路ＬＣ１が、図１４に示した信号Ｓｉｇ１、信号Ｓｉｇ２、および信号Ｄｉｎ＜０＞に基づいて動作する場合についても同様のことが当てはまる。第１実施形態の半導体記憶装置１の部分ラッチ回路ＬＣ１は、信号Ｄｉｎ＜０＞の立ち下がりから信号Ｓｉｇ１の立ち下がりまでの時間が短い場合にも、当該立ち下がりのタイミングで信号Ｄｉｎ＜０＞により送られている或るビットのデータをラッチ可能である。これは、第１実施形態の半導体記憶装置１では、ノードＮ１のＬレベルの電位が電位調整回路１２３３により電位差ΔＶＬだけ電圧上昇されているために、ラッチ入力回路１２３１が、このような短い時間内にも、ノードＮ１の電位をＬレベルの電位から閾値Ｖｔｈ３以上に上昇させられるからである。
【0198】
＜第２実施形態＞
以下、第２実施形態に係る半導体記憶装置１ａについて説明する。
以下、第２実施形態に係る半導体記憶装置１ａについて説明する。
【0199】
［構成例］
第２実施形態に係る半導体記憶装置１ａの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を中心に説明する。
第２実施形態に係る半導体記憶装置１ａの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を中心に説明する。
【0200】
第２実施形態に係る半導体記憶装置１ａは、第１実施形態に係る半導体記憶装置１において、部分ラッチ回路ＬＣ１を部分ラッチ回路ＬＣ１ａに置き換えたものである。第２実施形態に係る半導体記憶装置１ａ中の、部分ラッチ回路ＬＣ１ａを含む何らかの構成を参照する説明を行う場合には、当該構成には、第１実施形態において用いた符号にａを付して説明する。例えば、第２実施形態に係る半導体記憶装置を半導体記憶装置１ａと称して説明を行っている。
【0201】
図１６は、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａの構成の一例を示す。
【0202】
図１６に示される部分ラッチ回路ＬＣ１ａの構成は、図１０に示した部分ラッチ回路ＬＣ１の構成において、電位調整回路１２３３を電位調整回路１２３３ａに置き換えたものである。図示は省略しているが、電位調整回路１２３３ａも内部処理回路ＩＮＣ１ａに含まれるものとする。以下で参照される、部分ラッチ回路の構成を示す他の図面においても、ラッチ入力回路１２３１以外の他の各回路は、内部処理回路に含まれるものとする。
【0203】
電位調整回路１２３３ａは、例えば、インバータＩＮＶ６およびスイッチング素子ＳＷ４を含む。
【0204】
インバータＩＮＶ６の入力端子はノードＮ１に接続され、インバータＩＮＶ６の出力端子はスイッチング素子ＳＷ４の第１端子に接続される。スイッチング素子ＳＷ４の第２端子はノードＮ１に接続される。
【0205】
電位調整回路１２３３ａは、ノードＮ１の電位に基づいて次のように電圧を出力する。
インバータＩＮＶ６は、例えば、当該入力端子に接続されるノードＮ１の電位の値が閾値Ｖｔｈ６以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ６未満である場合はＨレベルの電圧を、当該出力端子に接続されるスイッチング素子ＳＷ４の第１端子に供給する。スイッチング素子ＳＷ４は、当該第１端子にこのように供給される電圧を、スイッチング素子ＳＷ４がオン状態の間に、当該第２端子に接続されるノードＮ１に伝達する。スイッチング素子ＳＷ４は、信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間はオフ状態であり、信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間はオン状態である。したがって、スイッチング素子ＳＷ２がオン状態である間にスイッチング素子ＳＷ４もオン状態であり、スイッチング素子ＳＷ２がオフ状態である間にスイッチング素子ＳＷ４もオフ状態である。
インバータＩＮＶ６は、例えば、当該入力端子に接続されるノードＮ１の電位の値が閾値Ｖｔｈ６以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ６未満である場合はＨレベルの電圧を、当該出力端子に接続されるスイッチング素子ＳＷ４の第１端子に供給する。スイッチング素子ＳＷ４は、当該第１端子にこのように供給される電圧を、スイッチング素子ＳＷ４がオン状態の間に、当該第２端子に接続されるノードＮ１に伝達する。スイッチング素子ＳＷ４は、信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間はオフ状態であり、信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間はオン状態である。したがって、スイッチング素子ＳＷ２がオン状態である間にスイッチング素子ＳＷ４もオン状態であり、スイッチング素子ＳＷ２がオフ状態である間にスイッチング素子ＳＷ４もオフ状態である。
【0206】
信号Ｓｉｇ１がＨレベルである間における電位調整回路１２３３ａによるノードＮ１の電位の調整機能について説明する。この間、スイッチング素子ＳＷ２およびＳＷ４はオン状態でありスイッチング素子ＳＷ３はオフ状態である、すなわち、ラッチ入力回路１２３１および電位調整回路１２３３ａはオン状態でありインバータ回路１２３２２はオフ状態である。
【0207】
ラッチ入力回路１２３１がＨレベルの電圧をノードＮ１に供給する場合、これによりノードＮ１の電位が上昇し得る。当該電位の値が閾値Ｖｔｈ６以上になる場合、当該電位の値が閾値Ｖｔｈ６以上であることに応じて、電位調整回路１２３３ａがＬレベルの電圧をノードＮ１に供給する。この結果、ノードＮ１の電位がＨレベルで安定されることがある。当該Ｈレベルの電位は、電位調整回路１２３３ａからの電圧供給がなくラッチ入力回路１２３１から供給されるＨレベルの電圧に基づいてノードＮ１の電位が安定される場合より低い。これは、ノードＮ１の電位がＨレベルで安定しているとき、電位調整回路１２３３ａが供給するＬレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ６Ｌが、ラッチ入力回路１２３１が供給するＨレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ２Ｈより大きいためである。例えば、ノードＮ１の電位がＨレベルで安定しているとき、（抵抗Ｒ６Ｌの大きさ）／（抵抗Ｒ２Ｈの大きさ）は、５／３以上３以下の範囲にある。
【0208】
ラッチ入力回路１２３１がＬレベルの電圧をノードＮ１に供給する場合、これによりノードＮ１の電位が下降し得る。当該電位の値が閾値Ｖｔｈ６未満になる場合、当該電位の値が閾値Ｖｔｈ６未満であることに応じて、電位調整回路１２３３ａがＨレベルの電圧をノードＮ１に供給する。この結果、ノードＮ１の電位がＬレベルで安定されることがある。当該Ｌレベルの電位は、電位調整回路１２３３ａからの電圧供給がなくラッチ入力回路１２３１から供給されるＬレベルの電圧に基づいてノードＮ１の電位が安定される場合より高い。これは、ノードＮ１の電位がＬレベルで安定しているとき、電位調整回路１２３３ａが供給するＨレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ６Ｈが、ラッチ入力回路１２３１が供給するＬレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ２Ｌより大きいためである。例えば、ノードＮ１の電位がＬレベルで安定しているとき、（抵抗Ｒ６Ｈの大きさ）／（抵抗Ｒ２Ｌの大きさ）は、５／３以上３以下の範囲にある。
【0209】
信号Ｓｉｇ１がＬレベルである間について説明する。この間、スイッチング素子ＳＷ２およびＳＷ４はオフ状態でありスイッチング素子ＳＷ３はオン状態である、すなわち、ラッチ入力回路１２３１および電位調整回路１２３３ａはオフ状態でありインバータ回路１２３２２はオン状態である。このため、ノードＮ１の電位がＨレベルまたはＬレベルで安定されていたとしても、電位調整回路１２３３ａは、上述したようにノードＮ１の電位を電圧降下または電圧上昇させることをしていない。
【0210】
図１７は、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａの回路構成の一例を示す。
【0211】
図１７に示されるラッチ入力回路１２３１および正帰還回路１２３２の各々の回路構成は、図１１の例で示されたものと同一である。電位調整回路１２３３ａの回路構成について説明する。図１７の例では、電位調整回路１２３３ａはクロック同期ＣＭＯＳインバータ回路により実現されている
電位調整回路１２３３ａは、例えば、ｐチャネルＭＯＳトランジスタＴｒ３３およびＴｒ３４、ならびに、ｎチャネルＭＯＳトランジスタＴｒ３５およびＴｒ３６を含む。
電位調整回路１２３３ａは、例えば、ｐチャネルＭＯＳトランジスタＴｒ３３およびＴｒ３４、ならびに、ｎチャネルＭＯＳトランジスタＴｒ３５およびＴｒ３６を含む。
【0212】
トランジスタＴｒ３３の第１端子には例えば電圧ＶＤＤが印加され、トランジスタＴｒ３３の第２端子はトランジスタＴｒ３４の第１端子に接続され、トランジスタＴｒ３４の第２端子はノードＮ１に接続される。トランジスタＴｒ３５の第１端子はノードＮ１に接続され、トランジスタＴｒ３５の第２端子はトランジスタＴｒ３６の第１端子に接続され、トランジスタＴｒ３６の第２端子には例えば電圧ＶＳＳが印加される。トランジスタＴｒ３３およびＴｒ３６の各々のゲートは、ノードＮ１に接続される。トランジスタＴｒ３４のゲートには信号Ｓｉｇ２が入力される。トランジスタＴｒ３５のゲートには信号Ｓｉｇ１が入力される。
【0213】
信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間、トランジスタＴｒ３４およびＴｒ３５がオフ状態である。このため、トランジスタＴｒ３３の第１端子に印加される電圧ＶＤＤと、トランジスタＴｒ３６の第２端子に印加される電圧ＶＳＳとのいずれも、ノードＮ１に供給されない。
【0214】
信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間、トランジスタＴｒ３４およびＴｒ３５がオン状態である。この間には、電位調整回路１２３３ａは、次のように電圧をノードＮ１に供給する。
【0215】
ノードＮ１の電位の値が閾値Ｖｔｈ６未満である場合はトランジスタＴｒ３３がオン状態でありトランジスタＴｒ３６がオフ状態である。このため、ノードＮ１の電位の値が閾値Ｖｔｈ６未満であることに応じて、トランジスタＴｒ３３の第１端子に印加される電圧ＶＤＤがノードＮ１に供給される。一方、ノードＮ１の電位の値が閾値Ｖｔｈ６以上である場合はトランジスタＴｒ３３がオフ状態でありトランジスタＴｒ３６がオン状態である。このため、ノードＮ１の電位の値が閾値Ｖｔｈ６以上であることに応じて、トランジスタＴｒ３６の第２端子に印加される電圧ＶＳＳがノードＮ１に供給される。
【0216】
図１６を参照して説明したようにノードＮ１にラッチ入力回路１２３１がＨレベルの電圧を供給し電位調整回路１２３３ａがＬレベルの電圧を供給することによりノードＮ１の電位がＨレベルで安定されているとき、トランジスタＴｒ３５およびＴｒ３６それぞれのオン抵抗の和は、トランジスタＴｒ１１およびＴｒ１２それぞれのオン抵抗の和より大きい。この目的で、例えば、これらのトランジスタＴｒそれぞれの（トランジスタＴｒのゲート幅）／（トランジスタＴｒのゲート長）で定義されるサイズを次のような大小関係にする。トランジスタＴｒ３５のサイズを最も小さく、トランジスタＴｒ１１、Ｔｒ１２、およびＴｒ３６それぞれのサイズを実質的に同一にする。このためには、例えば、これらのトランジスタＴｒそれぞれのゲート長を実質的に同一にし、これらのトランジスタＴｒそれぞれのゲート幅について次のような大小関係にしてもよい。トランジスタＴｒ３５のゲート幅を最も小さく、トランジスタＴｒ１１、Ｔｒ１２、およびＴｒ３６それぞれのゲート幅を実質的に同一にする。
【0217】
図１６を参照して説明したようにノードＮ１にラッチ入力回路１２３１がＬレベルの電圧を供給し電位調整回路１２３３ａがＨレベルの電圧を供給することによりノードＮ１の電位がＬレベルで安定されているとき、トランジスタＴｒ３３およびＴｒ３４それぞれのオン抵抗の和は、トランジスタＴｒ１３およびＴｒ１４それぞれのオン抵抗の和より大きい。この目的で、例えば、これらのトランジスタＴｒそれぞれの上記サイズを次のような大小関係にする。トランジスタＴｒ３４のサイズを最も小さく、トランジスタＴｒ１３、Ｔｒ１４、およびＴｒ３３それぞれのサイズを実質的に同一にする。このためには、例えば、これらのトランジスタＴｒそれぞれのゲート長を実質的に同一にし、これらのトランジスタＴｒそれぞれのゲート幅について次のような大小関係にしてもよい。トランジスタＴｒ３４のゲート幅を最も小さく、トランジスタＴｒ１３、Ｔｒ１４、およびＴｒ３３それぞれのゲート幅を実質的に同一にする。
【0218】
［動作例］
図１８は、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。
図１８は、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。
【0219】
信号Ｓｉｇ１、信号Ｓｉｇ２、および信号Ｄｉｎ＜０＞、の時間変化については、図１３の説明において、時刻Ｔ００を時刻Ｔ２０に、時刻Ｔ０１を時刻Ｔ２１に、時刻Ｔ０２を時刻Ｔ２２に、時刻Ｔ０３を時刻Ｔ２３に、時刻Ｔ０４を時刻Ｔ２４に、時刻Ｔ０１ｄを時刻Ｔ２１ｄに、時刻Ｔ０２ｄを時刻Ｔ２２ｄに置き換えたものが成り立つ。時刻Ｔ２１ｄから時刻Ｔ２２までの時間は、時刻Ｔ０１ｄから時刻Ｔ０２までの時間ΔＴと同一である。また、ラッチ入力回路１２３１および解除機能付きインバータ回路１２３２２の各々がオン状態であるかオフ状態であるかについては、図１３の説明において上記のように時刻を置き換えたものが成り立つ。
【0220】
電位調整回路１２３３ａは、ラッチ入力回路１２３１と同様に、信号Ｓｉｇ１がＬレベルである間はオフ状態であり、信号Ｓｉｇ１がＨレベルである間はオン状態である。このため、電位調整回路１２３３ａは、時刻Ｔ２０から時刻Ｔ２１まで、および、時刻Ｔ２２から時刻Ｔ２３まで、オフ状態であり、時刻Ｔ２１から時刻Ｔ２２まで、および、時刻Ｔ２３から時刻Ｔ２４まで、オン状態である。
【0221】
以下、ノードＮ１の電位について説明する。
時刻Ｔ２０から時刻Ｔ２１ｄまで、図１３の例の時刻Ｔ００から時刻Ｔ０１ｄまでと同様に、ノードＮ１の電位はＨレベルである。ただし、時刻Ｔ２０から時刻Ｔ２１まで電位調整回路１２３３ａがオフ状態であるため、当該Ｈレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。電位調整回路１２３３ａがオン状態になる時刻Ｔ２１から、電位調整回路１２３３ａによる制御が働く。その結果、ノードＮ１の電位は、図１３の例と同様に、電位差ΔＶＨだけ電圧降下されたＨレベルで安定され、時刻Ｔ２１ｄまで、ノードＮ１の電位は当該Ｈレベルで安定されている。
時刻Ｔ２０から時刻Ｔ２１ｄまで、図１３の例の時刻Ｔ００から時刻Ｔ０１ｄまでと同様に、ノードＮ１の電位はＨレベルである。ただし、時刻Ｔ２０から時刻Ｔ２１まで電位調整回路１２３３ａがオフ状態であるため、当該Ｈレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。電位調整回路１２３３ａがオン状態になる時刻Ｔ２１から、電位調整回路１２３３ａによる制御が働く。その結果、ノードＮ１の電位は、図１３の例と同様に、電位差ΔＶＨだけ電圧降下されたＨレベルで安定され、時刻Ｔ２１ｄまで、ノードＮ１の電位は当該Ｈレベルで安定されている。
【0222】
時刻Ｔ２１ｄから時刻Ｔ２２まで、図１３の例の時刻Ｔ０１ｄから時刻Ｔ０２までと同様に、ノードＮ１の電位がＨレベルから下降する。この間も電位調整回路１２３３ａはオン状態である。
【0223】
時刻Ｔ２２において、図１３の例の時刻Ｔ０２と同様に、ノードＮ１の電位の値は閾値Ｖｔｈ３未満である。図１３の例と同様に、ノードＮ１の電位の値が閾値Ｖｔｈ３未満となってから速やかに、ノードＮ２の電位の値が閾値Ｖｔｈ４以上となっている。このため、時刻Ｔ２２から時刻Ｔ２３まで、図１３の例の時刻Ｔ０２から時刻Ｔ０３までと同様に、Ｈレベルの電圧がノードＮ２に供給され、Ｌレベルの電圧がノードＮ１に供給される。これにより、図１３の例と同様に、ノードＮ１の電位はＬレベルに到達して安定し、ノードＮ２の電位はＨレベルで安定する。ただし、この間は電位調整回路１２３３ａがオフ状態であるため、ノードＮ１のＬレベルの電位は、比較例の場合の図１５の例と同様に、電圧上昇されているものではない。
【0224】
このようにして、図１３の例と同様に、信号Ｓｉｇ１が立ち下がる時刻Ｔ２２の直前での信号Ｄｉｎ＜０＞のＨレベルが、ノードＮ１およびノードＮ２の各々の電位へと反映される。これにより、図１２を参照して説明したように信号ＤＱＳが立ち下がるタイミングで信号ＤＱ＜０＞により送られている奇数ビットの或るビットのデータが、部分ラッチ回路ＬＣ１ａによりラッチされる。
【0225】
時刻Ｔ２３から時刻Ｔ２４まで、図１３の例の時刻Ｔ０３から時刻Ｔ０４までと同様に、Ｈレベルの電圧がノードＮ１に供給される。これにより、ノードＮ１の電位がＬレベルからＨレベルに到達して安定する。この間は電位調整回路１２３３ａがオン状態である。このため、ノードＮ１のＨレベルの電位は、図１３の例と同様に、電位調整回路１２３３ａにより電位差ΔＶＨだけ電圧降下されている。
【0226】
［効果］
第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａによれば、第１実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａによれば、第１実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
【0227】
先ず、第１実施形態に係る半導体記憶装置１の部分ラッチ回路ＬＣ１の消費電力のうち、電位調整回路１２３３に由来する消費電力について説明をする。交互に来る、信号Ｓｉｇ１がＨレベルである期間と、信号Ｓｉｇ１がＬレベルである期間とで、分けて説明する。
【0228】
信号Ｓｉｇ１がＨレベルである期間について説明する。この期間では、ラッチ入力回路１２３１がオン状態でありインバータ回路１２３２２がオフ状態である。ノードＮ１に、ラッチ入力回路１２３１がＨレベルまたはＬレベルの電圧を供給しながら電位調整回路１２３３がラッチ入力回路１２３１とは反対のレベルの電圧を供給することがある。この間、当該Ｈレベルの電圧の供給源から当該Ｌレベルの電圧の供給源に電流が流れる。当該電流は、電位調整回路１２３３による制御のために発生するものであり、これらの電流に基づく電力が、部分ラッチ回路ＬＣ１により消費される。
【0229】
信号Ｓｉｇ１がＬレベルである期間について説明する。この期間では、ラッチ入力回路１２３１がオフ状態でありインバータ回路１２３２２がオン状態である。信号Ｓｉｇ１がＨレベルである期間についての上記説明において、ラッチ入力回路１２３１をインバータ回路１２３２２に置き換えたものが成り立つ。
【0230】
第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａの構成は、部分ラッチ回路ＬＣ１の構成において、電位調整回路１２３３を電位調整回路１２３３ａに置き換えたものである。電位調整回路１２３３ａは、ラッチ入力回路１２３１と同様に、信号Ｓｉｇ１がＬレベルである間はオフ状態であり、信号Ｓｉｇ１がＨレベルである間はオン状態である。このため、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１の消費電力のうち、電位調整回路１２３３ａに由来する消費電力は次のようになる。
【0231】
信号Ｓｉｇ１がＨレベルである期間については、電位調整回路１２３３ａがオン状態であるため、第１実施形態に係る半導体記憶装置１について説明したのと実質的に同程度の電力が部分ラッチ回路ＬＣ１ａにより消費される。信号Ｓｉｇ１がＬレベルである期間については、電位調整回路１２３３ａがオフ状態であるため、上述したような電流が流れない。このため、第１実施形態に係る半導体記憶装置１について説明したような電力消費がない。したがって、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａによると、消費電力の低減が可能とされる。
【0232】
［変形例］
電位調整回路１２３３ａの回路構成は、図１７に示されるものに限定されない。以下に、電位調整回路１２３３ａの回路構成の別の例を説明する。
電位調整回路１２３３ａの回路構成は、図１７に示されるものに限定されない。以下に、電位調整回路１２３３ａの回路構成の別の例を説明する。
【0233】
図１９は、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａの電位調整回路１２３３ａの回路構成の別の例を示す。
【0234】
電位調整回路１２３３ａは、例えば、ｐチャネルＭＯＳトランジスタＴｒ３０１、Ｔｒ３０２、およびＴｒ３０３、ならびに、ｎチャネルＭＯＳトランジスタＴｒ３０４、Ｔｒ３０５、およびＴｒ３０６を含む。
【0235】
トランジスタＴｒ３０１の第１端子には例えば電圧ＶＤＤが印加され、トランジスタＴｒ３０１の第２端子はトランジスタＴｒ３０２の第１端子に接続される。トランジスタＴｒ３０２の第２端子はトランジスタＴｒ３０３の第１端子に接続され、トランジスタＴｒ３０３の第２端子はノードＮ１に接続される。トランジスタＴｒ３０４の第１端子はノードＮ１に接続され、トランジスタＴｒ３０４の第２端子はトランジスタＴｒ３０５の第１端子に接続される。トランジスタＴｒ３０５の第２端子はトランジスタＴｒ３０６の第１端子に接続され、トランジスタＴｒ３０６の第２端子には例えば電圧ＶＳＳが印加される。トランジスタＴｒ３０１およびＴｒ３０６の各々のゲートは、ノードＮ１に接続される。トランジスタＴｒ３０２のゲートには信号Ｓｉｇ２が入力され、トランジスタＴｒ３０５のゲートには信号Ｓｉｇ１が入力される。トランジスタＴｒ３０３のゲートには例えば電圧ＶＳＳが印加され、トランジスタＴｒ３０４のゲートには例えば電圧ＶＤＤが印加される。
【0236】
トランジスタＴｒ３０３のゲートに例えば電圧ＶＳＳが印加されているため、トランジスタＴｒ３０３はオン状態である。トランジスタＴｒ３０４のゲートに例えば電圧ＶＤＤが印加されているため、トランジスタＴｒ３０４はオン状態である。
【0237】
信号Ｓｉｇ１およびＳｉｇ２、ならびに、ノードＮ１の電位に基づく、電位調整回路１２３３ａによるノードＮ１への電圧の供給については、図１７の説明において、トランジスタＴｒ３３をトランジスタＴｒ３０１に、トランジスタＴｒ３４をトランジスタＴｒ３０２に、トランジスタＴｒ３５をトランジスタＴｒ３０５に、トランジスタＴｒ３６をトランジスタＴｒ３０６に置き換えたものがそのまま成り立つ。
【0238】
図１６を参照して説明したようにノードＮ１にラッチ入力回路１２３１がＨレベルの電圧を供給し電位調整回路１２３３ａがＬレベルの電圧を供給することによりノードＮ１の電位がＨレベルで安定されているとき、トランジスタＴｒ３０４、Ｔｒ３０５、およびＴｒ３０６それぞれのオン抵抗の和は、トランジスタＴｒ１１およびＴｒ１２それぞれのオン抵抗の和より大きい。図１６を参照して説明したようにノードＮ１にラッチ入力回路１２３１がＬレベルの電圧を供給し電位調整回路１２３３ａがＨレベルの電圧を供給することによりノードＮ１の電位がＬレベルで安定されているとき、トランジスタＴｒ３０１、Ｔｒ３０２、およびＴｒ３０３それぞれのオン抵抗の和は、トランジスタＴｒ１３およびＴｒ１４それぞれのオン抵抗の和より大きい。
【0239】
図１９の例の、トランジスタＴｒ３０２のゲートへの信号Ｓｉｇ２の入力のため、ならびに、トランジスタＴｒ３０３の第２端子およびトランジスタＴｒ３０４の第１端子とノードＮ１との接続のため、それぞれコンタクトプラグが用いられる。同様に、図１７の例の、トランジスタＴｒ３４のゲートへの信号Ｓｉｇ２の入力のため、ならびに、トランジスタＴｒ３４の第２端子およびトランジスタＴｒ３５の第１端子とノードＮ１との接続のため、それぞれコンタクトプラグが用いられる。図１９の例の当該２つのコンタクトプラグの間隔は、図１７の例の当該コンタクトプラグの間隔より広い。このため、図１９の例の当該コンタクトプラグ間の容量カップリングは、図１７の例の当該コンタクトプラグ間の容量カップリングより小さい。図１９の例の、トランジスタＴｒ３０５のゲートへの信号Ｓｉｇ１の入力のために用いられるコンタクトプラグと、トランジスタＴｒ３０３の第２端子およびトランジスタＴｒ３０４の第１端子とノードＮ１との接続のために用いられるコンタクトプラグと、の関係についても同様である。このため、図１９の例の場合、図１７の例の場合と比較して、ノードＮ１の電位と、電位調整回路１２３３ａに入力される信号Ｓｉｇ１およびＳｉｇ２の各々との間の影響が、小さくなる。したがって、図１９の例の場合、図１７の例の場合より、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａは精度よく動作可能である。
【0240】
図１９に示したのと同様の回路構成を、或るノードへの接続に用いられるコンタクトプラグと、信号Ｓｉｇ１またはＳｉｇ２等の信号を或るトランジスタＴｒのゲートへ入力するために用いられるコンタクトプラグと、の間の容量カップリングを小さくする目的で、本明細書に開示される他の回路構成中に設けてもよい。
【0241】
＜第３実施形態＞
以下、第３実施形態に係る半導体記憶装置１ｂについて説明する。
以下、第３実施形態に係る半導体記憶装置１ｂについて説明する。
【0242】
［構成例］
第３実施形態に係る半導体記憶装置１ｂの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を中心に説明する。
第３実施形態に係る半導体記憶装置１ｂの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を中心に説明する。
【0243】
第３実施形態に係る半導体記憶装置１ｂは、第１実施形態に係る半導体記憶装置１において、部分ラッチ回路ＬＣ１を部分ラッチ回路ＬＣ１ｂに置き換えたものである。第３実施形態に係る半導体記憶装置１ｂ中の、部分ラッチ回路ＬＣ１ｂを含む何らかの構成、および、部分ラッチ回路ＬＣ１ｂと同様の構成を有し得る何らかの構成、を参照する説明を行う場合には、当該構成には、第１実施形態において用いた符号にｂを付して説明する。
【0244】
図２０は、第３実施形態に係る半導体記憶装置１ｂの部分ラッチ回路ＬＣ１ｂの構成の一例を示す。
【0245】
図２０に示される部分ラッチ回路ＬＣ１ｂの構成は、図１０に示した部分ラッチ回路ＬＣ１の構成において、正帰還回路１２３２および電位調整回路１２３３を正帰還回路１２３２ｂに置き換えたものである。正帰還回路１２３２ｂは、正帰還回路１２３２において、インバータ回路１２３２１をインバータ回路１２３２１ｂに置き換えたものである。正帰還回路１２３２ｂのインバータ回路１２３２２の構成は、図１０を参照して説明したとおりである。
【0246】
インバータ回路１２３２１ｂは、例えば、インバータＩＮＶ７およびスイッチング素子ＳＷ５を含む。
【0247】
インバータＩＮＶ７の入力端子はノードＮ１に接続され、インバータＩＮＶ７の出力端子はノードＮ２に接続される。スイッチング素子ＳＷ５の第１端子はノードＮ２に接続され、スイッチング素子ＳＷ５の第２端子はノードＮ１に接続される。
【0248】
インバータ回路１２３２１ｂは、ノードＮ１の電位に基づいて次のように電圧を出力する。
インバータＩＮＶ７は、例えば、当該入力端子に接続されるノードＮ１の電位の値が閾値Ｖｔｈ７以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ７未満である場合はＨレベルの電圧を、図１０の例のインバータＩＮＶ３と同様、当該出力端子に接続されるノードＮ２に供給する。スイッチング素子ＳＷ５は、当該第１端子に接続されるノードＮ２にこのように供給される電圧を、スイッチング素子ＳＷ５がオン状態の間に、当該第２端子に接続されるノードＮ１に伝達する。スイッチング素子ＳＷ５は、信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間はオフ状態であり、信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間はオン状態である。したがって、スイッチング素子ＳＷ２がオン状態である間にスイッチング素子ＳＷ５もオン状態であり、スイッチング素子ＳＷ２がオフ状態である間にスイッチング素子ＳＷ５もオフ状態である。
インバータＩＮＶ７は、例えば、当該入力端子に接続されるノードＮ１の電位の値が閾値Ｖｔｈ７以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ７未満である場合はＨレベルの電圧を、図１０の例のインバータＩＮＶ３と同様、当該出力端子に接続されるノードＮ２に供給する。スイッチング素子ＳＷ５は、当該第１端子に接続されるノードＮ２にこのように供給される電圧を、スイッチング素子ＳＷ５がオン状態の間に、当該第２端子に接続されるノードＮ１に伝達する。スイッチング素子ＳＷ５は、信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間はオフ状態であり、信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間はオン状態である。したがって、スイッチング素子ＳＷ２がオン状態である間にスイッチング素子ＳＷ５もオン状態であり、スイッチング素子ＳＷ２がオフ状態である間にスイッチング素子ＳＷ５もオフ状態である。
【0249】
以下、スイッチング素子ＳＷ５がオン状態である間のように、インバータ回路１２３２１ｂが、インバータ回路１２３２１ｂが出力する電圧をノードＮ１に伝達可能な場合に、インバータ回路１２３２１ｂは調整オン状態にあるとも称する。これ以外の場合には、インバータ回路１２３２１ｂは調整オフ状態にあるとも称する。
【0250】
信号Ｓｉｇ１がＨレベルである間におけるインバータ回路１２３２１ｂによるノードＮ１の電位の調整機能について説明する。この間、スイッチング素子ＳＷ２およびＳＷ５はオン状態でありスイッチング素子ＳＷ３はオフ状態である、すなわち、ラッチ入力回路１２３１はオン状態でありインバータ回路１２３２１ｂは調整オン状態でありインバータ回路１２３２２はオフ状態である。
【0251】
ラッチ入力回路１２３１がＨレベルの電圧をノードＮ１に供給する場合、これによりノードＮ１の電位が上昇し得る。当該電位の値が閾値Ｖｔｈ７以上になる場合、当該電位の値が閾値Ｖｔｈ７以上であることに応じて、インバータ回路１２３２１ｂがＬレベルの電圧をノードＮ１に供給する。この結果、ノードＮ１の電位がＨレベルで安定されることがある。当該Ｈレベルの電位は、インバータ回路１２３２１ｂからの電圧供給がなくラッチ入力回路１２３１から供給されるＨレベルの電圧に基づいてノードＮ１の電位が安定される場合より低い。これは、ノードＮ１の電位がＨレベルで安定しているとき、インバータ回路１２３２１ｂが供給するＬレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ７Ｌが、ラッチ入力回路１２３１が供給するＨレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ２Ｈより大きいためである。例えば、ノードＮ１の電位がＨレベルで安定しているとき、（抵抗Ｒ７Ｌの大きさ）／（抵抗Ｒ２Ｈの大きさ）は、５／３以上３以下の範囲にある。
【0252】
ラッチ入力回路１２３１がＬレベルの電圧をノードＮ１に供給する場合、これによりノードＮ１の電位が下降し得る。当該電位の値が閾値Ｖｔｈ７未満になる場合、当該電位の値が閾値Ｖｔｈ７未満であることに応じて、インバータ回路１２３２１ｂがＨレベルの電圧をノードＮ１に供給する。この結果、ノードＮ１の電位がＬレベルで安定されることがある。当該Ｌレベルの電位は、インバータ回路１２３２１ｂからの電圧供給がなくラッチ入力回路１２３１から供給されるＬレベルの電圧に基づいてノードＮ１の電位が安定される場合より高い。これは、ノードＮ１の電位がＬレベルで安定しているとき、インバータ回路１２３２１ｂが供給するＨレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ７Ｈが、ラッチ入力回路１２３１が供給するＬレベルの電圧の供給源からノードＮ１までの経路の抵抗Ｒ２Ｌより大きいためである。例えば、ノードＮ１の電位がＬレベルで安定しているとき、（抵抗Ｒ７Ｈの大きさ）／（抵抗Ｒ２Ｌの大きさ）は、５／３以上３以下の範囲にある。
【0253】
信号Ｓｉｇ１がＬレベルである間について説明する。この間、スイッチング素子ＳＷ２およびＳＷ５はオフ状態でありスイッチング素子ＳＷ３はオン状態である、すなわち、ラッチ入力回路１２３１はオフ状態でありインバータ回路１２３２１ｂは調整オフ状態でありインバータ回路１２３２２はオン状態である。このため、ノードＮ１の電位がＨレベルまたはＬレベルで安定されていたとしても、インバータ回路１２３２１ｂは、上述したようにノードＮ１の電位を電圧降下または電圧上昇させることをしていない。
【0254】
図２１は、第３実施形態に係る半導体記憶装置１ｂの部分ラッチ回路ＬＣ１ｂの回路構成の一例を示す。
【0255】
【0256】
インバータ回路１２３２１ｂは、例えば、ｐチャネルＭＯＳトランジスタＴｒ２１３およびＴｒ２１４、ならびに、ｎチャネルＭＯＳトランジスタＴｒ２１５およびＴｒ２１６を含む。
【0257】
トランジスタＴｒ２１３の第１端子には例えば電圧ＶＤＤが印加され、トランジスタＴｒ２１３の第２端子はノードＮ２に接続される。トランジスタＴｒ２１４の第１端子はノードＮ２に接続され、トランジスタＴｒ２１４の第２端子はノードＮ１に接続される。トランジスタＴｒ２１５の第１端子はノードＮ１に接続され、トランジスタＴｒ２１５の第２端子はノードＮ２に接続される。トランジスタＴｒ２１６の第１端子はノードＮ２に接続され、トランジスタＴｒ２１６の第２端子には例えば電圧ＶＳＳが印加される。トランジスタＴｒ２１３およびＴｒ２１６の各々のゲートは、ノードＮ１に接続される。トランジスタＴｒ２１４のゲートには信号Ｓｉｇ２が入力される。トランジスタＴｒ２１５のゲートには信号Ｓｉｇ１が入力される。
【0258】
信号Ｓｉｇ１がＬレベルであり信号Ｓｉｇ２がＨレベルである間、トランジスタＴｒ２１４およびＴｒ２１５がオフ状態である。このため、トランジスタＴｒ２１３の第１端子に印加される電圧ＶＤＤと、トランジスタＴｒ２１６の第２端子に印加される電圧ＶＳＳとのいずれも、ノードＮ１に供給されない。
【0259】
信号Ｓｉｇ１がＨレベルであり信号Ｓｉｇ２がＬレベルである間、トランジスタＴｒ２１４およびＴｒ２１５がオン状態である。この間には、インバータ回路１２３２１ｂは、次のように電圧をノードＮ１に供給する。
【0260】
ノードＮ１の電位の値が閾値Ｖｔｈ７未満である場合はトランジスタＴｒ２１３がオン状態でありトランジスタＴｒ２１６がオフ状態である。このため、ノードＮ１の電位の値が閾値Ｖｔｈ７未満であることに応じて、トランジスタＴｒ２１３の第１端子に印加される電圧ＶＤＤがノードＮ１に供給される。一方、ノードＮ１の電位の値が閾値Ｖｔｈ７以上である場合はトランジスタＴｒ２１３がオフ状態でありトランジスタＴｒ２１６がオン状態である。このため、ノードＮ１の電位の値が閾値Ｖｔｈ７以上であることに応じて、トランジスタＴｒ２１６の第２端子に印加される電圧ＶＳＳがノードＮ１に供給される。
【0261】
図２０を参照して説明したようにノードＮ１にラッチ入力回路１２３１がＨレベルの電圧を供給しインバータ回路１２３２１ｂがＬレベルの電圧を供給することによりノードＮ１の電位がＨレベルで安定されているとき、トランジスタＴｒ２１５およびＴｒ２１６それぞれのオン抵抗の和は、トランジスタＴｒ１１およびＴｒ１２それぞれのオン抵抗の和より大きい。この目的で、例えば、これらのトランジスタＴｒそれぞれの上記サイズを次のような大小関係にする。トランジスタＴｒ２１５のサイズを最も小さく、トランジスタＴｒ１１、Ｔｒ１２、およびＴｒ２１６それぞれのサイズを実質的に同一にする。このためには、例えば、これらのトランジスタＴｒそれぞれのゲート長を実質的に同一にし、これらのトランジスタＴｒそれぞれのゲート幅について次のような大小関係にしてもよい。トランジスタＴｒ２１５のゲート幅を最も小さく、トランジスタＴｒ１１、Ｔｒ１２、およびＴｒ２１６それぞれのゲート幅を実質的に同一にする。
【0262】
図２０を参照して説明したようにノードＮ１にラッチ入力回路１２３１がＬレベルの電圧を供給しインバータ回路１２３２１ｂがＨレベルの電圧を供給することによりノードＮ１の電位がＬレベルで安定されているとき、トランジスタＴｒ２１３およびＴｒ２１４それぞれのオン抵抗の和は、トランジスタＴｒ１３およびＴｒ１４それぞれのオン抵抗の和より大きい。この目的で、例えば、これらのトランジスタＴｒそれぞれの上記サイズを次のような大小関係にする。トランジスタＴｒ２１４のサイズを最も小さく、トランジスタＴｒ１３、Ｔｒ１４、およびＴｒ２１３それぞれのサイズを実質的に同一にする。このためには、例えば、これらのトランジスタＴｒそれぞれのゲート長を実質的に同一にし、これらのトランジスタＴｒそれぞれのゲート幅について次のような大小関係にしてもよい。トランジスタＴｒ２１４のゲート幅を最も小さく、トランジスタＴｒ１３、Ｔｒ１４、およびＴｒ２１３それぞれのゲート幅を実質的に同一にする。
【0263】
上記で詳細に説明したインバータ回路１２３２１ｂは、第２実施形態の電位調整回路１２３３ａと同等の機能を実現可能であるが、本実施形態に係る半導体記憶装置１ｂの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂの構成はこれに限定されない。インバータ回路１２３２１ｂは、例えば、第１実施形態の電位調整回路１２３３と同等の機能を実現可能なように構成されるものであってもよい。このためには、図２１に示される回路構成を例に挙げると、例えば、当該回路構成においてトランジスタＴｒ２１４およびＴｒ２１５を省いてトランジスタＴｒ２１３およびＴｒ２１６のサイズを調整してもよい。あるいは、トランジスタＴｒ２１４およびＴｒ２１５が常にオン状態になるようにトランジスタＴｒ２１４およびＴｒ２１５それぞれのゲートに電圧が印加されるようにしてもよい。
【0264】
［動作例］
第３実施形態に係る半導体記憶装置１ｂは、第２実施形態に係る半導体記憶装置１ａについて説明した図１８の例と同様の動作を実行する。より具体的には、図１８の例の説明において、部分ラッチ回路ＬＣ１ａを部分ラッチ回路ＬＣ１ｂに、インバータ回路１２３２１および電位調整回路１２３３ａをインバータ回路１２３２１ｂに、閾値Ｖｔｈ３を閾値Ｖｔｈ７に、ならびに、電位調整回路１２３３ａのオン状態およびオフ状態をそれぞれインバータ回路１２３２１ｂの調整オン状態および調整オフ状態に置き換えたものが成り立つ。
第３実施形態に係る半導体記憶装置１ｂは、第２実施形態に係る半導体記憶装置１ａについて説明した図１８の例と同様の動作を実行する。より具体的には、図１８の例の説明において、部分ラッチ回路ＬＣ１ａを部分ラッチ回路ＬＣ１ｂに、インバータ回路１２３２１および電位調整回路１２３３ａをインバータ回路１２３２１ｂに、閾値Ｖｔｈ３を閾値Ｖｔｈ７に、ならびに、電位調整回路１２３３ａのオン状態およびオフ状態をそれぞれインバータ回路１２３２１ｂの調整オン状態および調整オフ状態に置き換えたものが成り立つ。
【0265】
［効果］
第３実施形態に係る半導体記憶装置１ｂの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態および第２実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられ得る。
第３実施形態に係る半導体記憶装置１ｂの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態および第２実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられ得る。
【0266】
部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂは、部分ラッチ回路ＬＣ１ａのインバータ回路１２３２１および電位調整回路１２３３ａの機能を、これらの回路１２３２１および１２３３ａに用いられるトランジスタＴｒより少ない数のトランジスタＴｒにより実現する。このため、部分ラッチ回路ＬＣ１ｂによると次の効果が奏せられ得る。すなわち、第３実施形態に係る半導体記憶装置１ｂの部分ラッチ回路ＬＣ１ｂの回路面積は、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａの回路面積より小さくなり得る。また、第３実施形態に係る半導体記憶装置１ｂの部分ラッチ回路ＬＣ１ｂによると、第２実施形態に係る半導体記憶装置１ａの部分ラッチ回路ＬＣ１ａよりもさらに、消費電力の低減が可能とされ得る。
【0267】
＜第４実施形態＞
以下、第４実施形態に係る半導体記憶装置１ｂｈについて説明する。
以下、第４実施形態に係る半導体記憶装置１ｂｈについて説明する。
【0268】
［構成例］
第４実施形態に係る半導体記憶装置１ｂｈの構成について、第３実施形態に係る半導体記憶装置１ｂの構成と相違する点を中心に説明する。
第４実施形態に係る半導体記憶装置１ｂｈの構成について、第３実施形態に係る半導体記憶装置１ｂの構成と相違する点を中心に説明する。
【0269】
第４実施形態に係る半導体記憶装置１ｂｈは、第３実施形態に係る半導体記憶装置１ｂにおいて、入出力回路１２ｂを入出力回路１２ｂｈに置き換えたものである。第４実施形態に係る半導体記憶装置１ｂｈ中の、入出力回路１２ｂｈを含む何らかの構成を参照する説明を行う場合には、当該構成には、第３実施形態において用いた符号にｈを付して説明する。
【0270】
図２２は、第４実施形態に係る半導体記憶装置１ｂｈの入出力回路１２ｂｈの構成の一例を示すブロック図である。図２２に示される参照符号１２ｂｉ、１２ｂｊ、１２ｂｋ、１２６ｉ、１２６ｊ、および１２６ｋについては、後続する実施形態において説明する。
【0271】
入出力回路１２ｂｈは、第３実施形態に係る半導体記憶装置１ｂの入出力回路１２ｂが有する構成に加えて、信号成形回路１２６ｈをさらに含む。信号成形回路１２６ｈは、入力回路１２２内に設けられるものであってもよいし、あるいは、例えばシーケンサ１５内のような、半導体記憶装置１ｂｈの他の部分に設けられていてもよい。他の実施形態についても同様である。
【0272】
入力回路１２２は、例えば信号Ｓｉｇ１および信号Ｓｉｇ２を、信号成形回路１２６ｈに出力する。
【0273】
信号成形回路１２６ｈは、例えば、入力回路１２２から信号Ｓｉｇ１およびＳｉｇ２を受け取り、信号Ｓｉｇ１およびＳｉｇ２に基づいて信号Ｓｉｇαｈおよび信号Ｓｉｇβｈを生成し、信号Ｓｉｇαｈおよび信号Ｓｉｇβｈをラッチ回路１２３ｂ＜０＞に出力する。信号成形回路１２６ｈは、信号Ｓｉｇαｈおよび信号Ｓｉｇβｈを、ラッチ回路１２３ｂ＜７：１＞のうちの他のラッチ回路に出力してもよい。信号Ｓｉｇαｈは、信号Ｓｉｇ１が、信号Ｓｉｇ１がＨレベルである期間の一部においてＬレベルとなるように成形された信号である。信号Ｓｉｇβｈは、信号Ｓｉｇαｈの相補信号である。他の実施形態の信号ＳｉｇαおよびＳｉｇβについても同様である。
【0274】
ラッチ回路１２３ｂ＜０＞は、信号成形回路１２６ｈから信号Ｓｉｇαｈおよび信号Ｓｉｇβｈを受け取る。ラッチ回路１２３ｂ＜０＞の部分ラッチ回路ＬＣ１ｂは、例えば、信号Ｓｉｇαｈおよび信号Ｓｉｇβｈにも基づいて、信号ＤＱ＜０＞の奇数ビットのデータを順にラッチする。以下の、信号ＳｉｇαおよびＳｉｇβがラッチ回路１２３ｂ＜０＞に出力されると説明する他の実施形態についても同様である。
【0275】
図２３は、第４実施形態に係る半導体記憶装置１ｂｈの信号成形回路１２６ｈの回路構成の一例を示す。以下に示される信号成形回路１２６ｈの回路構成は一例に過ぎない。信号成形回路１２６ｈの回路構成としては、信号ＳｉｇαｈおよびＳｉｇβｈを同様に生成可能な他の回路構成も適用可能である。以下の実施形態の同様の図面についても同じである。
【0276】
信号成形回路１２６ｈは、例えば、遅延回路ＤＣ１、アンドゲートＡＮＤ１、遅延回路ＤＣ２、およびオアゲートＯＲ１を含む。
【0277】
信号Ｓｉｇ１およびＳｉｇ２は、信号成形回路１２６ｈの内部で次のように処理される。なお、以下に説明するアンド演算等の演算は、Ｈレベルを１かつＬレベルを０とする条件の下で行われる。
【0278】
遅延回路ＤＣ１は、信号Ｓｉｇ１を受け取り、信号Ｓｉｇ１に基づいて信号ＳｉｇＤ１を生成し、信号ＳｉｇＤ１を出力する。信号ＳｉｇＤ１は、信号Ｓｉｇ１が遅延された信号である。例えば、信号ＳｉｇＤ１の位相は、信号Ｓｉｇ１の位相よりπ／２ラジアン遅れている。信号ＳｉｇＤ１は、信号Ｓｉｇ１から遅れて立ち上がると信号Ｓｉｇ１が立ち下がるまで信号Ｓｉｇ１とともにＨレベルであり、信号Ｓｉｇ１から遅れて立ち下がる。
【0279】
アンドゲートＡＮＤ１は、信号Ｓｉｇ１を第１入力端子上で受け取り、信号ＳｉｇＤ１を第２入力端子上で受け取る。アンドゲートＡＮＤ１は、当該受け取った２つの信号に対してアンド演算を行い、当該演算の結果の信号を出力する。当該出力される信号が、図２２で示した信号Ｓｉｇαｈに相当する。信号Ｓｉｇαｈは、信号Ｓｉｇ１から遅れて立ち上がると信号Ｓｉｇ１が立ち下がるまで信号Ｓｉｇ１とともにＨレベルであり、信号Ｓｉｇ１と実質的に同時に立ち下がる。
【0280】
遅延回路ＤＣ２は、信号Ｓｉｇ２を受け取り、信号Ｓｉｇ２に基づいて信号ＳｉｇＤ２を生成し、信号ＳｉｇＤ２を出力する。信号ＳｉｇＤ２は、信号Ｓｉｇ２が遅延された信号である。遅延回路ＤＣ２による遅延量は、遅延回路ＤＣ１による遅延量と実質的に同一である。信号ＳｉｇＤ２は、信号Ｓｉｇ２から遅れて立ち下がると信号Ｓｉｇ２が立ち上がるまで信号Ｓｉｇ２とともにＬレベルであり、信号Ｓｉｇ２から遅れて立ち上がる。
【0281】
オアゲートＯＲ１は、信号Ｓｉｇ２を第１入力端子上で受け取り、信号ＳｉｇＤ２を第２入力端子上で受け取る。オアゲートＯＲ２は、当該受け取った２つの信号に対してオア演算を行い、当該演算の結果の信号を出力する。当該出力される信号が、図２２で示した信号Ｓｉｇβｈに相当する。信号Ｓｉｇβｈは、信号Ｓｉｇ２から遅れて立ち下がると信号Ｓｉｇ２が立ち上がるまで信号Ｓｉｇ２とともにＬレベルであり、信号Ｓｉｇ２と実質的に同時に立ち上がる。
【0282】
上記では、部分ラッチ回路ＬＣ１ｂが利用する信号ＳｉｇαｈおよびＳｉｇβｈを生成する信号成形回路１２６ｈの回路構成について説明した。同様の回路構成を、部分ラッチ回路ＬＣ０ｂが利用し得る同様の２つの信号を生成する信号成形回路に適用する場合について説明する。この場合、当該信号成形回路の回路構成として、上述したように信号Ｓｉｇ１を成形するのと同様に信号Ｓｉｇ２を成形し、上述したように信号Ｓｉｇ２を成形するのと同様に信号Ｓｉｇ１を成形するような回路構成が用いられ得る。特別に言及しない限り、他の実施形態の、信号ＳｉｇαおよびＳｉｇβを生成する信号成形回路１２６についても同じである。
【0283】
【0284】
スイッチング素子ＳＷ５は、信号ＳｉｇαｈがＬレベルであり信号ＳｉｇβｈがＨレベルである間はオフ状態であり、信号ＳｉｇαｈがＨレベルであり信号ＳｉｇβｈがＬレベルである間はオン状態である。
【0285】
上記では、部分ラッチ回路ＬＣ１ｂの構成について説明したが、同様の構成を部分ラッチ回路ＬＣ０ｂに適用する場合について説明する。この場合、上述した部分ラッチ回路ＬＣ１ｂの構成において、例えば、信号Ｓｉｇαｈを、図２３を参照して説明したように信号Ｓｉｇ２を成形した信号に置き換え、信号Ｓｉｇβｈを、図２３を参照して説明したように信号Ｓｉｇ１を成形した信号に置き換えたものが、部分ラッチ回路ＬＣ０ｂの構成として適用され得る。他の実施形態の、信号ＳｉｇαおよびＳｉｇβを利用する部分ラッチ回路ＬＣ１ｂについても同じである。
【0286】
【0287】
トランジスタＴｒ２１４のゲートには、信号Ｓｉｇ２の代わりに信号Ｓｉｇβｈが入力される。トランジスタＴｒ２１５のゲートには、信号Ｓｉｇ１の代わりに信号Ｓｉｇαｈが入力される。
【0288】
信号ＳｉｇαｈがＬレベルであり信号ＳｉｇβｈがＨレベルである間、トランジスタＴｒ２１４およびＴｒ２１５がオフ状態である。このため、トランジスタＴｒ２１３の第１端子に印加される電圧ＶＤＤと、トランジスタＴｒ２１６の第２端子に印加される電圧ＶＳＳとのいずれも、ノードＮ１に供給されない。
【0289】
信号ＳｉｇαｈがＨレベルであり信号ＳｉｇβｈがＬレベルである間、トランジスタＴｒ２１４およびＴｒ２１５がオン状態である。この間には、インバータ回路１２３２１ｂは、図２１の例と同様に電圧をノードＮ１に供給する。
【0290】
上記では、部分ラッチ回路ＬＣ１ｂの回路構成について説明したが、同様の回路構成を部分ラッチ回路ＬＣ０ｂに適用する場合について説明する。この場合、上述した部分ラッチ回路ＬＣ１ｂの回路構成において、例えば、信号Ｓｉｇαｈが入力されると説明したゲートに、図２３を参照して説明したように信号Ｓｉｇ２を成形した信号が入力されるようにし、信号Ｓｉｇβｈが入力されると説明したゲートに、図２３を参照して説明したように信号Ｓｉｇ１を成形した信号が入力されるようにしたものが、部分ラッチ回路ＬＣ０ｂの回路構成として適用され得る。他の実施形態の、信号ＳｉｇαおよびＳｉｇβを利用する部分ラッチ回路ＬＣ１ｂについても同じである。
【0291】
上記では、第３実施形態において説明したのと同等の構成の部分ラッチ回路ＬＣ１ｂが、信号成形回路１２６ｈが生成する信号ＳｉｇαｈおよびＳｉｇβｈに基づいて動作するように構成される場合について説明したが、本実施形態はこれに限定されない。例えば、第２実施形態において説明したのと同等の構成の部分ラッチ回路が、信号成形回路１２６ｈが生成する信号ＳｉｇαｈおよびＳｉｇβｈに基づいて動作するように構成されてもよい。以下の、第３実施形態において説明したのと同等の構成の部分ラッチ回路ＬＣ１ｂが信号ＳｉｇαおよびＳｉｇβに基づいて動作するように構成される他の実施形態についても同じである。
【0292】
［動作例］
図２６は、第４実施形態に係る半導体記憶装置１ｂｈの部分ラッチ回路ＬＣ１ｂが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。
図２６は、第４実施形態に係る半導体記憶装置１ｂｈの部分ラッチ回路ＬＣ１ｂが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。
【0293】
信号Ｓｉｇ１、信号Ｓｉｇ２、および信号Ｄｉｎ＜０＞、の時間変化については、図１３の説明において、時刻Ｔ００を時刻Ｔ４０に、時刻Ｔ０１を時刻Ｔ４１に、時刻Ｔ０２を時刻Ｔ４２に、時刻Ｔ０３を時刻Ｔ４３に、時刻Ｔ０４を時刻Ｔ４４に、時刻Ｔ０１ｄを時刻Ｔ４１ｄに、時刻Ｔ０２ｄを時刻Ｔ４２ｄに置き換えたものが成り立つ。時刻Ｔ４１ｄから時刻Ｔ４２までの時間は、時刻Ｔ０１ｄから時刻Ｔ０２までの時間ΔＴと同一である。また、ラッチ入力回路１２３１および解除機能付きインバータ回路１２３２２の各々がオン状態であるかオフ状態であるかについては、図１３の説明において上記のように時刻を置き換えたものが成り立つ。
【0294】
先ず、信号Ｓｉｇαｈおよび信号Ｓｉｇβｈについて説明する。
時刻Ｔ４０では、信号ＳｉｇαｈはＬレベルであり信号ＳｉｇβｈはＨレベルである。信号ＳｉｇαｈおよびＳｉｇβｈのこれらのレベルは時刻Ｔ４１ｓまで維持される。時刻Ｔ４１ｓは、時刻Ｔ４１より後であり時刻Ｔ４１ｄより前である。時刻Ｔ４１ｓにおいて、信号ＳｉｇαｈがＬレベルからＨレベルに立ち上がり、信号ＳｉｇβｈがＨレベルからＬレベルに立ち下がる。信号ＳｉｇαｈおよびＳｉｇβｈのこれらのレベルは時刻Ｔ４２まで維持される。時刻Ｔ４２において、信号ＳｉｇαｈはＨレベルからＬレベルに立ち下がり、信号ＳｉｇβｈはＬレベルからＨレベルに立ち上がる。信号ＳｉｇαｈおよびＳｉｇβｈのこれらのレベルは時刻Ｔ４３ｓまで維持される。時刻Ｔ４３ｓは、時刻Ｔ４３より後であり時刻Ｔ４４より前である。時刻Ｔ４３ｓにおいて、信号ＳｉｇαｈがＬレベルからＨレベルに立ち上がり、信号ＳｉｇβｈがＨレベルからＬレベルに立ち下がる。信号ＳｉｇαｈおよびＳｉｇβｈのこれらのレベルは時刻Ｔ４４まで維持される。
時刻Ｔ４０では、信号ＳｉｇαｈはＬレベルであり信号ＳｉｇβｈはＨレベルである。信号ＳｉｇαｈおよびＳｉｇβｈのこれらのレベルは時刻Ｔ４１ｓまで維持される。時刻Ｔ４１ｓは、時刻Ｔ４１より後であり時刻Ｔ４１ｄより前である。時刻Ｔ４１ｓにおいて、信号ＳｉｇαｈがＬレベルからＨレベルに立ち上がり、信号ＳｉｇβｈがＨレベルからＬレベルに立ち下がる。信号ＳｉｇαｈおよびＳｉｇβｈのこれらのレベルは時刻Ｔ４２まで維持される。時刻Ｔ４２において、信号ＳｉｇαｈはＨレベルからＬレベルに立ち下がり、信号ＳｉｇβｈはＬレベルからＨレベルに立ち上がる。信号ＳｉｇαｈおよびＳｉｇβｈのこれらのレベルは時刻Ｔ４３ｓまで維持される。時刻Ｔ４３ｓは、時刻Ｔ４３より後であり時刻Ｔ４４より前である。時刻Ｔ４３ｓにおいて、信号ＳｉｇαｈがＬレベルからＨレベルに立ち上がり、信号ＳｉｇβｈがＨレベルからＬレベルに立ち下がる。信号ＳｉｇαｈおよびＳｉｇβｈのこれらのレベルは時刻Ｔ４４まで維持される。
【0295】
インバータ回路１２３２１ｂは、信号ＳｉｇαｈがＬレベルである間は調整オフ状態であり、信号ＳｉｇαｈがＨレベルである間は調整オン状態である。このため、インバータ回路１２３２１ｂが調整オン状態である期間と調整オフ状態である期間は次のようになる。インバータ回路１２３２１ｂは、ラッチ入力回路１２３１がオン状態である時刻Ｔ４１から時刻Ｔ４２までのうち時刻Ｔ４１ｓから時刻Ｔ４２まで調整オン状態である。インバータ回路１２３２１ｂは、ラッチ入力回路１２３１がオン状態である時刻Ｔ４３から時刻Ｔ４４までのうち時刻Ｔ４３ｓから時刻Ｔ４４まで調整オン状態である。インバータ回路１２３２１ｂは、それ以外は調整オフ状態である。
【0296】
次に、ノードＮ１の電位について説明する。
時刻Ｔ４０から時刻Ｔ４１ｄまで、図１３の例の時刻Ｔ００から時刻Ｔ０１ｄまでと同様に、ノードＮ１の電位はＨレベルである。ただし、時刻Ｔ４０から時刻Ｔ４１ｓまでインバータ回路１２３２１ｂが調整オフ状態であるため、当該Ｈレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。時刻Ｔ４１ｓから時刻４１ｄまでインバータ回路１２３２１ｂが調整オン状態である。インバータ回路１２３２１ｂが調整オン状態になる時刻Ｔ４１ｓから、インバータ回路１２３２１ｂによる制御が働く。その結果、ノードＮ１の電位は、例えば、図１３の例と同様に、電位差ΔＶＨだけ電圧降下されたＨレベルで安定され、時刻Ｔ４１ｄまで、ノードＮ１の電位は当該Ｈレベルで安定されている。
時刻Ｔ４０から時刻Ｔ４１ｄまで、図１３の例の時刻Ｔ００から時刻Ｔ０１ｄまでと同様に、ノードＮ１の電位はＨレベルである。ただし、時刻Ｔ４０から時刻Ｔ４１ｓまでインバータ回路１２３２１ｂが調整オフ状態であるため、当該Ｈレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。時刻Ｔ４１ｓから時刻４１ｄまでインバータ回路１２３２１ｂが調整オン状態である。インバータ回路１２３２１ｂが調整オン状態になる時刻Ｔ４１ｓから、インバータ回路１２３２１ｂによる制御が働く。その結果、ノードＮ１の電位は、例えば、図１３の例と同様に、電位差ΔＶＨだけ電圧降下されたＨレベルで安定され、時刻Ｔ４１ｄまで、ノードＮ１の電位は当該Ｈレベルで安定されている。
【0297】
時刻Ｔ４１ｄから時刻Ｔ４２まで、図１３の例の時刻Ｔ０１ｄから時刻Ｔ０２までと同様に、ノードＮ１の電位がＨレベルから下降する。この間もインバータ回路１２３２１ｂは調整オン状態である。
【0298】
時刻Ｔ４２において、図１３の例の時刻Ｔ０２と同様に、ノードＮ１の電位の値は閾値Ｖｔｈ７未満である。図１３の例と同様に、ノードＮ１の電位の値が閾値Ｖｔｈ７未満となってから速やかに、ノードＮ２の電位の値が閾値Ｖｔｈ４以上となっている。このため、時刻Ｔ４２から時刻Ｔ４３まで、図１３の例の時刻Ｔ０２から時刻Ｔ０３までと同様に、インバータ回路１２３２１ｂがＨレベルの電圧をノードＮ２に供給し、Ｌレベルの電圧がノードＮ１に供給される。このため、図１３の例と同様に、ノードＮ１の電位はＬレベルに到達して安定し、ノードＮ２の電位はＨレベルで安定する。ただし、この間はインバータ回路１２３２１ｂが調整オフ状態であるため、ノードＮ１のＬレベルの電位は、比較例の場合の図１５の例と同様に、電圧上昇されているものではない。
【0299】
このようにして、図１３の例と同様に、信号Ｓｉｇ１が立ち下がる時刻Ｔ４２の直前での信号Ｄｉｎ＜０＞のＨレベルが、ノードＮ１およびノードＮ２の各々の電位へと反映される。これにより、図１２を参照して説明したように信号ＤＱＳが立ち下がるタイミングで信号ＤＱ＜０＞により送られている奇数ビットの或るビットのデータが、部分ラッチ回路ＬＣ１ｂによりラッチされる。
【0300】
時刻Ｔ４３から時刻Ｔ４４まで、図１３の例の時刻Ｔ０３から時刻Ｔ０４までと同様に、Ｈレベルの電圧がノードＮ１に供給される。これにより、ノードＮ１の電位がＬレベルからＨレベルに到達して安定する。時刻Ｔ４３から時刻Ｔ４３ｓまでインバータ回路１２３２１ｂが調整オフ状態である。このため、この間にノードＮ１の電位がＨレベルに到達する場合、当該Ｈレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。時刻Ｔ４３ｓから時刻Ｔ４４までインバータ回路１２３２１ｂが調整オン状態である。インバータ回路１２３２１ｂが調整オン状態になる時刻Ｔ４３ｓから、インバータ回路１２３２１ｂによる制御が働く。その結果、ノードＮ１の電位は、図１３の例と同様に、電位差ΔＶＨだけ電圧降下されたＨレベルで安定され、時刻Ｔ４４まで、ノードＮ１の電位は当該Ｈレベルで安定されている。
【0301】
［効果］
第４実施形態に係る半導体記憶装置１ｂｈの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態から第３実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
第４実施形態に係る半導体記憶装置１ｂｈの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態から第３実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
【0302】
第４実施形態に係る半導体記憶装置１ｂｈの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂは、信号ＳｉｇαｈがＬレベルである間は調整オフ状態であり、信号ＳｉｇαｈがＨレベルである間は調整オン状態である。信号Ｓｉｇαｈは、信号Ｓｉｇ１から遅れて立ち上がると信号Ｓｉｇ１が立ち下がるまで信号Ｓｉｇ１とともにＨレベルであり、信号Ｓｉｇ１と実質的に同時に立ち下がる。
【0303】
したがって、第４実施形態に係る半導体記憶装置１ｂｈの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂは、信号Ｓｉｇ１が立ち上がるのに遅れて調整オン状態になり、信号Ｓｉｇ１が立ち下がるのと実質的に同時に調整オフ状態になる。このようにラッチ入力回路１２３１がオン状態になるのに遅れてインバータ回路１２３２１ｂが調整オン状態になっても、第１実施形態において説明したように、部分ラッチ回路ＬＣ１ｂは、信号Ｄｉｎ＜０＞の奇数ビットの各ビットのデータを正確にラッチ可能である。これは、例えば、信号Ｄｉｎ＜０＞のレベルの変化から信号Ｓｉｇ１の立ち下がりまでの時間が、時間ΔＴのように短い時間である場合には、図２６の例のように、信号Ｄｉｎ＜０＞のレベルの変化のタイミングではインバータ回路１２３２１ｂが既に調整オン状態であり、ゆえに、ノードＮ１のＨレベルの電位が電圧降下されているから、または、ノードＮ１のＬレベルの電位が電圧上昇されているからである。
【0304】
このように、第４実施形態に係る半導体記憶装置１ｂｈの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂが調整オン状態である期間は、第３実施形態の場合の調整オン状態の期間が短縮されたものとなる。インバータ回路１２３２１ｂが調整オン状態である間は、第２実施形態において説明したような電力が部分ラッチ回路ＬＣ１ｂにより消費され得る。したがって、第４実施形態に係る半導体記憶装置１ｂｈの部分ラッチ回路ＬＣ１ｂによると、第３実施形態の場合よりもさらに消費電力の低減が可能とされ得る。
【0305】
＜第５実施形態＞
以下、第５実施形態に係る半導体記憶装置１ｂｉについて説明する。
以下、第５実施形態に係る半導体記憶装置１ｂｉについて説明する。
【0306】
［構成例］
第５実施形態に係る半導体記憶装置１ｂｉの構成について、第３実施形態に係る半導体記憶装置１ｂの構成と相違する点を中心に説明する。
第５実施形態に係る半導体記憶装置１ｂｉの構成について、第３実施形態に係る半導体記憶装置１ｂの構成と相違する点を中心に説明する。
【0307】
第５実施形態に係る半導体記憶装置１ｂｉは、第３実施形態に係る半導体記憶装置１ｂにおいて、入出力回路１２ｂを入出力回路１２ｂｉに置き換えたものである。第５実施形態に係る半導体記憶装置１ｂｉ中の、入出力回路１２ｂｉを含む何らかの構成を参照する説明を行う場合には、当該構成には、第３実施形態において用いた符号にｉを付して説明する。
【0308】
既に図２２に示したように、入出力回路１２ｂｉは、第３実施形態に係る半導体記憶装置１ｂの入出力回路１２ｂが有する構成に加えて、信号成形回路１２６ｉをさらに含む。図２２を参照して、既に説明したのと相違する点のみを説明する。
【0309】
入力回路１２２は、例えば信号Ｓｉｇ１を信号成形回路１２６ｉに出力する。
【0310】
信号成形回路１２６ｉは、例えば、入力回路１２２から信号Ｓｉｇ１を受け取り、信号Ｓｉｇ１に基づいて信号Ｓｉｇαｉおよび信号Ｓｉｇβｉを生成し、信号Ｓｉｇαｉおよび信号Ｓｉｇβｉを、ラッチ回路１２３ｂ＜０＞に出力する。
【0311】
第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂの構成については、図２４および図２５の説明において、信号Ｓｉｇαｈを信号Ｓｉｇαｉに、信号Ｓｉｇβｈを信号Ｓｉｇβｉに置き換えたものが成り立つ。
【0312】
図２７は、第５実施形態に係る半導体記憶装置１ｂｉの信号成形回路１２６ｉの回路構成の一例を示す。
【0313】
信号成形回路１２６ｉは、例えば、遅延回路ＤＣ３、アンドゲートＡＮＤ２、エクスクルーシブノアゲートＸＮＯＲ１、アンドゲートＡＮＤ３、およびインバータＩＮＶ８を含む。
【0314】
信号成形回路１２６ｉは、ラッチ回路１２３ｂ＜０＞から信号ＳｉｇＮ２をさらに受け取り、信号ＳｉｇＮ２にも基づいて信号Ｓｉｇαｉおよび信号Ｓｉｇβｉを生成する。信号ＳｉｇＮ２は、ノードＮ２上で伝達される信号であってノードＮ２の電位を示す信号である。信号Ｓｉｇ１およびＳｉｇＮ２は、信号成形回路１２６ｉの内部で次のように処理される。
【0315】
遅延回路ＤＣ３は、信号ＳｉｇＮ２を受け取り、信号ＳｉｇＮ２に基づいて信号ＳｉｇＤＮ２を生成し、信号ＳｉｇＤＮ２を出力する。信号ＳｉｇＤＮ２は、信号ＳｉｇＮ２が遅延された信号である。信号ＳｉｇＤＮ２は、例えば、信号ＳｉｇＮ２から遅れて立ち上がると信号ＳｉｇＮ２が立ち下がるまで信号ＳｉｇＮ２とともにＨレベルであり、信号ＳｉｇＮ２から遅れて立ち下がる。
【0316】
アンドゲートＡＮＤ２は、信号ＳｉｇＮ２を第１入力端子上で受け取り、信号ＳｉｇＤＮ２を第２入力端子上で受け取る。アンドゲートＡＮＤ２は、当該受け取った２つの信号に対してアンド演算を行い、当該演算の結果の信号ＳｉｇＮＮ２を出力する。信号ＳｉｇＮＮ２は、例えば、信号ＳｉｇＮ２から遅れて立ち上がると信号ＳｉｇＮ２が立ち下がるまで信号ＳｉｇＮ２とともにＨレベルであり、信号ＳｉｇＮ２と実質的に同時に立ち下がる。
【0317】
エクスクルーシブノアゲートＸＮＯＲ１は、信号ＳｉｇＮ２を第１入力端子上で受け取り、信号ＳｉｇＮＮ２を第２入力端子上で受け取る。エクスクルーシブノアゲートＸＮＯＲ１は、当該受け取った２つの信号に対して否定排他的論理和演算を行い、当該演算の結果の信号ＳｉｇＴＤｉを出力する。信号ＳｉｇＴＤｉは、例えば、信号ＳｉｇＮ２が立ち上がってから信号ＳｉｇＮＮ２が遅れて立ち上がる前までＬレベルになるが、それ以外はＨレベルである。
【0318】
アンドゲートＡＮＤ３は、信号Ｓｉｇ１を第１入力端子上で受け取り、信号ＳｉｇＴＤｉを第２入力端子上で受け取る。アンドゲートＡＮＤ３は、当該受け取った２つの信号に対してアンド演算を行い、当該演算の結果の信号を出力する。当該出力される信号が、図２２で示した信号Ｓｉｇαｉに相当する。信号Ｓｉｇαｉは、信号ＳｉｇＴＤｉがＨレベルである間は信号Ｓｉｇ１のレベルと同一のレベルであるが、信号ＳｉｇＴＤｉがＬレベルである間はＬレベルである。
【0319】
インバータＩＮＶ８は、信号Ｓｉｇαｉを入力端子上で受け取り、信号Ｓｉｇαｉの電圧のレベルを反転させた信号を出力する。当該出力される信号が、図２２で示した信号Ｓｉｇβｉに相当する。
【0320】
［動作例］
図２８は、第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。当該タイミングチャートでは、信号Ｓｉｇ２および信号Ｓｉｇβｉの時間変化が省略されている。これは、信号Ｓｉｇ２および信号Ｓｉｇβｉがそれぞれ、時間変化が示される信号Ｓｉｇ１および信号Ｓｉｇαｉの相補信号に過ぎないためである。
図２８は、第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。当該タイミングチャートでは、信号Ｓｉｇ２および信号Ｓｉｇβｉの時間変化が省略されている。これは、信号Ｓｉｇ２および信号Ｓｉｇβｉがそれぞれ、時間変化が示される信号Ｓｉｇ１および信号Ｓｉｇαｉの相補信号に過ぎないためである。
【0321】
信号Ｓｉｇ１および信号Ｄｉｎ＜０＞の時間変化については、図１３の説明において、時刻Ｔ００を時刻Ｔ５０に、時刻Ｔ０１を時刻Ｔ５１に、時刻Ｔ０２を時刻Ｔ５２に、時刻Ｔ０３を時刻Ｔ５３に、時刻Ｔ０４を時刻Ｔ５４に、時刻Ｔ０１ｄを時刻Ｔ５１ｄに、時刻Ｔ０２ｄを時刻Ｔ５２ｄに置き換えたものが成り立つ。時刻Ｔ５１ｄから時刻Ｔ５２までの時間ΔＴｂは、時刻Ｔ０１ｄから時刻Ｔ０２までの時間ΔＴより長い。また、ラッチ入力回路１２３１および解除機能付きインバータ回路１２３２２の各々がオン状態であるかオフ状態であるかについては、図１３の説明において上記のように時刻を置き換えたものが成り立つ。なお、図２８では、信号ＳｉｇＮ２の時間変化については、ノードＮ２の電位がＬレベルであるかＨレベルであるか、あるいは、一方のレベルからもう一方のレベルへ変化されているかが表されているものに過ぎない。以下の同様の図面についても同じである。
【0322】
インバータ回路１２３２１ｂは、信号ＳｉｇαｉがＬレベルである間は調整オフ状態であり、信号ＳｉｇαｉがＨレベルである間は調整オン状態である。
【0323】
時刻Ｔ５０から時刻Ｔ５１ｄまで、図１３の例の時刻Ｔ００から時刻Ｔ０１ｄまでと同様に、ノードＮ１の電位はＨレベルである。この間、インバータ回路１２３２１ｂは、ノードＮ１の電位の値が閾値Ｖｔｈ７以上であることに応じて、Ｌレベルの電圧をノードＮ２に供給する。これにより、ノードＮ２の電位はＬレベルで安定されている。この間のノードＮ１のＨレベルの電位について説明する。
【0324】
ノードＮ２の電位がＬレベルで安定されていることから、信号ＳｉｇＴＤｉはＨレベルである。このため、信号Ｓｉｇαｉは、信号Ｓｉｇ１と同様に、時刻Ｔ５０から時刻Ｔ５１までＬレベルであり、時刻Ｔ５１においてＬレベルからＨレベルに立ち上がり、時刻Ｔ５１から時刻Ｔ５１ｄまでＨレベルである。インバータ回路１２３２１ｂは、信号ＳｉｇαｉがＬレベルである時刻Ｔ５０から時刻Ｔ５１まで調整オフ状態であり、信号ＳｉｇαｉがＨレベルである時刻Ｔ５１から時刻Ｔ５１ｄまで調整オン状態である。
【0325】
時刻Ｔ５０から時刻Ｔ５１までインバータ回路１２３２１ｂが調整オフ状態であるため、ノードＮ１のＨレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。インバータ回路１２３２１ｂが調整オン状態になる時刻Ｔ５１から、インバータ回路１２３２１ｂによる制御が働く。その結果、ノードＮ１の電位は、例えば、図１３の例と同様に、電位差ΔＶＨだけ電圧降下されたＨレベルで安定され、時刻Ｔ５１ｄまで、ノードＮ１の電位は当該Ｈレベルで安定されている。
【0326】
時刻Ｔ５１ｄから時刻Ｔ５２まで、図１３の例の時刻Ｔ０１ｄから時刻Ｔ０２までと同様に、Ｌレベルの電圧である例えば電圧ＶＳＳがノードＮ１に供給される。これにより、ノードＮ１の電位がＨレベルから下降する。この間の、ノードＮ１の電位の値が閾値Ｖｔｈ７未満になって以降、インバータ回路１２３２１ｂは、ノードＮ１の電位の値が閾値Ｖｔｈ７未満であることに応じて、Ｈレベルの電圧をノードＮ２に供給する。これにより、ノードＮ２の電位がＬレベルから上昇する。これにより、例えば、ノードＮ１の電位はＬレベルに到達し、ノードＮ２の電位はＨレベルに到達する。ノードＮ１の電位およびノードＮ２の電位のこれらのレベルは、時刻Ｔ５２まで維持される。この間のノードＮ１のＬレベルの電位について説明する。
【0327】
ノードＮ２の電位がＬレベルからＨレベルに上昇することに応じて、時刻Ｔ５１ｓにおいて、信号ＳｉｇＴＤｉはＨレベルからＬレベルに立ち下がる。時刻Ｔ５１ｓは、時刻Ｔ５１ｄより後であり時刻Ｔ５２より前である。ノードＮ２の電位の当該上昇に遅れて信号ＳｉｇＮＮ２がＬレベルからＨレベルに立ち上がる。信号ＳｉｇＮＮ２の当該立ち上がりに応じて、時刻Ｔ５２ｓにおいて、信号ＳｉｇＴＤｉはＬレベルからＨレベルに立ち上がる。時刻Ｔ５１ｓから時刻Ｔ５２ｓまでの時間は、遅延回路ＤＣ３の遅延量により決まる。時刻Ｔ５２ｓは、例えば、時刻Ｔ５２より後であり時刻Ｔ５２ｄより前である。このため、信号Ｓｉｇαｉは、時刻Ｔ５１ｄから時刻Ｔ５１ｓまで、信号Ｓｉｇ１と同様のＨレベルであり、時刻Ｔ５１ｓにおいて、ＨレベルからＬレベルに立ち下がり、時刻Ｔ５１ｓから時刻Ｔ５２までＬレベルである。インバータ回路１２３２１ｂは、信号ＳｉｇαｉがＨレベルである時刻Ｔ５１ｄから時刻Ｔ５１ｓまで調整オン状態であり、信号ＳｉｇαｉがＬレベルである時刻Ｔ５１ｓから時刻Ｔ５２まで調整オフ状態である。
【0328】
時刻Ｔ５１ｄから時刻Ｔ５１ｓまでインバータ回路１２３２１ｂが調整オン状態であるため、ノードＮ１の電位は、例えば、時刻Ｔ５１ｓまでに、電位差ΔＶＬだけ電圧上昇されたＬレベルで安定する。インバータ回路１２３２１ｂが調整オフ状態になる時刻Ｔ５１ｓから、インバータ回路１２３２１ｂによる制御が働かなくなる。その結果、ノードＮ１の電位は、電圧上昇されていた電位差ΔＶＬだけ電圧降下され、当該電圧降下されたＬレベルで安定され、時刻Ｔ５２まで、ノードＮ１の電位は当該Ｌレベルで安定されている。
【0329】
時刻Ｔ５２から時刻Ｔ５３まで、図１３の例の時刻Ｔ０２から時刻Ｔ０３までと同様に、インバータ回路１２３２１ｂがＨレベルの電圧をノードＮ２に供給し、Ｌレベルの電圧がノードＮ１に供給される。これにより、ノードＮ１の電位はＬレベルで安定されており、ノードＮ２の電位はＨレベルで安定されている。この間、信号Ｓｉｇ１がＬレベルであるために信号ＳｉｇαｉもＬレベルである。したがって、インバータ回路１２３２１ｂは調整オフ状態である。インバータ回路１２３２１ｂが調整オフ状態であるため、ノードＮ１のＬレベルの電位は、比較例の場合の図１５の例と同様に、電圧上昇されているものではない。
【0330】
このようにして、図１３の例と同様に、信号Ｓｉｇ１が立ち下がる時刻Ｔ５２の直前での信号Ｄｉｎ＜０＞のＨレベルが、ノードＮ１およびノードＮ２の各々の電位へと反映される。これにより、図１２を参照して説明したように信号ＤＱＳが立ち下がるタイミングで信号ＤＱ＜０＞により送られている奇数ビットの或るビットのデータが、部分ラッチ回路ＬＣ１ｂによりラッチされる。
【0331】
時刻Ｔ５３から時刻Ｔ５４まで、図１３の例の時刻Ｔ０３から時刻Ｔ０４までと同様に、Ｈレベルの電圧がノードＮ１に供給される。これにより、ノードＮ１の電位がＬレベルからＨレベルに到達して安定する。この間の、ノードＮ１の電位の値が閾値Ｖｔｈ７以上になって以降、インバータ回路１２３２１ｂは、ノードＮ１の電位の値が閾値Ｖｔｈ７以上であることに応じて、Ｌレベルの電圧をノードＮ２に供給する。これにより、ノードＮ２の電位がＨレベルからＬレベルに到達して安定する。
【0332】
ノードＮ２の電位がＨレベルからＬレベルになっても、信号ＳｉｇＴＤｉはＨレベルを維持する。このため、時刻Ｔ５３から時刻Ｔ５４まで、信号Ｓｉｇαｉは、信号Ｓｉｇ１と同様のＨレベルである。したがって、インバータ回路１２３２１ｂは調整オン状態である。インバータ回路１２３２１ｂが調整オン状態であるため、ノードＮ１のＨレベルの電位は、図１３の例と同様に、電位差ΔＶＨだけ電圧降下されている。
【0333】
［効果］
第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態から第３実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態から第３実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
【0334】
第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂは、信号ＳｉｇαｉがＬレベルである間は調整オフ状態であり、信号ＳｉｇαｉがＨレベルである間は調整オン状態である。信号Ｓｉｇαｉは、信号ＳｉｇＴＤｉがＨレベルである間は信号Ｓｉｇ１のレベルと同一のレベルであるが、信号ＳｉｇＴＤｉがＬレベルである間はＬレベルである。信号ＳｉｇＴＤｉは、例えば、信号ＳｉｇＮ２の立ち上がりが検出された際にＬレベルになるが、それ以外はＨレベルである。
【0335】
例えば、図２８の例のように、第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂが、信号Ｓｉｇ１がＨレベルの間に、例えば、信号Ｄｉｎ＜０＞のＬレベルからＨレベルへの立ち上がりに応じてノードＮ１の電位をＨレベルから下降させる場合について説明する。
【0336】
信号Ｄｉｎ＜０＞の当該立ち上がりのタイミングまで、ノードＮ２の電位が例えばＬレベルで安定されている。このため、信号ＳｉｇＴＤｉはＨレベルであり、ゆえに、信号Ｓｉｇαｉは信号Ｓｉｇ１のレベルと同一のレベルである。したがって、信号Ｓｉｇ１がＨレベルになってから信号Ｄｉｎ＜０＞の当該立ち上がりまでインバータ回路１２３２１ｂが調整オン状態である。このため、信号Ｄｉｎ＜０＞の当該立ち上がりのタイミングではノードＮ１のＨレベルの電位が電圧降下されている。これは、信号Ｄｉｎ＜０＞の当該立ち上がりから信号Ｓｉｇ１の立ち下がりまでの時間が、図１３に示されるような時間ΔＴのように短い時間である場合にも当てはまる。したがって、第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂも、第１実施形態において説明したように、信号Ｓｉｇ１の当該立ち下がりのタイミングで信号Ｄｉｎ＜０＞により送られている或るビットのデータを正確にラッチ可能である。
【0337】
信号Ｄｉｎ＜０＞の当該立ち上がりに応じて、ラッチ入力回路１２３１がＬレベルの電圧をノードＮ１に供給する。これによりノードＮ１の電位の値が閾値Ｖｔｈ７未満になることに応じて、インバータ回路１２３２１ｂがＨレベルの電圧をノードＮ２に供給する。これによりノードＮ２の電位がＬレベルから上昇してＨレベルに到達する。ノードＮ２の電位の当該上昇に応じて、信号ＳｉｇＴＤｉがＨレベルからＬレベルに立ち下がる。信号Ｓｉｇ１がＨレベルの間に信号ＳｉｇＴＤｉの当該立ち下がりが起こる場合、当該立ち下がりに応じて信号ＳｉｇαｉがＬレベルとなる。これにより、信号Ｓｉｇ１がＨレベルの間であってもインバータ回路１２３２１ｂが調整オフ状態になる。信号Ｓｉｇ１がＨレベルの間に既に信号Ｄｉｎ＜０＞が立ち上がっているので、信号Ｓｉｇ１がＨレベルからＬレベルに立ち下がるまでに信号Ｄｉｎ＜０＞のレベルがさらに変化することはない。
【0338】
このように、第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂが調整オン状態である期間は、第４実施形態の場合と同様に、第３実施形態の場合の調整オン状態の期間が短縮されたものとなり得る。したがって、第５実施形態に係る半導体記憶装置１ｂｉの部分ラッチ回路ＬＣ１ｂによっても、第３実施形態の場合よりもさらに消費電力の低減が可能とされ得る。
【0339】
＜第６実施形態＞
以下、第６実施形態に係る半導体記憶装置１ｂｊについて説明する。
以下、第６実施形態に係る半導体記憶装置１ｂｊについて説明する。
【0340】
［構成例］
第６実施形態に係る半導体記憶装置１ｂｊの構成について、第３実施形態に係る半導体記憶装置１ｂの構成と相違する点を中心に説明する。
第６実施形態に係る半導体記憶装置１ｂｊの構成について、第３実施形態に係る半導体記憶装置１ｂの構成と相違する点を中心に説明する。
【0341】
第６実施形態に係る半導体記憶装置１ｂｊは、第３実施形態に係る半導体記憶装置１ｂにおいて、入出力回路１２ｂを入出力回路１２ｂｊに置き換えたものである。第６実施形態に係る半導体記憶装置１ｂｊ中の、入出力回路１２ｂｊを含む何らかの構成を参照する説明を行う場合には、当該構成には、第３実施形態において用いた符号にｊを付して説明する。
【0342】
既に図２２に示したように、入出力回路１２ｂｊは、第３実施形態に係る半導体記憶装置１ｂの入出力回路１２ｂが有する構成に加えて、信号成形回路１２６ｊをさらに含む。図２２を参照して、既に説明したのと相違する点のみを説明する。
【0343】
入力回路１２２は、例えば信号Ｓｉｇ１を信号成形回路１２６ｊに出力する。
【0344】
信号成形回路１２６ｊは、例えば、入力回路１２２から信号Ｓｉｇ１を受け取り、信号Ｓｉｇ１に基づいて信号Ｓｉｇαｊおよび信号Ｓｉｇβｊを生成し、信号Ｓｉｇαｊおよび信号Ｓｉｇβｊを、ラッチ回路１２３ｂ＜０＞に出力する。
【0345】
図２９は、第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂの構成の一例を示す。
【0346】
当該部分ラッチ回路ＬＣ１ｂは、図２４に示したのと同様のラッチ入力回路１２３１および正帰還回路１２３２ｂに加えて、フリップフロップ回路１２３４をさらに含む。フリップフロップ回路１２３４以外の構成については、図２４の説明において、信号Ｓｉｇαｈを信号Ｓｉｇαｊに、信号Ｓｉｇβｈを信号Ｓｉｇβｊに置き換えたものが成り立つ。
【0347】
フリップフロップ回路１２３４の構成は、図１０に示したラッチ入力回路１２３１および正帰還回路１２３２の構成と同等である。違う言い方をすれば、フリップフロップ回路１２３４の構成は、図１０に示した部分ラッチ回路ＬＣ１から、電位調整回路１２３３を除いたものに相当する。例えば、図８に示したシフトレジスタＳＲ１に含まれる複数のフリップフロップ回路Ｆ／Ｆのうち初段のフリップフロップ回路Ｆ／Ｆが、図２９におけるフリップフロップ回路１２３４として機能してもよい。
【0348】
図２９では、フリップフロップ回路１２３４のうち、ラッチ入力回路１２３１と同等の構成の部分がインバータＩＮＶ９およびスイッチング素子ＳＷ６により示され、インバータ回路１２３２１と同等の構成の部分がインバータＩＮＶ１０により示され、解除機能付きインバータ回路１２３２２と同等の構成の部分がインバータＩＮＶ１１およびスイッチング素子ＳＷ７により示されている。
【0349】
フリップフロップ回路１２３４の構成については、ラッチ入力回路１２３１および正帰還回路１２３２の構成の説明において、インバータＩＮＶ２をインバータＩＮＶ９に、スイッチング素子ＳＷ２をスイッチング素子ＳＷ６に、インバータＩＮＶ３をインバータＩＮＶ１０に、インバータＩＮＶ４をインバータＩＮＶ１１に、スイッチング素子ＳＷ３をスイッチング素子ＳＷ７に、ノードＮ１をノードＮ３に、ノードＮ２をノードＮ４に置き換え、さらに、インバータＩＮＶ９の入力端子がノードＮ２に接続されるとし、信号Ｓｉｇ１と信号Ｓｉｇ２とを入れ替え、閾値Ｖｔｈを適宜読み替えたものが成り立つ。信号Ｄｏ＜０＞はノードＮ４の電位に基づく。
【0350】
図３０は、第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂの回路構成の一例を示す。図３０では、図２５に示したのと同様の回路構成が示されるのに加えて、図２９においてフリップフロップ回路１２３４の一部として説明した各インバータＩＮＶおよびスイッチング素子ＳＷが実現する機能と同等の機能を実現する構成が、より具体化されて示されている。
【0351】
フリップフロップ回路１２３４以外の回路構成については、図２５の説明において、信号Ｓｉｇαｈを信号Ｓｉｇαｊに、信号Ｓｉｇβｈを信号Ｓｉｇβｊに置き換えたものが成り立つ。
【0352】
【0353】
フリップフロップ回路１２３４は、例えば、ｐチャネルＭＯＳトランジスタＴｒ４０１、Ｔｒ４０２、Ｔｒ４１１、Ｔｒ４２１、およびＴｒ４２２、ならびに、ｎチャネルＭＯＳトランジスタＴｒ４０３、Ｔｒ４０４、Ｔｒ４１２、Ｔｒ４２３、およびＴｒ４２４を含む。
【0354】
トランジスタＴｒ４０１、Ｔｒ４０２、Ｔｒ４０３、およびＴｒ４０４の接続関係について説明する。当該接続関係については、ラッチ入力回路１２３１の回路構成の説明において、トランジスタＴｒ１１をトランジスタＴｒ４０１に、トランジスタＴｒ１２をトランジスタＴｒ４０２に、トランジスタＴｒ１３をトランジスタＴｒ４０３に、トランジスタＴｒ１４をトランジスタＴｒ４０４に、ノードＮ１をノードＮ３に置き換え、さらに、信号Ｓｉｇ１と信号Ｓｉｇ２を入れ替え、トランジスタＴｒ４０１およびＴｒ４０４のそれぞれのゲートがノードＮ２に接続される、としたものが成り立つ。
【0355】
トランジスタＴｒ４１１およびＴｒ４１２の接続関係について説明する。当該接続関係については、インバータ回路１２３２１の回路構成の説明において、トランジスタＴｒ２１１をトランジスタＴｒ４１１に、トランジスタＴｒ２１２をトランジスタＴｒ４１２に、ノードＮ１をノードＮ３に、ノードＮ２をノードＮ４に置き換えたものが成り立つ。
【0356】
トランジスタＴｒ４２１、Ｔｒ４２２、Ｔｒ４２３、およびＴｒ４２４の接続関係について説明する。当該接続関係については、インバータ回路１２３２２の回路構成の説明において、トランジスタＴｒ２２１をトランジスタＴｒ４２１に、トランジスタＴｒ２２２をトランジスタＴｒ４２２に、トランジスタＴｒ２２３をトランジスタＴｒ４２３に、トランジスタＴｒ２２４をトランジスタＴｒ４２４に、ノードＮ２をノードＮ４に、ノードＮ１をノードＮ３に置き換え、さらに、信号Ｓｉｇ１と信号Ｓｉｇ２とを入れ替えたものが成り立つ。
【0357】
図３１は、第６実施形態に係る半導体記憶装置１ｂｊの信号成形回路１２６ｊの回路構成の一例を示す。
【0358】
信号成形回路１２６ｊは、例えば、図２７を参照して説明した信号成形回路１２６ｉと同様に、エクスクルーシブノアゲートＸＮＯＲ１、アンドゲートＡＮＤ３、およびインバータＩＮＶ８を含む。
【0359】
信号成形回路１２６ｊは、ラッチ回路１２３ｂ＜０＞から、信号ＳｉｇＮ２と信号ＳｉｇＮ４とをさらに受け取り、信号ＳｉｇＮ２およびＳｉｇＮ４にも基づいて信号Ｓｉｇαｊおよび信号Ｓｉｇβｊを生成する。信号ＳｉｇＮ４は、ノードＮ４上で伝達される信号であってノードＮ４の電位を示す信号である。信号Ｓｉｇ１、ＳｉｇＮ２、およびＳｉｇＮ４は、信号成形回路１２６ｊの内部で次のように処理される。
【0360】
エクスクルーシブノアゲートＸＮＯＲ１は、信号ＳｉｇＮ２を第１入力端子上で受け取り、信号ＳｉｇＮ４を第２入力端子上で受け取る。エクスクルーシブノアゲートＸＮＯＲ１は、当該受け取った２つの信号に対して否定排他的論理和演算を行い、当該演算の結果の信号ＳｉｇＴＤｊを出力する。信号ＳｉｇＴＤｊは、例えば、信号ＳｉｇＮ２が立ち上がってから信号ＳｉｇＮ４が遅れて立ち上がる前までと、信号ＳｉｇＮ２が立ち下がってから信号ＳｉｇＮ４が遅れて立ち下がる前までＬレベルになるが、それ以外はＨレベルである。
【0361】
アンドゲートＡＮＤ３は、信号Ｓｉｇ１を第１入力端子上で受け取り、信号ＳｉｇＴＤｊを第２入力端子上で受け取る。アンドゲートＡＮＤ３は、当該受け取った２つの信号に対してアンド演算を行い、当該演算の結果の信号を出力する。当該出力される信号が、図２２で示した信号Ｓｉｇαｊに相当する。信号Ｓｉｇαｊは、信号ＳｉｇＴＤｊがＨレベルである間は信号Ｓｉｇ１のレベルと同一のレベルであるが、信号ＳｉｇＴＤｊがＬレベルである間はＬレベルである。
【0362】
インバータＩＮＶ８は、信号Ｓｉｇαｊを入力端子上で受け取り、信号Ｓｉｇαｊの電圧のレベルを反転させた信号を出力する。当該出力される信号が、図２２で示した信号Ｓｉｇβｊに相当する。
【0363】
［動作例］
図３２は、第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。当該タイミングチャートにおいても、図２８の例と同様の理由で、信号Ｓｉｇ２および信号Ｓｉｇβｊの時間変化が省略されている。
図３２は、第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。当該タイミングチャートにおいても、図２８の例と同様の理由で、信号Ｓｉｇ２および信号Ｓｉｇβｊの時間変化が省略されている。
【0364】
信号Ｓｉｇ１および信号Ｄｉｎ＜０＞の時間変化については、図１３の説明において、時刻Ｔ００を時刻Ｔ６０に、時刻Ｔ０１を時刻Ｔ６１に、時刻Ｔ０２を時刻Ｔ６２に、時刻Ｔ０３を時刻Ｔ６３に、時刻Ｔ０４を時刻Ｔ６４に、時刻Ｔ０１ｄを時刻Ｔ６１ｄに、時刻Ｔ０２ｄを時刻Ｔ６２ｄに置き換えたものが成り立つ。時刻Ｔ６１ｄから時刻Ｔ６２までの時間ΔＴｂは、時刻Ｔ０１ｄから時刻Ｔ０２までの時間ΔＴより長い。また、ラッチ入力回路１２３１および解除機能付きインバータ回路１２３２２の各々がオン状態であるかオフ状態であるかについては、図１３の説明において上記のように時刻を置き換えたものが成り立つ。
【0365】
時刻Ｔ６４での信号Ｓｉｇ１のＬレベルは、時刻Ｔ６５まで維持され、時刻Ｔ６５において、信号Ｓｉｇ１はＬレベルからＨレベルに立ち上がる。このため、時刻Ｔ６４から時刻Ｔ６５まで、ラッチ入力回路１２３１がオフ状態である一方で、解除機能付きインバータ回路１２３２２はオン状態である。信号Ｄｉｎ＜０＞は、時刻Ｔ６４から時刻Ｔ６５までＬレベルである。
【0366】
フリップフロップ回路１２３４は、信号Ｓｉｇ１がＬレベルである間は、例えば、ノードＮ２の電位のレベルと同一のレベルの電圧をノードＮ４に供給する。フリップフロップ回路１２３４は、信号Ｓｉｇ１がＨレベルである間は、例えば、ノードＮ４の電位のレベルを維持するように、ノードＮ４の電位のレベルと同一のレベルの電圧をノードＮ４に供給する。
【0367】
インバータ回路１２３２１ｂは、信号ＳｉｇαｊがＬレベルである間は調整オフ状態であり、信号ＳｉｇαｊがＨレベルである間は調整オン状態である。
【0368】
時刻Ｔ６０から時刻Ｔ６１ｄまで、図２８の例の時刻Ｔ５０から時刻Ｔ５１ｄまでと同様に、ノードＮ１の電位はＨレベルである。この間、図２８の例の時刻Ｔ５０から時刻Ｔ５１ｄまでと同様に、ノードＮ２の電位はＬレベルで安定されている。この間のノードＮ１のＨレベルの電位について説明する。
【0369】
フリップフロップ回路１２３４は、時刻Ｔ６０から時刻Ｔ６１まで、ノードＮ２の電位のレベルと同一のＬレベルの電圧をノードＮ４に供給する。これにより、ノードＮ４の電位はＬレベルで安定されている。フリップフロップ回路１２３４は、時刻Ｔ６１から時刻Ｔ６１ｄまで、ノードＮ４の電位のレベルと同一のＬレベルの電圧をノードＮ４に供給する。これにより、ノードＮ４の電位はＬレベルで安定されている。時刻Ｔ６０から時刻Ｔ６１ｄまで、ノードＮ２の電位およびノードＮ４の電位がともにＬレベルであることから、信号ＳｉｇＴＤｊは、図２８の例と同様にＨレベルである。
【0370】
このため、この間のノードＮ１のＨレベルの電位については、図２８の例の時刻Ｔ５０から時刻Ｔ５１ｄまでの当該電位の説明において、信号Ｓｉｇαｉを信号Ｓｉｇαｊに、時刻Ｔ５０を時刻Ｔ６０に、時刻Ｔ５１を時刻Ｔ６１に、時刻Ｔ５１ｄを時刻Ｔ６１ｄに置き換えたものが成り立つ。
【0371】
時刻Ｔ６１ｄから時刻Ｔ６２まで、図２８の例の時刻Ｔ５１ｄから時刻Ｔ５２までと同様に、Ｌレベルの電圧がノードＮ１に供給される。この間の、ノードＮ１の電位の値が閾値Ｖｔｈ７未満になって以降、インバータ回路１２３２１ｂがＨレベルの電圧をノードＮ２に供給する。これにより、例えば、ノードＮ１の電位はＨレベルからＬレベルに到達し、ノードＮ２の電位はＬレベルからＨレベルに到達する。ノードＮ１の電位およびノードＮ２の電位のこれらのレベルは、時刻Ｔ６２まで維持される。この間のノードＮ１のＬレベルの電位について説明する。
【0372】
フリップフロップ回路１２３４は、時刻Ｔ６１ｄから時刻Ｔ６２まで、ノードＮ４の電位のレベルと同一のＬレベルの電圧をノードＮ４に供給する。これにより、ノードＮ４の電位はＬレベルで安定されている。このため、上述したようにノードＮ２の電位がＬレベルからＨレベルに上昇しても、時刻Ｔ６２までは、ノードＮ４の電位はＬレベルから上昇しない。したがって、ノードＮ２の電位の当該上昇に応じて、時刻Ｔ６１ｓにおいて、信号ＳｉｇＴＤｊはＨレベルからＬレベルに立ち下がり、信号ＳｉｇＴＤｊのＬレベルは時刻Ｔ６２までは維持される。時刻Ｔ６１ｓは、時刻Ｔ６１ｄより後であり時刻Ｔ６２より前である。このように、信号ＳｉｇＴＤｊは、図２８の例の時刻Ｔ５１ｄから時刻Ｔ５１ｓまでと同様に、時刻Ｔ６１ｄから時刻Ｔ６１ｓまでＨレベルであり、図２８の例の時刻Ｔ５１ｓから時刻Ｔ５２までと同様に、Ｔ６１ｓから時刻Ｔ６２までＬレベルである。
【0373】
このため、この間のノードＮ１の電位については、図２８の例の時刻Ｔ５１ｄから時刻Ｔ５２までの当該電位の説明において、信号Ｓｉｇαｉを信号Ｓｉｇαｊに、時刻Ｔ５１ｄを時刻Ｔ６１ｄに、時刻Ｔ５１ｓを時刻Ｔ６１ｓに、時刻Ｔ５２を時刻Ｔ６２に置き換えたものが成り立つ。
【0374】
時刻Ｔ６２から時刻Ｔ６３まで、図２８の例の時刻Ｔ５２から時刻Ｔ５３までと同様に、ノードＮ１の電位はＬレベルで安定されており、ノードＮ２の電位はＨレベルで安定されている。この間、図２８の例と同様に、信号Ｓｉｇ１がＬレベルであるために信号ＳｉｇαｊもＬレベルである。したがって、ノードＮ１のＬレベルの電位は、比較例の場合の図１５の例と同様に、電圧上昇されているものではない。
【0375】
このようにして、図１３の例と同様に、信号Ｓｉｇ１が立ち下がる時刻Ｔ６２の直前での信号Ｄｉｎ＜０＞のＨレベルが、ノードＮ１およびノードＮ２の各々の電位へと反映される。これにより、図１２を参照して説明したように信号ＤＱＳが立ち下がるタイミングで信号ＤＱ＜０＞により送られている奇数ビットの或るビットのデータが、部分ラッチ回路ＬＣ１ｂによりラッチされる。
【0376】
なお、フリップフロップ回路１２３４は、時刻Ｔ６２から時刻Ｔ６３まで、ノードＮ２の電位のレベルが反転されたＬレベルの電圧をノードＮ３に供給する。この間の、ノードＮ３の電位の値が閾値未満になって以降、フリップフロップ回路１２３４は、ノードＮ３の電位の値が閾値未満であることに応じて、Ｈレベルの電圧をノードＮ４に供給する。これにより、ノードＮ４の電位は、ＬレベルからＨレベルに上昇してＨレベルで安定する。ノードＮ２の電位がＨレベルで安定されている間のノードＮ４の電位の当該上昇に応じて、時刻Ｔ６２ｓにおいて、信号ＳｉｇＴＤｊはＬレベルからＨレベルに立ち上がる。時刻Ｔ６２ｓは、時刻Ｔ６２より後であり時刻Ｔ６３より前である。図３２では、時刻Ｔ６２ｓは時刻Ｔ６２ｄより後であるとして示されている。信号ＳｉｇＴＤｊのＨレベルは時刻Ｔ６３まで維持される。
【0377】
時刻Ｔ６３から時刻Ｔ６４まで、図２８の例の時刻Ｔ５３から時刻Ｔ５４までと同様に、Ｈレベルの電圧がノードＮ１に供給される。この間の、ノードＮ１の電位の値が閾値Ｖｔｈ７以上になって以降、インバータ回路１２３２１ｂがＬレベルの電圧をノードＮ２に供給する。これにより、ノードＮ１の電位がＬレベルからＨレベルに到達し、ノードＮ２の電位がＨレベルからＬレベルに到達して安定する。ノードＮ１の電位およびノードＮ２の電位のこれらのレベルは、時刻Ｔ６４まで維持される。この間のノードＮ１のＨレベルの電位について説明する。
【0378】
フリップフロップ回路１２３４は、時刻Ｔ６３から時刻Ｔ６４まで、ノードＮ４の電位のレベルと同一のＨレベルの電圧をノードＮ４に供給する。これにより、ノードＮ４の電位はＨレベルで安定されている。このため、上述したようにノードＮ２の電位がＨレベルからＬレベルに下降しても、時刻Ｔ６４までは、ノードＮ４の電位はＨレベルから下降しない。したがって、ノードＮ２の電位の当該下降に応じて、時刻Ｔ６３ｓにおいて、信号ＳｉｇＴＤｊはＨレベルからＬレベルに立ち下がり、信号ＳｉｇＴＤｊのＬレベルは時刻Ｔ６４までは維持される。時刻Ｔ６３ｓは、時刻Ｔ６３より後であり時刻Ｔ６４より前である。このため、信号Ｓｉｇαｊは、時刻Ｔ６３から時刻Ｔ６３ｓまで、信号Ｓｉｇ１と同様のＨレベルであり、時刻Ｔ６３ｓにおいて、ＨレベルからＬレベルに立ち下がり、時刻Ｔ６３ｓから時刻Ｔ６４までＬレベルである。インバータ回路１２３２１ｂは、信号ＳｉｇαｊがＨレベルである時刻Ｔ６３から時刻Ｔ６３ｓまで調整オン状態であり、信号ＳｉｇαｊがＬレベルである時刻Ｔ６３ｓから時刻Ｔ６４まで調整オフ状態である。
【0379】
時刻Ｔ６３から時刻Ｔ６３ｓまでインバータ回路１２３２１ｂが調整オン状態であるため、ノードＮ１の電位は、例えば、時刻Ｔ６３ｓまでに、電位差ΔＶＨだけ電圧降下されたＨレベルで安定する。インバータ回路１２３２１ｂが調整オフ状態になる時刻Ｔ６３ｓから、インバータ回路１２３２１ｂによる制御が働かなくなる。その結果、ノードＮ１の電位は、電圧降下されていた電位差ΔＶＨだけ電圧上昇され、当該電圧上昇されたＨレベルで安定され、時刻Ｔ６４まで、ノードＮ１の電位は当該Ｈレベルで安定されている。
【0380】
時刻Ｔ６４から時刻Ｔ６５まで、インバータ回路１２３２１ｂがＬレベルの電圧をノードＮ２に供給し、インバータ回路１２３２２がＨレベルの電圧をノードＮ１に供給する。これにより、ノードＮ１の電位はＨレベルで安定されており、ノードＮ２の電位はＬレベルで安定されている。この間、信号Ｓｉｇ１がＬレベルであるために信号ＳｉｇαｉもＬレベルである。したがって、インバータ回路１２３２１ｂは調整オフ状態である。インバータ回路１２３２１ｂが調整オフ状態であるため、ノードＮ１のＨレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。
【0381】
このようにして、信号Ｓｉｇ１が立ち下がる時刻Ｔ６４の直前での信号Ｄｉｎ＜０＞のＬレベルが、ノードＮ１およびノードＮ２の各々の電位へと反映される。これにより、図１２を参照して説明したように信号ＤＱＳが立ち下がるタイミングで信号ＤＱ＜０＞により送られている奇数ビットの或るビットのデータが、部分ラッチ回路ＬＣ１ｂによりラッチされる。
【0382】
なお、フリップフロップ回路１２３４は、時刻Ｔ６４から時刻Ｔ６５まで、ノードＮ２の電位のレベルが反転されたＨレベルの電圧をノードＮ３に供給する。この間の、ノードＮ３の電位の値が閾値以上になって以降、フリップフロップ回路１２３４は、ノードＮ３の電位の値が閾値以上であることに応じて、Ｌレベルの電圧をノードＮ４に供給する。これにより、ノードＮ４の電位は、ＨレベルからＬレベルに下降してＬレベルで安定する。ノードＮ２の電位がＬレベルで安定されている間のノードＮ４の電位の当該下降に応じて、時刻Ｔ６４ｓにおいて、信号ＳｉｇＴＤｊはＬレベルからＨレベルに立ち上がる。時刻Ｔ６４ｓは、時刻Ｔ６４より後であり時刻Ｔ６５より前である。信号ＳｉｇＴＤｊのＨレベルは時刻Ｔ６５まで維持される。
【0383】
［効果］
第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態から第３実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態から第３実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
【0384】
第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂは、信号ＳｉｇαｊがＬレベルである間は調整オフ状態であり、信号ＳｉｇαｊがＨレベルである間は調整オン状態である。信号Ｓｉｇαｊは、信号ＳｉｇＴＤｊがＨレベルである間は信号Ｓｉｇ１のレベルと同一のレベルであるが、信号ＳｉｇＴＤｊがＬレベルである間はＬレベルである。信号ＳｉｇＴＤｊは、例えば、信号ＳｉｇＮ２の立ち上がりおよび立ち下がりが検出された際にＬレベルになるが、それ以外はＨレベルである。
【0385】
例えば、図３２の例のように、第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂが、信号Ｓｉｇ１がＨレベルの間に、例えば、信号Ｄｉｎ＜０＞のＬレベルからＨレベルへの立ち上がりに応じてノードＮ１の電位をＨレベルから下降させる場合について説明する。
【0386】
信号Ｄｉｎ＜０＞の当該立ち上がりのタイミングまで、ノードＮ２の電位が例えばＬレベルで安定されている。このため、第５実施形態において説明したのと同様に、信号ＳｉｇＴＤｊはＨレベルであり、信号Ｓｉｇ１がＨレベルになってから信号Ｄｉｎ＜０＞の当該立ち上がりまでインバータ回路１２３２１ｂが調整オン状態である。したがって、第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂも、第５実施形態において説明したのと同様に、信号Ｓｉｇ１の当該立ち下がりのタイミングで信号Ｄｉｎ＜０＞により送られている或るビットのデータを正確にラッチ可能である。
【0387】
信号Ｄｉｎ＜０＞の当該立ち上がりに応じて、ノードＮ２の電位がＬレベルから上昇してＨレベルに到達する。ノードＮ２の電位の当該上昇に応じて、信号ＳｉｇＴＤｊがＨレベルからＬレベルに立ち下がる。第５実施形態において説明したのと同様に、信号Ｓｉｇ１がＨレベルの間に信号ＳｉｇＴＤｊの当該立ち下がりが起こる場合、当該立ち下がりに応じて信号ＳｉｇαｊがＬレベルとなり、これにより、信号Ｓｉｇ１がＨレベルの間であってもインバータ回路１２３２１ｂが調整オフ状態になる。第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂによると、信号Ｓｉｇ１がＨレベルの間に信号Ｄｉｎ＜０＞がＨレベルからＬレベルに立ち下がる場合にも同様に、信号Ｓｉｇ１がＨレベルの間であってもインバータ回路１２３２１ｂが調整オフ状態になり得る。
【0388】
このように、第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂが調整オン状態である期間は、第５実施形態の場合と同様に、第３実施形態の場合の調整オン状態の期間が短縮されたものとなり得る。したがって、第６実施形態に係る半導体記憶装置１ｂｊの部分ラッチ回路ＬＣ１ｂによっても、第３実施形態の場合よりもさらに消費電力の低減が可能とされ得る。
【0389】
＜第７実施形態＞
以下、第７実施形態に係る半導体記憶装置１ｂｋについて説明する。
以下、第７実施形態に係る半導体記憶装置１ｂｋについて説明する。
【0390】
［構成例］
第７実施形態に係る半導体記憶装置１ｂｋの構成について、第３実施形態に係る半導体記憶装置１ｂの構成と相違する点を中心に説明する。
第７実施形態に係る半導体記憶装置１ｂｋの構成について、第３実施形態に係る半導体記憶装置１ｂの構成と相違する点を中心に説明する。
【0391】
第７実施形態に係る半導体記憶装置１ｂｋは、第３実施形態に係る半導体記憶装置１ｂにおいて、入出力回路１２ｂを入出力回路１２ｂｋに置き換えたものである。第７実施形態に係る半導体記憶装置１ｂｋ中の、入出力回路１２ｂｋを含む何らかの構成を参照する説明を行う場合には、当該構成には、第３実施形態において用いた符号にｋを付して説明する。
【0392】
既に図２２に示したように、入出力回路１２ｂｋは、第３実施形態に係る半導体記憶装置１ｂの入出力回路１２ｂが有する構成に加えて、信号成形回路１２６ｋをさらに含む。図２２を参照して、既に説明したのと相違する点のみを説明する。
【0393】
入力回路１２２は、例えば信号Ｓｉｇ１を信号成形回路１２６ｋに出力する。
【0394】
信号成形回路１２６ｋは、例えば、入力回路１２２から信号Ｓｉｇ１を受け取り、信号Ｓｉｇ１に基づいて信号Ｓｉｇαｋおよび信号Ｓｉｇβｋを生成し、信号Ｓｉｇαｋおよび信号Ｓｉｇβｋを、ラッチ回路１２３ｂ＜０＞に出力する。
【0395】
第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂの構成については、図２４および図２５の説明において、信号Ｓｉｇαｈを信号Ｓｉｇαｋに、信号Ｓｉｇβｈを信号Ｓｉｇβｋに置き換えたものが成り立つ。
【0396】
【0397】
信号成形回路１２６ｋは、例えば、アンドゲートＡＮＤ４およびインバータＩＮＶ１２を含む。
【0398】
信号成形回路１２６ｋは、入力回路１２１＜０＞から、例えば、３つのインバータにより構成されるインバータ群ＩＮＶＧ１の初段のインバータから出力される信号ＤＰｉｎ＜０＞をさらに受け取る。信号ＤＰｉｎ＜０＞は、例えば、信号Ｄｉｎ＜０＞が立ち上がるより或る時間早く立ち上がり、続いて信号Ｄｉｎ＜０＞とともにＨレベルであり、信号Ｄｉｎ＜０＞が立ち下がるより当該時間早く立ち下がる。信号ＤＰｉｎ＜０＞と信号Ｄｉｎ＜０＞との間のこのような関係は、インバータ群ＩＮＶＧ１による遅延によるものである。信号成形回路１２６ｋは、信号ＤＰｉｎ＜０＞にも基づいて信号Ｓｉｇαｋおよび信号Ｓｉｇβｋを生成する。信号Ｓｉｇ１およびＤＰｉｎ＜０＞は、信号成形回路１２６ｋの内部で次のように処理される。
【0399】
アンドゲートＡＮＤ４は、信号Ｓｉｇ１を第１入力端子上で受け取り、信号ＤＰｉｎ＜０＞を第２入力端子上で受け取る。アンドゲートＡＮＤ４は、当該受け取った２つの信号に対してアンド演算を行い、当該演算の結果の信号を出力する。当該出力される信号が、図２２で示した信号Ｓｉｇαｋに相当する。信号Ｓｉｇαｋは、信号Ｓｉｇ１がＨレベルであり信号ＤＰｉｎ＜０＞もＨレベルである間はＨレベルであるが、それ以外はＬレベルである。
【0400】
インバータＩＮＶ１２は、信号Ｓｉｇαｋを入力端子上で受け取り、信号Ｓｉｇαｋの電圧のレベルを反転させた信号を出力する。当該出力される信号が、図２２で示した信号Ｓｉｇβｋに相当する。
【0401】
［動作例］
図３４は、第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。以下の説明では、図２８の例で信号Ｓｉｇβｉの時間変化が省略されたのと同様の理由で、信号Ｓｉｇβｋの時間変化についての説明は省略される。
図３４は、第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂが、信号ＤＱ＜０＞により送られる或るビットのデータをラッチする際の、各種信号の時間変化を示すタイミングチャートの一例を示す。以下の説明では、図２８の例で信号Ｓｉｇβｉの時間変化が省略されたのと同様の理由で、信号Ｓｉｇβｋの時間変化についての説明は省略される。
【0402】
信号Ｓｉｇ１、信号Ｓｉｇ２、および信号Ｄｉｎ＜０＞、の時間変化については、図１３の説明において、時刻Ｔ００を時刻Ｔ７０に、時刻Ｔ０１を時刻Ｔ７１に、時刻Ｔ０２を時刻Ｔ７２に、時刻Ｔ０３を時刻Ｔ７３に、時刻Ｔ０４を時刻Ｔ７４に、時刻Ｔ０１ｄを時刻Ｔ７１ｄに、時刻Ｔ０２ｄを時刻Ｔ７２ｄに置き換えたものが成り立つ。また、ラッチ入力回路１２３１および解除機能付きインバータ回路１２３２２の各々がオン状態であるかオフ状態であるかについては、図１３の説明において上記のように時刻を置き換えたものが成り立つ。
【0403】
先ず、信号Ｓｉｇαｋについて説明する。
信号ＤＰｉｎ＜０＞は、時刻Ｔ７０から時刻Ｔ７１ｓまでＬレベルであり、時刻Ｔ７１ｓにおいてＬレベルからＨレベルに立ち上がり、時刻Ｔ７１ｓから時刻Ｔ７２ｓまでＨレベルである。時刻Ｔ７１ｓは、例えば時刻Ｔ７１より後であり、時刻Ｔ７１ｄより前である。時刻Ｔ７２ｓは、時刻Ｔ７２より後であり時刻Ｔ７２ｄより前である。信号ＤＰｉｎ＜０＞は、時刻Ｔ７２ｓにおいてＨレベルからＬレベルに立ち下がり、時刻Ｔ７２ｓから時刻Ｔ７４までＬレベルである。このため、信号Ｓｉｇαｋは、時刻Ｔ７０から時刻Ｔ７１ｓまでＬレベルであり、時刻Ｔ７１ｓにおいてＬレベルからＨレベルに立ち上がり、時刻Ｔ７１ｓから時刻Ｔ７２までＨレベルであり、時刻Ｔ７２においてＨレベルからＬレベルに立ち下がり、時刻Ｔ７２から時刻Ｔ７４までＬレベルである。
信号ＤＰｉｎ＜０＞は、時刻Ｔ７０から時刻Ｔ７１ｓまでＬレベルであり、時刻Ｔ７１ｓにおいてＬレベルからＨレベルに立ち上がり、時刻Ｔ７１ｓから時刻Ｔ７２ｓまでＨレベルである。時刻Ｔ７１ｓは、例えば時刻Ｔ７１より後であり、時刻Ｔ７１ｄより前である。時刻Ｔ７２ｓは、時刻Ｔ７２より後であり時刻Ｔ７２ｄより前である。信号ＤＰｉｎ＜０＞は、時刻Ｔ７２ｓにおいてＨレベルからＬレベルに立ち下がり、時刻Ｔ７２ｓから時刻Ｔ７４までＬレベルである。このため、信号Ｓｉｇαｋは、時刻Ｔ７０から時刻Ｔ７１ｓまでＬレベルであり、時刻Ｔ７１ｓにおいてＬレベルからＨレベルに立ち上がり、時刻Ｔ７１ｓから時刻Ｔ７２までＨレベルであり、時刻Ｔ７２においてＨレベルからＬレベルに立ち下がり、時刻Ｔ７２から時刻Ｔ７４までＬレベルである。
【0404】
インバータ回路１２３２１ｂは、信号ＳｉｇαｋがＬレベルである間は調整オフ状態であり、信号ＳｉｇαｋがＨレベルである間は調整オン状態である。このため、インバータ回路１２３２１ｂが調整オン状態である期間と調整オフ状態である期間は次のようになる。インバータ回路１２３２１ｂは、ラッチ入力回路１２３１がオン状態である時刻Ｔ７１から時刻Ｔ７２までのうち時刻Ｔ７１ｓから時刻Ｔ７２まで調整オン状態である。インバータ回路１２３２１ｂは、ラッチ入力回路１２３１がオン状態である時刻Ｔ７３から時刻Ｔ７４までは調整オフ状態である。インバータ回路１２３２１ｂは、それ以外は調整オフ状態である。
【0405】
次に、ノードＮ１の電位について説明する。
時刻Ｔ７０から時刻Ｔ７１ｄまで、図１３の例の時刻Ｔ００から時刻Ｔ０１ｄまでと同様に、ノードＮ１の電位はＨレベルである。ただし、時刻Ｔ７０から時刻Ｔ７１ｓまでインバータ回路１２３２１ｂが調整オフ状態であるため、当該Ｈレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。時刻Ｔ７１ｓから時刻７１ｄまでインバータ回路１２３２１ｂが調整オン状態である。インバータ回路１２３２１ｂが調整オン状態になる時刻Ｔ７１ｓから、インバータ回路１２３２１ｂによる制御が働く。その結果、ノードＮ１の電位は、例えば、図１３の例と同様に、電位差ΔＶＨだけ電圧降下されたＨレベルで安定され、時刻Ｔ７１ｄまで、ノードＮ１の電位は当該Ｈレベルで安定されている。
時刻Ｔ７０から時刻Ｔ７１ｄまで、図１３の例の時刻Ｔ００から時刻Ｔ０１ｄまでと同様に、ノードＮ１の電位はＨレベルである。ただし、時刻Ｔ７０から時刻Ｔ７１ｓまでインバータ回路１２３２１ｂが調整オフ状態であるため、当該Ｈレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。時刻Ｔ７１ｓから時刻７１ｄまでインバータ回路１２３２１ｂが調整オン状態である。インバータ回路１２３２１ｂが調整オン状態になる時刻Ｔ７１ｓから、インバータ回路１２３２１ｂによる制御が働く。その結果、ノードＮ１の電位は、例えば、図１３の例と同様に、電位差ΔＶＨだけ電圧降下されたＨレベルで安定され、時刻Ｔ７１ｄまで、ノードＮ１の電位は当該Ｈレベルで安定されている。
【0406】
時刻Ｔ７１ｄから時刻Ｔ７２まで、図１３の例の時刻Ｔ０１ｄから時刻Ｔ０２までと同様に、Ｌレベルの電圧がノードＮ１に供給される。これにより、ノードＮ１の電位がＨレベルから下降する。この間もインバータ回路１２３２１ｂは調整オン状態である。このため、ノードＮ１の電位は、例えば、時刻Ｔ７２までに、電位差ΔＶＬだけ電圧上昇されたＬレベルで安定する。
【0407】
時刻Ｔ７２から時刻Ｔ７３まで、図１３の例の時刻Ｔ０２から時刻Ｔ０３までと同様に、Ｌレベルの電圧がノードＮ１に供給される。この間はインバータ回路１２３２１ｂは調整オフ状態である。インバータ回路１２３２１ｂが調整オフ状態になる時刻Ｔ７２から、インバータ回路１２３２１ｂによる制御が働かなくなる。その結果、ノードＮ１の電位は、電圧上昇されていた電位差ΔＶＬだけ電圧降下され、当該電圧降下されたＬレベルで安定され、時刻Ｔ７３まで、ノードＮ１の電位は当該Ｌレベルで安定されている。
【0408】
時刻Ｔ７３から時刻Ｔ７４まで、図１３の例の時刻Ｔ０３から時刻Ｔ０４までと同様に、Ｈレベルの電圧がノードＮ１に供給される。これにより、ノードＮ１の電位がＬレベルからＨレベルに到達して安定する。この間もインバータ回路１２３２１ｂは調整オフ状態である。このため、当該Ｈレベルの電位は、比較例の場合の図１５の例と同様に、電圧降下されているものではない。
【0409】
［効果］
第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態から第３実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂによれば、第１実施形態から第３実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。
【0410】
第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂは、信号ＳｉｇαｋがＬレベルである間は調整オフ状態であり、信号ＳｉｇαｋがＨレベルである間は調整オン状態である。信号Ｓｉｇαｋは、信号Ｓｉｇ１がＨレベルであり信号ＤＰｉｎ＜０＞もＨレベルである間はＨレベルであるが、それ以外はＬレベルである。信号ＤＰｉｎ＜０＞は、例えば、信号Ｄｉｎ＜０＞が立ち上がるより或る時間早く立ち上がり、続いて信号Ｄｉｎ＜０＞とともにＨレベルであり、信号Ｄｉｎ＜０＞が立ち下がるより当該時間早く立ち下がる。
【0411】
例えば、図３４の例のように、第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂが、信号Ｓｉｇ１がＨレベルの間に、例えば、信号Ｄｉｎ＜０＞のＬレベルからＨレベルへの立ち上がりに応じてノードＮ１の電位をＨレベルから下降させる場合について説明する。
【0412】
信号Ｄｉｎ＜０＞は、信号ＤＰｉｎ＜０＞に遅れて立ち上がる。このため、信号Ｓｉｇ１の立ち上がりと信号ＤＰｉｎ＜０＞の立ち上がりとのうち遅い方から信号Ｄｉｎ＜０＞の当該立ち上がりまでインバータ回路１２３２１ｂが調整オン状態である。このため、信号Ｄｉｎ＜０＞の当該立ち上がりのタイミングではノードＮ１のＨレベルの電位が電圧降下されている。したがって、第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂも、第１実施形態において説明したように、信号Ｓｉｇ１の立ち下がりのタイミングで信号Ｄｉｎ＜０＞により送られている或るビットのデータを正確にラッチ可能である。
【0413】
信号Ｓｉｇ１の立ち上がりより信号ＤＰｉｎ＜０＞の立ち上がりが遅い場合、信号Ｓｉｇ１がＨレベルの間であっても信号ＤＰｉｎ＜０＞が立ち上がるまでインバータ回路１２３２１ｂは調整オフ状態である。一方、信号Ｓｉｇ１の立ち上がりより信号ＤＰｉｎ＜０＞の立ち上がりが早い場合、信号Ｓｉｇ１がＨレベルの間であっても信号ＤＰｉｎ＜０＞の立ち下がりから信号Ｓｉｇ１の立ち下がりまでインバータ回路１２３２１ｂは調整オフ状態である。
【0414】
このように、第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂのインバータ回路１２３２１ｂが調整オン状態である期間は、第４実施形態の場合と同様に、第３実施形態の場合の調整オン状態の期間が短縮されたものとなり得る。したがって、第７実施形態に係る半導体記憶装置１ｂｋの部分ラッチ回路ＬＣ１ｂによっても、第３実施形態の場合よりもさらに消費電力の低減が可能とされ得る。
【0415】
＜第８実施形態＞
以下、第８実施形態に係る半導体記憶装置１ｃについて説明する。
以下、第８実施形態に係る半導体記憶装置１ｃについて説明する。
【0416】
第８実施形態に係る半導体記憶装置１ｃの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を中心に説明する。
【0417】
第８実施形態に係る半導体記憶装置１ｃは、第１実施形態に係る半導体記憶装置１において、部分ラッチ回路ＬＣ１を部分ラッチ回路ＬＣ１ｃに置き換えたものである。第８実施形態に係る半導体記憶装置１ｃ中の、部分ラッチ回路ＬＣ１ｃを含む何らかの構成を参照する説明を行う場合には、当該構成には、第１実施形態において用いた符号にｃを付して説明する。
【0418】
図３５は、第８実施形態に係る半導体記憶装置１ｃの部分ラッチ回路ＬＣ１ｃの構成の一例を示す。
【0419】
当該部分ラッチ回路ＬＣ１ｃは、図１０に示したのと同様のラッチ入力回路１２３１および正帰還回路１２３２に加えて、電位調整回路１２３５をさらに含む。
【0420】
電位調整回路１２３５は、例えば、インバータＩＮＶ１３を含む。インバータＩＮＶ１３の入力端子および出力端子はノードＮ２に接続される。インバータＩＮＶ１３は、例えば、当該入力端子に接続されるノードＮ２の電位の値が閾値Ｖｔｈ１３以上である間はＬレベルの電圧を、当該値が閾値Ｖｔｈ１３未満である場合はＨレベルの電圧を、当該出力端子に接続されるノードＮ２に供給する。
【0421】
インバータ回路１２３２１がＨレベルの電圧をノードＮ２に供給する場合、これによりノードＮ２の電位が上昇し得る。当該電位の値が閾値Ｖｔｈ１３以上になる場合、当該電位の値が閾値Ｖｔｈ１３以上であることに応じて、電位調整回路１２３５がＬレベルの電圧をノードＮ２に供給する。この結果、ノードＮ２の電位がＨレベルで安定されることがある。当該Ｈレベルの電位は、電位調整回路１２３５からの電圧供給がなくインバータ回路１２３２１から供給されるＨレベルの電圧に基づいてノードＮ２の電位が安定される場合より低い。これは、ノードＮ２の電位がＨレベルで安定しているとき、電位調整回路１２３５が供給するＬレベルの電圧の供給源からノードＮ２までの経路の抵抗Ｒ１３Ｌが、インバータ回路１２３２１が供給するＨレベルの電圧の供給源からノードＮ２までの経路の抵抗Ｒ３Ｈより大きいためである。例えば、ノードＮ２の電位がＨレベルで安定しているとき、（抵抗Ｒ１３Ｌの大きさ）／（抵抗Ｒ３Ｈの大きさ）は、５／３以上３以下の範囲にある。
【0422】
インバータ回路１２３２１がＬレベルの電圧をノードＮ２に供給する場合、これによりノードＮ２の電位が下降し得る。当該電位の値が閾値Ｖｔｈ１３未満になる場合、当該電位の値が閾値Ｖｔｈ１３未満であることに応じて、電位調整回路１２３５がＨレベルの電圧をノードＮ２に供給する。この結果、ノードＮ２の電位がＬレベルで安定されることがある。当該Ｌレベルの電位は、電位調整回路１２３５からの電圧供給がなくインバータ回路１２３２１から供給されるＬレベルの電圧に基づいてノードＮ２の電位が安定される場合より高い。これは、ノードＮ２の電位がＬレベルで安定しているとき、電位調整回路１２３５が供給するＨレベルの電圧の供給源からノードＮ２までの経路の抵抗Ｒ１３Ｈが、インバータ回路１２３２１が供給するＬレベルの電圧の供給源からノードＮ２までの経路の抵抗Ｒ３Ｌより大きいためである。例えば、ノードＮ２の電位がＬレベルで安定しているとき、（抵抗Ｒ１３Ｈの大きさ）／（抵抗Ｒ３Ｌの大きさ）は、５／３以上３以下の範囲にある。
【0423】
第８実施形態に係る半導体記憶装置１ｃの部分ラッチ回路ＬＣ１ｃによれば、第１実施形態において説明したのと同様の効果が奏せられるのに加えて、次に説明するような効果も奏せられる。電位調整回路１２３５により、ノードＮ２のＨレベルの電位が電圧降下され、ノードＮ２のＬレベルの電位が電圧上昇される。このため、インバータ回路１２３２１がより短い時間で、例えば、ノードＮ２の電位をＨレベルの電位から閾値Ｖｔｈ４未満に下降させること、および、ノードＮ２の電位をＬレベルの電位から閾値Ｖｔｈ４以上に上昇させること、が可能とされる。
【0424】
＜第９実施形態＞
以下、第９実施形態に係る半導体記憶装置１ｄについて説明する。
以下、第９実施形態に係る半導体記憶装置１ｄについて説明する。
【0425】
第９実施形態に係る半導体記憶装置１ｄの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を中心に説明する。
【0426】
第９実施形態に係る半導体記憶装置１ｄは、第１実施形態に係る半導体記憶装置１において、部分ラッチ回路ＬＣ１を部分ラッチ回路ＬＣ１ｄに置き換えたものである。第９実施形態に係る半導体記憶装置１ｄ中の、部分ラッチ回路ＬＣ１ｄを含む何らかの構成を参照する説明を行う場合には、当該構成には、第１実施形態において用いた符号にｄを付して説明する。
【0427】
図３６は、第９実施形態に係る半導体記憶装置１ｄの部分ラッチ回路ＬＣ１ｄの構成の一例を示す。
【0428】
当該部分ラッチ回路ＬＣ１ｄは、図２０に示したのと同様のラッチ入力回路１２３１および正帰還回路１２３２ｂに加えて、インバータ回路１２３６をさらに含む。ラッチ入力回路１２３１および正帰還回路１２３２ｂの構成は、図２０を参照して説明した通りである。
【0429】
インバータ回路１２３６は、例えば、インバータＩＮＶ１４およびスイッチング素子ＳＷ８を含む。
【0430】
インバータ回路１２３６の構成については、インバータ回路１２３２１の構成の説明において、インバータＩＮＶ７をインバータＩＮＶ１４に、スイッチング素子ＳＷ５をスイッチング素子ＳＷ８に、ノードＮ１をノードＮ２に、ノードＮ２をノードＮ５に、閾値Ｖｔｈ７を閾値Ｖｔｈ１４に置き換えたものが成り立つ。信号Ｄｏ＜０＞はノードＮ５の電位に基づく。
【0431】
信号Ｓｉｇ１がＨレベルである間におけるインバータ回路１２３６によるノードＮ２の電位の調整機能について説明する。この間、スイッチング素子ＳＷ８はオン状態である、すなわち、インバータ回路１２３６は調整オン状態である。
【0432】
インバータ回路１２３２１ｂがＨレベルの電圧をノードＮ２に供給する場合、これによりノードＮ２の電位が上昇し得る。当該電位の値が閾値Ｖｔｈ１４以上になる場合、当該電位の値が閾値Ｖｔｈ１４以上であることに応じて、インバータ回路１２３６がＬレベルの電圧をノードＮ２に供給する。この結果、ノードＮ２の電位がＨレベルで安定されることがある。当該Ｈレベルの電位は、インバータ回路１２３６からの電圧供給がなくインバータ回路１２３２１ｂから供給されるＨレベルの電圧に基づいてノードＮ２の電位が安定される場合より低い。これは、ノードＮ２の電位がＨレベルで安定しているとき、インバータ回路１２３６が供給するＬレベルの電圧の供給源からノードＮ２までの経路の抵抗Ｒ１４Ｌが、インバータ回路１２３２１ｂが供給するＨレベルの電圧の供給源からノードＮ２までの経路の抵抗Ｒ７Ｈより大きいためである。例えば、ノードＮ２の電位がＨレベルで安定しているとき、（抵抗Ｒ１４Ｌの大きさ）／（抵抗Ｒ７Ｈの大きさ）は、５／３以上３以下の範囲にある。
【0433】
インバータ回路１２３２１ｂがＬレベルの電圧をノードＮ２に供給する場合、これによりノードＮ２の電位が下降し得る。当該電位の値が閾値Ｖｔｈ１４未満になる場合、当該電位の値が閾値Ｖｔｈ１４未満であることに応じて、インバータ回路１２３６がＨレベルの電圧をノードＮ２に供給する。この結果、ノードＮ２の電位がＬレベルで安定されることがある。当該Ｌレベルの電位は、インバータ回路１２３６からの電圧供給がなくインバータ回路１２３２１ｂから供給されるＬレベルの電圧に基づいてノードＮ２の電位が安定される場合より高い。これは、ノードＮ２の電位がＬレベルで安定しているとき、インバータ回路１２３６が供給するＨレベルの電圧の供給源からノードＮ２までの経路の抵抗Ｒ１４Ｈが、インバータ回路１２３２１ｂが供給するＬレベルの電圧の供給源からノードＮ２までの経路の抵抗Ｒ７Ｌより大きいためである。例えば、ノードＮ２の電位がＬレベルで安定しているとき、（抵抗Ｒ１４Ｈの大きさ）／（抵抗Ｒ７Ｌの大きさ）は、５／３以上３以下の範囲にある。
【0434】
信号Ｓｉｇ１がＬレベルである間について説明する。この間、スイッチング素子ＳＷ８はオフ状態である、すなわち、インバータ回路１２３６は調整オフ状態である。このため、ノードＮ２の電位がＨレベルまたはＬレベルで安定されていたとしても、インバータ回路１２３６は、上述したようにノードＮ２の電位を電圧降下または電圧上昇させることをしていない。
【0435】
図３７は、第９実施形態に係る半導体記憶装置１ｄの部分ラッチ回路ＬＣ１ｄの回路構成の一例を示す。図３７では、図２１に示したのと同様の回路構成が示されるのに加えて、図３６においてインバータ回路１２３６の一部として説明したインバータＩＮＶ１４およびスイッチング素子ＳＷ８が実現する機能と同等の機能を実現する構成がより具体化されて示されている。インバータ回路１２３６以外の回路構成は、図２１を参照して説明した通りである。
【0436】
インバータ回路１２３６は、例えば、ｐチャネルＭＯＳトランジスタＴｒ６１およびＴｒ６２、ならびに、ｎチャネルＭＯＳトランジスタＴｒ６３およびＴｒ６４を含む。
【0437】
インバータ回路１２３６の回路構成については、インバータ回路１２３２１ｂの回路構成の説明において、トランジスタＴｒ２１３をトランジスタＴｒ６１に、トランジスタＴｒ２１４をトランジスタＴｒ６２に、トランジスタＴｒ２１５をトランジスタＴｒ６３に、トランジスタＴｒ２１６をトランジスタＴｒ６４に、ノードＮ１をノードＮ２に、ノードＮ２をノードＮ５に置き換えたものが成り立つ。
【0438】
第９実施形態に係る半導体記憶装置１ｄの部分ラッチ回路ＬＣ１ｄによれば、第８実施形態において説明したのと同様の効果に加えて、第３実施形態において説明したのと同様の効果が奏せられる。
【0439】
以上、第８実施形態および第９実施形態では、ノードＮ１およびノードＮ２の各々について、当該ノードＮのＨレベルの電位を電圧降下させＬレベルの電位を電圧上昇させるように電圧を供給する回路が設けられる場合の例について説明した。ノードＮ１およびノードＮ２それぞれにこのように電圧を供給する回路として、第１実施形態から第７実施形態までに説明したような回路を任意に組み合わせて適用可能である。
【0440】
＜他の実施形態＞
上記では、本明細書により開示される技術を適用可能なラッチ回路の例としていくつかのＤ型ラッチ回路を例に挙げて説明した。しかしながら、本明細書により開示される技術は、他の様々なＤ型ラッチ回路にも同様に適用可能である。さらに、本明細書により開示される技術を、Ｄ型ラッチ回路以外の他のラッチ回路に適用してもよい。
上記では、本明細書により開示される技術を適用可能なラッチ回路の例としていくつかのＤ型ラッチ回路を例に挙げて説明した。しかしながら、本明細書により開示される技術は、他の様々なＤ型ラッチ回路にも同様に適用可能である。さらに、本明細書により開示される技術を、Ｄ型ラッチ回路以外の他のラッチ回路に適用してもよい。
【0441】
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。
【0442】
本明細書において、同一、一致、一定、および維持等の表記は、実施形態に記載の技術を実施する際に設計の範囲での誤差がある場合も含むことを意図して用いている。実質的に同一というように、これらの表記に実質的という用語を重ねて用いている場合についても同じである。また、或る電圧を印加または供給するとの表記は、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとの両方を含むことを意図して用いている。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。
【0443】
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0444】
１…半導体記憶装置、１１…コア部、ＰＢ…プレーン、ＭＣＡ…メモリセルアレイ、ＲＤ…ロウデコーダモジュール、ＳＡ…センスアンプモジュール、ＤＲ…データレジスタ、１２、１２ｂ…入出力回路、１２１，１２２…入力回路、１２３，１２３ｂ…ラッチ回路、ＬＣ０，ＬＣ１，ＬＣ１ａ，ＬＣ１ｂ…部分ラッチ回路、ＬＩＣ，１２３１…ラッチ入力回路、ＩＮＣ…内部処理回路、１２３２，１２３２ｂ…正帰還回路、１２３２１，１２３２１ｂ，１２３６…インバータ回路、１２３２２…解除機能付きインバータ回路、１２３３，１２３３ａ，１２３５…電位調整回路、１２３４…フリップフロップ回路、１２４…シフトレジスタ回路、ＳＲ…シフトレジスタ、ＭＵＸ…マルチプレクサ、１２６…信号成形回路、１３…ロジック制御回路、１４…レジスタ、１５…シーケンサ、１６…電圧生成回路、１７…ドライバセット、２…メモリコントローラ、２１…ホストインタフェース回路、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインタフェース回路、３…メモリシステム、４…ホスト装置、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、３１…半導体基板、Ｗ…Ｐ型ウェル領域、ＰＲ…ｐ＋不純物拡散領域、ＮＲ…ｎ＋不純物拡散領域、４１，４２，４３，５１，５２，５３…導電体、ＭＰ…メモリピラー、４４１…半導体、４４２，４４３，４４４…絶縁膜、ＣＰ…コンタクトプラグ、ＣＭＰ…コンパレータ、ＩＮＶＧ…インバータ群、ＩＮＶ…インバータ、ＳＷ…スイッチング素子、Ｎ…ノード、Ｔｒ…トランジスタ、ＤＣ…遅延回路、ＡＮＤ…アンドゲート、ＯＲ…オアゲート、ＸＮＯＲ…エクスクルーシブノアゲート。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
