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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022051340
(43)【公開日】2022-03-31
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 16/08 20060101AFI20220324BHJP
G11C 11/56 20060101ALI20220324BHJP
G11C 16/04 20060101ALI20220324BHJP
G06F 11/10 20060101ALI20220324BHJP
【ＦＩ】
G11C16/08 120
G11C11/56 220
G11C16/04 170
G06F11/10 672
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2020157767
(22)【出願日】2020-09-18
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】武田 奈穂美
(72)【発明者】
【氏名】山城 遼
(72)【発明者】
【氏名】白川 政信
【テーマコード（参考）】
5B001
5B225
【Ｆターム（参考）】
5B001AA03
5B001AB02
5B001AD03
5B001AE02
5B225BA19
5B225CA21
5B225DA09
5B225DE08
5B225FA01
(57)【要約】
【課題】パトロール処理によるメモリシステムの負荷の増加を抑制する。
【解決手段】一実施形態のメモリシステムは、各々が複数のメモリセルを含む複数のセルユニットを含む不揮発性メモリと、メモリコントローラと、を備える。メモリコントローラは、読出し電圧の第１補正量を使用して第１セルユニットから第１データを読み出し、第１データ内のエラービットのアドレスを特定し、第１データ及び第１データ内のエラービットのアドレスに基づいて、第１補正量を第２補正量に更新し、第２補正量に基づく第３補正量を使用して、第１セルユニットと異なる第２セルユニットから第２データを読み出すように構成される。
【選択図】図１４
【解決手段】一実施形態のメモリシステムは、各々が複数のメモリセルを含む複数のセルユニットを含む不揮発性メモリと、メモリコントローラと、を備える。メモリコントローラは、読出し電圧の第１補正量を使用して第１セルユニットから第１データを読み出し、第１データ内のエラービットのアドレスを特定し、第１データ及び第１データ内のエラービットのアドレスに基づいて、第１補正量を第２補正量に更新し、第２補正量に基づく第３補正量を使用して、第１セルユニットと異なる第２セルユニットから第２データを読み出すように構成される。
【選択図】図１４
【特許請求の範囲】
【請求項1】
各々が複数のメモリセルを含む複数のセルユニットを含む不揮発性メモリと、
メモリコントローラと、
を備え、
前記メモリコントローラは、
読出し電圧の第１補正量を使用して第１セルユニットから第１データを読み出し、
前記第１データ内のエラービットのアドレスを特定し、
前記第１データ及び前記第１データ内のエラービットのアドレスに基づいて、前記第１補正量を第２補正量に更新し、
前記第２補正量に基づく第３補正量を使用して、前記第１セルユニットと異なる第２セルユニットから第２データを読み出す
ように構成された、
メモリシステム。
メモリコントローラと、
を備え、
前記メモリコントローラは、
読出し電圧の第１補正量を使用して第１セルユニットから第１データを読み出し、
前記第１データ内のエラービットのアドレスを特定し、
前記第１データ及び前記第１データ内のエラービットのアドレスに基づいて、前記第１補正量を第２補正量に更新し、
前記第２補正量に基づく第３補正量を使用して、前記第１セルユニットと異なる第２セルユニットから第２データを読み出す
ように構成された、
メモリシステム。
【請求項2】
前記第３補正量は、前記第２補正量と等しい、
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項3】
前記不揮発性メモリは、各々が前記複数のセルユニットを含む複数のグループを含み、
前記メモリコントローラは、前記第３補正量を使用して、前記第１セルユニット及び前記第２セルユニットを含む第１グループ内の第３セルユニットから第３データを読み出すように構成された、
請求項２記載のメモリシステム。
前記メモリコントローラは、前記第３補正量を使用して、前記第１セルユニット及び前記第２セルユニットを含む第１グループ内の第３セルユニットから第３データを読み出すように構成された、
請求項２記載のメモリシステム。
【請求項4】
前記第３補正量は、前記第２補正量と異なる、
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項5】
前記不揮発性メモリは、各々が前記複数のセルユニットを含む複数のグループを含み、
前記メモリコントローラは、前記第２補正量に基づく第４補正量を使用して、前記第１セルユニット及び前記第２セルユニットを含む第１グループ内の第３セルユニットから第３データを読み出すように構成され、
前記第４補正量は、前記第２補正量及び前記第３補正量と異なる、
請求項４記載のメモリシステム。
前記メモリコントローラは、前記第２補正量に基づく第４補正量を使用して、前記第１セルユニット及び前記第２セルユニットを含む第１グループ内の第３セルユニットから第３データを読み出すように構成され、
前記第４補正量は、前記第２補正量及び前記第３補正量と異なる、
請求項４記載のメモリシステム。
【請求項6】
前記メモリコントローラは、
前記第１セルユニットのアドレス及び前記第２セルユニットのアドレスに基づいて、前記第２補正量を前記第３補正量に換算し、
前記第１セルユニットのアドレス及び前記第３セルユニットのアドレスに基づいて、前記第２補正量を前記第４補正量に換算する
ように構成された、
請求項５記載のメモリシステム。
前記第１セルユニットのアドレス及び前記第２セルユニットのアドレスに基づいて、前記第２補正量を前記第３補正量に換算し、
前記第１セルユニットのアドレス及び前記第３セルユニットのアドレスに基づいて、前記第２補正量を前記第４補正量に換算する
ように構成された、
請求項５記載のメモリシステム。
【請求項7】
前記メモリコントローラは、
読出し電圧の第５補正量を使用して第４セルユニットから第４データを読み出し、
前記第４データ内のエラービットのアドレスを特定し、
前記第４データ及び前記第４データ内のエラービットのアドレスに基づいて、前記第５補正量を第６補正量に更新し、
前記第６補正量を使用して、前記第４セルユニットと異なる第５セルユニットから第５データを読み出す
ように構成され、
前記第４セルユニット及び前記第５セルユニットは、前記第１グループと異なる第２グループに含まれる、
請求項５記載のメモリシステム。
読出し電圧の第５補正量を使用して第４セルユニットから第４データを読み出し、
前記第４データ内のエラービットのアドレスを特定し、
前記第４データ及び前記第４データ内のエラービットのアドレスに基づいて、前記第５補正量を第６補正量に更新し、
前記第６補正量を使用して、前記第４セルユニットと異なる第５セルユニットから第５データを読み出す
ように構成され、
前記第４セルユニット及び前記第５セルユニットは、前記第１グループと異なる第２グループに含まれる、
請求項５記載のメモリシステム。
【請求項8】
前記メモリコントローラは、
読出し電圧の第７補正量を使用して第６セルユニットから第６データを読み出し、
前記第６データ内のエラービットのアドレスを特定し、
前記第６データ及び前記第６データ内のエラービットのアドレスに基づいて、前記第７補正量を第８補正量に更新し、
前記第２補正量及び前記第８補正量に基づく第９補正量を使用して、前記第２セルユニットから前記第２データを読み出す
ように構成された、
請求項１記載のメモリシステム。
読出し電圧の第７補正量を使用して第６セルユニットから第６データを読み出し、
前記第６データ内のエラービットのアドレスを特定し、
前記第６データ及び前記第６データ内のエラービットのアドレスに基づいて、前記第７補正量を第８補正量に更新し、
前記第２補正量及び前記第８補正量に基づく第９補正量を使用して、前記第２セルユニットから前記第２データを読み出す
ように構成された、
請求項１記載のメモリシステム。
【請求項9】
前記メモリコントローラは、
補正量と前記補正量よりデータサイズが小さいインデックスとを関連づける第１コードブックを記憶し、
前記第１コードブックに基づいて、ｆＳ第１インデックスを伸張して前記第１補正量を取得し、
前記第１コードブックに基づいて、前記第２補正量を圧縮して第２インデックスを取得する、
ように構成され、
前記第１補正量を前記第２補正量に更新することは、前記第１インデックスを前記第２インデックスに更新することを含む、
請求項１記載のメモリシステム。
補正量と前記補正量よりデータサイズが小さいインデックスとを関連づける第１コードブックを記憶し、
前記第１コードブックに基づいて、ｆＳ第１インデックスを伸張して前記第１補正量を取得し、
前記第１コードブックに基づいて、前記第２補正量を圧縮して第２インデックスを取得する、
ように構成され、
前記第１補正量を前記第２補正量に更新することは、前記第１インデックスを前記第２インデックスに更新することを含む、
請求項１記載のメモリシステム。
【請求項10】
前記メモリコントローラは、前記第２データ内のエラービット数が閾値以上である場合、
前記第２データ内のエラービットのアドレスを特定し、
前記第２データ及び前記第２データ内のエラービットのアドレスに基づいて、前記第３補正量を第１０補正量に更新し、
前記第１セルユニットのアドレス及び前記第２セルユニットのアドレスに基づいて前記第２補正量を換算する情報を、前記第３補正量に換算する第１情報から、前記第１０補正量に換算する第２情報に変更する
ように構成された、
請求項６記載のメモリシステム。
前記第２データ内のエラービットのアドレスを特定し、
前記第２データ及び前記第２データ内のエラービットのアドレスに基づいて、前記第３補正量を第１０補正量に更新し、
前記第１セルユニットのアドレス及び前記第２セルユニットのアドレスに基づいて前記第２補正量を換算する情報を、前記第３補正量に換算する第１情報から、前記第１０補正量に換算する第２情報に変更する
ように構成された、
請求項６記載のメモリシステム。
【請求項11】
前記メモリコントローラは、前記第２データ内のエラービット数が閾値以上である場合、
前記第２データ内のエラービットのアドレスを特定し、
前記第２データ及び前記第２データ内のエラービットのアドレスに基づいて、前記第３補正量を第１０補正量に更新し、
前記第３補正量及び前記第１０補正量の差に基づいて、前記第１コードブックを第２コードブックに変更する
ように構成された、
請求項９記載のメモリシステム。
前記第２データ内のエラービットのアドレスを特定し、
前記第２データ及び前記第２データ内のエラービットのアドレスに基づいて、前記第３補正量を第１０補正量に更新し、
前記第３補正量及び前記第１０補正量の差に基づいて、前記第１コードブックを第２コードブックに変更する
ように構成された、
請求項９記載のメモリシステム。
【請求項12】
前記メモリコントローラは、前記第２データ内のエラービット数が閾値以上である場合、
前記第２データ内のエラービットのアドレスを特定し、
前記第２データ及び前記第２データ内のエラービットのアドレスに基づいて、前記第３補正量を第１０補正量に更新し、
前記第１０補正量に基づく第１１補正量を使用して、前記第２セルユニットと異なる第７セルユニットから第７データを読み出す
ように構成された、
請求項１記載のメモリシステム。
前記第２データ内のエラービットのアドレスを特定し、
前記第２データ及び前記第２データ内のエラービットのアドレスに基づいて、前記第３補正量を第１０補正量に更新し、
前記第１０補正量に基づく第１１補正量を使用して、前記第２セルユニットと異なる第７セルユニットから第７データを読み出す
ように構成された、
請求項１記載のメモリシステム。
【請求項13】
前記不揮発性メモリは、各々が前記複数のグループを含む複数のブロックを含み、
前記複数のブロックの各々は、データの消去単位である、
請求項７記載のメモリシステム。
前記複数のブロックの各々は、データの消去単位である、
請求項７記載のメモリシステム。
【請求項14】
前記複数のセルユニットの各々は、データの書込み単位である、
請求項１３記載のメモリシステム。
請求項１３記載のメモリシステム。
【請求項15】
前記複数のセルユニットのうちの１つのセルユニット内の前記複数のメモリセルは、
同一のワード線に共通接続され、
それぞれ異なるビット線に接続される、
請求項１３記載のメモリシステム。
同一のワード線に共通接続され、
それぞれ異なるビット線に接続される、
請求項１３記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリシステムに関する。
【背景技術】
【0002】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、半導体記憶装置を制御するメモリコントローラと、を含むメモリシステムが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－０４７３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
パトロール処理によるメモリシステムの負荷の増加を抑制する。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、各々が複数のメモリセルを含む複数のセルユニットを含む不揮発性メモリと、メモリコントローラと、を備える。上記メモリコントローラは、読出し電圧の第１補正量を使用して第１セルユニットから第１データを読み出し、上記第１データ内のエラービットのアドレスを特定し、上記第１データ及び上記第１データ内のエラービットのアドレスに基づいて、上記第１補正量を第２補正量に更新し、上記第２補正量に基づく第３補正量を使用して、上記第１セルユニットと異なる第２セルユニットから第２データを読み出すように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図2】第１実施形態に係る不揮発性メモリの構成を説明するためのブロック図。
【図3】第１実施形態に係るメモリセルアレイの構成を説明するための回路図。
【図4】第１実施形態に係るメモリセルアレイの閾値電圧分布を説明するための模式図。
【図5】第１実施形態に係るＮＡＮＤストリングの構成を説明するための断面図。
【図7】第１実施形態に係るブロック内のセルユニットのグループ化を説明するための模式図。
【図8】第１実施形態に係るメモリシステムの代表補正量情報を説明するための概念図。
【図9】第１実施形態に係る読出し電圧補正回路の構成を説明するためのブロック図。
【図10】第１実施形態に係るメモリシステムにおけるパトロール処理を説明するためのフローチャート。
【図11】第１実施形態に係るメモリシステムにおける補正量算出処理を説明するためのフローチャート。
【図12】第１実施形態に係るメモリシステムにおける補正量算出処理を説明するための模式図。
【図13】第１実施形態に係るメモリシステムにおける補正量算出処理を説明するための模式図。
【図14】第１実施形態に係るメモリシステムにおけるホスト読出し処理を説明するためのフローチャート。
【図15】第２実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図16】第２実施形態に係るメモリシステムの代表インデックス情報を説明するための概念図。
【図17】第２実施形態に係るメモリシステムのコードブックを説明するための概念図。
【図18】第２実施形態に係るメモリシステムにおけるパトロール処理を説明するためのフローチャート。
【図19】第２実施形態に係るメモリシステムにおける新たな代表インデックス取得処理の第１例を説明するためのフローチャート。
【図20】第２実施形態に係るメモリシステムにおける新たな代表インデックス取得処理の第２例を説明するためのフローチャート。
【図21】第２実施形態に係るメモリシステムにおける重み係数設定処理を説明するためのフローチャート。
【図22】第２実施形態に係るメモリシステムにおけるホスト読出し処理を説明するためのフローチャート。
【図23】第３実施形態に係るメモリシステムにおけるホスト読出し処理を説明するためのフローチャート。
【図24】第３実施形態に係るメモリシステムにおける第２候補算出準備処理の第１例を説明するためのフローチャート。
【図25】第３実施形態に係るメモリシステムにおける第２候補算出準備処理の第２例を説明するためのフローチャート。
【図26】第３実施形態に係るメモリシステムにおける第２候補算出準備処理の第３例を説明するためのフローチャート。
【図27】第１変形例に係るブロックにおける代表セルユニットを説明するための模式図。
【図28】第２変形例に係るメモリシステムにおける補正量算出処理を説明するための模式図。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【0008】
１．第１実施形態
第１実施形態に係る情報処理システムについて説明する。
第１実施形態に係る情報処理システムについて説明する。
【0009】
１．１ 構成
以下では、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを含むメモリシステムについて説明する。
以下では、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを含むメモリシステムについて説明する。
【0010】
１．１．１ メモリシステム
まず、メモリシステムを含む構成について、図１を用いて説明する。
まず、メモリシステムを含む構成について、図１を用いて説明する。
【0011】
図１に示すように、メモリシステム１は、外部のホスト機器２に接続され、ホスト機器２からの命令に応じて各種動作を実行し得る。また、メモリシステム１は、不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０を含む。不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０は、例えばそれらの組み合わせにより一つの半導体装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）等が挙げられる。
【0012】
不揮発性メモリ１０（以下、ＮＡＮＤフラッシュメモリ１０）は、例えば、各々が複数のメモリセルを含む複数のチップ１０－０～１０－Ｎを含む（Ｎは１以上の整数）。ＮＡＮＤフラッシュメモリ１０は、ホスト機器２から書き込みを指示されたデータを不揮発に記憶する。また、ＮＡＮＤフラッシュメモリ１０は、ホスト機器２から読み出しを指示されたデータを、メモリコントローラ３０を介してホスト機器２に出力する（ホスト読出し処理）。
【0013】
揮発性メモリ２０（以下、ＤＲＡＭ２０）は、例えばＤＲＡＭ（Dynamic random access memory）であり、ＮＡＮＤフラッシュメモリ１０を管理するためのファームウェアや、各種の管理情報を記憶する。例えば、ＤＲＡＭ２０は、パトロール処理の結果をホスト読出し処理に適用するための情報として、代表補正量情報２１及び換算情報２２を記憶する。
【0014】
パトロール処理は、ＮＡＮＤフラッシュメモリ１０に記憶されたデータを少ないエラービット数で読み出すために定期又は不定期に実行される。パトロール処理は、例えば、パトロール読出し処理と、当該パトロール読出し処理の結果に基づいて読出し電圧の補正量を算出する補正量算出処理と、を含む。パトロール読出し処理によってＮＡＮＤフラッシュメモリ１０から読み出されたデータは、ホスト機器２には出力されない。すなわち、パトロール読出し処理は、ＮＡＮＤフラッシュメモリ１０から読み出されたデータをホスト機器２に出力しない点において、ホスト機器２に出力するデータを読み出すホスト読出し処理と異なる。パトロール処理の詳細については、後述する。
【0015】
代表補正量情報２１は、パトロール読出し処理の結果に基づいて算出された読出し電圧の補正量に関する情報である。代表補正量情報２１には、ＮＡＮＤフラッシュメモリ１０内の全てのメモリセルのうち、所定のメモリセルに対する補正量に関する情報が、代表補正量として含まれる。
【0016】
換算情報２２は、代表補正量情報２１における代表補正量を、当該代表補正量が算出された所定のメモリセル以外のメモリセルに適用するための換算処理に使用される情報である。
【0017】
メモリコントローラ３０は、プロセッサ（ＣＰＵ）３１、バッファメモリ３２、ホストインタフェース回路３３、ＥＣＣ回路３４、ＮＡＮＤインタフェース回路３５、ＤＲＡＭインタフェース回路３６、及び読出し電圧補正回路３７を含む。なお、以下に説明されるメモリコントローラ３０の各部３１－３６の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。また、読出し電圧補正回路３７は、特に記載する場合を除き、ファームウェアとは独立して機能し得るハードウェア構成によって実現可能であるものとする。
【0018】
プロセッサ３１は、ＲＯＭ（Read only memory）に記憶されたプログラムをロードすることによってメモリコントローラ３０全体の動作を制御する。例えば、プロセッサ３１は、ホスト機器２から読出し要求を受信した際には、それに応答して、読出し処理を実行する。書込み処理及び消去処理の際も同様である。
【0019】
バッファメモリ３２は、例えばＳＲＡＭ（Static random access memory）であり、メモリコントローラ３０がＮＡＮＤフラッシュメモリ１０から読み出したデータや、ホスト機器２から受信した書込みデータ等を一時的に記憶する。
【0020】
ホストインタフェース回路３３は、ホストバスを介してホスト機器２と接続され、メモリコントローラ３０とホスト機器２との間の通信を司る。ホストバスは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、又はＰＣＩｅ（Peripheral component interconnect express）等に準拠したバスである。
【0021】
ＥＣＣ回路３４は、ＮＡＮＤフラッシュメモリ１０に記憶されるデータに関するエラー検出処理及びエラー訂正処理を行う。すなわちＥＣＣ回路３４は、データの書き込み時には誤り訂正符号を生成して、これを書込みデータに付与し、データの読出し処理時にはこれを復号し、エラービットの有無を検出する。そしてエラービットが検出された際には、そのエラービットのカラムアドレス（エラー位置）を特定し、エラー訂正する。エラー訂正の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit decoding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose‐Chaudhuri‐Hocquenghem）符号やＲＳ（Reed‐Solomon）符号等を用いることができ、軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。
【0022】
ＮＡＮＤインタフェース回路３５は、ＮＡＮＤバスによってＮＡＮＤフラッシュメモリ１０と接続され、ＮＡＮＤフラッシュメモリ１０との通信を司る。ＮＡＮＤインタフェース回路３５は、メモリコントローラ３０とＮＡＮＤフラッシュメモリ１０との間におけるデータ、コマンド、及びアドレスの転送を制御し、ＮＡＮＤフラッシュメモリ１０内の各チップ１０－０～１０－Ｎを独立に制御し得る。ＮＡＮＤインタフェース回路３５は、ＮＡＮＤインタフェース規格をサポートする。
【0023】
ＤＲＡＭインタフェース回路３６は、ＤＲＡＭ２０に接続され、メモリコントローラ３０とＤＲＡＭ２０との間の通信を司る。ＤＲＡＭインタフェース回路３６は、ＤＲＡＭインタフェース規格をサポートする。
【0024】
読出し電圧補正回路３７は、ＮＡＮＤフラッシュメモリ１０からデータを読み出す際に使用される読出し電圧の補正量を算出する機能を有する。読出し電圧補正回路３７の構成の詳細については、後述する。
【0025】
１．１．２ チップ
次に、ＮＡＮＤフラッシュメモリ１０内のチップの構成について、図２を用いて説明する。図２では、チップ１０－０内の構成が一例として示されている。なお、チップ１０－０以外のチップ１０－１～１０－Ｎは、チップ１０－０と同等の構成を有するため、説明を省略する。
次に、ＮＡＮＤフラッシュメモリ１０内のチップの構成について、図２を用いて説明する。図２では、チップ１０－０内の構成が一例として示されている。なお、チップ１０－０以外のチップ１０－１～１０－Ｎは、チップ１０－０と同等の構成を有するため、説明を省略する。
【0026】
図２に示すように、チップ１０－０は、例えば入出力回路１１、レジスタセット１２、ロジックコントローラ１３、シーケンサ１４、レディ／ビジー制御回路１５、電圧生成回路１６、メモリセルアレイ１７、ロウデコーダモジュール１８、及びセンスアンプモジュール１９を含む。
【0027】
入出力回路１１は、例えば８ビット幅の入出力信号Ｉ／Ｏ１～Ｉ／Ｏ８を、メモリコントローラ３０との間で送受信する。入出力信号Ｉ／Ｏは、データＤＡＴ、ステータス情報ＳＴＳ、アドレスＡＤＤ、コマンドＣＭＤ等を含み得る。また、入出力回路１１は、センスアンプモジュール１９との間でデータＤＡＴを送受信する。
【0028】
レジスタセット１２は、ステータスレジスタ１２Ａ、アドレスレジスタ１２Ｂ、及びコマンドレジスタ１２Ｃを含む。ステータスレジスタ１２Ａ、アドレスレジスタ１２Ｂ、及びコマンドレジスタ１２Ｃは、それぞれステータスＳＴＳ、アドレスＡＤＤ、及びコマンドＣＭＤを記憶する。
【0029】
ステータスＳＴＳは、例えばシーケンサ１４の動作状態に基づいて更新される。また、ステータスＳＴＳは、メモリコントローラ３０からの指示に基づいてステータスレジスタ１２Ａから入出力回路１１に転送され、メモリコントローラ３０に出力される。アドレスＡＤＤは、入出力回路１１からアドレスレジスタ１２Ｂに転送される。アドレスＡＤＤは、例えばチップアドレス、ブロックアドレス、ページアドレス、カラムアドレス等を含み得る。コマンドＣＭＤは、入出力回路１１からコマンドレジスタ１２Ｃに転送される。コマンドＣＭＤは、チップ１０－０の各種動作に関する命令を含む。
【0030】
ロジックコントローラ１３は、メモリコントローラ３０から受信した制御信号に基づいて、入出力回路１１及びシーケンサ１４のそれぞれを制御する。このような制御信号としては、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎが使用される。
【0031】
チップイネーブル信号ＣＥｎは、チップ１０－０をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、受け取った入出力信号Ｉ／ＯがコマンドＣＭＤであることを入出力回路１１に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、受け取った入出力信号Ｉ／ＯがアドレスＡＤＤであることを入出力回路１１に通知するための信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を入出力回路１１に命令するための信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を入出力回路１１に命令するための信号である。ライトプロテクト信号ＷＰｎは、電源のオンオフ時にチップ１０－０を保護状態にするための信号である。
【0032】
シーケンサ１４は、チップ１０－０全体の動作を制御する。例えば、シーケンサ１４は、コマンドレジスタ１２Ｃに記憶されたコマンドＣＭＤと、アドレスレジスタ１２Ｂに記憶されたアドレスＡＤＤとに基づいて、読出し処理、書込み処理、消去処理等を実行する。
【0033】
レディ／ビジー制御回路１５は、シーケンサ１４の動作状態に基づいて、レディ／ビジー信号ＲＢｎを生成する。レディ／ビジー信号ＲＢｎは、チップ１０－０がレディ状態であるかビジー状態であるかを、メモリコントローラ３０に通知するための信号である。なお、本明細書において“レディ状態”は、チップ１０－０がメモリコントローラからの命令を受け付ける状態であることを示し、“ビジー状態”は、チップ１０－０がメモリコントローラからの命令を受け付けない状態であることを示す。
【0034】
電圧生成回路１６は、読出し処理、書込み処理、消去処理等で使用される電圧を生成する。そして、電圧生成回路１６は、生成した電圧をメモリセルアレイ１７、ロウデコーダモジュール１８、及びセンスアンプモジュール１９に供給する。
【0035】
メモリセルアレイ１７は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えばデータの消去単位として使用される。各メモリセルトランジスタは、１本のビット線ＢＬと１本のワード線ＷＬとに関連付けられている。
【0036】
ロウデコーダモジュール１８は、ブロックアドレスに基づいて、各種処理を実行するブロックＢＬＫを選択する。そして、ロウデコーダモジュール１８は、電圧生成回路１６から供給された電圧を、選択したブロックＢＬＫ内のワード線ＷＬ等に転送する。
【0037】
センスアンプモジュール１９は、読出し処理において、メモリセルアレイ１７からデータを読み出し、当該読出しデータを入出力回路１１に転送する。また、センスアンプモジュール１９は、書込み処理において、入出力回路１１から受け取ったデータに基づいて、ビット線ＢＬに所定の電圧を印加する。
【0038】
１．１．３ メモリセルアレイ
次に、第１実施形態に係る不揮発性メモリ内のチップに含まれるメモリセルアレイの構成について説明する。
次に、第１実施形態に係る不揮発性メモリ内のチップに含まれるメモリセルアレイの構成について説明する。
【0039】
１．１．３．１ 回路構成
図３は、第１実施形態に係るメモリセルアレイの構成を示す回路図の一例である。図３では、メモリセルアレイ１７のうち、１つのブロックＢＬＫが抽出して示される。図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図３において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示している。
図３は、第１実施形態に係るメモリセルアレイの構成を示す回路図の一例である。図３では、メモリセルアレイ１７のうち、１つのブロックＢＬＫが抽出して示される。図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図３において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示している。
【0040】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは、１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ１５、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
【0041】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種処理時におけるストリングユニットＳＵの選択に使用される。
【0042】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ１５は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ１５の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ１５の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＳＬが接続される。
【0043】
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ１５の各々の制御ゲートは、ワード線ＷＬ０～ＷＬ１５にそれぞれ共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0044】
ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ間で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ１５のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0045】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称され、データの書込み単位として使用される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。１ページデータは、例えば、データの読出し単位として使用される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
【0046】
なお、以上で説明したメモリセルアレイ１７の回路構成はあくまで一例であり、これに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
【0047】
本実施形態では、１つのメモリセルトランジスタＭＴが２ビットデータを記憶することができる。すなわち、本実施形態におけるメモリセルトランジスタＭＴは、２ビットのデータを記憶するＭＬＣ（multi level cell）である。ＭＬＣ（multi level cell）のメモリセルトランジスタが記憶する２ビットデータを、下位ビットから順に下位（Ｌｏｗｅｒ）ビット、及び上位（Ｕｐｐｅｒ）ビットと呼ぶ。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＴの記憶する下位ビットの集合を“下位ページ”と呼び、上位ビットの集合を“上位ページ”と呼ぶ。
【0048】
図４は、メモリセルアレイ１７内のメモリセルトランジスタＭＴの閾値電圧分布を示す模式図である。
【0049】
図４に示すように、メモリセルトランジスタＭＴが２ビットのデータを記憶する場合、その閾値電圧の分布は４個に分けられる。この４個の閾値電圧分布を、閾値電圧が低いものから順に“Ｅｒ”状態（ステート）、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶ。
【0050】
また、図４に示す電圧ＶＡ、ＶＢ、及びＶＣはそれぞれ、読出し処理の際に隣り合う２つの状態を区別するために用いられる。電圧ＶＲＥＡＤは、読出し処理時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＴは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータに依らずにオン状態になる。これらの電圧値の関係は、ＶＡ＜ＶＢ＜ＶＣ＜ＶＲＥＡＤである。
【0051】
上述した閾値電圧分布のうち“Ｅｒ”状態は、メモリセルトランジスタＭＴの消去状態に相当する。“Ｅｒ”状態における閾値電圧は、電圧ＶＡ未満である。“Ａ”状態における閾値電圧は、電圧ＶＡ以上且つ電圧ＶＢ未満である。“Ｂ”状態における閾値電圧は、電圧ＶＢ以上且つ電圧ＶＣ未満である。“Ｃ”状態における閾値電圧は、電圧ＶＣ以上且つ電圧ＶＲＥＡＤ未満である。
【0052】
上述した４個の閾値電圧分布は、下位ビット及び上位ビットを含む２ビット（２ページ）データを書き込むことで形成される。そして４個の閾値電圧分布が、それぞれ異なる２ビットのデータに対応する。本実施形態では、各状態に含まれるメモリセルトランジスタＭＴに対して、“上位ビット／下位ビット”に以下に示すようにデータを割り付ける。
【0053】
“Ｅｒ”状態に含まれるメモリセルトランジスタＭＴは、“１１”データを記憶する。“Ａ”状態に含まれるメモリセルトランジスタＭＴは、“０１”データを記憶する。“Ｂ”状態に含まれるメモリセルトランジスタＭＴは、“００”データを記憶する。“Ｃ”状態に含まれるメモリセルトランジスタＭＴは、“１０”データを記憶する。
【0054】
下位ページ読出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢを読出し電圧として用いる。電圧ＶＢを用いた読出し処理を、読出し処理ＢＲと呼ぶ。
【0055】
上位ページ読出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣを読出し電圧として用いる。電圧ＶＡを用いた読出し処理を読出し処理ＡＲと呼び、電圧ＶＣを用いた読出し処理を読出し処理ＣＲと呼ぶ。
【0056】
１．１．３．２ 断面構造
図５は、ブロックＢＬＫの一部領域であるＮＡＮＤストリングＮＳの断面図である。図５に示すように、半導体基板４０の上方に形成されるメモリピラーＭＰが、ＮＡＮＤストリングＮＳとして使用される。
図５は、ブロックＢＬＫの一部領域であるＮＡＮＤストリングＮＳの断面図である。図５に示すように、半導体基板４０の上方に形成されるメモリピラーＭＰが、ＮＡＮＤストリングＮＳとして使用される。
【0057】
以下で参照される断面図において、Ｘ軸はワード線ＷＬの延伸方向に対応し、Ｙ軸はビット線ＢＬの延伸方向に対応し、Ｚ軸は半導体基板４０に対してＮＡＮＤストリングＮＳの延伸方向に対応する。また、図を見易くするために絶縁体層（層間絶縁膜）等の構成要素が適宜省略されている。
【0058】
半導体基板４０の上方（Ｚ軸矢印方向）に形成されるメモリピラーＭＰが、ＮＡＮＤストリングＮＳとして使用される。
【0059】
半導体基板４０の上方には、絶縁体層（図示せず）を介して導電体層４１が設けられる。この絶縁体層には、例えば、センスアンプモジュール１９等の周辺回路が設けられ得る。導電体層４１は、例えばＸＹ平面に沿って広がる板状に形成され、ソース線ＳＬとして使用される。
【0060】
導電体層４１の上方に、絶縁体層（図示せず）を介して導電体層４２が設けられる。導電体層４２は、選択ゲート線ＳＧＳとして使用される。
【0061】
導電体層４２の上方に、絶縁体層（図示せず）と導電体層４３とが交互に複数（図４では８回）積層される。複数の導電体層４３は、半導体基板４０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。
【0062】
最上層の導電体層４３の上方に、絶縁体層（図示せず）と導電体層４４とが交互に複数（図４では８回）積層される。複数の導電体層４４は、半導体基板４０側から順に、それぞれワード線ＷＬ８～ＷＬ１５として使用される。最上層の導電体層４３と最下層の導電体層４４との間隔は、例えば、隣り合う導電体層４３同士の間隔、又は隣り合う導電体４４同士の間隔よりも大きい。
【0063】
最上層の導電体層４４の上方に、絶縁体層（図示せず）を介して導電体層４５が設けられる。導電体層４５は、選択ゲート線ＳＧＤとして使用される。導電体層４２～４５は、例えばＸＹ平面に沿って広がった板状に形成される。
【0064】
導電体層４５の上方に、絶縁体層（図示せず）を介して導電体層４７が設けられる。導電体層４７は、Ｙ軸に沿って延伸し、Ｘ軸に沿って複数本がライン状に配列され、それぞれがビット線ＢＬとして使用される。
【0065】
メモリピラーＭＰは、Ｚ軸に沿って延伸して設けられ、導電体層４２～４５を貫通し、底部が導電体層４１に接触している。メモリピラーＭＰは、下部ピラーＬＭＰと、下部ピラーＬＭＰの上部に形成される上部ピラーＵＭＰと、下部ピラーＬＭＰと上部ピラーＵＭＭＰとの間を電気的に接続するジョイント部ＪＴと、を含む。下部ピラーＬＭＰ及び上部ピラーＵＭＰは、例えば、半導体基板４０からビット線ＢＬに向かって（Ｚ軸に沿って）径が大きくなるテーパ形状を有する。ジョイント部ＪＴのＸＹ平面に沿った径は、例えば、ジョイント部ＪＴとの接触部分における下部ピラーＬＭＰ及び上部ピラーＵＭＰの径より大きい。
【0066】
メモリピラーＭＰは、例えば、コア膜５０、半導体膜５１、積層膜５２、及び半導体部５３を含む。コア膜５０、半導体膜５１、積層膜５２の各々は、例えば、下部ピラーＬＭＰ、ジョイント部ＪＴ、及び上部ピラーＵＭＰ内において、連続膜として形成されている。
【0067】
具体的には、コア膜５０は、メモリピラーＭＰのほぼ中心に設けられ、Ｚ軸に沿って延伸している。コア膜５０は、例えば、導電体層４５よりも上方に位置する上端と、導電体層４２よりも下方に位置する下端と、を有する。コア膜５０は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
【0068】
半導体膜５１は、コア膜５０の底面及び側面を覆い、Ｚ軸に沿って形成される円筒状の部分を含む。半導体膜５１は、導電体層４５よりも上方に位置する上端と、導電体層４１に接触する下端と、を有する。半導体膜５１は、例えば、ポリシリコンを含む。
【0069】
【0070】
図６に示すように、積層膜５２は、トンネル絶縁膜５２ａ、電荷蓄積膜５２ｂ、及びブロック絶縁膜５２ｃを含む。トンネル絶縁膜５２ａは、半導体膜５１の側面を覆い、電荷蓄積膜５２ｂは、トンネル絶縁膜５２ａの側面を覆う。ブロック絶縁膜５２ｃは、電荷蓄積膜５２ｂの側面を覆い、導電体層４３に覆われる。
【0071】
再び図５に戻って、メモリピラーＭＰの構成について説明する。半導体部５３は、コア膜５０の上面を覆い、コア膜５０の上方における半導体膜５１の部分に接触している。半導体部５３は、例えば円柱状であり、上部ピラーＵＭＰの上端に位置している。
【0072】
半導体部５３の上面と、導電体層４７の下面との間には、導電体層４６が設けられている。導電体層４６は、メモリピラーＭＰとビット線ＢＬとの間を電気的に接続するコンタクトＣＰとして使用される。
【0073】
以上で説明したメモリピラーＭＰの構造では、下部ピラーＬＭＰと導電体層４２とが交差する部分が、選択トランジスタＳＴ２として機能する。下部ピラーＬＭＰと複数の導電体層４３とが交差する部分がそれぞれ、メモリセルトランジスタＭＴ０～ＭＴ７として機能する。上部ピラーＵＭＰと複数の導電体層４４とが交差する部分がそれぞれ、メモリセルトランジスタＭＴ８～ＭＴ１５として機能する。上部ピラーＵＭＰと導電体層４５とが交差する部分が、選択トランジスタＳＴ１として機能する。半導体膜５１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。
【0074】
以上のような構造により、メモリピラーＭＰは、ＮＡＮＤストリングＮＳとして機能することができる。そして、当該メモリピラーＭＰが半導体基板４０の上方に複数個配置されることによって、メモリセルアレイ１７が形成される。
【0075】
１．１．３．３ セルユニットのグループ化
次に、ブロックＢＬＫ内のセルユニットＣＵのグループ化について、説明する。
次に、ブロックＢＬＫ内のセルユニットＣＵのグループ化について、説明する。
【0076】
上述の通り、ＮＡＮＤストリングＮＳにおいて直列接続されるメモリセルトランジスタＭＴ０～ＭＴ１５は、Ｚ軸に沿って積層されて形成されるため、Ｚ軸に沿った位置（高さ）に応じて、それぞれ異なる形状を有し得る。このため、メモリセルトランジスタＭＴ０～ＭＴ１５は、互いに異なる電気的特性を有し得る。また、上部ピラーＵＭＰの両端部はそれぞれ、ビット線ＢＬ及びジョイント部ＪＴの上端と電気的に接続するために、上部ピラーＵＭＰの中央部とは異なる電気的特性を有し得る。下部ピラーＬＭＰの両端部はそれぞれ、ソース線ＳＬ及びジョイント部ＪＴの下端と電気的に接続するために、下部ピラーＬＭＰの中央部とは異なる電気的特性を有し得る。このため、類似する電気的特性を有するセルユニットＣＵ同士を１つのグループにまとめることにより、ブロックＢＬＫ内の各セルユニットＣＵは、いくつかのグループに分類することができる。
【0077】
図７は、第１実施形態に係るブロック内のセルユニットのグループ化の一例を示す模式図である。図７では、或るブロックＢＬＫ内の６４個のセルユニットＣＵが、対応するストリングユニットＳＵ及びワード線ＷＬの組毎に区別して示される。
【0078】
図７に示すように、６４個のセルユニットＣＵは、５つのグループＧｒ（Ｇｒ０～Ｇｒ４）に分類される。具体的には、例えば、下部ピラーＬＭＰの下端に位置する、ワード線ＷＬ０に接続される４個のセルユニットＣＵは、グループＧｒ０に分類される。下部ピラーＬＭＰの中央部に位置する、ワード線ＷＬ１～ＷＬ６に接続される２４個のセルユニットＣＵは、グループＧｒ１に分類される。下部ピラーＬＭＰの上端及び上部ピラーＵＭＰの下端に位置する、ワード線ＷＬ７及びＷＬ８に接続される８個のセルユニットＣＵは、グループＧｒ２に分類される。上部ピラーＵＭＰの中央部に位置する、ワード線ＷＬ９～ＷＬ１４に接続される２４個のセルユニットＣＵは、グループＧｒ３に分類される。上部ピラーＵＭＰの上端に位置する、ワード線ＷＬ１５に接続される４個のセルユニットＣＵは、グループＧｒ４に分類される。
【0079】
また、グループＧｒ０～Ｇｒ４には、それぞれ１つの代表セルユニットＣＵが割り当てられる。代表セルユニットＣＵは、例えば、パトロール読出し処理が実行されるセルユニットＣＵであり、当該代表セルユニットＣＵに対するパトロール処理の結果が代表補正量として代表補正量情報２１に記憶される。
【0080】
図７の例では、グループＧｒ０の代表セルユニットＣＵは、ストリングユニットＳＵ２及びワード線ＷＬ０の組に対応する。グループＧｒ１の代表セルユニットＣＵは、ストリングユニットＳＵ２及びワード線ＷＬ３の組に対応する。グループＧｒ２の代表セルユニットＣＵは、ストリングユニットＳＵ２及びワード線ＷＬ７の組に対応する。グループＧｒ３の代表セルユニットＣＵは、ストリングユニットＳＵ２及びワード線ＷＬ１１の組に対応する。グループＧｒ４の代表セルユニットＣＵは、ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応する。
【0081】
なお、上述の代表セルユニットＣＵの割当て方はあくまで一例であり、これに限られない。例えば、或るグループＧｒの代表セルユニットＣＵは、当該グループＧｒ内であればどのセルユニットＣＵが割り当てられてもよいし、他のグループＧｒの代表セルユニットＣＵと異なるストリングユニットＳＵに対応していてもよい。また、図７の例では、１つのブロックＢＬＫに５つのグループＧｒが含まれる場合が示されるが、これに限られない。例えば、１つのブロックＢＬＫに含まれるグループＧｒは、１つでもよい。
【0082】
また、以下の説明では、全てのブロックＢＬＫについて、図７に示したグループ化が適用されるものとするが、これに限られない。例えば、１つのブロックＢＬＫ内のグループ数及び各グループの範囲は、ブロックＢＬＫ毎に異なっていてもよい。また、１つのグループが、複数のブロックＢＬＫのセルユニットＣＵに対して関連づけられてもよい。
【0083】
１．１．４ 代表補正量情報
次に、第１実施形態に係る代表補正量情報の構成について説明する。図８は、第１実施形態に係る代表補正量情報の構成の一例を示す概念図である。
次に、第１実施形態に係る代表補正量情報の構成について説明する。図８は、第１実施形態に係る代表補正量情報の構成の一例を示す概念図である。
【0084】
図８に示すように、代表補正量情報２１には、ＮＡＮＤフラッシュメモリ１０内の全てのグループＧｒの代表セルユニットＣＵに対するパトロール処理の結果が含まれる。具体的には、代表補正量情報２１には、各代表セルユニットＣＵについて算出された読出し電圧ＶＡの代表補正量ΔＶＡ、読出し電圧ＶＢの代表補正量ΔＶＢ、及び読出し電圧ＶＣの代表補正量ΔＶＣが、例えばＤＡＣ（Digital to analogue convertor）値として含まれる。
【0085】
図８の例では、チップＣｈｉｐ０のブロックＢＬＫ０内のグループＧｒ０に割り当てられた代表セルユニットＣＵの代表補正量として、ΔＶＡ０、ΔＶＢ０、及びΔＶＣ０の組が含まれる。同様に、チップＣｈｉｐ０のブロックＢＬＫ０内のグループＧｒ１～Ｇｒ４に割り当てられた代表セルユニットＣＵの代表補正量として、それぞれΔＶＡ１、ΔＶＢ１、及びΔＶＣ１の組、ΔＶＡ２、ΔＶＢ２、及びΔＶＣ２の組、ΔＶＡ３、ΔＶＢ３、及びΔＶＣ３の組、並びにΔＶＡ４、ΔＶＢ４、及びΔＶＣ４の組、が含まれる。
【0086】
以上のような構成により、グループＧｒと、代表セルユニットＣＵに適用される読出し電圧ＶＡ～ＶＣに関する代表補正量ΔＶＡ～ΔＶＣとが、一意に対応づけられる。
【0087】
１．１．５ 換算情報
次に、第１実施形態に係る換算情報の構成について説明する。
次に、第１実施形態に係る換算情報の構成について説明する。
【0088】
換算情報２２は、代表補正量情報２１に記憶された代表補正量ΔＶＡ～ΔＶＣに基づき、同一グループＧｒ内における代表セルユニットＣＵ以外のセルユニットＣＵに適用される換算補正量ΔＶＡ～ΔＶＣを算出するために使用される情報である。具体的には、例えば、換算情報２２は、代表セルユニットＣＵ及び補正量算出対象のセルユニットＣＵの各々を特定する情報（例えば、ストリングユニットＳＵ及びワード線ＷＬの組を特定するアドレス）と、代表補正量ΔＶＡ～ΔＶＣと、が入力されると、換算補正量ΔＶＡ～ΔＶＣが出力される情報である。換算情報２２は、例えば、テーブル構造又は関数の形式で記憶され得るが、上述の機能を有する任意の形式で記憶可能である。
【0089】
当該換算情報２２を用いることにより、代表セルユニットＣＵに関する１組の代表補正量ΔＶＡ～ΔＶＣから、当該代表セルユニットＣＵを含むグループＧｒ内の全てのセルユニットＣＵの各々に関する換算補正量ΔＶＡ～ΔＶＣを得ることができる。
【0090】
例えば、図７におけるストリングユニットＳＵ１及びワード線ＷＬ４の組に対応するセルユニットＣＵの換算補正量ΔＶＡ～ΔＶＣと、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵの換算補正量ΔＶＡ～ΔＶＣとは、同一の換算情報２２を用いて、グループＧｒ１の代表補正量ΔＶＡ～ΔＶＣから換算される。そして、換算情報２２を使用して得られたストリングユニットＳＵ１及びワード線ＷＬ４の組に対応するセルユニットＣＵの換算補正量ΔＶＡ～ΔＶＣと、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵの換算補正量ΔＶＡ～ΔＶＣとは、互いに異なり得る。
【0091】
なお、換算情報２２は、全てのグループＧｒに共通した１つの情報であってもよいし、グループＧｒ毎に個別の情報が割り当てられてもよい。
【0092】
１．１．６ 読出し電圧補正回路
次に、メモリコントローラ３０内に設けられる読出し電圧補正回路３７の構成について、図９を用いて説明する。
次に、メモリコントローラ３０内に設けられる読出し電圧補正回路３７の構成について、図９を用いて説明する。
【0093】
図９に示すように、読出し電圧補正回路３７は、読出し電圧補正用バッファメモリ６１、データパターン生成回路６２、データパターンマッチ回路６３、複数のビットカウンタ６４（６４－１～６４－６）、並びに補正量算出回路６５を備える。
【0094】
読出し電圧補正用バッファメモリ６１は、例えば、ＳＲＡＭ等の揮発性メモリであり、パトロール処理の際に補正量を算出するために使用されるデータを一時的に記憶するための記憶領域である。読出し電圧補正用バッファメモリ６１は、例えば、パトロール読出し処理によってＮＡＮＤフラッシュメモリ１０から読み出されたデータ（訂正前データ）と、訂正前データに含まれるエラービットのカラムアドレスを示すエラー位置情報と、を同時に記憶可能な容量を有する。なお、訂正前データは、例えばセルユニットＣＵ（すなわち、上位ページ及び下位ページの２ページ）に対応するデータサイズを有する。エラー位置情報は、例えば、少なくともＥＣＣ回路３４における１回のエラー訂正処理によって検出可能なデータのアドレスリストのサイズを有する。
【0095】
データパターン生成回路６２は、読出し電圧補正用バッファメモリ６１に記憶されたデータに基づいて、エラー位置情報に記憶されたカラム毎に、データパターンを生成する。データパターンは、例えば、パトロール読出し処理によってＮＡＮＤフラッシュメモリ１００から読み出されたデータについての訂正前データ及び訂正後データが連結されて生成される。
【0096】
データパターンマッチ回路６３は、データパターン生成回路６２によって生成されたカラム毎のデータパターンと、予め記憶された所定のデータパターンとを比較し、当該所定のデータパターンと一致するデータパターンを検出する。図９の例では、所定のデータパターンは、６種類存在する。データパターンマッチ回路６３は、当該６種類の所定のデータパターンと一致するデータパターンが検出されるたびに、当該６種類のうちのどの種類が検出されたかを示す信号を、複数のビットカウンタ６４に送出する。
【0097】
複数のビットカウンタ６４は、データパターンマッチ回路６３内に記憶された所定のデータパターンに応じた個数分設けられる。図９の例では、複数のビットカウンタ６４は、６個のビットカウンタ６４－１～６４－６である。６個のビットカウンタ６４－１～６４－６の各々は、対応する種類の所定のデータパターンと一致するデータパターンが検出されたことを示す信号をデータパターンマッチ回路６３から受けると、カウント値をインクリメントする。
【0098】
補正量算出回路６５は、６個のビットカウンタ６４－１～６４－６のカウント値に基づき、補正量を算出する。例えば、補正量算出回路６５は、ビットカウンタ６４－１のカウント値とビットカウンタ６４－２のカウント値との比較結果に基づき、読出し電圧ＶＡの補正量ΔＶＡを算出する。同様に、補正量算出回路６５は、ビットカウンタ６４－３のカウント値とビットカウンタ６４－４のカウント値との比較結果に基づき、読出し電圧ＶＢの補正量ΔＶＢを算出する。補正量算出回路６５は、ビットカウンタ６４－５のカウント値とビットカウンタ６４－６のカウント値との比較結果に基づき、読出し電圧ＶＣの補正量ΔＶＣを算出する。
【0099】
以上のような構成により、読出し電圧補正回路３７は、補正量ΔＶＡ～ΔＶＣを算出することができ、当該算出された補正量ΔＶＡ～ΔＶＣを代表補正量情報２１に記憶させることができる。
【0100】
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
【0101】
１．２．１ パトロール処理
まず、第１実施形態に係るメモリシステムにおけるパトロール処理について説明する。
まず、第１実施形態に係るメモリシステムにおけるパトロール処理について説明する。
【0102】
図１０は、第１実施形態に係るメモリシステムにおけるパトロール処理を示すフローチャートである。図１０では、ＮＡＮＤフラッシュメモリ１０内の全てのグループＧｒに対してパトロール処理が実行される場合のフローの一例が示される。
【0103】
図１０に示すように、ステップＳＴ１１において、メモリコントローラ３０は、変数ｉ、ｊ、及びｋを“０”に初期化する（ｉ＝ｊ＝ｋ＝０）。
【0104】
ステップＳＴ１２において、メモリコントローラ３０は、代表補正量情報２１を参照し、チップＣｈｉｐ＿ｉのブロックＢＬＫｊにおけるグループＧｒ＿ｋの代表補正量を取得する。例えば、ｉ＝ｊ＝ｋ＝０の場合、図８によれば、メモリコントローラ３０は、代表補正量としてΔＶＡ０、ΔＶＢ０、及びΔＶＣ０を示すＤＡＣ値を取得する。
【0105】
ステップＳＴ１３において、メモリコントローラ３０は、チップＣｈｉｐ＿ｉのブロックＢＬＫｊにおけるグループＧｒ＿ｋの代表セルユニットＣＵに対して、ステップＳＴ１２において取得した代表補正量を適用したパトロール読出し処理を実行する。具体的には、メモリコントローラ３０は、上述したパトロール読出し処理を実行する旨のコマンドセットを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。ＮＡＮＤフラッシュメモリ１０は、当該コマンドセットを受けると、代表補正量が適用された読出し電圧を使用して代表セルユニットＣＵからデータを読み出し、メモリコントローラ３０に出力する。
【0106】
なお、以下の説明では、パトロール読出し処理において、ＮＡＮＤフラッシュメモリ１０は、代表セルユニットＣＵに記憶された全てのページからデータを読み出して、メモリコントローラ３０に出力するものとして説明するが、これに限られない。
【0107】
例えば、ＮＡＮＤフラッシュメモリ１０は、代表セルユニットＣＵに記憶された特定の１又は複数のページからデータを読み出して、メモリコントローラ３０に出力してもよい。この際、ＮＡＮＤフラッシュメモリ１０は、当該１又は複数のページデータに加え、１つの読出し電圧を使用して代表セルユニットＣＵからデータを更に読み出し、メモリコントローラ３０に出力してもよい。
【0108】
いずれにしても、メモリコントローラ３０は、新たな代表補正量の算出に必要な訂正前データをＮＡＮＤフラッシュメモリ１０から取得する。そして、メモリコントローラ３０は、訂正前データを読出し電圧補正用バッファメモリ６１に記憶させる。
【0109】
ステップＳＴ１４において、メモリコントローラ３０内のＥＣＣ回路３４は、ステップＳＴ１３において取得された訂正前データに対してエラー検出処理を実行する。ＥＣＣ回路３４は、エラー検出処理によって特定されたエラー位置を含むエラー位置情報を生成し、読出し電圧補正用バッファメモリ６１に記憶させる。
【0110】
ステップＳＴ１５において、読出し電圧補正回路３７は、補正量算出処理を実行し、代表セルユニットＣＵについての新たな代表補正量を算出する。補正量算出処理の詳細については、後述する。
【0111】
ステップＳＴ１６において、メモリコントローラ３０は、代表補正量情報２１内のチップＣｈｉｐ＿ｉのブロックＢＬＫｊにおけるグループＧｒ＿ｋの代表セルユニットＣＵに対応する代表補正量を、ステップＳＴ１５において算出された新たな代表補正量に更新する。これにより、当該代表セルユニットＣＵに適用される読出し電圧の補正量が、適正な値に更新される。
【0112】
ステップＳＴ１７において、メモリコントローラ３０は、チップＣｈｉｐ＿ｉのブロックＢＬＫｊにおける全てのグループＧｒをパトロールしたか否かを判定する。全てのグループＧｒをパトロール済みの場合（ステップＳＴ１７；ｙｅｓ）、処理はステップＳＴ１９に進み、パトロール済みでないグループＧｒが存在する場合（ステップＳＴ１７；ｎｏ）、処理はステップＳＴ１８に進む。
【0113】
ステップＳＴ１８において、メモリコントローラ３０は、変数ｋをインクリメントさせる。その後、処理はステップＳＴ１２に戻る。これにより、チップＣｈｉｐ＿ｉのブロックＢＬＫｊにおける全てのグループＧｒについてパトロール処理が完了するまで、ステップＳＴ１２～ＳＴ１８が繰り返される。
【0114】
ステップＳＴ１９において、メモリコントローラ３０は、チップＣｈｉｐ＿ｉの全てのブロックＢＬＫをパトロールしたか否かを判定する。全てのブロックＢＬＫをパトロール済みの場合（ステップＳＴ１９；ｙｅｓ）、処理はステップＳＴ２１に進み、パトロール済みでないブロックＢＬＫが存在する場合（ステップＳＴ１９；ｎｏ）、処理はステップＳＴ２０に進む。
【0115】
ステップＳＴ２０において、メモリコントローラ３０は、変数ｊをインクリメントさせる。その後、処理はステップＳＴ１２に戻る。これにより、チップＣｈｉｐ＿ｉの全てのブロックＢＬＫについてパトロール処理が完了するまで、ステップＳＴ１２～ＳＴ２０が繰り返される。
【0116】
ステップＳＴ２１において、ＮＡＮＤフラッシュメモリ１０内の全てのチップＣｈｉｐをパトロールしたか否かを判定する。全てのチップＣｈｉｐをパトロール済みの場合（ステップＳＴ２１；ｙｅｓ）、パトロール処理は終了し、パトロール済みでないチップＣｈｉｐが存在する場合（ステップＳＴ２１；ｎｏ）、処理はステップＳＴ２２に進む。
【0117】
ステップＳＴ２２において、メモリコントローラ３０は、変数ｉをインクリメントさせる。その後、処理はステップＳＴ１２に戻る。これにより、ＮＡＮＤフラッシュメモリ１０内の全てのチップＣｈｉｐについてパトロール処理が完了するまで、ステップＳＴ１２～ＳＴ２２が繰り返される。
【0118】
以上のように動作することにより、ＮＡＮＤフラッシュメモリ１０内の全てのグループＧｒに対するパトロール処理が完了する。
【0119】
なお、上述したパトロール処理のフローはあくまで一例であり、これに限られない。
【0120】
例えば、上述したパトロール処理において、パトロール処理対象のブロックＢＬＫ数は、チップＣｈｉｐによって異なっていてもよい。パトロール処理対象のグループＧｒ数は、ブロックＢＬＫによって異なっていてもよい。
【0121】
また、図１０の例では、ＮＡＮＤフラッシュメモリ１０内の全てのグループＧｒに対して同じタイミングでパトロール処理が実行される場合について示したが、これに限られない。例えば、メモリコントローラ３０は、グループＧｒ毎、ブロックＢＬＫ毎、又はチップＣｈｉｐ毎に、パトロール処理の実行頻度を任意のタイミングに設定可能である。
【0122】
また、図１０の例では、ＮＡＮＤフラッシュメモリ１０内の全てのグループＧｒに対してパトロール処理が実行される場合について示したが、これに限られない。例えば、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０内の記憶領域の一部をパトロール処理対象から除外してもよい。具体的には、例えば、データが書き込まれていない未使用のブロックＢＬＫ、有効なデータが書き込まれておらず参照されることがない無効なブロック等は、パトロール処理対象から除外され得る。
【0123】
また、図１０の例では、パトロール処理がチップＣｈｉｐ毎にシーケンシャルに実行される場合について示したが、これに限られない。例えば、パトロール処理は、複数のチップＣｈｉｐに対して並列に実行されてもよい。
【0124】
１．２．２ 補正量算出処理
次に、補正量算出処理について説明する。
次に、補正量算出処理について説明する。
【0125】
図１１は、第１実施形態に係るメモリシステムにおける補正量算出処理を示すフローチャートであり、図１０におけるステップＳＴ１５に対応する。すなわち、図１１では、読出し電圧補正用バッファメモリ６１に、訂正前データ及びエラー位置情報が記憶されているものとする。
【0126】
図１１に示すように、ステップＳＴ３１において、データパターン生成回路６２は、読出し電圧補正用バッファメモリ６１内の訂正前データ及びエラー位置情報に基づき、エラー位置について選択的に、訂正前データ及び訂正後データを連結したデータパターンを生成する。
【0127】
ステップＳＴ３２において、データパターンマッチ回路６３は、ステップＳＴ３１において生成されたデータパターンが、所定のデータパターンと一致するか否かを、エラー位置毎に判定する。データパターンが所定のデータパターンと一致する場合（ステップＳＴ３２；ｙｅｓ）、データパターンマッチ回路６３は、当該データパターンが所定のデータパターンと一致する旨を示す信号を当該所定のデータパターンに対応するビットカウンタ６４に送出し、処理はステップＳＴ３３に進む。一方、データパターンが所定のデータパターンと一致しない場合（ステップＳＴ３２；ｎｏ）、処理はステップＳＴ３３を省略してステップＳＴ３４に進む。
【0128】
ステップＳＴ３３において、複数のビットカウンタ６４－１～６４－６のうち、ステップＳＴ３２においてデータパターンマッチ回路６３から信号を受けたビットカウンタ６４は、カウント値をインクリメントさせる。
【0129】
ステップＳＴ３４において、データパターンマッチ回路６３は、全てのエラー位置についてデータパターンをチェックしたか否かを判定する。全てのエラー位置におけるデータパターンが所定のデータパターンと一致するか否かを判定済みである場合（ステップＳＴ３４；ｙｅｓ）、処理はステップＳＴ３５に進み、所定のデータパターンと一致するか否かを判定済みでないデータパターンがある場合（ステップＳＴ３４；ｎｏ）、処理はステップＳＴ３２に戻る。これにより、全てのエラー位置におけるデータパターンに対するチェックが完了するまで、ステップＳＴ３２～ＳＴ３４が繰り返される。
【0130】
ステップＳＴ３５において、補正量算出回路６５は、複数のビットカウンタ６４－１～６４－６のうち、所定のビットカウンタ６４同士のカウント値を比較し、その比較結果に基づいて補正量を算出する。
【0131】
以上により、補正量算出処理が終了する。
【0132】
図１２及び図１３は、第１実施形態に係るメモリシステムにおける補正量算出処理を示す模式図である。図１２は、図１１におけるステップＳＴ３１～ＳＴ３４の具体例を示し、図１３は、図１１におけるステップＳＴ３５の具体例を示す。
【0133】
【0134】
図１２の例では、読出し電圧補正用バッファメモリ６１内に記憶された訂正前データのうち、ビット線ＢＬ０～ＢＬ１５に接続されたメモリセルトランジスタＭＴから読み出されたデータ（訂正前データの部分）が示される。ビット線ＢＬ０～ＢＬ１５はそれぞれ、例えば、カラムアドレスＣＡＤＤ０～ＣＡＤＤ１５に対応するものとする。
【0135】
図１２に示すように、ＥＣＣ回路３４は、上位ページの訂正前データ（訂正前上位データ）から、カラムアドレスＣＡＤＤ１、ＣＡＤＤ２、ＣＡＤＤ４、ＣＡＤＤ７、ＣＡＤＤ８、ＣＡＤＤ１１、ＣＡＤＤ１３、及びＣＡＤＤ１４をエラー位置として検出する。また、ＥＣＣ回路３４は、下位ページの訂正前データ（訂正前下位データ）から、カラムアドレスＣＡＤＤ２、ＣＡＤＤ３、ＣＡＤＤ６、ＣＡＤＤ７、ＣＡＤＤ８、ＣＡＤＤ９、ＣＡＤＤ１２、及びＣＡＤＤ１３をエラー位置として検出する。この結果、読出し電圧補正用バッファメモリ６１には、上述したカラムアドレスＣＡＤＤを示すエラー位置情報が、上位ページ及び下位ページの各々について記憶される。
【0136】
データパターン生成回路６２は、読出し電圧補正用バッファメモリ６１内の情報に基づき、エラー位置に対応するカラムアドレスＣＡＤＤについて、例えば“訂正前上位ビット／訂正前下位ビット／訂正後上位ビット／訂正後下位ビット”で示されるデータパターンを生成する。具体的には、データパターン生成回路６２は、訂正前データ“１１”において上位ビットにエラーが検出されたカラムアドレスＣＡＤＤ１について、データパターン“１１０１”を生成する。以下同様に、データパターン生成回路６２は、カラムアドレスＣＡＤＤ２～ＣＡＤＤ４、ＣＡＤＤ６～ＣＡＤＤ９、ＣＡＤＤ１１～ＣＡＤＤ１４についてそれぞれ、データパターン“１１００”、“１１１０”、“０１１１”、“０１００”、“０１１０”、“００１１”、“０００１”、“００１０”、“１０１１”、“１００１”、及び“１０００”を生成する。
【0137】
データパターン生成回路６２によって生成された各種データパターンのうち、データパターンマッチ回路６３に予め記憶された所定のデータパターンにマッチするデータパターンの数が、複数のビットカウンタ６４－１～６４－６によってカウントされる。具体的には、データパターンマッチ回路６３には、所定のデータパターンとして、例えば、６種類のデータパターン“１１０１”、“０１１１”、“０１００”、“０００１”、“００１０”、及び“１０００”が予め記憶される。そして、当該６種類の所定のデータパターンの各々にマッチするデータパターンの数が、複数のビットカウンタ６４－１～６４－６によってカウントされる。
【0138】
図１２の例では、ビットカウンタ６４－１は、データパターン“１１０１”の数をカウントし、ビットカウンタ６４－２は、データパターン“０１１１”の数をカウントし、ビットカウンタ６４－３は、データパターン“０１００”の数をカウントし、ビットカウンタ６４－４は、データパターン“０００１”の数をカウントし、ビットカウンタ６４－５は、データパターン“００１０”の数をカウントし、ビットカウンタ６４－６は、データパターン“１０００”の数をカウントする。
【0139】
【0140】
【0141】
図４において説明したとおり、データ“１１”は“Ｅｒ”状態を示し、データ“０１”は“Ａ”状態を示す。このため、所定のデータパターン“１１０１”に対応するビットカウンタ６４－１のカウント値は、“Ａ”状態として書き込まれたデータが“Ｅｒ”状態として誤って読み出されたメモリセル数（図１３（Ａ）～図１３（Ｃ）における領域（ａ）の面積）に相当する。また、所定のデータパターン“０１１１”に対応するビットカウンタ６４－２のカウント値は、“Ｅｒ”状態として書き込まれたデータが“Ａ”状態として誤って読み出されたメモリセル数（図１３（Ａ）～図１３（Ｃ）における領域（ｂ）の面積）に相当する。
【0142】
図１３（Ａ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧Ｖｏｐｔと等しい場合が示される。図１３（Ａ）の場合、ビットカウンタ６４－１のカウント値と、ビットカウンタ６４－２のカウント値とは、等しくなる。この場合、エラービット数Ｅ１２（２つのビットカウンタ６４－１及び６４－２のカウント値の和）は最小となることが期待されるため、補正量算出回路６５は、読出し電圧ＶＡが更新不要であると判定する。つまり、補正量算出回路６５は、“０”の補正量ΔＶＡを算出する（ΔＶＡ＝０）。
【0143】
図１３（Ｂ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧Ｖｏｐｔよりも高電圧側に位置する場合が示される。図１３（Ｂ）の場合、ビットカウンタ６４－１のカウント値は、ビットカウンタ６４－２のカウント値よりも多くなる。この場合、エラービット数Ｅ１２は、図１３（Ａ）の場合のエラービット数Ｅ１２よりも多くなり、好ましくない。このため、補正量算出回路６５は、読出し電圧ＶＡを電圧Ｖｏｐｔに近づけるように、低電圧側にシフトさせる。つまり、補正量算出回路６５は、負の補正量ΔＶＡを算出する（ΔＶＡ＜０）。
【0144】
図１３（Ｃ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧Ｖｏｐｔよりも低電圧側に位置する場合が示される。図１３（Ｃ）の場合、ビットカウンタ６４－１のカウント値は、ビットカウンタ６４－２のカウント値よりも少なくなる。この場合、エラービット数Ｅ１２は、図１３（Ａ）の場合のエラービット数Ｅ１２よりも多くなり、好ましくない。このため、補正量算出回路６５は、読出し電圧ＶＡを電圧Ｖｏｐｔに近づけるように、高電圧側にシフトさせる。つまり、補正量算出回路６５は、正の補正量ΔＶＡを算出する（ΔＶＡ＞０）。
【0145】
なお、ビットカウンタ６４－１及び６４－２のカウント値の差の絶対値は、読出し電圧ＶＡが閾値電圧Ｖｏｐｔから離れるほど大きくなることが期待される。このため、補正量算出回路６５は、読出し電圧ＶＡの補正量ΔＶＡを、ビットカウンタ６４－１及び６４－２のカウント値の比の大きさに応じて決定する。これにより、閾値電圧分布の重複の度合いに応じて適切な補正量を決定することができ、理想的な電圧Ｖｏｐｔに近づくように補正量ΔＶＡを算出することができる。
【0146】
なお、図示は省略されるが、他の読出し電圧ＶＢ及びＶＣについても、読出し電圧ＶＡの場合と同様に補正量ΔＶＢ及びΔＶＣが算出される。
【0147】
すなわち、所定のデータパターン“０１００”に対応するビットカウンタ６４－３のカウント値は、“Ｂ”状態として書き込まれたデータが“Ａ”状態として誤って読み出されたメモリセル数に相当する。所定のデータパターン“０００１”に対応するビットカウンタ６４－４のカウント値は、“Ａ”状態として書き込まれたデータが“Ｂ”状態として誤って読み出されたメモリセル数に相当する。このため、補正量算出回路６５は、ビットカウンタ６４－３及び６４－４のカウント値の比の大きさに応じて、読出し電圧ＶＢの補正量ΔＶＡを決定する。
【0148】
同様に、所定のデータパターン“００１０”に対応するビットカウンタ６４－５のカウント値は、“Ｃ”状態として書き込まれたデータが“Ｂ”状態として誤って読み出されたメモリセル数に相当する。所定のデータパターン“１０００”に対応するビットカウンタ６４－６のカウント値は、“Ｂ”状態として書き込まれたデータが“Ｃ”状態として誤って読み出されたメモリセル数に相当する。このため、補正量算出回路６５は、ビットカウンタ６４－５及び６４－６のカウント値の比の大きさに応じて、読出し電圧ＶＣの補正量ΔＶＣを決定する。
【0149】
以上のように動作することにより、代表セルユニットＣＵから読み出されたデータに基づいて、代表補正量情報２１に記憶される代表補正量ΔＶＡ～ΔＶＣが更新される。
【0150】
１．２．２ ホスト読出し処理
次に、第１実施形態に係るメモリシステムにおけるホスト読出し処理について説明する。
次に、第１実施形態に係るメモリシステムにおけるホスト読出し処理について説明する。
【0151】
図１４は、第１実施形態に係るメモリシステムにおけるホスト読出し処理を示すフローチャートである。
【0152】
図１４に示すように、ステップＳＴ４１において、メモリコントローラ３０は、ホスト機器２からの読出し要求を受けると、当該読出し要求に応じて代表補正量情報２１を参照し、読出し対象ページが属するグループＧｒの代表補正量を取得する。
【0153】
ステップＳＴ４２において、メモリコントローラ３０は、ホスト読出し処理に使用する読出し電圧について、換算情報２２を使用するか否かを判定する。換算情報２２を使用する場合（ステップＳＴ４２；ｙｅｓ）、処理はステップＳＴ４３に進む。
【0154】
ステップＳＴ４３において、メモリコントローラ３０は、換算情報２２に基づき、換算補正量を算出する。具体的には、メモリコントローラ３０は、代表セルユニットＣＵ、及び読出し対象ページの各々を特定する情報と、代表補正量とを換算情報２２に入力し、出力として換算補正量を得る。
【0155】
ステップＳＴ４４において、メモリコントローラ３０は、読出し対象ページに対して、ステップＳＴ４３において取得した換算補正量を適用したホスト読出し処理を実行する。具体的には、メモリコントローラ３０は、上述したホスト読出し処理を実行する旨のコマンドセットを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。ＮＡＮＤフラッシュメモリ１０は、当該コマンドセットを受けると、換算補正量が適用された読出し電圧を使用して読出し対象ページからデータを読み出し、メモリコントローラ３０に出力する。その後、処理はステップＳＴ４６に進む。
【0156】
一方、ホスト読出し処理に使用する読出し電圧に換算情報２２を使用しない場合（ステップＳＴ４２；ｎｏ）、処理はステップＳＴ４５に進む。
【0157】
ステップＳＴ４５において、メモリコントローラ３０は、読出し対象ページに対して、ステップＳＴ４１において取得した代表補正量を適用したホスト読出し処理を実行する。具体的には、メモリコントローラ３０は、上述したホスト読出し処理を実行する旨のコマンドセットを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。ＮＡＮＤフラッシュメモリ１０は、当該コマンドセットを受けると、代表補正量が適用された読出し電圧を使用して読出し対象ページからデータを読み出し、メモリコントローラ３０に出力する。その後、処理はステップＳＴ４６に進む。
【0158】
ステップＳＴ４６において、メモリコントローラ３０内のＥＣＣ回路３４は、ステップＳＴ４４又はＳＴ４６において読み出されたデータに対してエラー訂正処理を実行する。これにより、読出しデータに含まれるエラーが訂正される。
【0159】
ステップＳＴ４７において、メモリコントローラ３０は、エラー訂正後の読出しデータをホスト機器２に出力する。
【0160】
以上により、ホスト読出し処理が終了する。
【0161】
１．３ 本実施形態に係る効果
第１実施形態によれば、代表補正量情報２１は、グループＧｒ毎に代表補正量を記憶する。メモリコントローラ３０は、パトロール処理の際、代表補正量を使用してパトロール読出し処理を実行し、当該代表補正量を新たな代表補正量に更新する。メモリコントローラ３０は、ホスト読出し処理の際、読出し対象ページが属するグループＧｒに関連づけられた代表補正量に基づき、当該ホスト読出し処理に使用される補正量を決定する。これにより、代表補正量情報２１に全てのセルユニットＣＵに対する補正量を個別に記憶することなく、代表セルユニットＣＵ以外のセルユニットＣＵに対して、適切な読出し電圧を設定することができる。このため、読出しデータに含まれるエラービット数の増加を抑制しつつ、ＤＲＡＭ２０のメモリ容量の増加を抑制することができる。加えて、補正量を決定するためのパトロール処理を全てのセルユニットＣＵに対して実行する必要がなくなるため、パトロール処理の回数を低減できる。したがって、パトロール処理によるメモリシステム１の負荷の増加を抑制することができる。
第１実施形態によれば、代表補正量情報２１は、グループＧｒ毎に代表補正量を記憶する。メモリコントローラ３０は、パトロール処理の際、代表補正量を使用してパトロール読出し処理を実行し、当該代表補正量を新たな代表補正量に更新する。メモリコントローラ３０は、ホスト読出し処理の際、読出し対象ページが属するグループＧｒに関連づけられた代表補正量に基づき、当該ホスト読出し処理に使用される補正量を決定する。これにより、代表補正量情報２１に全てのセルユニットＣＵに対する補正量を個別に記憶することなく、代表セルユニットＣＵ以外のセルユニットＣＵに対して、適切な読出し電圧を設定することができる。このため、読出しデータに含まれるエラービット数の増加を抑制しつつ、ＤＲＡＭ２０のメモリ容量の増加を抑制することができる。加えて、補正量を決定するためのパトロール処理を全てのセルユニットＣＵに対して実行する必要がなくなるため、パトロール処理の回数を低減できる。したがって、パトロール処理によるメモリシステム１の負荷の増加を抑制することができる。
【0162】
具体的には、メモリコントローラ３０は、隣り合う閾値電圧分布の重複度合いが一群のセルユニットＣＵでほぼ同等と見なせる場合、これら一群のセルユニットＣＵを同一のグループＧｒに分類する。これにより、メモリコントローラ３０は、当該グループＧｒ内のセルユニットＣＵに対するホスト読出し処理の際には、代表補正量をそのまま適用することができる。このため、当該グループＧｒに対して記憶すべき補正量をセルユニットＣＵ１つ分に抑制することができる。
【0163】
また、メモリコントローラ３０は、或るセルユニットＣＵにおける隣り合う閾値電圧分布の重複度合いに基づいて、他のセルユニットＣＵにおける隣り合う閾値電圧分布の重複度合いを予測できる場合、これら一群のセルユニットＣＵを同一のグループＧｒに分類し、予測式を換算情報２２として記憶する。これにより、メモリコントローラ３０は、代表補正量に換算情報２２を適用することにより、当該グループＧｒ内の任意のセルユニットＣＵの補正量を換算補正量として取得することができる。このため、当該グループＧｒに対して記憶すべき補正量をセルユニットＣＵ１つ分に抑制することができる。
【0164】
なお、上述の通り、上部ピラーＵＭＰ及び下部ピラーＬＭＰの両端部では、他の部分と比較して閾値電圧の変動の仕方が顕著に異なり得る。この場合、メモリコントローラ３０は、グループＧｒに含めるセルユニットＣＵを当該端部に位置するセルユニットＣＵに限定する。このように、代表補正量の流用又は換算が適用可能な範囲を、セルユニットＣＵのメモリピラーＭＰに対する物理的な位置関係（例えば、ワード線ＷＬ又はストリングユニットＳＵ）に応じて設定することにより、ホスト読出し処理に適用する補正量の精度を調整することができる。
【0165】
また、読出し電圧補正回路３７のデータパターン生成回路６２は、訂正前データと、エラービットのカラムアドレスとに基づいて、エラーが発生したカラムアドレスについてのみ、訂正前データ及び訂正後データを連結したデータパターンを生成する。これにより、読出し電圧補正用バッファメモリ６１に全てのカラムアドレスについてのデータパターンを記憶することを回避できる。このため、読出し電圧補正用バッファメモリ６１の容量の増加を抑制できる。
【0166】
また、補正量算出回路６５は、生成されたデータパターンのうち、所定のデータパターンにマッチするデータパターンのカウント値同士を比較し、その比較結果に基づいて補正量を算出する。これにより、閾値電圧分布の重複度合いに応じて補正量の大きさを増減させることができる。このため、当該補正量を適用した読出し電圧を、理想的な読出し電圧Ｖｏｐｔに近づけることができる。
【0167】
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態では、ＤＲＡＭ２０が代表補正量を直接記憶しない点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態では、ＤＲＡＭ２０が代表補正量を直接記憶しない点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【0168】
【0169】
図１５に示すように、ＤＲＡＭ２０は、パトロール処理の結果をホスト読出し処理に適用するための情報として、代表インデックス情報２１Ａ、換算情報２２、及びコードブック２３を記憶する。
【0170】
まず、代表インデックス情報２１Ａの構成について説明する。
【0171】
代表インデックス情報２１Ａは、パトロール読出し処理の結果に基づいて算出された読出し電圧の補正量を圧縮した情報（インデックス）を記憶する情報である。代表インデックス情報２１Ａには、ＮＡＮＤフラッシュメモリ１０内の全てのメモリセルのうち、所定のメモリセルに対する補正量を圧縮したインデックスが、代表インデックスとして記憶される。
【0172】
図１６は、第２実施形態に係るメモリシステムの代表インデックス情報の一例を示す概念図である。図１６に示すように、代表インデックス情報２１Ａには、各代表セルユニットＣＵについて算出された読出し電圧ＶＡの代表補正量ΔＶＡ、読出し電圧ＶＢの代表補正量ΔＶＢ、及び読出し電圧ＶＣの代表補正量ΔＶＣの組を圧縮して得られる代表インデックスＩＤが記憶される。
【0173】
図１６の例では、チップＣｈｉｐ０のブロックＢＬＫ０内のグループＧｒ０に割り当てられた代表セルユニットＣＵの代表インデックスとして、ＩＤ０が記憶される。同様に、チップＣｈｉｐ０のブロックＢＬＫ０内のグループＧｒ１～Ｇｒ４に割り当てられた代表セルユニットＣＵの代表インデックスとして、それぞれＩＤ１～ＩＤ４が記憶される。
【0174】
以上のような構成により、グループＧｒと、代表セルユニットＣＵに適用される読出し電圧ＶＡ～ＶＣを圧縮した代表インデックスＩＤとが、一意に対応づけられる。
【0175】
次に、コードブック２３の構成について説明する。
【0176】
コードブック２３は、補正量を対応するインデックスに圧縮する際、及びインデックスを対応する補正量に伸張する際に用いられる、補正量とインデックスとの対応関係を含む情報である。
【0177】
図１７は、第２実施形態に係るメモリシステムのコードブックの一例を示す概念図である。図１７に示すように、インデックスＩＤ０は、補正量ΔＶＡ０、ΔＶＢ０、及びΔＶＣ０の組に対応づけられる。同様に、インデックスＩＤ１～ＩＤ４はそれぞれ、補正量ΔＶＡ１～ΔＶＣ１の組、補正量ΔＶＡ２～ΔＶＣ２の組、補正量ΔＶＡ３～ΔＶＣ３の組、及び補正量ΔＶＡ４～ΔＶＣ４の組に対応づけられる。
【0178】
以上のような構成により、コードブック２３と代表インデックス情報２１Ａとを組み合わせることにより、第１実施形態における代表補正量情報２１と同等の対応関係を得ることができる。
【0179】
なお、コードブック２３は、圧縮及び伸張によって補正量を復元可能に構成されてもよく、復元不可能に構成されてもよい。コードブック２３が補正量を復元不可能に構成される場合、補正量は、コードブック２３による変換処理の前後で異なり得る（変換誤差が生じ得る）。
【0180】
２．２ パトロール処理
次に、第２実施形態に係るメモリシステムにおけるパトロール処理について説明する。
次に、第２実施形態に係るメモリシステムにおけるパトロール処理について説明する。
【0181】
図１８は、第２実施形態に係るメモリシステムにおけるパトロール処理を示すフローチャートであり、第１実施形態における図１０に対応する。図１８は、図１０のステップＳＴ１２及びＳＴ１６に代えてステップＳＴ１２Ａ及びＳＴ１６Ａを有し、ステップＳＴ１２ＡとステップＳＴ１３との間にステップＳＴ１２ｐを有し、ステップＳＴ１５とステップＳＴ１６Ａとの間にステップＳＴ１５ｐを有する。
【0182】
図１８に示すように、ステップＳＴ１１において、メモリコントローラ３０は、変数ｉ、ｊ、及びｋを“０”に初期化する（ｉ＝ｊ＝ｋ＝０）。
【0183】
ステップＳＴ１２Ａにおいて、メモリコントローラ３０は、代表インデックス情報２１Ａを参照し、チップＣｈｉｐ＿ｉのブロックＢＬＫｊにおけるグループＧｒ＿ｋの代表インデックスを取得する。例えば、ｉ＝ｊ＝ｋ＝０の場合、図１６によれば、メモリコントローラ３０は、代表インデックスＩＤ０を取得する。
【0184】
ステップＳＴ１２ｐにおいて、メモリコントローラ３０は、ステップＳＴ１２Ａにおいて取得した代表インデックスをコードブック２３に基づいて伸張し、代表補正量を取得する。
【0185】
ステップＳＴ１３～ＳＴ１５において、メモリコントローラ３０は、代表補正量に基づいてパトロール読出し処理を実行し、得られた訂正前データに対してエラー検出処理を実行する。そして、メモリコントローラ３０は、補正量算出処理を実行し、新たな代表補正量を算出する。ステップＳＴ１３～ＳＴ１５については、図１０におけるステップＳＴ１３～ＳＴ１５と同等であるため、具体的な説明を省略する。
【0186】
ステップＳＴ１５ｐにおいて、メモリコントローラ３０は、ステップＳＴ１５において算出した新たな代表補正量をコードブック２３に基づいて圧縮し、新たな代表インデックスを取得する。新たな代表インデックスの取得処理の詳細については、後述する。
【0187】
ステップＳＴ１６Ａにおいて、メモリコントローラ３０は、代表インデックス情報２１Ａ内のチップＣｈｉｐ＿ｉのブロックＢＬＫｊにおけるグループＧｒ＿ｋの代表セルユニットＣＵに対応する代表インデックスを、ステップＳＴ１５ｐにおいて取得された新たな代表インデックスに更新する。
【0188】
ステップＳＴ１７～ＳＴ２２において、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０内の全てのグループＧｒに対するパトロール処理が完了させる。ステップＳＴ１７～ＳＴ２２については、図１０におけるステップＳＴ１７～ＳＴ２２と同等であるため、説明を省略する。
【0189】
以上のように動作することにより、パトロール処理が終了する。
【0190】
２．３ 新たな代表インデックスの取得処理
次に、第２実施形態に係るメモリシステムにおける新たな代表インデックスの取得処理のいくつかの例について、説明する。
次に、第２実施形態に係るメモリシステムにおける新たな代表インデックスの取得処理のいくつかの例について、説明する。
【0191】
２．３．１ 第１例
まず、新たな代表インデックスの取得処理の第１例について説明する。第１例では、新たな代表補正量とコードブック２３内の補正量との差の絶対値の読出しレベル毎の和が評価値として使用される。そして、メモリコントローラ３０は、当該評価値を最小にするインデックスをコードブック２３内から抽出し、新たなインデックスとして取得する。
まず、新たな代表インデックスの取得処理の第１例について説明する。第１例では、新たな代表補正量とコードブック２３内の補正量との差の絶対値の読出しレベル毎の和が評価値として使用される。そして、メモリコントローラ３０は、当該評価値を最小にするインデックスをコードブック２３内から抽出し、新たなインデックスとして取得する。
【0192】
【0193】
【0194】
ステップＳＴ５２において、メモリコントローラ３０は、変数ｘを“０”に初期化する（ｘ＝０）。
【0195】
ステップＳＴ５３において、メモリコントローラ３０は、新たな代表補正量ΔＶＡ～ΔＶＣ、及びコードブック２３内のインデックスＩＤｘに対応する補正量ΔＶＡｘ～ΔＶＣｘに基づいて、以下の式に示される評価値Ｄｘを算出する。
【0196】
Ｄｘ＝｜ΔＶＡ－ΔＶＡｘ｜＋｜ΔＶＢ－ΔＶＢｘ｜＋｜ΔＶＣ－ΔＶＣｘ｜
ステップＳＴ５４において、メモリコントローラ３０は、全てのインデックスについて評価値Ｄｘを算出したか否かを判定する。
ステップＳＴ５４において、メモリコントローラ３０は、全てのインデックスについて評価値Ｄｘを算出したか否かを判定する。
【0197】
評価値Ｄｘを算出していないインデックスがある場合（ステップＳＴ５４；ｎｏ）、処理はステップＳＴ５５に進む。ステップＳＴ５５において、メモリコントローラ３０は、変数ｘをインクリメントする。その後、処理はステップＳＴ５３に戻る。これにより、全てのインデックスについて評価値Ｄｘが算出されるまで、ステップＳＴ５３～ＳＴ５５が繰り返される。
【0198】
全てのインデックスについて評価値Ｄｘが算出された場合（ステップＳＴ５４；ｙｅｓ
）、処理はステップＳＴ５６に進む。ステップＳＴ５６において、メモリコントローラ３０は、評価値Ｄｘを最小にする変数ｘｍｉｎを判定する。
）、処理はステップＳＴ５６に進む。ステップＳＴ５６において、メモリコントローラ３０は、評価値Ｄｘを最小にする変数ｘｍｉｎを判定する。
【0199】
ステップＳＴ５７において、メモリコントローラ３０は、コードブック２３を参照し、ステップＳＴ５６において判定されたｘｍｉｎに対応するインデックスＩＤｘｍｉｎを新たな代表インデックスとして取得する。
【0200】
以上により、新たな代表インデックスの取得処理が終了する。
【0201】
２．３．２ 第２例
次に、新たな代表インデックスの取得処理の第２例について説明する。第２例では、新たな代表補正量とコードブック２３内の補正量との差の絶対値を読出しレベル毎に重み付けしたものの和が評価値として使用される。そして、メモリコントローラ３０は、当該評価値を最小にするインデックスをコードブック２３内から抽出し、新たなインデックスとして取得する。
次に、新たな代表インデックスの取得処理の第２例について説明する。第２例では、新たな代表補正量とコードブック２３内の補正量との差の絶対値を読出しレベル毎に重み付けしたものの和が評価値として使用される。そして、メモリコントローラ３０は、当該評価値を最小にするインデックスをコードブック２３内から抽出し、新たなインデックスとして取得する。
【0202】
【0203】
【0204】
ステップＳＴ５１ｐにおいて、メモリコントローラ３０は、重み係数ＷＡ、ＷＢ、及びＷＣを設定する。重み係数ＷＡ～ＷＣは、予め定められた定数であってもよいし、新たな代表インデックス取得処理毎に適応的に設定されてもよい。重み係数ＷＡ～ＷＣが新たな代表インデックス取得処理毎に適応的に設定される場合における重み係数設定算出の詳細については、後述する。
【0205】
ステップＳＴ５２において、モリコントローラ３０は、変数ｘを“０”に初期化する（ｘ＝０）。
【0206】
ステップＳＴ５３Ａにおいて、メモリコントローラ３０は、新たな代表補正量ΔＶＡ～ΔＶＣ、重み係数ＷＡ～ＷＣ、及びコードブック２３内のインデックスＩＤｘに対応する補正量ΔＶＡｘ～ΔＶＣｘに基づいて、以下の式に示される評価値Ｄｘを算出する。
【0207】
Ｄｘ＝ＷＡ｜ΔＶＡ－ΔＶＡｘ｜＋ＷＢ｜ΔＶＢ－ΔＶＢｘ｜＋ＷＣ｜ΔＶＣ－ΔＶＣｘ｜
ステップＳＴ５４～ＳＴ５７の処理は、図１９におけるステップＳＴ５４～ＳＴ５７の処理と同等であるため，説明を省略する。
ステップＳＴ５４～ＳＴ５７の処理は、図１９におけるステップＳＴ５４～ＳＴ５７の処理と同等であるため，説明を省略する。
【0208】
以上により、新たな代表インデックスの取得処理が終了する。
【0209】
図２１は、第２実施形態に係るメモリシステムにおける重み係数設定処理を示すフローチャートであり、図２０におけるステップＳＴ５１ｐに対応する。図２１では、重み係数を動的に設定する処理の一例として、ビットカウンタ６４によってカウントされたエラービット数の比率に基づいて重み係数が設定される場合が示される。
【0210】
図２１に示すように、ステップＳＴ６１において、メモリコントローラ３０は、重み係数をＷＡ～ＷＣの中から設定する重み係数を選択する。
【0211】
ステップＳＴ６２において、メモリコントローラ３０は、ステップＳＴ６１において選択した重み係数に対応する２つのビットカウンタ６４のカウント値Ｎα及びＮβを取得する。具体的には、例えば、読出し電圧ＶＡに対応する重み係数ＷＡが選択された場合には、メモリコントローラ３０は、ビットカウンタ６４－１及び６４－２のカウント値をそれぞれカウント値Ｎα及びＮβとして取得する。読出し電圧ＶＢに対応する重み係数ＷＢが選択された場合には、メモリコントローラ３０は、ビットカウンタ６４－３及び６４－４のカウント値をそれぞれカウント値Ｎα及びＮβとして取得する。読出し電圧ＶＣに対応する重み係数ＷＣが選択された場合には、メモリコントローラ３０は、ビットカウンタ６４－５及び６４－６のカウント値をそれぞれカウント値Ｎα及びＮβとして取得する。
【0212】
ステップＳＴ６３において、メモリコントローラ３０は、カウント値Ｎα及びＮβの和が閾値Ｎ１より大きいか否かを判定する。閾値Ｎ１は、例えば、２００である。
【0213】
カウント値Ｎα及びＮβの和が閾値Ｎ１以下の場合（ステップＳＴ６３；ｎｏ）、処理はステップＳＴ６４に進む。ステップＳＴ６４において、メモリコントローラ３０は、選択した重み係数にＷ１を設定する。重み係数Ｗ１は、例えば１０である。ステップＳＴ６４の後、処理はステップＳＴ６８に進む。
【0214】
カウント値Ｎα及びＮβの和が閾値Ｎ１より大きい場合（ステップＳＴ６３；ｙｅｓ）、処理はステップＳＴ６５に進む。ステップＳＴ６５において、メモリコントローラ３０は、カウント値Ｎα及びＮβの各々が閾値Ｎ２より大きいか否かを判定する。閾値Ｎ２は、閾値Ｎ１より小さい値であり、例えば、１１０である。
【0215】
カウント値Ｎα及びＮβの各々が閾値Ｎ２より大きい場合（ステップＳＴ６５；ｙｅｓ）、処理はステップＳＴ６６に進む。ステップＳＴ６６において、メモリコントローラ３０は、選択した重み係数にＷ２を設定する。重み係数Ｗ２は、重み係数Ｗ１より大きく、例えば５０である。ステップＳＴ６６の後、処理はステップＳＴ６８に進む。
【0216】
カウント値Ｎα及びＮβのいずれかが閾値Ｎ２以下の場合（ステップＳＴ６５；ｎｏ）、処理はステップＳＴ６７に進む。ステップＳＴ６７において、メモリコントローラ３０は、選択した重み係数にＷ３を設定する。重み係数Ｗ３は、重み係数Ｗ２より大きく、例えば１００である。ステップＳＴ６７の後、処理はステップＳＴ６８に進む。
【0217】
ステップＳＴ６８において、メモリコントローラ３０は、全ての重み係数を選択したか否かを判定する。選択していない重み係数がある場合（ステップＳＴ６８；ｎｏ）、処理はステップＳＴ６１に戻る。これにより、全ての重み係数が選択されるまで、ステップＳＴ６１～ＳＴ６８が繰り返される。全ての重み係数が選択された場合（ステップＳＴ６８；ｙｅｓ）、重み係数設定処理は終了する。
【0218】
以上のように動作することにより、隣り合う閾値電圧分布の重複する領域の大きさ、及び隣り合う閾値電圧分布の重複の偏りの大きさに応じて、大きな重み係数を設定することができる。
【0219】
以上、新たな代表インデックス取得処理のいくつかの例について説明したが、上述した例はあくまで一例であり、これらに限定されるものではない。
【0220】
２．４ ホスト読出し処理
次に、第２実施形態に係るメモリシステムにおけるホスト読出し処理について説明する。
次に、第２実施形態に係るメモリシステムにおけるホスト読出し処理について説明する。
【0221】
図２２は、第２実施形態に係るメモリシステムにおけるホスト読出し処理を示すフローチャートであり、第１実施形態における図１４に対応する。図２２は、図１４のステップＳＴ４１に代えてステップＳＴ４１Ａを有し、ステップＳＴ４１ＡとステップＳＴ４２との間にステップＳＴ４１ｐを有する。
【0222】
図２２に示すように、ステップＳＴ４１Ａにおいて、メモリコントローラ３０は、ホスト機器２からの読出し要求を受けると、当該読出し要求に応じて代表インデックス情報２１Ａを参照し、読出し対象ページが属するグループＧｒの代表インデックスを取得する。
【0223】
ステップＳＴ４１ｐにおいて、メモリコントローラ３０は、ステップＳＴ４１Ａにおいて取得した代表インデックスをコードブック２３に基づいて伸張し、代表補正量を取得する。
【0224】
ステップＳＴ４２～ＳＴ４７において、メモリコントローラ３０は、代表補正量に基づいてホスト読出し処理に使用する補正量を決定し、当該補正量を使用してＮＡＮＤフラッシュメモリ１０から読み出したデータをホスト機器２に出力する。ステップＳＴ４２～ＳＴ４７については、図１４におけるステップＳＴ４２～ＳＴ４７と同等であるため、説明を省略する。
【0225】
以上のように動作することにより、ホスト読出し処理が終了する。
【0226】
２．５ 本実施形態に係る効果
第２実施形態によれば、代表インデックス情報２１Ａは、グループＧｒ毎に代表インデックスを記憶する。コードブック２３は、インデックスと、補正量とを対応づけて記憶する。メモリコントローラ３０は、パトロール処理の際、代表インデックスを伸張して得られた代表補正量を使用してパトロール読出し処理を実行し、新たな代表補正量を算出する。そして、メモリコントローラ３０は、代表インデックスを、当該新たな代表補正量を圧縮して得られた新たな代表インデックスに更新する。また、メモリコントローラ３０は、ホスト読出し処理の際、読出し対象ページが属するグループＧｒに関連づけられた代表インデックスを伸張して得られた代表補正量に基づき、当該ホスト読出し処理に使用される補正量を決定する。これにより、グループＧｒ毎の代表補正量を記憶するために必要な容量を代表インデックス情報２１Ａ及びコードブック２３の容量に抑えつつ、パトロール処理及びホスト読出し処理の際に適切な補正量を各グループＧｒ内の各セルユニットＣＵに適用することができる。このため、読出しデータに含まれるエラービット数の増加を抑制しつつ、ＤＲＡＭ２０のメモリ容量の増加を抑制することができる。
第２実施形態によれば、代表インデックス情報２１Ａは、グループＧｒ毎に代表インデックスを記憶する。コードブック２３は、インデックスと、補正量とを対応づけて記憶する。メモリコントローラ３０は、パトロール処理の際、代表インデックスを伸張して得られた代表補正量を使用してパトロール読出し処理を実行し、新たな代表補正量を算出する。そして、メモリコントローラ３０は、代表インデックスを、当該新たな代表補正量を圧縮して得られた新たな代表インデックスに更新する。また、メモリコントローラ３０は、ホスト読出し処理の際、読出し対象ページが属するグループＧｒに関連づけられた代表インデックスを伸張して得られた代表補正量に基づき、当該ホスト読出し処理に使用される補正量を決定する。これにより、グループＧｒ毎の代表補正量を記憶するために必要な容量を代表インデックス情報２１Ａ及びコードブック２３の容量に抑えつつ、パトロール処理及びホスト読出し処理の際に適切な補正量を各グループＧｒ内の各セルユニットＣＵに適用することができる。このため、読出しデータに含まれるエラービット数の増加を抑制しつつ、ＤＲＡＭ２０のメモリ容量の増加を抑制することができる。
【0227】
補足すると、ＮＡＮＤフラッシュメモリ１０内のいくつかのグループＧｒの代表補正量は、同等の値となり得る。この場合、当該同等の値となる代表補正量を、当該いくつかのグループＧｒ毎に記憶するよりも、代表補正量を圧縮した代表インデックスとして記憶した方が、ＤＲＡＭ２０に占める容量を低減できる。このため、パトロール処理によるメモリシステム１の負荷の増加を抑制することができる。
【0228】
３． 第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態は、換算補正量の第１候補を適用したホスト読出し処理において読み出されたデータのエラービット数が多い場合に、換算補正量の第２候補を適用したホスト読出し処理が実行される点において、第１実施形態及び第２実施形態と異なる。以下の説明では、第２実施形態と同等の構成及び動作については説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態は、換算補正量の第１候補を適用したホスト読出し処理において読み出されたデータのエラービット数が多い場合に、換算補正量の第２候補を適用したホスト読出し処理が実行される点において、第１実施形態及び第２実施形態と異なる。以下の説明では、第２実施形態と同等の構成及び動作については説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
【0229】
３．１ ホスト読出し処理
図２３は、第３実施形態のメモリシステムにおけるホスト読出し処理を示すフローチャートであり、第２実施形態の図２２に対応する。図２３は、図２２のステップＳＴ４６とステップＳＴ４７との間にステップＳＴ７１～ＳＴ７８を有する。なお、図２３では、説明の便宜上、ステップＳＴ４２及びＳＴ４５が省略されて示される。すなわち、図２３では、換算情報２２を使用する場合のホスト読出し処理が示される。
図２３は、第３実施形態のメモリシステムにおけるホスト読出し処理を示すフローチャートであり、第２実施形態の図２２に対応する。図２３は、図２２のステップＳＴ４６とステップＳＴ４７との間にステップＳＴ７１～ＳＴ７８を有する。なお、図２３では、説明の便宜上、ステップＳＴ４２及びＳＴ４５が省略されて示される。すなわち、図２３では、換算情報２２を使用する場合のホスト読出し処理が示される。
【0230】
図２３に示すように、ステップＳＴ４１Ａ～ＳＴ４６において、読出し対象ページから換算補正量を使用して読み出された訂正前ページに対して、エラー訂正処理を実行する。ステップＳＴ４１Ａ～ＳＴ４６については、図２２におけるステップＳＴ４１Ａ～ＳＴ４６と同等であるため、説明を省略する。なお、説明の便宜上、ステップＳＴ４３において算出され、ステップＳＴ４４においてホスト読出し処理に適用される換算補正量は、換算補正量の第１候補と呼ぶ。
【0231】
ステップＳＴ７１において、メモリコントローラ３０は、ステップＳＴ４６におけるエラー訂正処理が成功したか否か（すなわち、訂正前データに含まれる全てのエラービットを訂正できたか否か）を判定する。
【0232】
ステップＳＴ４６におけるエラー訂正処理に成功した場合（ステップＳＴ７１；ｙｅｓ）、処理はステップＳＴ７２に進む。ステップＳＴ７２において、メモリコントローラ３０は、エラー訂正処理によって訂正されたエラービット数は閾値以上であるか否かを判定する。エラービット数が閾値以上である場合（ステップＳＴ７２；ｙｅｓ）、メモリコントローラ３０は、例えば、読出し対象ページを含むセルユニットＣＵを対象（第２候補算出準備処理対象セルユニットＣＵ）とする換算補正量の第２候補を算出するための準備処理（第２候補算出準備処理）の実行を予約する（ステップＳＴ７３）。ステップＳＴ７３の後、処理はステップＳＴ４７に進む。
【0233】
なお、第２候補算出準備処理は、換算補正量の第１候補を算出する際に適用される換算情報、コードブック、及び代表インデックス等のパラメタの第１候補をパラメタの第２候補に変更することにより、補正量を適正値に近づけ、訂正前データに含まれるエラービット数の低減を試みる処理である。第２候補算出準備処理の適用可能範囲は、任意に設定可能であるが、少なくとも第２候補算出準備処理対象セルユニットＣＵが属するグループＧｒを含む。予約済みの第２候補算出準備処理は、ステップＳＴ４７におけるホスト機器２への読出しデータの出力時期とは関係なく任意の時期に実行される。例えば、予約済みの第２候補算出準備処理は、ステップＳＴ４７におけるホスト機器２への読出しデータの出力後の任意の時期に実行される。第２候補算出準備処理の詳細については、後述する。
【0234】
一方、ステップＳＴ４６におけるエラー訂正処理に失敗した場合（ステップＳＴ７１；ｎｏ）、処理はステップＳＴ７４に進む。ステップＳＴ７４において、メモリコントローラ３０は、読出し対象ページが属するグループＧｒに適用可能な第２候補算出準備処理が実行済みであるか否かを判定する。上述の通り、第２候補算出準備処理の適用可能範囲は、少なくとも第２候補算出準備処理対象セルユニットＣＵが属するグループＧｒを含む。このため、読出し対象ページが属するセルユニットＣＵにおいて第２候補算出準備処理が実行されていなくても、同一のグループＧｒ内の他のセルユニットＣＵにおいて第２候補算出準備処理が実行されていれば、メモリコントローラ３０は、第２候補算出準備処理が実行済みであると判定し得る。
【0235】
第２候補算出準備処理が実行済みである場合（ステップＳＴ７４；ｙｅｓ）、処理はステップＳＴ７５に進み、第２候補算出準備処理が実行済みでない場合（ステップＳＴ７４；ｎｏ）、処理はステップＳＴ７８に進む。
【0236】
ステップＴ７５において、メモリコントローラ３０は、第２候補算出準備処理の結果を適用して、読出し対象ページに対するホスト読出し処理を実行する。これにより、ステップＳＴ４４とは異なる補正量が適用されたホスト読出し処理が実行される。
【0237】
ステップＳＴ７６において、メモリコントローラ３０内のＥＣＣ回路３４は、ステップＳＴ７５において読み出されたデータに対してエラー訂正処理を実行する。これにより、読出しデータに含まれるエラーが訂正される。
【0238】
ステップＳＴ７７において、メモリコントローラ３０は、ステップＳＴ７６におけるエラー訂正処理が成功したか否かを判定する。ステップＳＴ７６におけるエラー訂正処理に成功した場合（ステップＳＴ７７；ｙｅｓ）、処理はステップＳＴ４７に進み、ステップＳＴ７６におけるエラー訂正処理に失敗した場合（ステップＳＴ７７；ｎｏ）、処理はステップＳＴ７８に進む。
【0239】
ステップＳＴ７８において、メモリコントローラ３０は、リトライ処理を実行する。リトライ処理は、例えば、エラー訂正処理に失敗したデータを回復するために、複数回の読出し処理を実行する処理である。リトライ処理では、当該複数回の読出し処理にそれぞれ異なる読出し電圧が使用されることによって読み出された複数の読出しデータに基づいて、軟判定復号などが実行され得る。
【0240】
ステップＳＴ４７において、メモリコントローラ３０は、エラー訂正後の読出しデータをホスト機器２に出力する。
【0241】
以上により、ホスト読出し処理が終了する。
【0242】
なお、図２３の例では、換算補正量の第１候補を適用してホスト読出し処理を実行した後、換算補正量の第２候補を適用してホスト読出し処理を実行する場合について説明したが、これに限られない。例えば、メモリコントローラ３０は、換算補正量の第１候補を適用したホスト読出し処理のエラー訂正の成否に関わらず、換算補正量の第１候補を適用したホスト読出し処理と、換算補正量の第２候補を適用したホスト読出し処理と、を両方実行してもよい。
【0243】
３．２ 第２候補算出準備処理
次に、第３実施形態に係るメモリシステムにおける第２候補算出準備処理のいくつかの例について、説明する。
次に、第３実施形態に係るメモリシステムにおける第２候補算出準備処理のいくつかの例について、説明する。
【0244】
３．２．１ 第１例（換算情報の変更）
まず、第２候補算出準備処理の第１例について説明する。第１例では、換算情報２２を第１候補から第２候補に変更することにより、エラービット数の低減が図られる。
まず、第２候補算出準備処理の第１例について説明する。第１例では、換算情報２２を第１候補から第２候補に変更することにより、エラービット数の低減が図られる。
【0245】
図２４は、第３実施形態に係るメモリシステムにおける第２候補算出準備処理の第１例を示すフローチャートである。
【0246】
図２４に示すように、ステップＳＴ８１において、メモリコントローラ３０は、代表インデックス情報２１Ａを参照し、第２候補算出準備処理対象セルユニットＣＵが属するグループＧｒの代表インデックスを取得する。
【0247】
ステップＳＴ８２において、メモリコントローラ３０は、ステップＳＴ８１において取得した代表インデックスをコードブック２３に基づいて伸張し、代表補正量を取得する。
【0248】
ステップＳＴ８３において、メモリコントローラ３０は、代表セルユニットＣＵ、及び第２候補算出準備処理対象セルユニットＣＵの各々を特定する情報と、代表補正量とを換算情報２２に入力し、出力として換算補正量を得る。ステップＳＴ８３で使用される換算情報２２は、換算情報の第１候補である。
【0249】
ステップＳＴ８４において、メモリコントローラ３０は、第２候補算出準備処理対象セルユニットＣＵに対して、ステップＳＴ８３において取得した換算補正量を適用したパトロール読出し処理を実行する。パトロール読出し処理は、第２実施形態の図１８のステップＳＴ１３におけるパトロール読出し処理と、読出し対象のセルユニットＣＵが異なる点を除いて同等の処理であるため、説明を省略する。
【0250】
ステップＳＴ８５において、メモリコントローラ３０内のＥＣＣ回路３４は、ステップＳＴ８４において取得された訂正前データに対してエラー検出処理を実行する。ＥＣＣ回路３４は、エラー検出処理によって特定されたエラー位置を含むエラー位置情報を生成し、読出し電圧補正用バッファメモリ６１に記憶させる。
【0251】
ステップＳＴ８６において、読出し電圧補正回路３７は、補正量算出処理を実行し、第２候補算出準備処理対象セルユニットＣＵについての新たな換算補正量を算出する。補正量算出処理は、第２実施形態の図１８のステップＳＴ１５における補正量算出処理と、読出し対象のセルユニットＣＵが異なる点を除いて同等の処理であるため、説明を省略する。
【0252】
ステップＳＴ８７において、メモリコントローラ３０は、第２候補算出準備処理対象セルユニットＣＵが属するグループＧｒの代表補正量と、ステップＳＴ８６において算出された新たな換算補正量と、に基づき、第２候補算出準備処理対象セルユニットＣＵが属するグループＧｒに適用される換算情報２２を換算情報の第２候補に設定する。
【0253】
以上のように動作することにより、第２候補算出準備処理が終了する。
【0254】
ステップＳＴ８７について補足すると、図２３のステップＳＴ７２においてエラービット数が閾値以上と判定されたように、換算情報の第１候補に基づく換算補正量は、第２候補算出準備処理対象セルユニットＣＵにとって適切な補正量ではない可能性がある。第１例によれば、メモリコントローラ３０は、換算情報の第１候補を、代表セルユニットＣＵにとって適切な代表補正量と、第２候補算出準備処理対象セルユニットＣＵにとって適切な新たな換算補正量と、のいずれにも整合する換算情報の第２候補に変更する。すなわち、換算情報の第２候補は、代表セルユニットＣＵ及び第２候補算出準備処理対象セルユニットＣＵの各々を特定する情報と、代表補正量とを入力として、新たな換算補正量を出力することができる。このため、第２候補算出準備処理を実行することにより、図２３のステップＳＴ７５において実行されるホスト読出し処理で読み出されるデータのエラービット数を低減することができる。
【0255】
３．２．２ 第２例（コードブックの変更）
次に、第２候補算出準備処理の第２例について説明する。第２例では、コードブック２３を変更することにより、エラービット数の低減が図られる。
次に、第２候補算出準備処理の第２例について説明する。第２例では、コードブック２３を変更することにより、エラービット数の低減が図られる。
【0256】
図２５は、第３実施形態に係るメモリシステムにおける第２候補算出準備処理の第２例を示すフローチャートである。
【0257】
図２５に示すように、ステップＳＴ８１～ＳＴ８６において、第２候補算出準備処理対象セルユニットＣＵに対してパトロール読出し処理及び補正量算出処理を実行し、新たな換算補正量を算出する。ステップＳＴ８１～ＳＴ８６については、図２４におけるステップＳＴ８１～ＳＴ８６と同等であるため、説明を省略する。なお、ステップＳＴ８２で使用されるコードブック２３は、コードブックの第１候補である。
【0258】
ステップＳＴ８７Ａにおいて、メモリコントローラ３０は、ステップＳＴ８３において算出された換算補正量と、ステップＳＴ８６において算出された新たな換算補正量と、に基づき、第２候補算出準備処理対象セルユニットＣＵが属するグループＧｒに適用されるコードブック２３をコードブックの第２候補に設定する。
【0259】
以上のように動作することにより、第２候補算出準備処理が終了する。
【0260】
ステップＳＴ８７Ａについて補足すると、換算補正量と新たな換算補正量との間に生じる差は、代表インデックスと代表補正量との間の変換誤差に起因する可能性がある。具体的には、例えば、換算補正量ΔＶＡと新たな換算補正量ΔＶＡとの差が顕著に大きい場合、当該差は、コードブックの第１候補におけるインデックス間の補正量ΔＶＡの刻み幅が大きいことに起因する代表補正量の変換誤差によって発生している可能性がある。第２例によれば、メモリコントローラ３０は、第２候補算出準備処理対象セルユニットＣＵにとって不適切な換算補正量と、第２候補算出準備処理対象セルユニットＣＵにとって適切な新たな換算補正量と、の差に基づいてコードブックの第２候補を設定する。すなわち、コードブックの第２候補は、ステップＳＴ８３における換算補正量と、ステップＳＴ８６における新たな換算補正量との間に有意な差が発生しない程度に、代表補正量と代表インデックスに関連づけられた補正量との間の変換誤差を小さくすることができる。このため、第２候補算出準備処理を実行することにより、図２３のステップＳＴ７５において実行されるホスト読出し処理で読み出されるデータのエラービット数を低減することが期待できる。
【0261】
３．２．３ 第３例（代表インデックスの変更）
次に、第２候補算出準備処理の第３例について説明する。第３例では、代表インデックス情報２１Ａ内の代表インデックスを変更することにより、エラービット数の低減が図られる。
次に、第２候補算出準備処理の第３例について説明する。第３例では、代表インデックス情報２１Ａ内の代表インデックスを変更することにより、エラービット数の低減が図られる。
【0262】
図２６は、第３実施形態に係るメモリシステムにおける第２候補算出準備処理の第３例を示すフローチャートである。
【0263】
図２６に示すように、ステップＳＴ８１～ＳＴ８６において、第２候補算出準備処理対象セルユニットＣＵに対してパトロール読出し処理及び補正量算出処理を実行し、新たな換算補正量を算出する。ステップＳＴ８１～ＳＴ８６については、図２４及び図２５におけるステップＳＴ８１～ＳＴ８６と同等であるため、説明を省略する。なお、ステップＳＴ８１で使用される代表インデックスは、代表インデックスの第１候補である。
【0264】
ステップＳＴ８７Ｂにおいて、メモリコントローラ３０は、第２候補算出準備処理対象セルユニットＣＵを代表セルユニットＣＵの第２候補とみなす。すなわち、メモリコントローラ３０は、ステップＳＴ８６において算出された新たな換算補正量を代表補正量の第２候補とみなし、当該新たな換算補正量を圧縮して代表インデックスの第２候補を取得する。取得された代表インデックスの第２候補は、第２候補算出準備処理対象セルユニットＣＵ（すなわち代表セルユニットＣＵの第２候補）に関連づけられて、代表インデックス情報２１Ａ内に記憶される。
【0265】
以上のように動作することにより、第２候補算出準備処理が終了する。
【0266】
ステップＳＴ８７Ｂについて補足すると、換算情報２２及びコードブック２３を変更しなくても、換算の起点となる代表インデックスを変更することによって、読出し対象ページにおける換算補正量の誤差を低減することができる場合がある。第３例によれば、メモリコントローラ３０は、新たな換算補正量が算出された第２候補算出準備処理対象セルユニットＣＵを、代表セルユニットＣＵの第２候補とみなす。これにより、図２３のステップＳＴ７５において実行されるホスト読出し処理の際に、ステップＳＴ４４において実行されるホスト読出し処理の際に適用された代表補正量と異なる、代表補正量の第２候補を用いることができる。このため、読出し対象ページから読み出されるデータのエラービット数を低減する可能性を高めることができる。
【0267】
３．３ 本実施形態に係る効果
第３実施形態によれば、メモリコントローラ３０は、ホスト読出し処理によって読み出されたデータのエラービット数が閾値以上の場合、第２候補算出準備処理の実行を予約する。第２候補算出準備処理を実行することにより、メモリコントローラ３０は、エラービット数が閾値以上となったホスト読出し処理に使用された換算情報２２、コードブック２３、及び代表セルユニットＣＵの少なくともいずれか１つを変更する。これにより、読出し対象ページからのホスト読出し処理に使用される換算補正量を、より適切な値に変更することができる。このため、エラー訂正処理が失敗する可能性を低減することができる。したがって、閾値電圧の変動に伴うメモリシステム１の性能の悪化を抑制することができる。
第３実施形態によれば、メモリコントローラ３０は、ホスト読出し処理によって読み出されたデータのエラービット数が閾値以上の場合、第２候補算出準備処理の実行を予約する。第２候補算出準備処理を実行することにより、メモリコントローラ３０は、エラービット数が閾値以上となったホスト読出し処理に使用された換算情報２２、コードブック２３、及び代表セルユニットＣＵの少なくともいずれか１つを変更する。これにより、読出し対象ページからのホスト読出し処理に使用される換算補正量を、より適切な値に変更することができる。このため、エラー訂正処理が失敗する可能性を低減することができる。したがって、閾値電圧の変動に伴うメモリシステム１の性能の悪化を抑制することができる。
【0268】
４． 変形例等
上述の第１実施形態乃至第３実施形態は、上述の例に限られず、種々の変形が適用可能である。
上述の第１実施形態乃至第３実施形態は、上述の例に限られず、種々の変形が適用可能である。
【0269】
４．１ 第１変形例
例えば、上述した第１実施形態乃至第３実施形態では、換算補正量の取得に際して換算情報２２に入力される代表補正量の数が１つである場合について説明したが、これに限られない。例えば、換算情報２２に入力される代表補正量の数が２つ以上であってもよい。
例えば、上述した第１実施形態乃至第３実施形態では、換算補正量の取得に際して換算情報２２に入力される代表補正量の数が１つである場合について説明したが、これに限られない。例えば、換算情報２２に入力される代表補正量の数が２つ以上であってもよい。
【0270】
【0271】
図２７に示すように、各グループＧｒには、代表セルユニットＣＵが２つ割り当てられていてもよい。図２７では、例えば、グループＧｒ１には、ストリングユニットＳＵ２及びワード線ＷＬ３の組に対応するセルユニットＣＵａと、ストリングユニットＳＵ１及びワード線ＷＬ４の組に対応するセルユニットＣＵｂと、の２つが代表セルユニットＣＵとして割り当てられる。
【0272】
この場合、グループＧｒ１に関するパトロール処理では、セルユニットＣＵａの代表補正量と、セルユニットＣＵｂの代表補正量とがそれぞれ算出され、代表補正量情報２１内に個別に記憶される。そして、グループＧｒ１に関するホスト読出し処理では、当該２つの代表補正量が換算情報２２に入力され、１つの換算補正量を出力する。
【0273】
これにより、換算補正量の算出精度をより高めることができる。
【0274】
４．２ 第２変形例
また、例えば、上述した第１実施形態乃至第３実施形態では、読出し電圧補正用バッファメモリ６１が、訂正前データ及びエラー位置情報を記憶する場合について説明したが、これに限られない。例えば、読出し電圧補正用バッファメモリ６１は、訂正前データに代えて、訂正後データを記憶してもよい。
また、例えば、上述した第１実施形態乃至第３実施形態では、読出し電圧補正用バッファメモリ６１が、訂正前データ及びエラー位置情報を記憶する場合について説明したが、これに限られない。例えば、読出し電圧補正用バッファメモリ６１は、訂正前データに代えて、訂正後データを記憶してもよい。
【0275】
【0276】
図２８に示すように、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理を実行することにより、それぞれエラー位置情報及び訂正後データを生成し、読出し電圧補正用バッファメモリ６１に記憶する。ＥＣＣ回路３４によるエラー訂正処理の後、訂正前データについては、読出し電圧補正用バッファメモリ６１に記憶されることなく、破棄される。
【0277】
データパターン生成回路６２は、例えば、カラムアドレスＣＡＤＤ１の訂正後データ“０１”が、上位ビットのエラーが訂正されたことによって生成されたことを認識する。これにより、データパターン生成回路６２は、カラムアドレスＣＡＤＤ１について、データパターン“１１０１”を生成する。以下同様に、データパターン生成回路６２は、カラムアドレスＣＡＤＤ２～ＣＡＤＤ４、ＣＡＤＤ６～ＣＡＤＤ９、ＣＡＤＤ１１～ＣＡＤＤ１４についてそれぞれ、データパターン“１１００”、“１１１０”、“０１１１”、“０１００”、“０１１０”、“００１１”、“０００１”、“００１０”、“１０１１”、“１００１”、及び“１０００”を生成する。
【0278】
以上のように、訂正前データに代えて訂正後データを用いた場合でも、訂正前データが使用される場合と同等のメモリサイズの読出し電圧補正用バッファメモリ６１によって、訂正前データが使用される場合と同等の補正量算出処理を実行することができる。
【0279】
４．３ その他
上述の第１実施形態乃至第３実施形態では、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能な場合について説明したが、これに限られず、３ビット、４ビット、又は５ビット以上のデータを記憶可能な場合についても、同様に適用可能である。なお、メモリセルトランジスタＭＴに記憶可能なデータのビット数がｎビットの場合、閾値電圧分布の数は、２＾ｎ個になる。このため、ビットカウンタ６４の数は、当該閾値電圧分布の数に応じて、（２＾ｎ－１）×２個設けられる。
上述の第１実施形態乃至第３実施形態では、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能な場合について説明したが、これに限られず、３ビット、４ビット、又は５ビット以上のデータを記憶可能な場合についても、同様に適用可能である。なお、メモリセルトランジスタＭＴに記憶可能なデータのビット数がｎビットの場合、閾値電圧分布の数は、２＾ｎ個になる。このため、ビットカウンタ６４の数は、当該閾値電圧分布の数に応じて、（２＾ｎ－１）×２個設けられる。
【0280】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0281】
１…メモリシステム、２…ホスト機器、１０…不揮発性メモリ、１１…入出力回路、１２…レジスタセット、１２Ａ…ステータスレジスタ、１２Ｂ…アドレスレジスタ、１２Ｃ…コマンドレジスタ、１３…ロジックコントローラ、１４…シーケンサ、１５…レディ／ビジー制御回路、１６…電圧生成回路、１７…メモリセルアレイ、１８…ロウデコーダモジュール、１９…センスアンプモジュール、２０…揮発性メモリ、２１…代表補正量情報、２１Ａ…代表インデックス情報、２２…換算情報、２３…コードブック、３０…メモリコントローラ、３１…プロセッサ、３２…バッファメモリ、３３…ホストインタフェース回路、３４…ＥＣＣ回路、３５…ＮＡＮＤインタフェース回路、３６…ＤＲＡＭインタフェース回路、３７…読出し電圧補正回路、４０…半導体基板、４１，４２，４３，４４，４５，４６，４７…導電体層、５０…コア膜、５１…半導体膜、５２…積層膜、５２ａ…トンネル絶縁膜、５２ｂ…電荷蓄積膜、５２ｃ…ブロック絶縁膜、５３…半導体部、６１…読出し電圧補正用バッファメモリ、６２…データパターン生成回路、６３…データパターンマッチ回路、６４…ビットカウンタ、６５…補正量算出回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
