特開 2022-51347 半導体記憶装置およびその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022051347

(43)【公開日】2022-03-31

(54)【発明の名称】半導体記憶装置およびその制御方法

(51)【国際特許分類】

   G11C 11/16 20060101AFI20220324BHJP

【ＦＩ】

G11C11/16 230

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2020157775

(22)【出願日】2020-09-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】初田 幸輔

(57)【要約】

【課題】信頼性の高い半導体記憶装置およびその制御方法を提供する。
【解決手段】半導体記憶装置は複数のメモリセルを備える。第１ノードは複数のメモリセル内の第１メモリセルから読み出した第１データを保持する。第２ノードは複数のメモリセル内の第１メモリセルの近傍の第２メモリセルから読み出した第２データを保持する。差動回路は第１ノードの電圧に応じた第１電流を流す第１電流経路と、第２ノードの電圧に応じた第２電流を流す第２電流経路とを有し、第１ノードと第２ノードとの電圧差に応じた出力信号を出力部から出力する。第１レジスタは出力信号をラッチして保持信号として出力する。第１オフセット部は第１電流経路に接続され、保持信号が第１論理のときに第１電流をオフセットさせる。第２オフセット部は第２電流経路に接続され、保持信号が第１論理とは逆論理の第２論理であるときに第２電流をオフセットさせる。
【選択図】図６

【特許請求の範囲】

【請求項1】

複数のメモリセルと、
前記複数のメモリセル内の第１メモリセルから読み出した第１データを保持する第１ノードと、
前記複数のメモリセル内の前記第１メモリセルの近傍の第２メモリセルから読み出した第２データを保持する第２ノードと、
前記第１ノードの電圧に応じた第１電流を流す第１電流経路と、前記第２ノードの電圧に応じた第２電流を流す第２電流経路とを有し、前記第１ノードと前記第２ノードとの電圧差に応じた出力信号を出力部から出力する差動回路と、
前記出力信号をラッチして保持信号として出力する第１レジスタと、
前記第１電流経路に接続され、前記保持信号が第１論理のときに前記第１電流をオフセットさせる第１オフセット部と、
前記第２電流経路に接続され、前記保持信号が前記第１論理とは逆論理の第２論理であるときに前記第２電流をオフセットさせる第２オフセット部と、を備えた半導体記憶装置。

【請求項2】

前記差動回路は、
前記第１電流経路に設けられ、ゲートが前記第２電流経路に接続された第１トランジスタと、
前記第２電流経路に設けられ、ゲートが前記第１電流経路および前記出力部に接続された第２トランジスタとを備える、請求項１に記載の半導体記憶装置。

【請求項3】

前記第１データは、前記第２データの読出し以前に読み出されたデータである、請求項１または請求項２に記載の半導体記憶装置。

【請求項4】

前記保持信号が第１論理である場合、前記第１オフセット部が第１オフセット電流を流して前記第２トランジスタのゲート電圧をシフトさせ、
前記保持信号が第２論理である場合、前記第２オフセット部が第２オフセット電流を流して前記第１トランジスタのゲート電圧をシフトさせる、請求項２または請求項３に記載の半導体記憶装置。

【請求項5】

前記第１オフセット部は、ゲートに第１シフト電圧が印加されているときに前記第１オフセット電流を流す第１オフセットトランジスタを含み、
前記第２オフセット部は、ゲートに第２シフト電圧が印加されているときに前記第２オフセット電流を流す第２オフセットトランジスタを含む、請求項４に記載の半導体記憶装置。

【請求項6】

前記オフセット電流は、前記第１または第２データが前記第１論理であるときの前記第１または第２電流経路に流れる電流と、前記第１または第２データが前記第２論理であるときに前記第１または第２電流経路に流れる電流との間の電流である、請求項４または請求項５に記載の半導体記憶装置。

【請求項7】

前記複数のメモリセルのうち最初の読出し対象であるメモリセルには、既知の初期データが格納されている、請求項１から請求項６のいずれか一項に記載の半導体記憶装置。

【請求項8】

前記第１ノードに接続され前記第１データを保持する第１キャパシタと、
前記第２ノードに接続され前記第２データを保持する第２キャパシタとをさらに備えた、請求項１から請求項７のいずれか一項に記載の半導体記憶装置。

【請求項9】

複数のメモリセルと、第１ノードと第２ノードとの電圧差を出力信号として出力する差動回路と、前記出力信号をラッチして保持信号として出力する第１レジスタと、前記差動回路の第１電流経路に第１オフセット電流を流す第１オフセット部と、前記差動回路の第２電流経路に第２オフセット電流を流す第２オフセット部とを備えた半導体記憶装置の制御方法であって、
前記複数のメモリセル内の第１メモリセルから読み出した第１データを前記第１ノードに保持し、
前記第１レジスタが前記第１データに基づく前記保持信号を出力し、
前記複数のメモリセル内の前記第１メモリセルの近傍の第２メモリセルから読み出した第２データを前記第２ノードに保持し、
前記保持信号が第１論理の場合、前記第１電流経路に前記第１オフセット電流を流し、前記保持信号が前記第１論理とは逆論理の第２論理である場合、前記第２電流経路に前記第２オフセット電流を流し、
前記第１ノードと前記第２ノードとの電圧差を前記出力信号として出力することを具備する、半導体記憶装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置およびその制御方法に関する。

【背景技術】

【0002】

ＭＲＡＭ（Magnetoresistive Random Access Memory）は、ビット線とワード線との交点に対応してメモリセルが設けられた積層型のメモリセルアレイを有する場合がある。積層型の場合、メモリセルの位置によって配線抵抗やメモリセルの特性が異なり、同一参照電圧によってデータを読み出すと、データの論理を誤って検出するおそれがある。これに対して、メモリセルの位置に依存して参照電圧を調整したり、自己参照方式を用いたりすることが提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１６３７２８号公報

【特許文献2】特開２０１９－１６４８７２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

信頼性の高い半導体記憶装置およびその制御方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体記憶装置は、複数のメモリセルを備える。第１ノードは、複数のメモリセル内の第１メモリセルから読み出した第１データを保持する。第２ノードは、複数のメモリセル内の第１メモリセルの近傍の第２メモリセルから読み出した第２データを保持する。差動回路は、第１ノードの電圧に応じた第１電流を流す第１電流経路と、第２ノードの電圧に応じた第２電流を流す第２電流経路とを有し、第１ノードと第２ノードとの電圧差に応じた出力信号を出力部から出力する。第１レジスタは、出力信号をラッチして保持信号として出力する。第１オフセット部は、第１電流経路に接続され、保持信号が第１論理のときに第１電流をオフセットさせる。第２オフセット部は、第２電流経路に接続され、保持信号が第１論理とは逆論理の第２論理であるときに第２電流をオフセットさせる。

【図面の簡単な説明】

【0006】

【図1】第１実施形態による半導体記憶装置の構成例を示すブロック図。

【図2】メモリセルアレイの構成例を示す回路図。

【図3】メモリセルの説明図。

【図4】第１実施形態に係るセンスアンプ／ライトドライバのうちセンス回路の構成例を示すブロック図。

【図5】プリアンプの構成例を示す回路図。

【図6】センスアンプの構成例を示す回路図。

【図7】プリアンプおよびセンスアンプの読み出し動作の一例を示すタイミング図。

【図8】読み出し動作の一例を示す概念図。

【図9】読み出し動作の一例を示す概念図。

【図10】メモリセルの読み出し順を示す概念図。

【図11】読み出し動作の他の例を示す概念図。

【図12】読み出し動作の他の例を示す概念図。

【図13】第２実施形態によるプリアンプおよびセンスアンプの読み出し動作の一例を示すタイミング図。

【図14】第３実施形態によるプリアンプの構成例を示す回路図。

【図15】第３実施形態によるセンスアンプの構成例を示す回路図。

【図16】第３実施形態によるプリアンプおよびセンスアンプの読み出し動作の一例を示すタイミング図。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１実施形態）
図１は、第１実施形態による半導体記憶装置の構成例を示すブロック図である。図２は、メモリセルアレイの構成例を示す回路図である。半導体記憶装置は、特に限定しないが、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）等のメモリでよい。以下の実施形態では、半導体記憶装置としてのメモリシステム１は、ＭＲＡＭであるとして説明する。

【0009】

半導体記憶装置としてのメモリシステム１は、メモリデバイス１０と、メモリコントローラ２０とを備えている。

【0010】

メモリコントローラ２０は、パーソナルコンピュータ等のホスト(外部機器)２から命令を受けて、メモリデバイス１０からデータを読み出したり、メモリデバイス１０にデータを書き込む。メモリコントローラ２０は、ホストインタフェース２１と、データバッファ２２と、レジスタ２３と、ＣＰＵ（Central Processing Unit）２４と、デバイスインタフェース２５と、ＥＣＣ（Error Correcting Code）回路２６と、を備えている。

【0011】

ホストインタフェース２１は、ホスト２と接続されている。ホストインタフェース２１を介して、ホスト２とメモリシステム１との間でデータの送受信等が行われる。

【0012】

データバッファ２２は、ホストインタフェース２１に接続される。データバッファ２２は、ホストインタフェース２１を介してホスト２からメモリシステム１に送信されたデータを受け取り、これを一時的に記憶する。また、データバッファ２２は、メモリシステム１からホストインタフェース２１を介してホスト２へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでも、不揮発性のメモリでもよい。

【0013】

レジスタ２３は、例えば揮発性のメモリであり、ＣＰＵ２４により実行される設定情報、コマンド、及びステータスなどを記憶する。レジスタ２３は、揮発性のメモリでも、不揮発性のメモリでもよい。

【0014】

ＣＰＵ２４は、メモリシステム１の全体の動作を司る。ＣＰＵ２４は、例えばホスト２から受けたコマンドに従ってメモリデバイス１０に対する所定の処理を実行する。

【0015】

デバイスインタフェース２５は、メモリコントローラ２０と、メモリデバイス１０との間で各種信号などの送受信を行う。

【0016】

ＥＣＣ回路２６は、データバッファ２２を介して、ホスト２から受信した書き込みデータを受信する。ＥＣＣ回路２６は、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書き込みデータを、例えばデータバッファ２２、またはデバイスインタフェース２５に供給する。

【0017】

また、ＥＣＣ回路２６は、デバイスインタフェース２５を介してメモリデバイス１０から供給されたデータを受信する。当該データは、メモリセルアレイ１１のメモリセルに記憶されているデータである。ＥＣＣ回路２６は、メモリデバイス１０から受信したデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受信したデータにエラーが存在すると判定する場合、受信したデータに対してエラー訂正符号を用いてエラー訂正処理を行う。そして、ＥＣＣ回路２６は、エラー訂正処理したデータを、例えばデータバッファ２２、デバイスインタフェース２５等に供給する。

【0018】

メモリデバイス１０は、メモリセルアレイ１１と、センスアンプ／ライトドライバ１２と、カラムデコーダ１３と、ワード線ドライバ１４、ロウデコーダ１５と、ＩＯ回路１６と、コントローラ１７と、コマンドアドレス入力回路１８と、を備えている。

【0019】

コマンドアドレス入力回路１８には、メモリコントローラ２０から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１８は、コマンドアドレス信号ＣＡをコントローラ１７に転送する。

【0020】

コントローラ１７は、コマンドとアドレスとを識別する。コントローラ１７は、メモリデバイス１０を制御する。

【0021】

メモリセルアレイ１１は、図２に示すように、例えば、ＭＲＡＭであり、複数のメモリセルＭＣが二次元配置または三次元配置されている。各メモリセルＭＣは、例えば、磁気抵抗変化型メモリセルまたは抵抗変化型メモリセルである。実施形態では、各メモリセルＭＣとしての磁気抵抗変化型メモリセルは、記憶素子としてＭＴＪ（Magnetic Tunnel Junction）素子３０および選択トランジスタ３１を含む。ＭＴＪ素子３０は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。選択トランジスタ３１は、ＭＴＪ素子３０に対応して設けられ、該対応するＭＴＪ素子３０に電流を流すときに導通状態となるように構成されている。なお、ＭＴＪ素子を抵抗変化素子もしくは磁気抵抗効果素子と記載してもよい。

【0022】

図２に示すように、複数のワード線ＷＬはロウ方向に延伸し、複数のビット線ＢＬはカラム方向に延伸している。ワード線ＷＬ及びビット線ＢＬは、互いに交差するように配線されている。隣接するビット線ＢＬはソース線ＳＬと対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬまたはソース線ＳＬとの交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子３０および選択トランジスタ３１は、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。選択トランジスタ３１のゲートはワード線ＷＬに接続されている。

【0023】

ワード線ドライバ１４は、少なくともメモリセルアレイ１１の一辺に沿って配置される。また、ワード線ドライバ１４は、データ読み出しまたはデータ書き込みの際にワード線ＷＬに電圧を印加するように構成されている。

【0024】

ロウデコーダ１５は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。より具体的には、ロウデコーダ１５はデコードしたロウアドレスを、ワード線ドライバ１４に供給する。それにより、ワード線ドライバ１４は、選択ワード線ＷＬに電圧を印加することができる。

【0025】

カラムデコーダ１３は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。カラムデコーダ１３は、デコードしたカラムアドレスをセンスアンプ／ライトドライバ１２に供給する。

【0026】

センスアンプ／ライトドライバ１２は、センスアンプ及びライトドライバを備えている。センスアンプ／ライトドライバ１２は、少なくともメモリセルアレイ１１の一辺に沿って配置されている。センスアンプは、グローバルビット線ＧＢＬを介してビット線ＢＬに接続され、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルＭＣに記憶されたデータを読み出す。ライトドライバは、グローバルビット線ＧＢＬを介してビット線ＢＬに、またはグローバルソース線ＧＳＬを介してソース線ＳＬに接続される。そして、ライトドライバは、選択メモリセルＭＣにデータを書き込む際、選択ワード線ＷＬに接続された選択メモリセルＭＣに電流を流す。

【0027】

また、センスアンプ／ライトドライバ１２は、図示しないページバッファを備えている。ページバッファは、例えば揮発性のメモリであり、センスアンプによって読み出されたデータ、またはＩＯ回路１６を介して転送された書き込みデータを記憶する。

【0028】

センスアンプ／ライトドライバ１２とデータ線ＤＱとの間のデータの授受は、ＩＯ回路１６を介して行われる。

【0029】

図２に示すように、メモリセルアレイ１１は、二次元配置または三次元配置された複数のメモリセルＭＣを含む。メモリセルアレイ１１は、複数のワード線ＷＬ０～ＷＬｉ（ｉは１以上の整数）、複数のビット線ＢＬ０～ＢＬｊ、および、複数のソース線ＳＬ０～ＳＬｊ（ｊは１以上の整数）有する。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬまたはソース線ＳＬとの交点に対応して設けられている。即ち、メモリセルアレイ１１は、積層型のメモリセルアレイとなっている。

【0030】

メモリセルＭＣは、ＭＴＪ素子３０、及び選択トランジスタ３１から構成される。選択トランジスタ３１は、例えばＮ型ＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）から構成される。

【0031】

ＭＴＪ素子３０の一端は、ビット線ＢＬに接続され、他端は選択トランジスタ３１のドレインに接続される。選択トランジスタ３１のゲートは、ワード線ＷＬに接続され、ソースはソース線ＳＬに接続される。
図３は、メモリセルＭＣの説明図である。

【0032】

ＴＭＲ（Tunneling Magnetoresistance）効果を利用したＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとを含む積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態を“０”データと定義し、高抵抗状態を“１”データと定義すれば、ＭＴＪ素子３０に１ビットデータを記録することができる。もちろん、低抵抗状態を“１”データと定義し、高抵抗状態を“０”データと定義してもよい。

【0033】

例えば、ＭＴＪ素子３０は、固定層（ピン層）Ｐ、トンネルバリア層Ｂ、記録層（フリー層）Ｆを順次積層して構成される。ピン層Ｐは、磁化配列の向きが固定されている層であり、フリー層Ｆは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。ピン層Ｐおよびフリー層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜で構成されている。

【0034】

フリー層Ｆには、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）あるいはホウ化鉄（ＦｅＢ）等が用いられてもよい。ピン層Ｐには、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、あるいはコバルトパラジウム（ＣｏＰｄ）等が用いられてもよい。トンネルバリア層Ｂは、非磁性材料からなり、非磁性金属、非磁性半導体、絶縁体等を用いることができる。トンネルバリア層Ｂには、例えば、酸化マグネシウム（ＭｇＯ）、あるいは酸化アルミニウム（Ａｌ２Ｏ３）等が用いられてもよい。

【0035】

書き込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（”１”データ）となる。このような書き込み動作を“１”書き込み動作としてもよい。書き込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（”０”データ）となる。このような書き込み動作を”０”書き込み動作としてもよい。このように、ＭＴＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。

【0036】

図４は、第１実施形態に係るセンスアンプ／ライトドライバ１２のうちセンス回路１００の構成例を示すブロック図である。

【0037】

センス回路１００は、ビット線（グローバルビット線）毎に設けられている。各センス回路１００は、プリアンプ１１０及びセンスアンプ（ＳＡ）１２０を備えている。プリアンプ１１０は、ビット線を介してメモリセルＭＣに電流（セル電流）を供給し、セル電流に基づく電圧Ｖ１ｓｔ及びＶ２ｎｄを記憶する。センスアンプ１２０は、プリアンプ１１０に記憶された電圧Ｖ１ｓｔ及びＶ２ｎｄに基づいて、データ（ＤＯ、ＤＯＢ）を判定する。

【0038】

図５は、プリアンプ１１０の構成例を示す回路図である。

【0039】

プリアンプ１１０は、ＰＭＯＳトランジスタＭ２９、Ｍ３０、Ｍ３１、Ｍ３４、ＮＭＯＳトランジスタＭ６、Ｍ７、Ｍ３２、Ｍ３３、Ｍ３５、及び容量Ｃ３、Ｃ４を備えている。

【0040】

トランジスタＭ２９の一端は電源電圧ＶＤＤが印加され、他端及びゲート電極はノードＮ１５に接続される。トランジスタＭ３０の一端は電源電圧ＶＤＤが印加され、他端はノードＮ１６に接続され、ゲート電極はノードＮ１５に接続される。トランジスタＭ２９、Ｍ３０は、カレントミラー回路を構成する。

【0041】

トランジスタＭ６の一端はノードＮ１に接続され、他端はノードＮ４に接続され、ゲート電極は信号Ｖｃｌａｍｐを受ける。

【0042】

トランジスタＭ７の一端はノードＮ４に接続され、他端はビット線（グローバルビット線）に接続され、ゲート電極はリードイネーブル信号ＲＥＮを受ける。

【0043】

トランジスタＭ３１、Ｍ３２の一端はノードＮ１６に接続され、他端はノードＮ１７に接続されている。トランジスタＭ３１、Ｍ３２のゲート電極は、それぞれ信号ＳＷ１Ｂ、ＳＷ１Ｐを受ける。トランジスタＭ３１、Ｍ３２は一つのＣＭＯＳ（Complementary MOS）スイッチとして機能する。トランジスタＭ３１、Ｍ３２は、スイッチＭ３１、Ｍ３２とも呼ぶ。

【0044】

トランジスタＭ３３の一端はノードＮ１６に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極はノードＮ１７に接続される。

【0045】

容量Ｃ３は、一端がノードＮ１７に接続され、他端は接地電圧源ＶＳＳに接続される。

【0046】

トランジスタＭ３４、Ｍ３５の一端は、ノードＮ１６に接続され、他端はノードＮ１８に接続されている。トランジスタＭ３４、Ｍ３５のゲート電極はそれぞれ信号ＳＷ２Ｂ、ＳＷ２Ｐを受ける。トランジスタＭ３４、Ｍ３５は一つのＣＭＯＳスイッチとして機能する。トランジスタＭ３４、Ｍ３５は、スイッチＭ３４、Ｍ３５とも呼ぶ。

【0047】

容量Ｃ４は、一端がノードＮ１８に接続され、他端は接地電圧源ＶＳＳに接続される。

【0048】

ノードＮ１７の電圧はＶ１ｓｔとしてセンスアンプ１２０に供給される。電圧Ｖ１ｓｔは、スイッチＭ３１、Ｍ３２を介して容量Ｃ３に伝達される。容量Ｃ３は、ノードＮ１７の電圧を電圧Ｖ１ｓｔに保持することができる。ノードＮ１８の電圧はＶ２ｎｄとしてセンスアンプ１２０に供給される。電圧Ｖ２ｎｓは、スイッチＭ３４、Ｍ３５を介して容量Ｃ４に伝達される。容量Ｃ４は、ノードＮ１８の電圧を電圧Ｖ２ｎｄに保持することができる。

【0049】

図６は、センスアンプ１２０の構成例を示す回路図である。

【0050】

センスアンプ１２０は、ＰＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、ＮＭＯＳトランジスタＭ１４、Ｍ１５、Ｍ１６、Ｍ１７、Ｍ１８、Ｍ１９、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５を備えている。センスアンプ１２０は、レジスタＲＥＧ１と、インバータＩＮＶ１、ＩＮＶ２とをさらに備えている。

【0051】

トランジスタＭ８の一端は電源電圧ＶＤＤが印加され、他端はノードＮ５に接続され、ゲート電極は信号ＬＡＴＰＢを受ける。

【0052】

トランジスタＭ９の一端はノードＮ５に接続され、他端はノードＮ６に接続され、ゲート電極はノードＮ７に接続される。第１トランジスタとしてのトランジスタＭ９は、電流経路ＣＰ１に設けられ、ゲートが電流経路ＣＰ２のノードＮ７に接続されている。

【0053】

トランジスタＭ１０の一端はノードＮ５に接続され、他端はノードＮ７に接続され、ゲート電極はノードＮ６に接続される。第２トランジスタとしてのトランジスタＭ１０は、電流経路ＣＰ２に設けられ、ゲートが電流経路ＣＰ１のノードＮ６に接続されている。

【0054】

トランジスタＭ１１の一端はノードＮ６に接続され、他端はノードＮ７に接続され、ゲート電極は信号ＳＥＮを受ける。

【0055】

トランジスタＭ１２の一端は電源電圧ＶＤＤが印加され、他端はノードＮ６に接続され、ゲート電極は信号ＳＥＮを受ける。

【0056】

トランジスタＭ１３の一端は電源電圧ＶＤＤが印加され、他端はノードＮ６に接続され、ゲート電極は信号ＳＥＮを受ける。

【0057】

トランジスタＭ１４の一端はノードＮ６に接続され、他端はノードＮ８に接続され、ゲート電極はノードＮ７に接続される。第１トランジスタとしてのトランジスタＭ１４は、電流経路ＣＰ１に設けられ、ゲートが電流経路ＣＰ２のノードＮ７に接続されている。

【0058】

トランジスタＭ１５の一端はノードＮ８に接続され、他端はノードＮ１１に接続され、ゲート電極はノードＮ１０を介して信号ＳＥＮ２を受ける。

【0059】

トランジスタＭ１６の一端はノードＮ８に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＬＡＴＮを受ける。

【0060】

トランジスタＭ１７の一端はノードＮ７に接続され、他端はノードＮ９に接続され、ゲート電極はノードＮ６に接続される。第２トランジスタとしてのトランジスタＭ１７は、電流経路ＣＰ２に設けられ、ゲートが電流経路ＣＰ１のノードＮ６に接続されている。

【0061】

トランジスタＭ１８の一端はノードＮ９に接続され、他端はノードＮ１３に接続され、ゲート電極はノードＮ１０を介して信号ＳＥＮ２を受ける。

【0062】

トランジスタＭ１９の一端はノードＮ９に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＬＡＴＮを受ける。

【0063】

トランジスタＭ２０の一端はノードＮ１１に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号Ｖ１ｓｔを受ける。

【0064】

トランジスタＭ２１の一端はノードＮ１１に接続され、他端はノードＮ１２に接続され、ゲート電極は信号ＳＨＦＴＤＯを受ける。

【0065】

トランジスタＭ２２の一端はノードＮ１２に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極はシフト電圧ＶＳＨＦＴ１を受ける。

【0066】

トランジスタＭ２３の一端はノードＮ１３に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号Ｖ２ｎｄを受ける。

【0067】

トランジスタＭ２４の一端はノードＮ１３に接続され、他端はノードＮ１４に接続され、ゲート電極は信号ＳＨＦＴＤＯＢを受ける。

【0068】

トランジスタＭ２５の一端はノードＮ１４に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極はシフト電圧ＶＳＨＦＴ２を受ける。

【0069】

このようなセンスアンプ１２０において、トランジスタＭ９、Ｍ１４、Ｍ１５、Ｍ２０は、電流経路ＣＰ１を構成する。トランジスタＭ１０、Ｍ１７、Ｍ１８、Ｍ２３は、電流経路ＣＰ２を構成する。電流経路ＣＰ１のトランジスタＭ９、Ｍ１４のゲートは、電流経路ＣＰ２のノードＮ７に共通に接続されており、電流経路ＣＰ２のトランジスタＭ１０、Ｍ１７のゲートは、電流経路ＣＰ１のノード６に共通に接続されている。ノードＮ６は、トランジスタＭ９とＭ１４との間のノードであり、ノードＮ７は、トランジスタＭ１０とＭ１７との間のノードである。即ち、トランジスタＭ９、Ｍ１３のゲートとトランジスタＭ１０、Ｍ１７のゲートとがクロスカップリングされている。これにより、センスアンプ１２０は差動増幅回路として機能することができる。電流経路ＣＰ１は、ノードＮ１７の電圧Ｖ１ｓｔに応じた電流Ｉ１ｓｔを流す。電流経路ＣＰ２は、ノードＮ１８の電圧Ｖ２ｎｄに応じた電流Ｉ２ｎｄを流す。センスアンプ１２０は、ノードＮ１７とノードＮ１８との電圧差に応じた出力信号ＤＯを出力部から出力する。尚、センスアンプ１２０が差動増幅回路として機能する際には、信号ＳＥＮがハイレベルとなっており、トランジスタＭ１１～Ｍ１３がオフになっている必要がある。

【0070】

トランジスタＭ２１、Ｍ２２は、電流経路ＣＰ１に接続されたオフセット部ＯＦＳ１を構成する。オフセット部ＯＦＳ１は、トランジスタＭ１５とＭ２０との間のノードＮ１１から分岐しており、シフト電圧（第１シフト電圧）ＶＳＨＦＴ１に従ったオフセット電流Ｉｏｆｓ１を流すことができる。第１オフセットトランジスタとしてのトランジスタＭ２２は、ゲートにシフト電圧ＶＳＨＦＴ１が印加されているときにオフセット電流Ｉｏｆｓ１を流す。また、オフセット部ＯＦＳ１において、トランジスタＭ２１がオンしているときに、トランジスタＭ２２がオフセット電流Ｉｏｆｓ１を流すことができる。

【0071】

トランジスタＭ２４、Ｍ２５は、電流経路ＣＰ２に接続されたオフセット部ＯＦＳ２を構成する。オフセット部ＯＦＳ２は、トランジスタＭ１８とＭ２３との間のノードＮ１３から分岐しており、シフト電圧（第２シフト電圧）ＶＳＨＦＴ２に従ったオフセット電流Ｉｏｆｓ２を流すことができる。第２オフセットトランジスタとしてのトランジスタＭ２５は、ゲートにシフト電圧ＶＳＨＦＴ２が印加されているときにオフセット電流Ｉｏｆｓ２を流す。また、オフセット部ＯＦＳ２において、トランジスタＭ２４がオンしているときに、トランジスタＭ２５がオフセット電流Ｉｏｆｓ２を流すことができる。

【0072】

シフト電圧ＶＳＨＦＴ１、ＶＳＨＦＴ２は、トランジスタＭ２２またはＭ２５に所定のオフセット電流Ｉｏｆｓ１、Ｉｏｆｓ２を流すようにトランジスタＭ２２、Ｍ２５の導通状態を制御する。トランジスタＭ２２がオフセット電流Ｉｏｆｓ１を流すと、電流経路ＣＰ１に流れる電流Ｉ１ｓｔがオフセット電流Ｉｏｆｓ１の分だけ増加する。即ち、電流経路ＣＰ１に流れる電流がＩ１ｓｔ＋Ｉｏｆｓ１になる。これは、電圧Ｖ１ｓｔが高電圧側にシフトすることと見かけ上、同様のことを意味する。一方、トランジスタＭ２５がオフセット電流Ｉｏｆｓ２を流すと、電流経路ＣＰ２に流れる電流Ｉ２ｎｄがオフセット電流Ｉｏｆｓ２の分だけ増加する。即ち、電流経路ＣＰ２に流れる電流がＩ２ｎｄ＋Ｉｏｆｓ２になる。これは、電圧Ｖ２ｎｄが高電圧側にシフトすることと見かけ上、同様のことを意味する。つまり、オフセット電流Ｉｏｆｓ１を流すことにより、電圧Ｖ１ｓｔが、オフセット電流Ｉｏｆｓ１に対応するオフセット電圧Ｖｏｆｓ１だけ上昇したものとみなすことができる。オフセット電流Ｉｏｆｓ２を流すことにより、電圧Ｖ２ｎｄが、オフセット電流Ｉｏｆｓ２に対応するオフセット電圧Ｖｏｆｓ２だけ上昇したものとみなすことができる。

【0073】

オフセット電流Ｉｏｆｓ１、Ｉｏｆｓ２に対応する電圧Ｖ１ｓｔ、Ｖ２ｎｄのシフト量）がオフセット電圧Ｖｏｆｓ１、Ｖｏｆｓ２となる。オフセット電流Ｉｏｆｓ１は、データ“０”のときに電流経路ＣＰ１に流れる電流と、データ“１”のときに電流経路ＣＰ１に流れる電流との間の任意の電流（例えば、略中間電流）である。オフセット電流Ｉｏｆｓ２は、データ“０”のときに電流経路ＣＰ２に流れる電流と、データ“１”のときに電流経路ＣＰ２に流れる電流との間の任意の電流（例えば、略中間電流）である。オフセット電圧Ｖｏｆｓ１は、データ“０”のときのノードＮ１７（図５参照）の電圧Ｖ１ｓｔと、データ“１”のときのノードＮ１７の電圧Ｖ１ｓｔとの間の任意の電圧（略中間電圧）でよい。オフセット電圧Ｖｏｆｓ２は、データ“０”のときのノードＮ１８の電圧Ｖ２ｎｄと、データ“１”のときのノードＮ１８の電圧Ｖ２ｎｄとの間の任意の電圧（略中間電圧）でよい。シフト電圧ＶＳＨＦＴ１、ＶＳＨＦＴ２は、トランジスタＭ２２、Ｍ２５がオフセット電流Ｉｏｆｓ１、Ｉｏｆｓ２を流し、電圧Ｖ１ｓｔ、Ｖ２ｎｄをオフセット電圧Ｖｏｆｓ１、Ｖｏｆｓ２だけシフトさせるように設定される。オフセット電圧Ｖｏｆｓ１、Ｖｏｆｓ２は、ともに、データ“０”とデータ“１”との略中間電圧であり、互いにほぼ等しい電圧であってもよい。また、シフト電圧ＶＳＨＦＴ１は、データ“０”のときに電流経路ＣＰ１に流れる電流と、データ“１”のときに電流経路ＣＰ１に流れる電流との差分の電流以下（例えば、約半分の電流）をトランジスタＭ２２に流すゲート電圧でもよい。オフセット電圧Ｖｏｆｓ２は、データ“０”のときに電流経路ＣＰ２に流れる電流と、データ“１”のときに電流経路ＣＰ２に流れる電流との差分の電流以下（例えば、約半分の電流）をトランジスタＭ２５が流す電圧でもよい。

【0074】

センスアンプ１２０において、ノードＮ６、Ｎ７には、電流経路ＣＰ１、ＣＰ２に流れる電流Ｉ１ｓｔ（またはＩ１ｓｔ＋Ｉｏｆｓ１）、電流Ｉ２ｎｄ（またはＩ２ｎｄ＋Ｉｏｆｓ２）によって電圧差が生じる。ノードＮ６、Ｎ７の電圧差は、クロスカップリングされたトランジスタＭ９、Ｍ１４およびトランジスタＭ１０、Ｍ１７によって大きく発展される。これにより、ノードＮ６、Ｎ７の電圧差は、互いに相補の論理レベルの電圧差となる。ノードＮ６の電圧は出力信号ＤＯとして図１のＩＯ回路１６に供給される。ノードＮ７の電圧は出力信号ＤＯの反転出力信号ＤＯＢとして図１のＩＯ回路１６に供給される。また、出力信号ＤＯは、レジスタＲＥＧ１に入力され、ラッチ信号ＤＬＡＴのタイミングでレジスタＲＥＧ１においてラッチされる。

【0075】

第１レジスタとしてのレジスタＲＥＧ１は、ノードＮ６に接続された入力部と、インバータＩＮＶ１に接続された出力部と、ラッチ信号ＤＬＡＴを入力するクロック入力部とを備えている。レジスタＲＥＧ１は、例えば、ラッチ信号ＤＬＡＴがハイレベルに立ち上がったタイミングで出力信号ＤＯをラッチして保持信号ＤＯ＿ＰＲＥＶとして出力する。

【0076】

インバータＩＮＶ１は、レジスタＲＥＧ１とトランジスタＭ２１のゲートとの間に接続されている。インバータＩＮＶ１は、レジスタＲＥＧ１からの保持信号ＤＯ＿ＰＲＥＶを反転させたオフセット信号ＳＨＩＦＴＤＯをトランジスタＭ２１のゲートに与える。

【0077】

インバータＩＮＶ２は、インバータＩＮＶ１の出力とトランジスタＭ２４のゲートとの間に接続されている。インバータＩＮＶ２は、インバータＩＮＶ１からのオフセット信号ＳＨＩＦＴＤＯを反転させたオフセット信号ＳＨＩＦＴＤＯＢをトランジスタＭ２４のゲートに与える。

【0078】

これにより、レジスタＲＥＧ１でラッチされた保持信号ＤＯ＿ＰＲＥＶによって、トランジスタＭ２１またはＭ２４のいずれか一方がオンになり、他方がオフになる。トランジスタＭ２１がオンになると、オフセット電流は電流経路ＣＰ１に流れる。この場合、上述のとおり、電圧Ｖ１ｓｔをオフセット電圧Ｖｏｆｓだけ上昇させることと等価である。トランジスタＭ２４がオンになると、オフセット電流は、電流経路ＣＰ２に流れる。この場合、電圧Ｖ２ｎｄをオフセット電圧Ｖｏｆｓだけ上昇させることと等価である。オフセット電圧Ｖｏｆｓは、データ“０”とデータ“１”との略中間電圧であるので、電圧Ｖ１ｓｔまたはＶ２ｎｄをオフセット電圧Ｖｏｆｓだけシフトさせることによって、電圧Ｖ１ｓｔまたはＶ２ｎｄを、データ“０”とデータ“１”との略中間電圧に設定することができる。あるいは、ほぼ同レベルの電圧Ｖ１ｓｔまたはＶ２ｎｄのいずれか一方を高電圧側へシフトさせることができる。よって、オフセット電圧Ｖｏｆｓだけシフトした後、電圧Ｖ１ｓｔ、Ｖ２ｎｄの一方を参照電圧として用いて他方の電圧を検出することができる。

【0079】

例えば、或る読出し動作で検出されたデータが電圧Ｖ１ｓｔとしてノードＮ１７に保持されており、次の読出し動作で検出されたデータは電圧Ｖ２ｎｄとしてノードＮ１８に保持される。この時点で、電圧Ｖ１ｓｔは、保持信号ＤＯ＿ＰＲＥＶとして出力されており、電圧Ｖ１ｓｔの電圧レベルによって、オフセット部ＯＦＳ１、ＯＦＳ２の一方がオフセット電流Ｉｏｆｓ１またはＩｏｆｓ２のいずれかを流す。

【0080】

電圧Ｖ１ｓｔがロウレベルであり、保持信号ＤＯ＿ＰＲＥＶがロウレベルである場合、トランジスタＭ２１がオンになり、オフセット部ＯＦＳ１が電流経路ＣＰ１にオフセット電流Ｉｏｆｓ１を流す。一方、電圧Ｖ１ｓｔがハイレベルであり、保持信号ＤＯ＿ＰＲＥＶがハイレベルである場合、トランジスタＭ２４がオンになり、オフセット部ＯＦＳ２が電流経路ＣＰ２にオフセット電流Ｉｏｆｓ２を流す。

【0081】

このように、センスアンプ１２０は、前回の読出しデータの論理（電圧Ｖ１ｓｔの電圧レベル）に基づいて、電圧Ｖ１ｓｔまたは電圧Ｖ２ｎｄのいずれかをオフセット電圧Ｖｏｆｓだけ上昇させる。これにより、センスアンプ１２０は、前回の読出しデータ（電圧Ｖ１ｓｔ）を参照信号として用いて今回の読出しデータ（電圧Ｖ２ｎｄ）を検出することができる。

【0082】

以下、本実施形態によるプリアンプ１１０およびセンスアンプ１２０の読出し動作についてより詳細に説明する。

【0083】

図７は、プリアンプ１１０およびセンスアンプ１２０の読み出し動作の一例を示すタイミング図である。図８（Ａ）～図９（Ｃ）は、読み出し動作の一例を示す概念図である。

【0084】

図７に示すように、読出し動作において、信号Ｖｃｌａｍｐはハイレベル、信号ＬＡＴＰＢはロウレベル、信号ＳＷ２Ｐはハイレベル、信号ＳＷ２Ｂはロウレベルを維持している。従って、読出し動作中において、プリアンプ１１０のトランジスタＭ６、スイッチＭ３４、Ｍ３５、および、センスアンプ１２０のＭ８は、導通状態（オン）に維持されている。シフト電圧ＶＳＨＦＴ１、ＶＳＨＦＴ２は、トランジスタＭ２２、Ｍ２５が所定のオフセット電流Ｉｏｆｓ１、Ｉｏｆｓ２を流すことができるように所定電圧に維持されている。従って、図７において、これらの信号のタイミング図は省略されている。

【0085】

ｔ１以前の初期状態では、信号ＳＷ１Ｐがロウレベルであり、信号ＳＷ１Ｂがハイレベルとなっている。また、信号ＲＥＮ、ＳＥＮ、ＳＥＮ２、ＬＡＴＮがロウレベルになっている。プリアンプ１１０のトランジスタＭ７、スイッチＭ３１、３２は、非導通状態（オフ）になっている。センスアンプ１２０のトランジスタＭ１１～Ｍ１３はオンになっており、トランジスタＭ１５、Ｍ１６、Ｍ１８、Ｍ１９はオフになっている。

【0086】

初期状態では、トランジスタＭ１１～Ｍ１３がオンになっているので、ノードＮ６、Ｎ７がハイレベルに充電され、初期状態の出力信号ＤＯはハイレベルとなる。また、トランジスタＭ１４、Ｍ１７はオンになるが、トランジスタＭ９、Ｍ１０はオフになっている。

【0087】

レジスタＲＥＧ１は、初期状態の保持信号ＤＯ＿ＰＲＥＶとしてハイレベルをラッチしているものとする。この場合、トランジスタＭ２１はオフになっており、トランジスタＭ２４はオンになっている。尚、ｔ１以前の初期状態では、トランジスタＭ１５、Ｍ１８がオフになっているので、オフセット電流Ｉｏｆｓ１、Ｉｏｆｓ２はまだセンスアンプ１２０内に流れない。また、初期状態の出力信号ＤＯは、既知のデータを格納した特定の初期メモリセルを読み出すことによって設定される。初期メモリセルは、最初の読出し対象である。このとき、初期メモリセルの位置は決まっており、初期メモリセルは既知の初期データ（例えば、データ“１”）を格納している。よって、初期メモリセルのデータは、自己参照方式で読み出されてもよく、あるいは、初期メモリセルに適した参照信号を用いて読み出されてもよい。勿論、初期状態の出力信号ＤＯおよび保持信号ＤＯ＿ＰＲＥＶはロウレベルであってもよい。

【0088】

以下、読み出し動作は、メモリセルＭＣ１～ＭＣ４の順番に実行されるものとする。

【0089】

（メモリセルＭＣ１の読み出し動作）
まず、メモリセルＭＣ１のデータを読み出す。ｔ１において、リードイネーブル信号ＲＥＮがハイレベルに立ち上がると、トランジスタＭ７がオンになり、メモリセルＭＣ１のデータ（抵抗）に応じたメモリ電流がトランジスタＭ２９、Ｍ６、Ｍ７の電流経路に流れる。また、トランジスタＭ２９、Ｍ３０がカレントミラーとして機能し、メモリ電流に対応するミラー電流がトランジスタＭ３０、Ｍ３３の電流経路に流れる。このとき、スイッチＭ３１、Ｍ３２はオフであり、スイッチＭ３４、Ｍ３５がオンである。よって、ノードＮ１６の電圧は、電圧Ｖ２ｎｄとして、図６のセンスアンプ１２０へ出力され、容量Ｃ４に蓄積される。よって、電圧Ｖ１ｓｔは不変（例えば、Ｖ０）のまま、電圧Ｖ２ｎｄがメモリセルＭＣ１のデータに応じた電圧Ｖ１に変化する。例えば、メモリセルＭＣ１が低抵抗の場合、メモリ電流およびミラー電流は大きくなるので、電圧Ｖ２ｎｄは電圧Ｖ１ｓｔよりも高いハイレベルになる。メモリセルＭＣ１が高抵抗の場合、メモリ電流およびミラー電流は小さくなるので、電圧Ｖ２ｎｄは電圧Ｖ１ｓｔよりも低いロウレベルになる。

【0090】

次に、ｔ２において、センスアンプ１２０の信号ＳＥＮ２をハイレベルに立ち上げて、トランジスタＭ１５、Ｍ１８をオンにする。

【0091】

次に、ｔ３において、センスアンプ１２０の信号ＳＥＮをハイレベルに立ち上げて、トランジスタＭ１１～Ｍ１３をオフにする。これにより、電源ＶＤＤからの電流は、トランジスタＭ８を介して電流経路ＣＰ１、ＣＰ２に流れる。電流経路ＣＰ１に流れる電流Ｉ１ｓｔは、電圧Ｖ１ｓｔで制御されるトランジスタＭ２０の抵抗状態によって決まる。さらに、トランジスタＭ２１がオンしているときには、オフセット電流Ｉｏｆｓ１が電流経路ＣＰ１に追加で流れる。電流経路ＣＰ２に流れる電流Ｉ２ｎｄは、電圧Ｖ２ｎｄで制御されるトランジスタＭ２３の抵抗状態によって決まる。さらに、トランジスタＭ２４がオンしているときには、オフセット電流Ｉｏｆｓ２が電流経路ＣＰ２に追加で流れる。

【0092】

ここで、図８（Ａ）～図８（Ｃ）を参照して、保持信号ＤＯ＿ＰＲＥＶがハイレベルである場合のメモリセルＭＣ１のデータ検出方法について説明する。図８（Ａ）～図８（Ｃ）のグラフでは、横軸が電圧Ｖ１ｓｔ、Ｖ２ｎｄのレベル（即ち、メモリセルのデータの論理）を示し、縦軸は、メモリセル数（頻度）を示す。パラレル状態（Ｐ状態）は、メモリセルの低抵抗状態であり、例えば、電圧Ｖ１ｓｔ、Ｖ２ｎｄのロウレベル（データ“０”）を示す。アンチパラレル状態（ＡＰ状態）は、メモリセルの高抵抗状態であり、例えば、電圧Ｖ１ｓｔ、Ｖ２ｎｄのハイレベル（データ“１”）を示す。

【0093】

図８（Ａ）に示すように、初期状態において保持信号ＤＯ＿ＰＲＥＶがハイレベルである場合、図６のオフセット部ＯＦＳ２がオフセット電流Ｉｏｆｓ２を電流経路ＣＰ２に流す。このとき、オフセット部ＯＦＳ１はオフセット電流Ｉｏｆｓ１を流さない。この場合、図８（Ｂ）に示すように、検出対象のメモリセルＭＣ１に対応する電圧Ｖ２ｎｄがオフセット電圧Ｖｏｆｓ２だけ上昇したとみなすことができる。センスアンプ１２０は、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２と、ハイレベルの電圧Ｖ１ｓｔとを比較する。即ち、センスアンプ１２０は、オフセット電流Ｉｏｆｓ２の分だけシフトし低下したトランジスタＭ９、Ｍ１４のゲート（ノードＮ７）の電圧とシフトしていないトランジスタＭ１０、Ｍ１７のゲート（ノードＮ６）の電圧とを比較する。

【0094】

このとき、メモリセルＭＣ１のデータの論理が“０”であり、電圧Ｖ２ｎｄがロウレベルである場合には、図８（Ｂ）に示すように、電圧Ｖ２ｎｄは、ハイレベルの電圧Ｖ１ｓｔとロウレベルの電圧Ｖ２ｎｄとの略中間電圧（Ｖ２ｎｄ＋Ｖｏｆｓ２）にオフセットされる。従って、センスアンプ１２０は、中間電圧Ｖ２ｎｄ＋Ｖｏｆｓ２と、ハイレベルの電圧Ｖ１ｓｔとを比較することによって、電圧Ｖ２ｎｄがロウレベルであることを検出することができる。即ち、センスアンプ１２０は、メモリセルＭＣ１のデータが“０”であることを検出することができる。

【0095】

一方、メモリセルＭＣ１のデータの論理が“１”であり、電圧Ｖ２ｎｄがハイレベルである場合には、図８（Ｃ）に示すように、電圧Ｖ２ｎｄは、ハイレベルの電圧Ｖ１ｓｔ、Ｖ２ｎｄよりもオフセット電圧Ｖｏｆｓ２だけ高い電圧Ｖ２ｎｄ＋Ｖｏｆｓ２にオフセットされる。即ち、電圧Ｖ１ｓｔ、Ｖ２ｎｄの両方がハイレベルの場合、電圧Ｖ１ｓｔと電圧Ｖ２ｎｄとを識別できないおそれがある。しかし、本実施形態によれば、ハイレベルの電圧Ｖ２ｎｄを、それよりもさらにオフセット電圧Ｖｏｆｓ２だけ高い電圧Ｖ２ｎｄ+Ｖｏｆｓ２にオフセットさせている。従って、センスアンプ１２０は、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２と、ハイレベルの電圧Ｖ１ｓｔとを比較することよって、電圧Ｖ２ｎｄがハイレベルであることを検出することができる。即ち、センスアンプ１２０は、メモリセルＭＣ１のデータが“１”であることを検出することができる。

【0096】

このように、センスアンプ１２０は、初期状態のノードＮ１７の電圧Ｖ１ｓｔを参照信号として用いて、メモリセルＭＣ１のデータを検出することができる。

【0097】

図７を再度参照する。ｔ３～ｔ４において、出力信号ＤＯにおいて、ノードＮ６とノードＮ７との電圧差が現れる。ノードＮ６とノードＮ７との電圧差は、電流経路ＣＰ１に流れる電流Ｉ１ｓｔまたはＩ１ｓｔ＋Ｉｏｆｓ１と、電流経路ＣＰ２に流れる電流Ｉ２ｎｄまたはＩ２ｎｄ＋Ｉｏｆｓ２に依存する。さらに、電流経路ＣＰ１、ＣＰ２に流れるこれらの電流は、電圧Ｖ１ｓｔ、Ｖ２ｎｄ、および、保持信号ＤＯ＿ＰＲＥＶによって決まる。このように、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２と電圧Ｖ１ｓｔとの電圧差が出力信号ＤＯにあらわれる。

【0098】

ｔ４において、信号ＬＡＴＮをハイレベルに立ち上げてトランジスタＭ１６、Ｍ１９をオンすることによって、ノードＮ６とノードＮ７との電圧差をさらに大きく発展させる。このとき、メモリセルＭＣ１のデータの論理が“０”であり、電圧Ｖ２ｎｄがロウレベルである場合には、出力信号ＤＯは、ロウレベルになる。メモリセルＭＣ１のデータの論理が“１”であり、電圧Ｖ２ｎｄがハイレベルである場合には、出力信号ＤＯは、ハイレベルになる。

【0099】

次に、ｔ５において、図５のプリアンプ１１０の信号ＳＷ１Ｐ、ＳＷ１Ｂがそれぞれハイレベルとロウレベルになり、スイッチＭ３１、Ｍ３２がオンになる。これにより、メモリセルＭＣ１のデータがノードＮ１７にも伝達され、電圧Ｖ１ｓｔが電圧Ｖ２ｎｄと同様に、メモリセルＭＣ１のデータに対応する電圧となる。容量Ｃ３は、メモリセルＭＣ１のデータに対応する電圧で充電される。また、ラッチ信号ＤＬＡＴがハイレベルになり、図６のレジスタＲＥＧ１が出力信号ＤＯを保持信号ＤＯ＿ＰＲＥＶとしてラッチする。これにより、メモリセルＭＣ１のデータの検出結果としての出力信号ＤＯが保持信号ＤＯ＿ＰＲＥＶとして保持される。

【0100】

次に、ｔ６において、信号ＳＥＮ、ＳＥＮ２、ＬＡＴＮ、ＤＬＡＴがロウレベルに立ち下がる。これにより、トランジスタＭ１１～Ｍ１３がオンになり、トランジスタＭ１５、Ｍ１６、Ｍ１８、Ｍ１９がオフになる。これにより、電流経路ＣＰ１、ＣＰ２の電流Ｉ１ｓｔ、Ｉ２ｎｄが停止し、ノードＮ６、Ｎ７が同電圧にリセットされる。ただし、ラッチ信号ＤＬＡＴがロウレベルに不活性化されることによって、レジスタＲＥＧ１は、出力信号ＤＯに依存することなく、保持信号ＤＯ＿ＰＲＥＶをメモリセルＭＣ１のデータの論理を維持する。

【0101】

また、信号ＳＷ１Ｐ、ＳＷ１Ｂがそれぞれロウレベルとハイレベルになり、スイッチＭ３１、Ｍ３２がオフになる。しかし、容量Ｃ３は、ノードＮ１７の電圧Ｖ１ｓｔをメモリセルＭＣ１のデータに対応する電圧に保持する。即ち、保持信号ＤＯ＿ＰＲＥＶおよびノードＮ１７の電圧Ｖ１ｓｔは、メモリセルＭＣ１のデータの論理を維持する。一方、ノードＮ１８の電圧Ｖ２ｎｄ、ノードＮ６、Ｎ７の出力信号ＤＯ、ＤＯＢはリセットされる。

【0102】

次に、ｔ７において、リードイネーブル信号ＲＥＮがロウレベルに立ち下げられる。これにより、メモリセルＭＣ１の読み出し動作が終了する。

【0103】

（メモリセルＭＣ２の読み出し動作）
次に、メモリセルＭＣ２について、同様に読出し動作を実行する。ｔ１１～ｔ１７の動作は、基本的にｔ１～ｔ７の動作と同様でよい。ただし、ｔ１３～ｔ１４のデータ検出時において、保持信号ＤＯ＿ＰＲＥＶおよびノードＮ１７の電圧Ｖ１ｓｔは、メモリセルＭＣ１のデータの論理を維持しており、メモリセルＭＣ２のデータは、ノードＮ１８の電圧Ｖ２ｎｄに伝達される。

【0104】

例えば、メモリセルＭＣ１のデータの論理が“１”であり、保持信号ＤＯ＿ＰＲＥＶがハイレベルである場合には、メモリセルＭＣ２のデータ検出において、オフセット部ＯＦＳ２がオフセット電流Ｉｏｆｓ２を電流経路ＣＰ２に流す。これにより、メモリセルＭＣ２のデータに対応するノードＮ１８の電圧は、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２にオフセットされたものとみなすことができる。よって、センスアンプ１２０は、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２と、電圧Ｖ１ｓｔとを比較することよって、メモリセルＭＣ２のデータを検出することができる。これは、図８を参照して説明した動作と同じである。センスアンプ１２０は、レジスタＲＥＧ１にラッチされた保持信号ＤＯ＿ＰＲＥＶ（メモリセルＭＣ１のデータ）に基づいて、メモリセルＭＣ２のデータに応じた電圧Ｖ２ｎｄを見かけ上、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２にオフセットさせる。これにより、メモリセルＭＣ１のデータに応じた電圧Ｖ１ｓｔを参照電圧として用いて、メモリセルＭＣ２のデータを検出することができる。

【0105】

一方、メモリセルＭＣ１のデータの論理が“０”であり、保持信号ＤＯ＿ＰＲＥＶがロウレベルである場合には、オフセット部ＯＦＳ１がオフセット電流Ｉｏｆｓ１を電流経路ＣＰ１に流す。これにより、メモリセルＭＣ１のデータに対応するノードＮ１７の電圧が、電圧Ｖ１ｓｔ＋Ｖｏｆｓ１にオフセットされたものとみなすことができる。

【0106】

ここで、図９（Ａ）～図９（Ｃ）を参照して、保持信号ＤＯ＿ＰＲＥＶがロウレベルである場合のメモリセルＭＣ２のデータ検出方法を説明する。図９（Ａ）～図９（Ｃ）のグラフの横軸および縦軸は、図８（Ａ）～図８（Ｃ）のそれらと同じである。

【0107】

図９（Ａ）に示すように、保持信号ＤＯ＿ＰＲＥＶがロウレベルである場合、図６のオフセット部ＯＦＳ１がオフセット電流Ｉｏｆｓ１を電流経路ＣＰ１に流す。このとき、オフセット部ＯＦＳ２はオフセット電流Ｉｏｆｓ２を流さない。この場合、すでに読み出されノードＮ１７に保持されているメモリセルＭＣ１のデータ（電圧Ｖ１ｓｔ）がオフセット電圧Ｖｏｆｓ１だけ上昇したとみなすことができる。この場合、図９（Ａ）に示すように、電圧Ｖ１ｓｔがハイレベルとロウレベルとの略中間電圧Ｖ１ｓｔ＋Ｖｏｆｓ１にオフセットされたとみなすことができる。センスアンプ１２０は、参照電圧としての中間電圧Ｖ１ｓｔ＋Ｖｏｆｓ１と、電圧Ｖ２ｎｄとを比較する。即ち、センスアンプ１２０は、オフセット電流Ｉｏｆｓ１の分だけシフトし低下したトランジスタＭ１０、Ｍ１７のゲート（ノードＮ６）の電圧と、シフトしていないトランジスタＭ９、Ｍ１４のゲート（ノードＮ７）の電圧とを比較する。尚、保持信号ＤＯ＿ＰＲＥＶは、レジスタＲＥＧ１にラッチされた状態（ロウレベル）を維持している。

【0108】

このとき、メモリセルＭＣ２のデータの論理が“０”であり、電圧Ｖ２ｎｄがロウレベルである場合には、図９（Ｂ）に示すように、センスアンプ１２０は、ロウレベルの電圧Ｖ１ｓｔを中間電圧Ｖ１ｓｔ＋Ｖｏｆｓ１にシフトさせ、中間電圧Ｖ１ｓｔ＋Ｖｏｆｓ１とロウレベルの電圧Ｖ２ｎｄとを比較する。これにより、電圧Ｖ１ｓｔが電圧Ｖ２ｎｄの近くから中間電圧Ｖ１ｓｔ＋Ｖｏｆｓ１へ離間するので、センスアンプ１２０は、電圧Ｖ２ｎｄがロウレベル（データ“０”）であることを検出することができる。

【0109】

一方、メモリセルＭＣ２のデータの論理が“１”であり、電圧Ｖ２ｎｄがハイレベルである場合には、図９（Ｃ）に示すように、センスアンプ１２０は、オフセットされた中間電圧Ｖ１ｓｔ＋Ｖｏｆｓ１と、ハイレベルの電圧Ｖ２ｎｄとを比較する。これにより、電圧Ｖ１ｓｔが電圧Ｖ２ｎｄに接近するものの依然として充分に離間しているので、センスアンプ１２０は、電圧Ｖ２ｎｄがハイレベル（データ“１”）であることを検出することができる。

【0110】

このように、センスアンプ１２０は、中間電圧Ｖ１ｓｔ＋Ｖｏｆｓ１を参照信号として用いて、メモリセルＭＣ２のデータを検出することができる。

【0111】

その後、ｔ１４～ｔ１７の動作は、ｔ４～ｔ７の動作と同じでよい。

【0112】

（メモリセルＭＣ３の読み出し動作）
次に、メモリセルＭＣ３について、同様に読出し動作を実行する。ｔ２１～ｔ２７の動作は、基本的にｔ１～ｔ７の動作と同様でよい。ただし、ｔ２３～ｔ２４のデータ検出時において、保持信号ＤＯ＿ＰＲＥＶおよびノードＮ１７の電圧Ｖ１ｓｔは、メモリセルＭＣ２のデータの論理を維持しており、メモリセルＭＣ３のデータは、ノードＮ１８の電圧Ｖ２ｎｄに伝達される。

【0113】

例えば、メモリセルＭＣ２のデータの論理が“１”であり、保持信号ＤＯ＿ＰＲＥＶがハイレベルである場合には、メモリセルＭＣ３のデータ検出において、オフセット部ＯＦＳ２がオフセット電流Ｉｏｆｓ２を電流経路ＣＰ２に流す。これにより、メモリセルＭＣ３のデータに対応するノードＮ１８の電圧は、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２にオフセットされたものとみなすことができる。よって、センスアンプ１２０は、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２と、電圧Ｖ１ｓｔとを比較することよって、メモリセルＭＣ３のデータを検出することができる。これは、図８を参照して説明した動作と同じである。センスアンプ１２０は、レジスタＲＥＧ１にラッチされた保持信号ＤＯ＿ＰＲＥＶ（メモリセルＭＣ２のデータ）に基づいて、メモリセルＭＣ３のデータに応じた電圧Ｖ２ｎｄを見かけ上、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２にオフセットさせる。これにより、メモリセルＭＣ２のデータに応じた電圧Ｖ１ｓｔを参照電圧として用いて、メモリセルＭＣ３のデータを検出することができる。

【0114】

また、例えば、メモリセルＭＣ２のデータの論理が“０”であり、保持信号ＤＯ＿ＰＲＥＶがロウレベルである場合には、メモリセルＭＣ３のデータ検出において、オフセット部ＯＦＳ１がオフセット電流Ｉｏｆｓ１を電流経路ＣＰ１に流す。これにより、メモリセルＭＣ２のデータに対応するノードＮ１７の電圧が、電圧Ｖ１ｓｔ＋Ｖｏｆｓ１にオフセットされたものとみなすことができる。よって、センスアンプ１２０は、電圧Ｖ１ｓｔ＋Ｖｏｆｓ１と、電圧Ｖ２ｎｄとを比較することよって、メモリセルＭＣ３のデータを検出することができる。これは、図９を参照して説明した動作と同じである。センスアンプ１２０は、レジスタＲＥＧ１にラッチされた保持信号ＤＯ＿ＰＲＥＶ（メモリセルＭＣ２のデータ）に基づいて、メモリセルＭＣ２のデータに応じた電圧Ｖ１ｓｔを見かけ上、電圧Ｖ１ｓｔ＋Ｖｏｆｓ１にオフセットさせる。これにより、メモリセルＭＣ２のデータに応じた電圧Ｖ１ｓｔを参照電圧として用いて、メモリセルＭＣ３のデータを検出することができる。

【0115】

（メモリセルＭＣ４の読み出し動作）
次に、メモリセルＭＣ４について、同様に読出し動作を実行する。ｔ３１～ｔ３７の動作は、基本的にｔ１～ｔ７の動作と同様でよい。ただし、ｔ３３～ｔ３４のデータ検出時において、保持信号ＤＯ＿ＰＲＥＶおよびノードＮ１７の電圧Ｖ１ｓｔは、メモリセルＭＣ３のデータの論理を維持しており、メモリセルＭＣ４のデータは、ノードＮ１８の電圧Ｖ２ｎｄに伝達される。メモリセルＭＣ４のその他の読み出し動作は、メモリセルＭＣ３の読み出し動作と同様でよい。

【0116】

これにより、センスアンプ１２０は、メモリセルＭＣ３のデータに応じた電圧Ｖ１ｓｔを参照電圧として用いて、メモリセルＭＣ４のデータを検出することができる。

【0117】

図７には、メモリセルＭＣ１～ＭＣ４の読み出し動作のみ示しているが、メモリセルＭＣ５以降についても同様に読み出してよい。この場合、センスアンプ１２０は、メモリセルＭＣｋ－１（ｋ≧１）のデータに応じた電圧Ｖ１ｓｔを参照電圧として用いて、メモリセルＭＣｋのデータを検出する。

【0118】

尚、上記実施形態では、初期メモリセルは、データ“１”のハイレベルデータを格納している。しかし、初期メモリセルは、データ“０”のロウレベルデータを格納していてもよい。この場合、図９を参照して説明したように、センスアンプ１２０は、初期状態の電圧Ｖ１ｓｔをオフセット電圧Ｖ１ｓｔ＋Ｖｏｆｓ１へシフトさせ、オフセット電圧Ｖ１ｓｔ＋Ｖｏｆｓ１を参照電圧として、メモリセルＭＣ１のデータに対応する電圧Ｖ２ｎｄを検出すればよい。このように、初期メモリセルのデータは、“０”または“１”のいずれでもよい。

【0119】

また、本実施形態のよるセンスアンプ１２０は、直前の読出しデータ（電圧Ｖ１ｓｔ）を参照信号として用いて今回の読出しデータ（電圧Ｖ２ｎｄ）を検出している。しかし、センスアンプ１２０は、さらに以前の読出しデータを参照信号として用いてもよい。この場合、ノードＮ１７に保持されるデータ（電圧Ｖ１ｓｔ）は、２セル以上前の読出しデータを保持すればよい。今回読出し対象となっているメモリセルが、２セル以上前の読出し対象のメモリセルの近傍に配置されていればよい。

【0120】

図１０（Ａ）～図１０（Ｄ）は、メモリセルＭＣの読み出し順を示す概念図である。

【0121】

上記のとおり、センスアンプ１２０は、既知の初期メモリセルのデータに対応する電圧Ｖ１ｓｔあるいはオフセット電圧Ｖ１ｓｔ＋Ｖｏｆｓ１を参照電圧として用いて、メモリセルＭＣ１のデータを検出する。同様に、センスアンプ１２０は、メモリセルＭＣｋ－１のデータを参照データとして用いて、メモリセルＭＣｋのデータを検出する。

【0122】

メモリセルアレイ１１内において、メモリセルＭＣｋは、メモリセルＭＣｋ－１の近傍に配置されており、好ましくは、メモリセルＭＣｋ－１の隣接セルである。メモリセルＭＣｋがメモリセルＭＣｋ－１の近傍にまたは隣接して配置されていることによって、メモリセルＭＣｋおよびメモリセルＭＣｋ－１の電気的な特性が近くなり類似する。また、ドライバ１４やセンス回路１００等からメモリセルＭＣｋおよびメモリセルＭＣｋ－１までの配線距離も互いにあまり変わらないため、配線抵抗もほぼ等しくなる。従って、センスアンプ１２０は、メモリセルＭＣｋ－１のデータを参照データとして用いて、メモリセルＭＣｋのデータを正確に検出することができる。

【0123】

例えば、図１１（Ａ）～図１２（Ｃ）は、読み出し動作の他の例を示す概念図である。

【0124】

図１１（Ａ）に示すように、メモリセルＭＣｋ－１のデータに対応する電圧Ｖ１ｓｔがデータ“１”の分布の下端にある場合、メモリセルＭＣｋ－１の近傍のメモリセルＭＣｋも、メモリセルＭＣｋ－１と同様の特性を有すると考えられる。即ち、メモリセルＭＣｋのデータに対応する電圧Ｖ２ｎｄも、データ“１”または“０”の分布の下端にある可能性が高い。よって、メモリセルＭＣｋのデータが“０”である場合、 図１１（Ｂ）に示すように、電圧Ｖ２ｎｄは、データ“０”の分布の下端にある。センスアンプ１２０は、保持信号ＤＯ＿ＰＲＥＶに基づいて、メモリセルＭＣｋのデータに応じた電圧Ｖ２ｎｄを見かけ上、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２にオフセットさせる。メモリセルＭＣｋ－１、ＭＣｋのデータは、それぞれデータ“１”、“０”の分布の下端にあるので、メモリセルＭＣｋ－１のデータに応じた電圧Ｖ１ｓｔを参照電圧として用いて、メモリセルＭＣｋのデータ（電圧Ｖ２ｎｄ＋Ｖｏｆｓ２）を検出することができる。尚、保持信号ＤＯ＿ＰＲＥＶは、センスアンプ１２０で検出後の信号であるので、分布の略中心に位置する。

【0125】

メモリセルＭＣｋのデータが“１”である場合、 図１１（Ｃ）に示すように、電圧Ｖ２ｎｄは、データ“１”の分布の下端にある。センスアンプ１２０は、保持信号ＤＯ＿ＰＲＥＶに基づいて、メモリセルＭＣｋのデータに応じた電圧Ｖ２ｎｄを見かけ上、電圧Ｖ２ｎｄ＋Ｖｏｆｓ２にオフセットさせる。メモリセルＭＣｋ－１、ＭＣｋのデータは、ともにデータ“１”の分布の下端にあるので、メモリセルＭＣｋ－１のデータに応じた電圧Ｖ１ｓｔを参照電圧として用いて、メモリセルＭＣｋのデータ（電圧Ｖ２ｎｄ＋Ｖｏｆｓ２）を検出することができる。

【0126】

尚、図１１（Ａ）～図１１（Ｃ）の具体例では、メモリセルＭＣｋ－１、ＭＣｋのデータが分布の下端にあるが、メモリセルＭＣｋ－１、ＭＣｋのデータが分布の上端にある場合でも同様である。

【0127】

図１２（Ａ）に示すように、メモリセルＭＣｋ－１のデータに対応する電圧Ｖ１ｓｔがデータ“０”の分布の上端にある場合、メモリセルＭＣｋ－１の近傍のメモリセルＭＣｋも、メモリセルＭＣｋ－１と同様の特性を有すると考えられる。即ち、メモリセルＭＣｋのデータに対応する電圧Ｖ２ｎｄも、データ“１”または“０”の分布の上端にある可能性が高い。よって、メモリセルＭＣｋのデータが“０”である場合、 図１２（Ｂ）に示すように、電圧Ｖ２ｎｄは、データ“０”の分布の上端にある。センスアンプ１２０は、保持信号ＤＯ＿ＰＲＥＶに基づいて、メモリセルＭＣｋ－１のデータに応じた電圧Ｖ１ｓｔを見かけ上、電圧Ｖ１ｓｔ＋Ｖｏｆｓ１にオフセットさせる。メモリセルＭＣｋ－１、ＭＣｋのデータは、ともにデータ“０”の分布の上端にあるので、メモリセルＭＣｋ－１のデータに応じた電圧Ｖ１ｓｔをオフセットさせた電圧Ｖ１ｓｔ＋Ｖｏｆｓ１を参照電圧として用いて、メモリセルＭＣｋのデータ（電圧Ｖ２ｎｄ）を検出することができる。

【0128】

メモリセルＭＣｋのデータが“１”である場合、 図１２（Ｃ）に示すように、電圧Ｖ２ｎｄは、データ“１”の分布の上端にある。センスアンプ１２０は、保持信号ＤＯ＿ＰＲＥＶに基づいて、メモリセルＭＣｋ－１のデータに応じた電圧Ｖ１ｓｔを見かけ上、電圧Ｖ１ｓｔ＋Ｖｏｆｓ１にオフセットさせる。メモリセルＭＣｋ－１、ＭＣｋのデータは、それぞれデータ“０”と“１”の分布の上端にあるので、メモリセルＭＣｋ－１のデータに応じた電圧Ｖ１ｓｔをオフセットさせた電圧Ｖ１ｓｔ＋Ｖｏｆｓ１を参照電圧として用いて、メモリセルＭＣｋのデータ（電圧Ｖ２ｎｄ）を検出することができる。

【0129】

尚、図１２（Ａ）～図１２（Ｃ）の具体例では、メモリセルＭＣｋ－１、ＭＣｋのデータが分布の上端にあるが、メモリセルＭＣｋ－１、ＭＣｋのデータが分布の下端にある場合でも同様である。

【0130】

このように、連続して読み出されるメモリセルＭＣｋおよびメモリセルＭＣｋ－１は、互いに近傍あるいは隣接して配置されており、互いに類似の電気的特性を有することが好ましい。また、ドライバ１４やセンス回路１００等からメモリセルＭＣｋおよびメモリセルＭＣｋ－１までの配線抵抗もほぼ等しいことが好ましい。これにより、センスアンプ１２０は、メモリセルＭＣｋ－１のデータを参照データとして用いて、メモリセルＭＣｋのデータを正確に検出することができる。

【0131】

メモリセルＭＣの読み出し順は、図１０（Ａ）～図１０（Ｄ）のいずれでもよい。図１０（Ａ）または図１０（Ｂ）は、ワード線ＷＬまたはビット線ＢＬに沿って配列されたメモリセルＭＣに順番にアクセスしてデータを読み出す。このとき、センス回路１００は、或るワード線ＷＬまたはビット線ＢＬの一端から他端まで連続して隣接する複数のメモリセルＭＣからデータを読み出す。その後、センス回路１００は、隣接する他のワード線ＷＬまたは他のビット線ＢＬの他端から一端まで連続して隣接する複数のメモリセルＭＣからデータを読み出す。これを繰り返し、センス回路１００は、ジグザグ状に連続するメモリセルＭＣからデータを読み出す。これにより、メモリセルアレイ１１において離間したメモリセルＭＣ同士の電気的特性が相違している場合であっても、近傍のメモリセルＭＣ同士の電気的特性が類似している限りにおいて、センス回路１００は、メモリセルＭＣｋ－１のデータを参照データとして用いて、メモリセルＭＣｋのデータを検出することができる。

【0132】

図１０（Ｃ）では、センス回路１００は、メモリセルアレイ１１の対角方向（ワード線およびビット線に対して斜め方向）に隣接するメモリセルＭＣに連続してアクセスしている。この場合、隣接する２つのメモリセルＭＣは、互いに異なるワード線ＷＬとビット線ＢＬに接続されている。

【0133】

図１０（Ｄ）では、センス回路１００は、メモリセルＭＣ０～ＭＣ１３の順番で隣接または近傍のメモリセルにアクセスする。メモリセルＭＣ１３にアクセスした後、センス回路１００は、ワード線ＷＬまたはビット線ＢＬ方向に隣接する１３個のメモリセル群に同様の順番でアクセスする。このように、メモリセルＭＣｋは、メモリセルＭＣｋ－１に隣接していることが好ましいが、必ずしも隣接している必要は無く、メモリセルＭＣｋ－１の近傍に配置されていてもよい。近傍とは、メモリセルＭＣｋ、ＭＣｋ－１が互いに類似する電気特性および配線抵抗を有する範囲であればよい。

【0134】

以上の実施形態によれば、センス回路１００は、１つのメモリセルＭＣのデータを読み出すために、自己参照方式のように該メモリセルＭＣに複数の読出し動作および書き込み動作を実行する必要がない。従って、データ読出し速度が自己参照方式よりも速く、消費電力も小さい。また、データ書換え耐性も自己参照方式よりも劣化させない。

【0135】

また、本実施形態によるセンス回路１００は、隣接するメモリセルＭＣのデータを参照データとして用いるため、参照信号は自ずと調整される。即ち、メモリセルＭＣの位置によって参照信号を調整する回路は必要なく、かつ、参照信号は自然に調整されている。これにより、センス回路１００は、その回路規模を小さくすることができ、かつ、メモリセルＭＣのデータを正確に検出することができる。

【0136】

また、本実施形態によるセンス回路１００は、自己参照方式に用いられるセンス回路に類似する。従って、本実施形態によるセンス回路１００は、既存の自己参照方式のセンス回路を用いて比較的容易に作成することができる。

【0137】

（第２実施形態）
ＥＣＣ（Error-Correcting Code）等で読出しデータがエラーであることを検知した場合、誤ったデータを参照して、次のデータが検出されてしまう。この場合、正確なデータ検出ができなくなるおそれがある。

【0138】

本実施形態では、エラーが検出された場合、さらに以前に検出された正常なデータ（２セル以上前のデータ）を参照データとして用いて、データを検出する。あるいは、この場合、次のデータは、自己参照方式を用いて検出されてもよい。

【0139】

図１３は、第２実施形態によるプリアンプ１１０およびセンスアンプ１２０の読み出し動作の一例を示すタイミング図である。この例では、メモリセルＭＣ２の読み出しデータがエラーであるものとする。この場合、メモリセルＭＣ３は、メモリセルＭＣ１のデータを参照データとして用いて検出される。メモリセルＭＣ１、ＭＣ４の読み出し動作は、図７に示す第１実施形態の動作と同様でよい。従って、ｔ１～ｔ７およびｔ３１～ｔ３７の動作説明は省略する。

【0140】

メモリセルＭＣ２の読出しデータがエラーであった場合、ｔ１５～ｔ１６において、信号ＳＷ１Ｐ、ＳＷ１Ｂは動作せず、スイッチＭ３１，Ｍ３２は、オフのまま維持される。これにより、メモリセルＭＣ２のデータは、ノードＮ１７に伝達されず、電圧Ｖ１ｓｔは、メモリセルＭＣ１のデータに対応する電圧を保持したままとなる。容量Ｃ３は、メモリセルＭＣ１のデータに対応する電圧で充電されたままとなる。また、信号ＤＬＡＴも立ち上がらず、図６のレジスタＲＥＧ１は、保持信号ＤＯ＿ＰＲＥＶを更新せず、メモリセルＭＣ１のデータの検出結果を保持信号ＤＯ＿ＰＲＥＶとして維持する。

【0141】

従って、次のメモリセルＭＣ３の読み出しにおいて、メモリセルＭＣ３のデータがエラーでない場合、メモリセルＭＣ３のデータは、メモリセルＭＣ１の読み出しデータを参照信号として用いて検出される。即ち、プリアンプ１１０は、読み出しデータがエラーであった場合に、そのエラーデータをノードＮ１７に保持せず、センスアンプ１２０は、エラーデータに基づく出力信号ＤＯを保持信号ＤＯ＿ＰＲＥＶとしてラッチしない。プリアンプ１１０およびセンスアンプ１２０は、それ以前の正常な読出しデータをノードＮ１７に保持し、かつ、保持信号ＤＯ＿ＰＲＥＶとして維持する。

【0142】

よって、メモリセルＭＣ３のデータは、それよりも２セル以上前の読み出しデータ（例えば、メモリセルＭＣ１のデータ）を参照して検出される。これにより、メモリセルＭＣ２のデータがエラーであっても、センスアンプ１２０は、メモリセルＭＣ３のデータを正確に読み出すことができる。

【0143】

また、２つのメモリセルが連続してエラーであっても、プリアンプ１１０およびセンスアンプ１２０は、それ以前の正常なデータを保持し続けるので、次のメモリセルのデータを正確に読み出すことができる。尚、本実施形態において、エラーが生じた場合、参照データを格納していたメモリセルは、読み出し対象のメモリセルに隣接しない場合がある。しかし、これらのメモリセルは互いに近傍に配置されているので、問題にならない。

【0144】

（第３実施形態）
図１４は、第３実施形態によるプリアンプ１１０の構成例を示す回路図である。

【0145】

第３実施形態において、プリアンプ１１０は、それぞれ、スイッチＭ３１、Ｍ３２、スイッチＭ３４、３５、トランジスタＭ３３および容量Ｃ３から構成される複数のブロック２００＿１、２００＿２を含む。ブロック２００＿１、２００＿２は、ノードＮ１６、Ｎ１８に対して並列接続されている。プリアンプ１１０のその他の構成は、第１実施形態の対応する構成と同様でよく、ブロック２００＿１、２００＿２に共有されていてもよい。従って、ノードＮ１７は、ブロック２００＿１、２００＿２のそれぞれに設けられ、複数の電圧Ｖ１ｓｔを保持することができる。一方、ノードＮ１８は、ブロック２００＿１、２００＿２に対して共有されており、１つの電圧Ｖ２ｎｄが読み出し動作に用いられる。

【0146】

図１５は、第３実施形態によるセンスアンプ１２０の構成例を示す回路図である。センスアンプ１２０は、オフセット部ＯＦＳ１およびトランジスタＭ２０から構成される複数のブロック３０１＿１、３０１＿２、および、オフセット部ＯＦＳ２およびトランジスタＭ２５から構成される複数のブロック３０２＿１、３０２＿２を含む。ブロック３０１＿１、３０１＿２は、インバータＩＮＶ１＿１、ＩＮＶ１＿２の出力にそれぞれ接続されており、信号ＳＨＦＴＤＯ＿１、ＳＨＦＴＤＯ＿２のそれぞれを受ける。また、ブロック３０１＿１、３０１＿２は、トランジスタＭ１５のソースに共通に接続されている。ブロック３０２＿１、３０２＿２は、インバータＩＮＶ２＿１、ＩＮＶ２＿２の出力にそれぞれ接続されており、信号ＳＨＦＴＤＯＢ＿１、ＳＨＦＴＤＯＢ＿２のそれぞれを受ける。また、ブロック３０１＿１、３０１＿２は、トランジスタＭ１８のソースに共通に接続されている。

【0147】

また、センスアンプ１２０は、複数のレジスタＲＥＧ１、ＲＥＧ２と、複数のインバータＩＮＶ１＿１、ＩＮＶ１＿２と、複数のインバータＩＮＶ２＿１、ＩＮＶ２＿２とを含む。複数のレジスタＲＥＧ１、ＧＥＲ２は、出力信号ＤＯを入力し、それぞれラッチ信号ＤＬＡＴ＿１、ＤＬＡＴ＿２が立ち上がったタイミングで出力信号ＤＯをラッチし、保持信号ＤＯ＿ＰＲＥＶ＿１、ＤＯ＿ＰＲＥＶ＿２として出力する。インバータＩＮＶ１＿１、ＩＮＶ１＿２は、それぞれ保持信号ＤＯ＿ＰＲＥＶ＿１、ＤＯ＿ＰＲＥＶ＿２を反転して信号ＳＨＦＴＤＯ＿１、ＳＨＦＴＤＯ＿２を出力する。インバータＩＮＶ２＿１、ＩＮＶ２＿２は、それぞれ信号ＳＨＦＴＤＯ＿１、ＳＨＦＴＤＯ＿２を反転して信号ＳＨＦＴＤＯＢ＿１、ＳＨＦＴＤＯＢ＿２を出力する。

【0148】

センスアンプ１２０のその他の構成は、第１実施形態の対応する構成と同様でよく、ブロック３０１＿１、３０２＿２、レジスタＲＥＧ１、ＲＥＧ２等に共有されていてもよい。

【0149】

このように、第３実施形態では、センス回路１００は、レジスタＲＥＧ１、ＲＥＧ２、ノードＮ１７、Ｎ１８等を２系統備え、過去に読み出された複数の正常なデータを保持することができる。尚、参照符号の＊＊＊＿１が第１系統を示し、参照符号の＊＊＊＿２が第２系統を示す。また、本実施形態は、２つの系統を有するが、３つ以上の系統を備えてもよい。

【0150】

図１６は、第３実施形態によるプリアンプ１１０およびセンスアンプ１２０の読み出し動作の一例を示すタイミング図である。この例では、メモリセルＭＣ２、ＭＣ３の読み出しデータがエラーであるものとする。以下、第１実施形態と異なる点について主に説明する。

【0151】

初期メモリセルの読出しデータに対応する電圧Ｖ０は、ブロック２００＿１、２００＿２の両方のノードＮ１７に保持される。よって、ｔ１以前において、電圧Ｖ１ｓｔ＿１、Ｖ１ｓｔ＿２は、ともに電圧Ｖ０となっている。これに伴い、初期状態において、レジスタＲＥＧ１、ＲＥＧ２は、保持信号ＤＯ＿ＰＲＥＶ＿１、ＤＯ＿ＰＲＥＶ＿２として初期メモリセルのデータＤ０を保持する。センス回路１００は、メモリセルＭＣのデータ読み出しにおいて、第１系統と第２系統とを交互に用いる。

【0152】

ｔ１～ｔ７のメモリセルＭＣ１の読出し動作において、ノードＮ１８の電圧Ｖ２ｎｄは、メモリセルＭＣ１のデータに応じた電圧Ｖ１になる。最初、第２系統を用いるものとすると、センスアンプ１２０は、初期状態の電圧Ｖ１ｓｔ＿２を参照信号として用いて、メモリセルＭＣ１のデータを検出する。メモリセルＭＣ１の検出方法は、第１実施形態のそれと同じでよい。

【0153】

メモリセルＭＣ１のデータは正常である場合、ｔ５～ｔ６において、メモリセルＭＣ１のデータに対応する電圧Ｖ１は、第１系統側のブロック２００＿１のノードＮ１７に保持される。よって、メモリセルＭＣ２の読み出し動作では、電圧Ｖ１ｓｔ＿１が電圧Ｖ１となる。第２系統側のノードＮ１７の電圧Ｖ１ｓｔ＿２は、電圧Ｖ０のままとなっている。

【0154】

また、ｔ５～ｔ６において、第１系統のラッチ信号ＤＴＡＬ＿１が立ち上がる。これにより、レジスタＲＥＧ１が出力信号ＤＯとして出力されているデータＤ１をラッチして保持信号ＤＯ＿ＰＲＥＶ＿１として出力する。このとき、第２系統側のレジスタＲＥＧ２は、保持信号ＤＯ＿ＰＲＥＶ＿２としてデータＤ０を依然としてラッチしている。

【0155】

ｔ１１～ｔ１７のメモリセルＭＣ２の読出し動作において、ノードＮ１８の電圧Ｖ２ｎｄは、メモリセルＭＣ２のデータに応じた電圧Ｖ２になる。今度は、第１系統を用いるので、センスアンプ１２０は、電圧Ｖ１ｓｔ＿１を参照信号として用いて、メモリセルＭＣ２のデータを検出する。メモリセルＭＣ２の検出方法は、第１実施形態のそれと基本的に同じでよい。

【0156】

ここで、メモリセルＭＣ２のデータがエラーである場合、信号ＳＷ１Ｐ＿１、ＳＷ１Ｐ＿２は立ち上がらず、ラッチ信号ＤＴＡＬ＿１、ＤＬＡＴ＿２も立ち上がらない。従って、メモリセルＭＣ２のデータに対応する電圧Ｖ２は、ノードＮ１８の電圧Ｖ２ｎｄとして現れているものの、ブロック２００＿１、２００＿２のノードＮ１７に保持されない。よって、ブロック２００＿１のノードＮ１７の電圧Ｖ１ｓｔ＿１は電圧Ｖ１のままとなり、ブロック２００＿２のノードＮ１７の電圧Ｖ１ｓｔ＿２は、電圧Ｖ０のままとなっている。また、レジスタＲＥＧ１、ＲＥＧ２は、保持信号ＤＯ＿ＰＲＥＶ＿１、ＤＯ＿ＰＲＥＶ＿２を変更せず、それぞれデータＤ１、Ｄ０を維持する。

【0157】

ｔ２１～ｔ２７のメモリセルＭＣ３の読出し動作において、ノードＮ１８の電圧Ｖ２ｎｄは、メモリセルＭＣ３のデータに応じた電圧Ｖ３になる。今度は、第２系統を用いるので、センスアンプ１２０は、電圧Ｖ１ｓｔ＿２を参照信号として用いて、メモリセルＭＣ３のデータを検出する。メモリセルＭＣ３の検出方法は、第１実施形態のそれと基本的に同じでよい。

【0158】

ここで、メモリセルＭＣ３のデータもエラーである場合、信号ＳＷ１Ｐ＿１、ＳＷ１Ｐ＿２は立ち上がらず、ラッチ信号ＤＴＡＬ＿１、ＤＬＡＴ＿２も立ち上がらない。従って、メモリセルＭＣ３のデータに対応する電圧Ｖ３は、ノードＮ１８の電圧Ｖ２ｎｄとして現れているものの、ブロック２００＿１、２００＿２のノードＮ１７に保持されない。よって、ブロック２００＿１のノードＮ１７の電圧Ｖ１ｓｔ＿１は電圧Ｖ１のままとなり、ブロック２００＿２のノードＮ１７の電圧Ｖ１ｓｔ＿２は、電圧Ｖ０のままとなっている。また、レジスタＲＥＧ１、ＲＥＧ２は、保持信号ＤＯ＿ＰＲＥＶ＿１、ＤＯ＿ＰＲＥＶ＿２を変更せず、それぞれデータＤ１、Ｄ０を維持する。

【0159】

ｔ３１～ｔ３７のメモリセルＭＣ４の読出し動作において、ノードＮ１８の電圧Ｖ２ｎｄは、メモリセルＭＣ４のデータに応じた電圧Ｖ４になる。今度は、第２系統を用いるので、センスアンプ１２０は、電圧Ｖ１ｓｔ＿２を参照信号として用いて、メモリセルＭＣ４のデータを検出する。メモリセルＭＣ４の検出方法は、第１実施形態のそれと基本的に同じでよい。

【0160】

ここで、メモリセルＭＣ４のデータが正常である場合、ｔ３５～ｔ３６において、信号ＳＷ１Ｐ＿２およびラッチ信号ＤＬＡＴ＿２が立ち上がる。従って、メモリセルＭＣ４のデータに対応する電圧４は、ブロック２００＿２のノードＮ１７に電圧Ｖ１ｓｔ＿２として保持される。ブロック２００＿１のノードＮ１７の電圧Ｖ１ｓｔ＿１は電圧Ｖ１のままとなる。また、レジスタＲＥＧ２は、センスアンプ１２０の出力信号ＤＯから出力されているデータＤ４をラッチして保持信号ＤＯ＿ＰＲＥＶ＿２として出力する。このとき、第１系統側のレジスタＲＥＧ１は、保持信号ＤＯ＿ＰＲＥＶ＿１としてデータＤ１を依然としてラッチしている。

【0161】

このように、本実施形態によるセンス回路１００は、複数のノードＮ１７に過去の複数の正常なデータを電圧Ｖ１ｓｔとして保持し、エラーデータが検出された場合にはそのエラーデータを保持しない。過去の複数の正常なデータに対応する電圧Ｖ１ｓｔは、その後に検出されるデータの参照電圧として用いられる。レジスタＲＥＧ１、ＲＥＧ２は、エラーデータが検出された場合、エラーデータの出力信号ＤＯを保持信号ＤＯ＿ＰＲＥＶ＿１、ＤＯ＿ＰＲＥＶ＿２としてラッチ（更新）せず、それ以前の正常なデータに基づく保持信号ＤＯ＿ＰＲＥＶ＿１、ＤＯ＿ＰＲＥＶ＿２を維持する。これにより、読出し対象のデータがエラーであった場合、センス回路１００は、過去の正常なデータを参照して、その後のデータを検出することができる。

【0162】

本実施形態においては、スイッチング動作を３端子型のトランジスタをスイッチング素子の一例として説明した。これに限らず、スイッチング素子には、２端子型のスイッチング素子を適用してもよい。この場合、２端子間に印加する電圧が閾値未満の場合、そのスイッチング素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチング素子は”低抵抗”状態、例えば電気的に導通状態に変わる。

【0163】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0164】

１００ センス回路、１１０ プリアンプ、１２０ センスアンプ、Ｍ６～Ｍ２５，Ｍ２９～Ｍ３５ ＭＯＳトランジスタ、Ｃ３，Ｃ４ 容量、ＲＥＧ１ レジスタ、ＩＮＶ１，ＩＮＶ２ インバータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】