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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022051356
(43)【公開日】2022-03-31
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20220324BHJP
H01L 29/06 20060101ALI20220324BHJP
H01L 21/336 20060101ALI20220324BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 653C
H01L29/78 652M
H01L29/78 652P
H01L29/06 301V
H01L29/06 301F
H01L29/78 658F
H01L29/78 652J
H01L29/78 652D
H01L29/78 657G
H01L29/78 657Z
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2020157789
(22)【出願日】2020-09-18
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(71)【出願人】
【識別番号】501105602
【氏名又は名称】アレグロ・マイクロシステムズ・エルエルシー
(74)【代理人】
【識別番号】100108866
【弁理士】
【氏名又は名称】大坂 雅浩
(72)【発明者】
【氏名】近藤 太郎
(57)【要約】
【課題】信頼性の向上を図る半導体装置を提供することである。
【解決手段】第１導電型のサブ層１０１と、第１導電型のドリフト層１０３と、ドリフト層１０３上部に設けられた第２導電型のベース領域１０５と、ベース領域１０５に接するように設けられたソース領域１２９と、ソース電極１１７と、ドリフト層１０３、ベース領域１０５、及びソース領域１２９に接して設けられた複数のトレンチ１２１と、複数のトレンチ１２１内部に各々設けられた複数の絶縁領域１２３と、複数のトレンチ１２１内部に各々設けられた複数のゲート電極１２７と、複数のトレンチ内部に各々設けられ、ソース電極１１７と電気的に接続され、絶縁領域１２３の内部に設けられた複数のフィールドプレート１２５と、を含み、フィールドプレートは高抵抗のポリシリコンを含む。
【選択図】図１
【解決手段】第１導電型のサブ層１０１と、第１導電型のドリフト層１０３と、ドリフト層１０３上部に設けられた第２導電型のベース領域１０５と、ベース領域１０５に接するように設けられたソース領域１２９と、ソース電極１１７と、ドリフト層１０３、ベース領域１０５、及びソース領域１２９に接して設けられた複数のトレンチ１２１と、複数のトレンチ１２１内部に各々設けられた複数の絶縁領域１２３と、複数のトレンチ１２１内部に各々設けられた複数のゲート電極１２７と、複数のトレンチ内部に各々設けられ、ソース電極１１７と電気的に接続され、絶縁領域１２３の内部に設けられた複数のフィールドプレート１２５と、を含み、フィールドプレートは高抵抗のポリシリコンを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体装置において、
第１導電型のサブ層と、
第１導電型のドリフト層と、
前記ドリフト層上部に設けられた第２導電型のベース領域と、
前記ベース領域に接するように設けられたソース領域と、
ソース電極と、
前記ドリフト層、前記ベース領域、及びソース領域に接して設けられた複数のトレンチと、
前記複数のトレンチ内部に各々設けられた複数の絶縁領域と、
前記複数のトレンチ内部に各々設けられた複数のゲート電極と、
前記複数のトレンチ内部に各々設けられ、前記ソース電極と電気的に接続され、前記絶縁領域の内部に設けられた複数のフィールドプレートと、を含み、
前記フィールドプレートは高抵抗のポリシリコンを含むことを特徴とする半導体装置。
第１導電型のサブ層と、
第１導電型のドリフト層と、
前記ドリフト層上部に設けられた第２導電型のベース領域と、
前記ベース領域に接するように設けられたソース領域と、
ソース電極と、
前記ドリフト層、前記ベース領域、及びソース領域に接して設けられた複数のトレンチと、
前記複数のトレンチ内部に各々設けられた複数の絶縁領域と、
前記複数のトレンチ内部に各々設けられた複数のゲート電極と、
前記複数のトレンチ内部に各々設けられ、前記ソース電極と電気的に接続され、前記絶縁領域の内部に設けられた複数のフィールドプレートと、を含み、
前記フィールドプレートは高抵抗のポリシリコンを含むことを特徴とする半導体装置。
【請求項2】
前記複数のトレンチのうち、１つのトレンチ内部に設けられたフィールドプレートと前記ソース電極との間の抵抗値は、５０ｋΩ以上８００ｋΩ以下であることを特徴とする請求項１記載の半導体装置。
【請求項3】
前記複数のトレンチのうち、１つのトレンチ内部に設けられたフィールドプレートと前記ソース電極との間の抵抗値は、５８ｋΩ以上２５４ｋΩ以下であることを特徴とする請求項１記載の半導体装置。
【請求項4】
前記ドリフト層は不純物を含み、ドリフト層は、前記不純物の濃度では、実質的にピンチオフ状態が生じないことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項5】
前記ゲート電極は、前記ベース領域よりもサブ層側に設けられることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項6】
前記ゲート電極の最も前記サブ層との距離が短い部分は、前記ゲート電極に係るトレンチに接する前記ベース領域の部分と前記サブ層との距離よりも短いことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項7】
前記ゲート電極の最も前記サブ層との距離が短い部分は、前記ゲート電極に係るトレンチに接する前記ベース領域の部分と前記サブ層との距離よりも０．１μｍ以上０．５μｍ以下の範囲で短いことを特徴とする請求項１から６に記載の半導体装置。
【請求項8】
前記複数のトレンチの間の前記ベース領域内部であって、コンタクト掘り込み構造の下、かつ、シリコンコンタクト下に配設されるシャロー領域を更に含むことを特徴とする請求項１から７に記載の半導体装置。
【請求項9】
前記シャロー領域は、第２導電型であることを特徴とする請求項８記載の半導体装置。
【請求項10】
前記シャロー領域は、前記ベース領域よりも不純物濃度が高いことを特徴とする請求項８または９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、ソフトリカバリをコントロールするＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を含むパワー半導体装置に関する。
【背景技術】
【0002】
特許文献１は、逆回復動作時のハードリカバリ波形を緩和して逆回復電流と逆回復時間を低減し、高速スイッチングおよび低逆回復損失を得ることのできる超接合ＭＯＳＦＥＴが開示される。この超接合ＭＯＳＦＥＴは、第１バッファ層の下部に、並列ｐｎ層のｎ型ドリフト領域４ａより高濃度の第２バッファ層を形成される。この第２バッファ層のキャリアライフタイムより第１バッファ層および並列ｐｎ層のキャリアライフタイムを短く調整する。これにより、ハードリカバリ波形の立ち上がりを緩やかに抑えソフトリカバリ波形とすることができる、とある（同文献段落番号００３１）。
【0003】
特許文献２は、順方向電圧降下を小さくするとともに、逆回復時の波形振動を抑制し、かつソフトリカバリー特性を有する半導体装置が開示される。この半導体装置は、ｎ＋カソード領域の短手方向幅をＦＷＤアノード部の短手方向幅よりも狭くすることで、ｐ＋コレクタ領域の、ｎ―ドリフト層を挟んでＦＷＤアノード部に対向する部分からｎ―ドリフト層へのホール注入が促進される。これにより、ｎ―ドリフト層のｎ＋カソード領域側のキャリア濃度が高くなるため、ＦＷＤの順方向電圧降下を小さくすることができ、ＦＷＤがオンされやすくなる。したがって、ＦＷＤの逆回復時におけるソフトリカバリー化（逆回復電流Ｉｆのピークの低減）と波形振動の抑制（電圧跳ね上がりＶａｋのピークの低減）とを実現することができる、とある（同文献段落番号００６５）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１５－０１８９１３
【特許文献2】特開２０１７－０１１００１
【発明の概要】
【発明が解決しようとする課題】
【0005】
一般に、パワー半導体装置においては、スイッチング素子がオン状態からオフ状態等に遷移する際に、完全なオフ状態になるまでの一定期間、信号がふらつくことがある。この信号のふらつきから収束するまでの時間、すなわち、スイッチング素子がオン状態からオフ状態に遷移する際、一旦信号がオフ状態（電流が０）になってから信号のふらつきの後に完全にオフ状態となるまでの時間を逆回復時間(ＴＲＲ）という。この逆回復時間は、半導体装置の動作の安定化や消費電力の低減を考慮すれば、一般には短い方が好ましい。また、急峻な電流の変化は半導体装置に故障等の悪影響を及ぼすことがある。そこで、スイッチング素子がオン状態からオフ状態に遷移する際、急峻な電流の変化を低減しつつ、逆回復時間を短くする技術としてソフトリカバリ技術が知られている。
【0006】
従来の半導体装置においては、ソフトリカバリ特性を向上するために、スナバ回路等、付加回路の追加が必要な場合があった。また、構造の制御が困難であり、安定したリカバリ特性を得る事が困難であった。
【0007】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、改善したソフトリカバリ能力を有する半導体装置を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するため、１または複数の実施例に係る半導体装置は、半導体装置において、第１導電型のサブ層と、第１導電型のドリフト層と、前記ドリフト層上部に設けられた第２導電型のベース領域と、前記ベース領域に接するように設けられたソース領域と、ソース電極と、前記ドリフト層、前記ベース領域、及びソース領域に接して設けられた複数のトレンチと、前記複数のトレンチ内部に各々設けられた複数の絶縁領域と、前記複数のトレンチ内部に各々設けられた複数のゲート電極と、前記複数のトレンチ内部に各々設けられ、前記ソース電極と電気的に接続され、前記絶縁領域の内部に設けられた複数のフィールドプレートと、を含むようにしてもよい。
【発明の効果】
【0009】
本発明によれば、改善したソフトリカバリ技術を有する半導体装置を提供することができる。
【図面の簡単な説明】
【0010】
【図1】１または複数の半導体装置の実施形態を示す断面図である。
【図3】１または複数の半導体装置の実施形態を示す断面図である。
【図5】ダンピングファクタを説明するための図表である。
【図6】１または複数の半導体装置の実施形態を示す上面図である。
【発明を実施するための形態】
【0011】
図面を参照しながら、実施例について詳細に説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付す場合がある。図面の記載は模式的なものであり、厚みと寸法の関係、各層の厚みの比率等は一例であり、発明の技術思想を限定するものではない。また、図面相互間においても互いの寸法の関係や比率が異なる場合がある。以下の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｐ型、第２導電型がｎ型の場合としてもよい場合がある。以下の説明で、部材の位置関係を説明する際に、「上部」、「下部」、「右側」、「左側」等は参照する図面の向きに基づいて必要に応じて使用されるが、発明の技術思想を限定するものではない。また、「上部」、「下部」、「右側」、「左側」等の説明は部材が接していなくて用いられる場合がある。また、方向について説明する際には、Ｘ軸、Ｙ軸を図示する場合がある。ここで、主として断面図にて、「横方向」や「長さ方向」とは、図示のＸ方向またはＸ方向と反対方向を意味する場合がある。また、「高さ方向」とは、図示のＹ方向を意味する場合がある。また、「深さ方向」は図示のＹ方向と反対方向を意味する場合がある。
【0012】
図１は、実施例に係る半導体装置の断面図を示す図である。この半導体装置１００は、サブ層１０１と、サブ層１０１の上部に配設されたドリフト層１０３と、ドリフト層１０３の上部に配設されたベース領域１０５と、シャロー領域１０７と、合金層１０９と、金属層１１１と、第１絶縁領域１１３と、メタル領域１１５と、ソース電極１１７と、トレンチ１２１と、第２絶縁領域１２３と、フィールドプレート１２５と、ゲート電極１２７と、ソース領域１２９と、を含む。この半導体装置１００は、ドリフト層１０３にトレンチ１２１が深さ方向に配設され、このトレンチ１２１の内部は、第２絶縁領域１２３に係る部材が充填される。第２絶縁領域１２３の内部には、フィールドプレート１２５と、ゲート電極１２７とが配設される。なお、図１の実施例では、２つのトレンチを示すが、これに限られず、実施形態の半導体装置１００は１つ、３つ、４つ、またはそれ以上のトレンチを有するようにしてもよい。
【0013】
ドリフト層１０３は、サブ層１０１の上部に配設される。サブ層１０１及びドリフト層１０３は第１導電型でもよく、サブ層１０１はドリフト層１０３よりも不純物濃度が高くてもよい。ドリフト層１０３は、エピタキシャル成長により形成されてもよく、不純物濃度は、ピンチオフしない程度の濃度が好ましい。ここで、ドリフト層１０３の不純物のドーズ量は、耐圧クラス４０Ｖで２．０ｅ１６ｃｍ-３乃至９．０ｅ１６ｃｍ-３が好ましい。また、ドリフト層１０３の不純物のドーズ量は、耐圧クラス１００Ｖで１．３ｅ１６ｃｍ-３乃至２．３ｅ１６ｃｍ-３が好ましい。半導体装置１００のドリフト層１０３は、単一の不純物濃度でよいが、これに限られない。例えば、図１に示す如く、ドリフト層１０３はある不純物濃度を有するドリフト層１０３Ａと、ドリフト層１０３Ａと異なる不純物濃度を有するドリフト層１０３Ｂとを含んでもよい。この場合、ゲート電極１２７付近のドリフト層１０３Ｂの濃度や厚さを制御することで、ゲート電極１２７の電界強度を緩和することができる。
【0014】
ベース領域１０５は、ドリフト層１０３の上部に配設される。ベース領域１０５は、第２導電体でもよい。
【0015】
シャロー領域１０７は、ベース領域１０５内部に配設される。また、図示の如く、シャロー領域１０７は、コンタクト掘り込み構造の下、かつ、シリコンコンタクト下に配設されてもよい。シャロー領域１０７は、第２導電体でもよく、前記ベース領域１０５よりも不純物濃度が高くてもよい。ここで、シャロー領域１０７を設けることで、シリコンコンタクト下のｐｎジャンクション部でブレークダウンをさせるようにする。これにより、ベース領域１０５側に空乏層を伸ばさせず、リカバリ電流の立ち上がり時のみに電界強度を上昇させることができる。
【0016】
合金層１０９は、シャロー領域１０７を含むベース領域１０５と金属層１１１との間に配設される。金属層１１１はチタンを含めてもよい。一般に、シリコンと金属（例えばアルミ）を直接合させると金属（例えばアルミ）とシリコンとの相互拡散によるアルミスパイクが発生する場合がある。これを緩和するための合金層１０９を設ける。金属層１１１を熱処理することによりシリサイド層を形成するようにしてもよい。金属層１１１がチタンを含む場合には、熱処理によりチタンシリサイド層が形成される。
【0017】
第1絶縁領域１１３は、金属層１１１の内部に配設される。第１絶縁領域１１３は、二酸化ケイ素（ＳｉＯ２）を含んでもよい。また、第１絶縁領域１１３は、第２絶縁領域１２３と同じ材質を含んでもよい。
【0018】
メタル領域１１５は、金属層１１１の上部に配設される。メタル領域１１５はタングステンを含むようにしてもよい。ソース電極１１７は、メタル領域１１５上部に配設される。ソース電極１１７は、アルミニウム系合金でもよく、アルミニウム―銅系合金でもよい。
【0019】
トレンチ１２１は、ドリフト層１０３内に、半導体装置１００の深さ方向、すなわち、ソース電極１１７側からサブ層１０１側に向かって配設される。ここで、トレンチ１２１の外壁の形状は、半導体装置１００の深さ方向に平行にしてもよいし、深さ方向へ進むに従いテーパ状にしてもよい。テーパ状の場合には、半導体装置１００の底面から仰角８０度以上９０度未満にすることが好ましく、更に好ましくは上記仰角８３度から８７度である。
【0020】
第２絶縁領域１２３は、トレンチ１２１の内部に配設される。第２絶縁領域１２３内部は、フィールドプレート１２５と、ゲート電極１２７とを含む。フィールドプレート１２５はソース電極１１７と電気的に接続される。トレンチ１２１内部にフィールドプレート１２５を設ける事で、電界集中を緩和して高耐圧化を図ることができる。
【0021】
フィールドプレート１２５は、多結晶半導体材料、例えば、ポリシリコンを含んでもよい。本実施形態では、フィールドプレート１２５は、高抵抗のポリシリコンを含む。本実施形態のフィールドプレート１２５は、高抵抗のポリシリコンを介してソース電極１１７と電気的接続される。換言すれば、本実施形態のフィールドプレート１２５は、高抵抗のポリシリコンを含み、ソース電極１１７と電気的に接続される。フィールドプレート１２５は高抵抗のポリシリコンを含むため、フィールドプレート１２５とソース電極１１７との間の電気的抵抗Rｆｐは高抵抗となる。ここで、フィールドプレート１２５とソース電極１１７との間は変異電流の影響を低減するため、より低い抵抗に設定するのが知られる。本実施形態では、フィールドプレート１２５とソース電極１１７との間の抵抗を調整して、変異電流を制御する。変異電位を制御することにより、半導体装置１００のソフトリカバリを制御する。このフィールドプレート１２５とソース電極１１７との間の抵抗値としては、トレンチ１本あたり５０ｋΩ以上８００ｋΩ以下でもよく、５８ｋΩ以上２５４ｋΩ以下が好ましい。また、シート抵抗は、２５Ω/ｓｑ程度でもよく、好ましくは、２９．７Ω/ｓｑ以上である。また、Ｒｆｓは５Ω/ｓｑ程度でもよい。これにより、半導体装置１００のソフトリカバリ特性を改善することができる。
【0022】
また、ゲート電極１２７は、ベース領域１０５よりも深さ方向側、すなわち、サブ層１０１側に設けられることが好ましく、ゲート電極１２７の最もサブ層１０１との距離が短い部分は、当該ゲート電極１２７に係るトレンチ１２１に接するベース領域１０５の部分よりも０．１μｍ乃至０．５μｍ程度サブ層１０１に近くに設けてもよい。このようにすることで、ゲート電極１２７とサブ層１０１との距離を短くすることができる。ここで、ゲート電極１２７の最もサブ層１０１に近い部分と、当該ゲート電極１２７に係るトレンチ１２１に接するベース領域１０５の部分の距離が短ければ、電界強度を高くすることができる。ゲート電極１２７の底部、即ち、サブ層１０１に近い面の端部にテーパをつけるようにしてもよいし、サブ層１０１に近い面の端部を丸めるようにしてもよい。このようにすることで、端部近辺の電界集中を緩和して高耐圧化を図ることができる。
【0023】
ソース領域１２９は、ベース領域１０５の上部であって、トレンチ１２１上部側面に配設される。ソース領域１２９は第１導電型でもよい。ソース領域１２９の外壁、すなわち、合金層１０９側及び金属層１１１と、メタル領域１１５とが接触する壁は半導体１００の底面からみて略垂直にしてもよいし、図示の如くテーパ状にしてもよい。この場合には、半導体１００の底面からみて仰角８０度以上９０度未満にすることが好ましく、更に好ましくは上記仰角８３度から８７度である。このようにテーパ状にすることで、電界の集中を緩和して電界強度を下げることができる。
【0024】
【0025】
図３は、半導体装置１００の更なる実施形態を示す断面図である。本実施形態では、複数のトレンチ１２１を有する半導体１００であり、複数のトレンチ１２１内に各々複数のフィールドプレート１２５を有する。ここで、複数のフィールドプレート１２５とソース電極１１７との抵抗Ｒｆｐはそれぞれ異なるようにしてもよい。図３に示す半導体装置１００においては、フィールドプレート１２５Ａとソース電極１１７との抵抗はＲｆｐ＿１であり、フィールドプレートフィールドプレート１２５Ｂ，１２５Ｃ，及び１２５Ｄとソース電極１１７との抵抗はＲｆｐ＿２である。このように複数の抵抗Ｒｆｐを有することで、変異電流の変化により対応することができ、急峻な耐圧の変動を受けても安定した逆回復時間(ＴＲＲ）の特性を得ることができる。
【0026】
【0027】
図５は、抵抗Ｒｆｐとダンピングファクタの関係を示すグラフである。一般に、ダンピングファクタとは、振動を減少させる制動係数を示す。ダンピングファクタが高い程、ソフトリカバリの能力が高いといえる。ここで、実施例の半導体装置のダンピングファクタを解析したところ、抵抗Ｒｆｐはある抵抗値でダンピングファクタが最大となり、その後減少することがあることが判明した。以上から、発明者は、フィールドプレート１２５とソース電極１１７との間抵抗（Ｒｆｐ）を制御することにより、高いダンピングファクタを得る事でソフトリカバリの能力向上可能という知見を得た。
【0028】
図６は、ある実施形態に係る半導体装置１００の上面図である。図６を用いて、フィールドプレート１２５とソース電極１１７との間抵抗（Ｒｆｐ）の制御について説明する。図示の如く、半導体装置１００は複数のトレンチ１２１を有する。トレンチ１２１の両端は、正電極及び負電極であり、抵抗Ｒｆｐを調整するために、正電極と負電極とに挟まれた部分のトレンチ長さＬＴＲを調整するようにしてもよい。また、製造プロセスでは、ポリシリコンの不純物ドーズ量に制御することで、抵抗Ｒｆｐを調整するようにしてもよい。さらに、フィールドプレート１２５に含まれるポリシリコンのシート抵抗を規定して、抵抗Ｒｆｐを制御するようにしてもよい。以上の通り、トレンチ長さＬＴＲ、ポリシリコンの不純物ドーズ量、またはこれらの組み合わせで最適な抵抗Ｒｆｐを設定することができる。
【0029】
また、フィールドプレート１２５とソース電極１１７との間の抵抗Ｒｆｐを高抵抗にするために、フィールドプレート１２５やトレンチ１２１以外にも例えば、コンタクト抵抗を高抵抗にすることができる。例えば、図６において、ソース電極に電気的に接続される電極１３１は、コンタクト開口部１３３を介して、フィールドプレート１２５に電気的に接続される。このコンタクト開口部１３３のサイズを変更することにより、フィールドプレート１２５とソース電極１１７との間の抵抗Ｒｆｐを高抵抗化することができる。
【0030】
図７Ａ、図７Ｂ、図７Ｃ、図７Ｄ、図７Ｅ、図７Ｆ、図７Ｇ、及び図７Ｈは、シャロー領域１０７を形成するプロセスを説明するための図である。例として、図１に示した複数のトレンチ１２１間の断面図を示し、説明の便宜上、トレンチ１２１Ａ及び１２１Ｂの間の断面図の一部を示す。まずサブ層１０１、ドリフト層１０３上部に前述の各領域を形成する（図７Ａ）。次に、フォトレジスト１５１を仕掛中の半導体装置表面に塗布した後に、フォトマスクを光照射して選択的に露光し、フォトレジスト１５１を選択的に除去する（図７Ｂ）。本実施形態では、トレンチ１２１Ａ及び１２１Ｂの間のフォトレジスト１５１を除去し、第１絶縁領域１１３を露出させる。次に、第１絶縁領域１１３をエッチングする（図７Ｃ）。このエッチングはソース領域１２９に到達するまで行うようにしてもよい。次に、ソース領域１２９をエッチングし、さらにベース領域１０５の内部に到達するまでエッチングを行う（図７Ｄ）。ここで、ソース領域１２９及びベース領域１０５をエッチングの際に、図示の如くテーパを付けるようにしてもよい。次に、ベース領域１０５にイオン注入を行う（図７Ｅ）。ここで、イオン注入により第２導電型の不純物をイオン注入してもよい。次に、半導体装置１００の表面に塗布したフォトレジストを除去して（図７Ｆ）、ラピッドサーマルアニール(Ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ； ＲＴＡ)等の熱処理工程により、イオン注入した不純物を拡散させてベース領域１０５内にシャロー領域１０７を形成する（図７Ｇ）。その後、合金層１０９、金属層１１１、メタル領域１１５，及び、ソース電極１１７を必要に応じて形成する（図７Ｈ）。このようにしてシャロー領域１０７を有する半導体装置１００を製造することができる。
【0031】
その他の実施形態として上記のように、実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【0032】
本発明は、特にパワー半導体装置に利用可能である。
【符号の説明】
【0033】
１００ 半導体装置
１０１ サブ層
１０３ ドリフト領域
１０５ ベース領域
１０７ シャロー領域
１０９ 合金層
１１１ 金属層
１１３ 第１絶縁領域
１１５ メタル領域
１１７ ソース電極
１２１ トレンチ
１２３ 第２絶縁領域
１２５ フィールドプレート
１２７ ゲート電極
１２９ ソース領域
１３１ 電極
１３３ コンタクト開口部
１０１ サブ層
１０３ ドリフト領域
１０５ ベース領域
１０７ シャロー領域
１０９ 合金層
１１１ 金属層
１１３ 第１絶縁領域
１１５ メタル領域
１１７ ソース電極
１２１ トレンチ
１２３ 第２絶縁領域
１２５ フィールドプレート
１２７ ゲート電極
１２９ ソース領域
１３１ 電極
１３３ コンタクト開口部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2021-10-05
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【0008】
上記課題を解決するため、１または複数の実施例に係る半導体装置は、半導体装置において、第１導電型のサブ層と、第１導電型の第１のドリフト層と、前記第１のドリフト層上部に設けられ、前記第１のドリフト層とは異なる不純物濃度を有する第１導電型の第２のドリフト層と、前記ドリフト層上部に設けられた第２導電型のベース領域と、前記ベース領域に接するように設けられたソース領域と、ソース電極と、前記ドリフト層、前記ベース領域、及びソース領域に接して設けられた複数のトレンチと、前記複数のトレンチ内部に各々設けられた複数の絶縁領域と、前記複数のトレンチ内部に各々設けられた複数のゲート電極と、前記複数のトレンチ内部に各々設けられ、前記ソース電極と電気的に接続され、前記絶縁領域の内部に設けられた複数のフィールドプレートと、前記フィールドプレートは２９．７Ω/ｓｑ以上のシート抵抗を有するポリシリコンを含むようにしてもよい。
【手続補正2】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体装置において、
第１導電型のサブ層と、
第１導電型の第１のドリフト層と、
前記第１のドリフト層上部に設けられ、前記第１のドリフト層とは異なる不純物濃度を有する第１導電型の第２のドリフト層と、
前記ドリフト層上部に設けられた第２導電型のベース領域と、
前記ベース領域に接するように設けられたソース領域と、
ソース電極と、
前記ドリフト層、前記ベース領域、及びソース領域に接して設けられた複数のトレンチと、
前記複数のトレンチ内部に各々設けられた複数の絶縁領域と、
前記複数のトレンチ内部に各々設けられた複数のゲート電極と、
前記複数のトレンチ内部に各々設けられ、前記ソース電極と電気的に接続され、前記絶縁領域の内部に設けられた複数のフィールドプレートと、を含み、前記フィールドプレートは２９．７Ω/ｓｑ以上のシート抵抗を有するポリシリコンを含むことを特徴とする半導体装置。
第１導電型のサブ層と、
第１導電型の第１のドリフト層と、
前記第１のドリフト層上部に設けられ、前記第１のドリフト層とは異なる不純物濃度を有する第１導電型の第２のドリフト層と、
前記ドリフト層上部に設けられた第２導電型のベース領域と、
前記ベース領域に接するように設けられたソース領域と、
ソース電極と、
前記ドリフト層、前記ベース領域、及びソース領域に接して設けられた複数のトレンチと、
前記複数のトレンチ内部に各々設けられた複数の絶縁領域と、
前記複数のトレンチ内部に各々設けられた複数のゲート電極と、
前記複数のトレンチ内部に各々設けられ、前記ソース電極と電気的に接続され、前記絶縁領域の内部に設けられた複数のフィールドプレートと、を含み、前記フィールドプレートは２９．７Ω/ｓｑ以上のシート抵抗を有するポリシリコンを含むことを特徴とする半導体装置。
【請求項2】
前記複数のトレンチのうち、１つのトレンチ内部に設けられたフィールドプレートと前記ソース電極との間の抵抗値は、５０ｋΩ以上８００ｋΩ以下であることを特徴とする請求項１記載の半導体装置。
【請求項3】
前記複数のトレンチのうち、１つのトレンチ内部に設けられたフィールドプレートと前記ソース電極との間の抵抗値は、５８ｋΩ以上２５４ｋΩ以下であることを特徴とする請求項１記載の半導体装置。
【請求項4】
前記ドリフト層は不純物を含み、ドリフト層は、前記不純物の濃度では、実質的にピンチオフ状態が生じないことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項5】
前記ゲート電極は、前記ベース領域よりもサブ層側に設けられることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項6】
前記ゲート電極の最も前記サブ層との距離が短い部分は、前記ゲート電極に係るトレンチに接する前記ベース領域の部分と前記サブ層との距離よりも短いことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項7】
前記ゲート電極の最も前記サブ層との距離が短い部分は、前記ゲート電極に係るトレンチに接する前記ベース領域の部分と前記サブ層との距離よりも０．１μｍ以上０．５μｍ以下の範囲で短いことを特徴とする請求項１から６に記載の半導体装置。
【請求項8】
前記複数のトレンチの間の前記ベース領域内部であって、コンタクト掘り込み構造の下、かつ、シリコンコンタクト下に配設されるシャロー領域を更に含むことを特徴とする請求項１から７に記載の半導体装置。
【請求項9】
前記シャロー領域は、第２導電型であることを特徴とする請求項８記載の半導体装置。
【請求項10】
前記シャロー領域は、前記ベース領域よりも不純物濃度が高いことを特徴とする請求項８または９に記載の半導体装置。