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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022051373
(43)【公開日】2022-03-31
(54)【発明の名称】メモリシステム及び送信信号調整方法
(51)【国際特許分類】
G11C 7/10 20060101AFI20220324BHJP
G06F 12/00 20060101ALI20220324BHJP
【ＦＩ】
G11C7/10 405
G06F12/00 564A
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2020157812
(22)【出願日】2020-09-18
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】特許業務法人イトーシン国際特許事務所
(72)【発明者】
【氏名】池田 真一
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CC01
(57)【要約】
【課題】 スルーレートを改善することができるメモリシステム及び送信信号調整方法を提供する。
【解決手段】 実施形態のメモリシステムは、１つ以上のメモリチップと、前記１つ以上のメモリチップに接続され、前記１つ以上のメモリチップに対して送信信号を送信する第１のドライバと、前記送信信号に付加するブースト信号を生成する第２のドライバと、前記１つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報に基づいて、前記ブースト信号の付加期間を設定する制御回路と、を備えるコントローラと、を具備する。
【選択図】図７
【解決手段】 実施形態のメモリシステムは、１つ以上のメモリチップと、前記１つ以上のメモリチップに接続され、前記１つ以上のメモリチップに対して送信信号を送信する第１のドライバと、前記送信信号に付加するブースト信号を生成する第２のドライバと、前記１つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報に基づいて、前記ブースト信号の付加期間を設定する制御回路と、を備えるコントローラと、を具備する。
【選択図】図７
【特許請求の範囲】
【請求項1】
１つ以上のメモリチップと、
前記１つ以上のメモリチップに接続され、
前記１つ以上のメモリチップに対して送信信号を送信する第１のドライバと、
前記送信信号に付加するブースト信号を生成する第２のドライバと、
前記１つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報に基づいて、前記ブースト信号の付加期間を設定する制御回路と、
を備えるコントローラと、
を具備するメモリシステム。
前記１つ以上のメモリチップに接続され、
前記１つ以上のメモリチップに対して送信信号を送信する第１のドライバと、
前記送信信号に付加するブースト信号を生成する第２のドライバと、
前記１つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報に基づいて、前記ブースト信号の付加期間を設定する制御回路と、
を備えるコントローラと、
を具備するメモリシステム。
【請求項2】
前記歪の特性は、前記送信信号の送信先のメモリチップ毎に異なり、
前記制御回路は、前記送信信号の送信先のメモリチップ毎に前記付加期間を設定する
請求項１に記載のメモリシステム。
前記制御回路は、前記送信信号の送信先のメモリチップ毎に前記付加期間を設定する
請求項１に記載のメモリシステム。
【請求項3】
前記歪の特性に関する情報を保持するメモリ
を更に具備する請求項１又は請求項２に記載のメモリシステム。
を更に具備する請求項１又は請求項２に記載のメモリシステム。
【請求項4】
前記歪の特性に関する情報は、前記送信信号の波形中の歪が生じる一部の期間を示す歪期間情報である、
請求項１から請求項３の何れか１項に記載のメモリシステム
請求項１から請求項３の何れか１項に記載のメモリシステム
【請求項5】
前記制御回路は、前記送信信号の立ち上がり時及び立ち下がり時において、前記歪の特性に関する情報に基づいて前記ブースト信号の付加期間を設定する
請求項１から請求項４の何れか１項に記載のメモリシステム。
請求項１から請求項４の何れか１項に記載のメモリシステム。
【請求項6】
前記伝送経路に接続され、前記伝送経路における反射の影響を受けた信号と受けていない信号とを受信し、受信した信号と基準レベルとの比較によって前記送信信号の波形中の歪が生じる一部の期間を判定する比較回路と、
前記比較回路の出力に基づいて前記歪が生じる一部の期間を示す歪期間を求める期間検出回路と
を更に具備する請求項１に記載のメモリシステム。
前記比較回路の出力に基づいて前記歪が生じる一部の期間を示す歪期間を求める期間検出回路と
を更に具備する請求項１に記載のメモリシステム。
【請求項7】
前記比較回路は、前記メモリチップから送信された信号を受信して前記歪みが生じる一部の期間を判定する
請求項６に記載のメモリシステム。
請求項６に記載のメモリシステム。
【請求項8】
前記メモリチップに電気的に接続されることなく前記伝送経路に並設され、前記第１のドライバからの前記送信信号を前記メモリチップ近傍まで伝送する冗長配線を更に具備し、
前記比較回路は、前記伝送経路に伝送された前記第１のドライバからの送信信号を受信するとともに前記冗長配線に伝送された前記第１のドライバからの送信信号を受信することにより前記歪みが生じる一部の期間を判定する
請求項６に記載のメモリシステム。
前記比較回路は、前記伝送経路に伝送された前記第１のドライバからの送信信号を受信するとともに前記冗長配線に伝送された前記第１のドライバからの送信信号を受信することにより前記歪みが生じる一部の期間を判定する
請求項６に記載のメモリシステム。
【請求項9】
１つ以上のメモリチップに対して送信信号を送信する第１のドライバの出力に第２のドライバにより生成されたブースト信号を付加する送信信号調整方法であって、
前記１つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報を取得し、
前記歪の特性に関する情報に基づいて、前記送信信号の送信先のメモリチップ毎に、前記ブースト信号を付加する付加期間を設定する
送信信号調整方法。
前記１つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報を取得し、
前記歪の特性に関する情報に基づいて、前記送信信号の送信先のメモリチップ毎に、前記ブースト信号を付加する付加期間を設定する
送信信号調整方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステム及び送信信号調整方法に関する。
【背景技術】
【0002】
近年、ＮＡＮＤフラッシュメモリ等のメモリデバイスである半導体記憶装置において、メモリの大容量化が進んでいる。例えば、ＮＡＮＤフラッシュメモリのパッケージ内に複数のＮＡＮＤメモリチップを積層する多段スタック構成が採用されることがある。
【0003】
パッケージ内に、複数のＮＡＮＤメモリチップが積層されて配置される構造では、各ＮＡＮＤメモリチップのDQ信号端子は数珠つなぎに共通接続されて、コントローラに接続されることがある。コントローラは、各ＮＡＮＤメモリチップを特定する情報を用いて、個々のＮＡＮＤメモリチップを制御する。
【0004】
多段スタック構成では、あるＮＡＮＤメモリチップについては、他のＮＡＮＤメモリチップがスタブを構成する。これにより、あるＮＡＮＤメモリチップが受信した信号品質が悪化することがある。信号品質は、ＮＡＮＤメモリチップの積層の位置に依存して変化する。このため、多段スタック構成の全てのＮＡＮＤメモリチップにおいて信号品質を改善することは容易ではない。
【0005】
なお、多段スタック構成の例を説明したが、多段スタック構成に限らない。コントローラに共通接続された複数のＮＡＮＤメモリチップのうちのあるＮＡＮＤメモリチップについて、他のＮＡＮＤメモリチップがスタブを構成する場合には、同様の現象が生じる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１８－１６４２４２号公報
【特許文献2】米国特許出願公開第２０１２／１９４２２４号明細書
【特許文献3】米国特許出願公開第２０１１／０８０２３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
本実施形態は、信号品質を改善することができるメモリシステム及び送信信号調整方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
実施形態のメモリシステムは、１つ以上のメモリチップと、前記１つ以上のメモリチップに接続され、前記１つ以上のメモリチップに対して送信信号を送信する第１のドライバと、前記送信信号に付加するブースト信号を生成する第２のドライバと、前記１つ以上のメモリチップへの前記送信信号に生じる歪の特性に関する情報に基づいて、前記ブースト信号の付加期間を設定する制御回路と、を備えるコントローラと、を具備する。
【図面の簡単な説明】
【0009】
【図1】本実施の形態に係るメモリシステムを示すブロック図。
【図3A】パッケージ化の例を示す模式的に示す説明図。
【図4A】パッケージ化の他の例を示す模式的に示す説明図。
【図5A】パッケージ化の他の例を示す模式的に示す説明図。
【図6A】パッケージ化の他の例を示す模式的に示す説明図。
【図6B】パッケージ化の他の例を示す模式的に示す説明図。
【図6C】パッケージ化の他の例を示す模式的に示す説明図。
【図7】メモリＩ／Ｆの具体的な構成の一例を示す回路図。
【図8】第１の実施の形態の動作を説明するためのタイミングチャート。
【図9】第１の実施の形態の動作を説明するための波形図。
【図10】第２の実施の形態を示す回路図。
【図11】ＴＤＣの具体的な構成の一例を示す回路図。
【図12】第２の実施の形態の動作を説明するためのフローチャート。
【図13】第２の実施の形態の動作を説明するためのタイミングチャート。
【図14】第３の実施の形態を示す説明図。
【図15】第３の実施の形態の動作を説明するための説明図。
【図16】第３の実施の形態の動作を説明するためのフローチャート。
【図17】第３の実施の形態の動作を説明するためのタイミングチャート。
【図18】第３の実施の形態の動作を説明するためのタイミングチャート。
【発明を実施するための形態】
【0010】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【0011】
（第１の実施の形態）
本実施の形態は、メモリコントローラからメモリチップへの送信信号の伝送経路における反射の影響により歪みが生じる期間に応じて、メモリチップ毎に送信信号に印加するブースト信号の付加期間を調整するものである。これにより、メモリコントローラと全てのメモリチップとの通信において信号品質の改善を可能にする。
本実施の形態は、メモリコントローラからメモリチップへの送信信号の伝送経路における反射の影響により歪みが生じる期間に応じて、メモリチップ毎に送信信号に印加するブースト信号の付加期間を調整するものである。これにより、メモリコントローラと全てのメモリチップとの通信において信号品質の改善を可能にする。
【0012】
【0013】
本実施形態のメモリシステム１は、メモリコントローラ３と４つのメモリチップ４Ａ～４Ｄを備える。４つのメモリチップ４Ａ～４Ｄを区別する必要がない場合には代表してメモリチップ４という。なお、メモリチップ４の個数は４に限定されるものではなく、１つ以上の任意の個数のメモリチップを採用することができる。
【0014】
メモリシステム１は、ホスト２と接続可能である。ホスト２は、例えば、パーソナルコンピュータ、携帯端末、車載装置、サーバなどの電子機器である。ホスト２はプロセッサとしての中央処理装置（ＣＰＵ）２ａと、ＲＯＭ（図示せず）、ＤＲＡＭ２ｂを有する。メモリシステム１は、ホスト２からの要求に応じて、ホスト２からのユーザデータ（以下、単にデータという）を各メモリチップ４に記憶したり、各メモリチップ４に記憶されたデータを読み出してホスト２へ出力したりする。具体的には、メモリシステム１は、ホスト２からの書き込み要求に応じて各メモリチップ４へデータを書き込み、ホスト２からの読み出し要求に応じてデータを各メモリチップ４から読み出すことができる。
【0015】
メモリシステム１は、メモリコントローラ３と複数のメモリチップ４とが１つのパッケージとして構成されるＵＦＳ（Universal Flash Storage）デバイス等であってもよいし、ＳＳＤ（Solid State Drive）等であってもよい。図１では、メモリシステム１は、ホスト２と接続された状態として示してある。
【0016】
メモリチップ４は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリ等により構成された半導体記憶装置である。図１に示すように、メモリコントローラ３と各メモリチップ４とはＮＡＮＤバスを介して接続される。メモリコントローラ３は、ホストからの書き込みリクエストに従ってメモリチップ４へのデータの書き込みを制御する。また、メモリコントローラ３は、ホストからの読み出しリクエストに従ってメモリチップ４からのデータの読み出しを制御する。メモリコントローラ３は、ホストからのリクエストでなく自発的に、メモリチップ４へのデータの書き込み及び読み出しを制御することがある。
【0017】
図２において、メモリコントローラ３は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４、ホストインタフェース（Ｉ／Ｆ）１５、及びメモリＩ／Ｆ１６を備える。ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、ＥＣＣ回路１４、ホストＩ／Ｆ１６及びメモリＩ／Ｆ１６は、互いに内部バス１９により接続される。
【0018】
ホストＩ／Ｆ１５は、ホストから受信したリクエストや、ユーザデータである書き込みデータなどを内部バス１９に出力する。また、ホストＩ／Ｆ１５は、メモリチップ４から読み出されたユーザデータや、ＣＰＵ１１からの応答などをホストへ送信する。
【0019】
メモリＩ／Ｆ１６は、入出力回路１７を備えている。メモリＩ／Ｆ１６は、ＣＰＵ１１の指示に基づいてユーザデータ等を各メモリチップ４へ書き込む処理及び各メモリチップ４から読み出す処理を制御する。入出力回路１７は、ドライブ回路１８ａを備えている。ドライブ回路１８ａについては、後に詳細に説明する。
【0020】
ＣＰＵ１１は、メモリコントローラ３を統括的に制御する。ＣＰＵ１１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。ＣＰＵ１１は、ホストからホストＩ／Ｆ１５経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、ＣＰＵ１１は、ホストからのリクエストに従って、各メモリチップ４へのユーザデータの書き込みをメモリＩ／Ｆ１６へ指示する。また、ＣＰＵ１１は、ホストからのリクエストに従って、各メモリチップ４からのユーザデータの読み出しを、メモリＩ／Ｆ１６へ指示する。
【0021】
ＣＰＵ１１は、ＲＡＭ１３に蓄積されるユーザデータに対して、各メモリチップ４上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１９経由でＲＡＭ１３に格納される。ＣＰＵ１１は、メモリ領域の決定を、例えば、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。
【0022】
ＣＰＵ１１は、書き込み先の各メモリチップ４上のメモリ領域を決定する。メモリチップ４のメモリ領域には物理アドレスが割当てられている。ＣＰＵ１１は、データの書き込み先のメモリ領域を、物理アドレスを用いて管理する。ＣＰＵ１１は、決定したメモリ領域の物理アドレスを指定してユーザデータをメモリチップ４へ書き込むようメモリＩ／Ｆ１６へ指示する。ＣＰＵ１１は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。ＣＰＵ１１は、論理アドレスを含む読み出しリクエストをホストから受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリＩ／Ｆ１６へ指示する。
【0023】
ＥＣＣ回路１４は、ＲＡＭ１３に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、各メモリチップ４から読み出された符号語を復号する。
ＲＡＭ１３は、ホストから受信したユーザデータを各メモリチップ４へ記憶するまでに一時格納したり、各メモリチップ４から読み出したデータをホストへ送信したりするまでに一時格納する。ＲＡＭ１３は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
ＲＡＭ１３は、ホストから受信したユーザデータを各メモリチップ４へ記憶するまでに一時格納したり、各メモリチップ４から読み出したデータをホストへ送信したりするまでに一時格納する。ＲＡＭ１３は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
【0024】
図１では、メモリコントローラ３が、ＥＣＣ回路１４とメモリＩ／Ｆ１６をそれぞれ備える構成例を示した。しかし、ＥＣＣ回路１４がメモリＩ／Ｆ１６に内蔵されていてもよい。また、ＥＣＣ回路１４が、各メモリチップ４に内蔵されていてもよい。
【0025】
ホストから書き込みリクエストを受信した場合、メモリコントローラ３は次のように動作する。ＣＰＵ１１は、書き込みデータをＲＡＭ１３に一時記憶させる。ＣＰＵ１１は、ＲＡＭ１３にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリＩ／Ｆ１６に与える。メモリＩ／Ｆ１６は、入力された符号語を各メモリチップ４に書き込む。
【0026】
ホストから読み出しリクエストを受信した場合、メモリコントローラ３は次のように動作する。メモリＩ／Ｆ１６は、各メモリチップ４から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１３にストアする。ＣＰＵ１１は、ＲＡＭ１３にストアされたデータを、ホストＩ／Ｆ１５を介してホストに送信する。
【0027】
（パッケージ構成）
メモリシステム１を構成するメモリコントローラ３とメモリチップ４とは、メモリデバイスとしてパッケージ化されることがある。
メモリシステム１を構成するメモリコントローラ３とメモリチップ４とは、メモリデバイスとしてパッケージ化されることがある。
【0028】
図３Ａ、図４Ａ、図５Ａ及び図６Ａ～図６Ｃはメモリコントローラ３及びメモリチップ４のパッケージ構造の例を模式的に示す説明図である。これらの図において同一の構成要素には同一符号を付してある。図３Ａ～図５Ａはメモリデバイスをパッケージオンパッケージ（ＰＯＰ）にて構成した例を示している。また、図３Ｂ、図４Ｂ、図５Ｂは、それぞれ図３Ａ、図４Ａ、図５Ａの例におけるパルスレスポンスを示す波形図であり、図３Ｃ、図４Ｃ、図５Ｃは、それぞれ図３Ａ、図４Ａ、図５Ａの例におけるアイダイアグラムを示している。
【0029】
メモリチップ４は、メモリデバイス内において、積層配置されることがある。図３Ａはメモリチップ４Ａが積層されていない例を示している。図４Ａはメモリチップ４Ａ，４Ｂが積層された例を示し、図５Ａ及び図６Ａ～図６Ｃはメモリチップ４Ａ～４Ｄが積層された例を示している。なお、図３Ａ、図４Ａ、図５Ａ及び図６Ａ～図６Ｃ中の破線丸印は、実装に用いられるはんだボールを示している。
【0030】
図３において、パッケージＰａ１は、トップパッケージＰａ１ｔとボトムパッケージＰａ１ｂを有する。トップパッケージＰａ１ｔにはメモリチップ４Ａが配置され、ボトムパッケージＰａ１ｂには、チップ化されたメモリコントローラ３が配置される。
【0031】
メモリコントローラ３の電極パッド３ａはボンディングワイヤ６を介して実装端子７に接続され、メモリチップ４Ａの電極パッド４Ａａはボンディングワイヤ８を介して実装端子９に接続される。実装端子７，９同士は、ＮＡＮＤバスを構成する配線５を経由して相互に接続される。
【0032】
図４ＡはトップパッケージＰａ１ｔ内において、メモリチップ４Ａ，４Ｂが積層された例を示しており、図５ＡはトップパッケージＰａ１ｔ内において、メモリチップ４Ａ～４Ｄが積層された例を示している。図４Ａ及び図５Ａに示すように、各メモリチップ４Ａ～４Ｄ上の電極パッド（図示省略）は、ボンディングワイヤ８によって共通接続されて実装端子９に接続される。図４Ａ及び図５Ａのメモリデバイスは、複数のメモリチップ４Ａ，４Ｂ又は４Ａ～４Ｄによって、高い記憶密度及び大きい記憶容量を実現する。
【0033】
複数のメモリチップ４Ａ～４Ｄは、ボンディングワイヤ８によって、上層のメモリチップ４と下層のメモリチップ４とが接続される場合、上層のメモリチップ４が、下層のメモリチップ４に対してずらして積層される。これによって、下層のメモリチップ４に設けられた電極パッドが上層のメモリチップ４に覆われること無く、露出される。こうして、積層されたメモリチップ４Ａ～４Ｄ同士は、それぞれ露出した電極パッドとボンディングワイヤ８とにより互いに電気的に接続される。
【0034】
図３Ｂ、図４Ｂ及び図５Ｂは、それぞれ図３Ａ、図４Ａ及び図５Ａの例においてメモリコントローラ３が出力した１つのパルス信号をメモリチップ４Ａにおいて観測した波形（パルスレスポンス）を示している。図３Ｃ、図４Ｃ及び図５Ｃは、それぞれ図３Ａ、図４Ａ及び図５Ａの例においてメモリコントローラ３が出力した複数のパルス信号をメモリチップ４Ａにおいて観測したアイダイアグラムを示している。なお、これらの図において、Ｘ軸は時間、Ｙ軸は電圧、を示し、矢印の向きに従ってそれぞれの値は大きくなる。図３Ｂ、図３Ｃに示すように、１段のメモリチップ４Ａのみが配置された構成では、パルスレスポンスの歪は比較的小さく、アイ開口は十分な広さを有する。これに対し、図４Ｃに示すように、２段のメモリチップ４Ａ，４Ｂが配置された構成では、アイ開口が図３Ｃに比べて小さくなっている。更に、図５Ｃに示すように、４段のメモリチップ４Ａ～４Ｄが配置された構成では、アイ開口が図４Ｃに比べて更に小さくなっている。
【0035】
このように、メモリチップ４を多段スタック構成とした場合には、あるメモリチップ４に対して、他のメモリチップ４がスタブを構成することから、反射の影響により波形が歪んでしまう。この結果、信号品質が悪化し、アイ開口が狭くなる。
【0036】
なお、図３Ｂ～図５Ｂ及び図３Ｃ～図５Ｃでは、メモリチップ４Ａにおける特性を示したが、他のメモリチップ４については、スタブの構成がメモリチップ４Ａの場合と異なることから、反射の影響もメモリチップ４Ａとは異なる。すなわち、複数のメモリチップ４を多段スタック構成とした場合の波形の歪は、メモリチップ毎に異なる。このように、多段スタック構成のメモリチップ４では、その位置に依存して異なる波形歪が観測される。このため、上述したように、全てのメモリチップ４においてスルーレートを同様に改善することは容易ではない。
【0037】
【0038】
図６Ａは、一例として、ＵＦＳデバイスのパッケージＰａ２を示している。ＵＦＳデバイスでは、１つのインタポーザ上にメモリコントローラ３とスタック構成の複数のメモリチップ４Ａ～４Ｄとが配置される。また、図６Ｂは、ポイント・ツー・ポイント接続のＭＣＰ（Multi Chip Package）パッケージを示している。メモリパッケージＰａ３には積層された複数のメモリチップ４Ａ～４Ｄが配置され、コントローラパッケージＰａ４にはメモリコントローラ３が配置される。メモリパッケージＰａ３とコントローラパッケージＰａ４とは、プリント配線基板ＰＣ１上に実装される。また、図６Ｃは複数パッケージ接続のＭＣＰパッケージを示している。メモリパッケージＰａ３ａ，Ｐａ３ｂにはそれぞれ積層された複数のメモリチップ４Ａ～４Ｄが配置され、コントローラパッケージＰａ４にはメモリコントローラ３が配置される。メモリパッケージＰａ３ａ，Ｐａ３ｂとコントローラパッケージＰａ４とは、プリント配線基板ＰＣ２上に実装される。パッケージＰａ３ａ内の各メモリチップ４Ａ～４Ｄは、それぞれボンディングワイヤ８ａにより共通接続されて実装端子９ａに接続される。パッケージＰａ３ｂ内の各メモリチップ４Ａ～４Ｄは、それぞれボンディングワイヤ８ｂにより共通接続されて実装端子９ｂに接続される。
【0039】
図６Ａにおける実装端子７と実装端子９との間は配線５ａにより接続される。配線５ａは、インタポーザ上に形成される。図６Ｂにおける実装端子７と実装端子９との間は配線５ｂにより接続される。配線５ｂは、プリント配線基板ＰＣ１の配線層に形成される。図６Ｃにおける実装端子７と実装端子９ａ，実装端子９ｂとの間は、配線５ｃにより接続される。配線５ｃは、プリント配線基板ＰＣ２の配線層に形成される。配線５ａ～５ｃは、メモリコントローラ３と積層された複数のメモリチップ４Ａ～４Ｄとの間において、例えばトグル・ダブルデータレート等の高速データ転送モードでデータ転送可能である。
【0040】
なお、本実施の形態におけるメモリシステム１は、図３Ａ、図４Ａ、図５Ａ及び図６Ａ～図６Ｃのパッケージ構成に限定されるものではなく、各種パッケージ構成に適用することができる。特に積層された複数のメモリチップ４のうちのあるメモリチップ４に対して、他のメモリチップ４がスタブを構成する場合に有用である。
【0041】
図７はメモリＩ／Ｆ１６の具体的な構成の一例を示す回路図である。メモリＩ／Ｆ１６に備えられる入出力回路１７は、メモリチップ４との間で双方向通信を行うための回路である。入出力回路１７は、メモリチップ４からデータを受信する入力回路と、メモリチップ４にデータを送信する出力回路と、を備えている。ドライブ回路１８ａは、入出力回路１７の出力回路に備えられる。なお、図７では入出力回路１７の入力回路については具体的な構成の図示を省略している。メモリＩ／Ｆ１６には、更に、制御回路２８及びメモリ２９が設けられている。
【0042】
制御回路２８は、ＣＰＵ１１の制御に従って動作する。制御回路２８は、ＣＰＵやＦＰＧＡ（Field Programmable Gate Array）等を用いたプロセッサによって構成されていてもよく、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。制御回路２８は、メモリ２９に記憶されている情報を用いて、後述する遅延回路Ｄ１，Ｄ２の遅延時間を制御する。
【0043】
なお、制御回路２８は、ドライブ回路１８ａの各部を制御するものであってもよく、入出力回路１７の全体を制御するものであってもよく、また、メモリＩ／Ｆ１６の全体を制御するものであってもよい。あるいは、メモリコントローラ３のＣＰＵ１１が制御回路２８の機能を実現するように構成されていてもよい。メモリ２９として、例えば不揮発性のメモリが採用される。メモリ２９は、メモリＩ／Ｆ１６内でなくメモリコントローラ３内のいずれの位置に設けられていてもよい。
【0044】
ドライブ回路１８ａは、第１のドライバ回路としてのメインドライバ２０及び第２のドライバ回路としてのエッジブースタ２５を有している。メモリＩ／Ｆ１６は、ＣＰＵ１１の指示に従って、メモリチップ４に対するユーザデータに基づく送信信号を発生する。この送信信号はドライブ回路１８ａのメインドライバ２０によってメモリＩ／Ｆ１６の入出力端子３０からメモリチップ４に対して送信される。例えば、入出力端子３０は、上述した図５ＡのパッケージＰａ１の例では、メモリコントローラ３の電極パッド３ａに接続されている。入出力端子３０からの送信信号は、この電極パッド３ａからボンディングワイヤ６を介して実装端子７に供給され、更に配線５を経由し、実装端子９及びボンディングワイヤ８を介してメモリチップ４Ａの電極パッドに供給されることになる。
【0045】
図７に示すように、メインドライバ２０は、バッファ回路２１、インバータ２２、アンドゲート２３,２４、及びトランジスタＴ１，Ｔ２を備えている。メインドライバ２０に入力された信号ＩＮはバッファ回路２１及びインバータ２２に供給される。バッファ回路２１は、入力された信号ＩＮをバッファした信号をアンドゲート２３の一方入力端に与える。インバータ２２は、入力された信号ＩＮを反転した信号をアンドゲート２４の一方入力端に与える。アンドゲート２３は、バッファ回路２１からの信号のレベルと電圧ＶＤＤのレベルとの論理積を演算し、演算した結果をＮＭＯＳトランジスタＴ１のゲートに供給する。アンドゲート２４は、インバータ２２からの信号のレベルと電圧ＶＤＤのレベルとの論理積を演算し、演算した結果をＮＭＯＳトランジスタＴ２のゲートに供給する。トランジスタＴ１のドレインは電源電位の配線に接続される。トランジスタＴ１のソースは入出力端子３０及びトランジスタＴ２のドレインに接続される。トランジスタＴ２のソースは基準電位の配線に接続される。
【0046】
アンドゲート２３，２４それぞれの他方入力端には、いずれもハイレベル（以下、Ｈレベルという）を示す電圧ＶＤＤが制御電圧として入力されている。このため、アンドゲート２３，２４は、それぞれの一方入力端に入力された信号の論理を出力する。従って、メインドライバ２０に入力された信号がＨレベルの場合には、トランジスタＴ１はオンとなり、トランジスタＴ２はオフとなる。また、メインドライバ２０に入力された信号がローレベル（以下、Ｌレベルという）の場合には、トランジスタＴ１はオフとなり、トランジスタＴ２はオンとなる。トランジスタＴ１がオンでトランジスタＴ２がオフの場合には、入出力端子３０にはＨレベルの信号が現れ、トランジスタＴ１がオフでトランジスタＴ２がオンの場合には、入出力端子３０にはＬレベルの信号が現れる。
【0047】
図７に示すように、エッジブースタ２５は、アンドゲート２６，２７、遅延回路Ｄ１，Ｄ２、及びＮＭＯＳトランジスタＴ３、Ｔ４を備えている。メインドライバ２０のバッファ回路２１の出力は、アンドゲート２６の一方の入力端及び遅延回路Ｄ１に与えられる。また、メインドライバ２０のインバータ２２の出力は、アンドゲート２７の一方入力端及び遅延回路Ｄ２に与えられる。遅延回路Ｄ１，Ｄ２は、遅延時間が可変に構成されている。遅延時間は制御回路２８により制御される。遅延回路Ｄ１は入力された信号を遅延させた後に反転させてアンドゲート２６の他方入力端に与える。また、遅延回路Ｄ２は入力された信号を遅延させた後に反転させてアンドゲート２７の他方入力端に与える。
【0048】
アンドゲート２６の出力は、ＮＭＯＳトランジスタＴ３のゲートに供給され、アンドゲート２７の出力はＮＭＯＳトランジスタＴ４のゲートに供給される。トランジスタＴ３のドレインは電源電位の配線に接続される。トランジスタＴ３のソースは入出力端子３０及びトランジスタＴ４のドレインに接続される。トランジスタＴ４のソースは基準電位の配線に接続される。
【0049】
バッファ回路２１の出力がＬレベルからＨレベルに遷移した直後においては、アンドゲート２６の２入力端のレべルはいずれもＨレベルであり、アンドゲート２６の出力はＨレベルとなって、トランジスタＴ３はオンとなる。この遷移直後においては、遅延回路Ｄ１の出力はＬレベルであり、アンドゲート２６の他方入力端はＨレベルのままであるが、遅延回路Ｄ１の遅延時間が経過すると、遅延回路Ｄ１の出力はＬレベルからＨレベルに遷移し、アンドゲート２６の他方入力端はＬレベルとなって、アンドゲート２６の出力はＨレベルからＬレベルに遷移する。アンドゲート２６の出力がＬレベルになると、トランジスタＴ３はオフする。即ち、トランジスタＴ３のソースは、トランジスタＴ１の出力がＨレベルになると同時にＨレベルとなり、遅延回路Ｄ１の遅延時間経過後にＬレベルとなる。
【0050】
インバータ２２の出力がＬレベルからＨレベルに遷移した直後においては、アンドゲート２７の２入力端のレべルはいずれもＨレベルであり、アンドゲート２７の出力はＨレベルとなって、トランジスタＴ４はオンとなる。この遷移直後においては、遅延回路Ｄ２の出力はＬレベルであり、アンドゲート２７の他方入力端はＨレベルのままであるが、遅延回路Ｄ２の遅延時間が経過すると、遅延回路Ｄ２の出力はＬレベルからＨレベルに遷移し、アンドゲート２７の他方入力端はＬレベルとなって、アンドゲート２７の出力はＨレベルからＬレベルに遷移する。アンドゲート２７の出力がＬレベルになると、トランジスタＴ４はオフする。即ち、トランジスタＴ４のソースは、トランジスタＴ２２の出力がＨレベルになると同時にＨレベルとなり、遅延回路Ｄ２の遅延時間経過後にＬレベルとなる。
【0051】
従って、入出力端子３０に現れる送信信号は、トランジスタＴ１がオンでトランジスタＴ２がオフとなるＬレベルからＨレベルへの立ち上がり直後において、トランジスタＴ３が所定期間だけオンとなることでより高いＨレベルとなる。また、入出力端子３０に現れる送信信号は、トランジスタＴ１がオフでトランジスタＴ２がオンとなるＨレベルからＬレベルへの立ち下がり直後において、トランジスタＴ４が所定期間だけオンとなることでより低いＬレベルとなる。
【0052】
なお以後、入出力端子３０に現れる送信信号の立ち上がり直後又は立ち下がり直後において、トランジスタＴ３又はトランジスタＴ４がオンとなって入出力端子３０のレベルを上昇又は低下させる信号をブースト信号というものとする。
【0053】
本実施の形態において、このような送信信号のエッジをブースト信号により強調するプリエンファシス機能は、制御回路２８により制御される。メモリ２９には、メモリシステム１に備えられるメモリチップ４のスタックの状態を示すスタック情報が格納されている。図５に示すように、スルーレートを悪化させるパルスレスポンスは、立ち上がり時において一端傾斜が緩やかになって略水平となる歪部分（丸印部分）を有し、立ち下がり時において一端傾斜が緩やかになって略水平となる歪部分（丸印部分）を有する。これらの歪部分では、パルス信号のレベル（振幅）の傾きの値及び極性が変化し得る。これらの歪部分（以下、中間歪部分という）を、立ち上がり時により高いレベルにシフトさせ、立ち下がり時により低いレベルにシフトさせることで、アイ開口を広げることができることが期待できる。
【0054】
そこで、本実施の形態においては、ブースト信号により、信号のレベルの立ち上がり直後により高いレベルにエッジを強調し、信号のレベルの立ち下がり直後により低いレベルにエッジを強調することで、アイ開口を広げること、即ち、信号品質を改善することを可能にしている。しかし、スタック構成の複数のメモリチップ４では、メモリチップ毎に中間歪部分の歪の発生の状態が異なり、各メモリチップ４に対して同一の制御を行っても、全メモリチップ４の特性を同様に向上させることができない。
【0055】
そこで、本実施の形態においては、中間歪部分が生じる期間（以下、中間歪期間という）に応じてエッジを強調する期間を変化させることで、全メモリチップ４の信号品質を同様に改善するようになっている。すなわち、メモリ２９には、メモリチップ毎に、スタック情報として中間歪期間の情報が記憶されている。なお、メモリ２９には、例えば工場出荷時において、中間歪期間の情報を記憶させておくようになっていてもよい。また、工場出荷時に、メモリチップ４のある領域に中間歪期間の情報を記憶し、実使用時にメモリチップ４のある領域から読み出した中間歪期間の情報をメモリ２９に記憶させるようになっていてもよい。制御回路２８は、メモリ２９から送信先のメモリチップ４に対応した中間歪期間の情報を読み出して、読み出した情報に基づいて遅延回路Ｄ１，遅延回路Ｄ２の遅延時間を制御するようになっている。
【0056】
次に、このように構成された実施の形態の動作について図８及び図９を参照して説明する。図８は第１の実施の形態の動作を説明するためのタイミングチャートであり、図９は第１の実施の形態の動作を説明するための波形図である。
【0057】
メモリＩ／Ｆ１６は、メモリチップ４に送信する送信信号の元となる信号をメインドライバ２０に与える。例えば、この信号が、図８のトランジスタＴ１のオン，オフ波形と同様の波形のデータであるものとする。この信号は、バッファ回路２１及びアンドゲート２３を介してトランジスタＴ１のゲートに供給されると共に、インバータ２２及びアンドゲート２４を介してトランジスタＴ２のゲートにも供給される。これにより、トランジスタＴ１，Ｔ２は図８に示すようにオン，オフが変化する。
【0058】
トランジスタＴ１，Ｔ２は、相補的にオン，オフが変化し、トランジスタＴ１がオン（トランジスタＴ２がオフ）になると入出力端子３０はＨレベルとなり、トランジスタＴ１がオフ（トランジスタＴ２がオン）になると入出力端子３０はＬレベルとなる。この結果、エッジブースタ２５のプリエンファシス機能を無視すると、入出力端子３０に現れる送信信号の波形は、図８のトランジスタＴ１のオン，オフ波形と同様の波形となる。
【0059】
また、バッファ回路２１の出力は直接アンドゲート２６の一方入力端に供給されると共に、遅延回路Ｄ１により遅延された後反転されてアンドゲート２６の他方入力端に供給される。アンドゲート２６の出力はトランジスタＴ３のゲートに供給され、図８に示すように、トランジスタＴ３は、トランジスタＴ１がオンになるタイミングに同期してオンとなり、遅延回路Ｄ１の遅延時間後にオフとなる。
【0060】
また、インバータ２２の出力は直接アンドゲート２７の一方入力端に供給されると共に、遅延回路Ｄ２により遅延された後反転されてアンドゲート２７の他方入力端に供給される。アンドゲート２７の出力はトランジスタＴ４のゲートに供給され、図８に示すように、トランジスタＴ４は、トランジスタＴ２がオンになるタイミングに同期してオンとなり、遅延回路Ｄ２の遅延時間後にオフとなる。トランジスタＴ３，Ｔ４のオン期間（以下、ブースト期間という）にブースト信号が発生する。
【0061】
トランジスタＴ３のオン（トランジスタＴ４のオフ）は、トランジスタＴ１のオン（トランジスタＴ２のオフ）に同期して生じることになり、入出力端子３０に現れる送信信号の立ち上がり直後には、送信信号はブースト信号により高いＨレベルとなる。また、トランジスタＴ４のオン（トランジスタＴ３のオフ）は、トランジスタＴ２のオン（トランジスタＴ１のオフ）に同期して生じることになり、入出力端子３０に現れる送信信号の立ち下がり直後には、送信信号はブースト信号により低いＬレベルとなる。
【0062】
図９はこの場合の送信信号とあるメモリチップ４において受信される受信信号を示している。入出力端子３０からの送信信号は、図９の上段に示すように、立ち上がり及び立ち下がり時においてブースト信号により強調されている。図９の下段において、破線細線によってエッジブースタ２５によるブースト処理を施さない場合のメモリチップ４における受信信号を示している。この受信信号には、中間歪期間Ｐ１の中間歪が生じている。
【0063】
本実施の形態においては、制御回路２８は、メモリ２９から当該中間歪期間Ｐ１の情報を読み出し、遅延回路Ｄ１、Ｄ２の遅延時間を中間歪期間Ｐ１に対応する期間に設定する。送信信号は遅延時間、即ちブースト期間（付加期間）だけブーストされる。この結果、受信信号は、図９の下段の太線に示すように、立ち上がり時における中間歪がＨレベル側にシフトし、立ち下がり時における中間歪がＬレベル側にシフトした波形となる。
【0064】
これにより、アイ開口は広がり、信号品質は改善される。なお、メモリ２９には、各メモリチップ４に関する中間歪期間の情報が記憶されており、制御回路２８は、送信先のメモリチップ４に対応した情報を読み出して、遅延回路Ｄ１，Ｄ２の遅延時間を決定する。これにより、いずれのメモリチップ４に対する送信時においても、信号品質を改善することができる。
【0065】
このように本実施の形態においては、メモリチップ毎の中間歪期間の情報を用いて、送信信号の立ち上がり及び立ち下がりに付加するブースト信号のブースト期間（付加期間）を設定するようになっており、各メモリチップの位置における特性に応じて、信号品質を改善することが可能である。
【0066】
（第２の実施の形態）
図１０は第２の実施の形態を示す回路図である。図１０において図７と同一の構成要素には同一符号を付して説明を省略する。本実施の形態は、第１の実施の形態のドライブ回路１８ａに代えて、ドライブ回路１８ｂを有するメモリＩ／Ｆ１６ａを採用したものであり、他の構成は第１の実施の形態と同様である。第１の実施の形態はメモリ２９に中間歪期間の情報が予め記憶されているものとして説明した。本実施の形態は、メモリコントローラ３において、中間歪期間の情報を求めることを可能にしたものである。
図１０は第２の実施の形態を示す回路図である。図１０において図７と同一の構成要素には同一符号を付して説明を省略する。本実施の形態は、第１の実施の形態のドライブ回路１８ａに代えて、ドライブ回路１８ｂを有するメモリＩ／Ｆ１６ａを採用したものであり、他の構成は第１の実施の形態と同様である。第１の実施の形態はメモリ２９に中間歪期間の情報が予め記憶されているものとして説明した。本実施の形態は、メモリコントローラ３において、中間歪期間の情報を求めることを可能にしたものである。
【0067】
例えば、メモリコントローラ３からメモリチップ４Ａにデータが送信される場合とメモリチップ４Ａからメモリコントローラ３にデータが送信される場合とでは、送信されるデータには同様の歪が生じるものと考えられる。そこで、本実施の形態においては、メモリチップ４から送信されたデータを入出力回路１７において受信することで、入出力回路１７からの送信データに生ずる中間歪を推定して、中間歪期間の情報を取得するようになっている。
【0068】
図１０はメモリＩ／Ｆ１６ａの具体的な構成の一例を示す回路図である。メモリＩ／Ｆ１６ａに備えられる入出力回路１７ａは、メモリチップ４との間で双方向通信を行うための回路である。入出力回路１７ａは、メモリチップ４からデータを受信する入力回路と、メモリチップ４にデータを送信する出力回路と、を備えている。ドライブ回路１８ｂは、入出力回路１７ａの出力回路に備えられる。なお、図１０では入出力回路１７ａの入力回路については具体的な構成の図示を省略している。メモリＩ／Ｆ１６ａには、更に、制御回路２８及びメモリ２９が設けられている。
ドライブ回路１８ｂは、メインドライバ２０及びエッジブースタ２５の他に、比較回路３１，３２、ＴＤＣ（Time to Digital Converter）３３を備える。メインドライバ２０及びエッジブースタ２５の構成は第１の実施の形態と同様である。なお、比較回路３１，３２及びＴＤＣ３３は、メモリＩ／Ｆ１６ａの入出力回路１７ａ中の入力回路内に設けてもよい。
ドライブ回路１８ｂは、メインドライバ２０及びエッジブースタ２５の他に、比較回路３１，３２、ＴＤＣ（Time to Digital Converter）３３を備える。メインドライバ２０及びエッジブースタ２５の構成は第１の実施の形態と同様である。なお、比較回路３１，３２及びＴＤＣ３３は、メモリＩ／Ｆ１６ａの入出力回路１７ａ中の入力回路内に設けてもよい。
【0069】
メモリチップ４Ａ～４Ｄは、メモリコントローラ３のメモリＩ／Ｆ１６ａとの間で信号の授受を行うための入出力回路４ＩＯをそれぞれ備えている。メモリＩ／Ｆ１６ａの入出力端子３０とメモリチップ４Ａ～４Ｄとの間は、例えば、図５のパッケージＰａ１の例では、メモリコントローラ３に設けられた電極パッド３ａ、ボンディングワイヤ６、実装端子７、配線５、実装端子９、ボンディングワイヤ８、メモリチップ４上の電極パッドを介して電気的に接続される。図１０に示すメモリチップ４の各入出力回路４ＩＯとメモリＩ／Ｆ１６ａの入出力端子３０との間は、分布定数線路によって表すことができ、図１０では配線５とコイルとによって示してある。図１０の例では各入出力回路４ＩＯのうちメモリチップ４Ａの入出力回路４ＩＯだけがデータを出力する状態であることを示しているが、いずれのメモリチップ４についてもデータの入力及び出力が可能である。
【0070】
スタック構成の各メモリチップ４の出力は、配線５及び入出力端子３０を介してメモリＩ／Ｆ１６ａに伝送されるだけでなく、ボンディングワイヤ８（図５参照）を経由してメモリコントローラ３から最も遠い位置のメモリチップ４（以下、末端のメモリチップ４という）側に伝送されて反射した後、ボンディングワイヤ８から配線５及び入出力端子３０を介してメモリＩ／Ｆ１６ａに伝送される。このような反射が生じる結果、伝送されるデータには中間歪が生じるものと考えられる。即ち、中間歪期間は、直接波と反射波の信号の伝搬経路の差に依存するものと考えられ、各メモリチップ４の位置に応じてメモリチップ４毎に異なる値となる。
【0071】
本実施の形態においては、比較回路３１，３２及びＴＤＣ３３は、このような反射の影響を測定する回路（以下、測定回路という）を構成するものであり、反射によって生じる中間歪により信号波形が略水平となる期間を中間歪期間として、各メモリチップ４からの送信信号に基づいて検出する。
【0072】
比較回路３１，３２には、入出力端子３０に現れる信号がそれぞれの正極性入力端に入力される。比較回路３１の負極性入力端には基準電圧ＶＲＥＦＬが印加され、比較回路３２の負極性入力端には基準電圧ＶＲＥＦＨが印加される。なお、基準レベルとしての基準電圧ＶＲＥＦＬ，ＶＲＥＦＨは、送信信号の中間歪による水平部分の電位（以下、中間電位という）に基づくものであり、ドライブ回路１８ｂのインピーダンスと配線５の線路長等のパラメータによって算出可能なものである。基準電圧ＶＲＥＦＬは中間電位とＧＮＤの中間電位に設定され、基準電圧ＶＲＥＦＨは中間電位とＶＤＤの中間電位に設定される。
【0073】
比較回路３１は、正極性入力端と負極性入力端に印加される電圧をクロックＣＬＫに基づいて比較し、比較結果ＩＮ１をＴＤＣ３３に出力する。また、比較回路３２は、正極性入力端と負極性入力端に印加される電圧をクロックＣＬＫに基づいて比較し、比較結果ＩＮ２をＴＤＣ３３に出力する。ＴＤＣ３３は、入力された比較結果ＩＮ１とＩＮ２とのエッジのタイミングの時間差を検出し、検出結果をＴＤＣ出力として出力する。ＴＤＣ３３からのＴＤＣ出力は、中間歪期間の情報としてメモリ２９に格納される。
【0074】
図１１はＴＤＣ３３の具体的な構成の一例を示す回路図である。期間検出回路としてのＴＤＣ３３は、複数段の遅延素子３４，３６、複数段のラッチ３５，３７及びデコーダ３８により構成される。ＴＤＣ３３にはクロックＣＬＫが供給され、このクロックＣＬＫは、それぞれ各遅延素子３４，３６の各段を順次伝搬する。各ラッチ３５は、それぞれ伝搬されたクロックＣＬＫのタイミングで比較結果ＩＮ１を取り込んでデコーダ３８に出力する。これにより、デコーダ３８は、比較結果ＩＮ１のエッジのタイミングにおける遅延段数を取得する。また、各ラッチ３７は、それぞれ伝搬されたクロックＣＬＫのタイミングで比較結果ＩＮ２を取り込んでデコーダ３８に出力する。これにより、デコーダ３８は、比較結果ＩＮ２のエッジのタイミングにおける遅延段数を取得する。
【0075】
デコーダ３８は、比較結果ＩＮ１のエッジのタイミングと比較結果ＩＮ２のエッジのタイミングとの時間のずれを、遅延素子３４，３６の遅延時間の精度で検出して、検出結果のデジタル値をＴＤＣ出力として出力する。
【0076】
次に、このように構成された実施の形態の動作について図１２及び図１３を参照して説明する。図１２は第２の実施の形態の動作を説明するためのフローチャートであり、図１３は第２の実施の形態の動作を説明するためのタイミングチャートである。
【0077】
制御回路２８は、図１２のＳ１において、メモリチップ４のうちのあるメモリチップ４を指定して、送信信号を出力させるための命令を発生する（Ｓ２）。この命令は、メモリＩ／Ｆ１６ａの入出力端子３０から配線５を経由してメモリチップ４に供給される。ここで、例えば、メモリチップ４Ａへの命令が発生したとする。この命令を受けたメモリチップ４Ａは、送信信号（例えばステップパルス）を入出力回路４ＩＯから送信する。この送信信号は、配線５を経由して直接メモリＩ／Ｆ１６ａのドライブ回路１８ｂにおいて受信されると共に、メモリコントローラ３から最も遠い位置のメモリチップ４（末端のメモリチップ４）（図１０ではメモリチップ４Ｄ）で反射した後、配線５を経由してメモリＩ／Ｆ１６ａのドライブ回路１８ｂにおいて受信される（Ｓ３）。入出力端子３０を介して受信された信号は、比較回路３１，３２に与えられる。比較回路３１は、受信信号と基準電圧ＶＲＥＦＬとを比較し、比較回路３２は、受信信号と基準電圧ＶＲＥＦＨとを比較する（Ｓ４）。
【0078】
図１３はメモリチップ４から送信されるステップパルスの立ち上がりタイミングの近傍を示している。メモリＩ／Ｆ１６ａの入出力端子３０に入力される受信信号は、図１３に示すように、メモリチップ４Ａからの直接波の影響によりステップパルスの立ち上がりに同期してある傾斜で立ち上がり、反射波の影響により、一端略水平になった後再びある傾斜で立ち上がる。
【0079】
比較回路３１は、受信信号と基準電圧ＶＲＥＦＬとを比較することで、受信信号の立ち上がり後の最初のタイミングをエッジにより示す比較結果ＩＮ１を出力する。また、比較回路３２は、受信信号と基準電圧ＶＲＥＦＨとを比較することで、受信信号の立ち上がり後の２回目のタイミングをエッジにより示す比較結果ＩＮ２を出力する。即ち、比較結果ＩＮ１とＩＮ２のエッジの時間差Ｔｄは、受信信号の傾斜が略水平である期間、即ち、中間歪期間に相当する。
【0080】
図１３に示すように、ＴＤＣ３３は、比較結果ＩＮ１の立ち上がりエッジのタイミングと比較結果ＩＮ２の立ち上がりエッジのタイミングとの時間差Ｔｄを求める（Ｓ５）。ＴＤＣ３３は、求めた時間差Ｔｄのデジタル値をメモリ２９に出力する。こうして、メモリ２９には、時間差Ｔｄの情報がメモリチップ４Ａについて求めた中間歪期間の情報として記憶される（Ｓ６）。
【0081】
制御回路２８は、次のＳ７において、全てのメモリチップ４について中間歪期間の情報を求めたか否かを判定する。制御回路２８は、全てのメモリチップ４についての中間歪期間を求めていない場合には、処理をＳ１に戻して、次のメモリを指定する。以後、Ｓ１～Ｓ７において、同様の動作が繰り返される。こうして、全てのメモリチップ４についての中間歪期間の情報が求められてメモリ２９に格納されると、処理が終了する。
【0082】
この処理の完了後のメモリＩ／Ｆ１６ａから送信データを送信する動作は、第１の実施の形態と同様である。
【0083】
このように本実施の形態においては、各メモリチップ４からの送信信号を受信し、受信信号と基準電圧とを比較することで、中間歪期間を検出するようになっている。これにより、工場出荷時に中間歪期間の情報を求めておく必要はない。また、実際の線路等に経年変化等が生じた場合でも、中間歪期間を正しく測定することができる。
【0084】
（第３の実施の形態）
図１４は第３の実施の形態を示す説明図である。図１４において図１及び図１０と同一の構成要素にとは同一符号を付して説明を省略する。第２の実施の形態においてはメモリチップ４から送信された信号に基づいて中間歪期間を求める例を示した。これに対し、本実施の形態はメモリコントローラ３から送信した信号に基づいて中間歪期間を求める例である。
図１４は第３の実施の形態を示す説明図である。図１４において図１及び図１０と同一の構成要素にとは同一符号を付して説明を省略する。第２の実施の形態においてはメモリチップ４から送信された信号に基づいて中間歪期間を求める例を示した。これに対し、本実施の形態はメモリコントローラ３から送信した信号に基づいて中間歪期間を求める例である。
【0085】
一般的には、メモリＩ／Ｆ１６ａとメモリチップ４との間には複数の配線が設けられ、各配線に各入出力端子３０がそれぞれ接続される。図１４は、複数の配線５によりメモリＩ／Ｆ１６ａとメモリチップ４とが接続されていることを示している。各入出力端子３０には、それぞれメモリＩ／Ｆ１６ａ中の入出力回路１７ａに備えられたドライブ回路１８ｂが接続される。図１４では、各入出力端子３０にそれぞれ接続される複数のドライブ回路１８ｂと、制御回路２８及びメモリ２９のみをメモリＩ／Ｆ１６ａ中に示している。なお、本実施の形態は図１０と同一構成のドライブ回路１８ｂを採用することができる。
【0086】
本実施の形態においては、各入出力端子３０には、配線５だけでなく冗長配線４１も接続されている。冗長配線４１は、反射の影響を測定するために配線５に並設され、メモリチップ４には接続されない配線である。即ち、冗長配線４１は、配線５と同様に、メモリコントローラ３に最も近いメモリチップ４（以下、近端のメモリチップ４という）の電極パッドに接続される実装端子（（図５ではメモリチップ４Ａ近傍の実装端子９）の位置まで配線されているが、メモリチップ４には電気的に接続されていない。例えば、図５のパッケージＰａ１の例では、冗長配線４１の一端は、実装端子７及びボンディングワイヤ６を介してメモリコントローラ３に設けられた電極パッド３ａに接続される一方、冗長配線４１の他端はメモリチップ４Ａ近傍の実装端子９の位置まで配線されるが、この冗長配線４１には、メモリチップ４Ａ上のいずれの電極パッドにもボンディングワイヤ８が接続されていない。
【0087】
本実施の形態においては、冗長配線４１に対応するドライブ回路１８ｂの送信信号と配線５に対応するドライブ回路１８ｂの送信信号とを用いて、中間歪期間を求めるようになっている。
【0088】
次に、このように構成された実施の形態の動作について図１５から図１６を参照して説明する。図１５は第３の実施の形態の動作を説明するための説明図であり、図１６は第３の実施の形態の動作を説明するためのフローチャートであり、図１７及び図１８は第３の実施の形態の動作を説明するためのタイミングチャートである。
【0089】
冗長配線４１は、複数のメモリチップ４のうち近端のメモリチップ４に接続される実装端子の近傍の位置まで延設されているが、メモリチップ４には接続されていない。従って、冗長配線４１に入出力端子３０を介して接続されるドライブ回路１８ｂのメインドライバ２０からの送信信号は、測定回路を構成する比較回路３１，３２に直接入力されると共に、図１５の上段に示すように、冗長配線４１の終端（他端）で反射して比較回路３１，３２に入力されることになる。
【0090】
また、配線５に入出力端子３０を介して接続されるドライブ回路１８ｂのメインドライバ２０からの送信信号は、伝送線路４１の遠端で反射して図１５の下段のようにみえる。伝送線路４１の遠端で反射した信号の波形が、比較回路３１，３２に入力されることになる。
【0091】
制御回路２８は、図１６のＳ１１において、冗長配線４１に接続されたドライブ回路１８ｂに例えばステップパルス等の送信信号を与えて、この送信信号を入出力端子３０から送信させる。なお、このステップパルスに同期したクロックを、ＴＤＣ３３のクロックＣＬＫとして適用する。
【0092】
ドライブ回路１８ｂからの送信信号は、比較回路３１，３２において直接受信されると共に、入出力端子３０から冗長配線４１に供給され、冗長配線４１の終端（他端）で反射した後、入出力端子３０を介して比較回路３１，３２において受信される（Ｓ１２）。比較回路３１は、受信信号と基準電圧ＶＲＥＦＬとを比較し、比較回路３２は、受信信号と基準電圧ＶＲＥＦＨとを比較する（Ｓ１３）。
【0093】
図１７はこの場合にドライブ回路１８ｂから送信される送信信号（ステップパルス）の立ち上がりタイミングの近傍を示している。メモリＩ／Ｆ１６ａの入出力端子３０に入力される受信信号は、図１７に示すように、ドライブ回路１８ｂからの直接波の影響によりステップパルスの立ち上がりに同期してある傾斜で立ち上がり、冗長配線４１を経由した反射波の影響により、一端略水平になった後再びある傾斜で立ち上がる。
【0094】
比較回路３１は、受信信号と基準電圧ＶＲＥＦＬとを比較することで、受信信号の立ち上がり後の最初のタイミングをエッジにより示す比較結果ＩＮ１を出力する。また、比較回路３２は、受信信号と基準電圧ＶＲＥＦＨとを比較することで、受信信号の立ち上がり後の２回目のタイミングをエッジにより示す比較結果ＩＮ２を出力する。比較結果ＩＮ１とＩＮ２のエッジの時間差Ｔｄ１は、受信信号の傾斜が略水平である期間、即ち、冗長配線４１の反射による中間歪期間に相当する。
【0095】
図１７に示すように、ＴＤＣ３３は、入力されたクロックＣＬＫを順次遅延させながら遅延時間をカウントすることで、比較結果ＩＮ１の立ち上がりエッジのタイミングと比較結果ＩＮ２の立ち上がりエッジのタイミングとの時間差Ｔｄ１を求める（Ｓ１４）。ＴＤＣ３３は、求めた時間差Ｔｄ１のデジタル値をメモリ２９に出力して記憶させる。
【0096】
次に、制御回路２８は、Ｓ１５において、配線５に接続されたドライブ回路１８ｂに例えばステップパルス等の送信信号を与えて、この送信信号を入出力端子３０から送信させる。なお、このステップパルスに同期したクロックが、ＴＤＣ３３のクロックＣＬＫとして用いられる。この場合には、制御回路２８は、送信信号の送信先として、例えば、末端のメモリチップ４を指定する。
【0097】
ドライブ回路１８ｂからの送信信号は、比較回路３１，３２において直接受信されると共に、入出力端子３０から配線５に供給され、末端のメモリチップ４で反射した後、配線５を経由して入出力端子３０を介して比較回路３１，３２において受信される（Ｓ１６）。比較回路３１は、受信信号と基準電圧ＶＲＥＦＬとを比較し、比較回路３２は、受信信号と基準電圧ＶＲＥＦＨとを比較する（Ｓ１７）。
【0098】
図１８はこの場合にドライブ回路１８ｂから送信される送信信号（ステップパルス）の立ち上がりタイミングの近傍を示している。メモリＩ／Ｆ１６ａの入出力端子３０に入力される受信信号は、図１８に示すように、ドライブ回路１８ｂからの直接波の影響によりステップパルスの立ち上がりに同期してある傾斜で立ち上がり、末端のメモリチップ４における反射の影響により、一端略水平になった後再びある傾斜で立ち上がる。
【0099】
比較回路３１は、受信信号と基準電圧ＶＲＥＦＬとを比較することで、受信信号の立ち上がり後の最初のタイミングをエッジにより示す比較結果ＩＮ１を出力する。また、比較回路３２は、受信信号と基準電圧ＶＲＥＦＨとを比較することで、受信信号の立ち上がり後の２回目のタイミングをエッジにより示す比較結果ＩＮ２を出力する。比較結果ＩＮ１とＩＮ２のエッジの時間差Ｔｄ２は、受信信号の傾斜が略水平である期間、即ち、配線５を経由した末端のメモリチップ４の反射による中間歪期間に相当する。
【0100】
図１６に示すように、ＴＤＣ３３は、入力されたクロックＣＬＫを順次遅延させながら遅延時間をカウントすることで、比較結果ＩＮ１の立ち上がりエッジのタイミングと比較結果ＩＮ２の立ち上がりエッジのタイミングとの時間差Ｔｄ２を求める（Ｓ１８）。ＴＤＣ３３は、求めた時間差Ｔｄ２のデジタル値をメモリ２９に出力して記憶させる。
【0101】
制御回路２８は、次のＳ１９において、Ｔｄ＝Ｔｄ２－Ｔｄ１の演算を行って中間歪期間である時間差Ｔｄを求め、この時間差Ｔｄを近端のメモリチップ４について求めた中間歪期間の情報としてメモリ２９に記憶させる。制御回路２８は、次のＳ２０において、近端のメモリチップ４について求めた中間歪期間Ｔｄの情報を用いて、他の各メモリチップ４についての中間歪期間を求めて、その情報をメモリ２９に記憶させる（Ｓ２１）。こうして、全てのメモリチップ４についての中間歪期間の情報が求められてメモリ２９に格納されると、処理が終了する。
【0102】
Ｓ１９において求めた時間差（中間歪期間）Ｔｄは、近端のメモリチップ４から末端のメモリチップ４までの間の反射の影響によるものである。例えば、４つのメモリチップ４Ａ～４Ｄの相互の間隔が均等であるものとすると、各メモリチップ４についての中間歪期間は、時間差Ｔｄを均等に４分割することで求めることができる。即ち、メモリチップ４Ａについての中間歪期間はＴｄであり、メモリチップ４Ｂについての中間歪期間は３／４Ｔｄであり、メモリチップ４Ｃについての中間歪期間は２／４Ｔｄであり、メモリチップ４Ｄについての中間歪期間は１／４Ｔｄである。
【0103】
この処理の完了後のメモリＩ／Ｆ１６ａから送信データを送信する動作は第１の実施の形態と同様である。
【0104】
なお、図１６において、Ｓ１１～Ｓ１４の処理とＳ１５～Ｓ１８の処理の処理順を逆にしてもよい。
【0105】
このように本実施の形態においては、メモリチップに接続されていない冗長配線を設けて、メモリコントローラから送信信号を送信する。そして、冗長配線を介して送信信号を送信した場合の反射波の影響による中間歪期間と、メモリチップに接続された通常の配線を介して送信信号を送信した場合の反射波の影響による中間歪期間とを求め、これらの差分により近端のメモリチップから末端のメモリチップまでの間の反射による中間歪期間を求める。そして、各メモリチップについての中間歪期間を求める。これにより、工場出荷時に中間歪期間の情報を求めておく必要はなく、実際の線路等における経年変化等が生じた場合でも、中間歪期間を正しく測定することができる。
【0106】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0107】
１…メモリシステム、２…ホスト、３…メモリコントローラ、４，４Ａ～４Ｄ…メモリチップ、５…配線、６…ボンディングワイヤ、７，９…実装端子、８…ボンディングワイヤ、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１４…ＥＣＣ回路、１５…ホストＩ／Ｆ、１６，１６ａ…メモリＩ／Ｆ、１７，１７ａ…入出力回路、１８ａ，１８ｂ…ドライブ回路、２０…メインドライバ、２１…バッファ回路、２２…インバータ、２３，２４…アンドゲート、２５…エッジブースタ、２６，２７…アンドゲート、２８…制御回路、２９…メモリ、３０…入出力端子、３１…比較回路、３２…比較回路、３３…ＴＤＣ、４１…冗長配線、Ｄ１，Ｄ２…遅延回路，Ｔ１～Ｔ４…トランジスタ。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】