特開 2022-51374 半導体記憶装置及び半導体記憶装置の動作制御プログラムの書き込み方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022051374

(43)【公開日】2022-03-31

(54)【発明の名称】半導体記憶装置及び半導体記憶装置の動作制御プログラムの書き込み方法

(51)【国際特許分類】

   G11C 29/00 20060101AFI20220324BHJP

   G06F 11/10 20060101ALI20220324BHJP

【ＦＩ】

G11C29/00 412

G11C29/00 416

G06F11/10 662

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2020157813

(22)【出願日】2020-09-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】長尾 真帆

(72)【発明者】

【氏名】原田 陽介

【テーマコード（参考）】

5B001

5L206

【Ｆターム（参考）】

5B001AD03

5L206AA10

5L206CC07

5L206CC08

5L206CC11

5L206CC32

5L206CC34

5L206HH04

5L206HH06

(57)【要約】

【課題】アドレス管理をせずにファームウエアイメージを読み出すことができる半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置１は、動作制御プログラムを記憶する不揮発性メモリ３と、不揮発性メモリ３を制御するメモリコントローラ２とを有する。メモリコントローラ２は、動作制御プログラムが記憶されているアドレスを少なくとも１つ記憶するアドレス記憶部を備え、半導体記憶装置の起動時に、そのアドレスに基づいて、不揮発性メモリ３から動作制御プログラムを読み出して実行する。
【選択図】図１

【特許請求の範囲】

【請求項1】

動作制御プログラムを記憶する不揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラとを有し、
前記メモリコントローラは、
前記動作制御プログラムが記憶されているアドレスを少なくとも１つ記憶するアドレス記憶部を備え、
前記半導体記憶装置の起動時に、前記アドレスに基づいて、前記不揮発性メモリから前記動作制御プログラムを読み出して実行する、
半導体記憶装置。

【請求項2】

前記メモリコントローラは、
複数の前記アドレスから１つのアドレスを選択し、
選択したアドレスに基づいて、前記動作制御プログラムを読み出して実行する、
請求項１に記載の半導体記憶装置。

【請求項3】

前記メモリコントローラは、
読み出した前記動作制御プログラムが正しく実行できなかった場合、複数の前記アドレスから他のアドレスを選択し、選択した前記他のアドレスに基づいて前記動作制御プログラムを読み出して実行する、
請求項２に記載の半導体記憶装置。

【請求項4】

前記アドレス記憶部は、ワンタイムプログラマブルＲＯＭである、
請求項１に記載の半導体装置。

【請求項5】

前記ワンタイムプログラマブルＲＯＭは、ｅＦｕｓｅである、
請求項４に記載の半導体記憶装置。

【請求項6】

不揮発性メモリ中に動作制御プログラムを正しく書き込めるかのチェックを行い、
前記チェックにより前記動作制御プログラムを正しく書き込めることが確認できた場合に前記動作制御プログラムを書き込み、
前記動作制御プログラムが記憶されているアドレスを少なくとも１つアドレス記憶部に書き込む、
半導体記憶装置の動作制御プログラムの書き込み方法。

【請求項7】

前記チェックでは、前記動作制御プログラムを正しく書き込めるかを不揮発性メモリ中の複数のブロックについて行い、
前記アドレス記憶部には、複数のアドレスが書き込まれる、
請求項６に記載の半導体記憶装置の動作制御プログラムの書き込み方法。

【請求項8】

前記アドレス記憶部は、ワンタイムプログラマブルＲＯＭである、
請求項６に記載の半導体記憶装置の動作制御プログラムの書き込み方法。

【請求項9】

前記ワンタイムプログラマブルＲＯＭは、ｅＦｕｓｅである、
請求項８に記載の半導体記憶装置の動作制御プログラムの書き込み方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置及び半導体記憶装置の動作制御プログラムの書き込み方法に関する。

【背景技術】

【0002】

不揮発性メモリを有する半導体記憶装置では、動作制御プログラムが、不揮発性メモリの特定の記憶領域に記憶される。動作制御プログラムは、ファームウエアイメージとも呼ばれる。ファームウエアイメージは、半導体記憶装置の起動時に読み出される。ファームウエアイメージが記憶される特定の記憶領域が不良メモリセルであると、ファームウエアイメージを記憶させることができない。そのような場合のために、ＭＭＵ（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）によるアドレス管理により、代替記憶領域にファームウエアイメージを記憶する技術が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第３６５１８８６号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、アドレス管理をせずにファームウエアイメージを読み出すことができる半導体記憶装置及び半導体記憶装置の動作制御プログラムの書き込み方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、動作制御プログラムを記憶する不揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラとを有し、前記メモリコントローラは、前記動作制御プログラムが記憶されているアドレスを少なくとも１つ記憶するアドレス記憶部を備え、前記半導体記憶装置の起動時に、前記アドレスに基づいて、前記不揮発性メモリから前記動作制御プログラムを読み出して実行する。

【図面の簡単な説明】

【0006】

【図1】本発明の実施形態に係る情報処理システムのハードウェア構造を示すブロック図である。

【図2】実施形態に係る半導体記憶装置の起動時の処理の一例を示すフローチャートである。

【図3】実施形態に係る第１の処理の一例を示すフローチャートである。

【図4】実施形態に係る書き込み可能なブロックの探索処理の一例を示すフロー-チャートである。

【図5】実施形態に係るファームウエアイメージの書き込み処理の詳細な処理の一例を示すフローチャートである。

【図6】実施形態に係るワンタイムプログラマブルＲＯＭへの記録処理の一例を示すフローチャートである。

【図7】実施形態に係る第２の処理の一例を示すフローチャートである。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。
（構成）
図１は、本発明の実施形態に係る情報処理システムのハードウェア構造を示すブロック図である。

【0008】

本発明の実施形態に係る情報処理システムは、ホスト４と、半導体記憶装置１とを含む。

【0009】

ホスト４は、例えばユーザの所有する機器であり、パーソナルコンピュータ（以下、ＰＣという）、スマートフォンなどである。ホスト４は、プロセッサとしての中央処理装置（ＣＰＵ）４ａと、ＲＯＭ（図示せず）、ＲＡＭ（図示せず）、等を有する。

【0010】

半導体記憶装置１は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）である。なお、半導体記憶装置１は、メモリカード等であってもよい。半導体記憶装置１は、ホスト４からのデータ書き込み要求又はデータ読み出し要求に応じて、ユーザデータの書き込み又はユーザデータの読み出しを行う。すなわち、半導体記憶装置１は、データの書き込み及びデータの読み出しが可能である。半導体記憶装置１は、ホスト４と接続可能である。

【0011】

半導体記憶装置１は、メモリコントローラ２と、複数の不揮発性メモリ３とを含む。メモリコントローラ２は、ＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）チップである。不揮発性メモリ３は、例えば、ＮＡＮＤ型フラッシュメモリである。不揮発性メモリ３は、ＦＷイメージを記憶する。ＦＷイメージは、動作制御プログラム及び各種パラメータデータを含むファイルである。

【0012】

次に、メモリコントローラ２の内部構成について説明する。メモリコントローラ２は、プロセッサ１１と、ＲＡＭ１２と、ＲＡＭコントローラ１３と、マスクＲＯＭ１４と、通信インターフェース（以下、通信Ｉ／Ｆ）１５と、複数のフラッシュコントローラ１６とを含む。プロセッサ１１と、ＲＡＭコントローラ１３、マスクＲＯＭ１４、通信Ｉ／Ｆ１５、及び複数のフラッシュコントローラ１６は、バス１７により互いに通信可能に接続されている。

【0013】

プロセッサ１１は、中央処理装置（以下、ＣＰＵ）である。プロセッサ１１は、動作制御プログラムを実行する。

【0014】

ＲＡＭ１２は、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリである。

【0015】

ＲＡＭコントローラ１３は、ＲＡＭ１２へのデータの書き込み及びＲＡＭ１２からのデータの読み出しを制御する。

【0016】

マスクＲＯＭ１４は、読み出し専用の集積回路である。マスクＲＯＭ１４は、イニシャルプログラムローダ（Ｉｎｉｔｉａｌ Ｐｒｏｇｒａｍ Ｌｏａｄｅｒ、以下、ＩＰＬ）を記憶する。ＩＰＬは、半導体記憶装置１が起動されたときにプロセッサ１１により実行されるプログラムである。

【0017】

通信Ｉ／Ｆ１５は、半導体記憶装置１の外部と通信する回路である。

【0018】

フラッシュコントローラ１６は、不揮発性メモリ３に対するデータの書き込み及びデータの読み出しを制御する回路である。

【0019】

次に、プロセッサ１１の内部構成について説明する。プロセッサ１１は、ワンタイムプログラマブルＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ、以下、ＯＴＰ－ＲＯＭ）１１ａを含む。ＯＴＰ－ＲＯＭ１１ａは、ｅＦｕｓｅの不揮発性メモリである。ＯＴＰ－ＲＯＭ１１ａにデータを書き込むことができる回数は、一度限りである。ＯＴＰ－ＲＯＭ１１ａに書き込まれたデータは不揮発性メモリ３に書き込まれたデータよりも信頼性が高い。ＯＴＰ－ＲＯＭ１１ａは、不揮発性のアドレス記憶部を構成する。

【0020】

次に、通信Ｉ／Ｆ１５の内部構成について説明する。通信Ｉ／Ｆ１５は、ＳＡＴＡインターフェース（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔインターフェース、以下、ＳＡＴＡＩ／Ｆ）１５ａを含む。ＳＡＴＡＩ／Ｆ１５ａは、標準端子を有し、その標準端子を使用して、ＵＡＲＴ通信（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ通信）を行うことができる。ＵＡＲＴ通信は、ＦＷイメージを半導体記憶装置１に書き込むために行われる。ＵＡＲＴ通信において、ＳＡＴＡＩ／Ｆ１５ａは、ホスト４からの種々の要求やデータを受信したり、読み出されたユーザデータをホスト４へ出力したりする。

【0021】

次に、ＮＡＮＤ型フラッシュメモリとしての不揮発性メモリ３の内部構成について説明する。ＮＡＮＤ型フラッシュメモリとしての不揮発性メモリ３は、複数のブロックＢＬＫを含む。ブロックＢＬＫは、データの消去単位である。ブロックＢＬＫは、複数のメモリセルＭＴを含む。メモリセルＭＴは、データを記憶可能である。メモリセルＭＴは、３ビットデータを記憶可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）であってもよいし、４ビットデータを記憶可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）であってもよい。メモリセルＭＴがＴＬＣ、ＱＬＣなどの多値化セルの場合、ＦＷイメージは、ｐＳＬＣ領域（ｐｓｅｕｄｏ Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ領域、擬似シングルレベルセル領域）に格納される。ｐＳＬＣ領域は、２ビット以上のデータを記憶可能なメモリセルＭＴに１ビットデータを記憶する記憶領域である。

【0022】

ここで、ＩＰＬの機能について説明する。ＩＰＬは、第１の機能と第２の機能との２つの機能を有する。第１の機能は、半導体記憶装置がユーザにより使用される前に実行される機能である。第１の機能として、ＩＰＬは、ＵＡＲＴ通信により受信したプログラムをＲＡＭ１２に展開して実行する。第２の機能は、ユーザが半導体記憶装置１を、例えば、自己のＰＣに接続して使用するときに実行される機能である。第２の機能として、ＩＰＬは、不揮発性メモリ３からＦＷイメージを読み出し、読み出したＦＷイメージをＲＡＭ１２に展開し、ＲＡＭ１２から動作制御プログラムを実行する。第１の機能を実行するか、第２の機能を実行するかは、半導体記憶装置１の通信Ｉ／Ｆ１５の接続状態に基づいて決定される。接続状態とは、例えば、複数の接点の短絡状態である。言い換えれば、２つの機能の選択は、半導体記憶装置１の外部端子の状態により決定される。
（作用）
次に、半導体記憶装置１の動作について説明する。図２は、半導体記憶装置１の起動時の処理の一例を示すフローチャートである。

【0023】

半導体記憶装置１が起動すると（ＳＴＡＲＴ）、プロセッサ１１は、マスクＲＯＭ１４に記憶されているＩＰＬを読み出して実行する（Ｓ１）。

【0024】

ＩＰＬを実行したプロセッサ１１は、半導体記憶装置１の通信Ｉ／Ｆ１５の接続状態に基づいて、第１の機能を実行するか、または第２の機能を実行するかを判断する（Ｓ２）。

【0025】

第１の機能を実行すると判断した場合（Ｓ２ 第１の機能）、プロセッサ１１は、第１の機能を実行する（Ｓ３）。第１の機能を実行した後、プロセッサ１１は、図２の一連の処理を終了する（ＥＮＤ）。

【0026】

第２の機能を実行すると判断した場合（Ｓ２ 第２の機能）、プロセッサ１１は、第２の機能を実行する（Ｓ４）。第２の機能を実行した後、プロセッサ１１は、図２の一連の処理を終了する（ＥＮＤ）。

【0027】

図３は、第１の処理の一例を示すフローチャートである。第１の処理は、ＩＰＬの第１の機能と、ＦＷイメージ書き込みプログラムＢ－ＰＧＭの処理に関する。ＦＷイメージ書き込みプログラムＢ－ＰＧＭは、複数のブロックにＦＷイメージを書き込むプログラムである。

【0028】

第１の機能を実行すると判断した場合（ＳＴＡＲＴ）、プロセッサ１１は、通信Ｉ／Ｆ１５を通じて外部とＵＡＲＴ通信を行い、ＦＷイメージ書き込みプログラムＢ－ＰＧＭを取得する（Ｓ１１）。

【0029】

プロセッサ１１は、取得したＦＷイメージ書き込みプログラムＢ－ＰＧＭを、ＲＡＭコントローラ１３を介してＲＡＭ１２に記憶させる（Ｓ１２）。

【0030】

プロセッサ１１は、ＲＡＭ１２に記憶させたＦＷイメージ書き込みプログラムＢ－ＰＧＭを実行する（Ｓ１３）。

【0031】

ＦＷイメージ書き込みプログラムＢ－ＰＧＭを実行したプロセッサ１１は、書き込み可能なブロックの探索処理を実行する（Ｓ１４）。

【0032】

Ｓ１４の後、プロセッサ１１は、ＦＷイメージの書き込み処理を実行する（Ｓ１５）。

【0033】

Ｓ１５の後、プロセッサ１１は、ＯＴＰ－ＲＯＭへの記録処理を実行する（Ｓ１６）。Ｓ１６の後、プロセッサ１１は、図３の一連の処理を終了する（ＥＮＤ）。

【0034】

図４を用いて、書き込み可能なブロックの探索処理について詳述する。図４は、書き込み可能なブロックの探索処理の一例を示すフロー-チャートである。

【0035】

書き込み可能なブロックの探索処理を実行する場合（ＳＴＡＲＴ）、プロセッサ１１は、予め決められた１つの不揮発性メモリ３の所定の１つのブロックを選択する（Ｓ２１）。例えば、最初は、１つの不揮発性メモリ３の最も小さいブロック番号のブロックが選択される。２回目のブロック選択のときは、２番目に小さいブロック番号のブロックが選択される。なお、ブロック番号の大きい順でも、所定のブロック番号についての所定の順でもよい。

【0036】

プロセッサ１１は、Ｓ２１で選択したブロックにテストデータを書き込む（Ｓ２２）。

【0037】

プロセッサ１１は、Ｓ２１で選択したブロックからデータを読み出す（Ｓ２３）。

【0038】

Ｓ２３の後、プロセッサ１１は、読み出したデータと書き込んだテストデータとが一致するか判断する（Ｓ２４）。

【0039】

読み出したデータと書き込んだテストデータとが一致する場合（Ｓ２４：ＹＥＳ）、プロセッサ１１は、ＲＡＭ１２中の所定の記憶領域に、書き込み可能ブロック情報として、Ｓ２１で選択したブロックのアドレス（物理ブロックアドレスＰＢＡ）を書き込む（Ｓ２５）。

【0040】

読み出したデータと書き込んだテストデータが一致しない場合（Ｓ２４：ＮＯ）、プロセッサ１１は、Ｓ２１の処理に進む。

【0041】

Ｓ２５の後、プロセッサ１１は、Ｓ２５で書き込んだアドレス数が規定数以上になったかを判定する（Ｓ２６）。規定数は、冗長なブロックの数である。例えば、規定数が４であれば、４つのアドレスがＲＡＭ１２中に書き込まれるまでＳ１１からＳ１５の処理が繰り返される。なお、規定数は、複数の不揮発性メモリ３のうちの１つに対して定めてもよいし、２以上の不揮発性メモリ３に対して定めてもよい。

【0042】

Ｓ２５で書き込んだアドレスの数が規定数以上にならなかった場合（Ｓ２６：ＮＯ）、Ｓ２１に進む。

【0043】

Ｓ２５で書き込んだアドレス数が規定数以上になった場合（Ｓ２６：ＹＥＳ）、プロセッサ１１は、図３の処理を終了する（ＥＮＤ）。結果として、ＲＡＭ１２のリストデータＬＤには、リスト形式で、規定数のアドレス情報（すなわち物理ブロックアドレスＰＢＡ）が格納される。

【0044】

書き込み可能なブロックの探索処理（Ｓ１４）では、テストデータを書き込んで正しく読み出せるか否かを判定することにより、不揮発性メモリ３中に、テストデータを正しく書き込めたか、すなわち動作制御プログラム（ＦＷイメージ）を正しく書き込めるかのチェックが行われる。書き込み可能なブロックの探索処理（Ｓ１４）では、動作制御プログラム（ＦＷイメージ）を正しく書き込めるかのチェックは、複数のブロックについて行われる。

【0045】

図５は、ファームウエアイメージの書き込み処理の詳細な処理の一例を示すフローチャートである。Ｓ１４の処理の後（ＳＴＡＲＴ）、プロセッサ１１は、ＲＡＭ１２中のリストデータＬＤから１つのアドレスを選択する（Ｓ３１）。

【0046】

プロセッサ１１は、選択したアドレスで指定されたブロックのデータ消去を行い、その後、選択したアドレスで指定されたブロックに、ＦＷイメージを書き込む（Ｓ３２）。

【0047】

Ｓ３２の後、プロセッサ１１は、リストデータＬＤ中の全てのアドレスで指定された全てのブロックにＦＷイメージを書き込んだか判定する（Ｓ３３）。例えば、上記の規定数が４の場合、リストデータＬＤには、４つのアドレスが含まれる。その場合、４つのアドレスに関わる４つのブロックの全てに、ＦＷイメージが書き込まれるため、プロセッサ１１は、４つのブロックにＦＷイメージを書き込んだかを判定する。

【0048】

リストデータＬＤ中の全てのアドレスで指定された全てのブロックにＦＷイメージを書き込んでない場合（Ｓ３３：ＮＯ）、Ｓ３１に進む。

【0049】

リストデータＬＤ中の全てのアドレスで指定された全てのブロックにＦＷイメージを書き込んだ場合（Ｓ３３：ＹＥＳ）、プロセッサ１１は、図５の一連の処理を終了する（ＥＮＤ）。

【0050】

ファームウエアイメージの書き込み処理（Ｓ１５）では、動作制御プログラム（ＦＷイメージ）を正しく書き込めることが確認できたブロックに動作制御プログラム（ＦＷイメージ）が書き込まれる。

【0051】

図６は、ワンタイムプログラマブルＲＯＭへの記録処理の一例を示すフローチャートである。

【0052】

Ｓ１５の処理の後（ＳＴＡＲＴ）、プロセッサ１１は、ＲＡＭ１２中のリストデータＬＤに含まれるＮＡＮＤブロックのアドレスを、ＯＴＰ－ＲＯＭ１１ａに記録する（Ｓ４１）。上述したように、ＯＴＰ－ＲＯＭ１１ａは、一回のみ書き込みが可能なｅＦｕｓｅ形式のＲＯＭである。例えば上述した規定数が４の場合、プロセッサ１１は、４つのアドレスをＯＴＰ－ＲＯＭ１１ａに書き込む。すなわち、Ｓ４１では、動作制御プログラム（ＦＷイメージ）を正しく書き込めることが確認できたブロックについてのアドレスが、ＯＴＰ－ＲＯＭ１１ａに書き込まれる。Ｓ４１では、ＯＴＰ－ＲＯＭ１１ａには、複数のアドレスが書き込まれる。

【0053】

Ｓ４１の後、プロセッサ１１は、ＯＴＰ－ＲＯＭ１１ａを変更不可にする処理を行う（Ｓ４２）。Ｓ４２の処理により、ＯＴＰ－ＲＯＭ１１ａに記録された規定数のアドレスは、変更されない。Ｓ４２の後、プロセッサ１１は、図６の一連の処理を終了する（ＥＮＤ）。

【0054】

実施形態によれば、ＦＷイメージ（動作制御プログラム）は、１つの不揮発性メモリ３中の複数のブロックに記憶され、ＯＴＰ－ＲＯＭ１１ａは、複数のブロックのアドレスを記憶する。よって、後述するように、プロセッサ１１は、ＯＴＰ－ＲＯＭ１１ａに記録された複数のアドレスから１つのアドレスを選択して、選択したアドレスに対応するブロックから動作制御プログラムを読み出して実行可能となる。実施形態によれば、複数のブロックにＦＷイメージが記憶される。

【0055】

図７は、第２の処理の一例を示すフローチャートである。第２の処理は、ＩＰＬの第２の機能に関する。

【0056】

第２の機能を実行すると判断した場合（ＳＴＡＲＴ）、プロセッサ１１は、ＯＴＰ－ＲＯＭ１１ａから複数のアドレスのうちの１つを読み出す（Ｓ５１）。例えば、最初は、複数のアドレスの中から最も小さい番号のアドレスが選択される。例えば、２回目は、複数のアドレスの中から２番目に小さい番号のアドレスが選択される。

【0057】

プロセッサ１１は、Ｓ５１で読み出したアドレスに基づいて、不揮発性メモリ３からＦＷイメージを読み出し、ＲＡＭ１２に記憶させる（Ｓ５２）。

【0058】

プロセッサ１１は、ＲＡＭ１２に記憶されたＦＷイメージを起動し（Ｓ５３）、ＦＷイメージが正しく起動したかを判定する（Ｓ５４）。ＦＷイメージが正しく起動したかは、例えば、所定の動作が実行されるかをチェックすることにより、確認することができる。

【0059】

ＦＷイメージが正しく起動したとき（Ｓ５４：ＹＥＳ）、プロセッサ１１は、図７の一連の処理を終了する（ＥＮＤ）。

【0060】

ＦＷイメージが正しく起動しないとき（Ｓ５４：ＮＯ）、プロセッサ１１は、Ｓ５１の処理に進む。

【0061】

実施形態によれば、プロセッサ１１は、選択したアドレスに対応するブロックから読み出した動作制御プログラムが正しく実行できなかったときは、複数のアドレス中の他のアドレスを選択して、選択した他のアドレスに対応するブロックから動作制御プログラムを読み出して実行する。

【0062】

実施形態によれば、複数のアドレスの複数のブロックに、ＦＷイメージが記録されているので、ＦＷイメージを高い確率で起動させることができる。実施形態によれば、アドレス管理をせずにＦＷイメージを読み出すことができる、半導体記憶装置及び半導体記憶装置の動作制御プログラムの書き込み方法を提供することができる。実施形態によれば、半導体記憶装置１では、データが正しく書き込めるブロックが探索される。データが正しく書き込める複数のブロックにＦＷイメージが記憶される。ＦＷイメージが書き込まれたブロックのアドレス情報は、ＯＴＰ－ＲＯＭ１１ａに記録される。半導体記憶装置１は、ＯＴＰ－ＲＯＭ１１ａに記憶されているアドレスに基づいてＦＷイメージを読み出す。

【0063】

なお、上述した実施形態では、ＦＷイメージを正しく書き込める複数のブロックを探索して、その複数のブロックの複数のアドレスを、ＯＴＰ－ＲＯＭ１１ａに書き込んでいるが、ＦＷイメージを正しく書き込める１つのブロックを探索して、その１つのブロックのアドレスを、ＯＴＰ－ＲＯＭ１１ａに書き込むようにしてもよい。

【0064】

実施形態は例示であり、発明の範囲はそれらに限定されない。

【符号の説明】

【0065】

１ 半導体記憶装置
２ メモリコントローラ
３ 不揮発性メモリ
４ ホスト
４ａ ＣＰＵ
１１ プロセッサ
１１ａ ワンタイムプログラマブルＲＯＭ
１２ ＲＡＭ
１３ ＲＡＭコントローラ
１４ マスクＲＯＭ
１５ 通信インターフェース
１５ａ ＳＡＴＡインターフェース
１６ フラッシュコントローラ
１７ バス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】