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特開2022-51465半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022051465

(43)【公開日】2022-03-31

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

H01L 27/11597 20170101AFI20220324BHJP

H01L 21/316 20060101ALI20220324BHJP

H01L 27/1159 20170101ALI20220324BHJP

【ＦＩ】

H01L27/11597

H01L21/316 X

H01L27/1159

【審査請求】未請求

【請求項の数】21

【出願形態】ＯＬ

(21)【出願番号】P 2020157961

(22)【出願日】2020-09-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下雅弘

(72)【発明者】

【氏名】関春海

(72)【発明者】

【氏名】齋藤真澄

【テーマコード（参考）】

5F058

5F083

【Ｆターム（参考）】

5F058BB04

5F058BC02

5F058BC03

5F058BC08

5F058BD04

5F058BD05

5F058BD10

5F058BF02

5F058BH04

5F083FR06

5F083GA09

5F083GA10

5F083GA11

5F083JA02

5F083JA39

5F083JA40

5F083JA56

5F083JA60

5F083KA01

5F083LA21

5F083PR05

5F083PR07

5F083PR21

5F083PR33

(57)【要約】

【課題】安定動作する半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、第１の方向に延び、第１の方向に交差する第２の方向に第１のゲート電極層と隣り合う第２のゲート電極層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第１の方向及び第２の方向に交差する第３の方向に延びる半導体層と、半導体層を囲み、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含み、第１のゲート電極層と半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第１の領域と、第２のゲート電極層と半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第２の領域と、第１の領域と第２の領域との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第３の領域とを含む、誘電体層と、を備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１の方向に延びる第１のゲート電極層と、
前記第１の方向に延び、前記第１の方向に交差する第２の方向に前記第１のゲート電極層と隣り合う第２のゲート電極層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の方向及び前記第２の方向に交差する第３の方向に延びる半導体層と、
前記半導体層を囲み、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含み、前記第１のゲート電極層と前記半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第１の領域と、前記第２のゲート電極層と前記半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第２の領域と、前記第１の領域と前記第２の領域との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第３の領域とを含む、誘電体層と、
を備える半導体記憶装置。

【請求項2】

前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第３の領域と接する第１の絶縁層を、
更に備える請求項１記載の半導体記憶装置。

【請求項3】

前記第１の絶縁層は、酸化アルミニウムを含む請求項２記載の半導体記憶装置。

【請求項4】

前記第１のゲート電極層と前記誘電体層との間、及び、前記第１のゲート電極層と前記第１の絶縁層との間に設けられ、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）と異なる金属元素を含む金属酸化物を含む第２の絶縁層を、更に備える請求項２又は請求項３記載の半導体記憶装置。

【請求項5】

前記第１のゲート電極層は、前記金属元素を含む請求項４記載の半導体記憶装置。

【請求項6】

前記第２の絶縁層は、酸化チタンを含む請求項４又は請求項５記載の半導体記憶装置。

【請求項7】

前記第１のゲート電極層は、窒化チタンを含む請求項１ないし請求項６いずれか一項記載の半導体記憶装置。

【請求項8】

前記第１の領域の前記第２の方向の第１の厚さは、前記第３の領域の前記第１の方向の第２の厚さよりも厚い請求項１ないし請求項７いずれか一項記載の半導体記憶装置。

【請求項9】

前記第１の領域及び前記第２の領域は強誘電体であり、前記第３の領域は常誘電体である請求項１ないし請求項８いずれか一項記載の半導体記憶装置。

【請求項10】

前記第１の方向に延び、前記第３の方向に前記第１のゲート電極層と隣り合う第３のゲート電極層と、
前記第１の方向に延び、前記第２の方向に前記第３のゲート電極層と隣り合い、前記第３のゲート電極層との間に前記半導体層が設けられた第４のゲート電極層と、
前記第１のゲート電極層と前記第３のゲート電極層との間に設けられた第３の絶縁層と、
を更に備え、
前記誘電体層は、前記第３のゲート電極層と前記半導体層との間、及び、前記第４のゲート電極層と前記半導体層との間に設けられる請求項１ないし請求項９いずれか一項記載の半導体記憶装置。

【請求項11】

前記第３の絶縁層は、酸化アルミニウムを含む請求項１０記載の半導体記憶装置。

【請求項12】

前記誘電体層は、前記第３の絶縁層と前記半導体層との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第４の領域を、更に備える請求項１０又は請求項１１記載の半導体記憶装置。

【請求項13】

前記誘電体層は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及びバリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含む請求項１ないし請求項１２いずれか一項記載の半導体記憶装置。

【請求項14】

前記第１のゲート電極層と前記第２のゲート電極層との間に前記半導体層が挟まれる領域での前記第１のゲート電極層と前記第２のゲート電極層との間の第１の距離は、前記第１のゲート電極層と前記第２のゲート電極層との間に前記第１の絶縁層が挟まれる領域での前記第１のゲート電極層と前記第２のゲート電極層との間の第２の距離よりも大きい請求項２ないし請求項６いずれか一項記載の半導体記憶装置。

【請求項15】

前記第３の方向に延び、前記半導体層に囲まれる第４の絶縁層を、更に備える請求項１ないし請求項１４いずれか一項記載の半導体記憶装置。

【請求項16】

第１の方向に延びる第１のゲート電極層と、
前記第１の方向に延び、前記第１の方向に交差する第２の方向に前記第１のゲート電極層と隣り合う第２のゲート電極層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の方向及び前記第２の方向に交差する第３の方向に延びる半導体層と、
前記第１のゲート電極層と前記半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む第１の誘電体層と、
前記第２のゲート電極層と前記半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む第２の誘電体層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の方向に前記半導体層と隣り合う第１の絶縁層と、を備え、
前記第１の誘電体層は、前記第１のゲート電極層と前記半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第１の領域と、前記第１の領域と前記第１の絶縁層との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第２の領域とを含み、
前記第２の誘電体層は、前記第２のゲート電極層と前記半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第３の領域と、前記第３の領域と前記第１の絶縁層との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第４の領域とを含む、半導体記憶装置。

【請求項17】

前記第１の方向に延び、前記第３の方向に前記第１のゲート電極層と隣り合う第３のゲート電極層と、
前記第１の方向に延び、前記第２の方向に前記第３のゲート電極層と隣り合い、前記第３のゲート電極層との間に前記半導体層が設けられた第４のゲート電極層と、
前記第１のゲート電極層と前記第３のゲート電極層との間に設けられた第２の絶縁層と、
前記第３のゲート電極層と前記半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含み、前記第１の誘電体層と離間した第３の誘電体層と、
を更に備える請求項１６記載の半導体記憶装置。

【請求項18】

前記第２の領域は前記第１の絶縁層と接し、前記第４の領域は前記第１の絶縁層と接する請求項１６又は請求項１７記載の半導体記憶装置。

【請求項19】

第１の方向に延びる第１のゲート電極層と、
前記第１の方向に延び、前記第１の方向に交差する第２の方向に前記第１のゲート電極層と隣り合う第２のゲート電極層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の方向及び前記第２の方向に交差する第３の方向に延びる第１の半導体層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第３の方向に延び、前記第１の方向に前記第１の半導体層と隣り合う第２の半導体層と、
前記第１の半導体層と前記第２のゲート電極層との間に設けられ、前記第３の方向に延びる第３の半導体層と、
前記第１のゲート電極層と前記第１の半導体層との間及び前記第１のゲート電極層と前記第２の半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含み、前記第１のゲート電極層と前記第１の半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第１の領域と、前記第１のゲート電極層と前記第２の半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第２の領域と、前記第１の領域と前記第２の領域との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第３の領域とを含む、第１の誘電体層と、
前記第２のゲート電極層と前記第３の半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む、第２の誘電体層と、
前記第３の領域と前記第２のゲート電極層との間に設けられ、前記第３の領域と接する第１の絶縁層と、
を備える半導体記憶装置。

【請求項20】

前記第１の方向に延び、前記第３の方向に前記第１のゲート電極層と隣り合う第３のゲート電極層と、
前記第１の方向に延び、前記第２の方向に前記第３のゲート電極層と隣り合い、前記第３のゲート電極層との間に前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層を挟む第４のゲート電極層と、
前記第１のゲート電極層と前記第３のゲート電極層との間に設けられた第２の絶縁層と、を更に備え、
前記第１の誘電体層は、前記第３のゲート電極層と前記第１の半導体層との間に設けられた請求項１９記載の半導体記憶装置。

【請求項21】

第１の方向に延びる第１のゲート電極層と、
前記第１の方向に延び、前記第１の方向に交差する第２の方向に前記第１のゲート電極層と隣り合う第２のゲート電極層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の方向及び前記第２の方向に交差する第３の方向に延びる第１の半導体層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第３の方向に延び、前記第１の方向に前記第１の半導体層と隣り合う第２の半導体層と、
前記第１のゲート電極層と前記第２のゲート電極層との間でかつ前記第１のゲート電極層よりも前記第２のゲート電極層に近い位置に設けられ、前記第３の方向に延びる第３の半導体層と、
前記第１のゲート電極層と前記第１の半導体層との間及び前記第１のゲート電極層と前記第２の半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含み、前記第１のゲート電極層と前記第１の半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第１の領域と、前記第１のゲート電極層と前記第２の半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第２の領域と、前記第１の領域と前記第２の領域との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第３の領域とを含む、第１の誘電体層と、
前記第２のゲート電極層と前記第３の半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む、第２の誘電体層と、
前記第３の領域と前記第２のゲート電極層との間に設けられた第１の絶縁層と、
を備える半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

強誘電体メモリが不揮発性メモリとして注目されている。例えば、ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ（ＦＥＴ）型のトランジスタのゲート絶縁層に強誘電体層を適用し、トランジスタの閾値電圧を変調するＦｅｒｒｏｅｌｅｃｔｒｉｃＦＥＴ（ＦｅＦＥＴ）型の３端子型メモリがある。トランジスタの閾値電圧は、強誘電体層の分極状態を変化させることにより変調される。

【0003】

メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリでは、例えば、複数の絶縁層と複数のゲート電極層とが交互に積層された積層体に、積層体を貫通するメモリホールが形成されている。３次元ＮＡＮＤフラッシュメモリのメモリセルとして、ＦｅＦＥＴ型の３端子型メモリを適用することで、ゲート絶縁層の薄膜化が可能となる。したがって、メモリホールの穴径を縮小することでき、メモリセルの微細化が可能となる。よって、ＦｅＦＥＴ型の３端子型メモリを適用することで、メモリの集積度を更に高くすることが可能となる。

【0004】

メモリセルを微細化していくと、例えば、強誘電体層の分極状態の制御が困難になり、メモリセルの動作が不安定になるおそれがある。したがって、メモリセルを微細化した場合でも、安定動作する３次元ＮＡＮＤフラッシュメモリの実現が望まれる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許第１０４４６７４９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする課題は、安定動作する半導体記憶装置を提供することにある。

【課題を解決するための手段】

【0007】

実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、前記第１の方向に延び、前記第１の方向に交差する第２の方向に前記第１のゲート電極層と隣り合う第２のゲート電極層と、前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の方向及び前記第２の方向に交差する第３の方向に延びる半導体層と、前記半導体層を囲み、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含み、前記第１のゲート電極層と前記半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第１の領域と、前記第２のゲート電極層と前記半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第２の領域と、前記第１の領域と前記第２の領域との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第３の領域とを含む、誘電体層と、を備える。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態の半導体記憶装置のブロック図。

【図2】第１の実施形態の半導体記憶装置のメモリセルアレイの等価回路図。

【図3】第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図4】第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図5】第１の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図。

【図6】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図7】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図8】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図9】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図10】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図11】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図12】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図13】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図14】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図15】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図16】比較例の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図。

【図17】第１の実施形態の半導体記憶装置の作用及び効果の説明図。

【図18】第１の実施形態の半導体記憶装置の変形例のメモリセルアレイの一部の拡大模式断面図。

【図19】第２の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図20】第２の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図21】第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図22】第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図23】第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図24】第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図25】第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図26】第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図27】第３の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図28】第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図29】第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図30】第４の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図。

【図31】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図32】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図33】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図34】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図35】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図36】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図37】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図38】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図39】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図40】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図41】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図42】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図43】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図44】第５の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図45】第５の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図46】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図47】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図48】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図49】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図50】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図51】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図52】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図53】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図54】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図55】第６の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【発明を実施するための形態】

【0009】

以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。

【0010】

また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。

【0011】

本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（ＥｎｅｒｇｙＤｉｓｐｅｒｓｉｖｅＸ－ｒａｙＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）や電子エネルギー損失分光法（ＥｌｅｃｔｒｏｎＥｎｅｒｇｙＬｏｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）などにより行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の構成物質の結晶系の同定、結晶系の存在割合の大小比較には、例えば、透過型電子顕微鏡やＸ線回折分析（Ｘ－ｒａｙＤｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）や電子線回折分析（ＥｌｅｃｔｒｏｎＢｅａｍＤｉｆｆｒａｃｔｉｏｎ：ＥＢＤ）やＸ線光電分光分析（Ｘ－ｒａｙＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）や放射光Ｘ線散乱解析（ＳｙｎｃｈｒｏｔｒｏｎＲａｄｉａｔｉｏｎＸ－ｒａｙＡｂｓｏｒｐｔｉｏｎＦｉｎｅＳｔｒｕｃｔｕｒｅ：ＸＡＦＳ）を用いることが可能である。

【0012】

本明細書中「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。また、本明細書中「常誘電体」とは電場を印加すると分極が生じ、電場を除去すると分極が消滅する物質を意味する。

【0013】

本明細書中「金属」とは、金属的性質を示す物質の総称であり、例えば、金属的性質を示す金属窒化物や金属炭化物も「金属」の範囲に含めるものとする。

【0014】

（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、第１の方向に延び、第１の方向に交差する第２の方向に第１のゲート電極層と隣り合う第２のゲート電極層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第１の方向及び第２の方向に交差する第３の方向に延びる半導体層と、半導体層を囲み、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含み、第１のゲート電極層と半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第１の領域と、第２のゲート電極層と半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第２の領域と、第１の領域と第２の領域との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第３の領域とを含む、誘電体層と、を備える。

【0015】

第１の実施形態の半導体記憶装置は、３次元強誘電体メモリ１００である。第１の実施形態の３次元強誘電体メモリ１００は、メモリセルＭＣとして、ＦｅＦＥＴ型の３端子型メモリを適用する強誘電体メモリである。

【0016】

図１は、第１の実施形態の半導体記憶装置のブロック図である。図１は、第１の実施形態の３次元強誘電体メモリ１００の回路構成を示す。図１に示すように、３次元強誘電体メモリ１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。

【0017】

図２は、第１の実施形態の半導体記憶装置のメモリセルアレイの等価回路図である。図２は、メモリセルアレイ１０１内の配線構造を模式的に示す。第１の実施形態のメモリセルアレイ１０１は、複数のメモリセルＭＣが立体的に配置された三次元構造を備える。

【0018】

以下、図２に示すｘ方向が第１の方向の一例である。ｙ方向が第２の方向の一例である。ｚ方向が第３の方向の一例である。ｙ方向はｘ方向と交差する。ｚ方向は、ｘ方向及びｙ方向と交差する。例えば、ｘ方向とｙ方向は直交する。例えば、ｚ方向とｘ方向及びｙ方向は直交する。

【0019】

メモリセルアレイ１０１は、図２に示すように複数のメモリセルＭＣ、ソース選択トランジスタＳＳＴ、ドレイン選択トランジスタＳＤＴ、複数のワード線ＷＬａ、ＷＬｂ、複数のビット線ＢＬ１～ＢＬ４、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤを備える。

【0020】

複数のメモリセルＭＣが、ｚ方向に直列に接続される。複数のメモリセルＭＣは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＳＤＴの間に接続される。

【0021】

メモリセルＭＣは、ゲート絶縁層が強誘電体であるＦｅＦＥＴである。ゲート絶縁層の分極状態により、メモリセルＭＣのトランジスタの閾値電圧が変化する。トランジスタの閾値電圧が変化することで、トランジスタのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。

【0022】

ワード線ＷＬａ、ＷＬｂはｘ方向に延びる。ワード線ＷＬａ、ＷＬｂはメモリセルＭＣのゲート電極に接続される。ワード線ＷＬａ、ＷＬｂは、メモリセルＭＣのゲート電圧を制御する。

【0023】

ワード線ＷＬａとワード線ＷＬｂは、電気的に分離される。ワード線ＷＬａとワード線ＷＬａは電気的に接続される。ワード線ＷＬｂとワード線ＷＬｂは電気的に接続される。

【0024】

ソース選択トランジスタＳＳＴは、共通ソース線ＣＳＬに電気的に接続される。ソース選択トランジスタＳＳＴは、ソース選択ゲート線ＳＧＳに印加される電圧により制御される。

【0025】

ドレイン選択トランジスタＳＤＴは、ＢＬ１～ＢＬ４に接続される。ドレイン選択トランジスタＳＤＴは、ドレイン選択ゲート線ＳＧＤに印加される電圧により制御される。

【0026】

複数のワード線ＷＬａ、ＷＬｂは、ワード線ドライバ回路１０２に電気的に接続される。複数のビット線ＢＬ１～４は、センスアンプ回路１０４に接続される。

【0027】

ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬａ、ＷＬｂを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬａ、Ｗｌｂに所定の電圧を印加する機能を備える。

【0028】

カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたビット線ＢＬに流れる電流又は電圧を検知して増幅する機能を備える。

【0029】

制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。

【0030】

ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。

【0031】

例えば、図２において、破線で囲まれたメモリセルＭＣに記憶されたデータを読み出す場合、メモリセルＭＣのゲート電極に接続されるワード線ＷＬａに読出し電圧を印加する。メモリセルＭＣのトランジスタがオン状態になることにより、共通ソース線ＣＳＬとビット線ＢＬ１との間に電流が流れる。共通ソース線ＣＳＬからビット線ＢＬ１との間に流れる電流に基づき、メモリセルＭＣに記憶されたデータを判定する。

【0032】

例えば、ビット線ＢＬ１に流れる電流をセンスアンプ回路１０４で増幅して、制御回路１０６でメモリセルＭＣに記憶されたデータを判定する。あるいは、ビット線ＢＬ１の電圧変化をセンスアンプ回路１０４で増幅して、制御回路１０６でメモリセルＭＣに記憶されたデータを判定する。

【0033】

図２では、直列に接続されるメモリセルＭＣが４個の場合、ビット線が４本の場合を例示しているが、直列に接続されるメモリセルＭＣの数やビット線の数は、４個あるいは４本に限定されない。

【0034】

図３、図４は、第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図３は、メモリセルアレイ１０１のｘｙ断面である。図３は、図４のＢＢ’面を含む断面である。図４は、メモリセルアレイ１０１のｙｚ断面である。図４は、図３のＡＡ’断面である。

【0035】

図３及び図４において、破線で囲まれた領域が一つのメモリセルＭＣである。図３及び図４には、ｙ方向に隣り合うメモリセルＭＣ１とメモリセルＭＣ２を例示している。

【0036】

メモリセルアレイ１０１は、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、第４のゲート電極層１０ｄ、半導体層１２、誘電体層１４、トレンチ絶縁層１６、層間絶縁層１８、コア絶縁層２０を有する。

【0037】

トレンチ絶縁層１６は、第１の絶縁層の一例である。層間絶縁層１８は、第３の絶縁層の一例である。コア絶縁層２０は、第４の絶縁層の一例である。

【0038】

第１のゲート電極層１０ａは、ｘ方向に延びる。第１のゲート電極層１０ａは、例えば、図２に示すワード線ＷＬａに対応する。第１のゲート電極層１０ａは、メモリセルＭＣ１のトランジスタのゲート電極として機能する。

【0039】

第１のゲート電極層１０ａは、バリアメタル層１０ａｘと金属層１０ａｙを含む。

【0040】

バリアメタル層１０ａｘは、例えば、金属窒化物又は金属炭化物である。バリアメタル層１０ａｘは、例えば、窒化チタンを含む。バリアメタル層１０ａｘは、例えば、窒化チタン層である。

【0041】

金属層１０ａｙは、例えば、金属である。金属層１０ａｙは、例えば、タングステン（Ｗ）を含む。金属層１０ａｙは、例えば、タングステン層である。

【0042】

第２のゲート電極層１０ｂは、ｘ方向に延びる。第２のゲート電極層１０ｂは、ｙ方向に第１のゲート電極層１０ａと隣り合う。第２のゲート電極層１０ｂは、例えば、図２に示すワード線ＷＬｂに対応する。第２のゲート電極層１０ｂは、メモリセルＭＣ２のトランジスタのゲート電極として機能する。

【0043】

第２のゲート電極層１０ｂは、バリアメタル層１０ｂｘと金属層１０ｂｙを含む。

【0044】

バリアメタル層１０ｂｘは、例えば、金属窒化物又は金属炭化物である。バリアメタル層１０ｂｘは、例えば、窒化チタンを含む。バリアメタル層１０ｂｘは、例えば、窒化チタン層である。

【0045】

金属層１０ｂｙは、例えば、金属である。金属層１０ｂｙは、例えば、タングステン（Ｗ）を含む。金属層１０ｂｙは、例えば、タングステン層である。

【0046】

第３のゲート電極層１０ｃは、ｘ方向に延びる。第３のゲート電極層１０ｃは、ｚ方向に第１のゲート電極層１０ａと隣り合う。第３のゲート電極層１０ｃは、例えば、図２に示すワード線ＷＬａに対応する。第３のゲート電極層１０ｃは、メモリセルＭＣのトランジスタのゲート電極として機能する。

【0047】

第３のゲート電極層１０ｃは、バリアメタル層１０ｃｘと金属層１０ｃｙを含む。

【0048】

バリアメタル層１０ｃｘは、例えば、金属窒化物又は金属炭化物である。バリアメタル層１０ｃｘは、例えば、窒化チタンを含む。バリアメタル層１０ｃｘは、例えば、窒化チタン層である。

【0049】

金属層１０ｃｙは、例えば、金属である。金属層１０ｃｙは、例えば、タングステン（Ｗ）を含む。金属層１０ｃｙは、例えば、タングステン層である。

【0050】

第４のゲート電極層１０ｄは、ｘ方向に延びる。第４のゲート電極層１０ｄは、ｙ方向に第３のゲート電極層１０ｃと隣り合う。また、第４のゲート電極層１０ｄは、ｚ方向に第２のゲート電極層１０ｂと隣り合う。第４のゲート電極層１０ｄは、例えば、図２に示すワード線ＷＬｂに対応する。第４のゲート電極層１０ｄは、メモリセルＭＣのトランジスタのゲート電極として機能する。

【0051】

第４のゲート電極層１０ｄは、バリアメタル層１０ｄｘと金属層１０ｄｙを含む。

【0052】

バリアメタル層１０ｄｘは、例えば、金属窒化物又は金属炭化物である。バリアメタル層１０ｄｘは、例えば、窒化チタンを含む。バリアメタル層１０ｄｘは、例えば、窒化チタン層である。

【0053】

金属層１０ｄｙは、例えば、金属である。金属層１０ｄｙは、例えば、タングステン（Ｗ）を含む。金属層１０ｄｙは、例えば、タングステン層である。

【0054】

半導体層１２は、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に設けられる。半導体層１２は、第３のゲート電極層１０ｃと第４のゲート電極層１０ｄとの間に設けられる。半導体層１２は、ｚ方向に延びる。半導体層１２は、例えば、円筒形状である。

【0055】

半導体層１２は、メモリセルＭＣのトランジスタのチャネルとして機能する。

【0056】

半導体層１２は、例えば、多結晶の半導体である。半導体層１２は、例えば、多結晶シリコンを含む。半導体層１２は、例えば、多結晶シリコン層である。半導体層１２のｘｙ平面における厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。

【0057】

誘電体層１４は、半導体層１２を囲む。誘電体層１４は、第１のゲート電極層１０ａと半導体層１２との間、第２のゲート電極層１０ｂと半導体層１２との間、第３のゲート電極層１０ｃと半導体層１２との間、及び、第４のゲート電極層１０ｄと半導体層１２との間に設けられる。

【0058】

誘電体層１４は、トレンチ絶縁層１６と半導体層１２との間、及び、層間絶縁層１８と半導体層１２との間に設けられる。誘電体層１４は、ｚ方向に延びる。誘電体層１４は、例えば、円筒形状である。

【0059】

誘電体層１４の一部が強誘電体である。誘電体層１４の一部が、メモリセルＭＣのトランジスタのゲート絶縁層として機能する。

【0060】

誘電体層１４は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む。誘電体層１４は、例えば、酸化ハフニウム層である。誘電体層１４は、例えば、酸化ジルコニウム層である。誘電体層１４のｘｙ平面における厚さは、例えば、５ｎｍ以上４０ｎｍ以下である。

【0061】

なお、誘電体層１４と半導体層１２との間に、例えば、誘電体層１４と異なる化学組成を有する絶縁層が挟まれていても構わない。誘電体層１４と異なる化学組成を有する絶縁層は、例えば、酸化シリコン層である。

【0062】

トレンチ絶縁層１６は、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に設けられる。トレンチ絶縁層１６は、第３のゲート電極層１０ｃと第４のゲート電極層１０ｄとの間に設けられる。トレンチ絶縁層１６は、ｘ方向に半導体層１２と隣り合う。トレンチ絶縁層１６は、ｘ方向に誘電体層１４と隣り合う。

【0063】

トレンチ絶縁層１６は、例えば、酸化物、酸窒化物、又は、窒化物である。トレンチ絶縁層１６は、例えば、酸化シリコン又は酸化アルミニウムを含む。トレンチ絶縁層１６は、例えば、酸化シリコン層又は酸化アルミニウム層である。

【0064】

層間絶縁層１８は、第１のゲート電極層１０ａと第３のゲート電極層１０ｃとの間、及び、第２のゲート電極層１０ｂと第４のゲート電極層１０ｄとの間に設けられる。

【0065】

層間絶縁層１８は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１８は、例えば、酸化シリコンを含む。層間絶縁層１８は、例えば、酸化シリコン層である。層間絶縁層１８のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。

【0066】

コア絶縁層２０は、半導体層１２に囲まれる。コア絶縁層２０は、ｚ方向に延びる。コア絶縁層２０は、例えば、円柱形状である。

【0067】

コア絶縁層２０は、例えば、酸化物、酸窒化物、又は、窒化物である。コア絶縁層２０は、例えば、酸化シリコンを含む。コア絶縁層２０は、例えば、酸化シリコン又は酸化アルミニウムを含む。コア絶縁層２０は、例えば、酸化シリコン層又は酸化アルミニウム層である。

【0068】

図５は、第１の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図である。図５は、メモリセルアレイ１０１のｘｙ断面である。

【0069】

誘電体層１４は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む。誘電体層１４の一部が強誘電体であり、誘電体層１４の別の一部が常誘電体である。

【0070】

誘電体層１４は、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、誘電体層１４に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。酸化ハフニウムのモル比率は、例えば、９０％以上である。

【0071】

誘電体層１４は、例えば、酸化ジルコニウムを主成分とする。酸化ジルコニウムを主成分とするとは、誘電体層１４に含まれる物質の中で、酸化ジルコニウムのモル比率が最も高いことを意味する。

【0072】

誘電体層１４に含まれる酸化ジルコニウムのモル比率は、例えば、４０％以上６０％以下である。誘電体層１４に含まれる酸化物は、例えば、酸化ハフニウムと酸化ジルコニウムとの混晶である。

【0073】

酸化ハフニウムは、直方晶系又は三方晶系の結晶である場合、強誘電性を有する。酸化ハフニウムは、直方晶系又は三方晶系の結晶である場合、強誘電体である。

【0074】

強誘電性を有する酸化ハフニウムは、例えば、第三直方晶系（ＯｒｔｈｏｒｈｏｍｂｉｃＩＩＩ、空間群Ｐｂｃ２_１、空間群番号２９番）、又は、三方晶系（Ｔｒｉｇｏｎａｌ、空間群Ｒ３ｍ又はＰ３又はＲ３、空間群番号１６０番又は１４３番又は１４６番）の結晶である場合に、強誘電性を有する。

【0075】

酸化ハフニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合、強誘電性を有しない。酸化ハフニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合は、常誘電体である。直方晶系又は三方晶系以外とは、立方晶系、六方晶系、正方晶系、単斜晶系、三斜晶系である。

【0076】

酸化ジルコニウムは、直方晶系又は三方晶系の結晶である場合、強誘電性を有する。酸化ジルコニウムは、直方晶系又は三方晶系の結晶である場合、強誘電体である。

【0077】

強誘電性を有する酸化ジルコニウムは、例えば、第三直方晶系（ＯｒｔｈｏｒｈｏｍｂｉｃＩＩＩ、空間群Ｐｂｃ２_１、空間群番号２９番）、又は、三方晶系（Ｔｒｉｇｏｎａｌ、空間群Ｒ３ｍ又はＰ３又はＲ３、空間群番号１６０番又は１４３番又は１４６番）の結晶である場合に、強誘電性を有する。

【0078】

酸化ジルコニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合、強誘電性を有しない。酸化ジルコニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合は、常誘電体である。

【0079】

誘電体層１４は、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及びバリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。誘電体層１４に含まれる酸化物は、上記添加元素を含む。酸化物が酸化ハフニウムの場合、上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。

【0080】

誘電体層１４は、強誘電体領域１４ａ、強誘電体領域１４ｂ、常誘電体領域１４ｃ、常誘電体領域１４ｄを含む。強誘電体領域１４ａは、第１の領域の一例である。強誘電体領域１４ｂは、第２の領域の一例である。常誘電体領域１４ｃは、第３の領域の一例である。常誘電体領域１４ｄは、第４の領域の一例である。

【0081】

強誘電体領域１４ａは、第１のゲート電極層１０ａと半導体層１２との間に設けられる。強誘電体領域１４ｂは、第２のゲート電極層１０ｂと半導体層１２との間に設けられる。

【0082】

常誘電体領域１４ｃは、トレンチ絶縁層１６と半導体層１２との間に設けられる。トレンチ絶縁層１６は、常誘電体領域１４ｃと接する。常誘電体領域１４ｃは、強誘電体領域１４ａと強誘電体領域１４ｂとの間に設けられる。

【0083】

常誘電体領域１４ｄは、トレンチ絶縁層１６と半導体層１２との間に設けられる。トレンチ絶縁層１６は、常誘電体領域１４ｄと接する。常誘電体領域１４ｄは、強誘電体領域１４ａと強誘電体領域１４ｂとの間に設けられる。

【0084】

強誘電体領域１４ａ及び強誘電体領域１４ｂは、直方晶系又は三方晶系の結晶を主たる構成物質とする。直方晶系又は三方晶系の結晶を主たる構成物質とするとは、強誘電体領域１４ａ及び強誘電体領域１４ｂを構成する物質のなかで、直方晶系又は三方晶系の結晶が最も高い存在割合を示すことを意味する。

【0085】

強誘電体領域１４ａ及び強誘電体領域１４ｂは、直方晶系又は三方晶系の結晶の存在割合が、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合よりも大きい。存在割合は、例えば、モル比又は体積比である。強誘電体領域１４ａ及び強誘電体領域１４ｂは、結晶質である。

【0086】

強誘電体領域１４ａ及び強誘電体領域１４ｂは、強誘電体である。強誘電体領域１４ａ及び強誘電体領域１４ｂに含まれる酸化物は、強誘電体である。

【0087】

強誘電性を有する強誘電体領域１４ａ及び強誘電体領域１４ｂは、メモリセルＭＣのＦｅＦＥＴのゲート絶縁層として機能する。

【0088】

常誘電体領域１４ｃ及び常誘電体領域１４ｄは直方晶系及び三方晶系の結晶以外を主たる構成物質とする。直方晶系及び三方晶系の結晶以外を主たる構成物質とするとは、常誘電体領域１４ｃ及び常誘電体領域１４ｄを構成する物質のなかで、直方晶系及び三方晶系の結晶以外の物質が最も高い存在割合を示すことを意味する。

【0089】

常誘電体領域１４ｃ及び常誘電体領域１４ｄは、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合が、直方晶系又は三方晶系の結晶の存在割合よりも大きい。常誘電体領域１４ｃ及び常誘電体領域１４ｄは、結晶質又は非晶質である。

【0090】

常誘電体領域１４ｃ及び常誘電体領域１４ｄは、常誘電体である。常誘電体領域１４ｃ及び常誘電体領域１４ｄに含まれる酸化物は、常誘電体である。

【0091】

第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に半導体層１２が挟まれる領域での第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間の第１の距離（図５中のｄ１）は、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間にトレンチ絶縁層１６が挟まれる領域での第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間の第２の距離（図５中のｄ２）よりも大きい。

【0092】

次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。

【0093】

図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５は、第１の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図６ないし図１５は、３次元強誘電体メモリ１００のメモリセルアレイ１０１の製造方法の一例を示す図である。

【0094】

図６ないし図１５の上図は、メモリセルアレイ１０１のｘｙ断面である。図６ないし図１５の上図は、図３の一部に対応する図である。図６ないし図１５の下図は、メモリセルアレイ１０１のｙｚ断面である。図６ないし図１５の下図は、図４に対応する図である。

【0095】

最初に、図示しない半導体基板の上に、複数の酸化シリコン層５１と複数の窒化シリコン層５２を交互に積層する（図６）。

【0096】

酸化シリコン層５１、窒化シリコン層５２は、例えば、ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。

【0097】

酸化シリコン層５１の一部は、最終的に層間絶縁層１８となる。

【0098】

次に、複数の酸化シリコン層５１と複数の窒化シリコン層５２にメモリトレンチ５５を形成する（図７）。メモリトレンチ５５は、複数の酸化シリコン層５１と複数の窒化シリコン層５２を貫通する。

【0099】

メモリトレンチ５５は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。

【0100】

次に、メモリトレンチ５５の中をＳＯＧ層５６（ＳｐｉｎＯｎＧｌａｓｓ）で埋め込む（図８）。ＳＯＧ層５６は、塗布法により形成する。

【0101】

次に、ＳＯＧ層５６、複数の酸化シリコン層５１、及び複数の窒化シリコン層５２の一部に、メモリホール５７を形成する（図９）。メモリホール５７は、例えば、リソグラフィ法とＲＩＥ法により形成する。

【0102】

次に、メモリホール５７の中に、酸化ハフニウム層５８、多結晶シリコン層５９、及び、酸化シリコン層６０を形成する（図１０）。酸化ハフニウム層５８は、例えば、ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。多結晶シリコン層５９及び酸化シリコン層６０は、例えば、ＣＶＤ法により形成する。

【0103】

酸化ハフニウム層５８は、最終的に誘電体層１４となる。多結晶シリコン層５９は、最終的に半導体層１２となる。酸化シリコン層６０は、最終的にコア絶縁層２０となる。

【0104】

次に、複数の窒化シリコン層５２を除去する（図１１）。複数の窒化シリコン層５２は、例えば、図示しない開口部を用いて、ウェットエッチング法により除去する。

【0105】

次に、窒化チタン層６１及びタングステン層６２を形成する（図１２）。窒化チタン層６１及びタングステン層６２は、例えばＣＶＤ法により形成する。

【0106】

窒化チタン層６１は、最終的に、バリアメタル層１０ａｘ、１０ｂｘ、１０ｃｘ、及び１０ｄｘとなる。タングステン層６２は、最終的に、金属層１０ａｙ、金属層１０ｂｙ、金属層１０ｃｙ、及び金属層１０ｄｙとなる。

【0107】

次に、ＳＯＧ層５６を除去する（図１３）。ＳＯＧ層５６は、例えば、ウェットエッチング法により除去する。ＳＯＧ層５６を除去することにより、空隙部６３が形成される。ＳＯＧ層５６を除去する際に、酸化シリコン層６０のエッチングを防ぐためのマスク材を酸化シリコン層６０の上に設けても構わない。

【0108】

次に、熱処理を行い、酸化ハフニウム層５８を結晶化する（図１４）。熱処理は、例えば、窒素ガス雰囲気中で、６００℃以上１０５０℃以下の温度で行う。熱処理は、いわゆる結晶化アニールである。

【0109】

熱処理により、酸化ハフニウム層５８の中で、多結晶シリコン層５９と窒化チタン層６１に挟まれた領域５８ａ、及び、多結晶シリコン層５９と酸化シリコン層５１に挟まれた領域５８ｂは、印加される応力により、直方晶系又は三方晶系の結晶となる。一方、多結晶シリコン層５９と空隙部６３に挟まれた領域５８ｃは、印加される応力が小さいため、直方晶系又は三方晶系の結晶以外の結晶、又は、非晶質相となる。

【0110】

言い換えれば、多結晶シリコン層５９と窒化チタン層６１に挟まれた領域５８ａ、及び、多結晶シリコン層５９と酸化シリコン層５１に挟まれた領域５８ｂは、強誘電体となる。また、多結晶シリコン層５９と空隙部６３に挟まれた領域５８ｃは、常誘電体となる。

【0111】

多結晶シリコン層５９と窒化チタン層６１に挟まれた領域５８ａは、最終的に、強誘電体領域１４ａ及び強誘電体領域１４ｂとなる。また、多結晶シリコン層５９と空隙部６３に挟まれた領域５８ｃは、最終的に、常誘電体領域１４ｃ及び常誘電体領域１４ｄとなる。

【0112】

次に、空隙部６３を、酸化シリコン層６４で埋め込む（図１５）。酸化シリコン層６４は、最終的に、トレンチ絶縁層１６となる。

【0113】

以上の製造方法により、第１の実施形態の３次元強誘電体メモリ１００のメモリセルアレイ１０１が製造される。

【0114】

次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。

【0115】

【0116】

メモリセルを微細化していくと、例えば、ゲート絶縁層となる強誘電体層の分極状態の制御が困難になり、メモリセルの動作が不安定になるおそれがある。したがって、メモリセルを微細化した場合でも、安定動作するメモリセルを備えたメモリの実現が望まれる。

【0117】

図１６は、比較例の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図である。図１６は、第１の実施形態の図５に対応する図である。

【0118】

比較例の半導体記憶装置のメモリセルアレイは、誘電体層１４の全領域が、強誘電体である点で、第１の実施形態のメモリセルアレイ１０１と異なる。

【0119】

比較例のメモリセルアレイの場合、誘電体層１４の全領域が強誘電体である。このため、例えば、メモリセルＭＣ１への書き込み動作の際に、誘電体層１４の分極反転が、意図せず第２のゲート電極層１０ｂの側まで進むおそれがある。この場合、例えば、メモリセルＭＣ２への誤書き込みが生じるおそれがある。すなわち、メモリセルＭＣ１とメモリセルＭＣ２の間の干渉が生じるおそれがある。

【0120】

このように、比較例のメモリセルアレイでは、誘電体層１４の全領域が強誘電体であることに起因して、強誘電体層の分極状態の制御が困難になり、メモリセルＭＣの動作が不安定になるおそれがある。

【0121】

図１７は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１７は、第１の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図である。図１７は、メモリセルアレイ１０１のｘｙ断面である。

【0122】

第１の実施形態の３次元強誘電体メモリ１００のメモリセルアレイ１０１は、誘電体層１４が、強誘電体領域１４ａ及び強誘電体領域１４ｂと、常誘電体領域１４ｃ及び常誘電体領域１４ｄに分割されている。メモリセルＭＣ１の強誘電体領域１４ａとメモリセルＭＣ２の強誘電体領域１４ｂは、常誘電体領域１４ｃ及び常誘電体領域１４ｄで分断されている。

【0123】

このため、例えば、メモリセルＭＣ１への書き込み動作の際に、誘電体層１４の分極反転が、意図せず第２のゲート電極層１０ｂの側まで進むことが抑制される。したがって、例えば、メモリセルＭＣ２への誤書き込みが抑制される。よって、メモリセルＭＣ１とメモリセルＭＣ２との間の干渉が抑制される。第１の実施形態の３次元強誘電体メモリ１００では、強誘電体層の分極状態の制御性が向上し、安定動作が実現される。

【0124】

図１８は、第１の実施形態の半導体記憶装置の変形例のメモリセルアレイの一部の拡大模式断面図である。図１８は、第１の実施形態の図５に対応する図である。

【0125】

変形例のメモリセルアレイは、誘電体層１４の強誘電体領域１４ａのｙ方向の第１の厚さ（図１８中のｔ１）は、常誘電体領域１４ｃのｘ方向の第２の厚さ（図１８中のｔ２）よりも厚い点で、第１の実施形態のメモリセルアレイ１０１と異なる。

【0126】

変形例のメモリセルアレイは、例えば、第１の実施形態のメモリセルアレイ１０１の製造方法において、ＳＯＧ層５６を除去した後に、更に、酸化ハフニウム層５８の一部をエッチングすることで製造することが可能である。

【0127】

変形例のメモリセルアレイは、常誘電体領域１４ｃのｘ方向の厚さｔ２が薄いことにより、更にメモリセルＭＣの誘電体層１４の分極状態の制御性が向上する。

【0128】

以上、第１の実施形態によれば、強誘電体層の分極状態の制御性が向上し、安定動作する半導体記憶装置が実現できる。

【0129】

（第２の実施形態）
第２の実施形態の半導体記憶装置は、第１のゲート電極層と誘電体層との間、及び、第１のゲート電極層と第１の絶縁層との間に設けられ、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）と異なる金属元素を含む金属酸化物を含む第２の絶縁層を、更に備える点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0130】

図１９、２０は、第２の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図１９は、メモリセルアレイ２０１のｘｙ断面である。図１９は、図２０のＤＤ’面を含む断面である。図２０は、メモリセルアレイ２０１のｙｚ断面である。図２０は、図１９のＣＣ’断面である。

【0131】

図１９及び図２０において、破線で囲まれた領域が一つのメモリセルＭＣである。図１９及び図２０には、ｙ方向に隣り合うメモリセルＭＣ１とメモリセルＭＣ２を例示している。

【0132】

メモリセルアレイ２０１は、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、第４のゲート電極層１０ｄ、半導体層１２、誘電体層１４、トレンチ絶縁層１６、層間絶縁層１８、コア絶縁層２０、中間絶縁層２２を有する。

【0133】

トレンチ絶縁層１６は、第１の絶縁層の一例である。層間絶縁層１８は、第３の絶縁層の一例である。コア絶縁層２０は、第４の絶縁層の一例である。中間絶縁層２２は、第２の絶縁層の一例である。

【0134】

中間絶縁層２２は、第１のゲート電極層１０ａと誘電体層１４との間、第２のゲート電極層１０ｂと誘電体層１４との間、第３のゲート電極層１０ｃと誘電体層１４との間、第４のゲート電極層１０ｄと誘電体層１４との間に設けられる。中間絶縁層２２は、例えば、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、及び、第４のゲート電極層１０ｄに接する。また、中間絶縁層２２は、例えば、誘電体層１４に接する。

【0135】

中間絶縁層２２は、第１のゲート電極層１０ａとトレンチ絶縁層１６との間、第２のゲート電極層１０ｂとトレンチ絶縁層１６との間、第３のゲート電極層１０ｃとトレンチ絶縁層１６との間、第４のゲート電極層１０ｄとトレンチ絶縁層１６との間に設けられる。中間絶縁層２２は、例えば、トレンチ絶縁層１６に接する。

【0136】

中間絶縁層２２は、金属酸化物を含む。中間絶縁層２２に含まれる金属酸化物は、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）と異なる金属元素を含む。中間絶縁層２２は、例えば、チタン（Ｔｉ）を含む。中間絶縁層２２は、例えば、酸化チタンを含む。中間絶縁層２２は、例えば、酸化チタン層である。

【0137】

中間絶縁層２２のｙ方向の厚さは、例えば、０．５ｎｍ以上３ｎｍ以下である。

【0138】

第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、及び、第４のゲート電極層１０ｄは、例えば、中間絶縁層２２が含む金属元素と、同じ金属元素を含む。第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、及び、第４のゲート電極層１０ｄは、例えば、チタン（Ｔｉ）を含む。

【0139】

第１のゲート電極層１０ａのバリアメタル層１０ａｘ、第２のゲート電極層１０ｂのバリアメタル層１０ｂｘ、第３のゲート電極層１０ｃのバリアメタル層１０ｃｘ、及び第４のゲート電極層１０ｄのバリアメタル層１０ｄｘは、例えば、チタン（Ｔｉ）を含む。第１のゲート電極層１０ａのバリアメタル層１０ａｘ、第２のゲート電極層１０ｂのバリアメタル層１０ｂｘ、第３のゲート電極層１０ｃのバリアメタル層１０ｃｘ、及び第４のゲート電極層１０ｄのバリアメタル層１０ｄｘは、例えば、例えば、窒化チタン層である。

【0140】

誘電体層１４は、ｚ方向に、強誘電体領域と常誘電体領域に分割されている。中間絶縁層２２と半導体層１２との間の誘電体層１４は、強誘電体領域である、一方、層間絶縁層１８と半導体層１２との間の誘電体層１４は、常誘電体領域である。

【0141】

次に、第２の実施形態の半導体記憶装置の製造方法の一例について説明する。第２の実施形態の半導体記憶装置の製造方法は、酸化チタン層を形成する点、及び、空隙部を形成しない点で第１の実施形態の半導体記憶装置の製造方法と異なる。

【0142】

図２１、図２２、図２３、図２４、図２５、図２６は、第２の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図２１ないし図２６は、３次元強誘電体メモリ２００のメモリセルアレイ２０１の製造方法の一例を示す図である。

【0143】

図２１ないし図２６の上図は、メモリセルアレイ２０１のｘｙ断面である。図２１ないし図２６の上図は、図１９の一部に対応する図である。図２１ないし図２６の下図は、メモリセルアレイ２０１のｙｚ断面である。図２１ないし図２６の下図は、図２０に対応する図である。

【0144】

複数の酸化シリコン層５１と複数の窒化シリコン層５２にメモリトレンチ５５を形成するまでは、第１の実施形態の半導体記憶装置の製造方法と同様である。

【0145】

次に、メモリトレンチ５５の中を酸化シリコン層６４で埋め込む（図２１）。酸化シリコン層６４は、最終的に、トレンチ絶縁層１６となる。

【0146】

次に、酸化シリコン層６４、複数の酸化シリコン層５１、及び複数の窒化シリコン層５２の一部に、メモリホール５７を形成する（図２２）。メモリホール５７は、例えば、リソグラフィ法とＲＩＥ法により形成する。

【0147】

次に、メモリホール５７の中に、酸化ハフニウム層５８、多結晶シリコン層５９、及び酸化シリコン層６５を形成する（図２３）。酸化ハフニウム層５８は、例えば、ＡＬＤ法により形成する。多結晶シリコン層５９及び酸化シリコン層６５は、例えば、ＣＶＤ法により形成する。

【0148】

酸化ハフニウム層５８は、最終的に誘電体層１４となる。多結晶シリコン層５９は、最終的に半導体層１２となる。酸化シリコン層６５は、最終的にコア絶縁層２０となる。

【0149】

次に、複数の窒化シリコン層５２を除去する（図２４）。複数の窒化シリコン層５２は、例えば、図示しない開口部を用いて、ウェットエッチング法により除去する。

【0150】

次に、酸化チタン層６６、窒化チタン層６１、及びタングステン層６２を形成する（図２５）。酸化チタン層６６、窒化チタン層６１、及びタングステン層６２は、例えばＣＶＤ法により形成する。

【0151】

酸化チタン層６６は、最終的に中間絶縁層２２となる。窒化チタン層６１は、最終的に、バリアメタル層１０ａｘ、１０ｂｘ、１０ｃｘ、及び１０ｄｘとなる。タングステン層６２は、最終的に、金属層１０ａｙ、金属層１０ｂｙ、金属層１０ｃｙ、及び金属層１０ｄｙとなる。

【0152】

次に、熱処理を行い、酸化ハフニウム層５８を結晶化する（図２６）。熱処理は、例えば、窒素ガス雰囲気中で、６００℃以上１０５０℃以下の温度で行う。熱処理は、いわゆる結晶化アニールである。

【0153】

熱処理により、酸化ハフニウム層５８の中で、多結晶シリコン層５９と酸化チタン層６６に挟まれた領域５８ａは、酸化チタン層６６に起因して結晶化が促進され、直方晶系又は三方晶系の結晶となる。一方、多結晶シリコン層５９と酸化シリコン層５１に挟まれた領域５８ｂ、及び、多結晶シリコン層５９と酸化シリコン層６４に挟まれた領域５８ｃは、直方晶系又は三方晶系の結晶以外の結晶、又は、非晶質相となる。

【0154】

言い換えれば、多結晶シリコン層５９と酸化チタン層６６に挟まれた領域５８ａは強誘電体となる。一方、多結晶シリコン層５９と酸化シリコン層５１に挟まれた領域５８ｂ、及び、多結晶シリコン層５９と酸化シリコン層６４に挟まれた領域５８ｃは、常誘電体となる。

【0155】

多結晶シリコン層５９と酸化チタン層６６に挟まれた領域５８ａは、最終的に、強誘電体領域１４ａ及び強誘電体領域１４ｂとなる。また、多結晶シリコン層５９と酸化シリコン層６４に挟まれた領域５８ｃは、最終的に、常誘電体領域１４ｃ及び常誘電体領域１４ｄとなる。

【0156】

酸化シリコン層６４は、酸化アルミニウムを含むことが好ましい。酸化シリコン層６４が酸化アルミニウムを含むことで、多結晶シリコン層５９と酸化シリコン層６４に挟まれた領域５８ｃの直方晶系及び三方晶系の結晶の成長が抑制される。

【0157】

以上の製造方法により、第２の実施形態の３次元強誘電体メモリ２００のメモリセルアレイ２０１が製造される。

【0158】

以上、第２の実施形態によれば、第１の実施形態と同様、強誘電体層の分極状態の制御性が向上し、安定動作する半導体記憶装置が実現できる。

【0159】

（第３の実施形態）
誘電体層は、第３の絶縁層と半導体層との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第４の領域を、更に備える点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0160】

図２７は、第３の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図２７は、メモリセルアレイ３０１のｙｚ断面である。図２７は、図４に対応する断面である。

【0161】

図２７において、破線で囲まれた領域が一つのメモリセルＭＣである。図２７には、ｙ方向に隣り合うメモリセルＭＣ１とメモリセルＭＣ２を例示している。また、メモリセルＭＣ１とｚ方向に隣り合うメモリセルＭＣ３を例示している。

【0162】

メモリセルアレイ３０１は、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、第４のゲート電極層１０ｄ、半導体層１２、誘電体層１４、トレンチ絶縁層１６、層間絶縁層１８、コア絶縁層２０を有する。

【0163】

【0164】

【0165】

層間絶縁層１８は、例えば、酸化アルミニウムを含む。層間絶縁層１８は、例えば、酸化アルミニウム層である。

【0166】

【0167】

【0168】

誘電体層１４の一部が強誘電体である。誘電体層１４の一部が、メモリセルＭＣのトランジスタのゲート絶縁層として機能する。

【0169】

【0170】

誘電体層１４は、強誘電体領域１４ａ、強誘電体領域１４ｂ、常誘電体領域１４ｃ、常誘電体領域１４ｄ、常誘電体領域１４ｅ、強誘電体領域１４ｆを含む。常誘電体領域１４ｅは、第４の領域の一例である。

【0171】

【0172】

【0173】

【0174】

常誘電体領域１４ｅは、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間の層間絶縁層１８と、半導体層１２との間に設けられる。層間絶縁層１８は、常誘電体領域１４ｅと接する。常誘電体領域１４ｅは、強誘電体領域１４ａとｚ方向に隣り合う。

【0175】

強誘電体領域１４ｆは、第３のゲート電極層１０ｃと半導体層１２との間に設けられる。常誘電体領域１４ｅは、強誘電体領域１４ａと強誘電体領域１４ｆとの間に挟まれる。

【0176】

常誘電体領域１４ｅは、直方晶系及び三方晶系の結晶以外を主たる構成物質とする。常誘電体領域１４ｅは、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合が、直方晶系又は三方晶系の結晶の存在割合よりも大きい。常誘電体領域１４ｅは、結晶質又は非晶質である。

【0177】

常誘電体領域１４ｅは、常誘電体である。常誘電体領域１４ｅに含まれる酸化物は、常誘電体である。

【0178】

強誘電体領域１４ｆは、直方晶系又は三方晶系の結晶を主たる構成物質とする。強誘電体領域１４ｆは、直方晶系又は三方晶系の結晶の存在割合が、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合よりも大きい。強誘電体領域１４ｆは、結晶質である。

【0179】

強誘電体領域１４ｆは、強誘電体である。強誘電体領域１４ｆに含まれる酸化物は、強誘電体である。

【0180】

第３の実施形態のメモリセルアレイ３０１は、例えば、第１の実施形態の半導体記憶装置の製造方法の図６に示す工程において、半導体基板の上に、酸化シリコン層５１に代えて複数の酸化アルミニウム層と複数の窒化シリコン層５２を交互に積層することで形成することが可能である。例えば、酸化ハフニウム層を結晶化する結晶化アニールの際に、酸化ハフニウム層が酸化アルミニウム層と接していると、酸化ハフニウム層における、直方晶系及び三方晶系の結晶の結晶成長が抑制される。

【0181】

第３の実施形態の３次元強誘電体メモリ３００のメモリセルアレイ３０１は、誘電体層１４が、強誘電体領域１４ａ、常誘電体領域１４ｅ、及び強誘電体領域１４ｆに分割されている。メモリセルＭＣ１の強誘電体領域１４ａと、メモリセルＭＣ１のｚ方向に位置するメモリセルＭＣ３の強誘電体領域１４ｆの間は、常誘電体領域１４ｅで分断されている。

【0182】

このため、例えば、メモリセルＭＣ１への書き込み動作の際に、誘電体層１４の分極反転が、意図せず第３のゲート電極層１０ｃの側まで進むことが抑制される。したがって、例えば、メモリセルＭＣ３への誤書き込みが抑制される。よって、メモリセルＭＣの間の干渉が、第１の実施形態の半導体記憶装置と比較して更に抑制される。

【0183】

以上、第３の実施形態によれば、第１の実施形態と比較して、強誘電体層の分極状態の制御性が更に向上し、更に安定動作する半導体記憶装置が実現できる。

【0184】

（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、第１の方向に延び、第１の方向に交差する第２の方向に第１のゲート電極層と隣り合う第２のゲート電極層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第１の方向及び第２の方向に交差する第３の方向に延びる半導体層と、第１のゲート電極層と半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む第１の誘電体層と、第２のゲート電極層と半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む第２の誘電体層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第１の方向に半導体層と隣り合う第１の絶縁層と、を備え、第１の誘電体層は、第１のゲート電極層と半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第１の領域と、第１の領域と第１の絶縁層との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第２の領域とを含み、第２の誘電体層は、第２のゲート電極層と半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第３の領域と、第３の領域と第１の絶縁層との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第４の領域とを含む。

【0185】

第４の実施形態の半導体記憶装置は、３次元強誘電体メモリ４００である。第４の実施形態の３次元強誘電体メモリ４００は、メモリセルＭＣとして、ＦｅＦＥＴ型の３端子型メモリを適用する強誘電体メモリである。

【0186】

第４の実施形態の３次元強誘電体メモリ４００は、第１の実施形態の図１で示した回路構成と、同様の回路構成を備える。また、３次元強誘電体メモリ４００のメモリセルアレイ４０１は、第１の実施形態の図２で示した等価回路と同様の等価回路を備える。

【0187】

図２８、図２９は、第４の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図２８は、メモリセルアレイ４０１のｘｙ断面である。図２８は、図２９のＦＦ’面を含む断面である。図２９は、メモリセルアレイ４０１のｙｚ断面である。図２９は、図２８のＥＥ’断面である。

【0188】

図２８及び図２９において、破線で囲まれた領域が一つのメモリセルＭＣである。図２８及び図２９には、ｙ方向に隣り合うメモリセルＭＣ１とメモリセルＭＣ２を例示している。また、図２９には、メモリセルＭＣ１とｚ方向に隣り合うメモリセルＭＣ３を例示している。

【0189】

メモリセルアレイ４０１は、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、第４のゲート電極層１０ｄ、半導体層１２、トレンチ絶縁層１６、層間絶縁層１８、コア絶縁層２０、第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、第４の誘電体層３４を備える。

【0190】

トレンチ絶縁層１６は、第１の絶縁層の一例である。層間絶縁層１８は、第２の絶縁層の一例である。

【0191】

【0192】

第１のゲート電極層１０ａは、バリアメタル層１０ａｘと金属層１０ａｙを含む。

【0193】

【0194】

【0195】

【0196】

第２のゲート電極層１０ｂは、バリアメタル層１０ｂｘと金属層１０ｂｙを含む。

【0197】

【0198】

【0199】

第３のゲート電極層１０ｃは、ｘ方向に延びる。第３のゲート電極層１０ｃは、ｚ方向に第１のゲート電極層１０ａと隣り合う。第３のゲート電極層１０ｃは、例えば、図２に示すワード線ＷＬａに対応する。第３のゲート電極層１０ｃは、メモリセルＭＣ３のトランジスタのゲート電極として機能する。

【0200】

第３のゲート電極層１０ｃは、バリアメタル層１０ｃｘと金属層１０ｃｙを含む。

【0201】

【0202】

【0203】

【0204】

第４のゲート電極層１０ｄは、バリアメタル層１０ｄｘと金属層１０ｄｙを含む。

【0205】

【0206】

【0207】

【0208】

半導体層１２は、メモリセルＭＣのトランジスタのチャネルとして機能する。

【0209】

【0210】

第１の誘電体層３１は、第１のゲート電極層１０ａと半導体層１２との間に設けられる。第１の誘電体層３１は、ｚ方向に隣り合う２つの層間絶縁層１８の間に設けられる。

【0211】

第１の誘電体層３１の一部が強誘電体である。第１の誘電体層３１の一部が、メモリセルＭＣ１のトランジスタのゲート絶縁層として機能する。

【0212】

第２の誘電体層３２は、第２のゲート電極層１０ｂと半導体層１２との間に設けられる。第２の誘電体層３２は、ｚ方向に隣り合う２つの層間絶縁層１８の間に設けられる。

【0213】

第２の誘電体層３２の一部が強誘電体である。第２の誘電体層３２の一部が、メモリセルＭＣ２のトランジスタのゲート絶縁層として機能する。

【0214】

第３の誘電体層３３は、第３のゲート電極層１０ｃと半導体層１２との間に設けられる。第３の誘電体層３３は、ｚ方向に隣り合う２つの層間絶縁層１８の間に設けられる。

【0215】

第３の誘電体層３３の一部が強誘電体である。第３の誘電体層３３の一部が、メモリセルＭＣ３のトランジスタのゲート絶縁層として機能する。

【0216】

第４の誘電体層３４は、第４のゲート電極層１０ｄと半導体層１２との間に設けられる。第４の誘電体層３４は、ｚ方向に隣り合う２つの層間絶縁層１８の間に設けられる。

【0217】

第４の誘電体層３４の一部が強誘電体である。第４の誘電体層３４の一部が、メモリセルＭＣのトランジスタのゲート絶縁層として機能する。

【0218】

第１の誘電体層３１と第２の誘電体層３２は離間する。第１の誘電体層３１と第３の誘電体層３３は離間する。

【0219】

第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む。第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４は、例えば、酸化ハフニウム層である。第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４は、例えば、酸化ジルコニウム層である。第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４のｙ方向の厚さは、例えば、５ｎｍ以上４０ｎｍ以下である。

【0220】

トレンチ絶縁層１６は、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に設けられる。トレンチ絶縁層１６は、第３のゲート電極層１０ｃと第４のゲート電極層１０ｄとの間に設けられる。トレンチ絶縁層１６は、ｘ方向に半導体層１２と隣り合う。

【0221】

【0222】

【0223】

【0224】

コア絶縁層２０は、半導体層１２に囲まれる。コア絶縁層２０は、ｚ方向に延びる。コア絶縁層２０は、例えば、円柱形状である。

【0225】

【0226】

図３０は、第４の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図である。図３０は、メモリセルアレイ４０１のｘｙ断面である。

【0227】

第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む。第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４の一部が強誘電体であり、別の一部が常誘電体である。

【0228】

第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４は、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。酸化ハフニウムのモル比率は、例えば、９０％以上である。

【0229】

第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４は、例えば、酸化ジルコニウムを主成分とする。酸化ジルコニウムを主成分とするとは、第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４に含まれる物質の中で、酸化ジルコニウムのモル比率が最も高いことを意味する。

【0230】

第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４に含まれる酸化ジルコニウムのモル比率は、例えば、４０％以上６０％以下である。第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４に含まれる酸化物は、例えば、酸化ハフニウムと酸化ジルコニウムとの混晶である。

【0231】

【0232】

【0233】

【0234】

【0235】

【0236】

【0237】

第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４は、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４に含まれる酸化物は、上記添加元素を含む。酸化物が酸化ハフニウムの場合、上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。

【0238】

第１の誘電体層３１は、強誘電体領域３１ｘ及び常誘電体領域３１ｙを含む。強誘電体領域３１ｘは、第１の領域の一例である。常誘電体領域３１ｙは、第２の領域の一例である。

【0239】

強誘電体領域３１ｘは、第１のゲート電極層１０ａと半導体層１２との間に設けられる。強誘電体領域３１ｘは、常誘電体領域３１ｙの間に設けられる。

【0240】

常誘電体領域３１ｙは、強誘電体領域３１ｘとトレンチ絶縁層１６の間に設けられる。常誘電体領域３１ｙは、トレンチ絶縁層１６と接する。

【0241】

第２の誘電体層３２は、強誘電体領域３２ｘ及び常誘電体領域３２ｙを含む。強誘電体領域３２ｘは、第３の領域の一例である。常誘電体領域３２ｙは、第４の領域の一例である。

【0242】

強誘電体領域３２ｘは、第２のゲート電極層１０ｂと半導体層１２との間に設けられる。強誘電体領域３２ｘは、常誘電体領域３２ｙの間に設けられる。

【0243】

常誘電体領域３２ｙは、強誘電体領域３２ｘとトレンチ絶縁層１６の間に設けられる。常誘電体領域３２ｙは、トレンチ絶縁層１６と接する。

【0244】

強誘電体領域３１ｘ及び強誘電体領域３２ｘは、直方晶系又は三方晶系の結晶を主たる構成物質とする。直方晶系又は三方晶系の結晶を主たる構成物質とするとは、強誘電体領域３１ｘ及び強誘電体領域３２ｘを構成する物質のなかで、直方晶系又は三方晶系の結晶が最も高い存在割合を示すことを意味する。

【0245】

強誘電体領域３１ｘ及び強誘電体領域３２ｘは、直方晶系又は三方晶系の結晶の存在割合が、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合よりも大きい。強誘電体領域３１ｘ及び強誘電体領域３２ｘは、結晶質である。

【0246】

強誘電体領域３１ｘ及び強誘電体領域３２ｘは、強誘電体である。強誘電体領域３１ｘ及び強誘電体領域３２ｘに含まれる酸化物は、強誘電体である。

【0247】

強誘電性を有する強誘電体領域３１ｘ及び強誘電体領域３２ｘは、メモリセルＭＣのＦｅＦＥＴのゲート絶縁層として機能する。

【0248】

常誘電体領域３１ｙ及び常誘電体領域３２ｙは直方晶系及び三方晶系の結晶以外を主たる構成物質とする。直方晶系及び三方晶系の結晶以外を主たる構成物質とするとは、常誘電体領域３１ｙ及び常誘電体領域３２ｙを構成する物質のなかで、直方晶系及び三方晶系の結晶以外の物質が最も高い存在割合を示すことを意味する。

【0249】

常誘電体領域３１ｙ及び常誘電体領域３２ｙは、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合が、直方晶系又は三方晶系の結晶の存在割合よりも大きい。常誘電体領域３１ｙ及び常誘電体領域３２ｙは、結晶質又は非晶質である。

【0250】

常誘電体領域３１ｙ及び常誘電体領域３２ｙは、常誘電体である。常誘電体領域３１ｙ及び常誘電体領域３２ｙに含まれる酸化物は、常誘電体である。

【0251】

次に、第４の実施形態の半導体記憶装置の製造方法の一例について説明する。

【0252】

図３１、図３２、図３３、図３４、図３５、図３６、図３７、図３８、図３９、図４０、図４１、図４２、及び図４３は、第４の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図３１ないし図４３は、３次元強誘電体メモリ４００のメモリセルアレイ４０１の製造方法の一例を示す図である。

【0253】

図３１ないし図４３の上図は、メモリセルアレイ４０１のｘｙ断面である。図３１ないし図４３の上図は、図２８の一部に対応する図である。図３１ないし図４３の下図は、メモリセルアレイ４０１のｙｚ断面である。図３１ないし図４３の下図は、図２９に対応する図である。

【0254】

最初に、図示しない半導体基板の上に、複数の酸化シリコン層５１と複数の窒化シリコン層５２を交互に積層する（図３１）。

【0255】

酸化シリコン層５１、窒化シリコン層５２は、例えば、ＣＶＤ法により形成する。

【0256】

酸化シリコン層５１の一部は、最終的に層間絶縁層１８となる。

【0257】

次に、複数の酸化シリコン層５１と複数の窒化シリコン層５２にメモリトレンチ５５を形成する（図３２）。メモリトレンチ５５は、複数の酸化シリコン層５１と複数の窒化シリコン層５２を貫通する。

【0258】

メモリトレンチ５５は、例えば、リソグラフィ法とＲＩＥ法により形成する。

【0259】

次に、メモリトレンチ５５の中をＳＯＧ層５６で埋め込む（図３３）。ＳＯＧ層５６は、塗布法により形成する。

【0260】

次に、ＳＯＧ層５６、複数の酸化シリコン層５１、及び複数の窒化シリコン層５２の一部に、メモリホール５７を形成する（図３４）。メモリホール５７は、例えば、リソグラフィ法とＲＩＥ法により形成する。

【0261】

次に、メモリホール５７の内側から、窒化シリコン層５２をエッチングし、リセス領域を形成する（図３５）。窒化シリコン層５２のエッチングは、例えば、ウェットエッチングにより行う。

【0262】

次に、メモリホール５７の中に、酸化ハフニウム層５８を形成する（図３６）。酸化ハフニウム層５８は、例えば、ＡＬＤ法により形成する。

【0263】

酸化ハフニウム層５８の一部は、最終的に、第１の誘電体層３１、第２の誘電体層３２、第３の誘電体層３３、及び第４の誘電体層３４になる。

【0264】

次に、メモリホール５７の中の酸化ハフニウム層５８を、リセス領域にだけ残るようにエッチングする（図３７）。酸化ハフニウム層５８のエッチングは、例えば、ＲＩＥ法により行う。

【0265】

次に、メモリホール５７の中に、多結晶シリコン層５９、及び、酸化シリコン層６０を形成する（図３８）。多結晶シリコン層５９及び酸化シリコン層６０は、例えば、ＣＶＤ法により形成する。

【0266】

多結晶シリコン層５９は、最終的に半導体層１２となる。酸化シリコン層６０は、最終的にコア絶縁層２０となる。

【0267】

次に、複数の窒化シリコン層５２を除去する（図３９）。複数の窒化シリコン層５２は、例えば、図示しない開口部を用いて、ウェットエッチング法により除去する。

【0268】

次に、窒化チタン層６１及びタングステン層６２を形成する（図４０）。窒化チタン層６１及びタングステン層６２は、例えばＣＶＤ法により形成する。

【0269】

【0270】

次に、ＳＯＧ層５６を除去する（図４１）。ＳＯＧ層５６は、例えば、ウェットエッチング法により除去する。ＳＯＧ層５６を除去することにより、空隙部６３が形成される。ＳＯＧ層５６を除去する際に、酸化シリコン層６０のエッチングを防ぐためのマスク材を酸化シリコン層６０の上に設けても構わない。

【0271】

次に、熱処理を行い、酸化ハフニウム層５８を結晶化する（図４２）。熱処理は、例えば、窒素ガス雰囲気中で、６００℃以上１０５０℃以下の温度で行う。熱処理は、いわゆる結晶化アニールである。

【0272】

熱処理により、酸化ハフニウム層５８の中で、多結晶シリコン層５９と窒化チタン層６１に挟まれた領域５８ａは、印加される応力により、直方晶系又は三方晶系の結晶となる。一方、領域５８ａと空隙部６３に挟まれた領域５８ｂは、印加される応力が小さいため、直方晶系又は三方晶系の結晶以外の結晶、又は、非晶質相となる。

【0273】

言い換えれば、多結晶シリコン層５９と窒化チタン層６１に挟まれた領域５８ａは、強誘電体となる。また、領域５８ａと空隙部６３に挟まれた領域５８ｂは、常誘電体となる。

【0274】

多結晶シリコン層５９と窒化チタン層６１に挟まれた領域５８ａは、最終的に、強誘電体領域３１ｘ及び強誘電体領域３２ｘとなる。また、領域５８ａと空隙部６３に挟まれた領域５８ｂは、最終的に、常誘電体領域３１ｙ及び常誘電体領域３２ｙとなる。

【0275】

次に、空隙部６３を、酸化シリコン層６４で埋め込む（図４３）。酸化シリコン層６４は、最終的に、トレンチ絶縁層１６となる。

【0276】

以上の製造方法により、第４の実施形態の３次元強誘電体メモリ４００のメモリセルアレイ４０１が製造される。

【0277】

次に、第４の実施形態の半導体記憶装置の作用及び効果について説明する。

【0278】

【0279】

【0280】

第４の実施形態の３次元強誘電体メモリ４００のメモリセルアレイ４０１は、第１の誘電体層３１は、強誘電体領域３１ｘ及び常誘電体領域３１ｙを含む。常誘電体領域３１ｙは、強誘電体領域３１ｘとトレンチ絶縁層１６の間に設けられる。

【0281】

強誘電体領域３１ｘとトレンチ絶縁層１６の間の部分は、第１のゲート電極層１０ａの角部に隣接する。第１のゲート電極層１０ａの角部近傍には、第１のゲート電極層１０ａに印加されるゲート電圧による電界集中が生じ電界強度が高くなる。このため、仮に、この部分に強誘電体領域が設けられていると、高い電界強度により分極特性の劣化が生じるおそれがある。分極特性の劣化が生じると、強誘電体層の分極状態の制御性が劣化し、メモリセルＭＣの特性劣化が生じるおそれがある。

【0282】

第４の実施形態のメモリセルアレイ４０１は、例えば、第１のゲート電極層１０ａの角部に隣接する部分には、常誘電体領域３１ｙを設ける。このため、分極特性の劣化を抑制することが可能となる。したがって、強誘電体層の分極状態の制御性が向上する。よって、安定動作する半導体記憶装置が実現できる。

【0283】

以上、第４の実施形態によれば、強誘電体層の分極状態の制御性が向上し、安定動作する半導体記憶装置が実現できる。

【0284】

（第５の実施形態）
第５の実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、第１の方向に延び、第１の方向に交差する第２の方向に第１のゲート電極層と隣り合う第２のゲート電極層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第１の方向及び第２の方向に交差する第３の方向に延びる第１の半導体層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第３の方向に延び、第１の方向に第１の半導体層と隣り合う第２の半導体層と、第１の半導体層と第２のゲート電極層との間に設けられ、第３の方向に延びる第３の半導体層と、第１のゲート電極層と第１の半導体層との間及び第１のゲート電極層と第２の半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含み、第１のゲート電極層と第１の半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第１の領域と、第１のゲート電極層と第２の半導体層との間の直方晶系又は三方晶系の結晶を主たる構成物質とする第２の領域と、第１の領域と第２の領域との間の直方晶系及び三方晶系の結晶以外を主たる構成物質とする第３の領域とを含む、第１の誘電体層と、第２のゲート電極層と第３の半導体層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む、第２の誘電体層と、第３の領域と第２のゲート電極層との間に設けられ、第３の領域と接する第１の絶縁層と、を備える。

【0285】

第５の実施形態の半導体記憶装置は、３次元強誘電体メモリ５００である。第５の実施形態の３次元強誘電体メモリ５００は、メモリセルＭＣとして、ＦｅＦＥＴ型の３端子型メモリを適用する強誘電体メモリである。

【0286】

第５の実施形態の３次元強誘電体メモリ５００は、第１の実施形態の図１で示した回路構成と、同様の回路構成を備える。また、３次元強誘電体メモリ５００のメモリセルアレイ５０１は、第１の実施形態の図２で示した等価回路と同様の等価回路を備える。

【0287】

図４４、図４５は、第５の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図４４は、メモリセルアレイ５０１のｘｙ断面である。図４４は、図４５のＨＨ’面を含む断面である。図４５は、メモリセルアレイ５０１のｙｚ断面である。図４５は、図４４のＧＧ’断面である。

【0288】

図４４及び図４５において、破線で囲まれた領域が一つのメモリセルＭＣである。図４４には、ｘ方向に隣り合うメモリセルＭＣ１とメモリセルＭＣ２、及び、メモリセルＭＣ１とｙ方向に隣り合うメモリセルＭＣ３を例示している。また、図４５には、メモリセルＭＣ１及びメモリセルＭＣ３と、メモリセルＭＣ１とｚ方向に隣り合うメモリセルＭＣ４を例示している。

【0289】

メモリセルアレイ５０１は、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、第４のゲート電極層１０ｄ、第１の半導体層１２ａ、第２の半導体層１２ｂ、第３の半導体層１２ｃ、トレンチ絶縁層１６、層間絶縁層１８、コア絶縁層２０、第１の誘電体層４１、及び第２の誘電体層４２を備える。

【0290】

トレンチ絶縁層１６は、第１の絶縁層の一例である。層間絶縁層１８は、第２の絶縁層の一例である。

【0291】

第１のゲート電極層１０ａは、ｘ方向に延びる。第１のゲート電極層１０ａは、例えば、図２に示すワード線ＷＬａに対応する。第１のゲート電極層１０ａは、メモリセルＭＣ１及びメモリセルＭＣ２のトランジスタのゲート電極として機能する。

【0292】

第１のゲート電極層１０ａは、バリアメタル層１０ａｘと金属層１０ａｙを含む。

【0293】

【0294】

【0295】

第２のゲート電極層１０ｂは、ｘ方向に延びる。第２のゲート電極層１０ｂは、ｙ方向に第１のゲート電極層１０ａと隣り合う。第２のゲート電極層１０ｂは、例えば、図２に示すワード線ＷＬｂに対応する。第２のゲート電極層１０ｂは、メモリセルＭＣ３のトランジスタのゲート電極として機能する。

【0296】

第２のゲート電極層１０ｂは、バリアメタル層１０ｂｘと金属層１０ｂｙを含む。

【0297】

【0298】

【0299】

第３のゲート電極層１０ｃは、ｘ方向に延びる。第３のゲート電極層１０ｃは、ｚ方向に第１のゲート電極層１０ａと隣り合う。第３のゲート電極層１０ｃは、例えば、図２に示すワード線ＷＬａに対応する。第３のゲート電極層１０ｃは、メモリセルＭＣ４のトランジスタのゲート電極として機能する。

【0300】

第３のゲート電極層１０ｃは、バリアメタル層１０ｃｘと金属層１０ｃｙを含む。

【0301】

【0302】

【0303】

【0304】

第４のゲート電極層１０ｄは、バリアメタル層１０ｄｘと金属層１０ｄｙを含む。

【0305】

【0306】

【0307】

第１の半導体層１２ａは、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に設けられる。第１の半導体層１２ａは、第３のゲート電極層１０ｃと第４のゲート電極層１０ｄとの間に設けられる。第１の半導体層１２ａは、ｚ方向に延びる。第１の半導体層１２ａは、例えば、板状である。

【0308】

第１の半導体層１２ａは、メモリセルＭＣ１及びメモリセルＭＣ４のトランジスタのチャネルとして機能する。

【0309】

第１の半導体層１２ａは、例えば、多結晶の半導体である。第１の半導体層１２ａは、例えば、多結晶シリコンを含む。第１の半導体層１２ａは、例えば、多結晶シリコン層である。第１の半導体層１２ａのｙ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。

【0310】

第２の半導体層１２ｂは、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に設けられる。第２の半導体層１２ｂは、第３のゲート電極層１０ｃと第４のゲート電極層１０ｄとの間に設けられる。第２の半導体層１２ｂは、ｚ方向に延びる。第２の半導体層１２ｂは、ｘ方向に第１の半導体層１２ａと隣り合う。第２の半導体層１２ｂは、例えば、板状である。

【0311】

第２の半導体層１２ｂは、メモリセルＭＣ２のトランジスタのチャネルとして機能する。

【0312】

第２の半導体層１２ｂは、例えば、多結晶の半導体である。第２の半導体層１２ｂは、例えば、多結晶シリコンを含む。第２の半導体層１２ｂは、例えば、多結晶シリコン層である。第２の半導体層１２ｂのｙ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。

【0313】

第３の半導体層１２ｃは、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に設けられる。第３の半導体層１２ｃは、第３のゲート電極層１０ｃと第４のゲート電極層１０ｄとの間に設けられる。第３の半導体層１２ｃは、第１の半導体層１２ａと第２のゲート電極層１０ｂとの間に設けられる。第３の半導体層１２ｃは、ｚ方向に延びる。第３の半導体層１２ｃは、ｙ方向に第１の半導体層１２ａと隣り合う。第３の半導体層１２ｃは、例えば、板状である。

【0314】

第３の半導体層１２ｃは、メモリセルＭＣ３のトランジスタのチャネルとして機能する。

【0315】

第３の半導体層１２ｃは、例えば、多結晶の半導体である。第３の半導体層１２ｃは、例えば、多結晶シリコンを含む。第３の半導体層１２ｃは、例えば、多結晶シリコン層である。第３の半導体層１２ｃのｙ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。

【0316】

第１の誘電体層４１は、第１のゲート電極層１０ａと第１の半導体層１２ａとの間に設けられる。第１の誘電体層４１は、第１のゲート電極層１０ａと第２の半導体層１２ｂとの間に設けられる。第１の誘電体層４１は、第１のゲート電極層１０ａとトレンチ絶縁層１６との間に設けられる。

【0317】

第１の誘電体層４１の一部が強誘電体である。第１の誘電体層４１の一部が、メモリセルＭＣ１及びメモリセルＭＣ２のトランジスタのゲート絶縁層として機能する。

【0318】

第２の誘電体層４２は、第２のゲート電極層１０ｂと第３の半導体層１２ｃとの間に設けられる。第２の誘電体層４２は、第２のゲート電極層１０ｂとトレンチ絶縁層１６との間に設けられる。

【0319】

第２の誘電体層４２の一部が強誘電体である。第２の誘電体層４２の一部が、メモリセルＭＣ３のトランジスタのゲート絶縁層として機能する。

【0320】

第１の誘電体層４１と第２の誘電体層４２はｙ方向に離間する。

【0321】

第１の誘電体層４１及び第２の誘電体層４２は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む。第１の誘電体層４１及び第２の誘電体層４２は、例えば、酸化ハフニウム層である。第１の誘電体層４１及び第２の誘電体層４２は、例えば、酸化ジルコニウム層である。第１の誘電体層４１及び第２の誘電体層４２のｙ方向の厚さは、例えば、５ｎｍ以上４０ｎｍ以下である。

【0322】

トレンチ絶縁層１６は、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に設けられる。トレンチ絶縁層１６は、第３のゲート電極層１０ｃと第４のゲート電極層１０ｄとの間に設けられる。トレンチ絶縁層１６は、第１の誘電体層４１と第２の誘電体層４２との間に設けられる。

【0323】

【0324】

【0325】

【0326】

コア絶縁層２０は、第１の半導体層１２ａと第３の半導体層１２ｃとの間に設けられる。

【0327】

【0328】

第１の誘電体層４１及び第２の誘電体層４２は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む。第１の誘電体層４１及び第２の誘電体層４２の一部が強誘電体であり、別の一部が常誘電体である。

【0329】

第１の誘電体層４１及び第２の誘電体層４２は、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、第１の誘電体層４１及び第２の誘電体層４２に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。酸化ハフニウムのモル比率は、例えば、９０％以上である。

【0330】

第１の誘電体層４１及び第２の誘電体層４２は、例えば、酸化ジルコニウムを主成分とする。酸化ジルコニウムを主成分とするとは、第１の誘電体層４１及び第２の誘電体層４２に含まれる物質の中で、酸化ジルコニウムのモル比率が最も高いことを意味する。

【0331】

第１の誘電体層４１及び第２の誘電体層４２に含まれる酸化ジルコニウムのモル比率は、例えば、４０％以上６０％以下である。第１の誘電体層４１及び第２の誘電体層４２に含まれる酸化物は、例えば、酸化ハフニウムと酸化ジルコニウムとの混晶である。

【0332】

【0333】

【0334】

【0335】

【0336】

【0337】

【0338】

第１の誘電体層４１及び第２の誘電体層４２は、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。第１の誘電体層４１及び第２の誘電体層４２に含まれる酸化物は、上記添加元素を含む。酸化物が酸化ハフニウムの場合、上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。

【0339】

第１の誘電体層４１は、強誘電体領域４１ａ、強誘電体領域４１ｂ、強誘電体領域４１ｃ、常誘電体領域４１ｄを含む。

【0340】

強誘電体領域４１ａは、第１の領域の一例である。強誘電体領域４１ｂは、第２の領域の一例である。常誘電体領域４１ｄは、第３の領域の一例である。

【0341】

強誘電体領域４１ａは、第１のゲート電極層１０ａと第１の半導体層１２ａとの間に設けられる。強誘電体領域４１ｂは、第１のゲート電極層１０ａと第２の半導体層１２ｂとの間に設けられる。強誘電体領域４１ｃは、第３のゲート電極層１０ｃと第１の半導体層１２ａとの間に設けられる。

【0342】

常誘電体領域４１ｄは、強誘電体領域４１ａと強誘電体領域４１ｂとの間に設けられる。常誘電体領域４１ｄは、第１のゲート電極層１０ａとトレンチ絶縁層１６の間に設けられる。トレンチ絶縁層１６は、常誘電体領域４１ｄと第２のゲート電極層１０ｂの間に設けられる。トレンチ絶縁層１６は、常誘電体領域４１ｄと接する。

【0343】

第２の誘電体層４２は、強誘電体領域４２ａを含む。強誘電体領域４２ａは、第４の領域の一例である。

【0344】

強誘電体領域４２ａは、第２のゲート電極層１０ｂと第３の半導体層１２ｃとの間に設けられる。

【0345】

強誘電体領域４１ａ、強誘電体領域４１ｂ、強誘電体領域４１ｃ、及び強誘電体領域４２ａは、直方晶系又は三方晶系の結晶を主たる構成物質とする。直方晶系又は三方晶系の結晶を主たる構成物質とするとは、強誘電体領域４１ａ、強誘電体領域４１ｂ、強誘電体領域４１ｃ、及び強誘電体領域４２ａを構成する物質のなかで、直方晶系又は三方晶系の結晶が最も高い存在割合を示すことを意味する。

【0346】

強誘電体領域４１ａ、強誘電体領域４１ｂ、強誘電体領域４１ｃ、及び強誘電体領域４２ａは、直方晶系又は三方晶系の結晶の存在割合が、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合よりも大きい。強誘電体領域４１ａ、強誘電体領域４１ｂ、強誘電体領域４１ｃ、及び強誘電体領域４２ａは、結晶質である。

【0347】

強誘電体領域４１ａ、強誘電体領域４１ｂ、強誘電体領域４１ｃ、及び強誘電体領域４２ａは、強誘電体である。強誘電体領域４１ａ、強誘電体領域４１ｂ、強誘電体領域４１ｃ、及び強誘電体領域４２ａに含まれる酸化物は、強誘電体である。

【0348】

強誘電性を有する強誘電体領域４１ａ、強誘電体領域４１ｂ、強誘電体領域４１ｃ、及び強誘電体領域４２ａは、メモリセルＭＣのＦｅＦＥＴのゲート絶縁層として機能する。

【0349】

常誘電体領域４１ｄは、直方晶系及び三方晶系の結晶以外を主たる構成物質とする。直方晶系及び三方晶系の結晶以外を主たる構成物質とするとは、常誘電体領域４１ｄを構成する物質のなかで、直方晶系及び三方晶系の結晶以外の物質が最も高い存在割合を示すことを意味する。

【0350】

常誘電体領域４１ｄは、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合が、直方晶系又は三方晶系の結晶の存在割合よりも大きい。常誘電体領域４１ｄは、結晶質又は非晶質である。

【0351】

常誘電体領域４１ｄは、常誘電体である。常誘電体領域４１ｄに含まれる酸化物は、常誘電体である。

【0352】

次に、第５の実施形態の半導体記憶装置の製造方法の一例について説明する。

【0353】

図４６、図４７、図４８、図４９、図５０、図５１、図５２、図５３、及び図５４は、第５の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図４６ないし図５４は、３次元強誘電体メモリ５００のメモリセルアレイ５０１の製造方法の一例を示す図である。

【0354】

図４６ないし図５４の上図は、メモリセルアレイ５０１のｘｙ断面である。図４６ないし図５４の上図は、図４４の一部に対応する図である。図４６ないし図５４の下図は、メモリセルアレイ５０１のｙｚ断面である。図４６ないし図５４の下図は、図４５に対応する図である。

【0355】

最初に、図示しない半導体基板の上に、複数の酸化シリコン層５１と複数の窒化シリコン層５２を交互に積層する（図４６）。

【0356】

酸化シリコン層５１、窒化シリコン層５２は、例えば、ＣＶＤ法により形成する。

【0357】

酸化シリコン層５１の一部は、最終的に層間絶縁層１８となる。

【0358】

次に、複数の酸化シリコン層５１と複数の窒化シリコン層５２にメモリトレンチ５５を形成する（図４７）。メモリトレンチ５５は、複数の酸化シリコン層５１と複数の窒化シリコン層５２を貫通する。

【0359】

メモリトレンチ５５は、例えば、リソグラフィ法とＲＩＥ法により形成する。

【0360】

次に、メモリトレンチ５５の中に、酸化ハフニウム層５８、多結晶シリコン層５９、及び酸化シリコン層６０を形成する（図４８）。酸化ハフニウム層５８は、例えば、ＡＬＤ法により形成する。多結晶シリコン層５９及び酸化シリコン層６０は、例えば、ＣＶＤ法により形成する。

【0361】

酸化ハフニウム層５８の一部は、最終的に、第１の誘電体層４１及び第２の誘電体層４２になる。多結晶シリコン層５９の一部は、最終的に、第１の半導体層１２ａ、第２の半導体層１２ｂ、第３の半導体層１２ｃとなる。酸化シリコン層６０の一部は、最終的にコア絶縁層２０となる。

【0362】

次に、複数の窒化シリコン層５２を除去する（図４９）。複数の窒化シリコン層５２は、例えば、図示しない開口部を用いて、ウェットエッチング法により除去する。

【0363】

次に、窒化チタン層６１及びタングステン層６２を形成する（図５０）。窒化チタン層６１及びタングステン層６２は、例えばＣＶＤ法により形成する。

【0364】

【0365】

次に、酸化シリコン層６０の一部を除去し開口部６９を形成する（図５１）。開口部６９の形成は、例えば、図示しないパターニングされたハードマスク層をマスクに、ＲＩＥ法により行う。

【0366】

次に、開口部６９に露出した多結晶シリコン層５９の一部を除去する（図５２）。多結晶シリコン層５９の除去は、例えば、ウェットエッチングにより行う。

【0367】

次に、熱処理を行い、酸化ハフニウム層５８を結晶化する（図５３）。熱処理は、例えば、窒素ガス雰囲気中で、６００℃以上１０５０℃以下の温度で行う。熱処理は、いわゆる結晶化アニールである。

【0368】

熱処理により、酸化ハフニウム層５８の中で、多結晶シリコン層５９と窒化チタン層６１に挟まれた領域５８ａは、印加される応力により、直方晶系又は三方晶系の結晶となる。一方、窒化チタン層６１と開口部６９に挟まれた領域５８ｂは、印加される応力が小さいため、直方晶系又は三方晶系の結晶以外の結晶、又は、非晶質相となる。

【0369】

言い換えれば、多結晶シリコン層５９と窒化チタン層６１に挟まれた領域５８ａは、強誘電体となる。また、窒化チタン層６１と開口部６９に挟まれた領域５８ｂは、常誘電体となる。

【0370】

多結晶シリコン層５９と窒化チタン層６１に挟まれた領域５８ａは、最終的に、強誘電体領域４１ａ、強誘電体領域４１ｂ、強誘電体領域４１ｃ、及び強誘電体領域４２ａとなる。また、窒化チタン層６１と開口部６９に挟まれた領域５８ｂは、最終的に、常誘電体領域４１ｄとなる。

【0371】

次に、開口部６９を、酸化シリコン層６４で埋め込む（図５４）。酸化シリコン層６４は、最終的に、トレンチ絶縁層１６となる。

【0372】

以上の製造方法により、第５の実施形態の３次元強誘電体メモリ５００のメモリセルアレイ５０１が製造される。

【0373】

なお、熱処理の前に、開口部６９の中に、酸化アルミニウム層を形成し、その後、熱処理を行っても構わない。この方法によっても、窒化チタン層６１と酸化アルミニウム層に挟まれた領域が、常誘電体となる。

【0374】

次に、第５の実施形態の半導体記憶装置の作用及び効果について説明する。

【0375】

【0376】

【0377】

第５の実施形態の３次元強誘電体メモリ５００のメモリセルアレイ５０１は、第１の誘電体層４１は、例えば、強誘電体領域４１ａ、強誘電体領域４１ｂ、及び常誘電体領域４１ｄに分割されている。メモリセルＭＣ１のゲート絶縁層となる強誘電体領域４１ａと、メモリセルＭＣ２のゲート絶縁層となる強誘電体領域４１ｂの間が、常誘電体領域４１ｄで分断されている。

【0378】

したがって、例えば、メモリセルＭＣ１への書き込み動作の際に、第１の誘電体層４１の分極反転が、意図せずメモリセルＭＣ２の側まで進むことが抑制される。すなわち、第１の誘電体層４１の分極状態の制御性が向上する。したがって、例えば、メモリセルＭＣ２への誤書き込みが抑制される。よって、メモリセルＭＣ１とメモリセルＭＣ２の間の干渉が抑制される。

【0379】

以上、第５の実施形態によれば、強誘電体層の分極状態の制御性が向上し、安定動作する半導体記憶装置が実現できる。

【0380】

（第６の実施形態）
第１の誘電体層は、第１の領域に第３の方向に隣り合い、直方晶系及び三方晶系の結晶以外を主たる構成物質とする第５の領域を、更に備える点で、第５の実施形態の半導体記憶装置と異なる。以下、第５の実施形態と重複する内容については、一部記述を省略する場合がある。

【0381】

図５５は、第６の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図５５は、メモリセルアレイ６０１のｙｚ断面である。図５５は、図４５に対応する断面である。

【0382】

図５５において、破線で囲まれた領域が一つのメモリセルＭＣである。図５５には、ｙ方向に隣り合うメモリセルＭＣ１及びメモリセルＭＣ３と、メモリセルＭＣ１とｚ方向に隣り合うメモリセルＭＣ４を例示している。

【0383】

【0384】

トレンチ絶縁層１６は、第１の絶縁層の一例である。層間絶縁層１８は、第２の絶縁層の一例である。

【0385】

【0386】

層間絶縁層１８は、酸化アルミニウムを含む。層間絶縁層１８は、例えば、酸化アルミニウム層である。

【0387】

第１の誘電体層４１は、常誘電体領域４１ｅを含む。常誘電体領域４１ｅは、強誘電体領域４１ａと強誘電体領域４１ｃとの間に設けられる。常誘電体領域４１ｅは、層間絶縁層１８と第１の半導体層１２ａとの間に設けられる。

【0388】

常誘電体領域４１ｅは、第５の領域の一例である。

【0389】

常誘電体領域４１ｅは、直方晶系及び三方晶系の結晶以外を主たる構成物質とする。常誘電体領域４１ｅは、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合が、直方晶系又は三方晶系の結晶の存在割合よりも大きい。常誘電体領域４１ｅは、結晶質又は非晶質である。

【0390】

常誘電体領域４１ｄは、常誘電体である。常誘電体領域４１ｄに含まれる酸化物は、常誘電体である。

【0391】

第６の実施形態のメモリセルアレイ６０１は、例えば、第５の実施形態の半導体記憶装置の製造方法の図４６に示す工程において、半導体基板の上に、酸化シリコン層５１に代えて複数の酸化アルミニウム層を複数の窒化シリコン層５２と交互に積層することで形成することが可能である。酸化ハフニウム層を結晶化する結晶化アニールの際に、酸化ハフニウム層が酸化アルミニウム層と接していると、酸化ハフニウム層における、直方晶系及び三方晶系の結晶の結晶成長が抑制される。

【0392】

第６の実施形態の３次元強誘電体メモリ６００のメモリセルアレイ６０１は、第１の誘電体層４１が、ｚ方向に強誘電体領域４１ａ、常誘電体領域４１ｅ、及び強誘電体領域４１ｃに分割されている。メモリセルＭＣ１の強誘電体領域４１ａと、メモリセルＭＣ１のｚ方向に隣り合うメモリセルＭＣ４の強誘電体領域４１ｃの間は、常誘電体領域４１ｅで分断されている。

【0393】

このため、例えば、メモリセルＭＣ１への書き込み動作の際に、第１の誘電体層４１の分極反転が、意図せずメモリセルＭＣ４の側まで進むことが抑制される。すなわち、第１の誘電体層４１の分極状態の制御性が向上する。したがって、例えば、メモリセルＭＣ４への誤書き込みが抑制される。よって、メモリセルＭＣの間の干渉が、第５の実施形態の半導体記憶装置と比較して更に抑制される。

【0394】

以上、第６の実施形態によれば、第５の実施形態と比較して、強誘電体層の分極状態の制御性が更に向上し、更に安定動作する半導体記憶装置が実現できる。

【0395】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成物質を他の実施形態の構成物質と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0396】

１０ａ第１のゲート電極層
１０ｂ第２のゲート電極層
１０ｃ第３のゲート電極層
１０ｄ第４のゲート電極層
１２半導体層
１２ａ第１の半導体層
１２ｂ第２の半導体層
１２ｃ第３の半導体層
１４誘電体層
１４ａ強誘電体領域（第１の領域）
１４ｂ強誘電体領域（第２の領域）
１４ｃ常誘電体領域（第３の領域）
１４ｄ常誘電体領域（第４の領域）
１４ｅ常誘電体領域（第４の領域）
１６トレンチ絶縁層（第１の絶縁層）
１８層間絶縁層（第３の絶縁層、第２の絶縁層）
２０コア絶縁層（第４の絶縁層）
２２中間絶縁層（第２の絶縁層）
３１第１の誘電体層
３１ｘ強誘電体領域（第１の領域）
３１ｙ常誘電体領域（第２の領域）
３２第２の誘電体層
３２ｘ強誘電体領域（第３の領域）
３２ｙ常誘電体領域（第４の領域）
３３第３の誘電体層
４１第１の誘電体層
４１ａ強誘電体領域（第１の領域）
４１ｂ強誘電体領域（第２の領域）
４１ｄ常誘電体領域（第３の領域）
４１ｅ常誘電体領域（第５の領域）
４２第２の誘電体層
４２ａ強誘電体領域（第４の領域）
１００３次元強誘電体メモリ（半導体記憶装置）
２００３次元強誘電体メモリ（半導体記憶装置）
３００３次元強誘電体メモリ（半導体記憶装置）
４００３次元強誘電体メモリ（半導体記憶装置）
５００３次元強誘電体メモリ（半導体記憶装置）
６００３次元強誘電体メモリ（半導体記憶装置）
ｄ１第１の距離
ｄ２第２の距離
ｔ１第１の厚さ
ｔ２第２の厚さ

【図1】