特開 2022-51545 複数のグループのドライバモジュールを有するマトリクスアレイ検出器及び同検出器を実装するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022051545

(43)【公開日】2022-03-31

(54)【発明の名称】複数のグループのドライバモジュールを有するマトリクスアレイ検出器及び同検出器を実装するための方法

(51)【国際特許分類】

   H04N 5/343 20110101AFI20220324BHJP

   H04N 5/376 20110101ALI20220324BHJP

【ＦＩ】

H04N5/343

H04N5/376

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021150308

(22)【出願日】2021-09-15

(31)【優先権主張番号】2009457

(32)【優先日】2020-09-18

(33)【優先権主張国・地域又は機関】FR

(71)【出願人】

【識別番号】515004577

【氏名又は名称】トリクセル

(74)【代理人】

【識別番号】110001173

【氏名又は名称】特許業務法人川口國際特許事務所

(72)【発明者】

【氏名】マルタン・シオー

(72)【発明者】

【氏名】シモン・マルコー

(72)【発明者】

【氏名】シャンタル・オルドゥカン

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024GY31

5C024GZ24

5C024JX12

5C024JX14

(57)【要約】      （修正有）

【課題】連続する画素行の読み出し又は複数の画素行をグループ化した読み出しを可能にするマトリクスアレイ検出器及びその使用方法を提供する。
【解決手段】画素のアレイは、行及び列に沿ってマトリクス配置され信号を生成する。行導体Ｌ（ｉ）、Ｌ（ｉ＋１）、Ｌ（ｉ＋２）、Ｌ（ｉ＋３）は、それぞれ１行の画素を駆動する。第１のグループ（Ａ）のドライバモジュール（ＳＲ＿Ａ）は、それぞれ選択信号（Ｏｕｔ＿Ａ）を第１のグループの行導体の１つに送出する。第２のグループ（Ｂ）のドライバモジュール（ＳＲ＿Ｂ）は、それぞれが選択信号（Ｏｕｔ＿Ｂ）を第２のグループの行導体の１つに送出する。第１及び第２のグループの行導体はインターレースされる。
【選択図】図３

【特許請求の範囲】

【請求項1】

－物理的影響に敏感であるとともに画素（Ｐ）の行及び列に沿ってマトリクスで配置される画素のアレイ（１０）であって、各画素（Ｐ）は物理的影響に従って信号を生成し、画素の前記行は物理的に順序付けられる、画素のアレイ；
－それぞれが、１行の前記画素（Ｐ）が駆動されることを可能にする行導体（Ｌ）；及び
－それぞれが１つの行導体（Ｌ）に関連付けられるとともに選択信号（Ｏｕｔ＿Ａ，Ｏｕｔ＿Ｂ；Ｇａｔｅｌｉｎｅ）を前記行導体（Ｌ）の１つへ送出するドライバモジュール（ＳＲ＿Ａ，ＳＲ＿Ｂ）であって、前記ドライバモジュールは画素の前記行の前記順番に従ってインターレースされる複数のグループに分散される、ドライバモジュールを含むマトリクスアレイ検出器であって、各グループ（Ａ，Ｂ）の前記ドライバモジュール（ＳＲ＿Ａ，ＳＲ＿Ｂ）は、当該ドライバモジュールのグループに関連付けられた行の前記物理的順番で互いに連鎖され、ドライバモジュールの前記各グループの前記連鎖はドライバモジュールの前記１つ又は複数の他のグループの連鎖とは独立している、マトリクスアレイ検出器。

【請求項2】

それぞれが各グループ（Ａ，Ｂ）のドライバモジュール（ＳＲ＿Ａ（Ｎ））のうちの第１のドライバモジュールの入力（Ｉｎ＿Ａ（Ｎ），Ｉｎ＿Ｂ（Ｎ））へ送出される複数のトークン（ＩＮＡ，ＩＮＢ）を生成するためのモジュール（３０）
をさらに含む請求項１に記載のマトリクスアレイ検出器であって、
ドライバモジュールの各グループ内で、各モジュールの出力（Ｏｕｔ＿Ａ（ｎ），Ｏｕｔ＿Ｂ（ｎ））はより高いランクの前記モジュールの入力（Ｉｎ＿Ａ（ｎ＋１），Ｉｎ＿Ｂ（ｎ＋１））へ接続され、前記ドライバモジュールは、当該ドライバモジュールが前記選択信号を送出する前記導体への前記画素の行の前記順番でそれらのグループ（Ａ，Ｂ）の各グループ内で順序付けられる、マトリクスアレイ検出器。

【請求項3】

前記画素（Ｐ）及び前記ドライバモジュール（ＳＲ＿Ａ，ＳＲ＿Ｂ）はｎ型薄膜トランジスタだけ又はｐ型薄膜トランジスタだけに基づき同一基板（１４）上に生成される、請求項１乃至２のいずれか一項に記載のマトリクスアレイ検出器。

【請求項4】

別個のグループ（Ａ，Ｂ）に属するとともに連続行導体（Ｌ）へ接続されるドライバモジュール（１６）は、前記連続行を同時に駆動するように同時制御信号を受信し得る、又は前記連続行を別々に駆動するように制御信号を交番し得る、請求項１乃至３のいずれか一項に記載のマトリクスアレイ検出器を使用する方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はマトリクスアレイ検出器及び同検出器を実装するための方法に関する。本発明は、可視画像を生成する際に役立つがこの技術分野に限定されない。例えば圧力又は温度マップ又は化学的又は電気的電位の２次元表現を生成することが可能である。これらのマップ又は表現は物理量の画像を形成する。本発明は特に、例えば電離放射線（例えばＸ線）を採用するＴＦＴプレートなどの撮像装置における検出目的のために使用されるアクティブマトリクスアレイ検出器へ適用される（ここでＴＦＴは「薄膜トランジスタ」を表わす）。

【背景技術】

【0002】

マトリクスアレイ検出器では、画素は検出器の基本的感受素子を表す。各画素は各画素が受ける物理的影響を電気信号へ変換する。様々な画素からの電気信号は、マトリクスアレイ読み出し段階において収集され、そして次に、画像を形成するために処理されそして格納されることができるようにディジタル化される。画素は、物理的影響に敏感な区域により形成され、そして例えば電荷の電流を送出する。物理的影響は光子の流れを送出する電磁放射線であり得、結局、本発明はこのタイプの放射線を用いて説明されることになり、電荷電流は感受区域により受信される光子の流れに依存する。任意のマトリクスアレイ検出器へ一般化することは単純明快なことである。

【0003】

マトリクスアレイ画像検出器は、それぞれが同一行の画素同士を接続する行導体及びそれぞれが同一列の画素同士を接続する列導体を含む。列導体は、マトリクスアレイの端（「列の脚部」と呼ばれることがある）に一般的に配置される変換器回路へ接続される。

【0004】

各画素は通常、例えばフォトダイオード、フォトレジスタ又はフォトトランジスタであり得る感光素子（又は光検出器）を含む。行及び列で配置される数百万の画素を有し得る大きなサイズの感光性マトリクスアレイが存在する。各画素はさらに、例えばスイッチ、コンデンサ及び抵抗器で構成される電子回路からなり、その下流にはアクチュエータがある。感光素子及び電子回路からなるアセンブリは電荷が生成され収集されることを可能にする。電子回路は通常、各画素内に収集された電荷が電荷転送後にリセットされることを可能にする。アクチュエータの役割は、回路により収集された電荷を列導体内へ転送又は複製することである。この転送は、アクチュエータが行導体から、そうするための命令を受信すると行われる。アクチュエータの出力は画素の出力に対応する。用語「行導体」及び「列導体」は完全に任意である。これらの用語を切り替えることは当然可能である。

【0005】

このタイプの検出器では、画素は次の２段階で動作する：画素の電子回路が感光素子により生成される電荷を蓄積する画像捕捉段階、及び収集された電荷がアクチュエータにより列導体内に転送又は複製される読み出し段階。

【0006】

読み出し段階では、読み出し指令が、行導体によりマトリクスアレイの同一行のアクチュエータのすべてへ送信される。この行内の画素のそれぞれは、その電気的情報（例えば電荷、電圧、電流、周波数など）を、関連付けられた列導体へ転送することにより読み出される。

【0007】

１画像フレームについて、画素の行は、フレーム期間の一部分に対応する行選択時間にわたってマトリクスアレイの列を走査する方向に次から次へ順次選択され得、適切な信号（例えば電圧）が当該行の画素へ印可されることを可能にする。したがって、行を選択することは、画素の対応行のスイッチング装置のオン状態を制御する高レベル信号を対応する行選択時間の間印可することに対応する。行選択時間外では、スイッチング装置は、好適な低レベル信号を印加することによりオフ状態に維持される。例えば、スイッチング装置がトランジスタであり、印加される信号が電圧である場合、高レベル（したがってスイッチングトランジスタのオン状態）に対応する電圧を表すためにＶＧｏｎ、そして低レベル（したがってスイッチングトランジスタのオフ状態）に対応する電圧を表すためにＶＧｏｆｆを使用することが慣習である。

【0008】

行は直列の１つ又は複数のシフトレジスタを含む制御回路により制御され得、シフトレジスタのそれぞれは複数のカスケード段を含み、各段は、マトリクスアレイの対応行の画素のアクチュエータへ適用される信号の高レベルと低レベルとを一連の行選択操作（例えば垂直走査）に従って切り替えるのに好適である。制御回路は集積回路内に実装され得、同一集積回路は、例えばマトリクスアレイ内の複数の行の複数の制御回路を有することができる。集積回路は、例えばマトリクスアレイの外側に在り得、そしてワイヤ接続手段により（例えばフレキシブルリボンケーブルにより）マトリクスアレイへ接続され得る。制御回路はまた、本出願人の名の元に出願された国際公開第２０１２／１５２８３６Ａ１号パンフレットにおいて説明されるように、画素を有するプレート上に設置され得る。

【0009】

これは、プレートへ適用される信号の数と、したってプレートを周囲電子機器へ接続するために使用されるフレキシブルコネクタのサイズ及び数と、を低減することを可能にする。この集積制御回路アーキテクチャは、部品の数を低減するとともに製造プロセスを単純化することにより検出器アーキテクチャの著しい単純化を成す。

【0010】

しかし、このアーキテクチャはマトリクス行が駆動される順序を決定付ける。この順序は、制御回路の接続及びマトリクス行の接続により決定付けられる。いくつかのケースでは、マトリクス行が制御される順序を変更することが望ましいかもしれない。より具体的には、複数の画素を一括して読み出すために複数の画素をグループ化することが望ましいかもしれない。「ビニング」として上記文献において知られるこのグループ化は、読み出される各素子の信号対雑音比が改善されることを可能にする。画素をグループ化することの別の利点は改善された検出器感度である。しかし、このグループ化は空間分解能に悪影響を与える。

【0011】

各画素からの情報が電荷である場合、画素のこのグループ化は、共通コンデンサ（例えば列の脚部における変換器回路内に配置された）上に、グループ化される画素からの電荷を再分配することにより実現され得る。これは、画素の各行を連続的に読み出すことにより、国際公開第２０１２／１５２８３６Ａ１号パンフレットにおいて説明されるような検出器において実現され得る。しかし、このような検出器では、連続する行の画素のグループ化は、検出器読み出し速度を改善することと、したがって検出器により生成される画像の周波数を増加することとを可能にしない。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】国際公開第２０１２／１５２８３６Ａ１号パンフレット

【発明の概要】

【発明が解決しようとする課題】

【0013】

本発明は、検出器を提供することにより上記問題のすべて又はいくつかを克服することを目的とする。この検出器の制御回路は、連続行に属する画素の従来の連続読み出し又はグループ化のいずれかを可能にし、読み出し速度を増加する。本発明は、制御回路及び画素が同一の基板上に生成される検出器において特に有利である。

【課題を解決するための手段】

【0014】

この目的を達成するために、本発明の１つの主題は：
－物理的影響に敏感であるとともに画素の行及び列に沿ってマトリクスで配置される画素のアレイであって、各画素は物理的影響に従って信号を生成し、画素の行は物理的に順序付けられる、画素のアレイ；
－それぞれが、１行の画素が駆動されることを可能にする行導体；及び
－それぞれが１つの行導体（Ｌ）に関連付けられるとともに選択信号を行導体の１つへ送出するドライバモジュールであって、画素の行の順番に従ってインターレースされる複数のグループに分散されるドライバモジュールを含むマトリクスアレイ検出器であり、
各グループのドライバモジュールは、当該ドライバモジュールのグループに関連付けられた行の物理的順番で互いに連鎖され、ドライバモジュールのグループの各グループの連鎖はドライバモジュールの１つ又は複数の他のグループの連鎖とは独立している。

【0015】

有利には、マトリクスアレイ検出器はさらに、それぞれがドライバモジュールの各グループのドライバモジュールのうちの第１のドライバモジュールの入力へ送出される複数のトークンを生成するためのモジュールを含み、ドライバモジュールのグループの各グループ内で、各モジュールの出力はより高いランクのモジュールの入力へ接続され、ドライバモジュールは、当該ドライバモジュールが選択信号を送出する導体への画素の行の順番でそれらのグループの各グループ内で順序付けられる。

【0016】

有利には、画素及びドライバモジュールは、ｎ型薄膜トランジスタだけ又はｐ型薄膜トランジスタだけに基づき同一基板上に生成される。

【0017】

本発明の別の主題は本発明によるマトリクスアレイ検出器を使用する方法である。ここでは、別個のグループに属するとともに連続行導体へ接続されるドライバモジュールが連続行を同時に駆動するように同時制御信号を受信し得る、又は連続行を別々に駆動するように制御信号を交番し得る。

【0018】

本発明は、添付図面により例示され一例として与えられる一実施形態の詳細な説明を読むことによりさらに良く理解され、別の利点が明らかになる。

【図面の簡単な説明】

【0019】

【図1】本発明による検出器内に実装され得る画素の例示的マトリクスアレイを示す。

【図2】本発明による例示的検出器を示す。

【図3】図２の検出器内に実装され得る複数のドライバモジュールの１つの例示的実施形態を示す。

【図4】図２の検出器内に実装され得る複数のドライバモジュールの別の例示的実施形態を示す。

【図5】図４のドライバモジュールの詳細な例を示す。

【図6】図５に示されるとともにただ１つのグループ内で連鎖されるドライバモジュールを実装する検出器の動作の例をタイミング図の形式で示す。

【図7】図５に示されるとともに検出器の画素の個々の読み出しのために２つのグループ内で連鎖されるドライバモジュールを実装する検出器の動作の例をタイミング図の形式で示す。

【図8】図５に示されるとともに２つの連続行の画素の共通読み出しのために２つのグループ内で連鎖されるドライバモジュールを実装する検出器の動作の例をタイミング図の形式で示す。

【発明を実施するための形態】

【0020】

明確化のために、同じ素子は様々な図面において同じ参照符号を有することになる。

【0021】

以下の説明は、それぞれが物理量に対し敏感な素子を含む複数の基本電子回路を含むマトリクスアレイ検出器（画素と呼ばれる）を参照して提供される。基本電子回路は説明される例では光放射に対し敏感な画素である。本発明は例えば圧力又は温度マップが生成されることを可能にする任意の形式の物理量に対し敏感な他の検出器について実施され得るということは明白である。

【0022】

図１はマトリクスアレイ検出器の検出区域１０を概略的に示す。この区域は、理解を容易にするために２行×２列のマトリクスを含む。それぞれが１行と１列との交差点に在る４つの画素Ｐが形成される。当然、実際のマトリクスアレイは通常、はるかに大きく、そして多数の行及び列を特徴とする。画素のマトリクスアレイはディジタル化画像が生成されることを可能にするマトリクスアレイ検出器１２に属する。

【0023】

各画素Ｐは、本明細書ではフォトダイオードＤにより表される感光性区域と単一トランジスタＴにより図１の例では形成される電子処理回路とを含む。部品Ｄ及びＴの参照符号には、行のランクを規定する２つの座標ｉ及びｉ＋１、並びに列のランクを規定する２つの座標ｊ及びｊ＋１がそれぞれ続く。行及び列は、画素のマトリクスアレイ内に占める物理的順番で順序付けられる。示される画素はまた、それぞれはその機能が以下にさらに説明される１つのトランジスタを保有するので１Ｔ画素とし知られる。

【0024】

一般的に、「薄膜トランジスタ」のＴＦＴとして知られる薄膜電界効果トランジスタを含む画素のマトリクスアレイを作製することが慣習である。ＴＦＴは、例えば非結晶質又は結晶インジウム、ガリウム及び酸化亜鉛（略称ＩＧＺＯにより知られる）に基づくトランジスタなどの金属酸化物に基づき得る。例えば有機ＴＦＴ、非結晶質シリコンＴＦＴ又は多結晶シリコンＴＦＴなどの他のファミリーのＴＦＴが採用され得る。この最後のタイプのＴＦＴでは、そのいくつかは低温において合成されてきた。これらは「低温多結晶シリコン」の頭文字語ＬＴＰＳにより知られている。

【0025】

同一列の画素Ｐは列導体Ｃｏｌへ接続される。この導体は、接続されている画素からの情報が収集されることを可能にする。同一行の画素Ｐは、画素の対応行が制御されることを可能にする信号ＶＧを運ぶ行導体Ｌへ接続される。

【0026】

リセット動作後に発生する画像捕捉段階では、フォトダイオードＤにより受信される照射がそのカソードの電位を低減する。この画像捕捉段階には、フォトダイオードＤの電位が読み出される読み出し段階が続く。これを行うために、トランジスタＴは、オンにされ、したがって、そのゲートへ印可される制御信号ＶＧにより制御されるスイッチとして働く。

【0027】

列導体Ｃｏｌは、信号ＶＧにより選択されると対応する列内の画素から情報を収集するように使用される。

【0028】

画素がより単純である検出器において、特に信号ＶＧによりオンにされる単純なダイオードでトランジスタＴを置換することにより本発明を実施することが可能である。画素が複数のトランジスタを含む検出器において本発明を実施することも可能である。特に、上述の読み出しトランジスタに加えてフォトダイオードのリセットトランジスタ及びフォロアトランジスタを含む３Ｔ画素を実装することは知られた慣習である。このタイプの３Ｔ画素では、第２の行導体が、リセットトランジスタが制御されることを可能にするリセット信号を運ぶ。

【0029】

図２は検出器１２全体を概略的に示す。検出器１２は、検出区域１０の部品が作製される基板を形成するプレート１４を含む。行導体Ｌのすべてへ制御信号を送出するドライバモジュール１６がこの同じプレート１４上に配置される。代替的に、ドライバモジュール１６はプレート１４と異なる基板上に作製され得る。しかし、画素Ｐと同じ基板上にドライバモジュール１６を作製することは、プレート１４をその周囲へ接続する接続箇所を制限することを可能にする。

【0030】

検出器１２は列導体Ｃｏｌへ接続される読み出し回路１８を含む。読み出し回路１８は通常、プレート１４と異なる基板上に作製される。読み出し回路１８はリボンケーブルによりプレート１４へ接続される。

【0031】

検出器１２は、ドライバモジュール１６が駆動されることを可能にするとともに、読み出し回路１８からの信号を、特に多重化するために同信号が検索されることを可能にする回路２０を含む。

【0032】

図３は、それぞれが画素の行を駆動するように構成された４つのドライバモジュール１６の第１の例示的実施形態を示す。本発明は非常に多くの行の画素について実施され得るということが明確に理解される。より具体的には、ＳＲ＿Ａ（Ｎ）により表記される第１のドライバモジュールの出力Ｏｕｔ＿Ａ（ｎ）は行ｉの読み出し信号ＶＧを運ぶ行導体Ｌ（ｉ）へ接続される。ＳＲ＿Ｂ（Ｎ）により表記される第２のドライバモジュールの出力Ｏｕｔ＿Ｂ（ｎ）は行ｉ＋１の読み出し信号ＶＧを運ぶ行導体Ｌ（ｉ＋１）へ接続される。ＳＲ＿Ａ（Ｎ＋１）により表記される第３のドライバモジュールの出力Ｏｕｔ＿Ａ（ｎ＋１）は行ｉ＋２の読み出し信号ＶＧを運ぶ行導体Ｌ（ｉ＋２）へ接続される。ＳＲ＿Ｂ（Ｎ＋１）により表記される第４のドライバモジュールの出力Ｏｕｔ＿Ｂ（ｎ＋１）は行ｉ＋３の読み出し信号ＶＧを運ぶ行導体Ｌ（ｉ＋３）へ接続される。行及びドライバモジュールは図３の順番で順序付けられる。より具体的には、画素の行の各行の個々の読み出しの場合、行ｉが読み出され、そして行ｉ＋１、次に行ｉ＋２、そして最後に行ｉ＋３が続く。以下にさらに分かるように、ドライバモジュールはまた、行を連続対でグループ化することにより読み出しを可能にするように構成される。

【0033】

示された例では、ドライバモジュールは、第１のグループＡ内のＳＲ＿Ａ（Ｎ）及びＳＲ＿Ａ（Ｎ＋１）、並びに第２のグループＢ内のＳＲ＿Ｂ（Ｎ）及びＳＲ＿Ｂ（Ｎ＋１）の２つのグループに分散される。本発明は多くのグループのドライバモジュールにより実施され得る。行はまた、一方では行Ｌ（ｉ）及びＬ（ｉ＋２）のＬＡ、そして他方では行Ｌ（ｉ＋１）及びＬ（ｉ＋３）のＬＢの２つのグループへグループ化される。ドライバモジュールグループＡはグループＬＡの行に関連付けられ、ドライバモジュールグループＢはグループＬＢの行に関連付けられる。行のグループＬＡ及びＬＢと、したがってドライバモジュールのグループＡ及びＢとはインターレースされる。より具体的には、各グループでは、ドライバモジュールは、マトリクスアレイの行の物理的順番に従って順序付けられる。ドライバモジュールＡ及びＢの２つのグループについて、マトリクスアレイの行の物理的順番で、第１のグループＡの第１のドライバモジュール：ＳＲ＿Ａ（１）がマトリクスアレイの第１の行Ｌ（１）を駆動する。第２のグループＢの第１のドライバモジュール：ＳＲ＿Ｂ（１）は第２の行Ｌ（２）を駆動する。第１のグループＡの第２のドライバモジュール：ＳＲ＿Ａ（２）は第３の行Ｌ（４）を駆動する。第２のグループＢの第２のドライバモジュール：ＳＲ＿Ｂ（２）は第４の行Ｌ（１）を駆動する、そしてマトリクスアレイの最後の行まで同様である。より一般的には、ドライバモジュールのＫグループにより、以下の表記法を使用して：
ｉ：マトリクスアレイの行の物理的順番における現在行のランク、
ｊ：そのグループ内のモジュールのランク
ｋ：１～Ｋの間のグループのランク、
行ｉはランクｋのグループのランクｊのモジュールにより駆動される：
ｉ＝（ｊ－１）Ｋ＋ｋ。

【0034】

行及びドライバモジュールを、互いに関連付けられた様々なグループに分散することは、行のグループを、異なるやり方で、そして特にドライバモジュールの様々なグループの同期の適応化により、そしてしたがって行のグループの駆動の同期の適応化により駆動することを可能にする。

【0035】

図３はドライバモジュールの特に単純な接続を可能にする一実施形態を示す。他の接続が可能であるということは明確に理解される。各ドライバモジュールは、当該モジュールの命令を受信することを可能にする入力Ｉｎ＿Ａ（ｎ）、Ｉｎ＿Ｂ（ｎ）、Ｉｎ＿Ａ（ｎ＋１）、Ｉｎ＿Ｂ（ｎ＋１）それぞれ、並びに関連付けられた行を駆動することを可能にする出力Ｏｕｔ＿Ａ（ｎ）、Ｏｕｔ＿Ｂ（ｎ）、Ｏｕｔ＿Ａ（ｎ＋１）、Ｏｕｔ＿Ｂ（ｎ＋１）それぞれを含む。各グループでは、ドライバモジュールは、当該グループに関連付けられた行の順番で互いに連鎖される。１つのグループの連鎖は、ドライバモジュールの１つ又は複数の他のグループの連鎖とは独立している。より具体的には、示された例では、出力Ｏｕｔ＿Ａ（ｎ）は入力Ｉｎ＿Ａ（ｎ＋１）へ接続され、出力Ｏｕｔ＿Ｂ（ｎ）は入力Ｉｎ＿Ｂ（ｎ＋１）へ接続される。

【0036】

検出器１２は、グループＡの第１のドライバモジュールＳＲ＿Ａ（Ｎ）の入力へ送出される第１のトークンＩＮ＿Ａを生成することを可能にする生成モジュール３０を含む。生成モジュール３０はまた、グループＢの第１のドライバモジュールＳＲ＿Ｂ（Ｎ）の入力へ送出される第２のトークンＩＮ＿Ｂを生成することを可能にする。ドライバモジュールの連鎖は、トークンが同一グループ内の１つのドライバモジュールから次のものまでの伝搬することを可能にする。より一般的には、生成モジュール３０は、ドライバモジュールのグループ数と同数のトークンを生成することを可能にする。

【0037】

加えて、ドライバモジュールは、グループＡの１つ又は複数の制御信号Ｎ ｃｏｎｔｒｏｌｓ Ａ及びグループＢの１つ又は複数の制御信号Ｎ ｃｏｎｔｒｏｌｓ Ｂを受信する。これらの制御信号は例えば、トークンが１つのモジュールから同一グループ内の他のモジュールまで伝わる速度のクロックである。制御信号は、プレート１４上又はプレート１４から離れた基板上に配置され得る生成モジュール３０（例えば回路２０内の）により生成され得る。制御信号の様々なドライバモジュール間の接続及び連続モジュール間の出力から入力への接続はプレート１４上でなされ得、したがって外部接続を必要としない。

【0038】

検出器１２は、各行の信号ＶＧを、マトリクスアレイの行の順番（検出器１２の画素の個々の読み出しを可能にする）で順次に、又は２つのグループ内の同じランクの２つのドライバモジュール内で同時に、のいずれかで生成することにより様々なやり方で動作し得る。換言すれば、信号ＶＧは、ドライバモジュールＳＲ＿Ａ（Ｎ）、ＳＲ＿Ｂ（Ｎ）により、そして次にドライバモジュールＳＲ＿Ａ（Ｎ＋１）、ＳＲ＿Ｂ（Ｎ＋１）により同時に送信され、様々な行の画素に由来する情報のグループ化を可能にする。２つのタイプの検出器読み出し（個々に又は画素グループ毎に、のいずれかによる）間の選択は、トークンＩＮ＿Ａ、ＩＮ＿Ｂの送信の時間及び可能性としてドライバモジュール制御信号の送信の時間を変更することにより行われる。２つのトークンの同時送信は、グループ毎の読み出しを可能にする。２つのトークンの交互送信が個々の読み出しを可能にする。

【0039】

ドライバモジュールを２つのグループに分散することにより、２行の画素の読み出しをグループ化することが可能である。より一般的には、Ｋ個のグループはＫ個の行の読み出しをグループ化することを可能にする。グループの数の約数での行のグループ分けも可能である。例えば、ドライバモジュールの４つのグループにより、様々なグループのトークン及び対応制御信号の送信におけるオフセットに従って２行のグループ毎に又は４行のグループ毎ではなく、マトリクスアレイを個々に読み出すことが可能である。

【0040】

図４はそれぞれが画素の行を駆動するように構成された４つのドライバモジュール１６の別の例示的実施形態を示す。この例では、各ドライバモジュールは入力段Ｅ及び出力段Ｓを含む。入力段Ｅは対応出力段Ｓの活性化信号Ｏｕｔａ又はＯｕｔｂを送出する。入力段による活性化の場合、対応出力段は、ドライバモジュールの出力信号（本明細書ではＧａｔｅｌｉｎｅにより表される）を送信する。２つの段を有するこの例は、上述の国際公開第２０１２／１５２８３６Ａ１号パンフレットにおいて説明される方式に対応する。同一グループの２つの連続ドライバモジュール間のトークンの送信は、より高いランクのモジュールの入力段の入力へ送信される活性化信号を用いて実現される。トークンの送信を可能にする様々なモジュールの入力段及びそれらの接続がシフトレジスタを形成する。各出力段は、活性化信号が信号ＶＧの特徴へ適応化されることを可能にする増幅器を形成する。

【0041】

図５は図４のドライバモジュールのうちの１つのドライバモジュールの線図をより詳細に示す。本発明による行アドレス指定装置を形成する集積化構造は本質的に、単一型（すなわちｐ型又はｎ型：そのより良い性能のためにｎ型が好ましい）のトランジスタＴＦＴを含み得る。したがって、以下に説明されるトランジスタはすべて単一型（ｎ又はｐ型）の薄膜トランジスタ（ＴＦＴ）であり得る。

【0042】

図５により示される構造は、行アドレス指定装置の各段ｎが入力段５０及び出力段５１を含む１つの有利な実施形態に対応する。行アドレス指定装置の段ｎに関し、入力段５０、出力段５１のそれぞれは、例えば、図３を参照して上に説明された行アドレス指定段ｎ内に含まれる素子のほとんどを含む。説明される例示的実施形態ではマトリクスアレイの行ｎは各アドレス指定装置の段ｎに関連付けられるということに注意すべきである。しかし、図面により説明されない代替例では、所与の段が複数の行を制御する、又はそうでなければいくつかの行が段により制御されない行アドレス指定装置構造を構想することが可能である。

【0043】

したがって、行アドレス指定装置の段ｎの入力段５０は、活性化信号Ｏｕｔ（ｎ）を出力としてレンダリングする出力行を含むシフトレジスタにより形成され得る。入力段５０は、クロック信号のパルスを活性化出力Ｏｕｔ（ｎ）において送信する入力段の出力トランジスタＴ３０を含み得る。入力段の出力トランジスタＴ３０のゲートは行アドレス指定装置の入力段の内部ノードへ接続され得、そのソースは活性化出力Ｏｕｔ（ｎ）へ接続され得、そのドレインは第１のクロックＣＬＫ１から信号を受信し得る。入力段のブーストコンデンサＣ２０が入力段の出力トランジスタＴ３０のゲート及びソース間に接続され得る。入力段の第１の制御トランジスタＴ１０は、入力段の出力トランジスタＴ３０のゲートをプリチャージすることができる。したがって、入力段の第１の制御トランジスタＴ１０のソースは入力段の出力トランジスタＴ３０のゲートへ接続される。入力段の第１の制御トランジスタＴ１０のゲート及びドレインは、前行ｎ－１のアドレス指定装置の段ｎ－１の活性化出力Ｏｕｔ（ｎ－１）により制御される。

【0044】

入力段の第２の制御トランジスタＴ２０は入力段の出力トランジスタＴ３０のゲートを放電することができる。したがって、入力段の第２の制御トランジスタＴ２０のドレインは入力段の出力トランジスタＴ３０のゲートへ接続される。入力段の補償コンデンサＣ１０は有利には、第１のクロックＣＬＫ１からの信号と逆相の第２のクロックＣＬＫ２からの信号間に配置され得る。

【0045】

有利には、入力段の放電トランジスタＴ４０は行アドレス指定装置の段ｎの入力段５０の活性化出力Ｏｕｔ（ｎ）へ接続され得る。入力段の放電トランジスタＴ４０のゲートは、入力段の第２の制御トランジスタＴ２０のゲートへ接続され；そして次の段ｎ＋１の活性化出力信号Ｏｕｔ（ｎ＋１）へも接続される。

【0046】

同様に、行アドレス指定装置の段ｎの出力段５１は、信号Ｓｎを出力としてレンダリングする出力行を含むシフトレジスタにより形成され得る。出力段５１は、出力Ｓｎにおいてクロック信号のパルスを送信する出力段の出力トランジスタＴ３１を含み得る。出力トランジスタＴ３１のゲートは行アドレス指定装置の段の内部ノードへ接続され得、そのソースは出力Ｓｎへ接続され得、そのドレインは第３のクロックＣＬＫ３から信号を受信し得る。出力段のブーストコンデンサＣ２１は出力段の出力トランジスタＴ３１のゲート及びソース間に接続され得る。出力段の第１の制御トランジスタＴ１１は、出力段の出力トランジスタＴ３１のゲートをプリチャージすることができる。したがって、出力段の第１の制御トランジスタＴ１１のソースは出力段の出力トランジスタＴ３１のゲートへ接続される。出力段の第１の制御トランジスタＴ１１のゲート及びドレインは、アドレス指定装置の段ｎの入力段５０の活性化出力Ｏｕｔ（ｎ）により制御される。

【0047】

出力段の第２の制御トランジスタＴ２１は出力段の出力トランジスタＴ３１のゲートを放電することができる。したがって、出力段の第２の制御トランジスタＴ２１のドレインは出力段の出力トランジスタＴ３１のゲートへ接続される。出力段の補償コンデンサＣ１１は有利には、第３のクロックＣＬＫ３からの信号と逆相の第４のクロックＣＬＫ４からの信号間に配置され得る。第３及び第４のクロックＣＬＫ３、ＣＬＫ４の特殊性は、それらのデューティサイクルが異なり得るということと、それらの高レベルにおけるそれぞれの期間の和が第１及び第２のクロックＣＬＫ１、ＣＬＫ２の期間に対応するということである。

【0048】

有利には、出力段の放電トランジスタＴ４１は、行ｎの活性化信号を送出する行アドレス指定装置の段ｎの出力段５１の出力Ｓｎへ接続され得る。出力段の放電トランジスタＴ４１のゲートは、出力段の第２の制御トランジスタＴ２１のゲートへ接続され；次段ｎ＋１の活性化出力Ｏｕｔ（ｎ＋１）へも接続される。

【0049】

本発明の別の特定特徴によると、入力段５０はまた、そのゲートがリセット信号のパルスにより制御される入力段のリセットトランジスタＴＲを含む。入力段のリセットトランジスタＴＲのソースは入力段の第２の制御トランジスタＴ２０のソースへ接続され得る。入力段のリセットトランジスタＴＲのドレインは入力段の第２の制御トランジスタＴ２０のドレインへ接続され得る。

【0050】

同じやり方で、出力段５１はまた、そのゲートだけでなく入力段のリセットトランジスタのゲートもリセット信号のパルスにより制御される出力段のリセットトランジスタＴＲを含む。出力段のリセットトランジスタＴＲのソースは、出力段の第２の制御トランジスタＴ２１及び出力段の放電トランジスタＴ４１のソースへそれぞれ、並びに入力段の第２の制御トランジスタＴ２０及び入力段の放電トランジスタＴ４０のソースへそれぞれ接続され得る。出力段のリセットトランジスタＴＲのドレインは入力段の第２の制御トランジスタＴ２１のドレインへ接続され得る。

【0051】

したがって、リセットパルスは入力段５０及び出力段５１の様々なトランジスタにオフ状態を課すことを可能にする。

【0052】

追加的に、出力段５１は行リセットトランジスタＴＬを含み得る。行リセットトランジスタＴＬは特定信号によりそのゲートを介し制御される。行リセットトランジスタＴＬのドレインは出力段の出力トランジスタＴ３１のソースへ接続される。行リセットトランジスタＴＬのソースはトランジスタＴ２０、Ｔ４０、Ｔ２１及びＴ４１のソースへ接続され得る。段ｎの行リセットトランジスタＴＬは行ｎ上の電圧を低状態へ強いることを可能にする。行リセットトランジスタＴＬは、行上の電圧（すなわち段の出力段の出力に関する）を制御することと、特に「不感時間」中に低インピーダンス電圧を行上へ印加することとを可能にする。具体的には、典型的やり方で、Ｘ線検出器の駆動は、例えばリセット段階を含み、Ｘ線を印加する段階（又は「Ｘウィンドウ」）、そして次に読み出し段階が続く。Ｘウィンドウ期間中、Ｘ線はフォトダイオード内の電子へ変換される；Ｘウィンドウの期間は、比較的長く（通常は最大３．２秒）、したがって行リセットトランジスタＴＬはマトリクスアレイ内のいかなるドリフトも回避することを可能にする。

【0053】

再び、有利には、各出力段５１は、マトリクスアレイの完全なリセットを行うことを可能にする、例えばマトリクスアレイリセットトランジスタＴＬＯＮにより形成されるマトリクスアレイリセットスイッチを含み得る。マトリクスアレイリセットトランジスタＴＬＯＮは、そのゲート及びドレインへ印可されるマトリクスアレイリセット信号により制御され得る。マトリクスアレイリセットトランジスタＴＬＯＮのソースは出力段の出力トランジスタＴ３１のソースへ接続され得る。マトリクスアレイリセットトランジスタＴＬＯＮを制御するマトリクスアレイリセット信号は電圧ＶＧｏｆｆ又は活性化電圧ＶＧｏｎであり得る。マトリクスアレイリセットトランジスタＴＬＯＮが活性状態である場合、すなわち活性化電圧ＶＧｏｎが印加される場合、活性化電圧はマトリクスアレイの全体へ印可される。

【0054】

実際、マトリクスアレイの完全なリセットは、十分な期間の間のマトリクスアレイリセットトランジスタＴＬＯＮの活性化により定義されるシーケンスに従って行われ得、行を電圧ＶＧｏｆｆに戻すことを可能にする行リセットトランジスタＴＬの活性化が続く。

【0055】

図６は、国際公開第２０１２／１５２８３６Ａ１号パンフレットに説明されるように単一グループで配置された図５のドライバモジュールの動作をタイミング図の形式で示す。単一トークンＩＮが第１のドライバモジュールの入力段Ｅの制御トランジスタＴ１０のゲート及びドレインへ送信される。クロックＣＬＫ１及びＣＬＫ２は、逆相であり、等しい割合の高レベル及び低レベルを有する。クロックＣＬＫ３及びＣＬＫ４もまた逆相であり、クロックＣＬＫ１及びＣＬＫ２のサイクル時間の半分であるサイクル時間を有する。クロックＣＬＫ４の高レベルの期間はクロックＣＬＫ３より長い。

【0056】

図６はまた、４つの連続行の信号Ｏｕｔ（ｎ）を示す。各信号Ｏｕｔ（ｎ）は前のクロックに対しクロックＣＬＫ１の半サイクルだけオフセットされる。信号Ｇａｔｅｌｉｎｅ（ｎ）も同じ４つの行について示される。不感時間ＴＭが２つの連続信号Ｇａｔｅｌｉｎｅの２つの高レベル間に観測される。この不感時間はクロックＣＬＫ３の高レベルの期間に対応する。クロックＣＬＫ３の高レベルの最小期間が、トランジスタＴ３１のゲートの充電を保証するために必要である。ドライバモジュールを単一グループ内で直接連鎖することにより、この不感時間を削除することは不可能である。

【0057】

逆に、ドライバモジュールを複数のグループに分散することにより、画素の個々の読み出しについて、同一グループの２つの連続モジュール間の不感時間を別のグループの信号Ｇａｔｅｌｉｎｅの高レベルによりマスクすることが可能である。

【0058】

図７は、図５に示されそして検出器の画素の個々の読み出しのために２つのグループ内で連鎖されたドライバモジュールを実装する検出器１２の動作の一例をタイミング図の形式で示す。第１のグループＡについて、トークンＩＮＡ及び４つのクロックＣＬＫ１Ａ、ＣＬＫ２Ａ、ＣＬＫ３Ａ及びＣＬＫ４Ａがある。クロックＣＬＫ１Ａ、ＣＬＫ２Ａは逆相である。クロックＣＬＫ３Ａ、ＣＬＫ４Ａもまた、クロックＣＬＫ１、ＣＬＫ２のサイクル時間の半分であるサイクル時間を有し逆相である。図６を使用して説明されたクロックとは異なり、４つのクロックＣＬＫ１Ａ、ＣＬＫ２Ａ、ＣＬＫ３Ａ、ＣＬＫ４Ａはそれらのそれぞれの等しい割合の高レベル及び低レベル有する。

【0059】

図７では、グループＢのトークンＩＮＢ及び４つのクロックＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３Ｂ、ＣＬＫ４Ｂもまた示される。グループＡに対して、グループＢの信号はクロックＣＬＫ１Ａのサイクルの４分の１だけオフセットされる。

【0060】

グループＡについて、２つの信号ＯｕｔＡ（１）、ＯｕｔＡ（２）及び２つの信号Ｇａｔｅｌｉｎｅ（１）、Ｇａｔｅｌｉｎｅ（３）はグループＡの２つの連続ドライバモジュールに対応する。信号Ｇａｔｅｌｉｎｅ（１）、Ｇａｔｅｌｉｎｅ（３）はマトリクスアレイのランク１、３の行を駆動することを可能にする。同様に、グループＢに関して、２つの信号ＯｕｔＢ（１）、ＯｕｔＢ（２）及び２つの信号Ｇａｔｅｌｉｎｅ（２）、Ｇａｔｅｌｉｎｅ（４）はグループＢの２つの連続ドライバモジュールに対応する。信号Ｇａｔｅｌｉｎｅ（２）、Ｇａｔｅｌｉｎｅ（４）はマトリクスアレイのランク２、４の行を駆動することを可能にする。換言すれば、グループＡのドライバモジュールはマトリクスアレイの奇数行の信号Ｇａｔｅｌｉｎｅを生成し、グループＢのドライバモジュールは偶数行の信号Ｇａｔｅｌｉｎｅを生成する。

【0061】

２つのグループのインターレースはクロックＣＬＫ３Ａの高レベルの期間を延長することを可能にする。したがって、２つの連続行間の不感時間なしにトランジスタＴ３１のゲートの充電を保証することが可能である。具体的には、グループＡのドライバモジュールのトランジスタＴ３１のゲートはグループＢの信号Ｇａｔｅｌｉｎｅの高レベル中に充電される。

【0062】

図８は、２つのグループ内で依然として連鎖されそして今回は連続行の画素の共通読み出しのための、図５に示すドライバモジュールを実装する検出器１２の動作の別の例をタイミング図の形式で示す。換言すれば、連続する偶数行及び奇数行が同時に読み出される。図８の助けを借りて説明された動作では、トークンＩＮＡはトークンＩＮＢと同時に送信される。同様に、クロックＣＬＫ１Ａ、ＣＬＫ２Ａ、ＣＬＫ３Ａ及びＣＬＫ４Ａは対応クロックＣＬＫ１Ｂ、ＣＬＫ２Ｂ、ＣＬＫ３Ｂ及びＣＬＫ４Ｂと同時に送信される。したがって、信号ＯｕｔＡ（１）及びＯｕｔＡ（２）、ＯｕｔＡ（３）及びＯｕｔＡ（４）、Ｇａｔｅｌｉｎｅ（１）及びＧａｔｅｌｉｎｅ（２）、Ｇａｔｅｌｉｎｅ（３）及びＧａｔｅｌｉｎｅ（４）が同時であるということになる。

【0063】

図８の動作は信号Ｇａｔｅｌｉｎｅ（２）及びＧａｔｅｌｉｎｅ（３）間に不感時間ＴＭを有する図６の動作と同様である。この不感時間の期間を制限するために、クロックＣＬＫ３Ａ及びＣＬＫ３Ｂの高レベルの期間はこれらの同じクロックの低レベルの期間より短い。

【0064】

互いに連鎖された複数のグループのドライバモジュールを備えた検出器１２は、必要に応じ様々な動作モード（マトリクスアレイの２つの連続行の２つの読み出し間のいかなる不感時間も削除する可能性を提供する一方で、特にマトリクスアレイの画素の個々の読み出し）を選択することを可能にする。検出器１２はまた、一括して読み出すために複数の画素に由来する信号をグループ化することを可能にする。

【0065】

画素Ｐのマトリクスアレイの読み出しのための動作の２つの例が与えられる。図１の線図では、行導体ＬはトランジスタＴ（ｉ，ｊ）を開放駆動するために使用される。このトランジスタは、各画素Ｐ（ｉ，ｊ）の読み出しとリセットとの両方のために使用される。読み出し及びリセット（例えば個々の読み出し及び一括リセット）のために、画素を同じやり方で又は異なるやり方で駆動することが可能である。

【符号の説明】

【0066】

１０ 検出区域
１２ マトリクスアレイ検出器
１４ プレート
１６ ドライバモジュール
１８ 読み出し回路
２０ 回路
３０ 生成モジュール
５０、Ｅ 入力段
５１、Ｓ 出力段
Ａ、Ｂ ドライバモジュールグループ
ＣＬＫ１ 第１のクロック
ＣＬＫ２ 第２のクロック
ＣＬＫ３ 第３のクロック
ＣＬＫ４ 第４のクロック
ＣＬＫ１Ａ グループＡのクロック
ＣＬＫ１Ｂ グループＢのクロック
Ｃ１０ 入力段の補償コンデンサ
Ｃ１１ 出力段の補償コンデンサ
Ｃ２０ 入力段のブーストコンデンサ
Ｃ２１ 出力段のブーストコンデンサ
Ｃｏｌ 列導体
Ｄ フォトダイオード
ＩＮＡ、ＩＮＢ トークン
ＩＮ＿Ａ 第１のトークン
ＩＮ＿Ｂ 第２のトークン
Ｉｎ＿Ａ、Ｉｎ＿Ｂ、Ｉｎ＿Ａ（ｎ＋１）、Ｉｎ＿Ｂ（ｎ＋１） 入力
Ｌ 行導体
ＬＡ、ＬＢ グループ
Ｏｕｔ＿Ａ（ｎ） 第１のドライバモジュールの出力
Ｏｕｔ＿Ａ（ｎ＋１） 第３のドライバモジュールの出力
Ｏｕｔ＿Ｂ（ｎ） 第２のドライバモジュールの出力
Ｏｕｔ＿Ｂ（ｎ＋１） 第４のドライバモジュールの出力
Ｏｕｔ（ｎ） 活性化出力
Ｏｕｔａ、Ｏｕｔｂ 活性化信号
ＯｕｔＡ（１）、ＯｕｔＡ（２）、Ｇａｔｅｌｉｎｅ（１）、Ｇａｔｅｌｉｎｅ（３） グループＡの信号
ＯｕｔＢ（１）、ＯｕｔＢ（２）、Ｇａｔｅｌｉｎｅ（２）、Ｇａｔｅｌｉｎｅ（４） グループＢの信号
Ｐ 画素
ＳＲ＿Ａ（Ｎ） グループＡの第１のドライバモジュール
ＳＲ＿Ｂ（Ｎ） グループＢの第１のドライバモジュール
Ｓｎ 出力
Ｔ トランジスタ
ＴＬ 行リセットトランジスタ
ＴＬＯＮ マトリクスアレイリセットトランジスタ
ＴＭ 不感時間
ＴＲ リセットトランジスタ
Ｔ１０ 入力段の第１の制御トランジスタ
Ｔ１１ 出力段の第１の制御トランジスタ
Ｔ２０ 入力段の第２の制御トランジスタ
Ｔ２１ 出力段の第２の制御トランジスタ
Ｔ３０ 入力段の出力トランジスタ
Ｔ３１ 出力段の出力トランジスタ
Ｔ４０ 入力段の放電トランジスタ
Ｔ４１ 出力段の放電トランジスタ
ＶＧ 制御信号
ＶＧｏｆｆ 電圧
ＶＧｏｎ 活性化電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【外国語明細書】