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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022052050
(43)【公開日】2022-04-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 11/22 20060101AFI20220328BHJP
H01L 27/11597 20170101ALI20220328BHJP
H01L 21/8234 20060101ALI20220328BHJP
H01L 27/11514 20170101ALI20220328BHJP
H01L 27/11509 20170101ALI20220328BHJP
H01L 27/11592 20170101ALI20220328BHJP
【ＦＩ】
G11C11/22 110
G11C11/22 230
G11C11/22 240
H01L27/11597
H01L27/088 E
H01L27/11514
H01L27/11509
H01L27/11592
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2020158205
(22)【出願日】2020-09-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】きさらぎ国際特許業務法人
(72)【発明者】
【氏名】鈴木 都文
(72)【発明者】
【氏名】佐久間 究
【テーマコード（参考）】
5F048
5F083
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048AC10
5F048BA01
5F048BB11
5F048BE03
5F048BF07
5F048BF15
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F083FR01
5F083FR06
5F083GA10
5F083JA02
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083KA19
5F083LA03
5F083LA05
5F083LA10
5F083LA19
(57)【要約】 （修正有）
【課題】好適に制御可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１メモリトランジスタと、第１メモリキャパシタと、これらに接続された制御回路と、を備える。第１メモリトランジスタは、第１ゲート電極と、第１半導体層と、これらの間に設けられた第１絶縁膜と、を備える。第１メモリキャパシタは、第１電極と、第２電極と、これらの間に設けられ、第１絶縁膜と共通の材料を含む第２絶縁膜と、を備える。制御回路は、第１ゲート電極に第１プログラム電圧を供給する第１プログラム動作と、第１ゲート電極に第１プログラム電圧より大きい第２プログラム電圧を供給する第２プログラム動作と、第１電極及び第２電極の少なくとも一方に電圧を供給する第１読出動作と、を実行可能に構成されている。また、制御回路は、第１読出動作の実行後に、第１プログラム動作又は第２プログラム動作を実行する。
【選択図】図４
【解決手段】半導体記憶装置は、第１メモリトランジスタと、第１メモリキャパシタと、これらに接続された制御回路と、を備える。第１メモリトランジスタは、第１ゲート電極と、第１半導体層と、これらの間に設けられた第１絶縁膜と、を備える。第１メモリキャパシタは、第１電極と、第２電極と、これらの間に設けられ、第１絶縁膜と共通の材料を含む第２絶縁膜と、を備える。制御回路は、第１ゲート電極に第１プログラム電圧を供給する第１プログラム動作と、第１ゲート電極に第１プログラム電圧より大きい第２プログラム電圧を供給する第２プログラム動作と、第１電極及び第２電極の少なくとも一方に電圧を供給する第１読出動作と、を実行可能に構成されている。また、制御回路は、第１読出動作の実行後に、第１プログラム動作又は第２プログラム動作を実行する。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１メモリトランジスタと、第１メモリキャパシタと、前記第１メモリトランジスタ及び前記第１メモリキャパシタに接続された制御回路と、を備え、
前記第１メモリトランジスタは、
第１ゲート電極と、
前記第１ゲート電極に対向する第１半導体層と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と
を備え、
前記第１メモリキャパシタは、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１絶縁膜と共通の材料を含む第２絶縁膜と
を備え、
前記制御回路は、
前記第１ゲート電極に第１プログラム電圧を供給する第１プログラム動作と、
前記第１ゲート電極に前記第１プログラム電圧より大きい第２プログラム電圧を供給する第２プログラム動作と、
前記第１電極及び前記第２電極の少なくとも一方に電圧を供給する第１読出動作と
を実行可能に構成され、
前記第１読出動作の実行後に、前記第１プログラム動作又は前記第２プログラム動作を実行する
半導体記憶装置。
前記第１メモリトランジスタは、
第１ゲート電極と、
前記第１ゲート電極に対向する第１半導体層と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と
を備え、
前記第１メモリキャパシタは、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１絶縁膜と共通の材料を含む第２絶縁膜と
を備え、
前記制御回路は、
前記第１ゲート電極に第１プログラム電圧を供給する第１プログラム動作と、
前記第１ゲート電極に前記第１プログラム電圧より大きい第２プログラム電圧を供給する第２プログラム動作と、
前記第１電極及び前記第２電極の少なくとも一方に電圧を供給する第１読出動作と
を実行可能に構成され、
前記第１読出動作の実行後に、前記第１プログラム動作又は前記第２プログラム動作を実行する
半導体記憶装置。
【請求項2】
第１メモリトランジスタと、第１メモリキャパシタと、前記第１メモリトランジスタ及び前記第１メモリキャパシタに接続された制御回路と、を備え、
前記第１メモリトランジスタは、
第１ゲート電極と、
前記第１ゲート電極に対向する第１半導体層と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と
を備え、
前記第１メモリキャパシタは、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１絶縁膜と共通の材料を含む第２絶縁膜と
を備え、
前記制御回路は、
前記第１メモリトランジスタに第１消去電圧を供給する第１消去動作と、
前記第１メモリトランジスタに前記第１消去電圧より大きい第２消去電圧を供給する第２消去動作と、
前記第１電極及び前記第２電極の少なくとも一方に電圧を供給する第１読出動作と
を実行可能に構成され、
前記第１読出動作の実行後に、前記第１消去動作又は前記第２消去動作を実行する
半導体記憶装置。
前記第１メモリトランジスタは、
第１ゲート電極と、
前記第１ゲート電極に対向する第１半導体層と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と
を備え、
前記第１メモリキャパシタは、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１絶縁膜と共通の材料を含む第２絶縁膜と
を備え、
前記制御回路は、
前記第１メモリトランジスタに第１消去電圧を供給する第１消去動作と、
前記第１メモリトランジスタに前記第１消去電圧より大きい第２消去電圧を供給する第２消去動作と、
前記第１電極及び前記第２電極の少なくとも一方に電圧を供給する第１読出動作と
を実行可能に構成され、
前記第１読出動作の実行後に、前記第１消去動作又は前記第２消去動作を実行する
半導体記憶装置。
【請求項3】
第１メモリトランジスタと、第２メモリトランジスタと、第１メモリキャパシタと、前記第１メモリトランジスタ、前記第２メモリトランジスタ及び前記第１メモリキャパシタに接続された制御回路と、を備え、
前記第１メモリトランジスタは、
第１ゲート電極と、
前記第１ゲート電極に対向する第１半導体層と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と
を備え、
前記第２メモリトランジスタは、
第２ゲート電極と、
前記第２ゲート電極に対向する第２半導体層と、
前記第２ゲート電極と前記第２半導体層との間に設けられた第２絶縁膜と
を備え、
前記第１メモリキャパシタは、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１絶縁膜と共通の材料を含む第３絶縁膜と
を備え、
前記制御回路は、
前記第１電極及び前記第２電極の少なくとも一方に電圧を供給する第１読出動作を実行し、
前記第１読出動作の実行後に、前記第１ゲート電極に読出電圧を供給する第２読出動作を実行し、
前記第２読出動作の実行後に、前記第２ゲート電極に前記読出電圧よりも大きいプログラム電圧を供給するプログラム動作を実行し、
前記プログラム動作の実行後に、前記第１メモリトランジスタに前記プログラム電圧よりも大きい電圧を供給するリフレッシュ動作を実行する
半導体記憶装置。
前記第１メモリトランジスタは、
第１ゲート電極と、
前記第１ゲート電極に対向する第１半導体層と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と
を備え、
前記第２メモリトランジスタは、
第２ゲート電極と、
前記第２ゲート電極に対向する第２半導体層と、
前記第２ゲート電極と前記第２半導体層との間に設けられた第２絶縁膜と
を備え、
前記第１メモリキャパシタは、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１絶縁膜と共通の材料を含む第３絶縁膜と
を備え、
前記制御回路は、
前記第１電極及び前記第２電極の少なくとも一方に電圧を供給する第１読出動作を実行し、
前記第１読出動作の実行後に、前記第１ゲート電極に読出電圧を供給する第２読出動作を実行し、
前記第２読出動作の実行後に、前記第２ゲート電極に前記読出電圧よりも大きいプログラム電圧を供給するプログラム動作を実行し、
前記プログラム動作の実行後に、前記第１メモリトランジスタに前記プログラム電圧よりも大きい電圧を供給するリフレッシュ動作を実行する
半導体記憶装置。
【請求項4】
第１方向に並ぶ複数の前記第１ゲート電極と、
前記第１方向に延伸する前記第１半導体層と、
前記複数の第１ゲート電極と、前記第１半導体層と、の間に設けられた前記第１絶縁膜と
を備える請求項１～３のいずれか１項記載の半導体記憶装置。
前記第１方向に延伸する前記第１半導体層と、
前記複数の第１ゲート電極と、前記第１半導体層と、の間に設けられた前記第１絶縁膜と
を備える請求項１～３のいずれか１項記載の半導体記憶装置。
【請求項5】
前記第１方向に延伸し、前記第１半導体層によって外周面が覆われた前記第１電極と、
前記第１方向に延伸し、前記第１電極によって外周面が覆われた前記第２電極と
を備える請求項４記載の半導体記憶装置。
前記第１方向に延伸し、前記第１電極によって外周面が覆われた前記第２電極と
を備える請求項４記載の半導体記憶装置。
【請求項6】
前記第１絶縁膜及び前記第２絶縁膜は、酸素（Ｏ）及びハフニウム（Ｈｆ）を含む
請求項１～５のいずれか１項記載の半導体記憶装置。
請求項１～５のいずれか１項記載の半導体記憶装置。
【請求項7】
前記第１絶縁膜及び前記第２絶縁膜は、結晶構造として直方晶を含む
請求項１～６のいずれか１項記載の半導体記憶装置。
請求項１～６のいずれか１項記載の半導体記憶装置。
【請求項8】
前記第１絶縁膜及び前記第２絶縁膜は、強誘電体の膜を含む
請求項１～７のいずれか１項記載の半導体記憶装置。
請求項１～７のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁膜は、例えば、強誘電体の膜等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６０３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に制御可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１メモリトランジスタと、第１メモリキャパシタと、第１メモリトランジスタ及び第１メモリキャパシタに接続された制御回路と、を備える。第１メモリトランジスタは、第１ゲート電極と、第１ゲート電極に対向する第１半導体層と、第１ゲート電極と第１半導体層との間に設けられた第１絶縁膜と、を備える。第１メモリキャパシタは、第１電極と、第１電極に対向する第２電極と、第１電極と第２電極との間に設けられ、第１絶縁膜と共通の材料を含む第２絶縁膜と、を備える。制御回路は、第１ゲート電極に第１プログラム電圧を供給する第１プログラム動作と、第１ゲート電極に第１プログラム電圧より大きい第２プログラム電圧を供給する第２プログラム動作と、第１電極及び第２電極の少なくとも一方に電圧を供給する第１読出動作と、を実行可能に構成されている。また、制御回路は、第１読出動作の実行後に、第１プログラム動作又は第２プログラム動作を実行する。
【0006】
一の実施形態に係る半導体記憶装置は、第１メモリトランジスタと、第１メモリキャパシタと、第１メモリトランジスタ及び第１メモリキャパシタに接続された制御回路と、を備える。第１メモリトランジスタは、第１ゲート電極と、第１ゲート電極に対向する第１半導体層と、第１ゲート電極と第１半導体層との間に設けられた第１絶縁膜と、を備える。第１メモリキャパシタは、第１電極と、第１電極に対向する第２電極と、第１電極と第２電極との間に設けられ、第１絶縁膜と共通の材料を含む第２絶縁膜と、を備える。制御回路は、第１メモリトランジスタに第１消去電圧を供給する第１消去動作と、第１メモリトランジスタに第１消去電圧より大きい第２消去電圧を供給する第２消去動作と、第１電極及び第２電極の少なくとも一方に電圧を供給する第１読出動作と、を実行可能に構成されている。また、制御回路は、第１読出動作の実行後に、第１消去動作又は第２消去動作を実行する。
【0007】
一の実施形態に係る半導体記憶装置は、第１メモリトランジスタと、第２メモリトランジスタと、第１メモリキャパシタと、第１メモリトランジスタ、第２メモリトランジスタ及び第１メモリキャパシタに接続された制御回路と、を備える。第１メモリトランジスタは、第１ゲート電極と、第１ゲート電極に対向する第１半導体層と、第１ゲート電極と第１半導体層との間に設けられた第１絶縁膜と、を備える。第２メモリトランジスタは、第２ゲート電極と、第２ゲート電極に対向する第２半導体層と、第２ゲート電極と第２半導体層との間に設けられた第２絶縁膜と、を備える。第１メモリキャパシタは、第１電極と、第１電極に対向する第２電極と、第１電極と第２電極との間に設けられ、第１絶縁膜と共通の材料を含む第３絶縁膜と、を備える。制御回路は、第１電極及び第２電極の少なくとも一方に電圧を供給する第１読出動作を実行し、第１読出動作の実行後に、第１ゲート電極に読出電圧を供給する第２読出動作を実行し、第２読出動作の実行後に、第２ゲート電極に読出電圧よりも大きいプログラム電圧を供給するプログラム動作を実行し、プログラム動作の実行後に、第１メモリトランジスタにプログラム電圧よりも大きい電圧を供給するリフレッシュ動作を実行する。
【図面の簡単な説明】
【0008】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】メモリダイＭＤの一部の構成を示す模式的なブロック図である。
【図3】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図4】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図6】メモリダイＭＤの模式的な平面図である。
【図7】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図8】メモリダイＭＤの一部の構成を示す模式的な平面図である。
【図13】メモリセルＭＣＦのしきい値電圧について説明するための模式的なヒストグラムである。
【図14】メモリセルＭＣＦの分極率について説明するための模式的なグラフである。
【図15】メモリセルＭＣＦの状態について説明するための模式的な断面図である。
【図16】メモリセルＭＣＦの状態について説明するための模式的な断面図である。
【図17】メモリセルＭＣＦの読出動作について説明するための模式的な断面図である。
【図18】メモリセルＭＣＦの書込シーケンスについて説明するための模式的なフローチャートである。
【図19】メモリセルＭＣＦの書込シーケンスについて説明するための模式的な断面図である。
【図20】メモリセルＭＣＦの書込シーケンスについて説明するための模式的な断面図である。
【図21】メモリセルＭＣＦの消去シーケンスについて説明するための模式的なフローチャートである。
【図22】メモリセルＭＣＦの消去シーケンスについて説明するための模式的な断面図である。
【図23】メモリセルＭＣＦの消去シーケンスについて説明するための模式的な断面図である。
【図24】強誘電体膜１２３の特性変化について説明するための模式的なグラフである。
【図25】プログラム電圧ＶＰＧＭの調整方法について説明するための模式的なフローチャートである。
【図26】プログラム電圧ＶＰＧＭの調整方法について説明するための模式的な断面図である。
【図27】プログラム電圧ＶＰＧＭの調整方法について説明するための模式的な回路図である。
【図28】プログラム電圧ＶＰＧＭの調整方法について説明するための模式的なグラフである。
【図29】消去電圧Ｖｅｒａの調整方法について説明するための模式的なフローチャートである。
【図30】消去電圧Ｖｅｒａの調整方法について説明するための模式的なグラフである。
【図31】第１実施形態に係るメモリセルＭＣＦのインプリントの状態について説明するための模式的な状態遷移図である。
【図32】第２実施形態に係るメモリセルＭＣＦのインプリントの状態について説明するための模式的な状態遷移図である。
【図33】第２実施形態に係る半導体記憶装置のリフレッシュシーケンスについて説明するための模式的なフローチャートである。
【図34】第３実施形態に係るメモリセルＭＣＦのインプリントの状態について説明するための模式的な状態遷移図である。
【図35】第３実施形態に係る半導体記憶装置のリフレッシュシーケンスについて説明するための模式的なフローチャートである。
【図36】第４実施形態に係るメモリセルＭＣＦのインプリントの状態について説明するための模式的な状態遷移図である。
【図37】第１実施形態～第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図38】同製造方法について説明するための模式的な断面図である。
【図39】同製造方法について説明するための模式的な断面図である。
【図40】同製造方法について説明するための模式的な断面図である。
【図41】同製造方法について説明するための模式的な断面図である。
【図42】同製造方法について説明するための模式的な断面図である。
【図43】同製造方法について説明するための模式的な断面図である。
【図44】同製造方法について説明するための模式的な断面図である。
【図45】同製造方法について説明するための模式的な断面図である。
【図46】同製造方法について説明するための模式的な断面図である。
【図47】同製造方法について説明するための模式的な断面図である。
【図48】同製造方法について説明するための模式的な断面図である。
【図49】同製造方法について説明するための模式的な断面図である。
【図50】同製造方法について説明するための模式的な断面図である。
【図51】同製造方法について説明するための模式的な断面図である。
【図52】同製造方法について説明するための模式的な断面図である。
【図53】同製造方法について説明するための模式的な断面図である。
【図54】同製造方法について説明するための模式的な断面図である。
【図55】同製造方法について説明するための模式的な断面図である。
【図56】同製造方法について説明するための模式的な断面図である。
【図57】同製造方法について説明するための模式的な断面図である。
【図58】同製造方法について説明するための模式的な断面図である。
【図59】同製造方法について説明するための模式的な断面図である。
【図60】同製造方法について説明するための模式的な断面図である。
【図61】同製造方法について説明するための模式的な断面図である。
【図62】同製造方法について説明するための模式的な断面図である。
【図63】その他の実施形態に係る半導体記憶装置の構成について説明するための模式的な断面図である。
【図64】その他の実施形態に係る半導体記憶装置の構成について説明するための模式的な平面図である。
【図65】その他の実施形態に係る半導体記憶装置の構成について説明するための模式的な斜視図である。
【図66】その他の実施形態に係る半導体記憶装置の構成について説明するための模式的なブロック図である。
【発明を実施するための形態】
【0009】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0010】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0011】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【0012】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0013】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0014】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0015】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0016】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0017】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0018】
【0019】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
【0020】
図２は、メモリダイＭＤの一部の構成を示す模式的なブロック図である。
【0021】
メモリダイＭＤは、メモリセルアレイＭＣＡＦと、メモリセルアレイＭＣＡＲと、これらメモリセルアレイＭＣＡＦ，ＭＣＡＲに接続された周辺回路ＰＣと、を備える。メモリセルアレイＭＣＡＦは、ユーザデータの記録に用いられる。メモリセルアレイＭＣＡＲは、メモリセルアレイＭＣＡＦ内のメモリセルの状態の記録に用いられる。
【0022】
図３は、メモリセルアレイＭＣＡＦの一部の構成を示す模式的な回路図である。
【0023】
メモリセルアレイＭＣＡＦは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬＦを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0024】
メモリストリングＭＳは、ビット線ＢＬＦ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣＦ（メモリトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。
【0025】
メモリセルＭＣＦは、チャネル領域として機能する半導体層、メモリ部を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣＦのしきい値電圧は、メモリ部の状態に応じて変化する。メモリセルＭＣＦは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣＦのゲート電極には、それぞれ、ワード線ＷＬＦが接続される。これらワード線ＷＬＦは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0026】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
【0027】
図４は、メモリセルアレイＭＣＡＲの一部の構成を示す模式的な回路図である。
【0028】
メモリセルアレイＭＣＡＲは、複数のビット線ＢＬＲと、複数のワード線ＷＬＲと、複数のプレート線ＰＬと、これら複数のビット線ＢＬＲ、複数のワード線ＷＬＲ及び複数のプレート線ＰＬに接続された複数のメモリセルＭＣＲと、を備える。１のワード線ＷＬＲに接続された複数のメモリセルＭＣＲは、それぞれ、お互いに異なるビット線ＢＬＲに接続されている。また、１のビット線ＢＬＲに接続された複数のメモリセルＭＣＲは、それぞれ、お互いに異なるワード線ＷＬＲに接続されている。
【0029】
メモリセルＭＣＲは、それぞれ、ビット線ＢＬＲとプレート線ＰＬとの間に直列に接続された選択トランジスタＳＴＲ及びキャパシタＣＲを備える。
【0030】
選択トランジスタＳＴＲは、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタＳＴＲのゲート電極には、それぞれ、ワード線ＷＬＲが接続される。
【0031】
キャパシタＣＲは、一対の電極、及び、メモリ部を含む絶縁膜を備えるキャパシタである。
【0032】
周辺回路ＰＣは、例えば、動作電圧を生成して電圧供給線に出力する電圧生成回路、所望の電圧供給線をメモリセルアレイＭＣＡＦ内の各配線（ビット線ＢＬＦ、ソース線ＳＬ、ワード線ＷＬＦ及び選択ゲート線（ＳＧＤ、ＳＧＳ））及びメモリセルアレイＭＣＡＲ内の各配線（ビット線ＢＬＲ、ワード線ＷＬＲ及びプレート線ＰＬ）と導通させるデコード回路、ビット線ＢＬＦ，ＢＬＲの電流又は電圧を検知するセンスアンプ回路等を備える。
【0033】
【0034】
ブロックデコーダＢＬＫＤは、メモリセルアレイＭＣＡＦ中の複数のメモリブロックＢＬＫに対応して設けられた複数のブロックデコードユニットｂｌｋｄを備える。ブロックデコードユニットｂｌｋｄは、メモリブロックＢＬＫ中の複数のワード線ＷＬＦに対応して設けられた複数のトランジスタＴＢＬＫを備える。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬＦに接続されている。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続されている。配線ＣＧは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに対応して複数設けられている。配線ＣＧは、ブロックデコーダＢＬＫＤ中の全てのブロックデコードユニットｂｌｋｄに接続されている。トランジスタＴＢＬＫのゲート電極は、信号供給線ＢＬＫＳＥＬに接続されている。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられている。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに接続されている。
【0035】
メモリセルアレイＭＣＡＦに対する読出動作、書込シーケンス、消去シーケンスにおいては、例えば、図示しないアドレスレジスタ中のブロックアドレスに対応する一つの信号供給線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号供給線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号供給線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号供給線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬＦが、全ての配線ＣＧを介して、上述した電圧供給線と導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬＦがフローティング状態となる。
【0036】
［メモリダイＭＤの構造］
図６は、メモリダイＭＤの模式的な平面図である。図７は、メモリダイＭＤの一部の構造について説明するための模式的な断面図である。図８は、図６の一部の構成を拡大して示す模式的な平面図である。図９は、図８に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１０は、図９のＢで示した部分を含む構成を拡大して示す模式的な断面図である。図１１は、図９のＣで示した部分を含む構成を拡大して示す模式的な断面図である。図１２は、図９のＤで示した部分を含む構成を拡大して示す模式的な断面図である。
図６は、メモリダイＭＤの模式的な平面図である。図７は、メモリダイＭＤの一部の構造について説明するための模式的な断面図である。図８は、図６の一部の構成を拡大して示す模式的な平面図である。図９は、図８に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１０は、図９のＢで示した部分を含む構成を拡大して示す模式的な断面図である。図１１は、図９のＣで示した部分を含む構成を拡大して示す模式的な断面図である。図１２は、図９のＤで示した部分を含む構成を拡大して示す模式的な断面図である。
【0037】
図６に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
【0038】
また、図７に示す様に、メモリダイＭＤは、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２と、配線層Ｄ０，Ｄ１，Ｄ２の上方に設けられたメモリセル層ＬＭＣと、メモリセル層ＬＭＣの上方に設けられた配線層Ｍ０，Ｍ１，Ｍ２と、を備える。
【0039】
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域、絶縁領域１００Ｉ等が設けられている。
【0040】
トランジスタ層ＬＴＲは、複数のトランジスタＴｒを備える。これら複数のトランジスタＴｒは、半導体基板１００の表面をチャネル領域とする電界効果型のトランジスタである。これら複数のトランジスタＴｒは、周辺回路ＰＣを構成する。
【0041】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を備える。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0042】
メモリセル層ＬＭＣは、例えば図６に示す様に、Ｙ方向に並ぶ複数のメモリブロック領域ＲＢＬＫを備える。メモリブロック領域ＲＢＬＫは、例えば図８に示す様に、Ｙ方向に並ぶ複数のストリングユニット領域ＲＳＵを備える。Ｙ方向において隣り合う２つのメモリブロック領域ＲＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
【0043】
メモリブロック領域ＲＢＬＫは、例えば図９に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０によって外周面が囲われたトランジスタ構造１２０と、Ｚ方向に延伸しトランジスタ構造１２０によって外周面が囲われたキャパシタ構造１３０と、トランジスタ構造１２０及びキャパシタ構造１３０の上端に接続されたトランジスタ構造１４０と、を備える。
【0044】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0045】
一部の導電層１１０は、それぞれ、トランジスタ構造１２０の外周面を囲っている。この様な導電層１１０のＹ方向の一端及び他端は、ブロック間絶縁層ＳＴのＹ方向の側面に接している。この様な導電層１１０の一部は、それぞれ、ワード線ＷＬＦ（図３）及びこれに接続された複数のメモリセルＭＣＦ（図３）のゲート電極として機能する。また、これよりも下方に位置する複数の導電層１１０は、それぞれ、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図３）のゲート電極として機能する。
【0046】
また、一部の導電層１１０は、それぞれ、トランジスタ構造１４０の外周面を覆っている。この様な導電層１１０は、図８に示す様に、ストリングユニット間絶縁層ＳＨＥを介してＹ方向に並んでいる。この様な導電層１１０のＹ方向の一端及び他端は、ブロック間絶縁層ＳＴ又はストリングユニット間絶縁層ＳＨＥのＹ方向の側面に接している。この様な導電層１１０は、それぞれ、ドレイン側選択ゲート線ＳＧＤ（図３）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。また、この様な導電層１１０は、ワード線ＷＬＲ（図４）及びこれに接続された複数の選択トランジスタＳＴＲ（図４）のゲート電極としても機能する。
【0047】
導電層１１０の下方には、導電層１１１（図９）が設けられている。導電層１１１は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。導電層１１１は、トランジスタ構造１２０の下端に接続され、ソース線ＳＬ（図３）として機能する。
【0048】
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。導電層１１２は、キャパシタ構造１３０の下端に接続され、プレート線ＰＬ（図４）として機能する。
【0049】
トランジスタ構造１２０は、例えば図８に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。トランジスタ構造１２０は、例えば図１０に示す様に、Ｚ方向に延伸する略円筒状の半導体層１２１と、半導体層１２１の外周面に沿ってＺ方向に延伸する略円筒状の絶縁層１２２と、絶縁層１２２の外周面に沿ってＺ方向に延伸する略円筒状の強誘電体膜１２３と、を備える。
【0050】
半導体層１２１は、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣＦ及びソース側選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１２１は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２１の外周面は、それぞれ導電層１１０によって囲われており、絶縁層１２２及び強誘電体膜１２３を介して、Ｚ方向に並ぶ複数の導電層１１０と対向している。図１１に示す様に、半導体層１２１の下端部は、導電層１１１に接続されている。また、図１２に示す様に、半導体層１２１の上端部は、トランジスタ構造１４０に接続されている。
【0051】
絶縁層１２２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0052】
強誘電体膜１２３は、例えば、直方晶の酸化ハフニウムを含んでも良い。強誘電体膜１２３に含まれる酸化ハフニウムは直方晶を主とするものでも良い。より具体的には、強誘電体膜１２３に含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）を主とするものでも良い。強誘電体膜１２３に含まれる酸化ハフニウムの結晶の中で、直方晶の結晶が占める割合が最も多くても良い。尚、直方晶は斜方晶とも称される。
【0053】
また、強誘電体膜１２３は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含むことが出来る。
【0054】
酸化ハフニウムに強誘電性を発現させる観点から、上記添加元素の濃度は０．１原子％以上６０％以下であることが好ましい。酸化ハフニウムに強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、添加元素の種類によって異なる。例えば、添加元素がシリコン（Ｓｉ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、３原子％以上７原子％以下である。例えば、添加元素がバリウム（Ｂａ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、０．１原子％以上３原子％以下である。例えば、添加元素がジルコニウム（Ｚｒ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、１０原子％以上６０原子％以下である。
【0055】
キャパシタ構造１３０は、例えば図１０に示す様に、Ｚ方向に延伸する略円柱状の半導体層１３１と、半導体層１３１の外周面に沿ってＺ方向に延伸する略円筒状の導電層１３２と、導電層１３２の外周面に沿ってＺ方向に延伸する略円筒状の強誘電体膜１３３と、強誘電体膜１３３の外周面に沿ってＺ方向に延伸する略円筒状の導電層１３４と、導電層１３４の外周面に沿ってＺ方向に延伸する略円筒状の絶縁層１３５と、を備える。
【0056】
半導体層１３１は、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層である。図１２に示す様に、半導体層１３１の上端は、トランジスタ構造１４０に接続されている。
【0057】
導電層１３２は、キャパシタＣＲ（図４）を構成する一方の電極として機能する。導電層１３２は、半導体層１３１の外周面に接している。導電層１３２は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１３２は、強誘電体膜１３３を介して導電層１３４から絶縁されている。
【0058】
強誘電体膜１３３は、例えば、強誘電体膜１２３と同様の材料及び結晶構造を含んでいても良い。また、強誘電体膜１３３に含まれる各材料の組成比は、強誘電体膜１２３に含まれる各材料の組成比と、＋－５％の範囲で一致していても良い。
【0059】
導電層１３４は、キャパシタＣＲを構成する他方の電極として機能する。導電層１３４は、強誘電体膜１３３を介して導電層１３２から絶縁されている。導電層１３４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。図１１に示す様に、導電層１３４の下端は、導電層１１２に接続されている。導電層１３４は、絶縁層１３５を介して半導体層１２１から絶縁されている。
【0060】
絶縁層１３５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0061】
トランジスタ構造１４０は、例えば図１２に示す様に、Ｚ方向に延伸する半導体層１４１と、半導体層１４１の外周面に設けられたゲート絶縁膜１４２と、を備える。
【0062】
半導体層１４１は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１４１は、ドレイン側選択トランジスタＳＴＤ（図３）のチャネル領域として機能する。また、半導体層１４１は、選択トランジスタＳＴＲ（図４）のチャネル領域としても機能する。半導体層１４１は、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１４３が設けられている。また、半導体層１４１の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
【0063】
半導体層１４１の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１４４が設けられている。不純物領域１４４は、コンタクトＣｈ及びコンタクトＶｙ（図９）を介して、配線ｍ０に接続されている。
【0064】
半導体層１４１の下端部は、半導体層１２１及び半導体層１３１に接続されている。
【0065】
ゲート絶縁膜１４２は、例えば、強誘電体膜１２３及び絶縁層１２２の上端部であっても良い。
【0066】
配線層Ｍ０，Ｍ１，Ｍ２は、例えば図７に示す様に、それぞれ、複数の配線ｍ０，ｍ１，ｍ２を備える。これら複数の配線ｍ０，ｍ１，ｍ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。尚、図示の例では、配線ｍ０の一部が、コンタクトＶｙ（図９）及びコンタクトＣｈ（図９）を介して半導体層１４１（図１２）に接続されている。この様な配線ｍ０は、ビット線ＢＬＦ（図３）及びビット線ＢＬＲ（図４）として機能する。この様な配線ｍ０は、Ｘ方向に並び、Ｙ方向に延伸する。
【0067】
［メモリセルＭＣＦのしきい値電圧］
次に、図１３を参照して、メモリセルＭＣＦのしきい値電圧について説明する。図１３は、１ビットのデータが記録されるメモリセルＭＣＦのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬＦの電圧を示しており、縦軸はメモリセルＭＣＦの数を示している。
次に、図１３を参照して、メモリセルＭＣＦのしきい値電圧について説明する。図１３は、１ビットのデータが記録されるメモリセルＭＣＦのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬＦの電圧を示しており、縦軸はメモリセルＭＣＦの数を示している。
【0068】
図１３の例では、メモリセルＭＣＦのしきい値電圧が、２通りのステートに制御されている。例えば、下位ステートに制御されたメモリセルＭＣＦのしきい値電圧は、図１３のベリファイ電圧ＶＶＦＹＰより小さい。また、上位ステートに制御されたメモリセルＭＣＦのしきい値電圧は、図１３のベリファイ電圧ＶＶＦＹＥより大きい。
【0069】
読出動作に際しては、例えば、選択ワード線ＷＬＦに、ベリファイ電圧ＶＶＦＹＰより大きくベリファイ電圧ＶＶＦＹＥより小さい読出電圧ＶＣＧＲを供給する。図１３の例において、読出電圧ＶＣＧＲは、接地電圧ＶＳＳ程度の大きさを有する。これにより、下位ステートに制御された選択メモリセルＭＣＦはＯＮ状態となり、上位ステートに制御された選択メモリセルＭＣＦはＯＦＦ状態となる。
【0070】
また、読出動作に際しては、例えば、非選択ワード線ＷＬＦに、上位ステートに制御されたメモリセルＭＣＦのしきい値電圧より大きい読出パス電圧ＶＲＥＡＤを供給する。これにより、非選択メモリセルＭＣＦが、記録するデータに拘わらずＯＮ状態となる。これにより、選択メモリセルＭＣＦがビット線ＢＬＦ（図３）及びソース線ＳＬ（図３）と導通する。従って、この状態でビット線ＢＬＦとソース線ＳＬとの間に電圧を供給し、ビット線ＢＬＦに電流が流れるか否かを検出することにより、選択メモリセルＭＣＦに記録されたデータを読み出すことが出来る。
【0071】
次に、図１４～図１６を参照して、メモリセルＭＣＦのしきい値電圧の制御方法について説明する。図１４は、メモリセルＭＣＦの分極率について説明するための模式的なグラフである。図１４に示すグラフの横軸はワード線ＷＬＦの電圧を示している。図１４に示すグラフの縦軸は強誘電体膜１２３の分極率Ｐを示している。図１５及び図１６は、メモリセルＭＣＦの状態について説明するための模式的な断面図である。
【0072】
図１０等を参照して説明した様に、本実施形態に係るメモリセルＭＣＦのゲート絶縁膜は、強誘電体膜１２３を含んでいる。この様なメモリセルＭＣＦに接続されたワード線ＷＬＦに所定以上の大きさの正極性の電圧及び負極性の電圧を交互に供給すると、図１４に示す様なヒステリシス曲線が観察される。図１４では、このヒステリシス曲線上に、状態Ｓ１，Ｓ２を示している。
【0073】
状態Ｓ１は、上位ステートに制御されたメモリセルＭＣＦの状態である。状態Ｓ１は、分極率Ｐが負の分極率Ｐ１であり、ワード線ＷＬＦの電圧が接地電圧ＶＳＳの状態である。この状態では、図１５に示す様に、強誘電体膜１２３の半導体層１２１側の面に負電荷が誘起されている。この状態では、半導体層１２１に正電荷が誘起されるため、半導体層１２１に電子のチャネルが形成されづらい。従って、メモリセルＭＣＦのしきい値電圧は、正の値となる。
【0074】
状態Ｓ１のメモリセルＭＣＦのゲート電極に読出パス電圧ＶＲＥＡＤ程度の大きさの電圧を供給した場合、強誘電体膜１２３における分極の状態は変化しない。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣＦは状態Ｓ１に戻る。
【0075】
状態Ｓ１のメモリセルＭＣＦのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層１１０－半導体層１２１間の電界によって強誘電体膜１２３における分極の方向が反転し、図１４に示す様に、強誘電体膜１２３における分極率Ｐが増大する。ゲート電極の電圧がプログラム電圧ＶＰＧＭに到達すると、メモリセルＭＣＦの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣＦは状態Ｓ２に遷移する。
【0076】
状態Ｓ２は、下位ステートに制御されたメモリセルＭＣＦの状態である。状態Ｓ２は、分極率Ｐが正の分極率Ｐ２であり、ワード線ＷＬＦの電圧が接地電圧ＶＳＳの状態である。この状態では、図１６に示す様に、強誘電体膜１２３の半導体層１２１側の面に正電荷が誘起されている。この状態では、半導体層１２１に負電荷が誘起される。即ち、半導体層１２１に電子のチャネルが形成される。従って、メモリセルＭＣＦのしきい値電圧は、負の値となる。
【0077】
状態Ｓ２のメモリセルＭＣＦのゲート電極に所定以上の大きさの負極性の電圧を供給した場合、導電層１１０－半導体層１２１間の電界によって強誘電体膜１２３における分極の方向が反転し、図１４に示す様に、強誘電体膜１２３における分極率Ｐが減少する。ゲート電極の電圧が消去電圧Ｖｅｒａに到達すると、メモリセルＭＣＦの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣＦは状態Ｓ１に遷移する。
【0078】
【0079】
尚、本実施形態に係る読出動作は、１つのストリングユニットＳＵに含まれ、且つ、選択ワード線ＷＬＦに接続された全てのメモリセルＭＣＦに対して一括して実行される。以下の説明では、１つのストリングユニットＳＵに含まれ、且つ、１つのワード線ＷＬＦに接続された全てのメモリセルＭＣＦを含む構成を、ページＰＧと呼ぶ場合がある。
【0080】
読出動作に際しては、例えば、ビット線ＢＬＦに電圧ＶＤＤを供給し、ソース線ＳＬに電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳより大きく、電圧ＶＤＤより小さい。
【0081】
また、選択ワード線ＷＬＦに接続された複数のメモリセルＭＣＦを、選択的にビット線ＢＬＦ及びソース線ＳＬと導通させる。例えば、選択ゲート線（ＳＧＤ、ＳＧＳ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＮ状態とする。また、非選択ワード線ＷＬＦに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬＦに接続された全てのメモリセルＭＣＦをＯＮ状態とする。
【0082】
また、選択ワード線ＷＬＦに読出電圧ＶＣＧＲを供給する。これにより、下位ステートに対応するメモリセルＭＣＦはＯＮ状態となり、上位ステートに対応するメモリセルＭＣＦはＯＦＦ状態となる。この状態で、周辺回路ＰＣ中のセンスアンプモジュールによって、選択メモリセルＭＣＦのＯＮ状態／ＯＦＦ状態を検出し、読出データとしてコントローラダイＣＤ（図１）に出力する。コントローラダイＣＤはこのデータに対して、ビット誤り検出／訂正等を行った上で、ホストコンピュータ２０（図１）に転送する。
【0083】
［メモリセルアレイＭＣＡＦの書込シーケンス］
次に、図１８～図２０を参照して、メモリセルアレイＭＣＡＦの書込シーケンスについて説明する。図１８は、書込シーケンスについて説明するための模式的なフローチャートである。図１９及び図２０は、書込シーケンスについて説明するための模式的な断面図である。
次に、図１８～図２０を参照して、メモリセルアレイＭＣＡＦの書込シーケンスについて説明する。図１８は、書込シーケンスについて説明するための模式的なフローチャートである。図１９及び図２０は、書込シーケンスについて説明するための模式的な断面図である。
【0084】
尚、本実施形態に係る書込シーケンスは、１つのページＰＧ内の全てのメモリセルＭＣＦに対して一括して実行される。
【0085】
ステップＳ１０１（図１８）では、ループ回数ｎＷを１に設定する。ループ回数ｎＷは、レジスタ等に記録される。
【0086】
ステップＳ１０２では、プログラム動作を行う。
【0087】
プログラム動作では、例えば図１９に例示する様に、複数の選択メモリセルＭＣＦのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬＦに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣＦのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬＦに電圧ＶＤＤを供給する。
【0088】
また、プログラム動作では、しきい値電圧の調整を行うメモリセルＭＣＦを、選択的にビット線ＢＬＦと導通させる。例えば、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤを供給する。電圧ＶＳＧＤは、例えば、図１７の電圧ＶＳＧより小さい。これにより、電圧ＶＳＲＣが供給されたビット線ＢＬＦに接続されたドレイン側選択トランジスタＳＴＤはＯＮ状態となり、電圧ＶＤＤが供給されたビット線ＢＬＦに接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。また、非選択ワード線ＷＬＦに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、図１７の読出パス電圧ＶＲＥＡＤより大きくても良い。
【0089】
また、プログラム動作では、選択ワード線ＷＬＦにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。これにより、所望のメモリセルＭＣＦの強誘電体膜１２３の分極状態を変化させることが可能である。
【0090】
ステップＳ１０３（図１８）では、ベリファイ動作を行う。
【0091】
ベリファイ動作では、例えば図２０に例示する様に、非選択ワード線ＷＬＦに読出パス電圧ＶＲＥＡＤを供給し、選択ゲート線（ＳＧＤ、ＳＧＳ）に電圧ＶＳＧを供給する。
【0092】
また、ベリファイ動作では、選択ワード線ＷＬＦにベリファイ電圧ＶＶＦＹＰを供給する。また、選択メモリセルＭＣＦのＯＮ状態／ＯＦＦ状態を検出する。
【0093】
ステップＳ１０４（図１８）では、ベリファイ動作の結果を判定する。例えば、ベリファイ動作においてＯＦＦ状態のメモリセルＭＣＦが一定数以上検出された場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、ベリファイ動作においてＯＦＦ状態のメモリセルＭＣＦが一定数以上検出されなかった場合にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
【0094】
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
【0095】
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。従って、ループ回数ｎＷが２以上である場合、ステップＳ１０２のプログラム動作では、選択ワード線ＷＬＦに、プログラム電圧ＶＰＧＭよりも大きい電圧が供給される。
【0096】
ステップＳ１０７では、図示しないステータスレジスタに、書込シーケンスが正常に終了した旨のステータスデータを格納し、コントローラダイＣＤ（図１）に出力し、書込シーケンスを終了する。
【0097】
ステップＳ１０８では、図示しないステータスレジスタに、書込シーケンスが正常に終了しなかった旨のステータスデータを格納し、コントローラダイＣＤ（図１）に出力し、書込シーケンスを終了する。
【0098】
［メモリセルアレイＭＣＡＦの消去シーケンス］
次に、図２１～図２３を参照して、メモリセルアレイＭＣＡＦの消去シーケンスについて説明する。図２１は、消去シーケンスについて説明するための模式的なフローチャートである。図２２及び図２３は、消去シーケンスについて説明するための模式的な断面図である。
次に、図２１～図２３を参照して、メモリセルアレイＭＣＡＦの消去シーケンスについて説明する。図２１は、消去シーケンスについて説明するための模式的なフローチャートである。図２２及び図２３は、消去シーケンスについて説明するための模式的な断面図である。
【0099】
尚、本実施形態に係る消去シーケンスは、１つのメモリブロックＢＬＫ内の全てのメモリセルＭＣＦに対して一括して実行される。
【0100】
ステップＳ２０１（図２１）では、ループ回数ｎＥを１に設定する。ループ回数ｎＥは、レジスタ等に記録される。
【0101】
ステップＳ２０２では、消去動作を行う。
【0102】
消去動作では、例えば図２２に例示する様に、メモリセルＭＣＦをビット線ＢＬＦから切り離し、ソース線ＳＬと導通させる。例えば、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧ´を供給する。電圧ＶＳＧ´は、例えば、ドレイン側選択トランジスタＳＴＤをＯＦＦ状態とする程度の大きさの電圧である。また、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧ´´を供給する。電圧ＶＳＧ´´は、例えば、ソース側選択トランジスタＳＴＳのチャネル領域に正孔のチャネルを形成する程度の大きさの電圧である。
【0103】
また、消去動作では、ワード線ＷＬＦに接地電圧ＶＳＳを供給し、ソース線ＳＬに消去電圧Ｖｅｒａを供給する。これにより、メモリセルＭＣＦの強誘電体膜１２３の分極状態を変化させることが可能である。
【0104】
ステップＳ２０３（図２１）では、消去ベリファイ動作を行う。
【0105】
消去ベリファイ動作では、例えば図２３に例示する様に、ワード線ＷＬＦにベリファイ電圧ＶＶＦＹＥを供給し、選択ゲート線（ＳＧＤ、ＳＧＳ）に電圧ＶＳＧを供給する。また、メモリセルＭＣＦのＯＮ状態／ＯＦＦ状態を検出する。
【0106】
ステップＳ２０４（図２１）では、消去ベリファイ動作の結果を判定する。例えば、消去ベリファイ動作においてＯＮ状態のメモリセルＭＣＦが一定数以上検出された場合等にはベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。一方、ベリファイ動作においてＯＮ状態のメモリセルＭＣＦが一定数以上検出されなかった場合にはベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。
【0107】
ステップＳ２０５では、ループ回数ｎＥが所定の回数ＮＥに達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。
【0108】
ステップＳ２０６では、ループ回数ｎＥに１を加算して、ステップＳ２０２に進む。また、ステップＳ２０６では、例えば、消去電圧Ｖｅｒａに所定の電圧ΔＶを加算する。従って、ループ回数ｎＥが２以上である場合、ステップＳ２０２の消去動作では、ソース線ＳＬに、消去電圧Ｖｅｒａよりも大きい電圧が供給される。
【0109】
ステップＳ２０７では、図示しないステータスレジスタに、消去シーケンスが正常に終了した旨のステータスデータを格納し、コントローラダイＣＤ（図１）に出力し、消去シーケンスを終了する。
【0110】
ステップＳ２０８では、図示しないステータスレジスタに、消去シーケンスが正常に終了しなかった旨のステータスデータを格納し、コントローラダイＣＤ（図１）に出力し、消去シーケンスを終了する。
【0111】
［強誘電体膜１２３の特性変化］
強誘電体は、所定期間以上分極の状態が変化しない場合に、分極の状態が変化しづらくなる、所謂インプリントと言う現象を示す場合がある。
強誘電体は、所定期間以上分極の状態が変化しない場合に、分極の状態が変化しづらくなる、所謂インプリントと言う現象を示す場合がある。
【0112】
例えば図２４に例示するグラフには、負方向にインプリントされた状態（以下、「状態ＳＡ」と呼ぶ場合がある。）の強誘電体膜１２３の特性と、正方向にインプリントされた状態（以下、「状態ＳＢ」と呼ぶ場合がある。）の強誘電体膜１２３の特性と、を図示している。状態ＳＡの強誘電体膜１２３を状態Ｓ１から状態Ｓ２に遷移させるためのプログラム電圧ＶＰＧＭＡは、状態ＳＢの強誘電体膜１２３を状態Ｓ１から状態Ｓ２に遷移させるためのプログラム電圧ＶＰＧＭＢよりも大きい。また、状態ＳＡの強誘電体膜１２３を状態Ｓ２から状態Ｓ１に遷移させるための消去電圧ＶｅｒａＡは、状態ＳＢの強誘電体膜１２３を状態Ｓ２から状態Ｓ１に遷移させるための消去電圧ＶｅｒａＢよりも大きい。
【0113】
また、この様なインプリントの影響は、強誘電体膜１２３における分極反転の回数が増大すればするほど、顕著に表れる傾向がある。
【0114】
ここで、例えば強誘電体膜１２３の劣化抑制等の観点から、強誘電体膜１２３に供給する電圧は必要最小限である事が望ましい。そこで、例えば状態ＳＢの強誘電体膜１２３にあわせてプログラム電圧ＶＰＧＭをプログラム電圧ＶＰＧＭＢに設定することも考えられる。しかしながら、この様な場合には、書込シーケンスに際して、図１８等を参照して説明したループ回数ｎＷの数が大きくなってしまい、書込シーケンスに要する時間が長くなってしまう場合がある。同様に、状態ＳＡの強誘電体膜１２３にあわせて消去電圧Ｖｅｒａを消去電圧ＶｅｒａＡに設定した場合にも、消去シーケンスに要する時間が長くなってしまう場合がある。
【0115】
そこで、第１実施形態においては、書込シーケンス及び消去シーケンスの実行に先立って、プログラム電圧ＶＰＧＭ及び消去電圧Ｖｅｒａの調整を行う。
【0116】
［プログラム電圧ＶＰＧＭの調整］
図２５は、プログラム電圧ＶＰＧＭの調整方法について説明するための模式的なフローチャートである。尚、図２５に示す様な動作は、書込シーケンスを実行するよりも前に実行される。図２５に示す様な動作は、例えば、メモリダイＭＤに書込シーケンスを実行する旨のコマンドが入力されてから実行されても良い。
図２５は、プログラム電圧ＶＰＧＭの調整方法について説明するための模式的なフローチャートである。尚、図２５に示す様な動作は、書込シーケンスを実行するよりも前に実行される。図２５に示す様な動作は、例えば、メモリダイＭＤに書込シーケンスを実行する旨のコマンドが入力されてから実行されても良い。
【0117】
ステップＳ３０１においては、書込シーケンスの対象となっているページＰＧに対応付けられたメモリセルＭＣＲに対して、読出動作を実行する。
【0118】
読出動作では、例えば図２６に示す様に、選択ワード線ＷＬＲに電圧ＶＳＧを供給し、非選択ワード線ＷＬＲに接地電圧ＶＳＳを供給する。また、読出動作では、ビット線ＢＬＲをフローティング状態とし、プレート線ＰＬに読出電圧ＶＲＥＡＤＲを供給する。
【0119】
ここで、例えば図２７に示す様に、読出動作の実行中においては、接地端子とプレート線ＰＬとの間に、キャパシタＣＢＬ、ビット線ＢＬＲ、選択トランジスタＳＴＲ及びキャパシタＣＲが直列に接続された状態となる。図２８は、読出動作の実行中におけるキャパシタＣＢＬとキャパシタＣＲとの分圧の状態を示す模式的なグラフである。
【0120】
ステップＳ３０１において読出動作の対象となるメモリセルＭＣＲは、消去状態に制御されている。以下、メモリセルＭＣＲについて、消去状態を「状態Ｓ３」と呼ぶ場合がある。また、書込状態を「状態Ｓ４」と呼ぶ場合がある。
【0121】
例えばキャパシタＣＲの強誘電体膜１３３が状態ＳＡであった場合、プレート線ＰＬに正極性の読出電圧ＶＲＥＡＤＲを供給すると、キャパシタＣＲの分圧がある大きさに到達した時点で強誘電体膜１３３の分極状態が変化して、キャパシタＣＲに蓄積されていた電荷が放出される。これに伴い、ビット線ＢＬＲの分圧が、大きく上昇する。これにより、プレート線ＰＬの電圧が読出電圧ＶＲＥＡＤＲに到達した時点で、ビット線ＢＬＲの電圧（キャパシタＣＢＬの分圧）は電圧ＶＣ１となり、キャパシタＣＲの分圧は電圧ＶＣ２（＝ＶＲＥＡＤＲ－ＶＣ１）となる。
【0122】
一方、キャパシタＣＲの強誘電体膜１３３が状態ＳＢであった場合、プレート線ＰＬに正極性の読出電圧ＶＲＥＡＤＲを供給すると、キャパシタＣＲの分圧がある大きさに到達した時点で強誘電体膜１３３の分極状態が変化して、キャパシタＣＲに蓄積されていた電荷が放出される。これに伴い、ビット線ＢＬＲの分圧が、大きく上昇する。ここで、状態ＳＢの強誘電体膜１３３の分極状態が変化する電圧は、状態ＳＡの強誘電体膜１３３の分極状態が変化する電圧よりも小さい。従って、プレート線ＰＬの電圧が読出電圧ＶＲＥＡＤＲに到達した時点で、ビット線ＢＬＲの電圧（キャパシタＣＢＬの分圧）は電圧ＶＣ１よりも大きい電圧ＶＣ３となり、キャパシタＣＲの分圧は電圧ＶＣ４（＝ＶＲＥＡＤＲ－ＶＣ３）となる。
【0123】
従って、この状態で周辺回路ＰＣ中のセンスアンプＳＡ（図２７）によって、ビット線ＢＬＲの電圧と電圧ＶＲＥＦ（ＶＣ１＜ＶＲＥＦ＜ＶＣ３）との大小関係を検出することにより、キャパシタＣＲが状態ＳＡであったか状態ＳＢであったかを検出することが出来る。
【0124】
尚、メモリセルＭＣＲの強誘電体膜１３３は、読出動作の実行により、状態Ｓ３から状態Ｓ４に遷移する。
【0125】
ステップＳ３０２（図２５）においては、メモリセルＭＣＲに対する読出動作において、メモリセルＭＣＲが状態ＳＡだったか状態ＳＢだったかを判定する。メモリセルＭＣＲが状態ＳＡだった場合には、ステップＳ３０３に進む。メモリセルＭＣＲが状態ＳＢだった場合には、ステップＳ３０４に進む。
【0126】
ステップＳ３０３においては、プログラム電圧ＶＰＧＭをプログラム電圧ＶＰＧＭＡに設定して、電圧の調整を終了する。
【0127】
ステップＳ３０４においては、プログラム電圧ＶＰＧＭをプログラム電圧ＶＰＧＭＢに設定して、電圧の調整を終了する。
【0128】
尚、図２５に示す処理の終了後、書込シーケンスが実行される。
【0129】
［消去電圧Ｖｅｒａの調整］
図２９は、消去電圧Ｖｅｒａの調整方法について説明するための模式的なフローチャートである。尚、図２９に示す様な動作は、消去シーケンスを実行するよりも前に実行される。図２９に示す様な動作は、例えば、メモリダイＭＤに消去シーケンスを実行する旨のコマンドが入力されてから実行されても良い。
図２９は、消去電圧Ｖｅｒａの調整方法について説明するための模式的なフローチャートである。尚、図２９に示す様な動作は、消去シーケンスを実行するよりも前に実行される。図２９に示す様な動作は、例えば、メモリダイＭＤに消去シーケンスを実行する旨のコマンドが入力されてから実行されても良い。
【0130】
ステップＳ４０１においては、消去シーケンスの対象となっているメモリブロックＢＬＫに含まれる複数のページＰＧに対応付けられた複数のメモリセルＭＣＲに対して、読出動作を実行する。
【0131】
読出動作では、例えば図２６に示す様に、選択ワード線ＷＬＲに電圧ＶＳＧを供給し、非選択ワード線ＷＬＲに接地電圧ＶＳＳを供給する。また、読出動作では、ビット線ＢＬＲをフローティング状態とし、プレート線ＰＬに読出電圧ＶＲＥＡＤＲを供給する。
【0132】
ここで、例えば図２７に示す様に、読出動作の実行中においては、接地端子とプレート線ＰＬとの間に、キャパシタＣＢＬ、ビット線ＢＬＲ、選択トランジスタＳＴＲ及びキャパシタＣＲが直列に接続された状態となる。図３０は、読出動作の実行中におけるキャパシタＣＢＬとキャパシタＣＲとの分圧の状態を示す模式的なグラフである。
【0133】
ステップＳ４０１において読出動作の対象となるメモリセルＭＣＲは、状態Ｓ４に制御されている。
【0134】
例えばキャパシタＣＲの強誘電体膜１３３が状態ＳＡであった場合、プレート線ＰＬに負極性の読出電圧ＶＲＥＡＤＲを供給すると、キャパシタＣＲの分圧がある大きさに到達した時点で強誘電体膜１３３の分極状態が変化して、キャパシタＣＲに蓄積されていた電荷が放出される。これに伴い、ビット線ＢＬＲの分圧が、大きく上昇する。これにより、プレート線ＰＬの電圧が読出電圧ＶＲＥＡＤＲに到達した時点で、ビット線ＢＬＲの電圧（キャパシタＣＢＬの分圧）は電圧ＶＣ５となり、キャパシタＣＲの分圧は電圧ＶＣ６（＝ＶＲＥＡＤＲ－ＶＣ５）となる。
【0135】
一方、キャパシタＣＲの強誘電体膜１３３が状態ＳＢであった場合、プレート線ＰＬに負極性の読出電圧ＶＲＥＡＤＲを供給すると、キャパシタＣＲの分圧がある大きさに到達した時点で強誘電体膜１３３の分極状態が変化して、キャパシタＣＲに蓄積されていた電荷が放出される。これに伴い、ビット線ＢＬＲの分圧が、大きく上昇する。ここで、状態ＳＢの強誘電体膜１３３の分極状態が変化する電圧は、状態ＳＡの強誘電体膜１３３の分極状態が変化する電圧よりも小さい。従って、プレート線ＰＬの電圧が読出電圧ＶＲＥＡＤＲに到達した時点で、ビット線ＢＬＲの電圧（キャパシタＣＢＬの分圧）は電圧ＶＣ５よりも小さい電圧ＶＣ７となり、キャパシタＣＲの分圧は電圧ＶＣ８（＝ＶＲＥＡＤＲ－ＶＣ７）となる。
【0136】
従って、この状態で周辺回路ＰＣ中のセンスアンプＳＡ（図２７）によって、ビット線ＢＬＲの電圧と電圧ＶＲＥＦ（ＶＣ７＜ＶＲＥＦ＜ＶＣ５）との大小関係を検出することにより、キャパシタＣＲが状態ＳＡであったか状態ＳＢであったかを検出することが出来る。
【0137】
尚、メモリセルＭＣＲの強誘電体膜１３３は、読出動作の実行により、状態Ｓ４から状態Ｓ３に遷移する。
【0138】
ステップＳ４０２（図２９）においては、メモリセルＭＣＲに対する読出動作において、メモリセルＭＣＲが状態ＳＡだったか状態ＳＢだったかを判定する。メモリセルＭＣＲが状態ＳＡだった場合には、ステップＳ４０３に進む。メモリセルＭＣＲが状態ＳＢだった場合には、ステップＳ４０４に進む。
【0139】
ステップＳ４０３においては、消去電圧Ｖｅｒａを消去電圧ＶｅｒａＡに設定して、電圧の調整を終了する。
【0140】
ステップＳ４０４においては、消去電圧Ｖｅｒａを消去電圧ＶｅｒａＢに設定して、電圧の調整を終了する。
【0141】
尚、図２９に示す処理の終了後、消去シーケンスが実行される。
【0142】
［メモリセルＭＣＦのインプリントの状態］
図３１に示す例では、工場出荷時に、メモリセルＭＣＦの強誘電体膜１２３及びメモリセルＭＣＲの強誘電体膜１３３が消去状態（状態Ｓ１，Ｓ３）とされている。ただし、工場出荷時に、メモリセルＭＣＦの強誘電体膜１２３及びメモリセルＭＣＲの強誘電体膜１３３が書込状態（状態Ｓ２，Ｓ４）とされても良い。
図３１に示す例では、工場出荷時に、メモリセルＭＣＦの強誘電体膜１２３及びメモリセルＭＣＲの強誘電体膜１３３が消去状態（状態Ｓ１，Ｓ３）とされている。ただし、工場出荷時に、メモリセルＭＣＦの強誘電体膜１２３及びメモリセルＭＣＲの強誘電体膜１３３が書込状態（状態Ｓ２，Ｓ４）とされても良い。
【0143】
状態Ｓ１のメモリセルＭＣＦ及び状態Ｓ３のメモリセルＭＣＲに対して長時間書込シーケンスが実行されなかった場合、これらのメモリセルＭＣＦ，ＭＣＲのインプリントの状態は、状態ＳＡに維持され、又は、状態ＳＢから状態ＳＡに遷移する。
【0144】
状態Ｓ１のメモリセルＭＣＦに対して書込シーケンスを実行する場合、上述の通り、まず、メモリセルＭＣＲに対する読出動作が実行され、メモリセルＭＣＲが状態ＳＡであるか、状態ＳＢであるか、が検出される。また、この結果に応じて、プログラム電圧ＶＰＧＭがプログラム電圧ＶＰＧＭＡ又はプログラム電圧ＶＰＧＭＢに調整され、この状態で書込シーケンスが実行される。これにより、このメモリセルＭＣＦは状態Ｓ１から状態Ｓ２に遷移する。また、このメモリセルＭＣＦに対応付けられたメモリセルＭＣＲは、状態Ｓ３から状態Ｓ４に遷移する。
【0145】
状態Ｓ２のメモリセルＭＣＦ及び状態Ｓ４のメモリセルＭＣＲに対して長時間消去シーケンスが実行されなかった場合、これらのメモリセルＭＣＦ，ＭＣＲのインプリントの状態は、状態ＳＢに維持され、又は、状態ＳＡから状態ＳＢに遷移する。
【0146】
状態Ｓ２のメモリセルＭＣＦに対して消去シーケンスを実行する場合、上述の通り、まず、メモリセルＭＣＲに対する読出動作が実行され、メモリセルＭＣＲが状態ＳＡであるか、状態ＳＢであるか、が検出される。また、この結果に応じて、消去電圧Ｖｅｒａが消去電圧ＶｅｒａＡ又は消去電圧ＶｅｒａＢに調整され、この状態で消去シーケンスが実行される。これにより、このメモリセルＭＣＦは状態Ｓ２から状態Ｓ１に遷移する。また、このメモリセルＭＣＦに対応付けられたメモリセルＭＣＲは、状態Ｓ４から状態Ｓ３に遷移する。
【0147】
［メモリセルＭＣＦに対するメモリセルＭＣＲの割り当て］
上述の通り、本実施形態においては、メモリセルＭＣＦに対する書込シーケンスがページＰＧ単位で実行される。また、メモリセルＭＣＦに対して書込シーケンス又は消去シーケンスを実行する場合には、メモリセルＭＣＲの状態も変化する。この様な場合には、例えば、メモリセルアレイＭＣＡＦ中の１つのページＰＧと、メモリセルアレイＭＣＡＲ中の少なくとも１つのメモリセルＭＣＲと、を対応付けても良い。尚、ビット線ＢＬＲとプレート線ＰＬとの間に接続されたキャパシタＣＲは、それぞれ、独立して動作させることが可能である。
上述の通り、本実施形態においては、メモリセルＭＣＦに対する書込シーケンスがページＰＧ単位で実行される。また、メモリセルＭＣＦに対して書込シーケンス又は消去シーケンスを実行する場合には、メモリセルＭＣＲの状態も変化する。この様な場合には、例えば、メモリセルアレイＭＣＡＦ中の１つのページＰＧと、メモリセルアレイＭＣＡＲ中の少なくとも１つのメモリセルＭＣＲと、を対応付けても良い。尚、ビット線ＢＬＲとプレート線ＰＬとの間に接続されたキャパシタＣＲは、それぞれ、独立して動作させることが可能である。
【0148】
［第２実施形態］
次に、図３２及び図３３を参照して、第２実施形態に係る半導体記憶装置について説明する。図３２は第２実施形態に係る半導体記憶装置の動作について説明するための模式的な状態遷移図である。図３３は第２実施形態に係る半導体記憶装置の動作について説明するための模式的なフローチャートである。
次に、図３２及び図３３を参照して、第２実施形態に係る半導体記憶装置について説明する。図３２は第２実施形態に係る半導体記憶装置の動作について説明するための模式的な状態遷移図である。図３３は第２実施形態に係る半導体記憶装置の動作について説明するための模式的なフローチャートである。
【0149】
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。
【0150】
ただし、第２実施形態においては、例えば図３２に示す様に、状態Ｓ４のメモリセルＭＣＲに対して定期的に読出動作を実行し、状態ＳＢのメモリセルＭＣＲが含まれていないかどうかを判定する。また、状態ＳＢのメモリセルＭＣＲが検出された場合には、このメモリセルＭＣＲに対応するストリングユニットＳＵに対してリフレッシュ動作を実行し、このストリングユニットＳＵ中のメモリセルＭＣＦのインプリントの状態を状態ＳＡに遷移させる。
【0151】
ここで、メモリセルアレイＭＣＡＦ中のページＰＧに書込シーケンスを実行した場合、このページＰＧには、分極状態が制御されるメモリセルＭＣＦと、分極状態が制御されないメモリセルＭＣＦと、が含まれることとなる。従って、ページＰＧに対する書き換え回数と、ページＰＧに含まれる各メモリセルＭＣＦに対する書き換え回数とは、必ずしも一致しない。一方、ページＰＧに対する書き換え回数と、このページＰＧに対応するメモリセルＭＣＲに対する書き換え回数とは一致する。従って、メモリセルＭＣＲにおけるインプリントの影響は、メモリセルＭＣＦにおけるインプリントの影響よりも大きい。従って、メモリセルＭＣＲにおけるインプリントの状態を監視することにより、メモリセルＭＣＦのインプリントの状態を好適に制御することが可能である。
【0152】
次に、図３３を参照して、第２実施形態に係る半導体記憶装置のリフレッシュシーケンスについて説明する。尚、図３３に示す様な動作は、例えば、メモリダイＭＤにリフレッシュシーケンスを実行する旨のコマンドが入力されてから実行されても良い。
【0153】
ステップＳ５０１においては、例えば、ストリングユニットＳＵに含まれる複数のページＰＧに対応付けられた複数のメモリセルＭＣＲに対して、図３０を参照して説明した様な読出動作を実行する。これにより、負方向にインプリントされた状態ＳＡのメモリセルＭＣＲと、正方向にインプリントされた状態ＳＢのメモリセルＭＣＲと、を判別する。
【0154】
ステップＳ５０２においては、ステップＳ５０１において読み出されたメモリセルＭＣＲのインプリントの状態が状態ＳＡだったか状態ＳＢだったかを判定する。メモリセルＭＣＲが状態ＳＡだった場合には、リフレッシュシーケンスを終了する。メモリセルＭＣＲが状態ＳＢだった場合には、ステップＳ５０３に進む。
【0155】
ステップＳ５０３においては、このストリングユニットＳＵに含まれる複数のページＰＧのうちの一つに対して読出動作を実行し、このページＰＧに記録されていたユーザデータを取得する。
【0156】
ステップＳ５０４においては、書込シーケンスを実行し、ステップＳ５０３において取得したユーザデータを、他のストリングユニットＳＵ中のページＰＧに書き込む。
【0157】
ステップＳ５０５においては、ストリングユニットＳＵに含まれる全てのページＰＧのデータが他のストリングユニットＳＵに移行されたか否かを判定する。移行されていなかった場合には、ステップＳ５０３に進む。移行されていた場合には、ステップＳ５０６に進む。
【0158】
ステップＳ５０６においては、リフレッシュ動作を実行する。リフレッシュ動作は、例えば、図２２を参照して説明した消去動作と同様に実行しても良い。ただし、リフレッシュ動作においてソース線ＳＬに供給される電圧は、消去電圧Ｖｅｒａより大きくても良い。また、この電圧が供給される時間は、消去動作においてソース線ＳＬに消去電圧Ｖｅｒａが供給される時間より長くても良い。
【0159】
［メモリセルＭＣＦに対するメモリセルＭＣＲの割り当て］
上述の通り、本実施形態においては、書込シーケンスがページＰＧ単位で実行される。また、メモリセルＭＣＲに対して読出動作を実行した場合であっても、メモリセルＭＣＦに対して書込シーケンス、消去シーケンス又はリフレッシュ動作が実行されない場合がある。この様な場合には、例えば、メモリセルアレイＭＣＡＦ中の１つのページＰＧと、メモリセルアレイＭＣＡＲ中の複数のメモリセルＭＣＲと、を対応付けても良い。
上述の通り、本実施形態においては、書込シーケンスがページＰＧ単位で実行される。また、メモリセルＭＣＲに対して読出動作を実行した場合であっても、メモリセルＭＣＦに対して書込シーケンス、消去シーケンス又はリフレッシュ動作が実行されない場合がある。この様な場合には、例えば、メモリセルアレイＭＣＡＦ中の１つのページＰＧと、メモリセルアレイＭＣＡＲ中の複数のメモリセルＭＣＲと、を対応付けても良い。
【0160】
［第３実施形態］
次に、図３４及び図３５を参照して、第３実施形態に係る半導体記憶装置について説明する。図３４は第３実施形態に係る半導体記憶装置の動作について説明するための模式的な状態遷移図である。図３５は第３実施形態に係る半導体記憶装置の動作について説明するための模式的なフローチャートである。
次に、図３４及び図３５を参照して、第３実施形態に係る半導体記憶装置について説明する。図３４は第３実施形態に係る半導体記憶装置の動作について説明するための模式的な状態遷移図である。図３５は第３実施形態に係る半導体記憶装置の動作について説明するための模式的なフローチャートである。
【0161】
第３実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されている。
【0162】
ただし、第２実施形態においては、例えば図３２等を参照して説明した様に、工場出荷時に、メモリセルＭＣＦの強誘電体膜１２３及びメモリセルＭＣＲの強誘電体膜１３３を消去状態（状態Ｓ１，Ｓ３）としていた。これにより、メモリセルＭＣＦの強誘電体膜１２３及びメモリセルＭＣＲの強誘電体膜１３３は、負方向にインプリントされた状態ＳＡとなっていた。また、メモリセルＭＣＦ，ＭＣＲのインプリントの状態が状態ＳＢに遷移した場合には、リフレッシュ動作を実行して、メモリセルＭＣＦ，ＭＣＲのインプリントの状態を状態ＳＡに遷移させていた。
【0163】
一方、第３実施形態においては、例えば図３４に示す様に、工場出荷時に、メモリセルＭＣＦの強誘電体膜１２３及びメモリセルＭＣＲの強誘電体膜１３３を書込状態（状態Ｓ２，Ｓ４）とする。これにより、メモリセルＭＣＦの強誘電体膜１２３及びメモリセルＭＣＲの強誘電体膜１３３を、正方向にインプリントされた状態ＳＢとする。また、メモリセルＭＣＦ，ＭＣＲのインプリントの状態が状態ＳＡに遷移した場合には、リフレッシュ動作を実行して、メモリセルＭＣＦ，ＭＣＲのインプリントの状態を状態ＳＢに遷移させる。
【0164】
次に、図３５を参照して、第３実施形態に係る半導体記憶装置のリフレッシュシーケンスについて説明する。尚、図３５に示す様な動作は、例えば、メモリダイＭＤにリフレッシュシーケンスを実行する旨のコマンドが入力されてから実行されても良い。
【0165】
ステップＳ６０１においては、例えば、ストリングユニットＳＵに含まれる複数のページＰＧに対応付けられた複数のメモリセルＭＣＲに対して、図２８を参照して説明した様な読出動作を実行する。これにより、負方向にインプリントされた状態ＳＡのメモリセルＭＣＲと、正方向にインプリントされた状態ＳＢのメモリセルＭＣＲと、を判別する。
【0166】
ステップＳ６０２においては、ステップＳ６０１において読み出されたメモリセルＭＣＲのインプリントの状態が状態ＳＡだったか状態ＳＢだったかを判定する。メモリセルＭＣＲが状態ＳＡだった場合には、ステップＳ６０３に進む。メモリセルＭＣＲが状態ＳＢだった場合には、リフレッシュシーケンスを終了する。
【0167】
ステップＳ６０３～ステップＳ６０５は、ステップＳ５０３～ステップＳ５０５（図３３）と同様に実行される。
【0168】
ステップＳ６０６においては、リフレッシュ動作を実行する。リフレッシュ動作は、例えば、図１９を参照して説明したプログラム動作と同様に実行しても良い。ただし、リフレッシュ動作においては、ストリングユニットＳＵに含まれる全てのワード線ＷＬＦに、所定の電圧が供給されても良い。また、この電圧は、プログラム電圧ＶＰＧＭより大きくても良い。また、この電圧が供給される時間は、プログラム動作においてワード線ＷＬＦにプログラム電圧ＶＰＧＭが供給される時間より長くても良い。
【0169】
［メモリセルＭＣＦに対するメモリセルＭＣＲの割り当て］
本実施形態においては、第２実施形態と同様に、メモリセルアレイＭＣＡＦ中の１つのページＰＧと、メモリセルアレイＭＣＡＲ中の複数のメモリセルＭＣＲと、を対応付けても良い。
本実施形態においては、第２実施形態と同様に、メモリセルアレイＭＣＡＦ中の１つのページＰＧと、メモリセルアレイＭＣＡＲ中の複数のメモリセルＭＣＲと、を対応付けても良い。
【0170】
【0171】
上述の通り、状態Ｓ２且つ状態ＳＡのメモリセルＭＣＦ及び状態Ｓ４且つ状態ＳＡのメモリセルＭＣＲに対して長時間消去シーケンスが実行されなかった場合、これらのメモリセルＭＣＦ，ＭＣＲのインプリントの状態は、状態ＳＡから状態ＳＢに遷移する。ここで、状態Ｓ２且つ状態ＳＢのメモリセルＭＣＦ及び状態Ｓ４且つ状態ＳＢのメモリセルＭＣＲに対して更に長時間消去シーケンスが実行されなかった場合、これらのメモリセルＭＣＦ，ＭＣＲのインプリントの状態が、更に正方向にシフトしてしまう場合がある。
【0172】
ここで、この様なメモリセルＭＣＦに消去シーケンスが実行された場合、メモリセルＭＣＦの状態は、状態Ｓ２から状態Ｓ１に遷移する。しかしながら、この様なメモリセルＭＣＦ，ＭＣＲは、比較的小さい正極性の電圧の供給により、容易に状態Ｓ２に遷移してしまう。
【0173】
例えば、図１７等を参照して説明した様に、メモリセルＭＣＦに対する読出動作に際しては、非選択ワード線ＷＬＦに読出パス電圧ＶＲＥＡＤが供給される。ここで、非選択ワード線ＷＬＦに接続されたメモリセルＭＣＦのインプリントの状態がある程度以上正方向にシフトしている場合、これらのメモリセルＭＣＦは、読出パス電圧ＶＲＥＡＤの供給によって状態Ｓ１から状態Ｓ２に遷移してしまう場合がある。即ち、この様なメモリセルＭＣＦに保持されたデータは、読出動作の実行によって破壊されてしまう場合がある。
【0174】
そこで、本実施形態においては、例えば図３６に示す様に、状態Ｓ４のメモリセルＭＣＲに対して定期的に読出動作を実行し、メモリセルＭＣＲのインプリントの状態がある程度以上正方向にシフトしていないかどうかを判定する。例えば、メモリセルＭＣＲに対して図３０を参照して説明した様な読出動作を実行し、ビット線ＢＬＲの電圧が所定の電圧より小さいかどうかを判定する。また、メモリセルＭＣＲのインプリントの状態がある程度以上正方向にシフトしていた場合には、このメモリセルＭＣＲに対応するストリングユニットＳＵに対してリフレッシュ動作を実行し、このストリングユニットＳＵ中のメモリセルＭＣＦのインプリントの状態を状態ＳＡに遷移させる。この動作は、例えば、第２実施形態に係るリフレッシュシーケンスと同様に実行しても良い。
【0175】
［メモリセルＭＣＦに対するメモリセルＭＣＲの割り当て］
本実施形態においては、第２実施形態と同様に、メモリセルアレイＭＣＡＦ中の１つのページＰＧと、メモリセルアレイＭＣＡＲ中の複数のメモリセルＭＣＲと、を対応付けても良い。
本実施形態においては、第２実施形態と同様に、メモリセルアレイＭＣＡＦ中の１つのページＰＧと、メモリセルアレイＭＣＡＲ中の複数のメモリセルＭＣＲと、を対応付けても良い。
【0176】
［第１実施形態～第４実施形態に係る半導体記憶装置の製造方法］
次に、図３７～図６２を参照して、図９～図１２を参照して説明した様な構造の製造方法について説明する。図３７～図６２は、同製造方法について説明するための模式的な断面図である。図３７、図３８及び図５７～図６０は、図９に対応する断面を示している。図３９～図４４、図６１及び図６２は、図１１に対応する断面を示している。図４５～図５６は、図１２に対応する断面を示している。
次に、図３７～図６２を参照して、図９～図１２を参照して説明した様な構造の製造方法について説明する。図３７～図６２は、同製造方法について説明するための模式的な断面図である。図３７、図３８及び図５７～図６０は、図９に対応する断面を示している。図３９～図４４、図６１及び図６２は、図１１に対応する断面を示している。図４５～図５６は、図１２に対応する断面を示している。
【0177】
メモリダイＭＤの製造に際しては、まず、半導体基板１００に、トランジスタ層ＬＴＲ、配線層Ｄ０、配線層Ｄ１、及び、配線層Ｄ２（図７）を形成する。また、配線層Ｄ２の上面に、図示しない絶縁層を形成する。
【0178】
次に、例えば図３７に示す様に、図示しない絶縁層に、導電層１１２、絶縁層１０１、シリコン等の半導体層１１１Ａ、窒化シリコン等の犠牲層１１１Ｂ及びシリコン等の半導体層１１１Ｃを形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
【0179】
次に、例えば図３８及び図３９に示す様に、トランジスタ構造１２０及びキャパシタ構造１３０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１１Ｃ及び犠牲層１１１Ｂを貫通し、半導体層１１１Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
【0180】
次に、例えば図４０に示す様に、メモリホールＭＨの内周面に、強誘電体膜１２３、絶縁層１２２及び半導体層１２１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0181】
次に、例えば図４１に示す様に、メモリホールＭＨの底面に形成された半導体層１２１、絶縁層１２２、強誘電体膜１２３、半導体層１１１Ａ及び絶縁層１０１を除去し、導電層１１２の上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0182】
次に、例えば図４２に示す様に、メモリホールＭＨの内周面に、絶縁層１３５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0183】
次に、例えば図４３に示す様に、メモリホールＭＨの底面に形成された絶縁層１３５を除去し、導電層１１２の上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0184】
【0185】
次に、例えば図４６に示す様に、メモリホールＭＨの内部に、犠牲層ＭＨＡを形成する。また、メモリホールＭＨの内部においてＲＩＥ等の方法によって犠牲層ＭＨＡの一部を除去し、犠牲層ＭＨＡの上端の位置を、一部の犠牲層１１０Ａの下面よりも下方に調整する。
【0186】
次に、例えば図４７に示す様に、導電層１３４の一部を除去し、メモリホールの内部において絶縁層１３５の内周面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0187】
次に、例えば図４８に示す様に、犠牲層ＭＨＡを除去する。
【0188】
次に、例えば図４９に示す様に、メモリホールＭＨの内周面に、強誘電体膜１３３、導電層１３２及び半導体層１３１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、強誘電体膜１３３、導電層１３２及び半導体層１３１は、例えば、メモリホールＭＨの上端部が閉塞されない程度に薄く形成される。
【0189】
次に、例えば図５０に示す様に、半導体層１３１の一部を除去し、メモリホールの内部において導電層１３２の内周面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0190】
次に、例えば図５１に示す様に、導電層１３２、強誘電体膜１３３、及び絶縁層１３５の一部を除去し、メモリホールの内部において半導体層１２１の内周面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0191】
次に、例えば図５２に示す様に、メモリホールＭＨの内部に、半導体層１４１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、半導体層１４１は、例えば、メモリホールＭＨの上端部が閉塞されない程度に薄く形成される。
【0192】
次に、例えば図５３に示す様に、メモリホールＭＨの内部に、絶縁層１４３を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0193】
次に、例えば図５４に示す様に、絶縁層１４３の一部を除去し、メモリホールの内部において半導体層１４１の内周面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0194】
次に、例えば図５５に示す様に、半導体層１４１の一部を除去し、メモリホールの内部において絶縁層１２２の内周面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0195】
次に、例えば図５６に示す様に、メモリホールＭＨの内部に、不純物領域１４４を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0196】
次に、例えば図５７に示す様に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１１０ＡをＹ方向に分断し、半導体層１１１Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0197】
次に、例えば図５８に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0198】
また、例えば図５８に示す様に、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0199】
次に、例えば図５９に示す様に、溝ＳＴＡの内壁に、ブロック間絶縁層ＳＴの一部を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、このブロック間絶縁層ＳＴの一部は、例えば、溝ＳＴＡが閉塞されない程度に薄く形成される。
【0200】
次に、例えば図６０に示す様に、溝ＳＴＡの底面に形成されたブロック間絶縁層ＳＴの一部、半導体層１１１Ｃ及び犠牲層１１１Ｂを除去し、半導体層１１１Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0201】
次に、例えば図６１及び図６２に示す様に、犠牲層１１１Ｂを除去する。また、強誘電体膜１２３及び絶縁層１２２のうち、犠牲層１１１Ｂの近傍に設けられていた部分を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0202】
次に、例えば図１１に示す様に、導電層１１１を形成する。この工程は、例えば、エピタキシャル結晶成長等の方法によって行う。
【0203】
【0204】
［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構造、制御方法等はあくまでも例示に過ぎず、具体的な態様は適宜調整可能である。
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構造、制御方法等はあくまでも例示に過ぎず、具体的な態様は適宜調整可能である。
【0205】
例えば、第１実施形態～第４実施形態においては、書込シーケンスがページＰＧ単位で実行され、消去シーケンスがメモリブロックＢＬＫ単位で実行されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、書込シーケンスがページＰＧより細かい単位で実行されても良いし、消去シーケンスがメモリブロックＢＬＫより細かい単位で実行されても良い。また、第１実施形態～第４実施形態に係る半導体記憶装置において、ランダムアクセスが実行されても良い。この様な場合には、ページＰＧよりも少ない単位と、メモリセルアレイＭＣＡＲ中の少なくとも一つのメモリセルＭＣＲと、を対応付けても良い。
【0206】
また、例えば、第１実施形態～第４実施形態においては、例えば図６～図１２を参照して説明した様に、メモリセルＭＣＦを構成するトランジスタ構造１２０の内部にキャパシタＣＲを構成するキャパシタ構造１３０が設けられていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図６３に示す様に、トランジスタ構造１２０の内部には、キャパシタ構造１３０が設けられていなくても良い。
【0207】
この様な場合には、例えば図６４に示す様に、周辺回路領域ＲＰＣにメモリセルアレイＭＣＡＲを設けても良い。
【0208】
また、この様な場合には、例えば図６５に示す様に、第１実施形態～第４実施形態に係るメモリダイＭＤのかわりに、メモリセルアレイＭＣＡＦ等が搭載されたチップＣＦＥＴと、メモリセルアレイＭＣＡＲ等が搭載されたチップＣＲＡＭと、を備えるメモリダイＭＤ´を採用しても良い。尚、チップＣＦＥＴ及びチップＣＲＡＭは、銅（Ｃｕ）等を含む複数の貼合パッド電極ＰＩを備え、これら複数の貼合パッド電極ＰＩを介して電気的、物理的に接続されても良い。
【0209】
また、この様な場合には、例えば図６６に示す様に、メモリセルアレイＭＣＡＦを含むメモリダイＭＤ（ＭＣＡＦ）と、メモリセルアレイＭＣＡＲを含むメモリダイＭＤ（ＭＣＡＲ）と、が別々のダイとして構成されても良い。この場合、メモリダイＭＤ（ＭＣＡＦ）とメモリダイＭＤ（ＭＣＡＲ）とは、一つのパッケージに含まれていても良いし、別々のパッケージに含まれていても良い。
【0210】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0211】
ＭＣＦ，ＭＣＲ…メモリセル、ＢＬＦ，ＢＬＲ…ビット線、ＷＬＦ，ＷＬＲ…ワード線、ＳＬ…ソース線、ＰＬ…プレート線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】