知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022052057
(43)【公開日】2022-04-04
(54)【発明の名称】半導体装置及び半導体記憶装置
(51)【国際特許分類】
H01L 27/11524 20170101AFI20220328BHJP
H01L 27/11521 20170101ALI20220328BHJP
H01L 27/11551 20170101ALI20220328BHJP
H01L 21/336 20060101ALI20220328BHJP
H01L 21/8234 20060101ALI20220328BHJP
H01L 27/088 20060101ALI20220328BHJP
H01L 29/786 20060101ALI20220328BHJP
【ＦＩ】
H01L27/11524
H01L27/11521
H01L27/11551
H01L29/78 371
H01L27/088 A
H01L27/088 B
H01L27/088 C
H01L27/088 E
H01L27/088 331E
H01L29/78 617N
H01L29/78 613B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2020158213
(22)【出願日】2020-09-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】内藤 慎哉
(72)【発明者】
【氏名】細谷 啓司
【テーマコード（参考）】
5F048
5F083
5F101
5F110
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048BA01
5F048BA19
5F048BA20
5F048BB02
5F048BB06
5F048BB07
5F048BB09
5F048BC03
5F048BC18
5F048BD01
5F048BF07
5F048BF15
5F048BF16
5F048CB01
5F083EP02
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA06
5F083GA09
5F083GA10
5F083JA39
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083LA12
5F083LA16
5F101BA02
5F101BB02
5F101BD13
5F101BD22
5F101BD30
5F101BD34
5F110AA04
5F110BB05
5F110CC10
5F110EE04
5F110EE28
5F110EE30
5F110FF02
5F110FF13
5F110FF29
5F110GG02
5F110GG13
5F110GG23
5F110HK04
5F110HK34
5F110HM12
5F110NN02
5F110NN23
(57)【要約】 （修正有）
【課題】微細化が可能な半導体装置を提供する。
【解決手段】半導体装置１００は、第１のゲート電極１１と、第２のゲート電極１２と、第１のゲート電極と第２のゲート電極との間に設けられ、第１の方向に延びる半導体層１０と、第１のゲート電極と半導体層との間に設けられた第１のゲート絶縁層２１と、第２のゲート電極と半導体層との間に設けられた第２のゲート絶縁層２２と、半導体層に接する第１の領域３１ａを有し、第１の領域と第１のゲート電極は第１の方向に沿って設けられた第１の絶縁層３１と、半導体層に接する第２の領域３２ａを有し、第２の領域と第２のゲート電極は第１の方向に沿って設けられ、第１の絶縁層との間に半導体層が設けられた第２の絶縁層３２と、を備える。第１の領域と半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する。
【選択図】図１
【解決手段】半導体装置１００は、第１のゲート電極１１と、第２のゲート電極１２と、第１のゲート電極と第２のゲート電極との間に設けられ、第１の方向に延びる半導体層１０と、第１のゲート電極と半導体層との間に設けられた第１のゲート絶縁層２１と、第２のゲート電極と半導体層との間に設けられた第２のゲート絶縁層２２と、半導体層に接する第１の領域３１ａを有し、第１の領域と第１のゲート電極は第１の方向に沿って設けられた第１の絶縁層３１と、半導体層に接する第２の領域３２ａを有し、第２の領域と第２のゲート電極は第１の方向に沿って設けられ、第１の絶縁層との間に半導体層が設けられた第２の絶縁層３２と、を備える。第１の領域と半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１のゲート電極と、
第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極との間に設けられ、第１の方向に延びる半導体層と、
前記第１のゲート電極と前記半導体層との間に設けられた第１のゲート絶縁層と、
前記第２のゲート電極と前記半導体層との間に設けられた第２のゲート絶縁層と、
前記半導体層に接する第１の領域を有し、前記第１の領域と前記第１のゲート電極は前記第１の方向に沿って設けられた第１の絶縁層と、
前記半導体層に接する第２の領域を有し、前記第２の領域と前記第２のゲート電極は前記第１の方向に沿って設けられ、前記第１の絶縁層との間に前記半導体層が設けられた第２の絶縁層と、
を備え、
前記第１の領域と前記半導体層の界面の延長線が、前記第１のゲート電極の中の部分と交差する、半導体装置。
第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極との間に設けられ、第１の方向に延びる半導体層と、
前記第１のゲート電極と前記半導体層との間に設けられた第１のゲート絶縁層と、
前記第２のゲート電極と前記半導体層との間に設けられた第２のゲート絶縁層と、
前記半導体層に接する第１の領域を有し、前記第１の領域と前記第１のゲート電極は前記第１の方向に沿って設けられた第１の絶縁層と、
前記半導体層に接する第２の領域を有し、前記第２の領域と前記第２のゲート電極は前記第１の方向に沿って設けられ、前記第１の絶縁層との間に前記半導体層が設けられた第２の絶縁層と、
を備え、
前記第１の領域と前記半導体層の界面の延長線が、前記第１のゲート電極の中の部分と交差する、半導体装置。
【請求項2】
前記第１のゲート電極は、前記第１の領域の側の端部の前記半導体層の側に、前記第１の方向に延びる突起部を有する請求項１記載の半導体装置。
【請求項3】
前記第１のゲート絶縁層と前記第２のゲート絶縁層との間に設けられ、前記半導体層と電気的に接続された第１の電極と、
前記第１のゲート電極の前記第１の領域の側の端部よりも前記第１の電極からの距離が遠く、前記半導体層と電気的に接続された第２の電極と、
を更に備える請求項１記載の半導体装置。
前記第１のゲート電極の前記第１の領域の側の端部よりも前記第１の電極からの距離が遠く、前記半導体層と電気的に接続された第２の電極と、
を更に備える請求項１記載の半導体装置。
【請求項4】
前記第１のゲート電極との間に前記第１の領域が設けられた第３のゲート電極と、
前記第３のゲート電極と前記半導体層との間に設けられた第３のゲート絶縁層と、
を更に備える請求項１記載の半導体装置。
前記第３のゲート電極と前記半導体層との間に設けられた第３のゲート絶縁層と、
を更に備える請求項１記載の半導体装置。
【請求項5】
前記延長線と、前記半導体層と前記第１のゲート絶縁層の界面との間の距離は、５ｎｍ以上２０ｎｍ以下である請求項１記載の半導体装置。
【請求項6】
前記第１のゲート絶縁層の前記第１のゲート電極から前記第２のゲート電極に向かう方向の厚さは、３ｎｍ以上１０ｎｍ以下である請求項１記載の半導体装置。
【請求項7】
前記第２の領域と前記半導体層の界面の延長線が、前記第２のゲート電極の中の部分と交差する請求項１記載の半導体装置。
【請求項8】
前記第１のゲート電極と前記第２のゲート電極は電気的に接続された請求項１記載の半導体装置。
【請求項9】
前記半導体層は多結晶シリコンである請求項１記載の半導体装置。
【請求項10】
第１のゲート電極と、
第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極との間に設けられ、第１の方向に延びる半導体層と、
前記第１のゲート電極と前記半導体層との間に設けられた第１のゲート絶縁層と、
前記第２のゲート電極と前記半導体層との間に設けられた第２のゲート絶縁層と、
前記半導体層に接する第１の領域を有し、前記第１の領域と前記第１のゲート電極は前記第１の方向に沿って設けられた第１の絶縁層と、
前記半導体層に接する第２の領域を有し、前記第２の領域と前記第２のゲート電極は前記第１の方向に沿って設けられ、前記第１の絶縁層との間に前記半導体層が設けられた第２の絶縁層と、
前記第１の領域と前記半導体層の界面の延長線が、前記第１のゲート絶縁層の中の部分と交差し、
前記第１のゲート電極から前記第２のゲート電極に向かう方向において、前記延長線と、前記半導体層と前記第１のゲート絶縁層の界面との間の距離は、前記延長線と、前記第１の絶縁層と前記第１のゲート電極の界面との間の距離よりも大きい、半導体装置。
第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極との間に設けられ、第１の方向に延びる半導体層と、
前記第１のゲート電極と前記半導体層との間に設けられた第１のゲート絶縁層と、
前記第２のゲート電極と前記半導体層との間に設けられた第２のゲート絶縁層と、
前記半導体層に接する第１の領域を有し、前記第１の領域と前記第１のゲート電極は前記第１の方向に沿って設けられた第１の絶縁層と、
前記半導体層に接する第２の領域を有し、前記第２の領域と前記第２のゲート電極は前記第１の方向に沿って設けられ、前記第１の絶縁層との間に前記半導体層が設けられた第２の絶縁層と、
前記第１の領域と前記半導体層の界面の延長線が、前記第１のゲート絶縁層の中の部分と交差し、
前記第１のゲート電極から前記第２のゲート電極に向かう方向において、前記延長線と、前記半導体層と前記第１のゲート絶縁層の界面との間の距離は、前記延長線と、前記第１の絶縁層と前記第１のゲート電極の界面との間の距離よりも大きい、半導体装置。
【請求項11】
前記第１のゲート絶縁層と前記第２のゲート絶縁層との間に設けられ、前記半導体層と電気的に接続された第１の電極と、
前記第１のゲート電極の前記第１の領域の側の端部よりも前記第１の電極からの距離が遠く、前記半導体層と電気的に接続された第２の電極と、
を更に備える請求項１０記載の半導体装置。
前記第１のゲート電極の前記第１の領域の側の端部よりも前記第１の電極からの距離が遠く、前記半導体層と電気的に接続された第２の電極と、
を更に備える請求項１０記載の半導体装置。
【請求項12】
前記第１のゲート電極との間に前記第１の領域が設けられた第３のゲート電極と、
前記第３のゲート電極と前記半導体層との間に設けられた第３のゲート絶縁層と、
を更に備える請求項１０記載の半導体装置。
前記第３のゲート電極と前記半導体層との間に設けられた第３のゲート絶縁層と、
を更に備える請求項１０記載の半導体装置。
【請求項13】
前記第１のゲート電極から前記第２のゲート電極に向かう方向において、前記延長線と、前記半導体層と前記第１のゲート絶縁層の界面との間の距離は、５ｎｍ以上２０ｎｍ以下である請求項１０記載の半導体装置。
【請求項14】
前記第１のゲート絶縁層の前記第１のゲート電極から前記第２のゲート電極に向かう方向の厚さは、３ｎｍ以上１０ｎｍ以下である請求項１０記載の半導体装置。
【請求項15】
前記第１のゲート電極と前記第２のゲート電極は電気的に接続された請求項１０記載の半導体装置。
【請求項16】
第１のゲート電極と、
第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極との間に設けられ、第１の方向に延びる第１の半導体層と、
前記第１のゲート電極と前記第１の半導体層との間に設けられた第１のゲート絶縁層と、
前記第２のゲート電極と前記第１の半導体層との間に設けられた第２のゲート絶縁層と、
前記第１の半導体層に接する第１の領域を有し、前記第１の領域と前記第１のゲート電極は前記第１の方向に沿って設けられた第１の絶縁層と、
前記第１の半導体層に接する第２の領域を有し、前記第２の領域と前記第２のゲート電極は前記第１の方向に沿って設けられ、前記第１の絶縁層との間に前記第１の半導体層が設けられた第２の絶縁層と、
前記第１のゲート電極との間に前記第１の領域が設けられた制御電極層と、
前記制御電極層と前記第１の半導体層との間に設けられた電荷蓄積層と、
を備え、
前記第１の領域と前記第１の半導体層の界面の延長線が、前記第１のゲート電極の中の部分と交差する、半導体記憶装置。
第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極との間に設けられ、第１の方向に延びる第１の半導体層と、
前記第１のゲート電極と前記第１の半導体層との間に設けられた第１のゲート絶縁層と、
前記第２のゲート電極と前記第１の半導体層との間に設けられた第２のゲート絶縁層と、
前記第１の半導体層に接する第１の領域を有し、前記第１の領域と前記第１のゲート電極は前記第１の方向に沿って設けられた第１の絶縁層と、
前記第１の半導体層に接する第２の領域を有し、前記第２の領域と前記第２のゲート電極は前記第１の方向に沿って設けられ、前記第１の絶縁層との間に前記第１の半導体層が設けられた第２の絶縁層と、
前記第１のゲート電極との間に前記第１の領域が設けられた制御電極層と、
前記制御電極層と前記第１の半導体層との間に設けられた電荷蓄積層と、
を備え、
前記第１の領域と前記第１の半導体層の界面の延長線が、前記第１のゲート電極の中の部分と交差する、半導体記憶装置。
【請求項17】
半導体基板を、更に備え、
前記第１の方向は前記半導体基板の表面に平行である請求項１６記載の半導体記憶装置。
前記第１の方向は前記半導体基板の表面に平行である請求項１６記載の半導体記憶装置。
【請求項18】
前記制御電極層は、前記表面に垂直な方向に延びる請求項１７記載の半導体記憶装置。
【請求項19】
前記第１のゲート絶縁層と前記第２のゲート絶縁層との間に設けられ、前記第１の半導体層と電気的に接続された第１の導電層を、更に備える請求項１６記載の半導体記憶装置。
【請求項20】
第３のゲート電極と、
第４のゲート電極と、
前記第３のゲート電極と前記第４のゲート電極との間に設けられ、前記第１の方向に延び、前記第１の半導体層との間に前記第２の絶縁層が設けられた第２の半導体層と、
前記第３のゲート電極と前記第２の半導体層との間に設けられた第３のゲート絶縁層と、
前記第４のゲート電極と前記第２の半導体層との間に設けられた第４のゲート絶縁層と、
前記第３のゲート絶縁層と前記第４のゲート絶縁層との間に設けられ、前記第２の半導体層と電気的に接続された第２の導電層と、
を更に備え、
前記第２の絶縁層は、前記第２の半導体層に接する第３の領域を有し、前記第３の領域と前記第３のゲート電極は前記第１の方向に沿って設けられ、
前記第１の導電層と前記第１のゲート電極の前記第１の領域の側の端部との距離は、前記第２の導電層と前記第３のゲート電極の前記第３の領域の側の端部との距離よりも小さい請求項１９記載の半導体記憶装置。
第４のゲート電極と、
前記第３のゲート電極と前記第４のゲート電極との間に設けられ、前記第１の方向に延び、前記第１の半導体層との間に前記第２の絶縁層が設けられた第２の半導体層と、
前記第３のゲート電極と前記第２の半導体層との間に設けられた第３のゲート絶縁層と、
前記第４のゲート電極と前記第２の半導体層との間に設けられた第４のゲート絶縁層と、
前記第３のゲート絶縁層と前記第４のゲート絶縁層との間に設けられ、前記第２の半導体層と電気的に接続された第２の導電層と、
を更に備え、
前記第２の絶縁層は、前記第２の半導体層に接する第３の領域を有し、前記第３の領域と前記第３のゲート電極は前記第１の方向に沿って設けられ、
前記第１の導電層と前記第１のゲート電極の前記第１の領域の側の端部との距離は、前記第２の導電層と前記第３のゲート電極の前記第３の領域の側の端部との距離よりも小さい請求項１９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
【背景技術】
【0002】
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルを微細化することで、更に集積度を高くすることが可能である。
【0003】
３次元ＮＡＮＤフラッシュメモリの集積度を更に高くするためには、メモリセルの読み出し又は書き込みの際に、メモリセルを選択するために用いられる選択トランジスタの微細化も要求される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２０－９２１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、微細化が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
実施形態の半導体記憶装置は、第１のゲート電極と、第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との間に設けられ、第１の方向に延びる半導体層と、前記第１のゲート電極と前記半導体層との間に設けられた第１のゲート絶縁層と、前記第２のゲート電極と前記半導体層との間に設けられた第２のゲート絶縁層と、前記半導体層に接する第１の領域を有し、前記第１の領域と前記第１のゲート電極は前記第１の方向に沿って設けられた第１の絶縁層と、前記半導体層に接する第２の領域を有し、前記第２の領域と前記第２のゲート電極は前記第１の方向に沿って設けられ、前記第１の絶縁層との間に前記半導体層が設けられた第２の絶縁層と、を備え、前記第１の領域と前記半導体層の界面の延長線が、前記第１のゲート電極の中の部分と交差する。
【図面の簡単な説明】
【0007】
【図1】第１の実施形態の半導体装置の模式断面図。
【図2】第１の実施形態の半導体装置の拡大模式断面図。
【図3】第１の実施形態の半導体装置の拡大模式断面図。
【図4】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図5】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図6】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図7】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図8】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図9】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図10】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図11】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図12】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図13】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図14】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図15】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図16】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図17】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図18】比較例の半導体装置の模式断面図。
【図19】比較例の半導体装置の拡大模式断面図。
【図20】第２の実施形態の半導体装置の拡大模式断面図。
【図21】第３の実施形態の半導体記憶装置のメモリセルアレイの等価回路図。
【図22】第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
【図23】第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
【図24】第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
【図25】第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
【図26】第３の実施形態の半導体記憶装置の拡大模式断面図。
【発明を実施するための形態】
【0008】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【0009】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
【0010】
本明細書中の半導体装置又は半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置又は半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
【0011】
本明細書中、「金属」は、金属単体のみならず、金属化合物等、金属元素を含み金属的性質を有する材料を含む概念である。例えば、金属シリサイド及び金属窒化物も「金属」に含まれる。
【0012】
（第１の実施形態）
第１の実施形態の半導体装置は、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極との間に設けられ、第１の方向に延びる半導体層と、第１のゲート電極と半導体層との間に設けられた第１のゲート絶縁層と、第２のゲート電極と半導体層との間に設けられた第２のゲート絶縁層と、半導体層に接する第１の領域を有し、第１の領域と第１のゲート電極は第１の方向に沿って設けられた第１の絶縁層と、半導体層に接する第２の領域を有し、第２の領域と第２のゲート電極は第１の方向に沿って設けられ、第１の絶縁層との間に半導体層が設けられた第２の絶縁層と、を備え、第１の領域と半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する。
第１の実施形態の半導体装置は、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極との間に設けられ、第１の方向に延びる半導体層と、第１のゲート電極と半導体層との間に設けられた第１のゲート絶縁層と、第２のゲート電極と半導体層との間に設けられた第２のゲート絶縁層と、半導体層に接する第１の領域を有し、第１の領域と第１のゲート電極は第１の方向に沿って設けられた第１の絶縁層と、半導体層に接する第２の領域を有し、第２の領域と第２のゲート電極は第１の方向に沿って設けられ、第１の絶縁層との間に半導体層が設けられた第２の絶縁層と、を備え、第１の領域と半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する。
【0013】
第１の実施形態の半導体装置は、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）である。第１の実施形態の半導体装置は、チャネル層を挟んで両側にゲート電極が設けられるダブルゲート構造のＭＯＳＦＥＴ１００である。第１の実施形態のＭＯＳＦＥＴ１００は、例えば、３次元ＮＡＮＤフラッシュメモリの選択ゲートトランジスタに適用することが可能である。
【0014】
【0015】
【0016】
【0017】
以下、ｘ方向は、第１の方向の一例である。ｙ方向は、第２の方向の一例である。ｚ方向は、第３の方向の一例である。なお、本明細書中、単に、ｘ方向という場合、正のｘ方向及び負のｘ方向の両方向を含む。ｙ方向及びｚ方向についても、ｘ方向の場合と同様である。
【0018】
ＭＯＳＦＥＴ１００は、半導体層１０、第１のゲート電極１１、第２のゲート電極１２、第３のゲート電極１３、第４のゲート電極１４、第１のゲート絶縁層２１、第２のゲート絶縁層２２、第３のゲート絶縁層２３、第４のゲート絶縁層２４、ソース電極２６、ドレイン電極２８、第１の層間絶縁層３１、第２の層間絶縁層３２、第３の層間絶縁層３３、及び第４の層間絶縁層３４を備える。第１の層間絶縁層３１は、第１の領域３１ａを有する。第２の層間絶縁層３２は第２の領域３２ａを有する。
【0019】
ソース電極２６は、第２の電極の一例である。ドレイン電極２８は、第１の電極の一例である。第１の層間絶縁層３１は、第１の絶縁層の一例である。第２の層間絶縁層３２は、第２の絶縁層の一例である。
【0020】
半導体層１０は、第１のゲート電極１１と第２のゲート電極１２との間に設けられる。半導体層１０は、ｘ方向に延びる。半導体層１０は、ＭＯＳＦＥＴ１００のチャネル層として機能する。
【0021】
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンを含む。半導体層１０は、例えば、多結晶シリコン層である。
【0022】
半導体層１０は、例えば、ｐ型不純物を含むｐ型の多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。半導体層１０のｐ型不純部物濃度は、例えば、１×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
【0023】
半導体層１０の第１のゲート電極１１と第２のゲート電極１２に挟まれた領域のｙ方向の幅（図１（ａ）中のＷ１）は、半導体層１０が第１の層間絶縁層３１と接する部分と、半導体層１０が第２の層間絶縁層３２と接する部分に挟まれた領域のｙ方向の幅（図１（ａ）中のＷ２）よりも小さい。
【0024】
幅Ｗ１は幅Ｗ２の、例えば、４分の３以下である。幅Ｗ１は、例えば、１０ｎｍ以上５０ｎｍ以下である。幅Ｗ２は、例えば、２０ｎｍ以上１００ｎｍ以下である。
【0025】
半導体層１０のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。
【0026】
第１のゲート電極１１は、導電体である。第１のゲート電極１１は、例えば、多結晶シリコンを含む。第１のゲート電極１１は、例えば、ｐ型不純物を含むｐ型の多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。第１のゲート電極１１は、例えば、ｎ型不純物を含むｎ型の多結晶シリコンである。ｎ型不純物は、例えば、ヒ素（Ａｓ）又はリン（Ｐ）である。
【0027】
第２のゲート電極１２は、導電体である。第２のゲート電極１２は、例えば、多結晶シリコンを含む。第２のゲート電極１２は、例えば、ｐ型不純物を含むｐ型の多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。第２のゲート電極１２は、例えば、ｎ型不純物を含むｎ型の多結晶シリコンである。ｎ型不純物は、例えば、ヒ素（Ａｓ）又はリン（Ｐ）である。
【0028】
第１のゲート電極１１と第２のゲート電極１２は、電気的に接続される。
【0029】
第３のゲート電極１３は、第１のゲート電極１１のｘ方向に設けられる。第３のゲート電極１３と第１のゲート電極１１との間に、第１の層間絶縁層３１の第１の領域３１ａが設けられる。
【0030】
第３のゲート電極１３は、対向する半導体層１０にｎ型の反転層を形成する機能を有する。半導体層１０に形成されるｎ型の反転層は、ＭＯＳＦＥＴ１００のソース領域として機能する。
【0031】
なお、第３のゲート電極１３を設けず、半導体層１０にｎ型不純物を導入して、ｎ型のソース領域を設ける構造とすることも可能である。
【0032】
第３のゲート電極１３は、導電体である。第３のゲート電極１３は、例えば、金属又は半導体である。第３のゲート電極１３は、例えば、タングステン（Ｗ）を含む。
【0033】
第４のゲート電極１４は、第２のゲート電極１２のｘ方向に設けられる。第４のゲート電極１４と第２のゲート電極１２との間に、第２の層間絶縁層３２の第２の領域３２ａが設けられる。第３のゲート電極１３と第４のゲート電極１４との間に、半導体層１０が設けられる。
【0034】
第４のゲート電極１４は、対向する半導体層１０にｎ型の反転層を形成する機能を有する。半導体層１０に形成されるｎ型の反転層は、ＭＯＳＦＥＴ１００のソース領域として機能する。
【0035】
なお、第４のゲート電極１４を設けず、半導体層１０にｎ型不純物を導入して、ｎ型のソース領域を設ける構造とすることも可能である。
【0036】
第４のゲート電極１４は、導電体である。第４のゲート電極１４は、例えば、金属又は半導体である。第４のゲート電極１４は、例えば、タングステン（Ｗ）を含む。
【0037】
第１のゲート絶縁層２１は、第１のゲート電極１１と半導体層１０との間に設けられる。第１のゲート絶縁層２１は、半導体層１０に接する。
【0038】
第１のゲート絶縁層２１は、例えば、酸化物、窒化物、又は、酸窒化物である。第１のゲート絶縁層２１は、例えば、酸化シリコンを含む。第１のゲート絶縁層２１は、例えば、酸化シリコン層である。第１のゲート絶縁層２１のｙ方向の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
【0039】
第２のゲート絶縁層２２は、第２のゲート電極１２と半導体層１０との間に設けられる。第２のゲート絶縁層２２は、半導体層１０に接する。
【0040】
第２のゲート絶縁層２２は、例えば、酸化物、窒化物、又は、酸窒化物である。第２のゲート絶縁層２２は、例えば、酸化シリコンを含む。第２のゲート絶縁層２２は、例えば、酸化シリコン層である。第２のゲート絶縁層２２のｙ方向の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
【0041】
第３のゲート絶縁層２３は、第３のゲート電極１３と半導体層１０との間に設けられる。第３のゲート絶縁層２３は、半導体層１０に接する。
【0042】
第３のゲート絶縁層２３は、例えば、酸化物、窒化物、又は、酸窒化物である。第３のゲート絶縁層２３は、酸化シリコンを含む。第３のゲート絶縁層２３は、酸化シリコン層である。第３のゲート絶縁層２３のｙ方向の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
【0043】
第４のゲート絶縁層２４は、第４のゲート電極１４と半導体層１０との間に設けられる。第４のゲート絶縁層２４は、半導体層１０に接する。
【0044】
第４のゲート絶縁層２４は、例えば、酸化物、窒化物、又は、酸窒化物である。第４のゲート絶縁層２４は、例えば、酸化シリコンを含む。第４のゲート絶縁層２４は、例えば、酸化シリコン層である。第４のゲート絶縁層２４のｙ方向の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
【0045】
ソース電極２６は、ドレイン電極２８のｘ方向に設けられる。ソース電極２６は、第１のゲート電極１１のｘ方向の端部よりもドレイン電極２８からの距離が遠い。
【0046】
ソース電極２６は、ｚ方向に延びる。ソース電極２６は、半導体層１０に囲まれる。ソース電極２６は、半導体層１０に電気的に接続される。ソース電極２６は、半導体層１０に接する。
【0047】
ソース電極２６は、導電体である。ソース電極２６は、例えば、金属である。ソース電極２６は、例えば、タングステン（Ｗ）を含む。
【0048】
ドレイン電極２８は、第１のゲート絶縁層２１と第２のゲート絶縁層２２との間に設けられる。ドレイン電極２８は、ｚ方向に延びる。ドレイン電極２８は、半導体層１０に囲まれる。ドレイン電極２８は、半導体層１０に電気的に接続される。ドレイン電極２８は、半導体層１０に接する。
【0049】
ドレイン電極２８は、導電体である。ドレイン電極２８は、例えば、金属である。ドレイン電極２８は、例えば、タングステン（Ｗ）を含む。
【0050】
第１の層間絶縁層３１は、第１の領域３１ａを有する。第１の領域３１ａと第１のゲート電極１１は、ｘ方向に沿って設けられる。第１の領域３１ａは、第１のゲート電極１１のｘ方向に設けられる。第１の領域３１ａは、半導体層１０に接する。
【0051】
第１の層間絶縁層３１は、例えば、酸化物、窒化物、又は、酸窒化物である。第１の層間絶縁層３１は、例えば、酸化シリコンを含む。第１の層間絶縁層３１は、例えば、酸化シリコン層である。
【0052】
第２の層間絶縁層３２は、第２の領域３２ａを有する。第２の領域３２ａと第２のゲート電極１２は、ｘ方向に沿って設けられる。第２の領域３２ａは、第２のゲート電極１２のｘ方向に設けられる。第２の領域３２ａは、半導体層１０に接する。第１の層間絶縁層３１と第２の層間絶縁層３２との間に、半導体層１０が設けられる。
【0053】
第２の層間絶縁層３２は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の層間絶縁層３２は、例えば、酸化シリコンを含む。第２の層間絶縁層３２は、例えば、酸化シリコン層である。
【0054】
第３の層間絶縁層３３は、半導体層１０の上に設けられる。第３の層間絶縁層３３は半導体層１０のｚ方向に設けられる。第３の層間絶縁層３３は、半導体層１０に接する。
【0055】
第３の層間絶縁層３３は、例えば、酸化物、窒化物、又は、酸窒化物である。第３の層間絶縁層３３は、例えば、酸化シリコンを含む。第３の層間絶縁層３３は、例えば、酸化シリコン層である。
【0056】
第４の層間絶縁層３４は、半導体層１０の下に設けられる。半導体層１０は、第４の層間絶縁層３４のｚ方向に設けられる。半導体層１０は、第３の層間絶縁層３３と第４の層間絶縁層３４との間に設けられる。第４の層間絶縁層３４は、半導体層１０に接する。
【0057】
第４の層間絶縁層３４は、例えば、酸化物、窒化物、又は、酸窒化物である。第４の層間絶縁層３４は、例えば、酸化シリコンを含む。第４の層間絶縁層３４は、例えば、酸化シリコン層である。
【0058】
【0059】
図２に示すように、第１の領域３１ａと半導体層１０の界面（図２中のＸ１）の延長線（図２中のＬ１）は、第１のゲート電極１１の中の部分と交差する。言い換えれば、第１のゲート電極１１と第１のゲート絶縁層２１との界面（図２中のＸ２）が、界面Ｘ１よりもｙ方向に第２のゲート電極１２の側にある。
【0060】
【0061】
第１のゲート電極１１は、第１の領域３１ａの側の端部の半導体層１０の側に、ｘ方向に延びる突起部１１ａを有する。突起部１１ａは、界面Ｘ１の延長線Ｌ１よりもｙ方向に第２のゲート電極１２の側にある。
【0062】
【0063】
図３に示すように、第２の領域３２ａと半導体層１０の界面（図３中のＹ１）の延長線（図３中のＬ２）は、第２のゲート電極１２の中の部分と交差する。言い換えれば、第２のゲート電極１２と第２のゲート絶縁層２２の界面（図３中のＹ２）が、界面Ｙ１よりもｙ方向に第１のゲート電極１１の側にある。
【0064】
【0065】
第２のゲート電極１２は、第２の領域３２ａの側の端部の半導体層１０の側に、ｘ方向に延びる突起部１２ａを有する。突起部１２ａは、界面Ｙ１の延長線Ｌ２よりもｙ方向に第１のゲート電極１１の側にある。
【0066】
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
【0067】
図４（ａ）、図４（ｂ）、図４（ｃ）、図５（ａ）、図５（ｂ）、図５（ｃ）、図６（ａ）、図６（ｂ）、図６（ｃ）、図７（ａ）、図７（ｂ）、図７（ｃ）、図８（ａ）、図８（ｂ）、図８（ｃ）、図９（ａ）、図９（ｂ）、図９（ｃ）、図１０（ａ）、図１０（ｂ）、図１０（ｃ）、図１１（ａ）、図１１（ｂ）、図１１（ｃ）、図１２（ａ）、図１２（ｂ）、図１２（ｃ）、図１３（ａ）、図１３（ｂ）、図１３（ｃ）、図１４（ａ）、図１４（ｂ）、図１４（ｃ）、図１５（ａ）、図１５（ｂ）、図１５（ｃ）、図１６（ａ）、図１６（ｂ）、図１６（ｃ）、図１７（ａ）、図１７（ｂ）、図１７（ｃ）は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。図４（ａ）、図４（ｂ）、図４（ｃ）ないし図１７（ａ）、図１７（ｂ）、図１７（ｃ）は、図１（ａ）、図１（ｂ）、図１（ｃ）に対応する断面を示す図である。
【0068】
最初に、図示しないシリコン基板の上に、酸化シリコン層５１、多結晶シリコン層５２、及び酸化シリコン層５３を形成する（図４（ａ）、図４（ｂ）、図４（ｃ））。酸化シリコン層５１、多結晶シリコン層５２、及び酸化シリコン層５３は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
【0069】
酸化シリコン層５１の一部は、最終的に第４の層間絶縁層３４となる。多結晶シリコン層５２の一部は、半導体層１０となる。酸化シリコン層５３の一部は、最終的に第３の層間絶縁層３３となる。
【0070】
次に、酸化シリコン層５１、多結晶シリコン層５２、及び酸化シリコン層５３をパターニングする（図５（ａ）、図５（ｂ）、図５（ｃ））。酸化シリコン層５１、多結晶シリコン層５２、及び酸化シリコン層５３のパターニングは、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により行う。
【0071】
次に、多結晶シリコン層５２を選択的にエッチングして、酸化シリコン層５１及び酸化シリコン層５３に対してｙ方向に後退させる（図６（ａ）、図６（ｂ）、図６（ｃ））。多結晶シリコン層５２のエッチングは、例えば、ウェットエッチング法により行う。
【0072】
次に、酸化シリコン層５４を形成する（図７（ａ）、図７（ｂ）、図７（ｃ））。酸化シリコン層５４は、例えば、ＣＶＤ法により形成される。酸化シリコン層５４の一部は、最終的に第１の層間絶縁層３１及び第２の層間絶縁層３２となる。
【0073】
【0074】
次に、ホール５５の中に、酸化シリコン層５６及びタングステン層５７を形成する（図９（ａ）、図９（ｂ）、図９（ｃ））。酸化シリコン層５６及びタングステン層５７は、例えば、ＣＶＤ法により形成する。酸化シリコン層５６は、最終的に、第３のゲート絶縁層２３及び第４のゲート絶縁層２４となる。また、タングステン層５７は、最終的に、第３のゲート電極１３及び第４のゲート電極１４となる。
【0075】
【0076】
次に、多結晶シリコン層５２を選択的にエッチングして、酸化シリコン層５１及び酸化シリコン層５３に対してｙ方向に後退させる（図１１（ａ）、図１１（ｂ）、図１１（ｃ））。多結晶シリコン層５２のエッチングは、例えば、ウェットエッチング法により行う。
【0077】
次に、多結晶シリコン層５２の上に、酸化シリコン層５８を形成する（図１２（ａ）、図１２（ｂ）、図１２（ｃ））。酸化シリコン層５８は、例えば、多結晶シリコン層５２を熱酸化することにより形成する。酸化シリコン層５８は、最終的に、第１のゲート絶縁層２１及び第２のゲート絶縁層２２となる。
【0078】
次に、多結晶シリコン層５９を形成する（図１３（ａ）、図１３（ｂ）、図１３（ｃ））。多結晶シリコン層５９は、例えば、ＣＶＤ法により形成する。多結晶シリコン層５９の一部は、最終的に第１のゲート電極１１及び第２のゲート電極１２となる。
【0079】
次に、多結晶シリコン層５９をエッチングにより削ぎ落し、多結晶シリコン層５９の一部が、酸化シリコン層５１と酸化シリコン層５３との間に挟まれた領域に残存するようにする（図１４（ａ）、図１４（ｂ）、図１４（ｃ））。
【0080】
次に、酸化シリコン層６０を形成する（図１５（ａ）、図１５（ｂ）、図１５（ｃ））。酸化シリコン層６０は、例えば、ＣＶＤ法により形成する。酸化シリコン層６０は、最終的に、第１の層間絶縁層３１及び第２の層間絶縁層３２の一部となる。
【0081】
次に、多結晶シリコン層５２にホール６１を形成する（図１６（ａ）、図１６（ｂ）、図１６（ｃ））。ホール６１は、酸化シリコン層５１、多結晶シリコン層５２、及び酸化シリコン層５３を貫通する。ホール６１は、例えば、リソグラフィ法とＲＩＥ法を用いて形成される。
【0082】
次に、ホール６１の中に、タングステン層６２を形成する（図１７（ａ）、図１７（ｂ）、図１７（ｃ））。タングステン層６２は、例えば、ＣＶＤ法により形成する。タングステン層６２は、最終的に、ソース電極２６及びドレイン電極２８となる。
【0083】
以上の製造方法により、第１の実施形態のＭＯＳＦＥＴ１００が製造される。
【0084】
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
【0085】
図１８は、比較例の半導体装置の模式断面図である。図１８は、比較例のＭＯＳＦＥＴ９００の断面図である。比較例のＭＯＳＦＥＴ９００は、第１の領域３１ａと半導体層１０との界面の延長線は、第１のゲート電極１１と交差しない点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
【0086】
【0087】
【0088】
図１９に示すように、第１の領域３１ａと半導体層１０の界面（図１９中のＸ１）の延長線（図１９中のＬ３）は、第１のゲート電極１１と交差しない。言い換えれば、第１のゲート電極１１と第１のゲート絶縁層２１の界面（図１９中のＸ２）が、界面Ｘ１よりもｙ方向に第２のゲート電極１２と反対の側にある。界面Ｘ１の延長線Ｌ３は、例えば、半導体層１０と第１のゲート絶縁層２１の界面（図１９中のＸ３）と一致する。
【0089】
比較例のＭＯＳＦＥＴ９００が微細化され、ゲート長（図１８中のＬｇ）が短くなると、ショートチャネル効果による閾値電圧の低下が顕在化してくる。ＭＯＳＦＥＴを微細化するためには、ショートチャネル効果の抑制が望まれる。
【0090】
比較例のＭＯＳＦＥＴ９００では、第１のゲート電極１１の第１の層間絶縁層３１側の端部でのリーク電流がショートチャネル効果の発現の主要因であることが、発明者によるシミュレーションの結果明らかになった。具体的には、ＭＯＳＦＥＴ９００のオフ時に、第１のゲート電極１１の端部のｙ方向に深い位置（図１９中のＰ）から、界面Ｘ３に向かって流れるリーク電流パス（図１９中の白矢印）が、ショートチャネル効果を顕在化させていることが明らかになった。
【0091】
第１の実施形態のＭＯＳＦＥＴ１００は、図２に示すように、第１のゲート電極１１が、界面Ｘ１よりもｙ方向に深い位置に形成されている。言い換えれば、第１のゲート電極１１の端部が、半導体層１０の深い位置に入り込んでいる。この構造により、比較例のＭＯＳＦＥＴ９００に対して、ショートチャネル効果が抑制される。したがって、比較例のＭＯＳＦＥＴ９００よりもゲート長が短くできる。よって、比較例のＭＯＳＦＥＴ９００と比較して、第１の実施形態のＭＯＳＦＥＴ１００は微細化が可能となる。
【0092】
ＭＯＳＦＥＴ１００では、第１のゲート電極１１による半導体層１０の電位に対する支配力が、第１のゲート電極１１の端部近傍で向上する。このため、第１のゲート電極１１の端部近傍のリーク電流パスの出現が抑制される。特に、第１のゲート電極１１が突起部１１ａを備えることで、第１のゲート電極１１による半導体層１０の電位に対する支配力が向上し、リーク電流パスの出現が抑制される。
【0093】
また、ＭＯＳＦＥＴ１００では、半導体層１０の第１のゲート電極１１と第２のゲート電極１２に挟まれた領域のｙ方向の幅Ｗ１が、半導体層１０が第１の層間絶縁層３１と接する第１の領域３１ａ、半導体層１０が第２の層間絶縁層３２と接する第２の領域３２ａに挟まれた領域のｙ方向の幅Ｗ２よりも小さい。幅Ｗ１が小さくなることで、第１のゲート電極１１及び第２のゲート電極１２による半導体層１０の電位に対する支配力が向上する。したがって、ショートチャネル効果が抑制され、第１の実施形態のＭＯＳＦＥＴ１００の微細化が可能となる。
【0094】
界面Ｘ１の延長線Ｌ１と、半導体層１０と第１のゲート絶縁層２１の界面Ｘ３との間の距離ｄは、５ｎｍ以上２０ｎｍ以下であることが好ましい。上記下限値を上回ることで、ショートチャネル効果が更に抑制される。また、上記上限値を下回ることで、第１のゲート電極１１と第２のゲート電極１２との間の半導体層１０の幅が十分に確保でき、高いオン電流が実現できる。
【0095】
第１のゲート絶縁層２１及び第２のゲート絶縁層２２のｙ方向の厚さは、３ｎｍ以上１０ｎｍ以下であることが好ましい。上記下限値を上回ることで、第１のゲート絶縁層２１及び第２のゲート絶縁層２２の信頼性が向上する。また、上記上限値を下回ることで、第１のゲート電極１１及び第２のゲート電極１２による半導体層１０の電位に対する支配力が向上する。
【0096】
以上、第１の実施形態によれば、ショートチャネル効果が抑制され、微細化が可能なＭＯＳＦＥＴが実現できる。
【0097】
（第２の実施形態）
第２の実施形態の半導体装置は、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極との間に設けられ、第１の方向に延びる半導体層と、第１のゲート電極と半導体層との間に設けられた第１のゲート絶縁層と、第２のゲート電極と半導体層との間に設けられた第２のゲート絶縁層と、半導体層に接する第１の領域を有し、第１の領域と第１のゲート電極は第１の方向に沿って設けられた第１の絶縁層と、半導体層に接する第２の領域を有し、第２の領域と第２のゲート電極は第１の方向に沿って設けられ、第１の絶縁層との間に半導体層が設けられた第２の絶縁層と、を備え、第１の領域と半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する。第２の実施形態の半導体装置は、第１の領域と半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体装置は、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極との間に設けられ、第１の方向に延びる半導体層と、第１のゲート電極と半導体層との間に設けられた第１のゲート絶縁層と、第２のゲート電極と半導体層との間に設けられた第２のゲート絶縁層と、半導体層に接する第１の領域を有し、第１の領域と第１のゲート電極は第１の方向に沿って設けられた第１の絶縁層と、半導体層に接する第２の領域を有し、第２の領域と第２のゲート電極は第１の方向に沿って設けられ、第１の絶縁層との間に半導体層が設けられた第２の絶縁層と、を備え、第１の領域と半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する。第２の実施形態の半導体装置は、第１の領域と半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
【0098】
第２の実施形態の半導体装置は、ＭＯＳＦＥＴである。第２の実施形態の半導体装置は、チャネル層を挟んで両側にゲート電極が設けられるダブルゲート構造のＭＯＳＦＥＴ２００である。第２の実施形態のＭＯＳＦＥＴ２００は、例えば、３次元ＮＡＮＤフラッシュメモリの選択ゲートトランジスタに適用することが可能である。
【0099】
【0100】
図２０に示すように、第１の領域３１ａと半導体層１０の界面（図２０中のＸ１）の延長線（図２０中のＬ４）は、第１のゲート絶縁層２１の中の部分と交差する。第１のゲート電極１１と第１のゲート絶縁層２１との界面（図２０中のＸ２）が、界面Ｘ１よりもｙ方向に第２のゲート電極１２と反対側にある。また、半導体層１０と第１のゲート絶縁層２１の界面（図２０中のＸ３）は、界面Ｘ１よりもｙ方向に第２のゲート電極１２の側にある。
【0101】
延長線Ｌ４と、半導体層１０と第１のゲート絶縁層２１の界面Ｘ３との間の距離（図２０中のｄ１）は、延長線Ｌ４と、第１のゲート絶縁層２１と第１のゲート電極１１の界面Ｘ２の間の距離（図２０中のｄ２）よりも大きい。
【0102】
第２の実施形態のＭＯＳＦＥＴ２００は、図２０に示すように、第１のゲート絶縁層２１が、界面Ｘ１よりもｙ方向に深い位置に形成されている。言い換えれば、第１のゲート絶縁層２１の端部が、半導体層１０の深い位置に入り込んでいる。この構造により、比較例のＭＯＳＦＥＴ９００に対して、ショートチャネル効果が抑制される。したがって、比較例のＭＯＳＦＥＴ９００よりもゲート長が短くできる。よって、比較例のＭＯＳＦＥＴ９００と比較して、第２の実施形態のＭＯＳＦＥＴ２００は微細化が可能となる。
【0103】
ＭＯＳＦＥＴ２００では、第１のゲート電極１１による半導体層１０の電位に対する支配力が、第１のゲート電極１１の端部近傍で向上する。このため、第１のゲート電極１１の端部近傍のリーク電流パスの出現が抑制される。
【0104】
以上、第２の実施形態によれば、ショートチャネル効果が抑制され、微細化が可能なＭＯＳＦＥＴが実現できる。
【0105】
（第３の実施形態）
第３の実施形態の半導体記憶装置は、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極との間に設けられ、第１の方向に延びる第１の半導体層と、第１のゲート電極と第１の半導体層との間に設けられた第１のゲート絶縁層と、第２のゲート電極と第１の半導体層との間に設けられた第２のゲート絶縁層と、第１の半導体層に接する第１の領域を有し、第１の領域と第１のゲート電極は第１の方向に沿って設けられた第１の絶縁層と、第１の半導体層に接する第２の領域を有し、第２の領域と第２のゲート電極は第１の方向に沿って設けられ、第１の絶縁層との間に第１の半導体層が設けられた第２の絶縁層と、第１のゲート電極との間に第１の領域が設けられた制御電極層と、制御電極層と第１の半導体層との間に設けられた電荷蓄積層と、を備え、第１の領域と第１の半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する。第３の実施形態の半導体記憶装置は、第１の実施形態の半導体装置を備えた半導体記憶装置である点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態の半導体記憶装置は、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極との間に設けられ、第１の方向に延びる第１の半導体層と、第１のゲート電極と第１の半導体層との間に設けられた第１のゲート絶縁層と、第２のゲート電極と第１の半導体層との間に設けられた第２のゲート絶縁層と、第１の半導体層に接する第１の領域を有し、第１の領域と第１のゲート電極は第１の方向に沿って設けられた第１の絶縁層と、第１の半導体層に接する第２の領域を有し、第２の領域と第２のゲート電極は第１の方向に沿って設けられ、第１の絶縁層との間に第１の半導体層が設けられた第２の絶縁層と、第１のゲート電極との間に第１の領域が設けられた制御電極層と、制御電極層と第１の半導体層との間に設けられた電荷蓄積層と、を備え、第１の領域と第１の半導体層の界面の延長線が、第１のゲート電極の中の部分と交差する。第３の実施形態の半導体記憶装置は、第１の実施形態の半導体装置を備えた半導体記憶装置である点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
【0106】
第３の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第３の実施形態の半導体記憶装置は、半導体基板の表面に平行な方向に延びる複数の半導体層が、半導体基板の上に絶縁層を間に挟んで積層される。半導体基板の表面に垂直な方向に延びる制御電極層と半導体層との交差部にメモリセルが形成される。
【0107】
図２１は、第３の実施形態の半導体記憶装置のメモリセルアレイの等価回路図である。第３の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。
【0108】
第３の実施形態のフラッシュメモリ３００のメモリセルアレイは、図２１に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、複数のソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。
【0109】
複数のワード線ＷＬが、互いに離間してｘ方向に配置される。複数のメモリストリングＭＳは、ｘ方向に延びる。複数のビット線ＢＬは、例えば、ｚ方向に延びる。
【0110】
図２１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択ゲートトランジスタＳＳＴ、複数のメモリセルＭＣ、及びドレイン選択ゲートトランジスタＳＤＴを備える。１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルＭＣが選択可能となる。
【0111】
第３の実施形態のフラッシュメモリ３００は、ドレイン選択ゲートトランジスタＳＤＴが第１の実施形態のＭＯＳＦＥＴ１００と同様の構造を備える。
【0112】
なお、図２１では、メモリストリングＭＳが４本の場合、１本のメモリストリングＭＳの中のメモリセルＭＣの数が５個の場合を例示しているが、メモリストリングＭＳやメモリセルＭＣの数は上記の数に限定されるものではない。
【0113】
第３の実施形態のフラッシュメモリ３００は、例えば、図示しない周辺回路を含む。周辺回路は、例えば、ＣＭＯＳ回路で構成され、メモリセルアレイの動作を制御する機能を備える。
【0114】
図２２、図２３、図２４、及び図２５は、第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２２、図２３、図２４、及び図２５は、図２１のメモリセルアレイの中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルとドレイン選択ゲートトランジスタＳＤＴの断面を含む。
【0115】
【0116】
図２２は、メモリセルアレイのｘｙ断面図である。図２３は、メモリセルアレイのｘｚ断面図である。図２４は、メモリセルアレイのｙｚ断面図である。図２５は、メモリセルアレイのｙｚ断面図である。図２２及び図２４中、破線で囲まれた領域が、１個のメモリセルである。
【0117】
以下、ｘ方向は、第１の方向の一例である。ｙ方向は、第２の方向の一例である。ｚ方向は、第３の方向の一例である。なお、本明細書中、単に、ｘ方向という場合、正のｘ方向及び負のｘ方向の両方向を含む。ｙ方向及びｚ方向についても、ｘ方向の場合と同様である。
【0118】
フラッシュメモリ３００は、半導体基板７０、基板絶縁層７２、分離絶縁層７４、チャネル層８０ａｘ、チャネル層８０ａｙ、チャネル層８０ｂｘ、チャネル層８０ｂｙ、チャネル層８０ｃｘ、チャネル層８０ｃｙ、第１の選択ゲート電極８１ａ、第１の選択ゲート電極８１ｂ、第２の選択ゲート電極８２ａ、第２の選択ゲート電極８２ｂ、第３の選択ゲート電極８３ａ、第３の選択ゲート電極８３ｂ、第４の選択ゲート電極８４ａ、第４の選択ゲート電極８４ｂ、第５の選択ゲート電極８５ａ、第５の選択ゲート電極８５ｂ、第６の選択ゲート電極８６ａ、第６の選択ゲート電極８６ｂ、第１の選択ゲート絶縁層９１ａ、第１の選択ゲート絶縁層９１ｂ、第２の選択ゲート絶縁層９２ａ、第２の選択ゲート絶縁層９２ｂ、第３の選択ゲート絶縁層９３ａ、第３の選択ゲート絶縁層９３ｂ、第４の選択ゲート絶縁層９４ａ、第４の選択ゲート絶縁層９４ｂ、第５の選択ゲート絶縁層９５ａ、第５の選択ゲート絶縁層９５ｂ、第６の選択ゲート絶縁層９６ａ、第６の選択ゲート絶縁層９６ｂ、電荷蓄積層９８、第１の層間絶縁層９９ａ、第２の層間絶縁層９９ｂ、第３の層間絶縁層９９ｃ、ワード線ＷＬ、第１のビット線ＢＬ１、第２のビット線ＢＬ２を備える。
【0119】
チャネル層８０ａｘは、第１の半導体層の一例である。チャネル層８０ａｙは、第２の半導体層の一例である。第１の選択ゲート電極８１ａは、第１のゲート電極の一例である。第１の選択ゲート電極８１ｂは、第２のゲート電極の一例である。第２の選択ゲート電極８２ａは、第３のゲート電極の一例である。第２の選択ゲート電極８２ｂは、第４のゲート電極の一例である。第１の選択ゲート絶縁層９１ａは、第１のゲート絶縁層の一例である。第１の選択ゲート絶縁層９１ｂは、第２のゲート絶縁層の一例である。第２の選択ゲート絶縁層９２ａは、第３のゲート絶縁層の一例である。第２の選択ゲート絶縁層９２ｂは、第４のゲート絶縁層の一例である。第１の層間絶縁層９９ａは、第１の絶縁層の一例である。第２の層間絶縁層９９ｂは、第２の絶縁層の一例である。ワード線ＷＬは、制御電極層の一例である。第１のビット線ＢＬ１は、第１の導電層の一例である。第２のビット線ＢＬ２は、第２の導電層の一例である。
【0120】
以下、説明を簡便にするために、チャネル層８０ａｘ、チャネル層８０ａｙ、チャネル層８０ｂｘ、チャネル層８０ｂｙ、チャネル層８０ｃｘ、及びチャネル層８０ｃｙを総称して、単に、チャネル層８０と称する場合がある。
【0121】
半導体基板７０は、例えば、単結晶シリコンである。半導体基板７０は、例えば、シリコン基板である。半導体基板７０は、ｘ方向及びｙ方向に平行な表面を有する。半導体基板７０の表面に垂直な方向は、ｚ方向である。
【0122】
基板絶縁層７２は、半導体基板７０の上に設けられる。基板絶縁層７２は、例えば、酸化物、窒化物、又は酸窒化物である。基板絶縁層７２は、例えば、酸化シリコンを含む。基板絶縁層７２は、例えば、酸化シリコン層である。
【0123】
分離絶縁層７４と、チャネル層８０は、基板絶縁層７２の上に交互に積層される。
【0124】
分離絶縁層７４は、例えば、酸化物、窒化物、又は酸窒化物である。層間絶縁層１６は、例えば、酸化シリコンを含む。分離絶縁層７４は、例えば、酸化シリコン層である。分離絶縁層７４は、隣り合うチャネル層８０を電気的に分離する機能を有する。
【0125】
チャネル層８０は、ｘ方向に延びる。チャネル層８０は、メモリセルＭＣのトランジスタのチャネルとして機能する。また、チャネル層８０は、ドレイン選択ゲートトランジスタＳＤＴのチャネルとして機能する。
【0126】
チャネル層８０は、例えば、多結晶の半導体である。チャネル層８０は、例えば、多結晶シリコンを含む。チャネル層８０は、例えば、多結晶シリコン層である。
【0127】
チャネル層８０は、例えば、ｐ型不純物を含むｐ型の多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。チャネル層８０のｐ型不純部物濃度は、例えば、１×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
【0128】
ワード線ＷＬは、半導体基板７０の表面に垂直なｚ方向に延びる。ワード線ＷＬは、メモリセルＭＣのトランジスタの制御電極層として機能する。
【0129】
ワード線ＷＬは、柱状の導電体である。ワード線ＷＬは、例えば、金属である。ワード線ＷＬは、例えば、タングステン（Ｗ）を含む。ワード線ＷＬは、例えば、タングステン層である。
【0130】
第１の層間絶縁層９９ａ、第２の層間絶縁層９９ｂ、及び第３の層間絶縁層９９ｃは、チャネル層８０の間に設けられる。第１の層間絶縁層９９ａ、第２の層間絶縁層９９ｂ、及び第３の層間絶縁層９９ｃは、ワード線ＷＬの間に設けられる。
【0131】
第１の層間絶縁層９９ａ、第２の層間絶縁層９９ｂ、及び第３の層間絶縁層９９ｃは、例えば、酸化物、窒化物、又は酸窒化物である。第１の層間絶縁層９９ａ、第２の層間絶縁層９９ｂ、及び第３の層間絶縁層９９ｃは、例えば、酸化シリコンを含む。第１の層間絶縁層９９ａ、第２の層間絶縁層９９ｂ、及び第３の層間絶縁層９９ｃは、例えば、酸化シリコン層である。
【0132】
電荷蓄積層９８は、ワード線ＷＬとチャネル層８０との間に設けられる。
【0133】
電荷蓄積層９８は、電荷を蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層９８に蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。電荷蓄積層９８に蓄積される電荷の量が多くなると、閾値電圧の変化量が大きくなる。
【0134】
例えば、メモリセルトランジスタの閾値電圧が変化することで、メモリセルトランジスタがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【0135】
電荷蓄積層９８は、例えば、トンネル絶縁膜、電荷蓄積膜、及びブロック絶縁膜の積層構造を有する。トンネル絶縁膜は、例えば、酸化シリコン膜である。電荷蓄積膜は、例えば、多結晶シリコン膜である。ブロック絶縁膜は、例えば、酸化シリコン膜である。
【0136】
第１の選択ゲート電極８１ａ、第１の選択ゲート電極８１ｂ、第２の選択ゲート電極８２ａ、第２の選択ゲート電極８２ｂ、第３の選択ゲート電極８３ａ、第３の選択ゲート電極８３ｂ、第４の選択ゲート電極８４ａ、第４の選択ゲート電極８４ｂ、第５の選択ゲート電極８５ａ、第５の選択ゲート電極８５ｂ、第６の選択ゲート電極８６ａ、及び、第６の選択ゲート電極８６ｂは、導電体である。
【0137】
第１の選択ゲート電極８１ａ、第１の選択ゲート電極８１ｂ、第２の選択ゲート電極８２ａ、第２の選択ゲート電極８２ｂ、第３の選択ゲート電極８３ａ、第３の選択ゲート電極８３ｂ、第４の選択ゲート電極８４ａ、第４の選択ゲート電極８４ｂ、第５の選択ゲート電極８５ａ、第５の選択ゲート電極８５ｂ、第６の選択ゲート電極８６ａ、及び、第６の選択ゲート電極８６ｂは、ドレイン選択ゲートトランジスタＳＤＴのゲート電極として機能する。
【0138】
第１の選択ゲート絶縁層９１ａ、第１の選択ゲート絶縁層９１ｂ、第２の選択ゲート絶縁層９２ａ、第２の選択ゲート絶縁層９２ｂ、第３の選択ゲート絶縁層９３ａ、第３の選択ゲート絶縁層９３ｂ、第４の選択ゲート絶縁層９４ａ、第４の選択ゲート絶縁層９４ｂ、第５の選択ゲート絶縁層９５ａ、第５の選択ゲート絶縁層９５ｂ、第６の選択ゲート絶縁層９６ａ、第６の選択ゲート絶縁層９６ｂは、ドレイン選択ゲートトランジスタＳＤＴのゲート絶縁層として機能する。
【0139】
第１の選択ゲート電極８１ａ及び第１の選択ゲート電極８１ｂは、導電体である。第１の選択ゲート電極８１ａ及び第１の選択ゲート電極８１ｂは、第１のドレイン選択ゲートトランジスタＳＤＴ１のゲート電極として機能する。
【0140】
第１の選択ゲート電極８１ａ及び第１の選択ゲート電極８１ｂは、例えば、多結晶シリコンを含む。第１の選択ゲート電極８１ａ及び第１の選択ゲート電極８１ｂは、例えば、ｐ型不純物を含むｐ型の多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。第１の選択ゲート電極８１ａ及び第１の選択ゲート電極８１ｂは、例えば、ｎ型不純物を含むｎ型の多結晶シリコンである。ｎ型不純物は、例えば、ヒ素（Ａｓ）又はリン（Ｐ）である。
【0141】
第１の選択ゲート電極８１ａ及び第１の選択ゲート電極８１ｂは、電気的に接続される。
【0142】
チャネル層８０ａｘは、第１の選択ゲート電極８１ａと第１の選択ゲート電極８１ｂとの間に設けられる。
【0143】
第１の選択ゲート絶縁層９１ａは、第１の選択ゲート電極８１ａとチャネル層８０ａｘとの間に設けられる。第１の選択ゲート絶縁層９１ｂは、第１の選択ゲート電極８１ｂとチャネル層８０ａｘとの間に設けられる。
【0144】
第１の層間絶縁層９９ａは、第１の領域９９ａｘを有する。第１の領域９９ａｘと第１の選択ゲート電極８１ａは、ｘ方向に沿って設けられる。第１の領域９９ａｘは、第１の選択ゲート電極８１ａのｘ方向に設けられる。第１の領域９９ａｘは、チャネル層８０ａｘに接する。
【0145】
第２の層間絶縁層９９ｂは、第２の領域９９ｂｘを有する。第２の領域９９ｂｘと第１の選択ゲート電極８１ｂは、ｘ方向に沿って設けられる。第２の領域９９ｂｘは、第１の選択ゲート電極８１ｂのｘ方向に設けられる。第２の領域９９ｂｘは、チャネル層８０ａｘに接する。第１の領域９９ａｘと第２の第２の領域９９ｂｘとの間にチャネル層８０ａｘが設けられる。
【0146】
ワード線ＷＬの一つが、第１の選択ゲート電極８１ａのｘ方向に設けられる。ワード線ＷＬと第１の選択ゲート電極８１ａとの間に、第１の層間絶縁層９９ａが設けられる。ワード線ＷＬの一つとチャネル層８０ａｘとの間に、電荷蓄積層９８が設けられる。
【0147】
第１のビット線ＢＬ１は、第１の選択ゲート絶縁層９１ａと第１の選択ゲート絶縁層９１ｂとの間に設けられる。第１のビット線ＢＬ１は、チャネル層８０ａｘに電気的に接続される。第１のビット線ＢＬ１は、ｚ方向に延びる。
【0148】
第２の選択ゲート電極８２ａ及び第２の選択ゲート電極８２ｂは、導電体である。第２の選択ゲート電極８２ａ及び第２の選択ゲート電極８２ｂは、第２のドレイン選択ゲートトランジスタＳＤＴ２のゲート電極として機能する。
【0149】
第２の選択ゲート電極８２ａ及び第２の選択ゲート電極８２ｂは、例えば、多結晶シリコンを含む。第２の選択ゲート電極８２ａ及び第２の選択ゲート電極８２ｂは、例えば、ｐ型不純物を含むｐ型の多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。第２の選択ゲート電極８２ａ及び第２の選択ゲート電極８２ｂは、例えば、ｎ型不純物を含むｎ型の多結晶シリコンである。ｎ型不純物は、例えば、ヒ素（Ａｓ）又はリン（Ｐ）である。
【0150】
第２の選択ゲート電極８２ａ及び第２の選択ゲート電極８２ｂは、電気的に接続される。
【0151】
チャネル層８０ａｙは、第２の選択ゲート電極８２ａと第２の選択ゲート電極８２ｂとの間に設けられる。チャネル層８０ａｙは、ｘ方向に延びる。チャネル層８０ａｙとチャネル層８０ａｘとの間に、第２の層間絶縁層９９ｂが設けられる。
【0152】
第２の選択ゲート絶縁層９２ａは、第２の選択ゲート電極８２ａとチャネル層８０ａｙとの間に設けられる。第２の選択ゲート絶縁層９２ｂは、第２の選択ゲート電極８２ｂとチャネル層８０ａｙとの間に設けられる。
【0153】
第２の層間絶縁層９９ｂは、第３の領域９９ｂｙを有する。第３の領域９９ｂｙと第２の選択ゲート電極８２ａは第１の方向に沿って設けられる。第３の領域９９ｂｙは、第２の選択ゲート電極８２ａのｘ方向に設けられる。第３の領域９９ｂｙは、チャネル層８０ａｙに接する。
【0154】
第３の層間絶縁層９９ｃの一部は、第２の選択ゲート電極８２ｂのｘ方向に設けられる。第３の層間絶縁層９９ｃの一部は、チャネル層８０ａｙに接する。第３の領域９９ｂｙと第３の層間絶縁層９９ｃの一部との間にチャネル層８０ａｙが設けられる。
【0155】
ワード線ＷＬの一つが、第２の選択ゲート電極８２ａのｘ方向に設けられる。ワード線ＷＬと第２の選択ゲート電極８２ａとの間に、第２の層間絶縁層９９ｂが設けられる。ワード線ＷＬの一つとチャネル層８０ａｙとの間に、電荷蓄積層９８が設けられる。
【0156】
第２のビット線ＢＬ２は、第２の選択ゲート絶縁層９２ａと第２の選択ゲート絶縁層９２ｂとの間に設けられる。第２のビット線ＢＬ２は、チャネル層８０ａｙに電気的に接続される。第２のビット線ＢＬ２は、ｚ方向に延びる。
【0157】
第１のビット線ＢＬ１と第１の選択ゲート電極８１ａの第１の領域９９ａｘの側の端部とのｘ方向の距離（図２２中のＬｇ１）は、第２のビット線ＢＬ２と第２の選択ゲート電極８２ａの第３の領域９９ｂｙの側の端部とのｘ方向の距離（図２２中のＬｇ２）よりも小さい。言い換えれば、第１の選択ゲート電極８１ａ及び第１の選択ゲート電極８１ｂで制御される第１のドレイン選択ゲートトランジスタＳＤＴ１のゲート長Ｌｇ１は、第２の選択ゲート電極８２ａ及び第２の選択ゲート電極８２ｂで制御される第２のドレイン選択ゲートトランジスタＳＤＴ２のゲート長Ｌｇ２よりも短い。
【0158】
【0159】
図２６に示すように、第１の層間絶縁層９９ａの第１の領域９９ａｘとチャネル層８０ａｘの界面（図２６中のＸ１）の延長線（図２６中のＬｘ）は、第１の選択ゲート電極８１ａの中の部分と交差する。言い換えれば、第１の選択ゲート電極８１ａと第１の選択ゲート絶縁層９１ａの界面（図２６中のＸ２）が、界面Ｘ１よりもｙ方向に第１の選択ゲート電極８１ｂの側にある。
【0160】
【0161】
第１の選択ゲート電極８１ａは、第１の層間絶縁層９９ａの側の端部のチャネル層８０ａｘの側に、ｘ方向に延びる突起部８１ａｘを有する。突起部８１ａｘは、界面Ｘ１の延長線Ｌｘよりもｙ方向に第１の選択ゲート電極８１ｂの側にある。
【0162】
第１のドレイン選択ゲートトランジスタＳＤＴ１及び第２のドレイン選択ゲートトランジスタＳＤＴ２は、第１の実施形態のＭＯＳＦＥＴ１００と同様の構成を有する。このため、第１のドレイン選択ゲートトランジスタＳＤＴ１及び第２のドレイン選択ゲートトランジスタＳＤＴ２は、ショートチャネル効果が抑制される。したがって、ゲート長の異なる第１のドレイン選択ゲートトランジスタＳＤＴ１と第２のドレイン選択ゲートトランジスタＳＤＴ２の閾値電圧に差が生じることが抑制できる。よって、フラッシュメモリ１００の動作が安定する。
【0163】
また、ショートチャネル効果が抑制されることで、ドレイン選択ゲートトランジスタＳＤＴのゲート長を短くできる。したがって、ドレイン選択ゲートトランジスタＳＤＴの微細化が可能となる。ドレイン選択ゲートトランジスタＳＤＴの微細化が可能となることで、フラッシュメモリ１００の微細化が可能となる。
【0164】
以上、第３の実施形態によれば、ショートチャネル効果が抑制され、動作が安定し、微細化が可能なフラッシュメモリが実現できる。
【0165】
第３の実施形態では、ドレイン選択ゲートトランジスタＳＤＴに第１の実施形態のＭＯＳＦＥＴ１００と同様の構成を適用する場合を例に説明したが、ソース選択ゲートトランジスタＳＳＴに第１の実施形態のＭＯＳＦＥＴ１００と同様の構成を適用することも可能である。
【0166】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0167】
１０ 半導体層
１１ 第１のゲート電極
１１ａ 突起部
１２ 第２のゲート電極
１３ 第３のゲート電極
２１ 第１のゲート絶縁層
２２ 第２のゲート絶縁層
２３ 第３のゲート絶縁層
２６ ソース電極（第２の電極）
２８ ドレイン電極（第１の電極）
３１ 第１の層間絶縁層（第１の絶縁層）
３１ａ 第１の領域
３２ 第２の層間絶縁層（第２の絶縁層）
３２ａ 第２の領域
７０ 半導体基板
８０ａｘ チャネル層（第１の半導体層）
８０ａｙ チャネル層（第２の半導体層）
８１ａ 第１の選択ゲート電極（第１のゲート電極）
８１ａｘ 突起部
８１ｂ 第１の選択ゲート電極（第２のゲート電極）
８２ａ 第２の選択ゲート電極（第３のゲート電極）
８２ｂ 第２の選択ゲート電極（第４のゲート電極）
９１ａ 第１の選択ゲート絶縁層（第１のゲート絶縁層）
９１ｂ 第１の選択ゲート絶縁層（第２のゲート絶縁層）
９２ａ 第２の選択ゲート絶縁層（第３のゲート絶縁層）
９２ｂ 第２の選択ゲート絶縁層（第４のゲート絶縁層）
９８ 電荷蓄積層
９９ａ 第１の層間絶縁層（第１の絶縁層）
９９ａｘ 第１の領域
９９ｂ 第２の層間絶縁層（第２の絶縁層）
９９ｂｘ 第２の領域
９９ｂｙ 第３の領域
ＢＬ１ 第１のビット線（第１の導電層）
ＢＬ２ 第２のビット線（第２の導電層）
Ｌ１ 延長線
Ｌ２ 延長線
Ｌｘ 延長線
ＷＬ ワード線（制御電極層）
１００ ＭＯＳＦＥＴ（半導体装置）
３００ フラッシュメモリ（半導体記憶装置）
１１ 第１のゲート電極
１１ａ 突起部
１２ 第２のゲート電極
１３ 第３のゲート電極
２１ 第１のゲート絶縁層
２２ 第２のゲート絶縁層
２３ 第３のゲート絶縁層
２６ ソース電極（第２の電極）
２８ ドレイン電極（第１の電極）
３１ 第１の層間絶縁層（第１の絶縁層）
３１ａ 第１の領域
３２ 第２の層間絶縁層（第２の絶縁層）
３２ａ 第２の領域
７０ 半導体基板
８０ａｘ チャネル層（第１の半導体層）
８０ａｙ チャネル層（第２の半導体層）
８１ａ 第１の選択ゲート電極（第１のゲート電極）
８１ａｘ 突起部
８１ｂ 第１の選択ゲート電極（第２のゲート電極）
８２ａ 第２の選択ゲート電極（第３のゲート電極）
８２ｂ 第２の選択ゲート電極（第４のゲート電極）
９１ａ 第１の選択ゲート絶縁層（第１のゲート絶縁層）
９１ｂ 第１の選択ゲート絶縁層（第２のゲート絶縁層）
９２ａ 第２の選択ゲート絶縁層（第３のゲート絶縁層）
９２ｂ 第２の選択ゲート絶縁層（第４のゲート絶縁層）
９８ 電荷蓄積層
９９ａ 第１の層間絶縁層（第１の絶縁層）
９９ａｘ 第１の領域
９９ｂ 第２の層間絶縁層（第２の絶縁層）
９９ｂｘ 第２の領域
９９ｂｙ 第３の領域
ＢＬ１ 第１のビット線（第１の導電層）
ＢＬ２ 第２のビット線（第２の導電層）
Ｌ１ 延長線
Ｌ２ 延長線
Ｌｘ 延長線
ＷＬ ワード線（制御電極層）
１００ ＭＯＳＦＥＴ（半導体装置）
３００ フラッシュメモリ（半導体記憶装置）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】