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特開2022-52081半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022052081

(43)【公開日】2022-04-04

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

H01L 21/8239 20060101AFI20220328BHJP

G11C 13/00 20060101ALI20220328BHJP

H01L 45/00 20060101ALI20220328BHJP

H01L 29/786 20060101ALI20220328BHJP

H01L 27/11597 20170101ALI20220328BHJP

【ＦＩ】

H01L27/105 448

G11C13/00 270E

H01L45/00 A

H01L29/78 613B

H01L29/78 616V

H01L29/78 626A

H01L27/105 449

H01L27/11597

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2020158255

(22)【出願日】2020-09-23

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】特許業務法人サクラ国際特許事務所

(72)【発明者】

【氏名】鎌田善己

(72)【発明者】

【氏名】諸田美砂子

(72)【発明者】

【氏名】野村幸寛

(72)【発明者】

【氏名】浅尾吉昭

【テーマコード（参考）】

5F083

5F110

【Ｆターム（参考）】

5F083FR05

5F083FZ10

5F083GA10

5F083JA02

5F083JA35

5F083JA38

5F083JA39

5F083JA56

5F083JA60

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F110BB05

5F110CC09

5F110EE04

5F110FF02

5F110FF27

5F110FF29

5F110GG02

5F110GG13

5F110GG22

5F110GG23

5F110GG42

5F110GG44

5F110HK05

5F110HK09

5F110HK14

5F110HK25

5F110HK40

5F110NN02

5F110NN23

(57)【要約】

【課題】メモリセルの動作不良を抑制する
【解決手段】半導体記憶装置は、第１方向に交互に積層された配線層および絶縁層を含む積層体と、第１方向と交差する第２方向において絶縁層に重畳する第１領域と、第２方向において配線層に重畳する第２領域と、を含む半導体層と、配線層と第２領域との間に設けられた絶縁領域と、第２領域の配線層と反対側に設けられたメモリ領域と、を具備する。配線層は、第２方向において絶縁層よりも第１領域から離れている。第２領域は、第１方向において複数の絶縁層の間に設けられるとともに第２方向において第１領域よりも配線層に向かって突出する部分を有する。メモリ領域の第２領域と反対側の面は、第２方向において第１領域よりも配線層に近い。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１方向に交互に積層された配線層および絶縁層を含む積層体と、
前記第１方向と交差する第２方向において前記絶縁層に重畳する第１領域と、前記第２方向において前記配線層に重畳する第２領域と、を含む半導体層と、
前記配線層と前記第２領域との間に設けられた絶縁領域と、
前記第２領域の前記配線層と反対側に設けられたメモリ領域と、を具備し、
前記配線層は、前記第２方向において前記絶縁層よりも前記第１領域から離れており、
前記第２領域は、前記第１方向において複数の前記絶縁層の間に設けられるとともに前記第２方向において前記第１領域よりも前記配線層に向かって突出する部分を有し、
前記メモリ領域の前記第２領域と反対側の面は、前記第２方向において前記第１領域よりも前記配線層に近い、
半導体記憶装置。

【請求項2】

前記メモリ領域の前記第２領域と反対側の面に接する第２の絶縁層をさらに具備する、請求項１に記載の半導体記憶装置。

【請求項3】

第１方向に交互に積層された配線層および絶縁層を含む積層体と、
前記第１方向と交差する第２方向において前記絶縁層に重畳する第１領域と、前記第２方向において前記配線層に重畳する第２領域と、を含む半導体層と、
前記配線層と前記第２領域との間に設けられた絶縁領域と、
前記第２領域の前記配線層と反対側に設けられたメモリ領域と、を具備し、
前記絶縁層は、前記第２方向において前記配線層よりも前記第２領域から離れており、
前記第１領域は、前記第１方向において複数の前記配線層の間に設けられるとともに前記第２方向において前記第２領域よりも前記絶縁層に向かって突出する部分を有する、
半導体記憶装置。

【請求項4】

第１方向に交互に積層された配線層および絶縁層を含む積層体と、
前記第１方向と交差する第２方向において前記絶縁層に重畳する第１領域と、前記第２方向において前記配線層に重畳する第２領域と、を含む半導体層と、
前記絶縁層と前記第１領域との間に設けられ、誘電率がシリコン酸化物よりも高い第１の絶縁領域と、
前記配線層と前記第２領域との間に設けられた第２の絶縁領域と、
前記第２領域の前記配線層と反対側に設けられたメモリ領域と、を具備し、
前記絶縁層は、前記第２方向において前記配線層よりも前記第２領域から離れており、
前記第１の絶縁領域は、前記第１方向において複数の前記配線層の間に設けられた、
半導体記憶装置。

【請求項5】

【請求項6】

前記中間領域は、ピンホールまたは導電性パスを有する、請求項５に記載の半導体記憶装置。

【請求項7】

前記第１領域は、シリサイド、または不純物をドープしたシリコンを含む、請求項１ないし請求項６のいずれか一項に記載の半導体記憶装置。

【請求項8】

前記メモリ領域は、可変抵抗層または可変容量層を含む、請求項１ないし請求項７のいずれか一項に記載の半導体記憶装置。

【請求項9】

第１方向に交互に積層された配線層および絶縁層を含む積層体と、
前記第１方向と交差する第２方向において前記絶縁層に重畳する第１領域と、前記第２方向において前記配線層に重畳する第２領域と、を含む半導体層と、
前記配線層と前記第２領域との間に設けられた絶縁領域と、
前記第１領域の前記絶縁層と反対側および前記第２領域の前記配線層と反対側に設けられたメモリ領域と、を具備し、
前記配線層は、前記第２方向において前記絶縁層よりも前記第１領域から離れており、
前記第２領域は、前記第１方向において複数の前記絶縁層の間に設けられるとともに前記第２方向において前記第１領域よりも前記配線層に向かって突出する部分を有し、
前記メモリ領域は、前記第１領域に接する、
半導体記憶装置。

【請求項10】

第１方向に交互に積層された配線層および絶縁層を含む積層体と、
前記第１方向と交差する第２方向において前記絶縁層に重畳し、シリコンおよびゲルマニウムからなる群より選ばれる少なくとも一つの元素と、タングステン、レニウム、および鉛からなる群より選ばれる少なくとも一つの元素とを含む化合物領域と、
前記第２方向において前記配線層に重畳する半導体領域と、
前記配線層と前記半導体領域との間に設けられた絶縁領域と、
前記化合物領域の前記絶縁層と反対側および前記半導体領域の前記配線層と反対側に設けられ、前記化合物領域に接し、アンチモンおよびテルルを含むメモリ領域と、を具備し、
前記配線層は、前記第２方向において前記絶縁層よりも前記化合物領域から離れており、
前記半導体領域は、前記第１方向において複数の前記絶縁層の間に設けられるとともに前記第２方向において前記化合物領域よりも前記配線層に向かって突出する部分を有する、
半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

ビット線、ワード線、およびこれらに接続されるメモリセルを有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５７２２１８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

発明が解決しようとする課題の一つは、メモリセルの動作不良を抑制することである。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、第１方向に交互に積層された配線層および絶縁層を含む積層体と、第１方向と交差する第２方向において絶縁層に重畳する第１領域と、第２方向において配線層に重畳する第２領域と、を含む半導体層と、配線層と第２領域との間に設けられた絶縁領域と、第２領域の配線層と反対側に設けられたメモリ領域と、を具備する。配線層は、第２方向において絶縁層よりも第１領域から離れている。第２領域は、第１方向において複数の絶縁層の間に設けられるとともに第２方向において第１領域よりも配線層に向かって突出する部分を有する。メモリ領域の第２領域と反対側の面は、第２方向において第１領域よりも配線層に近い。

【図面の簡単な説明】

【0006】

【図1】メモリの構成例を示すブロック図である。

【図2】メモリセルアレイ１００の回路構成を示す回路図である。

【図3】ＮＡＮＤストリングＮＳの第１の構造例を説明するための断面模式図である。

【図4】図３の線分Ａ－Ｂにおける断面模式図である。

【図5】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図6】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である

【図7】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である

【図8】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図9】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図10】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図11】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図12】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図13】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図14】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図15】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図16】図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である

【図17】メモリセルの他の構造例を示す断面模式図である

【図18】メモリセルの他の構造例を示す断面模式図である。

【図19】メモリセルの他の構造例を示す断面模式図である。

【図20】メモリセルの他の構造例を示す断面模式図である。

【図21】メモリセルの他の構造例を示す断面模式図である。

【図22】メモリセルの他の構造例を示す断面模式図である。

【図23】ワード線ＷＬの非選択時におけるメモリセルの電流経路を示す模式図である。

【図24】ワード線ＷＬの選択時におけるメモリセルの電流経路を示す模式図である。

【図25】メモリセルの他の構造例を示す断面模式図である。

【図26】メモリセルの他の構造例を示す断面模式図である。

【図27】ＮＡＮＤストリングＮＳの第２の構造例を説明するための断面模式図である。

【図28】図２７の線分Ｃ－Ｄにおける断面模式図である

【図29】図２７に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である

【図30】図２７に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図31】図２７に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図32】図２７に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図33】図２７に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図34】図２７に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図35】図２７に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図36】図２７に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図37】メモリセルの他の構造例を示す断面模式図である。

【図38】メモリセルの他の構造例を示す断面模式図である

【図39】ＮＡＮＤストリングＮＳの第３の構造例を示す断面模式図である

【図40】図３９の線分Ｅ－Ｆにおける断面模式図である。

【図41】図３９に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図42】図３９に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図43】図３９に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図44】図３９に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図45】メモリセルの他の構造例を示す断面模式図である。

【図46】ＮＡＮＤストリングＮＳの第４の構造例を示す断面模式図である。

【図47】図４６の線分Ｇ－Ｈにおける断面模式図である。

【図48】図４６に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である

【図49】図４６に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である

【図50】図４６に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図51】図４６に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図である。

【図52】第４の構造例におけるメモリセルの動作例を説明するための模式図である。

【図53】メモリセルの他の構造例を示す断面模式図である。

【発明を実施するための形態】

【0007】

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

【0008】

本明細書において「接続する」とは、特に指定する場合を除き、物理的に接続することだけでなく、電気的に接続することも含む。

【0009】

本実施形態の半導体記憶装置の構成例について説明する。図１は、メモリの構成例を示すブロック図である。メモリは、メモリセルアレイ１００と、コマンドレジスタ１０１と、アドレスレジスタ１０２と、シーケンサ１０３と、ドライバ１０４と、ローデコーダ１０５と、センスアンプ１０６と、を含む。

【0010】

メモリセルアレイ１００は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の自然数である））を含む。ブロックＢＬＫは、データを記憶する複数のメモリセルの集合である。

【0011】

コマンドレジスタ１０１は、メモリコントローラから受信したコマンド信号ＣＭＤを保持する。コマンド信号ＣＭＤは、例えば、シーケンサ１０３に読み出し動作、書き込み動作、および消去動作を実行させる命令データを含む。

【0012】

アドレスレジスタ１０２は、メモリコントローラから受信したアドレス信号ＡＤＤを保持する。アドレス信号ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線ＷＬ、およびビット線ＢＬの選択に用いられる。

【0013】

シーケンサ１０３は、メモリの動作を制御する。シーケンサ１０３は、例えばコマンドレジスタ１０１に保持されたコマンド信号ＣＭＤに基づいてドライバ１０４、ローデコーダ１０５、およびセンスアンプ１０６等を制御して、読み出し動作、書き込み動作、および消去動作等の動作を実行する。

【0014】

ドライバ１０４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。ドライバ１０４は、例えばＤＡコンバータを含む。そして、ドライバ１０４は、例えば、アドレスレジスタ１０２に保持されたページアドレスＰＡに基づいて、選択されたワード線ＷＬに対応する信号線に、生成した電圧を印加する。

【0015】

ローデコーダ１０５は、アドレスレジスタ１０２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１００内の１つのブロックＢＬＫを選択する。そして、ローデコーダ１０５は、例えば、選択されたワード線ＷＬに対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。

【0016】

センスアンプ１０６は、書き込み動作において、メモリコントローラから受信した書き込みデータＤＡＴに応じて、各ビット線ＢＬに所望の電圧を印加する。また、センスアンプ１０６は、読み出し動作において、ビット線ＢＬの電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラに転送する。

【0017】

メモリとメモリコントローラとの間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、メモリとメモリコントローラとの間の通信は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏを使用する。

【0018】

コマンドラッチイネーブル信号ＣＬＥは、メモリが受信した入出力信号Ｉ／Ｏがコマンド信号ＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス信号ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力をメモリに命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力をメモリに命令する信号である。

【0019】

レディビジー信号ＲＢｎは、メモリがメモリコントローラからの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラに通知する信号である。

【0020】

入出力信号Ｉ／Ｏは、例えば、８ビット幅の信号であり、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、書き込みデータ信号ＤＡＴ等の信号を含むことができる。

【0021】

以上で説明したメモリおよびメモリコントローラは、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置の例は、例えばＳＤカードのようなメモリカードや、ソリッドステートドライブ（ＳＳＤ）を含む。

【0022】

次に、メモリセルアレイ１００の回路構成例について説明する。図２は、メモリセルアレイ１００の回路構成を示す回路図である。図２は、ブロックＢＬＫ０を例示するが、他のブロックＢＬＫの構成も同じである。

【0023】

ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図２は、３つのストリングユニットＳＵ（ＳＵ０～ＳＵ２）を図示しているが、ストリングユニットＳＵの数は、特に限定されない。

【0024】

各ＮＡＮＤストリングＮＳは、複数のビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の自然数である））の一つに接続される。各ＮＡＮＤストリングＮＳは、スイッチトランジスタＳＷと、可変抵抗Ｒと、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を含む。スイッチトランジスタＳＷおよび可変抵抗Ｒは、一つのメモリセルＭＣを構成する。各ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルを有する。このようなメモリセルを含むメモリをチェイン型メモリともいう。

【0025】

スイッチトランジスタＳＷのゲートは、対応するワード線ＷＬに接続される。複数のスイッチトランジスタＳＷの一つのソースおよびドレインの一方は、複数のスイッチトランジスタＳＷの他の一つのソースおよびドレインの他方に接続される。図２は、複数のスイッチトランジスタＳＷ（ＳＷ０～ＳＷ（Ｍ－１）（Ｍは２以上の自然数））を図示するが、スイッチトランジスタＳＷの数は、特に限定されない。

【0026】

可変抵抗Ｒは、スイッチトランジスタＳＷに並列に接続される。可変抵抗Ｒは、例えば相変化メモリ（ＰＣＭ）、界面相変化メモリ（ｉＰＣＭ）、抵抗変化メモリ（ＲｅＲＡＭ）、導電性ブリッジメモリ（ＣＢＲＡＭ）、または強誘電体メモリ（ＦｅＲＡＭ）のメモリ層（メモリ領域）を有する。これらのメモリ層は、閾値電圧を超える電圧の印加により電気抵抗や電気容量が変化する。図２は、複数の可変抵抗Ｒ（Ｒ０～Ｒ（Ｍ－１）（Ｍは２以上の自然数））を図示するが、可変抵抗Ｒの数は、特に限定されない。

【0027】

選択されたワード線ＷＬに接続されたスイッチトランジスタＳＷをオフ状態にすることにより可変抵抗Ｒに電圧を印加して電気抵抗や電気容量が変化させる。これによりメモリセルにデータを記憶させる。

【0028】

選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用
される。選択トランジスタＳＴ１の数は、特に限定されない。

【0029】

選択トランジスタＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ２の数は、特に限定されない。

【0030】

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたスイッチトランジスタＳＷの一端に接続される。直列に接続されたスイッチトランジスタＳＷの他端は、選択トランジスタＳＴ２のドレインに接続される。

【0031】

同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。各ストリングユニットＳＵの選択トランジスタＳＴ１のゲートは、それぞれ対応する選択ゲート線ＳＧＤに接続される。スイッチトランジスタＳＷのゲートは、それぞれ対応するワード線ＷＬに接続される。選択トランジスタＳＴ２のゲートは、対応する選択ゲート線ＳＧＳに接続される。

【0032】

同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で接続される。

【0033】

次に、ＮＡＮＤストリングＮＳの構造例について説明する。ＮＡＮＤストリングＮＳの構造例は、例えば第１の構造例ないし第４の構造例のいずれかの構造を有する。それぞれの構造例について以下に説明する。

【0034】

（第１の構造例）
図３は、ＮＡＮＤストリングＮＳの第１の構造例を説明するための断面模式図であり、Ｘ軸と、Ｘ軸に直交するＹ軸と、Ｘ軸およびＹ軸に直交するＺ軸と、を図示し、Ｘ軸およびＺ軸を含むＸ－Ｚ断面の一部を示す。図４は、図３の線分Ａ－Ｂにおける断面模式図であり、Ｘ軸およびＹ軸を含むＸ－Ｙ断面の一部を示す。

【0035】

ＮＡＮＤストリングＮＳは、図３および図４に示すように、積層体１と、絶縁層２１と、絶縁層２２と、半導体層３と、絶縁層４と、メモリ層５と、を具備する。

【0036】

積層体１は、配線層１１と、絶縁層１２と、を含む。複数の配線層１１のそれぞれおよび複数の絶縁層１２のそれぞれは、Ｚ軸方向に沿って交互に積層される。配線層１１は、ワード線ＷＬおよびスイッチトランジスタＳＷのゲート電極を構成し、Ｘ軸方向に沿って延在する。配線層１１の例は、タングステン層等の導電層を含む。絶縁層１２の例は、シリコン酸化物層等を含む。

【0037】

絶縁層２１は、例えば配線層１１と絶縁層１２との積層方向（Ｚ軸方向）に沿って設けられる。絶縁層２１は、コア絶縁体として機能する。絶縁層２１は、例えば円柱形状を有する。絶縁層２１の例は、シリコン酸化物層等を含む。

【0038】

絶縁層２２は、絶縁層２１とメモリ層５との間に設けられる。絶縁層２２の例は、シリコン酸化物層等を含む。

【0039】

半導体層３は、図４に示すように、Ｘ－Ｙ断面において絶縁層２１および絶縁層２２を囲む。半導体層３は、Ｘ軸方向において、絶縁層１２と絶縁層２１との間に設けられるとともに絶縁層１２に重畳する領域３１と、Ｘ軸方向において、配線層１１と絶縁層２１との間に設けられるとともに配線層１１に重畳する領域３２と、を含む。領域３１および領域３２は、互いに連続する。複数の領域３１は、複数の領域３２により物理的に分離される。

【0040】

領域３１および領域３２は、例えばポリシリコンを含む。領域３１の電気抵抗率は、領域３２の電気抵抗率よりも低いことが好ましい。領域３１の電気抵抗率を低減するために領域３１は、シリサイドを含んでもよい。シリサイドの例は、タングステンシリサイド、モリブデンシリサイド、タンタルシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金シリサイドを含む。また、領域３１は、リン等の不純物をドープしたシリコンを含んでいてもよい。図３に示す領域３１は、一例としてニッケルシリサイドを含む。

【0041】

領域３１は、スイッチトランジスタＳＷのソース領域またはドレイン領域を構成する。領域３２は、スイッチトランジスタＳＷのチャネル領域を構成する。

【0042】

配線層１１は、Ｘ軸方向において絶縁層１２よりも領域３１から離れている。領域３２は、Ｚ軸方向において複数の絶縁層１２の間に設けられるとともに、Ｘ軸方向において領域３１よりも配線層１１に向かって突出する部分（凸部）を有する。

【0043】

絶縁層（絶縁領域）４は、Ｘ軸方向において配線層１１と領域３２との間および絶縁層１２と領域３１との間に設けられる。絶縁層４は、スイッチトランジスタＳＷのゲート絶縁層を構成する。絶縁層４の例は、シリコン酸化物層等を含む。

【0044】

メモリ層５は、領域３２の配線層１１と反対側に設けられる。メモリ層５は、Ｘ軸方向において絶縁層２１と領域３２との間に設けられる。メモリ層５は、可変抵抗Ｒを構成する。メモリ層５は、例えば抵抗変化層または容量変化層を含む。抵抗変化層の例は、相変化メモリ（ＰＣＭ）、界面相変化メモリ（ｉＰＣＭ）、抵抗変化メモリ（ＲｅＲＡＭ）、導電性ブリッジメモリ（ＣＢＲＡＭ）の抵抗変化層等を含む。容量変化層の例は、強誘電体メモリ（ＦｅＲＡＭ）の容量変化層等を含む。ここでは、一例としてＧｅ－Ｓｂ－Ｔｅ系カルコゲナイド化合物を含む抵抗変化層を用いる場合について説明する。

【0045】

メモリ層５の領域３２と反対側の面は、Ｘ軸方向において領域３１よりも配線層１１に近い。これは、メモリ層５が領域３２毎に分割されていることを示す。メモリ層５は、Ｘ軸方向において領域３２と絶縁層２２との間に設けられ、Ｘ－Ｙ断面において領域３２に囲まれる。また、絶縁層２２は、Ｘ－Ｙ断面において領域３２に囲まれる。

【0046】

次に、図３に示すＮＡＮＤストリングＮＳの製造方法例について説明する。図５ないし図１６は、図３に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図であり、Ｘ－Ｚ断面の一部を示す。

【0047】

まず、図５に示すように、Ｚ軸方向に沿って絶縁層１１ａと絶縁層１２とを交互に積層して積層体１ａを形成する。絶縁層１１ａは、犠牲層である。犠牲層は、後に空洞を形成するための層である。絶縁層１１ａの例は、例えばシリコン窒化物層等を含む。

【0048】

次に、図６に示すように、積層体１ａを加工することにより、Ｚ軸方向に沿って積層体１ａを貫通するメモリホールＭＨを形成する。積層体１ａは、例えば反応性イオンエッチング（ＲＩＥ）を用いて加工される。

【0049】

次に、図７に示すように、絶縁層１１ａをＸ－Ｙ断面に沿って部分的に除去することにより、積層体１ａに内溝１３を形成する。内溝１３は、Ｚ軸方向において複数の絶縁層１２の一つと、複数の絶縁層１２の他の一つと、の間に設けられ、Ｘ軸方向において後に形成される配線層１１に重畳する。内溝１３は、例えば絶縁層１１ａの内周面を絶縁層１２の内周面よりも外側に窪ませるように加工することにより形成される。絶縁層１１ａは、例えばドライエッチングを用いて部分的に除去される。

【0050】

次に、図８に示すように、絶縁層１１ａのメモリホールＭＨに面する面および絶縁層１２のメモリホールＭＨに面する面に絶縁層４を形成し、絶縁層４の表面に半導体層３を形成する。半導体層３および絶縁層４は、例えば化学気相成長（ＣＶＤ）法または原子層堆積（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法を用いて形成できる。

【0051】

次に、図９に示すように、半導体層３の表面にメモリ層５を形成する。メモリ層５は、例えばＡＬＤ法を用いて形成できる。

【0052】

次に、図１０に示すように、Ｘ軸方向に沿ってメモリ層５を部分的に除去することにより、メモリ層５を分割する。メモリ層５は、例えばドライエッチングまたはウェットエッチングを用いて部分的に除去できる。

【0053】

次に、図１１に示すように、内溝１３の内部においてメモリ層５の表面に絶縁層２２を形成する。絶縁層２２は、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。

【0054】

次に、図１２に示すように、Ｘ－Ｙ断面に沿って絶縁層２２を部分的に除去することにより、絶縁層２２を分割する。絶縁層２２は、例えばドライエッチングを用いて部分的に除去できる。

【0055】

次に、図１３に示すように、半導体層３の領域３１の表面に金属層７を形成する。金属層７は、例えばタングステン、モリブデン、タンタル、チタン、コバルト、ニッケル、白金等の金属元素を含む。金属層７は、例えばＣＶＤ法またはＡＬＤ法を用いて形成される。

【0056】

次に、図１４に示すように、サリサイド法を用いて半導体層３の領域３１にシリサイドを形成する。金属層７は、シリサイドの形成後にドライエッチングまたはウェットエッチングを用いて除去される。

【0057】

次に、図１５に示すように、メモリホールＭＨを埋める絶縁層２１を形成する。絶縁層２１は、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。

【0058】

次に、絶縁層１１ａを除去することにより空洞を形成し、図１６に示すように、空洞に配線層１１を形成する。以上の工程によりスイッチトランジスタＳＷと可変抵抗Ｒとを含む複数のメモリセルを形成できる。

【0059】

第１の構造例では、半導体層３の領域３２に凸部を形成することにより、スイッチトランジスタＳＷに凸型のチャネル領域を形成できる。これにより、実効的なメモリセル間距離を長くできるため、隣接するメモリセル間の熱伝導を小さくして誤書き込み等の動作不良を抑制できる。

【0060】

実効的なメモリセル間距離を長くするためのメモリセルの構造は、図３に示す構造に限定されない。図１７および図１８は、メモリセルの他の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、図３と同じ部分については、ここでは説明を省略する。

【0061】

図１７および図１８は、領域３１および領域３２と絶縁層２１との間を連続的に延在するメモリ層５を図示する。図１７に示すように、Ｘ軸方向においてメモリ層５に重畳するとともにＸ－Ｙ断面においてメモリ層５に囲まれた絶縁層２２を領域３２の凸部の心材として形成することにより熱を保持しやすくできる。よって、隣接するメモリセル間の熱伝導を小さくできる。これに限定されず、図１８に示すように、メモリ層５の領域３２と反対側の面が、メモリ層５の領域３１と反対側の面と面一または当該面よりも配線層１１から離れるように設けられてもよい。

【0062】

また、第１の構造例では、複数の領域３１にシリサイドを形成することにより、領域３１の電気抵抗率を領域３２の電気抵抗率よりも小さくできる。これにより、複数の領域３２を複数の領域３１により物理的に分離することにより、例えば複数の領域３１を用いてｎチャネル型トランジスタとｐチャネル型トランジスタとをそれぞれ構成できる。

【0063】

複数の領域３２を物理的に分離するためのメモリセルの構造は、図３に示す構造に限定されない。図１９および図２０は、メモリセルの他の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、図３と同じ部分については、ここでは説明を省略する。

【0064】

図１９は、シリサイドまたは不純物をドープしたシリコンを含む領域３１と、領域３１および領域３１と絶縁層２１との間を延在するメモリ層５と、を図示する。図１９に示すように、上記シリサイド、または上記不純物をドープしたシリコンを含む領域３１に接するようにメモリ層５を形成してもよい。また、図１９では、図１８と同様にメモリ層５の領域３２と反対側の面が、メモリ層５の領域３１と反対側の面と面一または当該面よりも配線層１１から離れるように設けられてもよい。

【0065】

図２０は、Ｚ軸方向に対するテーパ面３３を有する凸型の領域３２を図示する。Ｘ軸方向に平行な側面を有する凸型の領域３２は、隣接するメモリセルに対応するワード線ＷＬによる干渉が懸念される。これに対し、領域３２にテーパ面３３を形成することにより、上記干渉を抑制できる。テーパ面３３は、例えば、絶縁層１２のメモリホールＭＨに面する面を等方性エッチングを用いて部分的に除去した後に、絶縁層４および半導体層３を形成することにより形成できる。

【0066】

さらに、第１の構造例では、メモリ層５をメモリセル毎に分割することにより、隣接するメモリセル間の熱伝導を小さくして誤書き込み等の動作不良を抑制できる。また、Ｘ軸方向においてメモリ層５に接するとともにＸ－Ｙ断面においてメモリ層５に沿って設けられる絶縁層２２を形成することにより、隣接するメモリセル間の熱伝導をさらに小さくできる。

【0067】

メモリ層５をメモリセル毎に分割するメモリセルの構造は、図３に示す構造に限定されない。図２１および図２２は、メモリセルの他の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、図３と同じ部分については、ここでは説明を省略する。

【0068】

図２１は、分割されたメモリ層５の対向する成長面の間に設けられた絶縁層２２を図示する。図２１に示すように、Ｘ軸方向においてメモリ層５に重畳するとともにＸ－Ｙ断面においてメモリ層５に沿って設けられる絶縁層２２を領域３２の凸部の心材として形成することにより熱を保持しやすくできる。よって、隣接するメモリセル間の熱伝導を小さくできる。これに限定されず、図２２に示すように、分割されたメモリ層５の上記成長面を除去した後に絶縁層２２を形成してもよい。

【0069】

さらに、第１の構造例では、メモリ層５として超格子層を用いることができる。超格子層は、複数のｃ軸配向層の多層膜である。上記超格子層は、例えばｉＰＣＭ等の相変化メモリやＦｅＲＡＭのメモリ層を用いる場合に適用できる。

【0070】

図２３は、ワード線ＷＬの非選択時におけるメモリセルの電流経路を示す模式図である。ワード線ＷＬ非選択時には、スイッチトランジスタＳＷはオン状態になり、電流は、領域３２を流れる。

【0071】

図２４は、ワード線ＷＬの選択時におけるメモリセルの電流経路を示す模式図である。ワード線ＷＬ選択時には、スイッチトランジスタＳＷはオフ状態になる。本実施形態では、領域３２の形状およびメモリ層５の分割部の形状を制御してワード線ＷＬの選択時に形成される空乏層の幅を調整することにより、図２４に示すようにメモリ層５の超格子層のｃ軸に沿って電流を流すことができる。なお、領域３１にシリサイドや不純物含有シリコンを形成しない場合、メモリ層５は、領域３１および領域３２と絶縁層２１との間を連続的に延在していてもよい。

【0072】

第１の構造例は、上記構造に限定されない。図２５および図２６は、第１の構造例の他の例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、他の構造例と同一の部分についてはここでは説明を省略する。

【0073】

図２５は、領域３１に接するメモリ層５と、領域３２とメモリ層５との間の絶縁層２２と、を図示する。領域３１は、シリコンおよびゲルマニウムからなる群より選ばれる少なくとも一つの元素と、タングステン、レニウム、および鉛からなる群より選ばれる少なくとも一つの元素と、を含む化合物領域である。メモリ層５は、アンチモンおよびテルルを含む。

【0074】

領域３１がタングステン、レニウム、鉛以外の金属を含んでいると、メモリ層５のアンチモンやテルルと化合物を形成するためメモリ層５に配向ずれが生じやすい。これに対し、図２５に示す構造例では、領域３１とメモリ層５とをそれぞれ上記材料を用いて形成することにより、メモリ層５の配向ずれを抑制できる。また、領域３２とメモリ層５との間に絶縁層２２を形成することにより複数の領域３２を物理的に分離できる。絶縁層２２は、例えばメモリ層５を形成する前にＣＶＤ法を用いて形成できる。

【0075】

図２６は、図２５に示す構造と比較して領域３１がポリシリコンを含む点が異なる。前述のとおり、領域３１がタングステン、レニウム、鉛以外の金属を含む場合、メモリ層５のアンチモンやテルルと化合物を形成して配向ずれが生じやすい。これに対し、領域３１をポリシリコンを用いて形成することにより、メモリ層５の配向ずれを抑制できる。

【0076】

（第２の構造例）
図２７は、ＮＡＮＤストリングＮＳの第２の構造例を説明するための断面模式図であり、Ｘ－Ｚ断面の一部を示す。図２８は、図２７の線分Ｃ－Ｄにおける断面模式図であり、Ｘ－Ｙ断面の一部を示す。

【0077】

ＮＡＮＤストリングＮＳは、図２７および図２８に示すように、積層体１と、絶縁層２１と、半導体層３と、絶縁層４と、メモリ層５と、を具備する。

【0078】

【0079】

【0080】

半導体層３は、図２８に示すように、Ｘ－Ｙ断面において絶縁層２１を囲む。半導体層３は、Ｘ軸方向において、絶縁層１２と絶縁層２１との間に設けられるとともに絶縁層１２に重畳する領域３１と、Ｘ軸方向において、配線層１１と絶縁層２１との間に設けられるとともに配線層１１に重畳する領域３２と、を含む。領域３１および領域３２は、互いに連続する。複数の領域３１は、物理的に分離される。

【0081】

領域３１および領域３２は、例えばポリシリコンを含む。領域３１の電気抵抗率は、領域３２の電気抵抗率よりも低いことが好ましい。領域３１の電気抵抗率を低減するために領域３１は、上記シリサイド、または上記不純物をドープしたシリコンを含んでいてもよい。また、領域３１は金属および金属窒化物を含んでいてもよく、例えばタングステン、モリブデン、タンタル、チタン、コバルト、ニッケル、白金等の金属元素やそれらを含む窒化物でもよい。

【0082】

【0083】

絶縁層１２は、Ｘ軸方向において配線層１１よりも領域３２から離れている。領域３１は、Ｚ軸方向において複数の配線層１１の間に設けられるとともに、Ｘ軸方向において領域３２よりも絶縁層１２に向かって突出する部分（凸部）を有する。

【0084】

絶縁層４は、配線層１１と領域３２との間に設けられる。絶縁層４は、スイッチトランジスタＳＷのゲート絶縁層を構成する。絶縁層４の例は、シリコン酸化物層等を含む。

【0085】

メモリ層５は、Ｘ軸方向において領域３２の配線層１１と反対側に設けられる。また、メモリ層５は、Ｘ軸方向において領域３１の絶縁層１２と反対側に設けられていてもよい。メモリ層５は、可変抵抗Ｒを構成する。メモリ層５は、絶縁層２１と領域３２との間を延在する。メモリ層５は、例えば上記抵抗変化層または上記容量変化層を含む。ここでは、一例としてＧｅ－Ｓｂ－Ｔｅ系カルコゲナイド化合物を含む抵抗変化膜を用いる場合について説明する。

【0086】

次に、図２７に示すＮＡＮＤストリングＮＳの製造方法例について説明する。図２９ないし図３６は、図２７に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図であり、Ｘ－Ｚ断面の一部を示す。

【0087】

まず、図２９に示すように、Ｚ軸方向に沿って絶縁層１１ａと絶縁層１２とを交互に積層して積層体１ａを形成する。絶縁層１１ａは、犠牲層である。犠牲層は、後に空洞を形成するための層である。絶縁層１１ａの例は、シリコン窒化物層等を含む。

【0088】

次に、図３０に示すように、積層体１ａを加工することにより、Ｚ軸方向に沿って積層体１ａを貫通するメモリホールＭＨを形成する。積層体１ａは、例えばＲＩＥを用いて加工される。

【0089】

次に、図３１に示すように、絶縁層１２をＸ－Ｙ断面に沿って部分的に除去することにより、積層体１ａに内溝１４を形成する。内溝１４は、Ｚ軸方向において複数の配線層１１の一つと、複数の配線層１１の他の一つと、の間に設けられ、Ｘ軸方向において絶縁層１２に重畳する。絶縁層１２は、例えばドライエッチングを用いて部分的に除去される。

【0090】

次に、図３２に示すように、絶縁層１１ａのメモリホールＭＨに面する面および絶縁層１２のメモリホールＭＨに面する面に絶縁層４を形成し、絶縁層４の表面に内溝１４を埋める半導体層３ａを形成する。半導体層３ａおよび絶縁層４は、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。半導体層３ａは、例えば不純物をドープしたシリコンを含む。

【0091】

次に、図３３に示すように、半導体層３ａを部分的に除去することにより、領域３１を形成する。半導体層３ａは、例えばドライエッチングまたはウェットエッチングを用いて部分的に除去できる。

【0092】

次に、図３４に示すように、メモリホールＭＨにおける領域３１および絶縁層４の露出部の表面に半導体層を形成して領域３２を形成し、領域３２の表面にメモリ層５を形成する。半導体層は、例えばポリシリコンを含む。半導体層は、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。メモリ層５は、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。

【0093】

次に、図３４に示すように、メモリホールＭＨを埋める絶縁層２１を形成する。絶縁層２１は、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。

【0094】

次に、図３５に示すように、絶縁層１１ａを除去することにより空洞Ｓを形成する。絶縁層１１ａは、例えばドライエッチングまたはウェットエッチングを用いて除去される。

【0095】

次に、図３６に示すように、空洞Ｓに配線層１１を形成する。以上の工程によりスイッチトランジスタＳＷと可変抵抗Ｒとを含む複数のメモリセルを形成できる。

【0096】

第２の構造例では、半導体層３の領域３１に凸部を形成することにより、スイッチトランジスタＳＷにおけるソース領域とドレイン領域の電気抵抗を小さくすることができ、電流を多く流すことができる。

【0097】

領域３１の凸部は、上下の配線層１１との間に容量を形成するため、チャネル領域を隣接する２つのワード線ＷＬにより制御することもできる。このとき、２つのワード線ＷＬの電位を制御して隣接するメモリセルに対する誤書き込みや誤読み出しを抑制することが好ましい。

【0098】

第２の構造例は、図２７に示す構造に限定されない。図３７および図３８は、メモリセルの他の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、図２７と同じ部分については、ここでは説明を省略する。

【0099】

図３７は、Ｚ軸方向に沿って配線層１１と領域３２との間を延在するとともに、Ｘ軸方向に沿って配線層１１と絶縁層１２との間を延在する絶縁層４を図示する。図３７に示すように、絶縁層４は、必ずしもＸ軸方向に沿って絶縁層１２と領域３１との間を延在しなくてもよい。図３７に示す絶縁層４は、図３１に示すように、内溝１４を形成した後に絶縁層４を形成せず、図３５に示すように、空洞Ｓを形成した後であって、配線層１１を形成する前に空洞Ｓに絶縁層４を形成することにより形成される。

【0100】

図３８は、図３と同様に、メモリセル毎に分離されたメモリ層５と、シリサイドを含む領域３２と、を図示する。複数の領域３２にシリサイドを形成することにより、領域３２の電気抵抗率を領域３１の電気抵抗率よりも小さくできる。これにより、複数の領域３１を複数の領域３２により物理的に分離することにより、例えば複数の領域３１を用いてｎチャネル型トランジスタとｐチャネル型トランジスタとをそれぞれ構成できる。

【0101】

なお、第２の構造例の各構成要素は、上記第１の構造例の各構成要素と適宜組み合わせることができる。

【0102】

（第３の構造例）
図３９は、ＮＡＮＤストリングＮＳの第３の構造例を示す断面模式図であり、Ｘ－Ｚ断面の一部を示す。図４０は、図３９の線分Ｅ－Ｆにおける断面模式図であり、Ｘ－Ｙ断面の一部を示す。

【0103】

ＮＡＮＤストリングＮＳは、図３９および図４０に示すように、積層体１と、絶縁層２１と、半導体層３と、絶縁層４と、メモリ層５と、を具備する。

【0104】

積層体１は、複数の配線層１１と、複数の絶縁層１２と、を含む。複数の配線層１１のそれぞれおよび複数の絶縁層１２のそれぞれは、Ｚ軸方向に沿って交互に積層される。配線層１１は、ワード線ＷＬおよびスイッチトランジスタＳＷのゲート電極を構成し、Ｘ軸方向に沿って延在する。配線層１１の例は、タングステン層等の導電層を含む。絶縁層１２の例は、シリコン酸化物層等を含む。

【0105】

【0106】

半導体層３は、図４０に示すように、Ｘ－Ｙ断面において絶縁層２１を囲む。半導体層３は、Ｘ軸方向において、絶縁層１２と絶縁層２１との間に設けられるとともに絶縁層１２に重畳する領域３１と、Ｘ軸方向において、配線層１１と絶縁層２１との間に設けられるとともに配線層１１に重畳する領域３２と、を含む。領域３１および領域３２は、互いに連続する。

【0107】

領域３２は、スイッチトランジスタＳＷのチャネル領域を構成する。領域３１は、スイッチトランジスタＳＷのソース領域またはドレイン領域を構成する。

【0108】

絶縁層４は、配線層１１と領域３２との間および絶縁層１２と領域３１との間に設けられる。絶縁層４は、スイッチトランジスタＳＷのゲート絶縁層を構成する。

【0109】

絶縁層４は、Ｘ軸方向において絶縁層１２と領域３１との間に設けられた領域４１と、Ｘ軸方向において配線層１１と領域３２との間に設けられた領域４２と、を有する。

【0110】

絶縁層１２は、Ｘ軸方向において配線層１１よりも領域３２から離れている。領域４１は、Ｚ軸方向において複数の配線層１１の間に設けられるとともに、Ｘ軸方向において領域４２よりも絶縁層１２に向かって突出する部分（凸部）を有する。複数の領域４１は、物理的に分離される。

【0111】

領域４１の例は、例えば高誘電体絶縁層（Ｈｉｇｈ－Ｋ絶縁層）を含む。高誘電体絶縁層は、例えばシリコン酸化物よりも誘電率が高い絶縁層である。高誘電体絶縁層の例は、酸化ハフニウム層を含む。領域４２の例は、シリコン酸化物層等を含む。これに限定されず、領域４２は、上記高誘電体絶縁層を含んでいてもよい。

【0112】

メモリ層５は、領域３２の配線層１１と反対側および領域３１の絶縁層１２と反対側に設けられる。メモリ層５は、絶縁層２１と領域３２との間および絶縁層２１と領域３１との間に設けられる。メモリ層５は、可変抵抗Ｒを構成する。メモリ層５は、例えば上記抵抗変化層または上記容量変化層を含む。ここでは、一例としてＧｅ－Ｓｂ－Ｔｅ系カルコゲナイド化合物を含む抵抗変化層を用いる場合について説明する。

【0113】

次に、図３９に示すＮＡＮＤストリングＮＳの製造方法例について説明する。図４１ないし図４４は、図３９に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図であり、Ｘ－Ｚ断面の一部を示す。

【0114】

まず、図２９ないし図３１と同様に、積層体１ａ、メモリホールＭＨ、内溝１４を形成する。これらの形成方法は、上記第２の構造例と同じであるため、ここでは説明を省略する。

【0115】

次に、図４１に示すように、内溝１４に絶縁層４ａを形成する。絶縁層４ａは、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。絶縁層４ａの例は、高誘電体絶縁層を含む。

【0116】

次に、図４２に示すように、絶縁層４ａを部分的に除去して領域４１を形成する。絶縁層４ａは、例えばドライエッチングまたはウェットエッチングを用いて部分的に除去できる。

【0117】

次に、図４３に示すように、絶縁層１１ａのメモリホールＭＨに面する面および領域４２のメモリホールＭＨに面する面に絶縁層を形成して領域４２を形成する。領域４２は、例えばＣＶＤ法またはＡＬＤ法を用いて形成でき、シリコン酸化膜を含む。さらに、図４３に示すように、領域４２の表面に半導体層３、メモリ層５、および絶縁層２１を順に形成する。これらの形成方法は、上記第２の構造例と同じであるため、ここでは説明を省略する。

【0118】

次に、図４４に示すように、絶縁層１１ａを除去することにより空洞を形成し、空洞に配線層１１を形成する。これらの形成方法は、上記第２の構造例と同じであるため、ここでは説明を省略する。以上の工程により複数のメモリセルを形成できる。

【0119】

第３の構造例では、一対の配線層１１の間に絶縁層４の領域４１を突出させることにより、スイッチトランジスタＳＷに凸型の絶縁領域を形成できる。

【0120】

凸型の絶縁領域は、上下の配線層１１との間に容量を形成するため、電流密度を高めることができる。これにより、領域３２の電気抵抗率を下げることができる。

【0121】

第３の構造例は、図３９に示す構造に限定されない。図４５は、メモリセルの他の構造例を示す断面模式図である。なお、図３９と同じ部分については、ここでは説明を省略する。

【0122】

図４５は、Ｚ軸方向に沿って配線層１１と領域３２との間を延在するとともに、Ｘ軸方向に沿って配線層１１と絶縁層１２との間を延在する領域４２を図示する。図４５に示すように、領域４２は、必ずしもＸ軸方向に沿って絶縁層１２と領域３１との間を延在しなくてもよい。図４５に示す領域４２は、図４５に示すように、内溝１４を形成した後に領域４２を形成せず、図３５に示すように、空洞Ｓを形成した後であって、配線層１１を形成する前に空洞Ｓに領域４２を形成することにより形成される。

【0123】

なお、第３の構造例の構成要素は、第１の構造例の構成要素および第２の構造例の構成要素と適宜組み合わせることができる。

【0124】

（第４の構造例）
図４６は、ＮＡＮＤストリングＮＳの第４の構造例を示す断面模式図であり、Ｘ－Ｚ断面の一部を示す。図４７は、図４６の線分Ｇ－Ｈにおける断面模式図であり、Ｘ－Ｙ断面の一部を示す。

【0125】

ＮＡＮＤストリングＮＳは、図４６および図４７に示すように、積層体１と、絶縁層２１と、半導体層３と、絶縁層４と、メモリ層５と、中間層（中間領域）６と、を具備する。

【0126】

【0127】

【0128】

半導体層３は、図４７に示すように、Ｘ－Ｙ断面において絶縁層２１を囲む。半導体層３は、Ｘ軸方向において、絶縁層１２と絶縁層２１との間に設けられるとともに絶縁層１２に重畳する領域３１と、Ｘ軸方向において、配線層１１と絶縁層２１との間に設けられるとともに配線層１１に重畳する領域３２と、を含む。

【0129】

領域３１および領域３２は、例えばポリシリコンを含む。領域３１の電気抵抗率は、領域３２の電気抵抗率よりも低いことが好ましい。領域３１の電気抵抗率を低減するために領域３１は、上記不純物をドープしたシリコンを含んでいてもよい。

【0130】

絶縁層４は、配線層１１と領域３２との間および絶縁層１２と領域３１との間に設けられる。絶縁層４は、スイッチトランジスタＳＷのゲート絶縁層を構成する。絶縁層４の例は、シリコン酸化物層等を含む。

【0131】

メモリ層５は、領域３１の絶縁層１２と反対側、および領域３２の配線層１１と反対側に設けられる。メモリ層５は、絶縁層２１と領域３１との間および絶縁層２１と領域３２との間を延在する。メモリ層５は、可変抵抗Ｒを構成する。メモリ層５は、例えば上記抵抗変化層または上記容量変化層を含む。

【0132】

中間層６は、領域３１および領域３２とメモリ層５との間を延在する。中間層６は、例えば電流狭窄部を有する。電流狭窄部は、ピンホールまたは導電性パス等を含む。中間層６の例は、誘電体膜を含む。中間層６は、例えば絶縁材料または半導体材料を用いて形成される。中間層６は、半導体層３またはメモリ層５よりも薄いことが好ましい。中間層６の厚さは、特に限定されないが例えば１ｎｍ以上３ｎｍ以下である。

【0133】

次に、ＮＡＮＤストリングＮＳの製造方法例について説明する。図４８ないし図５１は、図４６に示すＮＡＮＤストリングＮＳの製造方法例を説明するための断面模式図であり、Ｘ－Ｚ断面の一部を示す。

【0134】

まず、図５および図６と同様に、積層体１ａおよびメモリホールＭＨを形成する。これらの形成方法は、上記第１の構造例と同じであるため、ここでは説明を省略する。

【0135】

次に、図４８に示すように、絶縁層１１ａのメモリホールＭＨに面する面および絶縁層１２のメモリホールＭＨに面する面の表面に、絶縁層４と半導体層３とを順に形成する。これらの形成方法は、上記第１の構造例と同じであるため、ここでは説明を省略する。

【0136】

次に、図４９に示すように、半導体層３の表面に中間層６を形成する。中間層６は、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。

【0137】

次に、図５０に示すように、中間層６の表面にメモリ層５を形成し、メモリホールＭＨを埋める絶縁層２１を形成する。これらの形成方法は、上記第１の構造例と同じであるため、ここでは説明を省略する。

【0138】

次に、図５１に示すように、絶縁層１１ａを除去することにより空洞を形成し、空洞に配線層１１を形成する。これらの形成方法は、上記第１の構造例と同じであるため、ここでは説明を省略する。以上の工程によりスイッチトランジスタＳＷと可変抵抗Ｒとを含む複数のメモリセルを形成できる。

【0139】

第４の構造例では、半導体層３とメモリ層５との間に中間層６を有する。中間層６は、メモリ層５に電流を供給して電気抵抗や電気容量を変化させる際の電流密度を高めるために用いられる。電流密度が低いとメモリセルの動作不良を引き起こすことがある。

【0140】

図５２は、第４の構造例におけるメモリセルの動作例を説明するための模式図である。図５２は、ワード線ＷＬ１、ワード線ＷＬ２、およびワード線ＷＬ３と、これらのワード線ＷＬに接続されたメモリセルを図示する。

【0141】

ワード線ＷＬ２に対応するメモリセルを書き込み時に選択し、ワード線ＷＬ１およびワード線ＷＬ３にそれぞれ対応するメモリセルを非選択としたとき、非選択のメモリセルに対応するワード線ＷＬ１、ＷＬ３に接続されたスイッチトランジスタＳＷはオン状態になることでソースとドレインとの間に電流が流れる。これに対し、選択されたメモリセルに対応するワード線ＷＬ２に接続されたスイッチトランジスタＳＷは、オフ状態になることにより空乏層３５を形成する。

【0142】

ワード線ＷＬ１に接続されたスイッチトランジスタＳＷを流れる電流は、中間層６の電流狭窄部６０を介してメモリ層５に供給される。これにより、メモリ層５に供給される電流の電流密度を高めることができる。このとき、メモリ層５の一部は、例えば６００℃以上の温度まで加熱されて電気抵抗や電気容量を変化させた領域５０を形成する。領域５０は、メモリ層５の電流の入口側の電流狭窄部６０の近傍または電流の出口側の電流狭窄部６０の近傍の少なくとも一つに形成されることが好ましい。領域５０を形成することにより、メモリ層５を流れる電流の電流密度を高めることができる。よって、メモリセルの動作不良を抑制できる。

【0143】

第４の構造例は、図４６に示す構造に限定されない。図５３は、メモリセルの他の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、図４６と同じ部分については、ここでは説明を省略する。

【0144】

図５３は、第１の構造例と同様に、領域３１と領域３２とを含む半導体層３を図示し、領域３２は、Ｚ軸方向において複数の絶縁層１２の間に設けられるとともに、Ｘ軸方向において領域３１よりも配線層１１に向かって突出する部分（凸部）を有する。このとき、メモリ層５および中間層６も領域３２とともに配線層１１に向かって突出する。これにより、実効的なメモリセル間距離を長くできるため、隣接するメモリセル間の熱伝導を小さくして誤書き込み等の動作不良を抑制できる。その他の説明については、第１の構造例と同じであるため、ここでは説明を省略する。

【0145】

なお、第４の構造例の構成要素は、第１の構造例の構成要素、第２の構造例の構成要素、および第３の構造例の構成要素と適宜組み合わせることができる。

【0146】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0147】

１…積層体、１ａ…積層体、３…半導体層、３ａ…半導体層、４…絶縁層、４ａ…絶縁層、５…メモリ層、６…中間層、７…金属層、１１…配線層、１１ａ…絶縁層、１２…絶縁層、１３…内溝、１４…内溝、２１…絶縁層、２２…絶縁層、３１…領域、３２…領域、３３…テーパ面、３５…空乏層、４１…領域、４２…領域、５０…領域、６０…電流狭窄部、１００…メモリセルアレイ、１０１…コマンドレジスタ、１０２…アドレスレジスタ、１０３…シーケンサ、１０４…ドライバ、１０５…ローデコーダ、１０６…センスアンプ。

【図1】