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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022052154
(43)【公開日】2022-04-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 11/22 20060101AFI20220328BHJP
H01L 27/11592 20170101ALI20220328BHJP
H01L 27/11597 20170101ALI20220328BHJP
【ＦＩ】
G11C11/22 240
G11C11/22 120
H01L27/11592
H01L27/11597
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2020158360
(22)【出願日】2020-09-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】きさらぎ国際特許業務法人
(72)【発明者】
【氏名】佐久間 悠
(72)【発明者】
【氏名】佐久間 究
(72)【発明者】
【氏名】齋藤 真澄
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR06
5F083GA10
5F083JA02
5F083JA37
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA03
5F083KA05
5F083KA13
5F083LA05
5F083LA10
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA20
5F083ZA21
(57)【要約】
【課題】好適に制御可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のゲート電極と、複数のゲート電極に対向する半導体層と、複数のゲート電極と半導体層との間に設けられたゲート絶縁膜と、複数のゲート電極に接続された複数の第１配線と、を備える。書込シーケンス又は消去シーケンスの実行回数が所定回数に達する前に実行される書込シーケンスにおいて、複数の第１配線のうちの一つに、第１の大きさのプログラム電圧が、第１の供給時間の間供給される。書込シーケンス又は消去シーケンスの実行回数が所定回数に達した後に実行される書込シーケンスにおいて、複数の第１配線のうちの一つに、第２の大きさのプログラム電圧が、第２の供給時間の間供給される。第２の大きさが第１の大きさよりも大きく、又は、第２の供給時間が第１の供給時間よりも長い。
【選択図】図２１
【解決手段】半導体記憶装置は、複数のゲート電極と、複数のゲート電極に対向する半導体層と、複数のゲート電極と半導体層との間に設けられたゲート絶縁膜と、複数のゲート電極に接続された複数の第１配線と、を備える。書込シーケンス又は消去シーケンスの実行回数が所定回数に達する前に実行される書込シーケンスにおいて、複数の第１配線のうちの一つに、第１の大きさのプログラム電圧が、第１の供給時間の間供給される。書込シーケンス又は消去シーケンスの実行回数が所定回数に達した後に実行される書込シーケンスにおいて、複数の第１配線のうちの一つに、第２の大きさのプログラム電圧が、第２の供給時間の間供給される。第２の大きさが第１の大きさよりも大きく、又は、第２の供給時間が第１の供給時間よりも長い。
【選択図】図２１
【特許請求の範囲】
【請求項1】
複数のゲート電極と、
前記複数のゲート電極に対向する半導体層と、
前記複数のゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
前記複数のゲート電極に接続された複数の第１配線と
を備え、
書込シーケンス及び消去シーケンスを実行可能に構成され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記書込シーケンスにおいて、前記複数の第１配線のうちの一つに、第１の大きさのプログラム電圧が、第１の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記書込シーケンスにおいて、前記複数の第１配線のうちの一つに、第２の大きさのプログラム電圧が、第２の供給時間の間供給され、
前記第２の大きさが前記第１の大きさよりも大きく、又は、前記第２の供給時間が前記第１の供給時間よりも長い
半導体記憶装置。
前記複数のゲート電極に対向する半導体層と、
前記複数のゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
前記複数のゲート電極に接続された複数の第１配線と
を備え、
書込シーケンス及び消去シーケンスを実行可能に構成され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記書込シーケンスにおいて、前記複数の第１配線のうちの一つに、第１の大きさのプログラム電圧が、第１の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記書込シーケンスにおいて、前記複数の第１配線のうちの一つに、第２の大きさのプログラム電圧が、第２の供給時間の間供給され、
前記第２の大きさが前記第１の大きさよりも大きく、又は、前記第２の供給時間が前記第１の供給時間よりも長い
半導体記憶装置。
【請求項2】
前記書込シーケンスにおいて、プログラム動作が複数回実行され、
前記プログラム電圧は、前記書込シーケンスが開始されてから最初に実行される前記プログラム動作において、前記複数の第１配線のうちの一つに供給される
請求項１記載の半導体記憶装置。
前記プログラム電圧は、前記書込シーケンスが開始されてから最初に実行される前記プログラム動作において、前記複数の第１配線のうちの一つに供給される
請求項１記載の半導体記憶装置。
【請求項3】
前記書込シーケンスにおいて、ベリファイ動作が複数回実行され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記ベリファイ動作において、前記複数の第１配線のうちの一つに、第３の大きさのベリファイ電圧が、第３の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記ベリファイ動作において、前記複数の第１配線のうちの一つに、第４の大きさのベリファイ電圧が、第４の供給時間の間供給される
請求項２記載の半導体記憶装置。
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記ベリファイ動作において、前記複数の第１配線のうちの一つに、第３の大きさのベリファイ電圧が、第３の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記ベリファイ動作において、前記複数の第１配線のうちの一つに、第４の大きさのベリファイ電圧が、第４の供給時間の間供給される
請求項２記載の半導体記憶装置。
【請求項4】
前記第４の大きさが前記第３の大きさと等しい
請求項３記載の半導体記憶装置。
請求項３記載の半導体記憶装置。
【請求項5】
前記第４の供給時間が前記第３の供給時間と等しい
請求項３又は４記載の半導体記憶装置。
請求項３又は４記載の半導体記憶装置。
【請求項6】
複数のゲート電極と、
前記複数のゲート電極に対向する半導体層と、
前記複数のゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
前記複数のゲート電極に接続された複数の第１配線と、
前記半導体層に接続された第２配線と
を備え、
書込シーケンス及び消去シーケンスを実行可能に構成され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記消去シーケンスにおいて、前記第２配線に、第１の大きさの消去電圧が、第１の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記消去シーケンスにおいて、前記第２配線に、第２の大きさの消去電圧が、第２の供給時間の間供給され、
前記第２の大きさが前記第１の大きさよりも大きく、又は、前記第２の供給時間が前記第１の供給時間よりも長い
半導体記憶装置。
前記複数のゲート電極に対向する半導体層と、
前記複数のゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
前記複数のゲート電極に接続された複数の第１配線と、
前記半導体層に接続された第２配線と
を備え、
書込シーケンス及び消去シーケンスを実行可能に構成され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記消去シーケンスにおいて、前記第２配線に、第１の大きさの消去電圧が、第１の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記消去シーケンスにおいて、前記第２配線に、第２の大きさの消去電圧が、第２の供給時間の間供給され、
前記第２の大きさが前記第１の大きさよりも大きく、又は、前記第２の供給時間が前記第１の供給時間よりも長い
半導体記憶装置。
【請求項7】
前記消去シーケンスにおいて、消去動作が複数回実行され、
前記消去電圧は、前記消去シーケンスが開始されてから最初に実行される前記消去動作において、前記第２配線に供給される
請求項６記載の半導体記憶装置。
前記消去電圧は、前記消去シーケンスが開始されてから最初に実行される前記消去動作において、前記第２配線に供給される
請求項６記載の半導体記憶装置。
【請求項8】
前記消去シーケンスにおいて、消去ベリファイ動作が複数回実行され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記消去ベリファイ動作において、前記第１配線に、第３の大きさのベリファイ電圧が、第３の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記消去ベリファイ動作において、前記第１配線に、第４の大きさのベリファイ電圧が、第４の供給時間の間供給される
請求項７記載の半導体記憶装置。
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記消去ベリファイ動作において、前記第１配線に、第３の大きさのベリファイ電圧が、第３の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記消去ベリファイ動作において、前記第１配線に、第４の大きさのベリファイ電圧が、第４の供給時間の間供給される
請求項７記載の半導体記憶装置。
【請求項9】
前記第４の大きさが前記第３の大きさと等しい
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項10】
前記第４の供給時間が前記第３の供給時間と等しい
請求項８又は９記載の半導体記憶装置。
請求項８又は９記載の半導体記憶装置。
【請求項11】
読出動作を実行可能に構成され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記読出動作において、前記複数の第１配線のうちの一つに、第５の大きさの読出電圧が、第５の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記読出動作において、前記複数の第１配線のうちの一つに、第６の大きさの読出電圧が、第６の供給時間の間供給される
請求項１～１０のいずれか１項記載の半導体記憶装置。
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記読出動作において、前記複数の第１配線のうちの一つに、第５の大きさの読出電圧が、第５の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記読出動作において、前記複数の第１配線のうちの一つに、第６の大きさの読出電圧が、第６の供給時間の間供給される
請求項１～１０のいずれか１項記載の半導体記憶装置。
【請求項12】
前記第６の大きさが前記第５の大きさと等しい
請求項１１記載の半導体記憶装置。
請求項１１記載の半導体記憶装置。
【請求項13】
前記第６の供給時間が前記第５の供給時間と等しい
請求項１１又は１２記載の半導体記憶装置。
請求項１１又は１２記載の半導体記憶装置。
【請求項14】
前記第２の大きさが前記第１の大きさよりも大きく、且つ、前記第２の供給時間が前記第１の供給時間よりも長い
請求項１～１３のいずれか１項記載の半導体記憶装置。
請求項１～１３のいずれか１項記載の半導体記憶装置。
【請求項15】
前記ゲート絶縁膜は、酸素（Ｏ）及びハフニウム（Ｈｆ）を含み、結晶構造として直方晶を含む膜を含む
請求項１～１４のいずれか１項記載の半導体記憶装置。
請求項１～１４のいずれか１項記載の半導体記憶装置。
【請求項16】
前記ゲート絶縁膜は、強誘電体の膜を含む
請求項１～１５のいずれか１項記載の半導体記憶装置。
請求項１～１５のいずれか１項記載の半導体記憶装置。
【請求項17】
メモリセルを含むメモリダイと、
前記メモリダイに接続されたコントローラダイと
を備え、
前記コントローラダイは、
書込シーケンス又は消去シーケンスの実行回数が第１の回数に達した後で、前記書込シーケンス及び前記消去シーケンスの少なくとも一方において前記メモリセルに供給される電圧を増大させる旨の第１のコマンドを、前記メモリダイに入力し、
前記書込シーケンス又は前記消去シーケンスの実行回数が前記第１の回数より大きい第２の回数に達した後で、前記書込シーケンス及び前記消去シーケンスの少なくとも一方において前記メモリセルに供給される電圧を更に増大させる旨の第２のコマンドを、前記メモリダイに入力する
半導体記憶装置。
前記メモリダイに接続されたコントローラダイと
を備え、
前記コントローラダイは、
書込シーケンス又は消去シーケンスの実行回数が第１の回数に達した後で、前記書込シーケンス及び前記消去シーケンスの少なくとも一方において前記メモリセルに供給される電圧を増大させる旨の第１のコマンドを、前記メモリダイに入力し、
前記書込シーケンス又は前記消去シーケンスの実行回数が前記第１の回数より大きい第２の回数に達した後で、前記書込シーケンス及び前記消去シーケンスの少なくとも一方において前記メモリセルに供給される電圧を更に増大させる旨の第２のコマンドを、前記メモリダイに入力する
半導体記憶装置。
【請求項18】
前記コントローラダイは、前記第１のコマンドを前記メモリダイに入力してから、前記第２のコマンドを前記メモリダイに入力するまでの間に、読出動作において前記メモリセルに供給される電圧を増大させる旨のコマンドを、前記メモリダイに入力しない
請求項１７記載の半導体記憶装置。
請求項１７記載の半導体記憶装置。
【請求項19】
前記メモリセルは、酸素（Ｏ）及びハフニウム（Ｈｆ）を含み、結晶構造として直方晶を含む膜を含む
請求項１７又は１８記載の半導体記憶装置。
請求項１７又は１８記載の半導体記憶装置。
【請求項20】
前記メモリセルは、強誘電体の膜を含む
請求項１７～１９のいずれか１項記載の半導体記憶装置。
請求項１７～１９のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁膜は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層、フローティングゲート等の導電性の電荷蓄積層、強誘電体の膜等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６０３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高集積化の容易な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、複数のゲート電極と、複数のゲート電極に対向する半導体層と、複数のゲート電極と半導体層との間に設けられたゲート絶縁膜と、複数のゲート電極に接続された複数の第１配線と、を備える。また、この半導体記憶装置は、書込シーケンス及び消去シーケンスを実行可能に構成されている。書込シーケンス又は消去シーケンスの実行回数が所定回数に達する前に実行される書込シーケンスにおいて、複数の第１配線のうちの一つに、第１の大きさのプログラム電圧が、第１の供給時間の間供給される。書込シーケンス又は消去シーケンスの実行回数が所定回数に達した後に実行される書込シーケンスにおいて、複数の第１配線のうちの一つに、第２の大きさのプログラム電圧が、第２の供給時間の間供給される。第２の大きさが第１の大きさよりも大きく、又は、第２の供給時間が第１の供給時間よりも長い。
【0006】
一の実施形態に係る半導体記憶装置は、複数のゲート電極と、複数のゲート電極に対向する半導体層と、複数のゲート電極と半導体層との間に設けられたゲート絶縁膜と、複数のゲート電極に接続された複数の第１配線と、半導体層に接続された第２配線と、を備える。また、この半導体記憶装置は、書込シーケンス及び消去シーケンスを実行可能に構成されている。書込シーケンス又は消去シーケンスの実行回数が所定回数に達する前に実行される消去シーケンスにおいて、第２配線に、第１の大きさの消去電圧が、第１の供給時間の間供給される。書込シーケンス又は消去シーケンスの実行回数が所定回数に達した後に実行される消去シーケンスにおいて、第２配線に、第２の大きさの消去電圧が、第２の供給時間の間供給される。第２の大きさが第１の大きさよりも大きく、又は、第２の供給時間が第１の供給時間よりも長い。
【0007】
一の実施形態に係る半導体記憶装置は、メモリセルを含むメモリダイと、メモリダイに接続されたコントローラダイと、を備える。コントローラダイは、書込シーケンス又は消去シーケンスの実行回数が第１の回数に達した後で、書込シーケンス及び消去シーケンスの少なくとも一方においてメモリセルに供給される電圧を増大させる旨のコマンドを、メモリダイに入力する。また、コントローラダイは、書込シーケンス又は消去シーケンスの実行回数が第１の回数より大きい第２の回数に達した後で、書込シーケンス及び消去シーケンスの少なくとも一方においてメモリセルに供給される電圧を更に増大させる旨のコマンドを、メモリダイに入力する。
【図面の簡単な説明】
【0008】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図3】周辺回路ＰＣの一部の構成を示す模式的な回路図である。
【図4】メモリダイＭＤの模式的な平面図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な斜視図である。
【図6】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図7】メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図8】メモリセルＭＣの分極率について説明するための模式的なグラフである。
【図9】メモリセルＭＣの状態について説明するための模式的な断面図である。
【図10】メモリセルＭＣの状態について説明するための模式的な断面図である。
【図11】読出動作について説明するための模式的な断面図である。
【図12】書込シーケンスについて説明するための模式的なフローチャートである。
【図13】書込シーケンスについて説明するための模式的な波形図である。
【図14】書込シーケンスについて説明するための模式的な断面図である。
【図15】書込シーケンスについて説明するための模式的な断面図である。
【図16】消去シーケンスについて説明するための模式的なフローチャートである。
【図17】消去シーケンスについて説明するための模式的な波形図である。
【図18】消去シーケンスについて説明するための模式的な断面図である。
【図19】消去シーケンスについて説明するための模式的な断面図である。
【図20】メモリセルＭＣの特性変化について説明するための模式的なグラフである。
【図21】第１実施形態に係る制御パラメータの調整方法について説明するための模式的なグラフである。
【図22】同調整方法について説明するための模式的なブロック図である。
【図23】同調整方法について説明するための模式的なフローチャートである。
【図24】同調整方法について説明するための模式的な波形図である。
【図25】同調整方法について説明するための模式的な波形図である。
【図26】同調整方法について説明するための模式的な波形図である。
【図27】同調整方法について説明するための模式的な波形図である。
【図28】同調整方法について説明するための模式的な波形図である。
【図29】同調整方法について説明するための模式的な波形図である。
【図30】同調整方法について説明するための模式的な波形図である。
【図31】同調整方法について説明するための模式的な波形図である。
【図32】同調整方法について説明するための模式的な波形図である。
【図33】同調整方法について説明するための模式的な波形図である。
【図34】同調整方法について説明するための模式的な波形図である。
【図35】同調整方法について説明するための模式的な波形図である。
【図36】第２実施形態に係るメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図37】同メモリセルＭＣの分極率について説明するための模式的なグラフである。
【図38】第２実施形態に係る制御パラメータの調整方法について説明するための模式的なグラフである。
【図39】その他の実施形態に係るメモリセルアレイＭＣＡ´の構成について説明するための模式的な斜視図である。
【図40】その他の実施形態に係るメモリセルアレイＭＣＡ´の構成について説明するための模式的な斜視図である。
【図41】その他の実施形態に係るメモリセルアレイＭＣＡ´の構成について説明するための模式的な斜視図である。
【発明を実施するための形態】
【0009】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0010】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0011】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【0012】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0013】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0014】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0015】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0016】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0017】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0018】
【0019】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
【0020】
図２は、第１実施形態に係るメモリダイＭＤの一部の構成を示す模式的な回路図である。図２に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
【0021】
メモリセルアレイＭＣＡは、図２に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0022】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0023】
メモリセルＭＣは、チャネル領域として機能する半導体層、メモリ部を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、メモリ部の状態に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0024】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
【0025】
周辺回路ＰＣは、例えば、動作電圧を生成して電圧供給線に出力する電圧生成回路、所望の電圧供給線をビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）と導通させるデコード回路、ビット線ＢＬの電流又は電圧を検知するセンスアンプ回路等を備える。
【0026】
【0027】
ブロックデコーダＢＬＫＤは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応して設けられた複数のブロックデコードユニットｂｌｋｄを備える。ブロックデコードユニットｂｌｋｄは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応して設けられた複数のトランジスタＴＢＬＫを備える。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬに接続されている。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続されている。配線ＣＧは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに対応して複数設けられている。配線ＣＧは、ブロックデコーダＢＬＫＤ中の全てのブロックデコードユニットｂｌｋｄに接続されている。トランジスタＴＢＬＫのゲート電極は、信号供給線ＢＬＫＳＥＬに接続されている。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられている。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに接続されている。
【0028】
読出動作、書込シーケンス、消去シーケンスにおいては、例えば、図示しないアドレスレジスタ中のブロックアドレスに対応する一つの信号供給線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号供給線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号供給線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号供給線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬが、全ての配線ＣＧを介して、上述した電圧供給線と導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬがフローティング状態となる。
【0029】
［メモリダイＭＤの構造］
図４は、メモリダイＭＤの模式的な平面図である。図４に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
図４は、メモリダイＭＤの模式的な平面図である。図４に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
【0030】
【0031】
図５に示す様に、本実施形態に係るメモリダイＭＤは、半導体基板１００の上方においてＺ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、半導体基板１００に接続された導電層１４０と、これらの構成の上方に設けられた導電層１５０と、を備える。
【0032】
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、が設けられている。Ｎ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
【0033】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。一部の導電層１１０は、それぞれ、ワード線ＷＬ（図２）及びこれに接続された複数のメモリセルＭＣ（図２）のゲート電極として機能する。また、一部の導電層１１０は、それぞれ、ドレイン側選択ゲート線ＳＧＤ（図２）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図２）のゲート電極として機能する。
【0034】
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0035】
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図２）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
【0036】
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。
【0037】
半導体層１２０の下端部は、単結晶シリコン（Ｓｉ）等からなる半導体層１２２を介して、半導体基板１００のＰ型ウェル領域に接続されている。半導体層１２２は、ソース側選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。半導体層１２２と導電層１１１との間には、酸化シリコン等の絶縁層１２３が設けられている。
【0038】
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図６に示す様に、導電層１１０及び半導体層１２０の間に設けられた強誘電体膜１３１と、強誘電体膜１３１及び半導体層１２０の間に設けられた絶縁膜１３２と、を備える。絶縁膜１３２は、例えば、酸化シリコン（ＳｉＯ２）等からなる。
【0039】
強誘電体膜１３１は、例えば、直方晶の酸化ハフニウムを含んでも良い。強誘電体膜１３１に含まれる酸化ハフニウムは直方晶を主とするものでも良い。より具体的には、強誘電体膜１３１に含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）を主とするものでも良い。強誘電体膜１３１に含まれる酸化ハフニウムの結晶の中で、直方晶の結晶が占める割合が最も多くても良い。尚、直方晶は斜方晶とも称される。
【0040】
また、強誘電体膜１３１は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含むことが出来る。
【0041】
酸化ハフニウムに強誘電性を発現させる観点から、上記添加元素の濃度は０．１原子％以上６０％以下であることが好ましい。酸化ハフニウムに強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、添加元素の種類によって異なる。例えば、添加元素がシリコン（Ｓｉ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、３原子％以上７原子％以下である。例えば、添加元素がバリウム（Ｂａ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、０．１原子％以上３原子％以下である。例えば、添加元素がジルコニウム（Ｚｒ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、１０原子％以上６０原子％以下である。
【0042】
導電層１４０は、例えば図５に示す様に、Ｚ方向及びＸ方向に延伸する。導電層１４０は、半導体基板１００のＰ型ウェル領域に設けられたＮ型の不純物領域に接続されている。導電層１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４０は、例えば、ソース線ＳＬ（図２）の一部として機能する。また、導電層１４０のＹ方向の側面には、酸化シリコン（ＳｉＯ２）等の絶縁層１４１が設けられている。
【0043】
導電層１５０は、Ｘ方向に並び、Ｙ方向に延伸する。導電層１５０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。導電層１５０は、例えば、ビット線ＢＬ（図２）として機能する。
【0044】
［メモリセルＭＣのしきい値電圧］
次に、図７を参照して、メモリセルＭＣのしきい値電圧について説明する。図７は、１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
次に、図７を参照して、メモリセルＭＣのしきい値電圧について説明する。図７は、１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
【0045】
図７の例では、メモリセルＭＣのしきい値電圧が、２通りのステートに制御されている。例えば、下位ステートに制御されたメモリセルＭＣのしきい値電圧は、図７のベリファイ電圧ＶＶＦＹＰより小さい。また、上位ステートに制御されたメモリセルＭＣのしきい値電圧は、図７のベリファイ電圧ＶＶＦＹＥより大きい。
【0046】
読出動作に際しては、例えば、選択ワード線ＷＬに、ベリファイ電圧ＶＶＦＹＰより大きくベリファイ電圧ＶＶＦＹＥより小さい読出電圧ＶＣＧＲを供給する。図７の例において、読出電圧ＶＣＧＲは、接地電圧ＶＳＳ程度の大きさを有する。これにより、下位ステートに制御された選択メモリセルＭＣはＯＮ状態となり、上位ステートに制御された選択メモリセルＭＣはＯＦＦ状態となる。
【0047】
また、読出動作に際しては、例えば、非選択ワード線ＷＬに、上位ステートに制御されたメモリセルＭＣのしきい値電圧より大きい読出パス電圧ＶＲＥＡＤを供給する。これにより、非選択メモリセルＭＣが、記録するデータに拘わらずＯＮ状態となる。これにより、選択メモリセルＭＣがビット線ＢＬ（図２）及びソース線ＳＬ（図２）と導通する。従って、この状態でビット線ＢＬとソース線ＳＬとの間に電圧を供給し、ビット線ＢＬに電流が流れるか否かを検出することにより、選択メモリセルＭＣに記録されたデータを読み出すことが出来る。
【0048】
次に、図８～図１０を参照して、メモリセルＭＣのしきい値電圧の制御方法について説明する。図８は、メモリセルＭＣの分極率について説明するための模式的なグラフである。図８に示すグラフの横軸はワード線ＷＬの電圧を示している。図８に示すグラフの縦軸は強誘電体膜１３１の分極率Ｐを示している。図９及び図１０は、メモリセルＭＣの状態について説明するための模式的な断面図である。
【0049】
図６を参照して説明した様に、本実施形態に係るメモリセルＭＣのゲート絶縁膜１３０は、強誘電体膜１３１を含んでいる。この様なメモリセルＭＣに接続されたワード線ＷＬに所定以上の大きさの正極性の電圧及び負極性の電圧を交互に供給すると、図８に示す様なヒステリシス曲線が観察される。図８では、このヒステリシス曲線上に、状態Ｓ１，Ｓ２を示している。
【0050】
状態Ｓ１は、上位ステートに制御されたメモリセルＭＣの状態である。状態Ｓ１は、分極率Ｐが負の分極率Ｐ１であり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。この状態では、図９に示す様に、強誘電体膜１３１の半導体層１２０側の面に負電荷が誘起されている。この状態では、半導体層１２０に正電荷が誘起されるため、半導体層１２０に電子のチャネルが形成されづらい。従って、メモリセルＭＣのしきい値電圧は、正の値となる。
【0051】
状態Ｓ１のメモリセルＭＣのゲート電極に読出パス電圧程度の大きさの電圧を供給した場合、強誘電体膜１３１における分極の状態は変化しない。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態Ｓ１に戻る。
【0052】
状態Ｓ１のメモリセルＭＣのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体膜１３１における分極の方向が反転し、図８に示す様に、強誘電体膜１３１における分極率Ｐが増大する。ゲート電極の電圧がプログラム電圧ＶＰＧＭに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態Ｓ２に遷移する。
【0053】
状態Ｓ２は、下位ステートに制御されたメモリセルＭＣの状態である。状態Ｓ２は、分極率Ｐが正の分極率Ｐ２であり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。この状態では、図１０に示す様に、強誘電体膜１３１の半導体層１２０側の面に正電荷が誘起されている。この状態では、半導体層１２０に負電荷が誘起される。即ち、半導体層１２０に電子のチャネルが形成される。従って、メモリセルＭＣのしきい値電圧は、負の値となる。
【0054】
状態Ｓ２のメモリセルＭＣのゲート電極に所定以上の大きさの負極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体膜１３１における分極の方向が反転し、図８に示す様に、強誘電体膜１３１における分極率Ｐが減少する。ゲート電極の電圧が消去電圧Ｖｅｒａに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態Ｓ１に遷移する。
【0055】
【0056】
尚、本実施形態に係る読出動作は、１つのストリングユニットＳＵに含まれ、且つ、選択ワード線ＷＬに接続された全てのメモリセルＭＣに対して一括して実行される。以下の説明では、１つのストリングユニットＳＵに含まれ、且つ、１つのワード線ＷＬに接続された全てのメモリセルＭＣを含む構成を、ページＰＧと呼ぶ場合がある。
【0057】
読出動作に際しては、例えば、ビット線ＢＬに電圧ＶＤＤを供給し、ソース線ＳＬに電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳより大きく、電圧ＶＤＤより小さい。
【0058】
また、選択ワード線ＷＬに接続された複数のメモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。例えば、選択ゲート線（ＳＧＤ、ＳＧＳ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＮ状態とする。また、非選択ワード線ＷＬに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬに接続された全てのメモリセルＭＣをＯＮ状態とする。
【0059】
また、選択ワード線ＷＬに読出電圧ＶＣＧＲを供給する。これにより、下位ステートに対応するメモリセルＭＣはＯＮ状態となり、上位ステートに対応するメモリセルＭＣはＯＦＦ状態となる。この状態で、周辺回路ＰＣ中のセンスアンプモジュールによって、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、読出データとしてコントローラダイＣＤ（図１）に出力する。コントローラダイＣＤはこのデータに対して、ビット誤り検出／訂正等を行った上で、ホストコンピュータ２０（図１）に転送する。
【0060】
［書込シーケンス］
次に、図１２～図１５を参照して、書込シーケンスについて説明する。図１２は、書込シーケンスについて説明するための模式的なフローチャートである。図１３は、書込シーケンスについて説明するための模式的な波形図である。図１４及び図１５は、書込シーケンスについて説明するための模式的な断面図である。
次に、図１２～図１５を参照して、書込シーケンスについて説明する。図１２は、書込シーケンスについて説明するための模式的なフローチャートである。図１３は、書込シーケンスについて説明するための模式的な波形図である。図１４及び図１５は、書込シーケンスについて説明するための模式的な断面図である。
【0061】
尚、本実施形態に係る書込シーケンスは、１つのページＰＧ内の全てのメモリセルＭＣに対して一括して実行される。
【0062】
ステップＳ１０１（図１２）では、ループ回数ｎＷを１に設定する。ループ回数ｎＷは、レジスタ等に記録される。
【0063】
ステップＳ１０２では、プログラム動作を行う。
【0064】
プログラム動作のタイミングｔ１０１（図１３）では、例えば図１４に例示する様に、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬに電圧ＶＤＤを供給する。
【0065】
プログラム動作のタイミングｔ１０２（図１３）では、例えば図１４に例示する様に、しきい値電圧の調整を行うメモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤを供給する。電圧ＶＳＧＤは、例えば、図１１の電圧ＶＳＧより小さい。これにより、電圧ＶＳＲＣが供給されたビット線ＢＬに接続されたドレイン側選択トランジスタＳＴＤはＯＮ状態となり、電圧ＶＤＤが供給されたビット線ＢＬに接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。また、非選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、図１１の読出パス電圧ＶＲＥＡＤより大きい。
【0066】
プログラム動作のタイミングｔ１０３（図１３）では、例えば図１４に例示する様に、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。これにより、所望のメモリセルＭＣの強誘電体膜１３１の分極状態を変化させることが可能である。
【0067】
プログラム動作のタイミングｔ１０４（図１３）では、選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。
【0068】
プログラム動作のタイミングｔ１０５（図１３）では、選択ワード線ＷＬ、非選択ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に、接地電圧ＶＳＳを供給する。
【0069】
ステップＳ１０３（図１２）では、ベリファイ動作を行う。
【0070】
【0071】
【0072】
ベリファイ動作のタイミングｔ１０８（図１３）では、選択ワード線ＷＬ、非選択ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に、接地電圧ＶＳＳを供給する。
【0073】
ステップＳ１０４（図１２）では、ベリファイ動作の結果を判定する。例えば、ベリファイ動作においてＯＦＦ状態のメモリセルＭＣが一定数以上検出された場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、ベリファイ動作においてＯＦＦ状態のメモリセルＭＣが一定数以上検出されなかった場合にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
【0074】
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
【0075】
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。従って、ループ回数ｎＷが２以上である場合、ステップＳ１０２のプログラム動作では、選択ワード線ＷＬに、プログラム電圧ＶＰＧＭよりも大きい電圧が供給される。
【0076】
ステップＳ１０７では、図示しないステータスレジスタに、書込シーケンスが正常に終了した旨のステータスデータを格納し、コントローラダイＣＤ（図１）に出力し、書込シーケンスを終了する。
【0077】
ステップＳ１０８では、図示しないステータスレジスタに、書込シーケンスが正常に終了しなかった旨のステータスデータを格納し、コントローラダイＣＤ（図１）に出力し、書込シーケンスを終了する。
【0078】
［消去シーケンス］
次に、図１６～図１９を参照して、消去シーケンスについて説明する。図１６は、消去シーケンスについて説明するための模式的なフローチャートである。図１７は、消去シーケンスについて説明するための模式的な波形図である。図１８及び図１９は、消去シーケンスについて説明するための模式的な断面図である。
次に、図１６～図１９を参照して、消去シーケンスについて説明する。図１６は、消去シーケンスについて説明するための模式的なフローチャートである。図１７は、消去シーケンスについて説明するための模式的な波形図である。図１８及び図１９は、消去シーケンスについて説明するための模式的な断面図である。
【0079】
尚、本実施形態に係る消去シーケンスは、１つのメモリブロックＢＬＫ内の全てのメモリセルＭＣに対して一括して実行される。
【0080】
ステップＳ２０１（図１２）では、ループ回数ｎＥを１に設定する。ループ回数ｎＥは、レジスタ等に記録される。
【0081】
ステップＳ２０２では、消去動作を行う。
【0082】
消去動作のタイミングｔ２０１（図１７）では、例えば図１８に例示する様に、メモリセルＭＣをビット線ＢＬから切り離し、ソース線ＳＬと導通させる。例えば、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧ´を供給する。電圧ＶＳＧ´は、例えば、ドレイン側選択トランジスタＳＴＤをＯＦＦ状態とする程度の大きさの電圧である。また、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧ´´を供給する。電圧ＶＳＧ´´は、例えば、ソース側選択トランジスタＳＴＳのチャネル領域に正孔のチャネルを形成する程度の大きさの電圧である。
【0083】
消去動作のタイミングｔ２０１（図１７）では、例えば図１８に例示する様に、ワード線ＷＬに接地電圧ＶＳＳを供給し、ソース線ＳＬに消去電圧Ｖｅｒａを供給する。これにより、メモリセルＭＣの強誘電体膜１３１の分極状態を変化させることが可能である。
【0084】
消去動作のタイミングｔ２０２（図１７）では、ソース線ＳＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に、接地電圧ＶＳＳを供給する。
【0085】
ステップＳ２０３（図１６）では、消去ベリファイ動作を行う。
【0086】
消去ベリファイ動作のタイミングｔ２０３（図１７）では、例えば図１９に例示する様に、ワード線ＷＬにベリファイ電圧ＶＶＦＹＥを供給し、選択ゲート線（ＳＧＤ、ＳＧＳ）に電圧ＶＳＧを供給する。また、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。
【0087】
ベリファイ動作のタイミングｔ２０４（図１７）では、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に、接地電圧ＶＳＳを供給する。
【0088】
ステップＳ２０４（図１６）では、消去ベリファイ動作の結果を判定する。例えば、消去ベリファイ動作においてＯＮ状態のメモリセルＭＣが一定数以上検出された場合等にはベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。一方、ベリファイ動作においてＯＮ状態のメモリセルＭＣが一定数以上検出されなかった場合にはベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。
【0089】
ステップＳ２０５では、ループ回数ｎＥが所定の回数ＮＥに達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。
【0090】
ステップＳ２０６では、ループ回数ｎＥに１を加算して、ステップＳ２０２に進む。また、ステップＳ２０６では、例えば、消去電圧Ｖｅｒａに所定の電圧ΔＶを加算する。従って、ループ回数ｎＥが２以上である場合、ステップＳ２０２の消去動作では、ソース線ＳＬに、消去電圧Ｖｅｒａよりも大きい電圧が供給される。
【0091】
ステップＳ２０７では、図示しないステータスレジスタに、消去シーケンスが正常に終了した旨のステータスデータを格納し、コントローラダイＣＤ（図１）に出力し、消去シーケンスを終了する。
【0092】
ステップＳ２０８では、図示しないステータスレジスタに、消去シーケンスが正常に終了しなかった旨のステータスデータを格納し、コントローラダイＣＤ（図１）に出力し、消去シーケンスを終了する。
【0093】
［強誘電体膜１３１の特性変化］
メモリセルＭＣに対して書込シーケンスを実行すると、半導体層１２０中の電子が絶縁膜１３２を介して強誘電体膜１３１にトンネルしてしまい、強誘電体膜１３１等に蓄積されてしまう場合がある。また、メモリセルＭＣに対して消去シーケンスを実行すると、半導体層１２０中の正孔が絶縁膜１３２を介して強誘電体膜１３１にトンネルしてしまい、強誘電体膜１３１等に蓄積されてしまう場合がある。
メモリセルＭＣに対して書込シーケンスを実行すると、半導体層１２０中の電子が絶縁膜１３２を介して強誘電体膜１３１にトンネルしてしまい、強誘電体膜１３１等に蓄積されてしまう場合がある。また、メモリセルＭＣに対して消去シーケンスを実行すると、半導体層１２０中の正孔が絶縁膜１３２を介して強誘電体膜１３１にトンネルしてしまい、強誘電体膜１３１等に蓄積されてしまう場合がある。
【0094】
強誘電体膜１３１等に電子又は正孔が蓄積されてしまうと、この電子又は正孔の影響により、分極反転が起こりづらくなってしまう場合がある。例えば図２０に示す様に、書込シーケンスにおいて選択ワード線ＷＬにプログラム電圧ＶＰＧＭを供給しても、強誘電体膜１３１の分極率がＰ２よりも小さい分極率Ｐ２´までしか増大しなくなってしまう場合がある。また、例えば図２０に示す様に、消去シーケンスにおいてソース線ＳＬに消去電圧Ｖｅｒａを供給しても、強誘電体膜１３１の分極率がＰ１よりも大きい分極率Ｐ１´までしか減少しなくなってしまう場合がある。
【0095】
そこで、第１実施形態においては、書込／消去回数の増大に合わせて半導体記憶装置の制御パラメータを更新する。例えば、プログラム電圧ＶＰＧＭの大きさ及び供給時間の少なくとも一方を増大させる。また、例えば、消去電圧Ｖｅｒａの大きさ及び供給時間の少なくとも一方を増大させる。これにより、例えば図２１に示す様に、強誘電体膜１３１等に蓄積された電子又は正孔の影響を打ち消して、メモリセルＭＣのしきい値電圧を好適に制御することが可能である。
【0096】
以下、本実施形態に係る半導体記憶装置の動作について、より具体的に説明する。
【0097】
［制御パラメータの更新の条件］
制御パラメータ更新の条件は、適宜調整可能である。例えば、メモリセルＭＣ等に対する書込／消去回数が所定回数に達したか否かを監視し、達した場合に制御パラメータを更新することが可能である。
制御パラメータ更新の条件は、適宜調整可能である。例えば、メモリセルＭＣ等に対する書込／消去回数が所定回数に達したか否かを監視し、達した場合に制御パラメータを更新することが可能である。
【0098】
［制御パラメータの更新の範囲］
どの様な範囲において制御パラメータを更新するかは、適宜調整可能である。例えば、メモリシステム１０（図１）全体において、制御パラメータを更新しても良い。また、メモリダイＭＤ（図１）毎に制御パラメータを更新しても良い。また、メモリセルアレイ領域ＲＭＣＡ（図４）毎に制御パラメータを更新しても良い。また、メモリブロックＢＬＫ（図２）毎に制御パラメータを更新しても良い。また、ストリングユニットＳＵ（図２）毎に制御パラメータを更新しても良い。また、ページＰＧ毎に制御パラメータを更新しても良い。
どの様な範囲において制御パラメータを更新するかは、適宜調整可能である。例えば、メモリシステム１０（図１）全体において、制御パラメータを更新しても良い。また、メモリダイＭＤ（図１）毎に制御パラメータを更新しても良い。また、メモリセルアレイ領域ＲＭＣＡ（図４）毎に制御パラメータを更新しても良い。また、メモリブロックＢＬＫ（図２）毎に制御パラメータを更新しても良い。また、ストリングユニットＳＵ（図２）毎に制御パラメータを更新しても良い。また、ページＰＧ毎に制御パラメータを更新しても良い。
【0099】
例えば図２２に示す様に、コントローラダイＣＤは、メモリブロックＢＬＫ毎に書込／消去回数を監視するテーブル３０を備えている場合がある。このテーブル３０は、例えば、メモリブロックＢＬＫ間で書込／消去回数を均等にするための動作（ウェアレベリング）に利用される。ここで、制御パラメータをメモリブロックＢＬＫ毎に更新する場合には、このテーブル３０を利用することが可能である。
【0100】
［制御パラメータの更新のタイミング］
どの様なタイミングで制御パラメータを更新するかは、適宜調整可能である。図２３には、消去シーケンスの実行後に制御パラメータを更新する動作を例示している。
どの様なタイミングで制御パラメータを更新するかは、適宜調整可能である。図２３には、消去シーケンスの実行後に制御パラメータを更新する動作を例示している。
【0101】
例えば、図２３のステップＳ３０１において、コントローラダイＣＤは、消去シーケンスが実行されるメモリブロックＢＬＫの物理アドレスを取得する。また、ステップＳ３０２において、メモリダイＭＤに、消去シーケンスを実行する旨のコマンドセットを入力する。また、ステップＳ３０３において、図２２に例示したテーブル３０にアクセスして、消去回数Ｎｃｙｃｌｅを更新する。また、ステップＳ３０４において、消去回数Ｎｃｙｃｌｅが所定の数Ｎｌｉｍｉｔの整数倍であるか否か判定し、整数倍であった場合にはステップＳ３０５に進み、整数倍でなかった場合には処理を終了する。また、ステップＳ３０５において、メモリダイＭＤに、制御パラメータを更新させる旨のコマンドセットを入力する。
【0102】
［制御パラメータの種類］
制御パラメータとしては、プログラム電圧ＶＰＧＭの大きさのみ、又は、供給時間のみを増大させても良いし、プログラム電圧ＶＰＧＭの大きさ及び供給時間の双方を増大させても良い。また、消去電圧Ｖｅｒａの大きさのみ、又は、供給時間のみを増大させても良いし、消去電圧Ｖｅｒａの大きさ及び供給時間の双方を増大させても良い。
制御パラメータとしては、プログラム電圧ＶＰＧＭの大きさのみ、又は、供給時間のみを増大させても良いし、プログラム電圧ＶＰＧＭの大きさ及び供給時間の双方を増大させても良い。また、消去電圧Ｖｅｒａの大きさのみ、又は、供給時間のみを増大させても良いし、消去電圧Ｖｅｒａの大きさ及び供給時間の双方を増大させても良い。
【0103】
例えば、図２４～図２６には、制御パラメータとして、プログラム電圧ＶＰＧＭの大きさを増大させる例を示している。例えば、図２４には、書込／消去回数が第１の回数未満である場合のプログラム電圧ＶＰＧＭを、プログラム電圧ＶＰＧＭ１として例示している。また、図２５には、書込／消去回数が第１の回数以上第２の回数未満である場合のプログラム電圧ＶＰＧＭを、プログラム電圧ＶＰＧＭ２として例示している。また、図２６には、書込／消去回数が第２の回数以上である場合のプログラム電圧ＶＰＧＭを、プログラム電圧ＶＰＧＭ３として例示している。プログラム電圧ＶＰＧＭ２は、プログラム電圧ＶＰＧＭ１よりも大きい。また、プログラム電圧ＶＰＧＭ３は、プログラム電圧ＶＰＧＭ２よりも大きい。
【0104】
また、例えば、図２７～図２９には、制御パラメータとして、消去電圧Ｖｅｒａの大きさを増大させる例を示している。例えば、図２７には、書込／消去回数が第１の回数未満である場合の消去電圧Ｖｅｒａを、消去電圧Ｖｅｒａ１として例示している。また、図２８には、書込／消去回数が第１の回数以上第２の回数未満である場合の消去電圧Ｖｅｒａを、消去電圧Ｖｅｒａ２として例示している。また、図２９には、書込／消去回数が第２の回数以上である場合の消去電圧Ｖｅｒａを、消去電圧Ｖｅｒａ３として例示している。消去電圧Ｖｅｒａ２は、消去電圧Ｖｅｒａ１よりも大きい。また、消去電圧Ｖｅｒａ３は、消去電圧Ｖｅｒａ２よりも大きい。
【0105】
また、例えば、図３０～図３２には、制御パラメータとして、プログラム電圧ＶＰＧＭの供給時間を増大させる例を示している。例えば、図３０には、書込／消去回数が第１の回数未満である場合のプログラム電圧ＶＰＧＭの供給時間を、時間ＴＰＧＭ１として例示している。また、図３１には、書込／消去回数が第１の回数以上第２の回数未満である場合のプログラム電圧ＶＰＧＭの供給時間を、時間ＴＰＧＭ２として例示している。また、図３２には、書込／消去回数が第２の回数以上である場合のプログラム電圧ＶＰＧＭの供給時間を、時間ＴＰＧＭ３として例示している。時間ＴＰＧＭ２は、時間ＴＰＧＭ１よりも長い。また、時間ＴＰＧＭ３は、時間ＴＰＧＭ２よりも長い。
【0106】
また、例えば、図３３～図３５には、制御パラメータとして、消去電圧Ｖｅｒａの供給時間を増大させる例を示している。例えば、図３３には、書込／消去回数が第１の回数未満である場合の消去電圧Ｖｅｒａの供給時間を、時間Ｔｅｒａ１として例示している。また、図３４には、書込／消去回数が第１の回数以上第２の回数未満である場合の消去電圧Ｖｅｒａの供給時間を、時間Ｔｅｒａ２として例示している。また、図３５には、書込／消去回数が第２の回数以上である場合の消去電圧Ｖｅｒａの供給時間を、時間Ｔｅｒａ３として例示している。時間Ｔｅｒａ２は、時間Ｔｅｒａ１よりも長い。また、時間Ｔｅｒａ３は、時間Ｔｅｒａ２よりも長い。
【0107】
尚、プログラム電圧ＶＰＧＭ及び消去電圧Ｖｅｒａ以外の電圧、例えば、読出電圧ＶＣＧＲ、ベリファイ電圧ＶＶＦＹＰ，ＶＶＦＹＥ、読出パス電圧ＶＲＥＡＤ、書込パス電圧ＶＰＡＳＳ等（以下、「読出電圧ＶＣＧＲ等」と呼ぶ場合がある。）の大きさ及び供給時間は、書込／消去回数に拘わらず、一定の大きさであっても良い。尚、ここで言う一定とは、例えば、有効数字１桁又は２桁の範囲において一定であることを意味していても良い。また、例えば、プログラム電圧ＶＰＧＭ及び消去電圧Ｖｅｒａの少なくとも一方の大きさ及び供給時間が、コントローラダイＣＤから入力されるコマンドセットに応じて調整される場合には、コントローラダイＣＤから読出電圧ＶＣＧＲ等の大きさ及び供給時間を調整する旨のコマンドセットが入力されないことを意味していても良い。
【0108】
【0109】
図７等を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、メモリセルＭＣのしきい値電圧が２通りに制御され、これによってメモリセルＭＣに１ビットのデータが記録されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、メモリセルＭＣのしきい値電圧を２ｎ（ｎは自然数）通りに制御することにより、メモリセルＭＣにｎビットのデータを記録することが可能である。
【0110】
例えば、図３６には、メモリセルＭＣのしきい値電圧を４通りに制御することにより、メモリセルＭＣに２ビットのデータを記録する例を示している。図示の例では、Ｃステートに制御されたメモリセルＭＣのしきい値電圧が、ベリファイ電圧ＶＶＦＹＣより小さい。また、Ｂステートに制御されたメモリセルＭＣのしきい値電圧が、Ｃステートに制御されたメモリセルＭＣのしきい値電圧より大きく、ベリファイ電圧ＶＶＦＹＢより小さい。また、Ａステートに制御されたメモリセルＭＣのしきい値電圧が、Ｂステートに制御されたメモリセルＭＣのしきい値電圧より大きく、ベリファイ電圧ＶＶＦＹＡより小さい。また、Ｅステートに制御されたメモリセルＭＣのしきい値電圧が、ベリファイ電圧ＶＶＦＹＥより大きく、読出パス電圧ＶＲＥＡＤより小さい。
【0111】
読出動作に際しては、例えば、選択ワード線ＷＬに、読出電圧ＶＣＧＣＲ，ＶＣＧＢＲ，ＶＣＧＡＲを供給する。読出電圧ＶＣＧＣＲは、Ｃステートに制御されたメモリセルＭＣのしきい値電圧より大きく、Ｂステートに制御されたメモリセルＭＣのしきい値電圧より小さい。読出電圧ＶＣＧＢＲは、Ｂステートに制御されたメモリセルＭＣのしきい値電圧より大きく、Ａステートに制御されたメモリセルＭＣのしきい値電圧より小さい。読出電圧ＶＣＧＡＲは、Ａステートに制御されたメモリセルＭＣのしきい値電圧より大きく、Ｅステートに制御されたメモリセルＭＣのしきい値電圧より小さい。
【0112】
例えば図３６の例では、Ｃステート、Ｂステート、Ａステート及びＥステートのメモリセルＭＣに、それぞれ、“１０”，“１１”，“０１”，“００”が割り当てられている。この様な場合、上位ビットの読み出しに際しては、選択ワード線ＷＬに読出電圧ＶＣＧＢＲを供給して読出動作を実行することにより、メモリセルＭＣに記録されたデータを読み出すことが出来る。また、下位ビットの読み出しに際しては、選択ワード線ＷＬに読出電圧ＶＣＧＣＲを供給して読出動作を実行し、選択ワード線ＷＬに読出電圧ＶＣＧＡＲを供給して読出動作を実行し、これら読出動作によって取得されたデータの排他的論理和の計算等を実行することにより、メモリセルＭＣに記録されたデータを読み出すことが出来る。
【0113】
次に、図３７を参照して、メモリセルＭＣのしきい値電圧の制御方法について説明する。図３７は、メモリセルＭＣの分極率について説明するための模式的なグラフである。図３７に示すグラフの横軸は、ワード線ＷＬの電圧を示している。図３７に示すグラフの縦軸は強誘電体膜１３１の分極率Ｐを示している。
【0114】
図３７では、強誘電体膜１３１の特性を示すヒステリシス曲線上に、状態ＳＥ，ＳＡ，ＳＢ，ＳＣを示している。
【0115】
状態ＳＥは、Ｅステートに制御されたメモリセルＭＣの状態である。状態ＳＥは、分極率Ｐが負の分極率ＰＥであり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。尚、状態ＳＥは、図８及び図９を参照して説明した状態Ｓ１と同様の状態である。
【0116】
状態ＳＥのメモリセルＭＣのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体膜１３１における分極の方向が反転し、図３７に示す様に、強誘電体膜１３１における分極率Ｐが増大する。ゲート電極の電圧がプログラム電圧ＶＰＧＭＡに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態ＳＡに遷移する。
【0117】
状態ＳＡは、Ａステートに制御されたメモリセルＭＣの状態である。状態ＳＡは、分極率Ｐが分極率ＰＥより大きい負の分極率ＰＡであり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。
【0118】
状態ＳＡのメモリセルＭＣのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体膜１３１における分極の方向が反転し、図３７に示す様に、強誘電体膜１３１における分極率Ｐが増大する。ゲート電極の電圧がプログラム電圧ＶＰＧＭＢに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態ＳＢに遷移する。
【0119】
状態ＳＢは、Ｂステートに制御されたメモリセルＭＣの状態である。状態ＳＢは、分極率Ｐが分極率ＰＡより大きい正の分極率ＰＢであり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。
【0120】
状態ＳＢのメモリセルＭＣのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体膜１３１における分極の方向が反転し、図３７に示す様に、強誘電体膜１３１における分極率Ｐが増大する。ゲート電極の電圧がプログラム電圧ＶＰＧＭＣに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態ＳＣに遷移する。
【0121】
状態ＳＣは、Ｃステートに制御されたメモリセルＭＣの状態である。状態ＳＣは、分極率Ｐが分極率ＰＢより大きい正の分極率ＰＣであり、ワード線ＷＬの電圧が接地電圧ＶＳＳの状態である。尚、状態ＳＣは、図８及び図１０を参照して説明した状態Ｓ２と同様の状態である。
【0122】
状態ＳＣのメモリセルＭＣのゲート電極に所定以上の大きさの負極性の電圧を供給した場合、導電層１１０－半導体層１２０間の電界によって強誘電体膜１３１における分極の方向が反転し、図３７に示す様に、強誘電体膜１３１における分極率Ｐが減少する。ゲート電極の電圧が消去電圧Ｖｅｒａに到達すると、メモリセルＭＣの分極率Ｐは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルＭＣは状態ＳＥに遷移する。
【0123】
次に、図３８を参照して、第２実施形態に係る半導体記憶装置の制御パラメータの調整方法について説明する。
【0124】
第２実施形態に係る制御パラメータの調整方法は、基本的には第１実施形態に係る制御パラメータの調整方法と同様である。ただし、第２実施形態においては、書込動作において３通りのプログラム電圧ＶＰＧＭＡ，ＶＰＧＭＢ，ＶＰＧＭＣが用いられる。ここで、上述した電子又は正孔の影響によって強誘電体膜１３１の特性が変化した場合、図３８に示す様に、３通りのプログラム電圧ＶＰＧＭＡ，ＶＰＧＭＢ，ＶＰＧＭＣとして適切な大きさも、全て変化するものと考えられる。そこで、本実施形態においては、制御パラメータの更新に際して、３通りのプログラム電圧ＶＰＧＭＡ，ＶＰＧＭＢ，ＶＰＧＭＣを全て増大させる。尚、この様な場合、例えば図３８に例示する様に、プログラム電圧ＶＰＧＭＢの増分が、プログラム電圧ＶＰＧＭＡの増分より大きくても良い。また、プログラム電圧ＶＰＧＭＣの増分及び消去電圧Ｖｅｒａの増分が、プログラム電圧ＶＰＧＭＢの増分より大きくても良い。
【0125】
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成、動作方法等は適宜調整可能である。
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成、動作方法等は適宜調整可能である。
【0126】
例えば、図１２等を参照して説明した様に、第１実施形態に係る書込シーケンスでは、プログラム動作及びベリファイ動作が複数回交互に実行される。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、第１実施形態及び第２実施形態に係る書込シーケンスは、１回のプログラム動作のみを含んでいても良い。即ち、図１２において、ステップＳ１０２のみを１回実行し、ステップＳ１０１、及び、ステップＳ１０３～ステップＳ１０８を省略しても良い。
【0127】
また、例えば、図１６等を参照して説明した様に、第１実施形態に係る消去シーケンスでは、消去動作及び消去ベリファイ動作が複数回交互に実行される。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、第１実施形態及び第２実施形態に係る消去シーケンスは、１回の消去動作のみを含んでいても良い。即ち、図１６において、ステップＳ２０２のみを１回実行し、ステップＳ２０１、及び、ステップＳ２０３～ステップＳ２０８を省略しても良い。
【0128】
また、例えば、第１実施形態においては、ソース線ＳＬがＰ型の半導体基板１００を介して半導体層１２０に接続されていた。また、図１７、図１８等を参照して説明した様に、第１実施形態に係る消去動作では、ソース線ＳＬに消去電圧Ｖｅｒａが供給され、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧ´´が供給されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、ソース線ＳＬがＮ型の半導体を介して半導体層１２０に接続されている場合、又は、ソース線ＳＬがＮ型の半導体基板１００を含む場合、消去動作に際し、ソース側選択トランジスタＳＴＳにおいてＧＩＤＬ（Gate Induced Drain Leakage）を発生させ、これによって正孔を発生させ、この正孔によってメモリセルＭＣのしきい値電圧を調整しても良い。この様な場合には、ソース側選択ゲート線ＳＧＳに、図１８の電圧ＶＳＧ´´より小さい電圧が供給されても良い。
【0129】
また、例えば、第１実施形態においては、ビット線ＢＬがＮ型の不純物を含む不純物領域１２１を介して半導体層１２０に接続されていた。また、図１７、図１８等を参照して説明した様に、第１実施形態に係る消去動作では、ビット線ＢＬには消去電圧Ｖｅｒａが供給されず、ドレイン側選択ゲート線ＳＧＤには電圧ＶＳＧ´が供給されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、消去電圧Ｖｅｒａは、ソース線ＳＬ及びビット線ＢＬの少なくとも一方に供給されれば良い。また、消去電圧Ｖｅｒａがビット線ＢＬに供給される場合、消去動作に際し、ドレイン側選択トランジスタＳＴＤにおいてＧＩＤＬを発生させ、これによって正孔を発生させ、この正孔によってメモリセルＭＣのしきい値電圧を調整しても良い。この様な場合には、ドレイン側選択ゲート線ＳＧＤに、図１８の電圧ＶＳＧ´より小さい電圧が供給されても良い。
【0130】
また、例えば、図５等を参照して説明した様に、第１実施形態に係るメモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備えていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
【0131】
例えば、図３９～図４１に例示するメモリセルアレイＭＣＡ´は、Ｚ方向に配列された複数のメモリ層ＭＬ０～ＭＬｋと、その上方に設けられたトランジスタ層ＴＬと、その上方に設けられたワード線層ＷＬＬと、その上方に設けられたビット線層ＢＬＬと、を備える。以下、これらの構成について、順に説明する。
【0132】
まず、メモリ層ＭＬ０～ＭＬｋについて説明する。メモリ層ＭＬ０～ＭＬｋは、図４１に示す様に、それぞれ、Ｘ方向に配列されＹ方向に延伸する複数の半導体層２１１と、これら複数の半導体層２１１の間においてＹ方向に配列された複数の導電層２１２の一部と、半導体層２１１及び導電層２１２の間に設けられたゲート絶縁膜２１３と、を備える。また、メモリ層ＭＬ０～ＭＬｋは、それぞれ、Ｘ方向に並ぶ複数の半導体層２１１のＹ方向の端部に対向する導電層２１４と、半導体層２１１及び導電層２１４の間に設けられたゲート絶縁膜２１５と、を備える。
【0133】
半導体層２１１は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層２１１のＸ方向の側面は複数の導電層２１２と対向し、メモリセルのチャネル領域として機能する。半導体層２１１のＹ方向の一端部のＸ方向の両側面及びＹ方向の側面は導電層２１４と対向し、選択トランジスタのチャネル領域として機能する。尚、半導体層２１１の一端部は、導電層２４２に接続されている。
【0134】
導電層２１２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層２１２は、例えば、略四角柱状の形状を有する。導電層２１２はＺ方向に延伸し、ローカルワード線として機能する。また、導電層２１２のＸ方向の側面はメモリ層ＭＬ０～ＭＬｋに含まれる半導体層２１１の側面に対向し、メモリセルのゲート電極として機能する。
【0135】
ゲート絶縁膜２１３は、第１実施形態に係るゲート絶縁膜１３０と同様に、強誘電体膜１３１と、絶縁膜１３２と、を備える。絶縁膜１３２は、強誘電体膜１３１と、半導体層２１１と、の間に設けられる。
【0136】
導電層２１４は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層２１４は、略櫛状の形状を備える。導電層２１４は、半導体層２１１の一端部のＸ方向の側面に対向し、選択トランジスタのゲート電極として機能する。
【0137】
ゲート絶縁膜２１５は、例えば、酸化シリコン等を含む。
【0138】
次に、トランジスタ層ＴＬについて説明する。トランジスタ層ＴＬは、図４０に示す様に、導電層２１２に対応してＸ方向及びＹ方向に配列された複数の半導体層２２１と、Ｘ方向に配列されＹ方向に延伸し複数の半導体層２２１の一方側又は他方側の側面に対向する複数の導電層２２２と、を備える。また、半導体層２２１及び導電層２２２の間には、酸化シリコン（ＳｉＯ２）等の図示しないゲート絶縁膜が設けられている。
【0139】
半導体層２２１は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層２２１のＸ方向の両側面は導電層２２２に対向し、ワード線選択トランジスタのチャネル領域として機能する。半導体層２２１の下端は導電層２１２（図４１）に接続されている。
【0140】
導電層２２２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層２２２はＹ方向に延伸し、ワード線選択線として機能する。また、導電層２２２はＹ方向に配列された複数の半導体層２２１のＸ方向の側面に対向し、選択トランジスタのゲート電極として機能する。
【0141】
次に、ワード線層ＷＬＬについて説明する。ワード線層ＷＬＬは、例えば図３９に示す様に、Ｙ方向に並ぶ複数の導電層２３１を備える。
【0142】
導電層２３１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層２３１は、Ｘ方向に延伸し、Ｘ方向に並ぶ複数の半導体層２２１（図４０）の上端に共通に接続されている。導電層２３１は、それぞれ、グローバルワード線として機能する。
【0143】
次に、ビット線層ＢＬＬについて説明する。ビット線層ＢＬＬは、例えば図３９に示す様に、Ｘ方向に並びＹ方向に延伸する複数の導電層２４１を備える。
【0144】
導電層２４１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層２４１は、Ｚ方向に延伸する導電層２４２を介して、メモリ層ＭＬ０～ＭＬｋの半導体層２１１に共通に接続されている。導電層２４１は、ビット線ＢＬｘとして機能する。導電層２４２はビット線コンタクトとして機能する。
【0145】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0146】
ＭＣ…メモリセル、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、ＣＧ…配線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】