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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022052505
(43)【公開日】2022-04-04
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
G11C 11/22 20060101AFI20220328BHJP
G11C 11/56 20060101ALI20220328BHJP
H01L 27/11597 20170101ALI20220328BHJP
【ＦＩ】
G11C11/22 240
G11C11/22 120
G11C11/56 300
G11C11/22 230
G11C11/22 250
H01L27/11597
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2020158932
(22)【出願日】2020-09-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】田中 玲華
(72)【発明者】
【氏名】齋藤 真澄
(72)【発明者】
【氏名】前田 高志
(72)【発明者】
【氏名】船附 里英子
(72)【発明者】
【氏名】滋賀 秀裕
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR05
5F083GA10
5F083JA02
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA05
(57)【要約】
【課題】メモリデバイスの特性を向上する。
【解決手段】実施形態のメモリデバイスは、基板の上方の第１乃至第３の導電層と、導電層に隣り合う強誘電体層を含むピラーと、第１の導電層とピラーとの間の第１のトランジスタと、第２の導電層とピラーとの間の第２のトランジスタと、第３の導電層とピラーとの間の強誘電体トランジスタを含むメモリセルと、メモリセルをプログラム状態に設定する第１の動作Ｓ１０、第１の電圧を用いてメモリセルを消去状態に設定する第２の動作Ｓ２０、及び第１の電圧より高い第２の電圧を第１のメモリセルに印加する第３の動作Ｓ１１を実行する回路と、を含む。第１の電圧は、負の第1の電圧値を有し、第２の電圧は、第１の電圧値より高い負の第２の電圧値を有する。回路は、第３の動作を、第１の動作と第２の動作との間に実行する。
【選択図】 図１１
【解決手段】実施形態のメモリデバイスは、基板の上方の第１乃至第３の導電層と、導電層に隣り合う強誘電体層を含むピラーと、第１の導電層とピラーとの間の第１のトランジスタと、第２の導電層とピラーとの間の第２のトランジスタと、第３の導電層とピラーとの間の強誘電体トランジスタを含むメモリセルと、メモリセルをプログラム状態に設定する第１の動作Ｓ１０、第１の電圧を用いてメモリセルを消去状態に設定する第２の動作Ｓ２０、及び第１の電圧より高い第２の電圧を第１のメモリセルに印加する第３の動作Ｓ１１を実行する回路と、を含む。第１の電圧は、負の第1の電圧値を有し、第２の電圧は、第１の電圧値より高い負の第２の電圧値を有する。回路は、第３の動作を、第１の動作と第２の動作との間に実行する。
【選択図】 図１１
【特許請求の範囲】
【請求項1】
基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、第１の強誘電体層を含む第１のピラーと、
前記第１の導電層と前記第１のピラーとの間に設けられた第１のトランジスタと、
前記第２の導電層と前記第１のピラーとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記第１のピラーとの間に設けられた第１の強誘電体トランジスタを含む第1のメモリセルと、
前記第１のメモリセルをプログラム状態に設定する第１の動作、第１の電圧を用いて前記第１のメモリセルを消去状態に設定する第２の動作、及び前記第１の電圧より高い第２の電圧を前記第１のメモリセルに印加する第３の動作を実行する回路と、
を具備し、
前記第１の電圧は、負の第1の電圧値を有し、
前記第２の電圧は、前記第１の電圧値より高い負の第２の電圧値を有し、
前記回路は、前記第３の動作を、前記第１の動作と前記第２の動作との間に実行する、メモリデバイス。
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、第１の強誘電体層を含む第１のピラーと、
前記第１の導電層と前記第１のピラーとの間に設けられた第１のトランジスタと、
前記第２の導電層と前記第１のピラーとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記第１のピラーとの間に設けられた第１の強誘電体トランジスタを含む第1のメモリセルと、
前記第１のメモリセルをプログラム状態に設定する第１の動作、第１の電圧を用いて前記第１のメモリセルを消去状態に設定する第２の動作、及び前記第１の電圧より高い第２の電圧を前記第１のメモリセルに印加する第３の動作を実行する回路と、
を具備し、
前記第１の電圧は、負の第1の電圧値を有し、
前記第２の電圧は、前記第１の電圧値より高い負の第２の電圧値を有し、
前記回路は、前記第３の動作を、前記第１の動作と前記第２の動作との間に実行する、メモリデバイス。
【請求項2】
基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、第１の強誘電体層を含む第１のピラーと、
前記第１の導電層と前記第１のピラーとの間に設けられた第１のトランジスタと、
前記第２の導電層と前記第１のピラーとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記第１の強誘電体層との間に設けられた第１の強誘電体トランジスタを含む第１のメモリセルと、
前記第１のメモリセルの状態をプログラム状態に設定する第１の動作、第１の電圧を用いて前記第１のメモリセルの状態を消去状態に設定する第２の動作、前記第１の電圧より高い第２の電圧を前記第１のメモリセルに印加する第３の動作及び前記第１のメモリセルの状態を判定する第４の動作を実行する回路と、
を具備し、
前記第１の電圧は、負の第1の電圧値を有し、
前記第２の電圧は、前記第１の電圧値より高い負の第２の電圧値を有し、
前記回路は、前記第３の動作を、前記第１の動作と前記第４の動作との間に実行する、
メモリデバイス。
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、第１の強誘電体層を含む第１のピラーと、
前記第１の導電層と前記第１のピラーとの間に設けられた第１のトランジスタと、
前記第２の導電層と前記第１のピラーとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記第１の強誘電体層との間に設けられた第１の強誘電体トランジスタを含む第１のメモリセルと、
前記第１のメモリセルの状態をプログラム状態に設定する第１の動作、第１の電圧を用いて前記第１のメモリセルの状態を消去状態に設定する第２の動作、前記第１の電圧より高い第２の電圧を前記第１のメモリセルに印加する第３の動作及び前記第１のメモリセルの状態を判定する第４の動作を実行する回路と、
を具備し、
前記第１の電圧は、負の第1の電圧値を有し、
前記第２の電圧は、前記第１の電圧値より高い負の第２の電圧値を有し、
前記回路は、前記第３の動作を、前記第１の動作と前記第４の動作との間に実行する、
メモリデバイス。
【請求項3】
前記回路は、
前記第４の動作の結果に基づいて前記第１のメモリセルの状態が記憶すべきデータに対応する状態と異なる場合、前記第３の動作を前記第１のメモリセルに対して実行する、
請求項２に記載のメモリデバイス。
前記第４の動作の結果に基づいて前記第１のメモリセルの状態が記憶すべきデータに対応する状態と異なる場合、前記第３の動作を前記第１のメモリセルに対して実行する、
請求項２に記載のメモリデバイス。
【請求項4】
前記第１の方向において前記第２の導電層の下方に設けられ、前記第１のピラーに接続されたｐ型半導体層と、
前記第１の方向において前記第１の導電層の上方に設けられ、前記第１のピラーに接続されたビット線と、
前記ｐ型半導体層に接続されたソース線と、
前記第１の導電層と前記第３の導電層との間に設けられ、前記第２の方向において前記第１のピラーに隣り合う第４の導電層と、
前記第４の導電層と前記第１のピラーとの間に設けられた第２の強誘電体トランジスタを含む第２のメモリセルと、
をさらに具備し、
前記回路は、前記第３の動作時において、
第３の電圧を、前記ｐ型半導体層に印加し、
前記第２のトランジスタをオン状態に設定する第４の電圧を、前記第２の導電層に印加し、
第５の電圧を、前記第３の導電層に印加し、
前記第５の電圧より高い第６の電圧を、前記第４の導電層に印加し、
前記第２のトランジスタから前記第１のピラーにキャリアを供給し、
前記第1のピラーと前記第４の導電層との電位差は、前記第２の電圧値より高い、
請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
前記第１の方向において前記第１の導電層の上方に設けられ、前記第１のピラーに接続されたビット線と、
前記ｐ型半導体層に接続されたソース線と、
前記第１の導電層と前記第３の導電層との間に設けられ、前記第２の方向において前記第１のピラーに隣り合う第４の導電層と、
前記第４の導電層と前記第１のピラーとの間に設けられた第２の強誘電体トランジスタを含む第２のメモリセルと、
をさらに具備し、
前記回路は、前記第３の動作時において、
第３の電圧を、前記ｐ型半導体層に印加し、
前記第２のトランジスタをオン状態に設定する第４の電圧を、前記第２の導電層に印加し、
第５の電圧を、前記第３の導電層に印加し、
前記第５の電圧より高い第６の電圧を、前記第４の導電層に印加し、
前記第２のトランジスタから前記第１のピラーにキャリアを供給し、
前記第1のピラーと前記第４の導電層との電位差は、前記第２の電圧値より高い、
請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
【請求項5】
前記第１の方向において前記第２の導電層の下方に設けられ、前記第１のピラーに接続された第１の半導体層と、
前記第１の方向において前記第１の導電層の上方に設けられ、前記第１のピラーに接続されたビット線と、
前記第1の半導体層に接続されたソース線と、
前記第１の導電層と前記第３の導電層との間に設けられ、前記第２の方向において前記第１のピラーに隣り合う第４の導電層と、
前記第４の導電層と前記第１のピラーとの間に設けられた第２の強誘電体トランジスタを含む第２のメモリセルと、
をさらに具備し、
前記回路は、前記第３の動作時において、
第３の電圧を、前記第1の導電層に印加し、
前記第３の電圧より高い第４の電圧を、前記ビット線に印加し、
第５の電圧を、前記第３の導電層に印加し、
前記第５の電圧より高い第６の電圧を、前記第４の導電層に印加し、
前記第１のトランジスタから前記第1のピラーにキャリアを供給し、
前記第１のピラーと前記第４の導電層との間の電位差は、前記第２の電圧値より高い、
請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
前記第１の方向において前記第１の導電層の上方に設けられ、前記第１のピラーに接続されたビット線と、
前記第1の半導体層に接続されたソース線と、
前記第１の導電層と前記第３の導電層との間に設けられ、前記第２の方向において前記第１のピラーに隣り合う第４の導電層と、
前記第４の導電層と前記第１のピラーとの間に設けられた第２の強誘電体トランジスタを含む第２のメモリセルと、
をさらに具備し、
前記回路は、前記第３の動作時において、
第３の電圧を、前記第1の導電層に印加し、
前記第３の電圧より高い第４の電圧を、前記ビット線に印加し、
第５の電圧を、前記第３の導電層に印加し、
前記第５の電圧より高い第６の電圧を、前記第４の導電層に印加し、
前記第１のトランジスタから前記第1のピラーにキャリアを供給し、
前記第１のピラーと前記第４の導電層との間の電位差は、前記第２の電圧値より高い、
請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
【請求項6】
前記第３の導電層と前記第４の導電層との間の電位差は、前記第２の電圧値より高い、
請求項４又は５に記載のメモリデバイス。
請求項４又は５に記載のメモリデバイス。
【請求項7】
前記回路は、
前記第１の動作によって、前記第１の強誘電体トランジスタの閾値電圧を第１の値に設定し、
前記第２の動作によって、前記第１の強誘電体トランジスタの閾値電圧を、前記第１の値より高い第２の値に設定する、
請求項１乃至６のうちいずれか１項に記載のメモリデバイス。
前記第１の動作によって、前記第１の強誘電体トランジスタの閾値電圧を第１の値に設定し、
前記第２の動作によって、前記第１の強誘電体トランジスタの閾値電圧を、前記第１の値より高い第２の値に設定する、
請求項１乃至６のうちいずれか１項に記載のメモリデバイス。
【請求項8】
基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の導電層と前記第３の導電層との間に設けられた第４の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第４の導電層に隣り合い、第１の強誘電体層をそれぞれ含む複数の第１のピラーと、
前記第１の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のトランジスタと、
前記第２の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のメモリセルと、
前記第４の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第２のメモリセルと、
前記複数の第１のメモリセルを含む第１のグループと前記複数の第２のメモリセルを含む第２のグループのうち選択されたグループに属する複数のメモリセルをプログラム状態に設定する第１の動作、前記第１及び第２のグループのうち選択された少なくとも一方のグループに属する複数のメモリセルを第１の電圧を用いて消去状態に設定する第２の動作、及び、前記第１及び第２のグループのうち選択された少なくとも一方のグループに属する複数のメモリセルに前記第１の電圧より高い第２の電圧を印加する第３の動作を実行する回路と、
を具備し、
前記複数の第１のメモリセルのそれぞれは、第１の強誘電体トランジスタを含み、
前記複数の第２のメモリセルのそれぞれは、第２の強誘電体トランジスタを含み、
前記第１の電圧は、負の第１の電圧値を有し、
前記第２の電圧は、前記第１の電圧値より高い負の第２の電圧値を有し、
前記回路は、
前記第１及び第２のグループのうち選択されたグループに前記第１の動作を実行した後、前記選択されたグループに前記第３の動作を実行し、
前記第３の動作の後、前記第１及び第２のグループのうち少なくとも一方に前記第２の動作を実行する、
メモリデバイス。
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の導電層と前記第３の導電層との間に設けられた第４の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第４の導電層に隣り合い、第１の強誘電体層をそれぞれ含む複数の第１のピラーと、
前記第１の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のトランジスタと、
前記第２の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のメモリセルと、
前記第４の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第２のメモリセルと、
前記複数の第１のメモリセルを含む第１のグループと前記複数の第２のメモリセルを含む第２のグループのうち選択されたグループに属する複数のメモリセルをプログラム状態に設定する第１の動作、前記第１及び第２のグループのうち選択された少なくとも一方のグループに属する複数のメモリセルを第１の電圧を用いて消去状態に設定する第２の動作、及び、前記第１及び第２のグループのうち選択された少なくとも一方のグループに属する複数のメモリセルに前記第１の電圧より高い第２の電圧を印加する第３の動作を実行する回路と、
を具備し、
前記複数の第１のメモリセルのそれぞれは、第１の強誘電体トランジスタを含み、
前記複数の第２のメモリセルのそれぞれは、第２の強誘電体トランジスタを含み、
前記第１の電圧は、負の第１の電圧値を有し、
前記第２の電圧は、前記第１の電圧値より高い負の第２の電圧値を有し、
前記回路は、
前記第１及び第２のグループのうち選択されたグループに前記第１の動作を実行した後、前記選択されたグループに前記第３の動作を実行し、
前記第３の動作の後、前記第１及び第２のグループのうち少なくとも一方に前記第２の動作を実行する、
メモリデバイス。
【請求項9】
基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の導電層と前記第３の導電層との間に設けられた第４の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第４の導電層に隣り合い、第１の強誘電体層をそれぞれ含む複数の第１のピラーと、
前記第１の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のトランジスタと、
前記第２の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のメモリセルと、
前記第４の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第２のメモリセルと、
前記複数の第１のメモリセルを含む第１のグループと前記複数の第２のメモリセルを含む第２のグループとを制御する回路と、
を具備し、
前記複数の第１のメモリセルのそれぞれは、第１の強誘電体トランジスタを含み、
前記複数の第２のメモリセルのそれぞれは、第２の強誘電体トランジスタを含み、
前記回路は、
前記第１及び第２のグループのうち選択されたグループ内の複数のメモリセルをプログラム状態に設定する第１の動作を実行し、
前記第１の動作の後、前記選択されたグループ内の前記複数のメモリセルに第１の電圧を印加する第２の動作を実行し、
前記第２の動作の後、前記第１及び第２のグループのうち選択された少なくとも一方のグループ内の複数のメモリセルを、前記第１の電圧より低い第２の電圧を用いて消去状態に設定する第３の動作を実行し、
前記第１の電圧は、負の第１の電圧値を有し、
前記第２の電圧は、前記第１の電圧値より低い負の第２の電圧値を有する、
メモリデバイス。
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の導電層と前記第３の導電層との間に設けられた第４の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第４の導電層に隣り合い、第１の強誘電体層をそれぞれ含む複数の第１のピラーと、
前記第１の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のトランジスタと、
前記第２の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のメモリセルと、
前記第４の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第２のメモリセルと、
前記複数の第１のメモリセルを含む第１のグループと前記複数の第２のメモリセルを含む第２のグループとを制御する回路と、
を具備し、
前記複数の第１のメモリセルのそれぞれは、第１の強誘電体トランジスタを含み、
前記複数の第２のメモリセルのそれぞれは、第２の強誘電体トランジスタを含み、
前記回路は、
前記第１及び第２のグループのうち選択されたグループ内の複数のメモリセルをプログラム状態に設定する第１の動作を実行し、
前記第１の動作の後、前記選択されたグループ内の前記複数のメモリセルに第１の電圧を印加する第２の動作を実行し、
前記第２の動作の後、前記第１及び第２のグループのうち選択された少なくとも一方のグループ内の複数のメモリセルを、前記第１の電圧より低い第２の電圧を用いて消去状態に設定する第３の動作を実行し、
前記第１の電圧は、負の第１の電圧値を有し、
前記第２の電圧は、前記第１の電圧値より低い負の第２の電圧値を有する、
メモリデバイス。
【請求項10】
基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の導電層と前記第３の導電層との間に設けられた第４の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第４の導電層に隣り合い、第１の強誘電体層をそれぞれ含む複数の第１のピラーと、
前記第１の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のトランジスタと、
前記第２の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のメモリセルと、
前記第４の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第２のメモリセルと、
前記複数の第１のメモリセルを含む第１のグループと前記複数の第２のメモリセルを含む第２のグループとを制御する回路と、
を具備し、
前記複数の第１のメモリセルのそれぞれは、第１の強誘電体トランジスタを含み、
前記複数の第２のメモリセルのそれぞれは、第２の強誘電体トランジスタを含み、
前記回路は、
前記第１及び第２のグループのうち選択された一方のグループ内の複数のメモリセルを、消去状態に設定する消去動作を実行する
メモリデバイス。
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の導電層と前記第３の導電層との間に設けられた第４の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第４の導電層に隣り合い、第１の強誘電体層をそれぞれ含む複数の第１のピラーと、
前記第１の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のトランジスタと、
前記第２の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第１のメモリセルと、
前記第４の導電層と前記複数の第１のピラーのそれぞれとの間に設けられた複数の第２のメモリセルと、
前記複数の第１のメモリセルを含む第１のグループと前記複数の第２のメモリセルを含む第２のグループとを制御する回路と、
を具備し、
前記複数の第１のメモリセルのそれぞれは、第１の強誘電体トランジスタを含み、
前記複数の第２のメモリセルのそれぞれは、第２の強誘電体トランジスタを含み、
前記回路は、
前記第１及び第２のグループのうち選択された一方のグループ内の複数のメモリセルを、消去状態に設定する消去動作を実行する
メモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
強誘電体層の分極特性を利用してデータを記憶するメモリデバイスが、提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６０３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの特性を向上する。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、前記第１の導電層と前記基板との間に設けられた第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、第１の強誘電体層を含む第１のピラーと、前記第１の導電層と前記第１のピラーとの間に設けられた第１のトランジスタと、前記第２の導電層と前記第１のピラーとの間に設けられた第２のトランジスタと、前記第３の導電層と前記第１のピラーとの間に設けられた第１の強誘電体トランジスタを含む第1のメモリセルと、前記第１のメモリセルをプログラム状態に設定する第１の動作、第１の電圧を用いて前記第１のメモリセルを消去状態に設定する第２の動作、及び前記第１の電圧より高い第２の電圧を前記第１のメモリセルに印加する第３の動作を実行する回路と、を含み、前記第１の電圧は、負の第1の電圧値を有し、前記第２の電圧は、前記第１の電圧値より高い負の第２の電圧値を有し、前記回路は、前記第３の動作を、前記第１の動作と前記第２の動作との間に実行する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態のメモリデバイスの構成例を示すブロック図。
【図2】第１の実施形態のメモリデバイスのメモリセルアレイの回路図。
【図3】第１の実施形態のメモリデバイスのメモリセルアレイの断面図。
【図4】第１の実施形態のメモリデバイスのメモリセルの上面図。
【図5】第１の実施形態のメモリデバイスのメモリセルの断面図。
【図6】第１の実施形態のメモリデバイスの特性を示す図。
【図7】第１の実施形態のメモリデバイスの特性を示す図。
【図8】第１の実施形態のメモリデバイスの特性を示す図。
【図9】第１の実施形態のメモリデバイスの動作例を示す図。
【図10】第１の実施形態のメモリデバイスの動作例を示す図。
【図11】第１の実施形態のメモリデバイスの動作例を示すフローチャート。
【図12】第１の実施形態のメモリデバイスの動作例を示す波形図。
【図13】第１の実施形態のメモリデバイスの動作例を示す図。
【図14】第１の実施形態のメモリデバイスの動作例を示す図。
【図15】第１の実施形態のメモリデバイスの動作例を示す図。
【図16】第１の実施形態のメモリデバイスの動作例を示す図。
【図17】第１の実施形態のメモリデバイスの動作例を示すフローチャート。
【図18】第１の実施形態のメモリデバイスの特性を示す図。
【図19】第２の実施形態のメモリデバイスの構造例を示す図。
【図20】第２の実施形態のメモリデバイスの動作例を示す図。
【図21】第２の実施形態のメモリデバイスの動作例を示す図。
【図22】第３の実施形態のメモリデバイスの動作例を示すフローチャート。
【図23】第３の実施形態のメモリデバイスの動作例を示す図。
【図24】実施形態のメモリデバイスの変形例を示す図。
【図25】実施形態のメモリデバイスの変形例を示す図。
【図26】実施形態のメモリデバイスの変形例を示す図。
【図27】実施形態のメモリデバイスの変形例を示す図。
【図28】実施形態のメモリデバイスの変形例を示す図。
【図29】実施形態のメモリデバイスの変形例を示す図。
【発明を実施するための形態】
【0007】
以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【0008】
【0009】
【0010】
【0011】
図１は、本実施形態のメモリデバイスの構成例を説明するためのブロック図である。
【0012】
図１に示されるように、本実施形態のメモリデバイス１は、メモリコントローラ２に電気的に結合される。
【0013】
メモリコントローラ２は、コマンドＣＭＤ、アドレス情報ＡＤＤ及び各種の制御信号ＣＮＴを本実施形態のメモリデバイス１に送る。
メモリデバイス１は、コマンドＣＭＤ、アドレス情報ＡＤＤ及び各種の制御信号ＣＮＴを受ける。データＤＡＴは、メモリデバイス１とメモリコントローラ２との間で、転送される。以下において、書き込み動作時に、メモリコントローラ２からメモリデバイス１に転送されるデータＤＡＴは、書き込みデータとよばれる。書き込みデータＤＡＴは、メモリデバイス１内に書き込まれる。読み出し動作時に、メモリデバイス１からメモリコントローラ２に転送されるデータＤＡＴは、読み出しデータとよばれる。読み出しデータＤＡＴはメモリデバイス１から読み出される。
メモリデバイス１は、コマンドＣＭＤ、アドレス情報ＡＤＤ及び各種の制御信号ＣＮＴを受ける。データＤＡＴは、メモリデバイス１とメモリコントローラ２との間で、転送される。以下において、書き込み動作時に、メモリコントローラ２からメモリデバイス１に転送されるデータＤＡＴは、書き込みデータとよばれる。書き込みデータＤＡＴは、メモリデバイス１内に書き込まれる。読み出し動作時に、メモリデバイス１からメモリコントローラ２に転送されるデータＤＡＴは、読み出しデータとよばれる。読み出しデータＤＡＴはメモリデバイス１から読み出される。
【0014】
本実施形態のメモリデバイス１は、例えば、メモリセルアレイ１００、コマンドレジスタ１１０、アドレスレジスタ１２０、ロウ制御回路１４０、センスアンプ回路１５０、ドライバ回路１６０、及びシーケンサ１９０を含む。
【0015】
メモリセルアレイ１００は、データを記憶する。メモリセルアレイ１００内に、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ１００は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、複数のメモリセルの集合である。各メモリセルは、１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１００の構成は後述される。
【0016】
コマンドレジスタ１１０は、メモリコントローラ２からのコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１９０に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含んでいる。
【0017】
アドレスレジスタ１２０は、メモリコントローラ２からのアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレス、ページアドレス、及びカラムアドレスを含んでいる。例えば、ブロックアドレス、ページアドレス、及びカラムアドレスは、ブロックＢＬＫ、ワード線、及びビット線の選択にそれぞれ使用される。以下において、ブロックアドレスに基づいて選択されたブロックは、選択ブロックとよばれる。ページアドレスに基づいて選択されたワード線は、選択ワード線とよばれる。
【0018】
ロウ制御回路１４０は、メモリセルアレイ１００のロウに関する動作を制御する。ロウ制御回路１４０は、アドレスレジスタ１２０内のブロックアドレスに基づいて、メモリセルアレイ１０内の１つのブロックＢＬＫを選択する。ロウ制御回路１４０は、例えば選択ワード線に対応する配線に印加された電圧を、選択ブロックＢＬＫ内の選択ワード線に転送する。
【0019】
センスアンプ回路１５０は、メモリセルアレイ１００のカラムに関する動作を制御する。センスアンプ回路１５０は、書き込み動作において、メモリコントローラ２からの書き込みデータＤＡＴに応じて、メモリセルアレイ１００内に設けられたビット線ＢＬのそれぞれに電圧を印加する。センスアンプ回路１５０は、読み出し動作において、ビット線ＢＬの電位（又は、電流の発生の有無）に基づいてメモリセルＭＣに記憶されたデータを判定する。センスアンプ回路１５０は、この判定結果に基づいたデータを、読み出しデータとしてメモリコントローラ２に転送する。
【0020】
ドライバ回路１６０は、読み出し動作、書き込み動作、消去動作等で使用される電圧を、メモリセルアレイ１００に出力する。ドライバ回路１６０は、アドレスレジスタ１２０内のアドレスに基づいて、例えば、ワード線及びビット線などに対応する配線に所定の電圧を、印加する。
【0021】
シーケンサ１９０は、メモリデバイス１全体の動作を制御する。例えば、シーケンサ１９０は、コマンドレジスタ１１０内のコマンドＣＭＤに基づいて各回路を制御する。
【0022】
例えば、メモリデバイス１とメモリコントローラ２との間の通信は、ＮＡＮＤインターフェイス規格によってサポートされている。この場合において、メモリデバイス１とメモリコントローラ２との間の通信において、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号ＩＯが使用される。
【0023】
コマンドラッチイネーブル信号ＣＬＥは、メモリデバイス１が受けた入出力信号ＩＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、メモリデバイス１が受けた信号ＩＯがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号ＩＯの入力をメモリデバイス１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力をメモリデバイス１に命令する信号である。
【0024】
レディビジー信号ＲＢｎは、メモリデバイス１がメモリコントローラ２からの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号ＩＯは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【0025】
尚、メモリデバイス１は、入出力回路（図示せず）及び電圧生成回路（図示せず）などをさらに含んでいてもよい。入出力回路は、メモリデバイス１とメモリコントローラとの間における、メモリデバイス１側のインターフェイス回路として機能する。電圧生成回路は、メモリデバイス１の各種の動作のための複数の電圧を、生成する。
【0026】
＜メモリセルアレイ＞
図２は、本実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図である。
図２は、本実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図である。
【0027】
図２において、メモリセルアレイ１００に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されて示されている。
【0028】
図２に示されるように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。各ストリングユニットＳＵは、複数のメモリセルストリングＭＳを含む。複数のメモリセルストリングＭＳのそれぞれは、複数のビット線ＢＬ０，ＢＬ１，・・・ＢＬｍ－１（ｍは１以上の整数）のうち対応する１つに接続されている。
【0029】
各メモリセルストリングＭＳは、複数のメモリセルＭＣ０，ＭＣ１，・・・，ＭＣｎ－１（ｎは１以上の整数）、及びセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。
【0030】
例えば、ｎ個のメモリセルＭＣ（ＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３，・・・，ＭＣｎ－２，ＭＣｎ－１）が、各メモリセルストリングＭＳ内に設けられている。
【0031】
メモリセルＭＣは、１ビット以上のデータを実質的に不揮発に記憶できる。
【0032】
セレクトトランジスタＳＴ１，ＳＴ２のそれぞれは、各種の動作時におけるストリングユニットＳＵの選択に使用される。例えば、各セレクトトランジスタＳＴ１は、１つ以上のトランジスタを含んでもよい。例えば、各セレクトトランジスタＳＴ２は、１つ以上のトランジスタを含んでもよい。
【0033】
各メモリセルストリングＭＳにおいて、複数のメモリセルＭＣは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内の各メモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３，・・・，ＭＣｎ－２，ＭＣｎ－１のゲートは、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬｎ－２，ＷＬｎ－１のうち対応する１つに接続される。
【0034】
各メモリセルストリングＭＳにおいて、セレクトトランジスタＳＴ１の一方の端子（ここでは、ドレイン）は、複数のビット線ＢＬ０，ＢＬ１，・・・，ＢＬｍ－１のうち対応する１つに接続される。
セレクトトランジスタＳＴ１の一方の端子（ここでは、ソース）は、直列接続されたメモリセルＭＣ０，・・・，ＭＣｎ－１の一端に接続される。
セレクトトランジスタＳＴ１の一方の端子（ここでは、ソース）は、直列接続されたメモリセルＭＣ０，・・・，ＭＣｎ－１の一端に接続される。
【0035】
セレクトトランジスタＳＴ１のゲートのそれぞれは、複数のセレクトゲート線ＳＧＤのうち対応する１つに接続される。
【0036】
ストリングユニットＳＵ０内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ３にそれぞれ接続される。
【0037】
セレクトトランジスタＳＴ２の一方の端子（ここでは、ドレイン）は、直列接続されたメモリセルＭＣ０，・・・，ＭＣｎ－１の他端に接続される。セレクトトランジスタＳＴ２の他方の端子（ここでは、ソース）は、ソース線ＳＬに接続される。同一のブロックＢＬＫ内の複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
【0038】
セレクトトランジスタＳＴ２のゲートのそれぞれは、複数のセレクトゲート線ＳＧＳのうち対応する１つに接続される。
ストリングユニットＳＵ０内のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０に接続される。ストリングユニットＳＵ１内のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ１に接続される。ストリングユニットＳＵ２内のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ２に接続される。ストリングユニットＳＵ３内のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ３にそれぞれ接続される。
ストリングユニットＳＵ０内のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０に接続される。ストリングユニットＳＵ１内のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ１に接続される。ストリングユニットＳＵ２内のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ２に接続される。ストリングユニットＳＵ３内のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ３にそれぞれ接続される。
【0039】
上述のメモリセルアレイ１００の回路構成において、複数のブロックＢＬＫ間で同一カラムに対応するセレクトトランジスタＳＴ１のドレインは、同じビット線ＢＬに接続される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共通に接続される。
複数のストリングユニットＳＵ間で同一のカラムに対応するセレクトトランジスタＳＴ１のドレインは、同じビット線ＢＬに接続される。
複数のストリングユニットＳＵ間で同一のカラムに対応するセレクトトランジスタＳＴ１のドレインは、同じビット線ＢＬに接続される。
【0040】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣは、例えばセルユニットＣＵとよばれる。
【0041】
例えば、１つのセルユニットＣＵは、メモリセルＭＣの各々が１ビットのデータを記憶する場合に、１ページ分のデータを記憶することが可能である。メモリセルＭＣの各々が２ビットのデータを記憶する場合に、１つのセルユニットＣＵは、２ページ分のデータを記憶することが可能である。
【0042】
本実施形態において、メモリセルＭＣは、強誘電体トランジスタ（ＦｅＦＥＴ：ferroelectric field effect transistor）である。強誘電体トランジスタの閾値電圧は、強誘電体トランジスタの強誘電体層の自発分極の向きに応じて、変化する。
本実施形態のメモリデバイス１は、自発分極の向きに応じた強誘電体トランジスタＭＣの閾値電圧の変化とデータとの関連付けによって、データを記憶する。
以下において、本実施形態のメモリデバイスは、強誘電体メモリとよばれる。
本実施形態のメモリデバイス１は、自発分極の向きに応じた強誘電体トランジスタＭＣの閾値電圧の変化とデータとの関連付けによって、データを記憶する。
以下において、本実施形態のメモリデバイスは、強誘電体メモリとよばれる。
【0043】
図３は、本実施形態の強誘電体メモリのメモリセルアレイの構造例を示す断面図である。
【0044】
図３において、図示の明瞭化のため、基板の上面を覆う絶縁層（層間絶縁膜）の図示は、省略されている。
【0045】
図３に示されるように、メモリセルＭＣは、基板４０の上面（Ｘ－Ｙ面）上に、２次元に配列されている。メモリセルＭＣは、基板４０の上面に対して垂直な方向（Ｚ方向）に、配列されている。
このように、本実施形態において、強誘電体メモリ１は、３次元構造のメモリセルアレイを有する。
このように、本実施形態において、強誘電体メモリ１は、３次元構造のメモリセルアレイを有する。
【0046】
例えば、基板４０は、半導体基板（例えば、シリコン基板）である。
【0047】
基板４０は、半導体層４１を含む。半導体層４１は、付与されるべき導電型に応じたドーパント（不純物）を含む。例えば、半導体層４１は、ｐ型の半導体層である。半導体層は、所定の濃度のｐ型ドーパント（例えば、ホウ素）を含む。
半導体層４１は、例えば、半導体基板４０内に設けられたウェル領域である。
半導体層４１は、例えば、半導体基板４０内に設けられたウェル領域である。
【0048】
複数の半導体領域４４，４５は、半導体層４１内に設けられている。半導体領域４４，４５のそれぞれは、付与されるべき導電型に応じたｎ型又はｐ型のドーパント（不純物）を含む。
【0049】
例えば、半導体領域４４は、ｎ型の半導体領域（拡散層）である。ｎ型の半導体領域４４は、所定の濃度のｎ型ドーパント（例えば、リン又はヒ素）を含む。
半導体領域４４は、コンタクトプラグ７０を介して、配線（例えば、金属層）７１に接続されている。コンタクトプラグ７０は、半導体領域４４上に設けられている。コンタクトプラグ７０は、Ｚ方向に延びる。配線７１は、Ｚ方向における半導体層４１の上方に設けられている。配線７１は、ソース線ＳＬとして機能する。
半導体領域４４は、コンタクトプラグ７０を介して、配線（例えば、金属層）７１に接続されている。コンタクトプラグ７０は、半導体領域４４上に設けられている。コンタクトプラグ７０は、Ｚ方向に延びる。配線７１は、Ｚ方向における半導体層４１の上方に設けられている。配線７１は、ソース線ＳＬとして機能する。
【0050】
例えば、半導体領域４５は、ｐ型の半導体領域（拡散層）である。ｐ型の半導体領域は、所定の濃度のｐ型ドーパントを含む。
半導体領域４５は、コンタクトプラグ７４を介して、配線（例えば、金属層）７５に接続されている。コンタクトプラグ７４は、半導体領域４５上に設けられている。コンタクトプラグ７４は、Ｚ方向に延びる。配線７５は、Ｚ方向における半導体層４１の上方に設けられている。配線７５は、ウェル配線ＣＰＷＥＬＬとして機能する。配線７５を介した半導体層４１に対する電圧の印加によって、半導体層４１の電位が、制御され得る。
半導体領域４５は、コンタクトプラグ７４を介して、配線（例えば、金属層）７５に接続されている。コンタクトプラグ７４は、半導体領域４５上に設けられている。コンタクトプラグ７４は、Ｚ方向に延びる。配線７５は、Ｚ方向における半導体層４１の上方に設けられている。配線７５は、ウェル配線ＣＰＷＥＬＬとして機能する。配線７５を介した半導体層４１に対する電圧の印加によって、半導体層４１の電位が、制御され得る。
【0051】
複数の導電層５１，５３，５５が、Ｚ方向において半導体層４１上に積層されている。絶縁層（図示せず）が、Ｚ方向に隣り合う導電層５１，５３，５５間に設けられている。
【0052】
複数の導電層５１は、Ｚ方向における基板４０の上方において、Ｙ方向に配列されている。各導電層５１は、Ｘ方向に延在する。各導電層５１は、ソース側セレクトゲート線ＳＧＳ（ＳＧＳ０，ＳＧＳ１，ＳＧＳ２，ＳＧＳ３）として機能する。各導電層５１は、例えば、ストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３）ごとに、互いに分離されている。
【0053】
複数の導電層５５は、Ｚ方向における導電層５３の上方において、Ｙ方向に配列されている。各導電層５５は、Ｘ方向に延在する。各導電層５５は、ドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３）として機能する。各導電層５５は、例えば、ストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３）ごとに、互いに分離されている。
【0054】
複数の導電層５３は、Ｚ方向における基板４０の上方に、積層されている。複数の導電層５３は、Ｚ方向における導電層５１と導電層５５との間の空間において、Ｚ方向に並んでいる。各導電層５３は、例えば、Ｘ－Ｙ平面に広がる板状の構造を有する。各導電層５３は、ワード線ＷＬとして機能する。導電層５３は、ブロックＢＬＫ内の複数のストリングユニットＳＵにまたがる。
【0055】
複数のピラー６０が、導電層５１，５３，５５（及び図示されない絶縁層）を含む積層体５００内に、設けられている。各ピラー６０は、Ｚ方向に延びる。ピラー６０は、複数の導電層５１，５３，５５を貫通する。ピラー６０の側面（Ｚ方向に沿う面）は、各導電層５１，５３，５５に対向する。
【0056】
ピラー６０のＺ方向における下端（底部）は、半導体層４１に接触する。ピラー６０のＺ方向における上端（上部）は、コンタクトプラグ７９を介して、配線（例えば、金属層）７８に接続される。配線７８は、Ｙ方向に延びる。配線７８は、ビット線ＢＬとして機能する。例えば、Ｙ方向に並ぶ複数のピラー６０は、１つの配線（ビット線）７８に共通に接続されている。
【0057】
ピラー６０は、半導体層６１、絶縁層６３、強誘電体層６５及びコア層６９を含む。本実施形態において、強誘電体層６５を含むピラー６０は、メモリピラーとよばれる。
【0058】
コア層６９は、Ｚ方向に沿って延在する柱状の構造を有する。例えば、コア層６９の上端は、最上層の配線７８が設けられた領域と導電層５５が設けられた領域との間の領域内に、配置されている。コア層６９の下端は、半導体層６１に接触する。コア層６９は、例えば、二酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
【0059】
半導体層６１は、コア層６９と絶縁層６３との間、及び、コア層６９と半導体層４１との間に設けられている。半導体層６１の下端は、コア層６９の下端と半導体層４１の上面との間に設けられている。半導体層６１は、半導体層４１に直接接触した部分を有する。これによって、半導体層６１は、半導体層４１と電気的に接続される。例えば、半導体層６１は、コア層６９を覆っている。半導体層６１は、円筒状（又は楕円筒状）の構造を有する。半導体層６１は、例えば、シリコンを含む層（例えば、ポリシリコン層又はアモルファスシリコン層）である。
【0060】
絶縁層６３は、強誘電体層６５と半導体層６１との間に設けられている。絶縁層６３は、半導体層６１の側面（Ｚ方向に沿う面）を覆っている。絶縁層６３は、例えば、酸化シリコンを含む層である。
【0061】
強誘電体層６５は、導電層５１，５３，５５と絶縁層６３との間に設けられている。強誘電体層６５の側面（Ｚ方向に沿う面）は、導電層５１，５３，５５に対向する。
強誘電体層６５は、例えば、酸化ハフニウムを含む層である。シリコン、アルミニウム、バリウム、ジルコニウム、ガドリニウム、ランタン、ストロンチウム及びイットリウムのうち少なくとも１つが添加された酸化ハフニウム層が、強誘電体層６５に用いられる。
強誘電体層６５は、自発分極特性を有する。
強誘電体層６５は、例えば、酸化ハフニウムを含む層である。シリコン、アルミニウム、バリウム、ジルコニウム、ガドリニウム、ランタン、ストロンチウム及びイットリウムのうち少なくとも１つが添加された酸化ハフニウム層が、強誘電体層６５に用いられる。
強誘電体層６５は、自発分極特性を有する。
【0062】
導電層５３とメモリピラー６０との交差部における強誘電体層を含む部分が、メモリセル（強誘電体トランジスタ）ＭＣとして、機能する。
【0063】
図４及び図５は、本実施形態のメモリデバイスにおける、メモリセルの構造例を説明するための図である。図４は、本実施形態における、メモリセルの平面構造を説明するための上面図である。図５は、本実施形態における、メモリセルの断面構造を説明するための断面図である。
【0064】
図４に示されるように、メモリピラー６０は、円柱状の構造を有する。
コア層６９は、Ｚ方向に延びる円柱状（又は楕円柱状）の構造を有する。
コア層６９は、Ｚ方向に延びる円柱状（又は楕円柱状）の構造を有する。
【0065】
半導体層６１は、Ｚ方向に延在する円筒状（又は、楕円筒状）の構造を有する。
【0066】
絶縁層６３は、導電層５３と半導体層６１との間に設けられている。絶縁層６３は、円筒状の構造を有する。円筒状（又は、楕円筒状）の絶縁層６３は、半導体層６１の側面（Ｚ方向に沿う面）を覆う。
【0067】
強誘電体層６５は、導電層５３と絶縁層６３との間に設けられている。強誘電体層６５は、円筒状（又は、楕円筒状）の構造を有する。円柱状の強誘電体層６５は、絶縁層６３を介して、半導体層６１の側面を覆う。
【0068】
上述のように、本実施形態において、メモリセルＭＣは、強誘電体トランジスタである。
絶縁層６３及び強誘電体層６５を含む積層膜は、強誘電体トランジスタＭＣのゲート絶縁膜として機能する。但し、絶縁層６３のみがゲート絶縁膜として扱われ、強誘電体層６５がメモリ層として扱われてもよい。絶縁層６３は、異なる材料からなる複数の層を含む積層膜でもよいし、ある１つの材料の単層膜でもよい。
絶縁層６３及び強誘電体層６５を含む積層膜は、強誘電体トランジスタＭＣのゲート絶縁膜として機能する。但し、絶縁層６３のみがゲート絶縁膜として扱われ、強誘電体層６５がメモリ層として扱われてもよい。絶縁層６３は、異なる材料からなる複数の層を含む積層膜でもよいし、ある１つの材料の単層膜でもよい。
【0069】
導電層５３は、強誘電体メモリ１のワード線ＷＬであるとともに、強誘電体トランジスタＭＣのゲート電極として機能する。導電層５３は、Ｚ方向において絶縁層８９間に設けられている。
導電層５３は、例えば、金属層（例えば、タングステン層）と導電性化合物層（例えば、窒化チタン層）との積層膜である。この場合において、導電性化合物層（図示せず）が、金属層（図示せず）と絶縁層８９との間、及び、金属層と強誘電体層６５との間に設けられている。
導電層５３は、例えば、金属層（例えば、タングステン層）と導電性化合物層（例えば、窒化チタン層）との積層膜である。この場合において、導電性化合物層（図示せず）が、金属層（図示せず）と絶縁層８９との間、及び、金属層と強誘電体層６５との間に設けられている。
【0070】
強誘電体トランジスタＭＣのチャネル領域ＣＨＮは、半導体層６１内に設けられている。強誘電体トランジスタＭＣのチャネル領域ＣＨＮは、強誘電体層６５及び絶縁層６３を介して導電層５３に対向する。強誘電体トランジスタＭＣの２つのソース／ドレイン領域Ｓ／Ｄは、チャネル領域ＣＨＮを介して、Ｚ方向に並ぶ。
【0071】
このように、強誘電体トランジスタＭＣは、縦型トランジスタである。それゆえ、メモリセルとしての強誘電体トランジスタＭＣの電流経路は、Ｚ方向に沿う。
【0072】
セレクトトランジスタＳＴ（ＳＴ１，ＳＴ２）は、強誘電体トランジスタＭＣと実質的に同じ構造を有する。但し、セレクトトランジスタＳＴの構造は、強誘電体トランジスタＭＣの構造と異なってもよい。例えば、セレクトトランジスタＳＴは、強誘電体層（メモリ層）を有さない構造でもよい。
【0073】
尚、図３の構造のメモリセルアレイは、周知の技術の製造方法によって、形成される。
【0074】
本実施形態のメモリデバイスにおいて、強誘電体トランジスタの分極特性によって、強誘電体トランジスタが、メモリセルＭＣとして用いられる。
【0075】
【0076】
図６及び図７は、メモリセルとしての強誘電体トランジスタの特性を説明するための模式図である。
図６は、強誘電体トランジスタの分極特性を示すグラフである。図６のグラフの横軸は、メモリセルのゲート－ソース間の電圧Ｖｇを示し、図６のグラフの縦軸は、強誘電体トランジスタの強誘電体層の自発分極率Ｐを示す。
図７は、強誘電体層の自発分極の状態に応じた、強誘電体トランジスタの状態を模式的に示す図である。
図６は、強誘電体トランジスタの分極特性を示すグラフである。図６のグラフの横軸は、メモリセルのゲート－ソース間の電圧Ｖｇを示し、図６のグラフの縦軸は、強誘電体トランジスタの強誘電体層の自発分極率Ｐを示す。
図７は、強誘電体層の自発分極の状態に応じた、強誘電体トランジスタの状態を模式的に示す図である。
【0077】
図６に示されるように、電圧Ｖｇと自発分極率Ｐとの関係において、強誘電体層６５は、ヒステリシス曲線で示される特性を有する。
【0078】
電圧Ｖｇが強誘電体トランジスタのゲート（ワード線）に印加された場合、電界が強誘電体層６５内に発生する。発生した電界の影響によって、強誘電体層６５内の結晶格子内に配置されたイオンの位置が変化する。これによって、分極が、強誘電体層６５内に発生する。
【0079】
自発分極率（分極量ともよばれる）は、強誘電体層の自発分極の度合いを示す。自発分極率は、強誘電体層６５と強誘電体層６５に接する他の層（ここでは、絶縁層６３）との境界領域において、強誘電体層６５に発生する単位面積当たりの表面電荷量のうち、自発分極に由来する電荷の量に応じる。
例えば、電圧Ｖｇが０Ｖであり、強誘電体層６５の自発分極率が負の値Ｐａである場合（図６の“Ｑ０”における状態）、図７の（ａ）に示されるように、自発分極ｐｌｚ１における正の自発分極電荷が、導電層（ゲート）５３側に発生し、負の自発分極電荷が、半導体層６１（チャネル領域）側に発生する。
強誘電体層が負の自発分極率を有している状態で、強誘電体トランジスタＭＣに印加される電圧Ｖｇが０Ｖから或る正の電圧値“Ｖ１”に増加された場合（図６の“Ｑ１”における状態）、強誘電体層６５の自発分極は、ほとんど反転しない。この場合において、強誘電体層の自発分極率Ｐの大きさは、ほとんど変化しない。
例えば、電圧Ｖｇが０Ｖであり、強誘電体層６５の自発分極率が負の値Ｐａである場合（図６の“Ｑ０”における状態）、図７の（ａ）に示されるように、自発分極ｐｌｚ１における正の自発分極電荷が、導電層（ゲート）５３側に発生し、負の自発分極電荷が、半導体層６１（チャネル領域）側に発生する。
強誘電体層が負の自発分極率を有している状態で、強誘電体トランジスタＭＣに印加される電圧Ｖｇが０Ｖから或る正の電圧値“Ｖ１”に増加された場合（図６の“Ｑ１”における状態）、強誘電体層６５の自発分極は、ほとんど反転しない。この場合において、強誘電体層の自発分極率Ｐの大きさは、ほとんど変化しない。
【0080】
電圧Ｖｇの電圧値が、Ｖ１から正の電圧値“Ｖ２”に増加された場合（図６の“Ｑ２”における状態）、図７の（ｂ）に示されるように、強誘電体層６５の自発分極ｐｌｚ２の向きが、負の自発分極（以下では、負の自発分極状態ともよばれる）ｐｌｚ１に対して、部分的に反転する。これによって、強誘電体層６５の自発分極率Ｐが、ある値Ｐ１まで急峻に増加する。
【0081】
尚、自発分極の向きが一度反転すると、自発分極の向きが反転した状態は、電圧Ｖｇの電圧値がＶ２から０Ｖに戻されたとしても、維持される。それゆえ、電圧Ｖｇが、状態Ａ２における電圧値Ｖ２から０Ｖに低下されたとしても、状態Ｑａのように、自発分極率Ｐは、値Ｐａより高い値Ｐｂとなる。
【0082】
電圧Ｖｇの電圧値が、Ｖ２から正の電圧値“Ｖ３”に増加された場合（図６の“Ｑ３”における状態）、強誘電体層６５の自発分極の反転が進行し、自発分極率Ｐは、負の値Ｐ１から正の値Ｐ２まで増加する。
【0083】
上述のように、自発分極の反転状態は、維持される。それゆえ、電圧Ｖｇの電圧値が、状態Ａ３におけるＶ３から０Ｖに低下された場合（図６の“Ｑｂ”における状態）、自発分極率Ｐは、値Ｐｂより高い値Ｐｃとなる。
【0084】
電圧Ｖｇの電圧値が、Ｖ３から正の電圧値Ｖ４に増加された場合（図６の“Ｑ４”における状態）、図７の（ｃ）に示されるように、強誘電体膜６５の自発分極ｐｌｚ２の向きは、ほぼすべて反転する。この場合において、自発分極率Ｐは、正の値Ｐ３まで増加し、例えば、飽和状態となる。
電圧Ｖｇの電圧値がＶ４から０Ｖまで低下された場合、電圧Ｖｇが０Ｖであったとしても、強誘電体層６５は、正の値Ｐｂの自発分極率を有し、正の自発分極率を有する状態Ｑｃを維持する。
電圧Ｖｇの電圧値がＶ４から０Ｖまで低下された場合、電圧Ｖｇが０Ｖであったとしても、強誘電体層６５は、正の値Ｐｂの自発分極率を有し、正の自発分極率を有する状態Ｑｃを維持する。
【0085】
このように、正の電圧値を有する電圧Ｖｇが、負の自発分極率を有する強誘電体層６５に対して印加された場合、強誘電体層６５の自発分極率は、負の値から正の値側へ変わる。
【0086】
強誘電体層６５が正の自発分極率を有する場合、正の自発分極率に応じた大きさの正の電圧が、強誘電体トランジスタＭＣのゲート（導電層５３）とチャネル領域（半導体層６１）との間に印加された状態となる。
この結果として、強誘電体層が正の自発分極率を有する場合の強誘電体トランジスタの閾値電圧の値は、強誘電体層が負の自発分極率を有する場合の強誘電体トランジスタの閾値電圧の値に比較して、低下する。
この結果として、強誘電体層が正の自発分極率を有する場合の強誘電体トランジスタの閾値電圧の値は、強誘電体層が負の自発分極率を有する場合の強誘電体トランジスタの閾値電圧の値に比較して、低下する。
【0087】
電圧Ｖｇの電圧値が、０Ｖから負の電圧値“Ｖ５”まで低下された場合（図６の“Ｑ５”における状態）、強誘電体層６５の自発分極の向きは、正の分極方向から負の分極方向に反転する。
【0088】
これによって、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率は、正の値から負の値に変わる。この時、強誘電体層６５の自発分極率は、負の値で飽和する。
このように、強誘電体トランジスタＭＣに対する負の極性の電圧Ｖｇの印加によって、強誘電体層６５の自発分極率は、正の値から負の値に戻る。
このように、強誘電体トランジスタＭＣに対する負の極性の電圧Ｖｇの印加によって、強誘電体層６５の自発分極率は、正の値から負の値に戻る。
【0089】
強誘電体層６５の自発分極率が正の値から負の値に変化した後、電圧Ｖｇの電圧値がＶ５から０Ｖまで増加された場合、強誘電体層６５の自発分極率は、負の値（例えば、分極率Ｐａ）を維持する。
【0090】
以上のように、強誘電体層６５の自発分極率の変化に応じて、強誘電体トランジスタＭＣの閾値電圧は、変化する。変化された閾値電圧の大きさは、強誘電体層６５の自発分極の方向を変える電圧値を有する電圧の印加まで、維持される。
【0091】
強誘電体トランジスタがメモリセルＭＣとして用いられる場合、自発分極率に応じて変化する強誘電体トランジスタの複数の閾値電圧を記憶すべきデータと関連付けることができる。
【0092】
それゆえ、強誘電体トランジスタは、データを不揮発に記憶するメモリセルＭＣとして、メモリデバイスに適用され得る。
【0093】
＜閾値電圧とデータとの関係＞
図８は、メモリセルとしての強誘電体トランジスタの閾値電圧とデータとの関係を説明するための図である。図８の（ａ）及び（ｂ）のそれぞれにおいて、グラフの横軸は、メモリセル（強誘電体トランジスタ）の閾値電圧に対応し、グラフの縦軸は、メモリセルの存在確率に対応する。
図８は、メモリセルとしての強誘電体トランジスタの閾値電圧とデータとの関係を説明するための図である。図８の（ａ）及び（ｂ）のそれぞれにおいて、グラフの横軸は、メモリセル（強誘電体トランジスタ）の閾値電圧に対応し、グラフの縦軸は、メモリセルの存在確率に対応する。
【0094】
図８の（ａ）は、メモリセルとしての強誘電体トランジスタが１ビットのデータを記憶する場合における、“０”及び“１”データと強誘電体トランジスタの閾値電圧との関係を示すグラフである。１ビットのデータを記憶するメモリセルは、ＳＬＣ（Single level cell）とよばれる。
【0095】
図８の（ａ）の場合、例えば、或る電圧レベルＶＲより高い電圧値の閾値電圧を有する強誘電体トランジスタＭＣの状態（データ保持状態）は、消去状態（Ｅｒ状態）とよばれる。或る電圧レベルＶＲより低い電圧値の閾値電圧を有する強誘電体トランジスタＭＣの状態は、プログラム状態（Ａ状態）とよばれる。
【0096】
例えば、強誘電体トランジスタＭＣの消去状態は、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率が負の値を有する状態（例えば、図６の“Ｑ０”の状態）に相当する。強誘電体トランジスタＭＣのプログラム状態は、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率が正の値を有する状態（例えば、図６の“Ｑｃ”の状態）に相当する。
【0097】
この場合において、例えば、Ｅｒ状態の閾値電圧分布Ｄ１ａは、図６の自発分極率Ｐａの強誘電体層を含む強誘電体トランジスタＭＣの集合に相当する。Ａ状態の閾値電圧分布Ｄ２ａは、図６の自発分極率Ｐｄの強誘電体層を含む強誘電体トランジスタＭＣの集合に相当する。
【0098】
例えば、“０”データが、閾値電圧分布Ｄ１ａに属する消去状態の強誘電体トランジスタＭＣに関連づけられる。“１”データが、閾値電圧分布Ｄ２ｂに属するプログラム状態の強誘電体トランジスタＭＣに関連付けられる。
【0099】
上述のように、負の電圧値（例えば、電圧Ｖ５）のゲート－ソース間電圧ＶｇがメモリセルＭＣに印加された場合、メモリセルとしての強誘電体トランジスタＭＣは、消去状態に設定される。
正の電圧値（例えば、電圧Ｖ４）のゲート－ソース間電圧ＶｇがメモリセルＭＣに印加された場合、メモリセルとしての強誘電体トランジスタＭＣは、プログラム状態に設定される。
正の電圧値（例えば、電圧Ｖ４）のゲート－ソース間電圧ＶｇがメモリセルＭＣに印加された場合、メモリセルとしての強誘電体トランジスタＭＣは、プログラム状態に設定される。
【0100】
以下において、強誘電体トランジスタＭＣのデータ保持状態を消去状態に設定するための電圧は、消去電圧とよばれる。消去電圧は、負の電圧値を有する。例えば、消去電圧は、電圧値Ｖｅ（例えば、図６のＶ５）以下の電圧値を有する。
【0101】
強誘電体トランジスタＭＣのデータ保持状態をプログラム状態に設定するための電圧は、プログラム電圧（又は、書き込み電圧）とよばれる。プログラム電圧は、正の電圧値を有する。
【0102】
複数の閾値電圧分布を区別するために、隣り合う閾値電圧分布Ｄ１ａ，Ｄ２ａ間に設けられた電圧値（例えば、図８の（ａ）の電圧レベルＶＲ）は、読み出しレベルとよばれる。
【0103】
１つ以上の読み出しレベルＶＲを含む読み出し電圧が、強誘電体トランジスタＭＣに記憶されたデータの読み出し時に、強誘電体トランジスタＭＣのゲートに印加される。
【0104】
読み出しレベルＶＲの印加によって、強誘電体トランジスタＭＣがオンした場合、強誘電体トランジスタＭＣは、読み出しレベルＶＲ以下の閾値電圧を有する。読み出しレベルＶＲの印加によって、強誘電体トランジスタＭＣがオフした場合、強誘電体トランジスタＭＣは、読み出しレベルＶＲより高い閾値電圧を有する。
強誘電体トランジスタＭＣのオン／オフに応じた信号の検知によって、強誘電体トランジスタＭＣが記憶しているデータが、読み出される。
強誘電体トランジスタＭＣのオン／オフに応じた信号の検知によって、強誘電体トランジスタＭＣが記憶しているデータが、読み出される。
【0105】
電圧レベル（以下では、読み出しパス電圧とよばれる）ＶＲＥＡＤが、消去状態の閾値電圧分布Ｄ１ａより高い電圧レベルに、設けられている。強誘電体トランジスタに対する電圧レベルＶＲＥＡＤの印加によって、強誘電体トランジスタＭＣは、記憶しているデータに依存せずに、オンする。
【0106】
図８の（ｂ）は、メモリセルが２ビットのデータを記憶する場合における、“００”、“０１”、“１０”及び“１１”のデータと、強誘電体トランジスタＭＣの閾値電圧との関係を示すグラフである。２ビットのデータを記憶するメモリセルは、ＭＬＣ（Multi level cell）とよばれる。
【0107】
図８の（ｂ）の場合、２ビットデータを記憶する強誘電体トランジスタＭＣは、記憶するデータに応じて、１つの消去状態（Ｅｒ状態）及び３つのプログラム状態（Ａ状態、Ｂ状態及びＣ状態）のうちいずれか１つの状態を有し得る。
【0108】
例えば、Ｅｒ状態の閾値電圧分布Ｄ１ｂは、図６の自発分極率Ｐａの強誘電体層を含む強誘電体トランジスタＭＣの集合に相当する。Ａ状態の閾値電圧分布Ｄ２ｂは、図６の自発分極率Ｐｂの強誘電体層を含む強誘電体トランジスタＭＣの集合に相当する。Ｂ状態の閾値電圧分布Ｄ３ｂは、図６の自発分極率Ｐｃの強誘電体層を含む強誘電体トランジスタＭＣの集合に相当する。Ｃ状態の閾値電圧分布Ｄ４ｂは、図６の自発分極率Ｐｄの強誘電体層を含む強誘電体トランジスタＭＣの集合に相当する。
【0109】
例えば、“００”データが、消去状態の閾値電圧分布（Ｅｒ状態の分布）Ｄ１ｂに割り付けられている。“１０”データが、４つの閾値電圧分布のうち最も低い閾値電圧分布（Ｃ状態の分布）Ｄ４ｂに、割り付けられている。“０１”データが、消去状態の閾値電圧分布Ｄ１ｂの隣りの閾値電圧分布（Ａ状態の分布）Ｄ２ｂに割り付けられている。“１１”データが、閾値電圧分布Ｄ４ｂと閾値電圧分布（Ｂ状態の分布）Ｄ２ｂとの間の閾値電圧分布Ｄ３ｂに割り付けられている。
【0110】
隣り合う２つの閾値電圧分布間のそれぞれに、読み出しレベルＶＡＲ，ＶＢＲ，ＶＣＲが設けられている。
【0111】
読み出しレベルＶＡＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、消去状態（Ｅｒ状態）に属する値であるかプログラム状態（Ａ状態、Ｂ状態及びＣ状態）に属する値であるか判別される。
読み出しレベルＶＣＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ｃ状態に属する値であるか、Ｂ状態、Ａ状態又はＥｒ状態に属する値であるか判別される。
読み出しレベルＶＢＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ａ状態又はＥｒ状態に属する値であるか、Ｂ状態又はＣ状態に属する値であるか判別される。
読み出しレベルＶＣＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ｃ状態に属する値であるか、Ｂ状態、Ａ状態又はＥｒ状態に属する値であるか判別される。
読み出しレベルＶＢＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ａ状態又はＥｒ状態に属する値であるか、Ｂ状態又はＣ状態に属する値であるか判別される。
【0112】
読み出しレベルＶＡＲ，ＶＣＲの印加によって、２ビットのデータのうち下位ビットのデータが読み出される。例えば、読み出しレベルＶＢＲの印加によって、２ビットのデータのうち上位ビットのデータが読み出される。
【0113】
このように、強誘電体トランジスタが、メモリセルとして、メモリデバイスに適用され得る。これによって、強誘電体メモリが、提供される。
【0114】
【0115】
以下において、動作の対象のメモリセル（強誘電体トランジスタ）ＭＣは、選択セルとよばれる。選択セルを含むメモリセルストリング（動作の対象のメモリセルストリング）は、選択ストリングとよばれる。選択ストリングを含むストリングユニット（動作の対象のストリングユニット）は、選択ストリングユニットとよばれる。選択ストリングユニットを含むブロック（動作の対象のブロック）は、選択ブロックとよばれる。
【0116】
また、選択セル以外のメモリセルは、非選択セルとよばれる。選択ストリング以外のメモリセルストリングは、非選択ストリングとよばれる。選択ストリングユニット以外のストリングユニットは、非選択ストリングユニットとよばれる。選択ブロック以外のブロックは、非選択ブロックとよばれる。
【0117】
以下において、説明の簡略化のため、１ビットのデータを記憶するメモリセル（ＳＬＣ）に対する各種の動作シーケンスが、例示されている。
【0118】
（１ｂ－１）読み出しシーケンス
図９は、本実施形態の強誘電体メモリにおける読み出しシーケンスを説明するための模式図である。
図９は、本実施形態の強誘電体メモリにおける読み出しシーケンスを説明するための模式図である。
【0119】
メモリコントローラ２は、強誘電体メモリ１に対して、読み出しコマンド及び選択アドレスを送る。
本実施形態の強誘電体メモリ１は、読み出しコマンドに基づいて、選択アドレスに示されるメモリセルアレイ１００内の領域に対して、読み出しシーケンスを実行する。
本実施形態の強誘電体メモリ１は、読み出しコマンドに基づいて、選択アドレスに示されるメモリセルアレイ１００内の領域に対して、読み出しシーケンスを実行する。
【0120】
読み出しシーケンス時において、読み出し対象の選択セルＭＣｓｅｌを含むストリングユニットＳＵｓｅｌ及びブロックＢＬＫｓｅｌが、選択状態にそれぞれ設定される。
【0121】
シーケンサ１９０は、電圧ＶＢＬ０を、ビット線ＢＬに印加する。読み出しシーケンスにおける読み出し動作がページ単位（セルユニット単位）で実行される場合、選択ストリングユニットＳＵｓｅｌ内の選択ページＰＧｓｅｌに属する複数のビット線ＢＬが、電圧ＶＢＬ０の印加によって、選択状態に設定される。電圧ＶＢＬ０は、正の電圧値を有する。
尚、データの読み出し方式に応じて、全てのビット線ＢＬが、選択状態に設定されなくともよい。
尚、データの読み出し方式に応じて、全てのビット線ＢＬが、選択状態に設定されなくともよい。
【0122】
シーケンサ１９０は、電圧ＶＳＬを、ソース線ＳＬ（及び半導体層４１）に印加する。電圧ＶＳＬは、例えば、グランド電圧である。
【0123】
シーケンサ１９０は、選択ブロックＢＬＫｓｅｌ内において、選択電圧Ｖｏｎを、選択ストリングユニットＳＵｓｅｌのドレイン側セレクトゲート線（選択ドレイン側セレクトゲート線）ＳＧＤｓｅｌに印加する。選択電圧Ｖｏｎと電圧ＶＢＬ０との電位差は、ビット線ＢＬに接続されたドレイン側セレクトトランジスタＳＴ１がオンすることが可能な電位差に設定される。
【0124】
これによって、選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに接続された複数のドレイン側セレクトトランジスタＳＴ１は、オンする。
【0125】
選択ドレイン側セレクトゲート線ＳＧＤに接続された選択ストリングＭＳｓｅｌは、オン状態のセレクトトランジスタＳＴ１を介して、ビット線ＢＬに電気的に接続される。
【0126】
尚、データの読み出し方式に応じて、非選択ビット線が存在する場合、非選択ビット線及び選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ１がカットオフ状態となるように、非選択ビット線に印加される電圧値が、適宜設定されてもよい。
【0127】
シーケンサ１９０は、選択ブロックＢＬＫｓｅｌ内において、電圧Ｖｏｎを、選択ストリングユニットＳＵｓｅｌのソース側セレクトゲート線（選択ソース側セレクトゲート線）ＳＧＳｓｅｌに印加する。これによって、選択セレクトゲート線ＳＧＳｓｅｌに接続されたソース側セレクトトランジスタＳＴ２ｅｌは、オンする。
【0128】
選択ソース側セレクトゲート線ＳＧＳｓｅｌに接続された選択ストリングＭＳｓｅｌは、オン状態のセレクトトランジスタＳＴ２を介して、半導体層４１及びソース線ＳＬに電気的に接続される。
【0129】
シーケンサ１９０は、選択ブロックＢＬＫｓｅｌ内において、電圧Ｖｏｆｆを、非選択ストリングユニットＳＵｚのドレイン側セレクトゲート線（非選択ドレイン側セレクトゲート線）ＳＧＤｚに印加する。これによって、非選択ドレイン側セレクトゲート線ＳＧＤｚに接続されたドレイン側セレクトトランジスタＳＴ１は、オフする。
【0130】
それゆえ、非選択ドレイン側セレクトゲート線ＳＧＤｚに接続された非選択ストリングＭＳｚは、オフ状態のセレクトトランジスタＳＴ１によって、ビット線ＢＬから電気的に分離される。
【0131】
シーケンサ１９０は、選択ブロックＢＬＫｓｅｌ内において、電圧Ｖｏｆｆを、非選択ストリングユニットＳＵｚのソース側セレクトゲート線セレクトゲート線（非選択ソース側セレクトゲート線）ＳＧＳｚに印加する。これによって、非選択ソース側セレクトゲート線ＳＧＳｚに接続されたソース側セレクトトランジスタＳＴ２は、オフする。
【0132】
それゆえ、非選択ソース側セレクトゲート線ＳＧＳｚに接続された非選択ストリングＭＳｚは、オフ状態のセレクトトランジスタＳＴ２によって、ソース線ＳＬから電気的に分離される。
【0133】
このように、本実施形態の強誘電体メモリは、選択ブロックＢＬＫｓｅｌ内において、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳの電位の制御によって、１つ以上の選択セルＭＣｓｅｌを含むグループ（選択ページＰＧｓｅｌ）が属するストリングユニットを、選択的に活性化できる。
選択ブロックＢＬＫｓｅｌ内において、非選択ストリングユニットＳＵｚは、非活性化される。
選択ブロックＢＬＫｓｅｌ内において、非選択ストリングユニットＳＵｚは、非活性化される。
【0134】
選択ブロックＢＬＫｓｅｌ内において、非選択電圧（読み出しパス電圧）ＶＲＥＡＤが、非選択ワード線ＷＬｚに印加される。非選択ワード線ＷＬｚに接続された非選択セルＭＣｚは、記憶しているデータに依存せずにオンする。
【0135】
読み出しレベルＶＲを有する読み出し電圧が、選択ワード線ＷＬｓｅｌに印加される。１ビットデータを記憶するメモリセルＭＣに関して、読み出しレベルＶＲは、２つの閾値電圧分布Ｄ１ａ，Ｄ２ａ間の電圧値を有する。
【0136】
選択セルＭＣｓｅｌの閾値電圧が、読み出しレベルＶＲの電圧値以下である場合、選択セルＭＣｓｅｌは、オンする。この場合において、ビット線ＢＬが、オン状態の選択セル（及び、オン状態の非選択セルＭＣｚ、及びオン状態のセレクトトランジスタＳＴ１，ＳＴ２）を介して、ソース線ＳＬに電気的に接続される。この結果として、セル電流が、選択ストリングＭＳｓｅｌを介して、ビット線ＢＬとソース線ＳＬとの間に流れる。
【0137】
選択セルＭＣｓｅｌの閾値電圧が、読み出しレベルＶＲの電圧値より高い場合、選択セルＭＣｓｅｌは、オフする。この場合において、ビット線ＢＬは、オフ状態の選択セルＭＣｓｅｌによって、ソース線ＳＬから電気的に分離される。この結果として、セル電流は、ビット線ＢＬとソース線ＳＬとの間に流れない。
【0138】
センスアンプ回路１５０が、発生したセル電流をセンス及び増幅する。
センスアンプ回路１５０は、セル電流のセンス結果に基づいて、選択セルＭＣｓｅｌ内のデータを判定する。センスアンプ回路１５０は、判定結果に基づく信号を、選択セルＭＣｓｅｌ内のデータとして、出力する。これによって、選択セルＭＣｓｅｌからの読み出しデータが、強誘電体メモリ１からメモリコントローラ２へ転送される。
センスアンプ回路１５０は、セル電流のセンス結果に基づいて、選択セルＭＣｓｅｌ内のデータを判定する。センスアンプ回路１５０は、判定結果に基づく信号を、選択セルＭＣｓｅｌ内のデータとして、出力する。これによって、選択セルＭＣｓｅｌからの読み出しデータが、強誘電体メモリ１からメモリコントローラ２へ転送される。
【0139】
尚、センスアンプ回路１５０は、セル電流に応じたビット線ＢＬの電位の変動の検知結果に基づいて、選択セルＭＣｓｅｌ内のデータを判定してもよい。
【0140】
読み出しシーケンス時、非選択ブロックＢＬＫｘにおいて、非選択ワード線ＷＬｘの電位の状態は、フローティング状態に設定される。非選択ブロックＢＬＫｘの各非選択ストリングユニットＳＵｘにおいて、電圧Ｖｏｆｆが、非選択のドレイン側及びソース側セレクトゲート線ＳＧＤｘ，ＳＧＳｘに印加される。これによって、読み出しシーケンス時、非選択ブロックＢＬＫｘ内のメモリセルストリングＭＳは、ビット線ＢＬ及びソース線ＳＬから電気的に分離される。
【0141】
この後、シーケンサ１９０は、各配線の電位を初期状態（例えば、プリチャージ状態、グランド電圧印加状態、又は、フローティング状態）に戻す。
【0142】
以上のように、本実施形態の強誘電体メモリにおいて、メモリセルアレイ１００内のデータが、読み出しシーケンスによって読み出される。
【0143】
尚、選択ストリングユニット内の１つのメモリセルが選択状態に設定され、その１つの選択セルからデータが、読み出されてもよい。
【0144】
（１ｂ－２）消去シーケンス
図１０は、本実施形態の強誘電体メモリにおける消去シーケンスを説明するための模式図である。
図１０は、本実施形態の強誘電体メモリにおける消去シーケンスを説明するための模式図である。
【0145】
メモリコントローラ２は、強誘電体メモリ１に対して、消去コマンド及び選択アドレスを送る。
本実施形態の強誘電体メモリ１は、消去コマンドに基づいて、選択アドレスに示されるメモリセルアレイ１００内の領域に対して、消去シーケンスを実行する。
本実施形態の強誘電体メモリ１は、消去コマンドに基づいて、選択アドレスに示されるメモリセルアレイ１００内の領域に対して、消去シーケンスを実行する。
【0146】
消去シーケンス時において、データの消去対象のメモリセルを含むストリングユニット及びブロックが、選択状態にそれぞれ設定される。
例えば、消去シーケンスにおける消去動作は、１つのブロック単位で実行される。
例えば、消去シーケンスにおける消去動作は、１つのブロック単位で実行される。
【0147】
ブロック単位の消去シーケンス時において、シーケンサ１９０は、電圧Ｖｇ１ａを、選択ブロックＢＬＫｓｅｌ内の全てのドレイン側セレクトゲート線ＳＧＤｓｅｌに印加する。例えば、電圧Ｖｇ１ａは、２Ｖである。
シーケンサ１９０は、電圧ＶＳＧｓｅｌ２を、選択ブロックＢＬＫｓｅｌ内の全てのソース側セレクトゲート線ＳＧＳｓｅｌに印加する。電圧ＶＳＧｓｅｌ２は、０Ｖである。
これによって、選択ブロックＢＬＫｓｅｌ内の全てのストリングユニットＳＵｓｅｌ及びメモリセルストリングＭＳｓｅｌが、選択状態に設定される。
シーケンサ１９０は、電圧ＶＳＧｓｅｌ２を、選択ブロックＢＬＫｓｅｌ内の全てのソース側セレクトゲート線ＳＧＳｓｅｌに印加する。電圧ＶＳＧｓｅｌ２は、０Ｖである。
これによって、選択ブロックＢＬＫｓｅｌ内の全てのストリングユニットＳＵｓｅｌ及びメモリセルストリングＭＳｓｅｌが、選択状態に設定される。
【0148】
非選択ブロックＢＬＫｘ内において、シーケンサ１９０は、電圧Ｖｇ１ｘを、非選択のドレイン側セレクトゲート線ＳＧＤｘに印加する。非選択ブロックＢＬＫｘ内において、シーケンサ１９０は、電圧Ｖｕｎｓｅｌを、非選択のソース側セレクトゲート線ＳＧＳｘに印加する。例えば、電圧Ｖｇ１ｘは、２Ｖである。例えば、電圧Ｖｕｎｓｅｌは、４Ｖである。
これによって、非選択ブロックＢＬＫｘ内の全てのストリングユニットＳＵｘ及びメモリセルストリングＭＳｘは、非選択状態に設定される。
これによって、非選択ブロックＢＬＫｘ内の全てのストリングユニットＳＵｘ及びメモリセルストリングＭＳｘは、非選択状態に設定される。
【0149】
シーケンサ１９０は、電圧ＶＷＬｓｅｌを、選択ブロックＢＬＫｓｅｌ内の全てのワード線ＷＬｓｅｌに、印加する。例えば、電圧ＶＷＬｓｅｌは、０Ｖである。
非選択ブロックＢＬＫｘ内において、シーケンサ１９０は、非選択の各ワード線ＷＬｘの電位状態を、電気的にフローティングな状態に設定する。
非選択ブロックＢＬＫｘ内において、シーケンサ１９０は、非選択の各ワード線ＷＬｘの電位状態を、電気的にフローティングな状態に設定する。
【0150】
シーケンサ１９０は、電圧Ｖｄを、選択ブロックＢＬＫｓｅｌに接続された全てのビット線ＢＬに印加する。例えば、電圧Ｖｄは、４Ｖである。
電圧Ｖｇ１ａ（例えば、０Ｖ）が、ドレイン側セレクトトランジスタＳＴ１のゲートに印加され、電圧Ｖｄ（例えば、４Ｖ）が、ドレイン側セレクトトランジスタＳＴ１のドレインに印加される。この場合において、選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ１は、オフする。
電圧Ｖｇ１ａ（例えば、０Ｖ）が、ドレイン側セレクトトランジスタＳＴ１のゲートに印加され、電圧Ｖｄ（例えば、４Ｖ）が、ドレイン側セレクトトランジスタＳＴ１のドレインに印加される。この場合において、選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ１は、オフする。
【0151】
シーケンサ１９０は、電圧Ｖｓを、選択ブロックＢＬＫｓｅｌに接続されたソース線ＳＬ及び半導体層４１（及びウェル配線ＣＰＷＥＬＬ）に印加する。例えば、電圧Ｖｓは、４Ｖである。
【0152】
電圧ＶＳＧｓｅｌ２（例えば、０Ｖ）が、ソース側セレクトトランジスタＳＴ２のゲートに印加される。電圧Ｖｓ（例えば、４Ｖ）が、ソース側セレクトトランジスタＳＴ２のソースに印加される。
これによって、選択ソース側セレクトゲート線ＳＧＳｓｅｌに接続されたセレクトトランジスタＳＴ２は、オンする。
これによって、選択ソース側セレクトゲート線ＳＧＳｓｅｌに接続されたセレクトトランジスタＳＴ２は、オンする。
【0153】
ｐ型の半導体層４１に起因した正孔（ｈ＋）が、オン状態のセレクトトランジスタＳＴ２を介して、メモリセルストリングＭＳｓｅｌのソース側から半導体層６１内に供給される。これによって、半導体層６１は、正に帯電する。
このように、各配線に対する電圧の印加によって、半導体層６１の電位が、上昇する。例えば、半導体層６１の電位は、４Ｖ程度である。
このように、各配線に対する電圧の印加によって、半導体層６１の電位が、上昇する。例えば、半導体層６１の電位は、４Ｖ程度である。
【0154】
この結果として、電位差Ｖｃｅｌｌが、選択セルＭＣｓｅｌのゲート（ワード線ＷＬｓｅｌ）と選択セルＭＣｓｅｌのチャネル領域（半導体層６１）との間に生じる。以下において、メモリセルＭＣのゲートとメモリセルＭＣのチャネル領域との間の電位差Ｖｃｅｌｌは、セル印加電圧Ｖｃｅｌｌとよばれる。
【0155】
消去シーケンスにおいて、選択セルＭＣｓｅｌのゲートの電位は、選択セルＭＣｓｅｌのチャネル領域の電位より低くなる。この場合において、選択セルＭＣｓｅｌのゲートとチャネル領域との間に印加されるセル印加電圧Ｖｃｅｌｌは、負の電圧値（負の極性を有する電圧）となる。
【0156】
それゆえ、消去シーケンスにおいて、負の電圧値のセル印加電圧Ｖｃｅｌｌによって、消去動作が、選択セルＭＣｓｅｌに実行される。例えば、消去動作時において、セル印加電圧Ｖｃｅｌｌの電圧値は、図６の電圧Ｖ５以下の電圧値に相当する値になる。
以下において、メモリセルを消去状態に設定するためのセル印加電圧は、消去電圧（ＶＥＲＡ）とよばれる。消去電圧ＶＥＲＡの下限の電圧値は、所定の電圧値以下に設定されている。
以下において、メモリセルを消去状態に設定するためのセル印加電圧は、消去電圧（ＶＥＲＡ）とよばれる。消去電圧ＶＥＲＡの下限の電圧値は、所定の電圧値以下に設定されている。
【0157】
これによって、選択セルＭＣｓｅｌの強誘電体トランジスタの自発分極状態は、消去状態（例えば、図７の（ａ）の状態）になる。
【0158】
このように、選択ブロックＢＬＫｓｅｌ内の複数の選択セルＭＣｓｅｌは、消去状態に設定される。この消去動作によって、選択ブロック内の複数のメモリセルのデータが、消去される。
【0159】
非選択ブロックＢＬＫｘ内において、セレクトトランジスタＳＴ１，ＳＴ２は、オフ状態である。それゆえ、非選択ブロックＢＬＫｘ内のメモリセルストリングＭＳｘは、ビット線ＢＬ及びソース線ＳＬから電気的に分離されている。フローティング状態のワード線ＷＬｘによって、非選択ブロック内におけるメモリセルＭＣのセル印加電圧の電圧値は、負の電圧値に達しない。それゆえ、非選択ブロックＢＬＫｘ内のメモリセルの状態は、消去状態に遷移しない。
【0160】
この後、シーケンサ１９０は、各配線の電位状態を初期状態（例えば、プリチャージ状態、グランド電圧印加状態、又は、フローティング状態）に戻す。
【0161】
以上のように、本実施形態の強誘電体メモリにおける消去シーケンスが、終了する。
【0162】
尚、消去シーケンスにおいて、消去動作の後に、消去動作に関するベリファイ動作（以下では、消去ベリファイとよばれる）が、実行されてもよい。消去ベリファイにおいて、選択セルＭＣの閾値電圧が、消去状態の閾値電圧分布に応じた所定の電圧値に達しているか否か検証される。
【0163】
例えば、強誘電体メモリにおいて、選択セルの閾値電圧が所定の電圧値（消去ベリファイレベルとよばれる）以上になっている場合、選択セルに対する消去ベリファイは、パスであると判定される。選択セルの閾値電圧が消去ベリファイレベル未満である場合、選択セルに対する消去ベリファイは、フェイルであると判定される。
【0164】
消去対象の複数の選択メモリセルに関して、フェイルのメモリセルの個数（又はパスのメモリセルの個数）が、消去シーケンスの終了の閾値に達するまで、消去動作及び消去ベリファイが繰り返し実行される。
【0165】
本実施形態において、ブロック単位の消去動作が、例示された。但し、消去動作は、ブロックＢＬＫより小さい単位（例えば、サブブロック又はページ）で、実行されてもよい。
【0166】
【0167】
図１１は、本実施形態の強誘電体メモリの書き込みシーケンスの処理フローを示すフローチャートである。図１２は、本実施形態の強誘電体メモリの書き込みシーケンスにおける、選択セルに印加される電圧（セル印加電圧）を示す波形図である。図１２において、波形図の横軸は、時間に対応し、波形図の縦軸は、セル印加電圧に対応する。
【0168】
図１１に示されるように、本実施形態の強誘電体メモリの書き込みシーケンスＷｓｅｑは、プログラム動作（Ｓ１０）と弱消去動作（Ｓ１１）とを少なくとも含む。
図１２に示されるように、書き込みシーケンスの各動作において、所定の電圧値を有する電圧ＶＰＧＭ，ＶＷＫＥＲＡが、処理フローに従って、データの書き込み対象のメモリセルに印加される。
図１２に示されるように、書き込みシーケンスの各動作において、所定の電圧値を有する電圧ＶＰＧＭ，ＶＷＫＥＲＡが、処理フローに従って、データの書き込み対象のメモリセルに印加される。
【0169】
＜Ｓ１０：プログラム動作＞
図１３は、本実施形態の強誘電体メモリのプログラム動作時における、メモリセルアレイ内の各配線に対する印加電圧を説明するための模式図である。
図１３は、本実施形態の強誘電体メモリのプログラム動作時における、メモリセルアレイ内の各配線に対する印加電圧を説明するための模式図である。
【0170】
書き込みシーケンス時、メモリコントローラ２は、強誘電体メモリ１に対して、書き込みコマンド、選択アドレス及び書き込みデータを送る。
本実施形態の強誘電体メモリ１は、書き込みコマンドに基づいて、選択アドレスに示されるメモリセルアレイ１００内の領域に対して、書き込みシーケンスにおける書き込みデータのプログラム動作を実行する。
本実施形態の強誘電体メモリ１は、書き込みコマンドに基づいて、選択アドレスに示されるメモリセルアレイ１００内の領域に対して、書き込みシーケンスにおける書き込みデータのプログラム動作を実行する。
【0171】
例えば、書き込みシーケンス時において、選択セルは、初期状態として消去状態に設定される。書き込みシーケンス中において、上述の消去動作が、プログラム動作の開始前に、実行されてもよい。
【0172】
書込みシーケンス時において、シーケンサ１９０は、プログラム動作のための各種の制御を実行する。
【0173】
シーケンサ１９０は、ロウ制御回路１４０及びセンスアンプ回路１５０を介して、データの書き込み対象のメモリセルを含むストリングユニット及びブロックを、選択状態にそれぞれ設定する。
例えば、書き込みシーケンスにおいて、プログラム動作は、１つのページ単位で実行される。
例えば、書き込みシーケンスにおいて、プログラム動作は、１つのページ単位で実行される。
【0174】
プログラム動作において、シーケンサ１９０は、電圧Ｖｏｎを、選択ブロックＢＬＫｓｅｌ内の選択されたドレイン側セレクトゲート線ＳＧＤｓｅｌに印加する。電圧Ｖｏｎの印加によって、選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ１は、オンする。これによって、選択ページＰＧｓｅｌに属するメモリセルストリングＭＳｓｅｌは、オン状態のセレクトトランジスタＳＴ１を介して、ビット線ＢＬに電気的に接続される。
【0175】
シーケンサ１９０は、電圧Ｖｏｆｆを、選択ブロックＢＬＫｓｅｌ内の選択ソース側セレクトゲート線ＳＧＳｓｅｌに印加する。電圧Ｖｏｆｆの印加によって、選択ソース側セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ２は、オフする。これによって、選択ページＰＧｓｅｌに属するメモリセルストリングＭＳｓｅｌは、オフ状態のセレクトトランジスタＳＴ２によって、ソース線ＳＬから電気的に分離される。
【0176】
シーケンサ１９０は、電圧Ｖｏｆｆを、選択ブロックＢＬＫｓｅｌ内の非選択のドレイン側セレクトゲート線ＳＧＤｚ及び非選択のソース側セレクトゲート線ＳＧＳｚに印加する。電圧Ｖｏｆｆの印加によって、非選択ドレイン側セレクトゲート線ＳＧＤｚに接続されたセレクトトランジスタＳＴ１は、オフする。電圧Ｖｏｆｆの印加によって、非選択ソース側セレクトゲート線ＳＧＳｚに接続されたセレクトランジスタＳＴ２は、オフする。
これによって、選択ブロックＢＬＫｓｅｌ内の非選択ストリングユニットＳＵｚの非選択ストリングＭＳｚは、ビット線ＢＬ及びソース線ＳＬから電気的に分離される。
これによって、選択ブロックＢＬＫｓｅｌ内の非選択ストリングユニットＳＵｚの非選択ストリングＭＳｚは、ビット線ＢＬ及びソース線ＳＬから電気的に分離される。
【0177】
非選択ブロックＢＬＫｘ内において、シーケンサ１９０は、電圧Ｖｏｆｆを、非選択のドレイン側セレクトゲート線ＳＧＤｘ及び非選択のソース側セレクトゲート線ＳＧＳｘにそれぞれ印加する。オフ状態のセレクトトランジスタＳＴ１，ＳＴ２によって、非選択ブロックＢＬＫｘ内の非選択ストリングＭＳｘは、ビット線ＢＬ及びソース線ＳＬから電気的に分離される。
【0178】
シーケンサ１９０は、電圧ＶＢＬ１を、選択ページＰＧｓｅｌを含むセルユニットＳＵｓｅｌに接続された複数のビット線ＢＬに、印加する。電圧ＶＢＬ１の電圧値は、各選択セルＭＣｓｅｌに書き込むべきデータ（ここでは、“０”又は“１”）に応じる。例えば、０Ｖ（グランド電圧Ｖｓｓ）の電圧ＶＢＬ１が、“１”データを書き込む選択セルＭＣｓｅｌに接続されたビット線ＢＬに印加される。正の電圧値の電圧ＶＢＬ１が、“０”データを書き込むメモリセルに接続されたビット線ＢＬに印加される。
【0179】
例えば、シーケンサ１９０は、ソース線ＳＬに所定の電圧を印加する。または、シーケンサ１９０は、ソース線ＳＬを電気的にフローティングな状態に設定する。
【0180】
シーケンサ１９０は、非選択電圧（以下では、書き込みパス電圧とよばれる）Ｖｐａｓｓを、選択ブロックＢＬＫｓｅｌ内の非選択ワード線ＷＬｚに、印加する。例えば、書き込みパス電圧Ｖｐａｓｓの電圧値は、正の電圧値を有する。書き込みパス電圧Ｖｐａｓｓの印加によって、非選択セルＭＣｚはオンする。
【0181】
シーケンサ１９０は、選択ブロックＢＬＫｓｅｌにおいて、選択電圧Ｖｐを、選択ワード線ＷＬｓｅｌに印加する。選択電圧Ｖｐの電圧値は、正の電圧値を有する。選択電圧Ｖｐの電圧値は、書き込みパス電圧Ｖｐａｓｓより高い。選択電圧Ｖｐの電圧値は、正の電圧値の電圧ＶＢＬ１より高い。
【0182】
シーケンサ１９０は、非選択ブロックＢＬＫｘ内において、非選択ワード線ＷＬｘの電位状態を、フローティング状態に設定する。
【0183】
プログラム動作時において、各ビット線ＢＬの電圧ＶＢＬが、オン状態のドレイン側セレクトトランジスタＳＴ１を介して、各半導体層６１に印加される。
電圧ＶＢＬは、オン状態の非選択セルＭＣｚを介して、選択セルＭＣｓｅｌのチャネル領域に転送される。
電圧ＶＢＬは、オン状態の非選択セルＭＣｚを介して、選択セルＭＣｓｅｌのチャネル領域に転送される。
【0184】
プログラム電圧Ｖｐｇｍとビット線電圧ＶＢＬとの電位差が、セル印加電圧Ｖｃｅｌｌとなる。メモリセル（強誘電体トランジスタ）ＭＣにおけるゲートの電位がチャネル領域の電位より高い場合、セル印加電圧Ｖｃｅｌｌは、正の電圧値を有する。
【0185】
“０”データがプログラムされる選択セルＭＣｓｅｌのチャネル領域は、正の電圧値が印加されたビット線ＢＬ（例えば、電圧ＶＢＬの転送又はセレクトトランジスタのカットオフによるチャネルブースト）によって、半導体層６１の電位が、上昇する。これによって、選択ワード線ＷＬｓｅｌとチャネル領域との間の電位差は、小さくなる。例えば、“０”データがプログラムされる選択セルＭＣｓｅｌにおけるセル印加電圧（以下では、“Ｖｃｅｌｌ－０”と表記される）は、電圧ＶＢＬの電圧値の設定によって、図６の電圧Ｖ１程度（又は、０Ｖ）の大きさになる。
このため、“０”データがプログラムされる選択セルＭＣｓｅｌは、消去状態を維持する。
このため、“０”データがプログラムされる選択セルＭＣｓｅｌは、消去状態を維持する。
【0186】
０Ｖの電圧ＶＢＬが、“１”データが書き込まれる選択セルＭＣｓｅｌのチャネル領域に転送される。それゆえ、“１”データが書き込まれる選択セルＭＣｓｅｌのセル印加電圧（以下では、“Ｖｃｅｌｌ－１”と表記される）は、セル印加電圧Ｖｃｅｌｌ－０より高くなる。
【0187】
この場合において、図１２に示されるように、プログラム動作時において、正の電圧値のセル印加電圧Ｖｃｅｌｌが、プログラム電圧ＶＰＧＭとして、“１”データが書き込まれる選択セルＭＣｓｅｌに印加される。例えば、プログラム電圧ＶＰＧＭは、三角波のパルス形状を有する。
例えば、セル印加電圧Ｖｃｅｌｌ－１は、図６の電圧Ｖ４程度の大きさに設定される。
例えば、セル印加電圧Ｖｃｅｌｌ－１は、図６の電圧Ｖ４程度の大きさに設定される。
【0188】
図１４は、プログラム動作時におけるメモリセルの自発分極状態を説明するための模式図である。
【0189】
図１４に示されるように、正の電圧値を有するプログラム電圧ＶＰＧＭが、選択セルＭＣｓｅｌの強誘電体トランジスタに対して印加された場合、強誘電体トランジスタＭＣの強誘電体層６５の分極は、反転する。これによって、強誘電体層６５の自発分極状態は、負の自発分極状態から正の自発分極状態ｐｌｚ２に変わる。
【0190】
この時、プログラム電圧ＶＰＧＭの印加によって、電子９９が、絶縁層６３内、絶縁層６３と強誘電体層６５との間の領域（例えば、界面）、又は、絶縁層６３と半導体層６１との間の領域（例えば、界面）に、トラップされる場合がある。
【0191】
このトラップされた電子（以下では、トラップ電子とよばれる）９９に起因して、メモリセルＭＣのメモリウィンドウ（強誘電体トランジスタにおける“１”データ保持状態の閾値電圧と“０”データ保持状態の閾値電圧との間の差）が、狭くなる又は消失する可能性がある。
【0192】
本実施形態の強誘電体メモリ１は、プログラム動作（Ｓ１０）後の弱消去動作（Ｓ１１）によって、トラップ電子９９を、メモリセルＭＣ内から排出（デトラップ）する。
【0193】
＜Ｓ１１：弱消去動作＞
図１３に示されるように、本実施形態の強誘電体メモリの書き込みシーケンスにおいて、プログラム動作の後、弱消去動作（以下では、デトラップ動作ともよばれる）が実行される。
図１３に示されるように、本実施形態の強誘電体メモリの書き込みシーケンスにおいて、プログラム動作の後、弱消去動作（以下では、デトラップ動作ともよばれる）が実行される。
【0194】
書込みシーケンス時において、シーケンサ１９０は、弱消去動作のための各種の動作を実行する。
例えば、書き込みシーケンスにおいて、弱消去動作は、ページ単位で実行される。
例えば、書き込みシーケンスにおいて、弱消去動作は、ページ単位で実行される。
【0195】
図１５は、本実施形態の強誘電体メモリの弱消去時における、メモリセルアレイ内の各配線に対する印加電圧を説明するための模式図である。
【0196】
図１５に示されるように、選択ブロックＢＬＫｓｅｌ内において、シーケンサ１９０は、電圧Ｖｄｗｋを、ビット線ＢＬに印加する。シーケンサ１９０は、電圧Ｖｓｗｋを、ソース線ＳＬｓｅｌに印加する。例えば、電圧Ｖｄｗｋの電圧値は、３Ｖである。電圧Ｖｓｗｋの電圧値は、３Ｖである。
【0197】
弱消去動作がページ単位で実行される場合、シーケンサ１９０は、書き込み対象の選択アドレスに対応する選択ワード線ＷＬｓｅｌ、セレクトゲート線ＳＧＤｓｅｌ，ＳＧＳｓｅｌ、及び、非選択ワード線ＷＬｚ電位を制御する。
【0198】
シーケンサ１９０は、電圧Ｖｇ１ｂを、選択ストリングユニットＳＵｓｅｌの選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに印加する。例えば、電圧Ｖｇ１ｂの電圧値は、０Ｖ程度である。
シーケンサ１９０は、電圧ＶＳＧＳｓｅｌｗｋを、選択ストリングユニットＳＵｓｅｌの選択ソース側セレクトゲート線ＳＧＳｓｅｌに印加する。例えば、電圧ＶＳＧＳｓｅｌｗｋの電圧値は、０Ｖ程度である。
シーケンサ１９０は、電圧ＶＳＧＳｓｅｌｗｋを、選択ストリングユニットＳＵｓｅｌの選択ソース側セレクトゲート線ＳＧＳｓｅｌに印加する。例えば、電圧ＶＳＧＳｓｅｌｗｋの電圧値は、０Ｖ程度である。
【0199】
シーケンサ１９０は、例えば、電圧Ｖｇ１ｂを、非選択ストリングユニットＳＵｚの非選択のドレイン側セレクトゲート線ＳＧＤｚに印加する。
シーケンサ１９０は、電圧Ｖｕｎｓｅｌｗｋを、非選択ストリングユニットＳＵｚの非選択のソース側セレクトゲート線ＳＧＳｚに印加する。例えば、電圧Ｖｕｎｓｅｌｗｋの電圧値は、３Ｖ程度である。
シーケンサ１９０は、電圧Ｖｕｎｓｅｌｗｋを、非選択ストリングユニットＳＵｚの非選択のソース側セレクトゲート線ＳＧＳｚに印加する。例えば、電圧Ｖｕｎｓｅｌｗｋの電圧値は、３Ｖ程度である。
【0200】
シーケンサ１９０は、非選択電圧（以下では、弱消去パス電圧とよばれる）Ｖｚを、選択ブロックＢＬＫｓｅｌ内の複数の非選択ワード線ＷＬｚに印加する。非選択電圧Ｖｚは、例えば、１Ｖ程度である。
【0201】
シーケンサ１９０は、選択電圧ＶＷＬｗｋを、選択ワード線ＷＬｓｅｌに印加する。選択電圧ＶＷＬｗｋは、非選択電圧Ｖｚより低い。選択電圧ＶＷＬｗｋは、電圧Ｖｄｗｋ，Ｖｓｗｋより低い。例えば、選択電圧ＶＷＬｗｋは、０Ｖ程度である。
尚、弱消去動作時における選択ワード線ＷＬｓｅｌは、プログラム動作時における選択ワード線と同じである。
尚、弱消去動作時における選択ワード線ＷＬｓｅｌは、プログラム動作時における選択ワード線と同じである。
【0202】
非選択ブロックＢＬＫｘに関して、シーケンサ１９０は、非選択ワード線ＷＬｘの電位状態を、電気的にフローティングな状態に設定する。シーケンサ１９０は、電圧Ｖｇ１ｘｘ（ここでは、０Ｖ）を、非選択ドレイン側セレクトゲート線ＳＧＤｘに印加する。シーケンサ１９０は、電圧Ｖｕｎｓｅｌｗｋ（ここでは、３Ｖ）を、非選択ソース側セレクトゲート線ＳＧＳｘに印加する。
【0203】
選択ドレイン側セレクトゲート線ＳＧＤｓｅｌの電圧Ｖｇ１ｂ（ここでは、０Ｖ）は、ビット線ＢＬの電圧Ｖｄｗｋ（ここでは、３Ｖ）より低い。これによって、選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ１は、オフする。
選択ソース側セレクトゲート線ＳＧＳｓｅｌの電圧ＶＳＧｓｅｌｗｋ（ここでは、０Ｖ）は、ソース線ＳＬの電圧Ｖｓｗｋ（ここでは、３Ｖ）より低い。これによって、選択ソース側セレクトゲート線ＳＧＳｓｅｌに接続されたセレクトトランジスタＳＴ２は、オンする。
選択ソース側セレクトゲート線ＳＧＳｓｅｌの電圧ＶＳＧｓｅｌｗｋ（ここでは、０Ｖ）は、ソース線ＳＬの電圧Ｖｓｗｋ（ここでは、３Ｖ）より低い。これによって、選択ソース側セレクトゲート線ＳＧＳｓｅｌに接続されたセレクトトランジスタＳＴ２は、オンする。
【0204】
選択ページＰＧｓｅｌに含まれる複数の選択ストリングＭＳｓｅｌにおいて、ｐ型半導体層４１は、オン状態のソース側セレクトトランジスタＳＴ２を介して、半導体層６１に電気的に接続される。
【0205】
半導体層４１と選択ワード線ＷＬｓｅｌ（及び非選択ワード線ＷＬｚ）との間の電位差によって、正孔（ｈ＋）が、ソース側セレクトトランジスタＳＴ２を介してｐ型半導体層４１から半導体層６１に注入される。
これによって、半導体層６１の電位が、上昇する。例えば、半導体層６１（強誘電体トランジスタＭＣのチャネル領域ＣＨＮ）の電位は、電圧Ｖｓｗｋ（例えば、３Ｖ）程度になる。
これによって、半導体層６１の電位が、上昇する。例えば、半導体層６１（強誘電体トランジスタＭＣのチャネル領域ＣＨＮ）の電位は、電圧Ｖｓｗｋ（例えば、３Ｖ）程度になる。
【0206】
非選択ストリングＭＳｚにおいて、選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ１と同様に、非選択ドレイン側セレクトゲート線ＳＧＤｚに接続されたセレクトトランジスタＳＴ１は、オフする。
【0207】
非選択ストリングＭＳｚにおいて、非選択ソース側セレクトゲート線ＳＧＳｚの電圧Ｖｕｎｓｅｌｗｋ（ここでは、３Ｖ）は、ソース線ＳＬの電圧Ｖｓｗｋ（ここでは、３Ｖ）と同じである。この場合において、非選択ソース側セレクトゲート線ＳＧＳｚに接続されたセレクトトランジスタＳＴ２は、オフする。
選択ブロックＢＬＫｓｅｌ内の非選択ストリングＭＳｚの半導体層６１は、オフ状態のセレクトトランジスタＳＴ２によって、ソース線ＳＬ（及びｐ型半導体層４１）から電気的に分離される。
選択ブロックＢＬＫｓｅｌ内の非選択ストリングＭＳｚの半導体層６１は、オフ状態のセレクトトランジスタＳＴ２によって、ソース線ＳＬ（及びｐ型半導体層４１）から電気的に分離される。
【0208】
例えば、非選択ストリングＭＳｚの半導体層６１の電位は、ワード線ＷＬｓｅｌ，ＷＬｚ間の容量性カップリングにより、選択ワード線ＷＬｓｅｌと非選択ワード線ＷＬｚとの間の電位差（ここでは、１Ｖ）程度に上昇する。
【0209】
選択ストリングＭＳｓｅｌの半導体層６１の電位の上昇によって、弱消去動作時において、選択セルＭＣｓｅｌのチャネル領域の電位（半導体層６１の電位）が、選択セルＭＣｓｅｌのゲートの電位（選択ワード線ＷＬｓｅｌの電位）より高い。
そのため、弱消去動作時のセル印加電圧Ｖｃｅｌｌ－ｗｅ（＝ＶＷＬｗｋ－Ｖｓｗｋ）は、負の電圧値を有する。
そのため、弱消去動作時のセル印加電圧Ｖｃｅｌｌ－ｗｅ（＝ＶＷＬｗｋ－Ｖｓｗｋ）は、負の電圧値を有する。
【0210】
図１２に示されるように、弱消去動作時において、負の電圧値のセル印加電圧Ｖｃｅｌｌが、弱消去電圧ＶＷＫＥとして、選択セルＭＣｓｅｌに印加される。
例えば、弱消去電圧ＶＷＫＥは、三角波のパルス形状を有する。
例えば、弱消去電圧ＶＷＫＥは、三角波のパルス形状を有する。
【0211】
図１６は、弱消去動作時におけるメモリセルの分極状態を説明するための模式図である。
【0212】
図１６に示されるように、弱消去動作時において、正孔９８の供給によって、半導体層６１の電位が、選択セルＭＣｓｅｌのゲートの電位より高い。負の電圧値を有するセル印加電圧Ｖｃｅｌｌ－ｗｋが、選択セルＭＣｓｅｌに印加される。
【0213】
負のセル印加電圧Ｖｃｅｌｌに起因する電界によって、強誘電体層６５及び絶縁層６３内のトラップ電子９９が、半導体層６１内に放出（デトラップ）される。
これによって、強誘電体トランジスタＭＣに対するトラップ電子の影響は、抑制される。
これによって、強誘電体トランジスタＭＣに対するトラップ電子の影響は、抑制される。
【0214】
弱消去電圧ＶＷＫＥの極性は、消去電圧ＶＥＲＡの極性と同じである。弱消去電圧ＶＷＫＥは、負の電圧である。
【0215】
弱消去電圧ＶＷＫＥは、消去電圧ＶＥＲＡより高い。
消去電圧ＶＥＲＡの下限の電圧値は、負の電圧値Ｖｅ以下である。
弱消去電圧ＶＷＫＥの下限の電圧値は、電圧値Ｖｅより高く、負の電圧値Ｖｗｅ以下である。
消去電圧ＶＥＲＡの下限の電圧値は、負の電圧値Ｖｅ以下である。
弱消去電圧ＶＷＫＥの下限の電圧値は、電圧値Ｖｅより高く、負の電圧値Ｖｗｅ以下である。
【0216】
尚、弱消去電圧ＶＷＫＥの極性は、プログラム電圧ＶＰＧＭの極性と反対である。
【0217】
電圧値Ｖｅは、強誘電体トランジスタＭＣの強誘電体層６５の分極状態を負の分極状態に設定することができる電圧値である。
電圧値Ｖｅを有する電圧ＶＥＲＡが、セル印加電圧Ｖｃｅｌｌとして、選択セルの強誘電体トランジスタＭＣｓｅｌに印加された場合、強誘電体層６５の分極状態は、プログラム状態（正の分極状態）から消去状態（負の分極状態）に変化する。
電圧値Ｖｅを有する電圧ＶＥＲＡが、セル印加電圧Ｖｃｅｌｌとして、選択セルの強誘電体トランジスタＭＣｓｅｌに印加された場合、強誘電体層６５の分極状態は、プログラム状態（正の分極状態）から消去状態（負の分極状態）に変化する。
【0218】
電圧値Ｖｗｅは、強誘電体トランジスタＭＣの強誘電体層６５の分極状態を変化させることなしに、消去電圧の極性と同じ極性の電位差を強誘電体層６５に与える電圧値である。例えば、電圧値Ｖｗｅは、層６３，６５内の電子のデトラップが生じ得る閾値である。
【0219】
電圧値Ｖｗｅを有する電圧ＶＷＫＥが、セル印加電圧Ｖｃｅｌｌとして、選択セルの強誘電体トランジスタＭＣｓｅｌに印加された場合、強誘電体層６５の分極状態は、その状態を維持したまま、強誘電体層６５（及び絶縁層６３）内のトラップ電子を、半導体層６１に放出される。
【0220】
尚、弱消去電圧ＶＷＫＥの電圧値は、強誘電体層６５の分極方向を変化させないだけでなく、メモリセルとしての強誘電体トランジスタＭＣの閾値電圧が記憶すべきデータに応じた閾値電圧分布の範囲内から逸脱しないように設定されることが好ましい。
【0221】
本実施形態において、弱消去電圧ＶＷＫＥの電圧値（ＶＷＬｗｋ－Ｖｓｗｋ）は、－３Ｖである。但し、選択セルとしての強誘電体トランジスタに用いられる材料、強誘電体トランジスタのサイズ、各層の膜厚などに応じて、適宜調整される。例えば、本実施形態において、弱消去電圧ＶＷＫＥの電圧値は、電圧値Ｖｅより高く、電圧値Ｖｗｅ以下の関係を満たしていれば、－２．５Ｖから－３．５Ｖの間の値を取り得る。
弱消去電圧ＶＷＫＥの電圧値は、電圧値Ｖｗｅと等しくともよい。
弱消去電圧ＶＷＫＥの電圧値は、電圧値Ｖｗｅと等しくともよい。
【0222】
本実施形態において、消去電圧ＶＷＫＥの印加によって、強誘電体層６５及び絶縁層６３内のトラップ電子が、デトラップされる。
【0223】
弱消去電圧ＶＷＫＥの印加の後、シーケンサ１９０は、弱消去動作を終了する。シーケンス１９０は、シーケンサ１９０は、各配線の電位を初期状態（例えば、プリチャージ状態、グランド電圧印加状態、又は、フローティング状態）に戻す。
【0224】
尚、書き込みシーケンスにおいて、弱消去動作の後、データのプログラム結果に関するベリファイ動作が実行されてもよい。
【0225】
以上のように、本実施形態の強誘電体メモリにおいて、シーケンサ１９０は、書き込みシーケンスＷｓｅｑを、終了する。
【0226】
＜Ｓ２０＞
書き込みシーケンスの弱消去動作（又はベリファイ動作）の後、新たに供給されたコマンドに基づいた動作が、実行される。
図１１及び図１２の例において、シーケンサ１９０は、消去シーケンスを実行する。
書き込みシーケンスの弱消去動作（又はベリファイ動作）の後、新たに供給されたコマンドに基づいた動作が、実行される。
図１１及び図１２の例において、シーケンサ１９０は、消去シーケンスを実行する。
【0227】
上述の図１０のように、消去動作のための選択ブロック内の各配線に印加される。消去電圧ＶＥＲＡが、セル印加電圧Ｖｃｅｌｌとして、選択セルＭＣｓｅｌに印加される。例えば、消去電圧ＶＥＲＡは、三角波のパルス形状を有する。
これによって、選択ブロックＢＬＫｓｅｌ内のメモリセルＭＣｓｅｌが、消去状態に設定される。
これによって、選択ブロックＢＬＫｓｅｌ内のメモリセルＭＣｓｅｌが、消去状態に設定される。
【0228】
この後、シーケンサ１９０は、消去シーケンスを終了する。
【0229】
図１７は、本実施形態の強誘電体メモリの変形例を示すフローチャートである。
【0230】
図１７に示されるように、書き込みシーケンスにおける弱消去動作の後、ある１つのメモリセル又はページ単位で読み出しシーケンスＳ３０が、実行されてもよい。
【0231】
以上のように、本実施形態の強誘電体メモリは、弱消去動作を含む書き込みシーケンスを実行できる。
【0232】
（１ｃ） 特性
図１８は、本実施形態の強誘電体メモリの特性を説明するためのグラフである。
図１８は、本実施形態の強誘電体メモリの特性を説明するためのグラフである。
【0233】
図１８において、グラフの横軸は、メモリセルとして強誘電体トランジスタのゲート電圧に対応し、グラフの縦軸は、強誘電体トランジスタのドレイン電流に対応する。
【0234】
図１８において、線Ｂ０は、消去状態の強誘電体トランジスタの電圧‐電流特性を示している。
線Ｂ１は、比較例としての、弱消去動作を含まない書き込みシーケンス後におけるプログラム状態の強誘電体トランジスタの電圧－電流特性を示している。
線Ｂ２は、本実施形態における、弱消去動作を含む書き込みシーケンス後におけるプログラム状態の強誘電体トランジスタの電圧－電流特性を示している。
線Ｂ１は、比較例としての、弱消去動作を含まない書き込みシーケンス後におけるプログラム状態の強誘電体トランジスタの電圧－電流特性を示している。
線Ｂ２は、本実施形態における、弱消去動作を含む書き込みシーケンス後におけるプログラム状態の強誘電体トランジスタの電圧－電流特性を示している。
【0235】
図１８の線Ｂ１に示されるように、プログラム動作後の弱消去動作が実行されない場合、強誘電体トランジスタの閾値電圧は、強誘電体トランジスタがプログラム状態であるにも関わらず、消去状態の強誘電体トランジスタの閾値電圧より高い。
これは、トラップ電子に起因した閾値電圧の上昇が、強誘電体トランジスタに生じていることを示している。
これは、トラップ電子に起因した閾値電圧の上昇が、強誘電体トランジスタに生じていることを示している。
【0236】
図１８の線Ｂ２に示されるように、プログラム動作後の弱消去動作が実行された場合、強誘電体トランジスタの閾値電圧は、消去状態の強誘電体トランジスタの閾値電圧より低い。
【0237】
これは、本実施形態において、弱消去動作によるトラップ電子のデトラップによって、強誘電体トランジスタに対するトラップ電子の影響が抑制されたことを、示している。
【0238】
以上のように、本実施形態の強誘電体メモリは、プログラム動作後の弱消去動作の実行によって、メモリセル内のトラップ電子の影響を抑制できる。
【0239】
（１ｄ）まとめ
本実施形態の強誘電体メモリ１は、強誘電体トランジスタをメモリセルＭＣとして含む。
本実施形態の強誘電体メモリ１は、強誘電体トランジスタをメモリセルＭＣとして含む。
【0240】
メモリセルとしての強誘電体トランジスタＭＣに対するプログラム動作によって、電子が、強誘電体層６５と半導体層６１との間にトラップされる場合がある。このトラップされた電子は、強誘電体層６５の強誘電性（自発分極）に寄与せず、不安定な状態で強誘電体トランジスタＭＣの層６３，６５内に存在し得る。
【0241】
トラップされた電子の影響が、強誘電体トランジスタＭＣのメモリセルとしての特性に重畳される。例えば、トラップされた電子の影響によって、所望のメモリウィンドウ（例えば、２つの閾値電圧分布間の間隔）が、プログラム動作の実行から比較的長い時間が経過しないと確保されない可能性がある。
【0242】
本実施形態の強誘電体メモリ１は、書き込みシーケンスにおいて、プログラム動作の後、弱消去動作を実行する。
本実施形態の強誘電体メモリ１は、この弱消去動作によって、強誘電体トランジスタＭＣの分極状態を記憶すべきデータに応じた状態に維持しつつ、トラップされた電子を、強誘電体層６５及び絶縁層６３内から除去できる。
本実施形態の強誘電体メモリ１は、この弱消去動作によって、強誘電体トランジスタＭＣの分極状態を記憶すべきデータに応じた状態に維持しつつ、トラップされた電子を、強誘電体層６５及び絶縁層６３内から除去できる。
【0243】
これによって、本実施形態の強誘電体メモリ１は、トラップされた電子が自然に放出するまでの期間を待つこと無しに、比較的短い時間で所望のメモリウィンドウを確保できる。
この結果として、本実施形態の強誘電体メモリ１は、メモリセルとしての強誘電体トランジスタの動作及び特性を安定化できる。
この結果として、本実施形態の強誘電体メモリ１は、メモリセルとしての強誘電体トランジスタの動作及び特性を安定化できる。
【0244】
以上のように、本実施形態の強誘電体メモリ１は、メモリの特性を向上できる。
【0245】
【0246】
図１９は、本実施形態のメモリデバイス（例えば、強誘電体メモリ）の構造例を示す模式的な断面図である。
【0247】
図１９に示されるように、基板４０上の半導体層は、ｎ型の半導体層４２でもよい。メモリピラー６０は、ｎ型の半導体層４２上に設けられている。半導体層６１は、ｎ型の半導体層４２に、接続される。例えば、コンタクトプラグ７４は、ｎ型の半導体領域（拡散層）４４上に設けられている。
【0248】
メモリセルストリングＭＳのソース側において、半導体層６１がｎ型の半導体層４２に接続される。メモリセルストリングＭＳのソースは、ｎ型の半導体層４２を介してソース線ＳＬに接続される。
【0249】
本実施形態の強誘電体メモリにおいて、シーケンサ１９０は、以下のように、書き込みシーケンスにおけるプログラム動作後の弱消去動作を実行する。
【0250】
図２０は、本実施形態の強誘電体メモリの弱消去動作時における、各配線の電圧印加状態を模式的に示している。
本実施形態において、書き込みシーケンスにおけるプログラム動作は、上述のプログラム動作の例（例えば、図１２及び図１３参照）と実質的に同じであるため、ここでの説明は、省略される。但し、各配線に印加される電圧の電圧値は、適宜変更されてもよい。
本実施形態において、書き込みシーケンスにおけるプログラム動作は、上述のプログラム動作の例（例えば、図１２及び図１３参照）と実質的に同じであるため、ここでの説明は、省略される。但し、各配線に印加される電圧の電圧値は、適宜変更されてもよい。
【0251】
本実施形態において、プログラム動作後の弱消去動作時に、シーケンサ１９０は、選択ブロックＢＬＫｓｅｌ内の各配線の電位を、以下のように制御する。
【0252】
図２０に示されるように、シーケンサ１９０は、電圧Ｖｄｗｋ（例えば、３Ｖ）を、ビット線ＢＬに印加する。シーケンサ１９０は、電圧Ｖｓｗｋ（例えば、３Ｖ）を、ソース線ＳＬに印加する。電圧Ｖｓｗｋが、ソース線ＳＬを介して、ｎ型の半導体層４２に印加される。
【0253】
シーケンサ１９０は、選択電圧ＶＷＬｗｋ（例えば、０Ｖ）を、選択ワード線ＷＬｓｅｌに印加する。シーケンサ１９０は、非選択電圧Ｖｚ（例えば、１Ｖ）を、非選択ワード線ＷＬｚに印加する。
【0254】
選択ストリングユニットＳＵｓｅｌにおいて、シーケンサ１９０は、電圧ＶＳＧＤｓｅｌｗｋを、選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに印加する。シーケンサ１９０は、電圧Ｖｇ２ｂを、選択ストリングユニットＳＵｓｅｌの選択ソース側セレクトゲート線ＳＧＳｓｅｌに印加する。電圧ＶＳＧＤｓｅｌｗｋの電圧値は、例えば、０Ｖ程度である。電圧Ｖｇ２ｂの電圧値は、例えば、３Ｖ程度である。
例えば、本実施形態において、選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ１は、オンする。選択ソース側セレクトゲート線ＳＧＳｓｅｌに接続されたセレクトトランジスタＳＴ２は、オフする。
例えば、本実施形態において、選択ドレイン側セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ１は、オンする。選択ソース側セレクトゲート線ＳＧＳｓｅｌに接続されたセレクトトランジスタＳＴ２は、オフする。
【0255】
シーケンサ１９０は、電圧Ｖｕｎｓｅｌｗｋを、選択ブロックＢＬＫｓｅｌ内の非選択ストリングユニットＳＵｚ内の非選択ドレイン側セレクトゲート線ＳＧＤｚに印加する。シーケンサ１９０は、電圧Ｖｇ２ｂを、非選択ストリングユニットＳＵｚ内の非選択ソース側セレクトゲート線ＳＧＳｚに印加する。電圧Ｖｇ２ｂは、例えば、３Ｖである。
本実施形態において、非選択ドレイン側セレクトゲート線ＳＧＤｚに接続されたセレクトトランジスタＳＴ１は、オフする。非選択ソース側セレクトゲート線ＳＧＳｚに接続されたセレクトトランジスタＳＴ２は、オフする。
本実施形態において、非選択ドレイン側セレクトゲート線ＳＧＤｚに接続されたセレクトトランジスタＳＴ１は、オフする。非選択ソース側セレクトゲート線ＳＧＳｚに接続されたセレクトトランジスタＳＴ２は、オフする。
【0256】
シーケンサ１９０は、非選択ブロックＢＬＫｘ内の各配線の電位を、以下のように、制御する。シーケンサ１９０は、電圧Ｖｕｎｓｅｌｗｋをドレイン側セレクトゲート線ＳＧＤｘに印加する。シーケンス１９０は、電圧Ｖｇ２ｘをソース側セレクトゲート線ＳＧＳｘに印加する。シーケンサ１９０は、非選択ワード線ＷＬｘを電気的にフローティングな状態にする。これによって、非選択ブロックＢＬＫｘは、弱消去動作時において、非選択状態（非活性化状態）に設定される。
【0257】
本実施形態のように、強誘電体メモリの書き込みシーケンスにおいて、弱消去動作は、ドレイン側セレクトトランジスタＳＴ１において生じるＧＩＤＬ（Gate induced drain leakage）を利用して、実行される。
【0258】
選択ストリングユニットＳＵｓｅｌ内の選択ページＰＧｓｅｌに属する複数の選択ストリングＭＳｓｅｌに関して、ビット線ＢＬに印加された電圧Ｖｄｗｋと選択セレクトゲート線ＳＧＤｓｅｌに印加された電圧ＶＳＧＤｓｅｌｗｋとの大小関係に応じて、ドレイン側セレクトトランジスタＳＴ１のドレインの電位が、ドレイン側セレクトトランジスタＳＴ１のゲートの電位より高くなる。
【0259】
本実施形態において、電圧Ｖｄｗｋと電圧ＶＳＧＤｓｅｌｗｋとの電位差は、ＧＩＤＬが、選択セレクトゲート線ＳＧＤｓｅｌに接続されたセレクトトランジスタＳＴ１のゲート端において発生する値以上に設定される。例えば、本実施形態において、電圧Ｖｄｗｋと電圧ＶＳＧＤｓｅｌｗｋとの電位差（ＶＳＧＤｓｅｌｗｋ－Ｖｄｗｋ）は、－３Ｖである。
【0260】
これによって、ＧＩＤＬが、電圧ＶＳＧＤｓｅｌｗｋが印加されているセレクトトランジスタＳＴ１のゲート端において、発生する。
【0261】
尚、トランジスタにおけるＧＩＤＬの発生のためのゲートとドレインとの間の電位差（電圧）は、上記の値に限定されない。例えば、ＧＩＤＬの発生のための電圧は、トランジスタに用いられる層の材料、層の寸法（膜厚及びゲートサイズ）、メモリピラーの材料及び寸法に応じて、適宜変更される。
【0262】
ＧＩＤＬによって生じた正孔（ｈ＋）は、ドレイン側セレクトトランジスタＳＴ１から半導体層６１内に供給される。
この結果として、半導体層６１（強誘電体トランジスタＭＣのチャネル領域ＣＨＮ）の電位が、ビット線ＢＬに印加された電圧Ｖｄｗｋ程度に上昇する。
この結果として、半導体層６１（強誘電体トランジスタＭＣのチャネル領域ＣＨＮ）の電位が、ビット線ＢＬに印加された電圧Ｖｄｗｋ程度に上昇する。
【0263】
このように、本実施形態において、半導体層６１の電位は、選択ストリングＭＳｓｅｌのドレイン側で発生したＧＩＤＬを利用して、上昇する。
【0264】
半導体層６１の電位の上昇によって、選択ワード線ＷＬｓｅｌと半導体層６１との間の電位差は、電圧値Ｖｅ以下の負の電圧値になる。例えば、本実施形態において、弱消去動作時のセル印加電圧Ｖｃｅｌｌ－ｗｋ（＝ＶＷＬｗｋ－Ｖｄｗｋ）は、－３Ｖ程度である。
【0265】
この結果として、弱消去電圧（デトラップ電圧）ＶＷＫＥが、選択セルＭＣｓｅｌに印加される。
これによって、選択セルＭＣｓｅｌのトラップ電子が、半導体層６１に放出される。
これによって、選択セルＭＣｓｅｌのトラップ電子が、半導体層６１に放出される。
【0266】
本実施形態における弱消去動作時、選択ソース側セレクトゲートＳＧＳｓｅｌに印加された電圧Ｖｇ２ｂとソース線ＳＬ（ｎ型半導体層４２）に印加された電圧Ｖｓｗｋとの間の電位差は、ＧＩＤＬが発生する電圧値より小さい値に設定されている。例えば、本実施形態において、電圧Ｖｇ２ｂと電圧Ｖｓｗｋとの電位差は、０Ｖ程度である。これによって、ＧＩＤＬは、メモリセルストリングＭＳのソース側で、発生しない。
但し、ＧＩＤＬがメモリセルストリングＭＳのソース側で発生するように、セレクトゲート線ＳＧＳの電位及びソース線ＳＬの電位が、制御されてもよい。
但し、ＧＩＤＬがメモリセルストリングＭＳのソース側で発生するように、セレクトゲート線ＳＧＳの電位及びソース線ＳＬの電位が、制御されてもよい。
【0267】
非選択ストリングユニットＳＵｚの非選択ストリングＭＳｚに関して、非選択ドレイン側セレクトゲート線ＳＧＤｚに印加される電圧Ｖｕｎｓｅｌｗｋと電圧Ｖｄｗｋとの間の電位差は、ＧＩＤＬが発生する電圧値より小さい値に設定されている。例えば、電圧Ｖｕｎｓｅｌｗｋと電圧Ｖｄｗｋとの電位差は、０Ｖ程度である。非選択ストリングＭＳｚにおいて、非選択ソース側セレクトゲートＳＧＳｚに印加された電圧Ｖｇ２ｂと電圧Ｖｓｗｋとの間の電位差は、ＧＩＤＬが発生する電圧値より小さい値（例えば、０Ｖ）に設定されている。このように、ＧＩＤＬは、非選択ストリングＭＳｚにおいて発生しない。
非選択ストリングＭＳｚの半導体層６１の電位は、ワード線ＷＬｓｅｌ，ＷＬｚ間の容量性カップリングによって、上昇する。
このため、非選択ストリングの非選択セルＭＣｚにおいて、電子のデトラップは、生じない。
非選択ストリングＭＳｚの半導体層６１の電位は、ワード線ＷＬｓｅｌ，ＷＬｚ間の容量性カップリングによって、上昇する。
このため、非選択ストリングの非選択セルＭＣｚにおいて、電子のデトラップは、生じない。
【0268】
以上のように、本実施形態の強誘電体メモリは、ＧＩＤＬを用いた弱消去動作を実行できる。
【0269】
尚、消去シーケンスにおけるブロック単位の消去動作が、ＧＩＤＬを利用して実行されてもよい。
【0270】
図２１は、本実施形態の強誘電体メモリにおける、消去動作時のメモリセルアレイ内の各配線の電位の状態を説明するための模式図である。
図２１に示されるように、ＧＩＤＬを利用した消去動作時において、シーケンサ１９０は、選択ブロックＢＬＫｓｅｌ内の各配線の電位を、以下のように制御する。
図２１に示されるように、ＧＩＤＬを利用した消去動作時において、シーケンサ１９０は、選択ブロックＢＬＫｓｅｌ内の各配線の電位を、以下のように制御する。
【0271】
シーケンサ１９０は、電圧Ｖｄ（例えば、４Ｖ）をビット線ＢＬに印加し、電圧Ｖｓ（例えば、４Ｖ）をソース線ＳＬに印加する。
【0272】
シーケンサ１９０は、電圧ＶＳＧＤｓｅｌを、各選択ストリングユニットＳＵｓｅｌのドレイン側セレクトゲートＳＧＤｓｅｌに印加する。シーケンサ１９０は、電圧Ｖｇ２ａを、各選択ストリングユニットＳＵｓｅｌのソース側セレクトゲートＳＧＳｓｅｌに印加する。例えば、電圧ＶＳＧＤｓｅｌは、０Ｖ程度である。例えば、電圧Ｖｇ２ａは、２Ｖ程度である。
【0273】
シーケンサ１９０は、選択電圧ＶＷＬ（例えば、０Ｖ）を、選択ブロックＢＬＫｓｅｌ内の選択ワード線ＷＬｓｅｌに印加する。
【0274】
ビット線ＢＬの電圧Ｖｄとセレクトゲート線ＳＧＤｓｅｌの電圧ＶＳＧＤｓｅｌとの間の電位差（ＶＳＧＤｓｅｌ－Ｖｄ）によって、図２０の例と同様に、ＧＩＤＬが、各ドレイン側セレクトトランジスタＳＴ１のゲート端において、発生する。ＧＩＤＬに起因した正孔の注入によって、各選択ストリングＭＳｓｅｌ内の半導体層６１の電位が、上昇する。これによって、消去電圧ＶＥＲＡが、選択セルＭＣｓｅｌに印加される。
この結果として、選択ブロックＢＬＫｓｅｌ内のメモリセルＭＣは、消去状態に設定される。
この結果として、選択ブロックＢＬＫｓｅｌ内のメモリセルＭＣは、消去状態に設定される。
【0275】
尚、非選択ブロックＢＬＫｘの各配線の電位は、上述の図１０（又は図２０）の例と同様に制御される。但し、各配線に印加される電圧は、図２０の例に応じて、適宜変更される。例えば、非選択ブロックＢＬＫｘにおいて、シーケンサ１９０は、電圧Ｖｕｎｓｅｌ（例えば、２Ｖ）を、非選択ドレイン側セレクトゲート線ＳＧＤｘに印加する。シーケンサ１９０は、電圧Ｖｇ２ａ（例えば、２Ｖ）を、非選択ソース側セレクトゲート線ＳＧＳｘに印加する。
【0276】
以上のように、本実施形態の強誘電体メモリは、メモリピラー６０が接続される半導体層４２がｎ型半導体層である場合であっても、プログラム動作の後の弱消去動作を、実行できる。
【0277】
したがって、本実施形態の強誘電体メモリは、第１の実施形態で述べられた効果と実質的に同じ効果を得ることができる。
【0278】
【0279】
【0280】
図２２に示されるように、本実施形態の強誘電体メモリにおいて、書き込みシーケンスＷｓｅｑ１は、ベリファイ動作（Ｓ１５）を含む。
ベリファイ動作（以下では、プログラムベリファイとよばれる）によって、プログラム動作（及び弱消去動作）の結果が、ベリファイされる。
ベリファイ動作（以下では、プログラムベリファイとよばれる）によって、プログラム動作（及び弱消去動作）の結果が、ベリファイされる。
【0281】
本実施形態の強誘電体メモリにおいて、シーケンサ１９０は、以下のように、書き込みシーケンスＷｓｅｑ１を実行する。
【0282】
本実施形態の強誘電体メモリの書き込みシーケンスにおいて、制御回路１９０は、プログラム動作（Ｓ１０）を、実行する。
シーケンサ１９０は、図１３の例と同様に、選択ブロックＢＬＫｓｅｌ内の各配線ＢＬ，ＳＬ，ＳＧＤｓｅｌ，ＳＧＳｓｅｌ，ＳＧＤｚ，ＳＧＳｚ，ＷＬｚ，ＷＬｓｅｌの電位を制御する。
これによって、所定のデータが、選択セルＭＣｓｅｌにプログラムされる。
シーケンサ１９０は、図１３の例と同様に、選択ブロックＢＬＫｓｅｌ内の各配線ＢＬ，ＳＬ，ＳＧＤｓｅｌ，ＳＧＳｓｅｌ，ＳＧＤｚ，ＳＧＳｚ，ＷＬｚ，ＷＬｓｅｌの電位を制御する。
これによって、所定のデータが、選択セルＭＣｓｅｌにプログラムされる。
【0283】
図２３の（ａ）に示されるように、消去状態に対応した閾値電圧分布Ｄ１ａよりも下位の閾値電圧分布Ｄ２ｚが、プログラム動作による強誘電体層６５の分極の反転によって、形成される。
【0284】
例えば、１つのメモリセルＭＣが１ビットのデータを記憶する場合（図８の（ａ）参照）、プログラム状態（例えば、Ａ状態）の閾値電圧分布Ｄ２ｚは、消去状態（Ｅｒ状態）の閾値電圧分布Ｄ１ａより低い。プログラム状態の閾値電圧分布の下限値に対して、分布の広がりに関する制限は、小さい。
例えば、プログラム電圧の電圧値は、比較的大きな電圧値に設定可能である。シーケンサ１９０は、比較的大きなプログラム電圧が選択セルに印加されるように、選択ワード線ＷＬｓｅｌに印加される電圧Ｖｐの大きさを、適宜設定する。
例えば、プログラム電圧の電圧値は、比較的大きな電圧値に設定可能である。シーケンサ１９０は、比較的大きなプログラム電圧が選択セルに印加されるように、選択ワード線ＷＬｓｅｌに印加される電圧Ｖｐの大きさを、適宜設定する。
【0285】
シーケンサ１９０は、プログラム動作の後、弱消去動作（Ｓ１１）を実行する。
シーケンサ１９０は、図２０（又は図１５）の例と同様に、選択ブロックＢＬＫｓｅｌ内の各配線ＢＬ，ＳＬ，ＳＧＤｓｅｌ，ＳＧＳｓｅｌ，ＳＧＤｚ，ＳＧＳｚ，ＷＬｚ，ＷＬｓｅｌの電位を制御する。
これによって、選択セルＭＣｓｅｌ内のトラップ電子が、デトラップされる。
シーケンサ１９０は、図２０（又は図１５）の例と同様に、選択ブロックＢＬＫｓｅｌ内の各配線ＢＬ，ＳＬ，ＳＧＤｓｅｌ，ＳＧＳｓｅｌ，ＳＧＤｚ，ＳＧＳｚ，ＷＬｚ，ＷＬｓｅｌの電位を制御する。
これによって、選択セルＭＣｓｅｌ内のトラップ電子が、デトラップされる。
【0286】
＜Ｓ１５：プログラムベリファイ＞
本実施形態において、シーケンサ１９０は、弱消去動作の後、プログラムベリファイ（Ｓ１５）を実行する。
プログラムベリファイによって、所定の書き込みデータが、選択セルＭＣｓｅｌに書き込まれているか否か判定される。
本実施形態において、シーケンサ１９０は、弱消去動作の後、プログラムベリファイ（Ｓ１５）を実行する。
プログラムベリファイによって、所定の書き込みデータが、選択セルＭＣｓｅｌに書き込まれているか否か判定される。
【0287】
シーケンサ１９０は、上述の読み出し動作と同様に、各配線各配線ＢＬ，ＳＬ，ＳＧＤｓｅｌ，ＳＧＳｓｅｌ，ＳＧＤｚ，ＳＧＳｚ，ＷＬｚ，ＷＬｓｅｌの電位を、制御する。
【0288】
シーケンサ１９０は、ベリファイ電圧Ｖｖｆｙを、選択ワード線ＷＬｓｅｌに印加する。シーケンサ１９０は、ビット線ＢＬの電流の発生（又はビット線の電位の変動）に基づいて、選択セルＭＣｓｅｌがベリファイ電圧Ｖｖｆｙによってオンしたか否か検知する。
【0289】
図２３の（ａ）に示されるように、ベリファイ電圧Ｖｖｆｙの電圧レベルは、閾値電圧分布Ｄ２ｚの高電位側の裾の近傍領域内に設けられている。
【0290】
例えば、センスアンプ回路１５０は、対応するビット線を流れる電流Ｉｃｅｌｌの電流値が、判定レベルＩｔｈ以上であるか否か検知する。
【0291】
ベリファイ電圧Ｖｖｆｙの印加によって選択セルＭＣｓｅｌがオンした場合、セル電流Ｉｃｅｌｌの電流値は、判定レベルＩｔｈ以上である。この場合において、オン状態の選択セルの閾値電圧は、書き込みデータに対応した閾値電圧分布内に存在する。
それゆえ、センスアンプ回路１５０が判定レベルＩｔｈ以上のセル電流Ｉｃｅｌｌを検知した場合、そのセル電流Ｉｃｅｌｌをビット線ＢＬに流す選択セルは、ベリファイパスである。
それゆえ、センスアンプ回路１５０が判定レベルＩｔｈ以上のセル電流Ｉｃｅｌｌを検知した場合、そのセル電流Ｉｃｅｌｌをビット線ＢＬに流す選択セルは、ベリファイパスである。
【0292】
ベリファイ電圧Ｖｖｆｙの印加によって選択セルＭＣｓｅｌがオフした場合、セル電流Ｉｃｅｌｌの電流値は、判定レベルＩｔｈより小さい。この場合において、オフ状態の選択セルの閾値電圧は、書き込みデータに対応した閾値電圧分布内に存在しない。
それゆえ、センスアンプ回路１５０が判定レベルＩｔｈより小さいセル電流Ｉｃｅｌｌを検知した場合、そのセル電流Ｉｃｅｌｌをビット線ＢＬに流す選択セルは、ベリファイフェイルである。
それゆえ、センスアンプ回路１５０が判定レベルＩｔｈより小さいセル電流Ｉｃｅｌｌを検知した場合、そのセル電流Ｉｃｅｌｌをビット線ＢＬに流す選択セルは、ベリファイフェイルである。
【0293】
ステップＳ１６において、シーケンサ１９０は、ベリファイパスの選択セルの個数Ｎｐａｓｓが、所定の個数（判定基準値）Ｎ０を超えているか否か判定する。
【0294】
ステップＳ１６の判定結果に基づいて、ベリファイパスの選択セルの個数Ｎｐａｓｓが、所定の個数（判定基準値）Ｎ０を超えるまで、プログラム動作、弱消去動作及びプログラムベリファイが、繰り返し実行される。
【0295】
例えば、ベリファイパスの選択セルの個数Ｎｐａｓｓが所定の個数Ｎ０以下である場合（Ｓ１６のＮｏの場合）、シーケンサ１９０は、弱消去動作を再び実行する。
【0296】
例えば、ベリファイフェイルの選択セルに印加されるセル印加電圧が、変更される（Ｓ１７）。例えば、弱消去時にビット線ＢＬに印加される電圧Ｖｄｗｋの電圧値が、所定の電圧値（以下では、ステップアップ電圧とよばれる）の分だけ増加される。
【0297】
シーケンサ１９０は、ベリファイフェイルの選択セルに対して、プログラムベリファイ後の弱消去動作を実行する。
【0298】
例えば、シーケンサ１９０は、ベリファイフェイルの選択セルに接続されたビット線に、電圧Ｖｄｗｋ（例えば、ステップアップ電圧を含む電圧）を印加する。
図２３の（ｂ）に示されるように、プログラムベリファイ後の弱消去動作時によって、強誘電体層６５及び絶縁層６３のトラップ電子が、半導体層４１に放出される。
電子のデトラップによって、ベリファイフェイルの選択セルの閾値電圧は、低電圧側にシフトする。
図２３の（ｂ）に示されるように、プログラムベリファイ後の弱消去動作時によって、強誘電体層６５及び絶縁層６３のトラップ電子が、半導体層４１に放出される。
電子のデトラップによって、ベリファイフェイルの選択セルの閾値電圧は、低電圧側にシフトする。
【0299】
プログラムベリファイ後の弱消去動作時、シーケンサ１９０は、ベリファイパスの選択セルに接続されたビット線に、非選択電圧（弱消去禁止電圧）を印加する。例えば、非選択電圧の電圧値は、弱消去動作時における選択ワード線ＷＬｓｅｌと半導体層６１との電位差が実質的に０Ｖになるように設定される。
これによって、プログラムベリファイ後の弱消去動作時において、ベリファイパスの選択セルにおける閾値電圧の変動（自発分極率の変化）は、防止される。
これによって、プログラムベリファイ後の弱消去動作時において、ベリファイパスの選択セルにおける閾値電圧の変動（自発分極率の変化）は、防止される。
【0300】
ベリファイパスの選択セルの個数Ｎｐａｓｓが所定の個数Ｎ０より多い場合（Ｓ１６のＮｏの場合）、シーケンサ１９０は、書き込みシーケンスを完了する。
書き込みシーケンスの後、シーケンサ１９０は、他の動作（消去シーケンス、読み出しシーケンス又は書き込みシーケンス）を実行する（Ｓ９０）。
書き込みシーケンスの後、シーケンサ１９０は、他の動作（消去シーケンス、読み出しシーケンス又は書き込みシーケンス）を実行する（Ｓ９０）。
【0301】
以上のように、図２２に示されるベリファイ動作を含む書き込みシーケンスの処理フローが、終了する。
【0302】
尚、プログラムベリファイ後において、プログラム動作が、プログラムベリファイの結果に基づいて実行されてもよい。プログラムベリファイ後にプログラム動作が実行される場合、ベリファイ電圧は、閾値電圧分布の上端側に設けられる。
この場合において、ベリファイ電圧より高い閾値電圧を有するメモリセルが、ベリファイフェイルと判定される。ベリファイフェイルのメモリセルに対して、プログラム動作が実行される。これによって、ベリファイフェイルのメモリセルの閾値電圧は、低電圧側にシフトする。
この場合において、ベリファイ電圧より高い閾値電圧を有するメモリセルが、ベリファイフェイルと判定される。ベリファイフェイルのメモリセルに対して、プログラム動作が実行される。これによって、ベリファイフェイルのメモリセルの閾値電圧は、低電圧側にシフトする。
【0303】
プログラムベリファイは、プログラム動作と弱消去動作との間に実行されてもよい。
【0304】
以上のように、本実施形態の強誘電体メモリ１は、書き込みシーケンスにおいてベリファイ動作を実行する。これによって、本実施形態の強誘電体メモリ１は、データの書き込みの信頼性を向上できる。
【0305】
したがって、本実施形態の強誘電体メモリ（メモリデバイス）は、特性を向上できる。
【0306】
【0307】
＜変形例１＞
図２４を参照して、本実施形態の強誘電体メモリの変形例１を説明する。
図２４を参照して、本実施形態の強誘電体メモリの変形例１を説明する。
【0308】
実施形態の強誘電体メモリにおいて、消去動作は、ブロックより小さい単位で実行されてもよい。例えば、消去動作は、ページ単位又はサブブロック単位で実行される。
【0309】
図２４は、本実施形態の強誘電体メモリにおいて、消去動作がページ単位で実行される場合における、各配線の電位状態を示している。
【0310】
【0311】
図２４に示されるように、ページ単位で、ＧＩＤＬを利用した消去動作が実行される場合において、シーケンサ１９０は、電圧Ｖｄ（例えば、４Ｖ）を、選択ページＰＧｓｅｌに対応するセルユニットＳＵｓｅｌに接続された複数のビット線ＢＬに印加する。
シーケンサ１９０は、電圧Ｖｓ（例えば、４Ｖ）を、ソース線ＳＬに印加する。
シーケンサ１９０は、電圧Ｖｓ（例えば、４Ｖ）を、ソース線ＳＬに印加する。
【0312】
シーケンサ１９０は、電圧ＶＳＧｓｅｌ（例えば、０Ｖ）を、選択ページＰＧｓｅｌを含む選択ストリングユニットＳＵｓｅｌのドレイン側セレクトゲート線ＳＧＤｓｅｌに印加する。
シーケンサ１９０は、電圧Ｖｕｎｓｅｌ（例えば、４Ｖ）を非選択ストリングユニットＳＵｚのドレイン側セレクトゲート線ＳＧＤｚに印加する。
シーケンサ１９０は、電圧Ｖｕｎｓｅｌ（例えば、４Ｖ）を非選択ストリングユニットＳＵｚのドレイン側セレクトゲート線ＳＧＤｚに印加する。
【0313】
シーケンサ１９０は、電圧Ｖｇ２ｂ（例えば、２Ｖ）を、選択ストリングユニットＳＵｓｅｌのソース側セレクトゲート線ＳＧＳｓｅｌに印加する。
シーケンサ１９０は、電圧Ｖｇ２ｂを、非選択ストリングユニットＳＵｚのソース側セレクトゲート線ＳＧＳｚに印加する。
シーケンサ１９０は、電圧Ｖｇ２ｂを、非選択ストリングユニットＳＵｚのソース側セレクトゲート線ＳＧＳｚに印加する。
【0314】
シーケンサ１９０は、ページ単位の消去動作時において、電圧Ｖｚ（例えば、２Ｖ）を、選択ワード線ＷＬｓｅｌ以外の非選択ワード線ＷＬｚに印加する。
シーケンサ１９０は、選択ページが割り付けられている選択ワードＷＬｓｅｌに、電圧ＶＷＬ（例えば、０Ｖ）を印加する。
シーケンサ１９０は、選択ページが割り付けられている選択ワードＷＬｓｅｌに、電圧ＶＷＬ（例えば、０Ｖ）を印加する。
【0315】
ビット線ＢＬとセレクトゲート線ＳＧＤｓｅｌとの間の電位差によって、ＧＩＤＬが、発生する。半導体層６１の電位は、ＧＩＤＬに起因した正孔の供給によって、上昇する。
【0316】
非選択ワード線ＷＬｚの電位と半導体層６１の電位との間の電位差は、消去電圧より高い。非選択ワード線に接続された非選択セルは、記憶しているデータに応じた分極状態を維持する。それゆえ、非選択ワード線ＷＬｚに接続された選択セルＭＣｚに対して、データの消去は、生じない。
【0317】
選択ワード線ＷＬｓｅｌの電位と半導体層６１の電位との間の電位差は、消去電圧Ｖｅ以下である。これによって、選択ワード線ＷＬｓｅｌに接続された選択セルＭＣｓｅｌは、消去状態に遷移する。
【0318】
このように、選択ページＰＧｓｅｌ内のメモリセルＭＣｓｅｌのデータが、選択的に消去される。
【0319】
以上のように、本変形例１の強誘電体メモリは、ページ単位の消去動作を実行できる。
【0320】
図２５は、本変形例１の強誘電体メモリの消去シーケンスの一例を説明するための模式図である。
【0321】
図２５に示されるように、メモリセルストリングＭＳの半導体層の昇圧が、ソース線側から実行される場合であっても、ページ単位の消去動作は、実行可能である。
【0322】
この場合において、選択ページＰＧｓｅｌを含む選択ストリングユニットＳＵｓｅｌにおいて、シーケンサ１９０は、電圧ＶＳＧｓｅｌを、ソース側セレクトゲート線ＳＧＳｓｅｌに印加する。これによって、正孔が、メモリセルストリングのソース側から半導体層６１内に供給される。
【0323】
シーケンサ１９０は、非選択電圧Ｖｚを、非選択ワード線ＷＬｚに印加する。
シーケンサ１９０は、選択電圧Ｖｓｅｌを、選択ワード線ＷＬｓｅｌに印加する。
シーケンサ１９０は、選択電圧Ｖｓｅｌを、選択ワード線ＷＬｓｅｌに印加する。
【0324】
選択ワード線ＷＬと半導体層６１との電位差によって、消去電圧が、選択ワード線に割り付けられた選択ページの選択セルＭＣｓｅｌに印加される。
これによって、選択セルＭＣｓｅｌのデータは、消去される。
これによって、選択セルＭＣｓｅｌのデータは、消去される。
【0325】
尚、ページより大きく、ブロックより小さい単位で、消去動作が実行されてもよい。
例えば、サブブロックは、所定の個数（例えば、１つ又は２つ）のストリングユニットを含む。サブブロック単位の消去動作が実行される場合、ブロックＢＬＫ内の所定の個数のストリングユニットＳＵが、消去動作の対象として選択される。他のストリングユニットＳＵは、非選択状態に設定される。
例えば、サブブロックは、所定の個数（例えば、１つ又は２つ）のストリングユニットを含む。サブブロック単位の消去動作が実行される場合、ブロックＢＬＫ内の所定の個数のストリングユニットＳＵが、消去動作の対象として選択される。他のストリングユニットＳＵは、非選択状態に設定される。
【0326】
複数の選択ストリングユニットＳＵのそれぞれのドレイン側セレクトゲート線（又はソース側セレクトゲート線）が、選択状態に設定される。メモリセルストリングのドレイン側（又はソース側）からの正孔の供給によって、半導体層の電位が、上昇する。選択電圧Ｖｓｅｌが、複数の選択ワード線ＷＬｓｅｌのそれぞれに印加される。
【0327】
これによって、選択ワード線ＷＬｓｅｌに接続された複数のメモリセルのデータが、消去される。
【0328】
例えば、複数のワード線ＷＬのうち任意の２つ以上の選択ワード線ＷＬｓｅｌに選択電圧Ｖｓｅｌが印加され、残りの複数のワード線ＷＬｚに非選択電圧Ｖｚが印加された状態で、複数の選択ワード線ＷＬｓｅｌに接続された複数のメモリセルに対して、データの消去が選択的に実行されてもよい。
【0329】
以上のように、変形例１の強誘電体メモリは、ブロックより小さい単位（例えば、ページ単位）で、消去動作を実行できる。
変形例１の強誘電体メモリは、上述の実施形態で述べられた効果を得ることができる。
変形例１の強誘電体メモリは、上述の実施形態で述べられた効果を得ることができる。
【0330】
＜変形例２＞
図２６を参照して、本実施形態の強誘電体メモリの変形例２を説明する。
図２６を参照して、本実施形態の強誘電体メモリの変形例２を説明する。
【0331】
【0332】
図２６は、変形例のメモリセルの構造例を示す上面図である。
【0333】
図２６に示されるように、変形例２の強誘電体メモリのメモリセルにおいて、Ｘ－Ｙ平面においてＹ方向に隣り合う２つのメモリセル（強誘電体トランジスタ）ＭＣＬ，ＭＣＲは、メモリピラー６０を介して対向する。
【0334】
強誘電体層６５は、Ｙ方向に並ぶ２つの強誘電体トランジスタＭＣＬ，ＭＣＲ間で連続している。絶縁層６３は、Ｙ方向に並ぶメモリセルＭＣＲ，ＭＣＬ間で連続している。半導体層６１は、Ｙ方向に並ぶ２つの強誘電体トランジスタＭＣＬ，ＭＣＲ間で連続している。
【0335】
導電層５３Ｌは、導電層５３Ｒから電気的に分離されている。この場合において、導電層５３Ｌ及び導電層５３Ｒは、互いに異なるワード線ＷＬＬ，ＷＬＲとして機能する。例えば、導電層５３Ｌ，５３Ｒは、Ｘ方向に延びる直線状の構造を有する。
【0336】
絶縁層６８は、Ｙ方向において導電層５３Ｌと導電層５３Ｒとの間に設けられている。絶縁層６８は、導電層５３Ｌを導電層５３Ｒから電気的に分離する。
【0337】
図２６において、半導体層６１を介してＹ方向に並ぶメモリセル（強誘電体トランジスタ）ＭＣＲ，ＭＣＬは、互いに独立にデータを記憶できる。
【0338】
尚、メモリピラー６０が、Ｙ方向に並ぶ２つの部分に分割されてもよい。この場合において、強誘電体トランジスタＭＣＬ側の半導体層が、強誘電体トランジスタＭＣＲ側の半導体層から分離される。強誘電体トランジスタＭＣＬの強誘電体層が、強誘電体トランジスタＭＣＬの強誘電体層から分離される。
【0339】
変形例２の強誘電体メモリは、上述の実施形態で述べられた効果を得ることができる。
【0340】
【0341】
【0342】
図２７乃至図２９は、変形例３の強誘電体メモリにおける、メモリセルアレイの構造を示す図である。図２７は、変形例３のメモリセルアレイの構造例を示す鳥瞰図である。図２８は、Ｘ－Ｚ平面に沿う変形例３のメモリセルアレイの構造例を示す断面図である。図２９は、Ｙ－Ｚ平面に沿う変形例３のメモリセルアレイの構造例を示す断面図である。
【0343】
図２７乃至図２９に示されるように、変形例のメモリセルアレイ１００Ａは、Ｘ方向に並ぶ複数の積層体６００を含む。積層体６００は、絶縁層８１を介して基板８０上に配置されている。
各積層体６００は、Ｚ方向に積層された複数の半導体層６１Ａを含む。
各積層体６００は、Ｚ方向に積層された複数の半導体層６１Ａを含む。
【0344】
積層体６００内において、複数の半導体層６１Ａが、Ｚ方向に配列されている。半導体層６１Ａは、Ｙ方向に延びる角柱状の構造を有している。
【0345】
積層体６００は、複数の絶縁層８２を含む。最下層の絶縁層８２は、絶縁層８１と最下層の半導体層６１Ａとの間に設けられている。各絶縁層８２は、Ｚ方向に並ぶ２つの半導体層６１Ａ間に設けられている。
【0346】
複数のビット線コンタクトＢＣ（ＢＣ１，ＢＣ２，ＢＣ３）が、積層体６００のＹ方向の一端のコンタクト領域内に設けられている。各ビット線コンタクトＢＣは、積層体６００内の複数の半導体層６１Ａのうち対応する１つに接続される。これによって、複数のビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３）うち１つが、対応するビット線コンタクトＢＣを介して、１つの積層体６００の複数の半導体層６１Ａのうち１つに電気的に接続される。
【0347】
ソース線コンタクト７０Ａ（ＳＣ）が、積層体６００のＹ方向の他端のコンタクト領域内に設けられている。ソース線コンタクト７０Ａは、複数の半導体層６１Ａ及び絶縁層８２を貫通する。ソース線コンタクト７０は、積層体６００の複数の半導体層６１Ａに接続される。これによって、１つのソース線ＳＬが、ソース線コンタクト７０Ａを介して、１つの積層体６００の複数の半導体層６１Ａに電気的に接続される。
【0348】
絶縁層６３Ａが、積層体６００のＸ方向の側面（半導体層６１Ａの幅方向の側面）及び上面上に、設けられている。
【0349】
強誘電体層６５Ａが、絶縁層６３Ａ上に設けられている。強誘電体層６５Ａは、絶縁層６３Ａを介して、積層体６００の側面及び上面を覆う。
【0350】
強誘電体層６５Ａは、メモリセルＭＣａのメモリ層として機能する。
【0351】
複数の導電層５２Ａ，５２Ｂ，５３Ａ，５９Ａが、積層体６００上に設けられている。
各導電層５２Ａ，５２Ｂ，５３Ａ，５９Ａは、Ｘ方向に並ぶ複数の積層体６００にまたがる。各導電層５２Ａ，５２Ｂ，５３Ａ，５９Ａは、Ｘ方向に並ぶ積層体６００間のスペース内に設けられている。
各導電層５２Ａ，５２Ｂ，５３Ａ，５９Ａは、Ｘ方向に並ぶ複数の積層体６００にまたがる。各導電層５２Ａ，５２Ｂ，５３Ａ，５９Ａは、Ｘ方向に並ぶ積層体６００間のスペース内に設けられている。
【0352】
導電層５２Ａ，５２Ｂは、セレクトゲート線ＳＧＤ，ＳＧＳとして用いられる。導電層５２Ａ，５２Ｂのうちビット線コンタクトＢＣ側の層が、ドレイン側セレクトゲート線ＳＧＤとして機能する。導電層５２Ａ，５２Ｂのうちソース線コンタクトＳＣ側の層が、ソース側セレクトゲート線ＳＧＳとして機能する。
複数の導電層５３Ａのそれぞれは、ワード線ＷＬとして用いられる。
複数の導電層５３Ａのそれぞれは、ワード線ＷＬとして用いられる。
【0353】
強誘電体層６５Ａを含むメモリセル（強誘電体トランジスタ）ＭＣａは、導電層５３Ａと半導体層６１Ａとの交差領域に設けられている。
ドレイン側セレクトトランジスタＳＴ１は、導電層５２Ａ（又は導電層５２Ｂ）と半導体層６１Ａとの交差領域との間に設けられている。ソース側セレクトトランジスタＳＴ２は、導電層５２Ｂ（５２Ａ）と半導体層６１Ａとの交差領域との間に設けられている。
ドレイン側セレクトトランジスタＳＴ１は、導電層５２Ａ（又は導電層５２Ｂ）と半導体層６１Ａとの交差領域との間に設けられている。ソース側セレクトトランジスタＳＴ２は、導電層５２Ｂ（５２Ａ）と半導体層６１Ａとの交差領域との間に設けられている。
【0354】
図２７乃至図２９のメモリセルアレイ１００Ａにおいて、複数のメモリセルストリングＭＳａは、積層体６００内においてＺ方向に並ぶ。各メモリセルストリングＭＳａは、Ｙ方向に延びる。
メモリセルストリングＭＳａのメモリセルＭＣａは、Ｙ方向に並ぶ。セレクトトランジスタＳＴ１ａは、メモリセルストリングＭＳａのＹ方向の一端（ビット線コンタクトＢＣ側）に設けられている。セレクトトランジスタＳＴ２ａは、メモリセルストリングＭＳａのＹ方向の他端（ソース線コンタクトＳＣ側）に設けられている。
メモリセルストリングＭＳａのメモリセルＭＣａは、Ｙ方向に並ぶ。セレクトトランジスタＳＴ１ａは、メモリセルストリングＭＳａのＹ方向の一端（ビット線コンタクトＢＣ側）に設けられている。セレクトトランジスタＳＴ２ａは、メモリセルストリングＭＳａのＹ方向の他端（ソース線コンタクトＳＣ側）に設けられている。
【0355】
図２７乃至図２９の構造のメモリセルアレイ１００Ａにおいて、導電層５９Ａが設けられた領域が、ビット線コンタクトＢＣが設けられる領域とメモリセルストリングＭＳａのドレイン側の領域との間に、設けられている。
【0356】
複数の導電層５９Ａのそれぞれは、絶縁層６３Ａ及び強誘電体層６５Ａを介して、積層体６００の上面及びＸ方向の側面を覆っている。各導電層５９Ａは、積層体６００毎に設けられている。
【0357】
導電層５９Ａは、複数の積層体６００のうち１つをビット線ＢＬに選択的に接続するための制御線ＳＳＬ（ＳＳＬ１，ＳＳＬ２，ＳＳＬ３，ＳＳＬ４）として機能する。
【0358】
トランジスタＡＴが、導電層５９Ａと半導体層６１Ａとの交差領域内に設けられている。トランジスタＡＴは、ビット線ＢＬとメモリセルストリングＭＳａとの電気的な接続を制御する。トランジスタＡＴは、制御線ＳＳＬ（導電層５９Ａ）の電位の制御によって、オン状態又はオフ状態に設定される。オン状態のトランジスタＡＴによって、積層体６００内のメモリストリングＭＳａは、ビット線ＢＬに接続可能になる。オフ状態のトランジスタＡＴによって、積層体６００内のメモリストリングＭＳａは、ビット線ＢＬから電気的に分離される。
【0359】
強誘電体メモリ１が、図２７乃至図２９の構造のメモリセルアレイ１００Ａを含む場合であっても、変形例３の強誘電体メモリ１は、書き込みシーケンスにおけるプログラム動作後の弱消去動作を、実行できる。
弱消去動作後に、他の動作（ベリファイ動作、消去シーケンス、読み出しシーケンス、又は書き込みシーケンス）が、実行される。
弱消去動作後に、他の動作（ベリファイ動作、消去シーケンス、読み出しシーケンス、又は書き込みシーケンス）が、実行される。
【0360】
本変形例１乃至３の強誘電体メモリは、上述の実施形態の効果と同様の効果を得ることができる。
【0361】
したがって、本実施形態の変形例のメモリデバイスは、メモリデバイスの特性を向上できる。
【0362】
（５） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0363】
１：メモリデバイス、１００：メモリセルアレイ、ＭＣ：強誘電体トランジスタ、ＳＴ１，ＳＴ２：セレクトトランジスタ、ＳＧＤ，ＳＧＳ：セレクトゲート線、ＷＬ：ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
