特開 2022-54391 デュアルアングル空洞を備える集積回路テスト設備

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022054391

(43)【公開日】2022-04-06

(54)【発明の名称】デュアルアングル空洞を備える集積回路テスト設備

(51)【国際特許分類】

   G01R 1/073 20060101AFI20220330BHJP

   G01R 1/067 20060101ALI20220330BHJP

【ＦＩ】

G01R1/073 E

G01R1/067 C

【審査請求】有

【請求項の数】8

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021066404

(22)【出願日】2021-04-09

(31)【優先権主張番号】63/083,575

(32)【優先日】2020-09-25

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/090,830

(32)【優先日】2020-11-05

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】521151566

【氏名又は名称】エッサイ インコーポレイテッド

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】ナセル バラビ

(72)【発明者】

【氏名】オクサナ クリャチェク

(72)【発明者】

【氏名】ホーベン アール． ティエンツォ

(72)【発明者】

【氏名】チー ワー ホ

【テーマコード（参考）】

2G011

【Ｆターム（参考）】

2G011AA09

2G011AA16

2G011AB01

2G011AC14

2G011AC32

2G011AC33

2G011AE22

2G011AF07

(57)【要約】      （修正有）

【課題】パッケージ化高速集積回路（ＩＣ）デバイスを試験するのに好適な信頼性のあるテストプローブアセンブリおよび方法を提供する。
【解決手段】パッケージ化集積回路（ＩＣ）デバイス６１０をテストするためのテストプローブアセンブリ６００は、複数のプローブ６８２と、パッドと、ＰＣＢ／インターポーザ６６０を備える。複数のプローブは、適切な力が掛かると、対応する複数のＤＵＴ接点により、例えば信頼性のある電気的接触を繰り返し維持するように構成される。上側ブロック６２０の孔軸６７６と、主要ブロック６４０の孔軸６７６との間に、小角度差を導入することで、信頼性および／または接地が実現可能である。
【選択図】図６

【特許請求の範囲】

【請求項1】

パッケージ化集積回路（ＩＣ）被試験デバイス（ＤＵＴ）のテストに有効なテストプローブアセンブリであって、
前記テストプローブアセンブリの垂直軸に対して第１鋭角に配向された複数の主要傾斜プローブ空洞を有する主要ブロックと、
前記垂直軸に対して、第２鋭角に配向された複数の上側傾斜プローブ空洞を有する上側ブロックであって、前記第１鋭角と、前記第２鋭角とは、小デルタ角度だけ互いにオフセットされている、上側ブロックと、
適切な力が掛けられると、対応する複数のＤＵＴ接触部との、信頼性のある電気的接触を繰り返し維持するように構成された複数の傾斜圧縮可能プローブであって、前記複数の傾斜圧縮可能プローブはそれぞれ、そのプローブ保持空洞内に収容されたプローブバレルと、反対に延在するプローブ端とを有し、前記複数の傾斜圧縮可能プローブのそれぞれの前記反対に延在するプローブ端は、前記プローブバレル内に押し込み可能である、複数の傾斜圧縮可能プローブと、
を備える、テストプローブアセンブリ。

【請求項2】

前記テストプローブアセンブリをターミネーション基板に対して位置決めすることで、前記複数の傾斜圧縮可能プローブのそれぞれに負荷がかかると、前記複数の傾斜圧縮可能プローブのそれぞれに角度を付けて配置したことによる横力が、前記プローブバレルを対応する主要傾斜プローブ空洞の下側領域に向かって前記下側領域との初期接触が成立するように移動させ、上側プローブ端に対して押し込むことで、前記テストプローブアセンブリを前記ＤＵＴに対して位置決めすることでさらに前記複数の傾斜圧縮可能プローブのそれぞれに負荷がかかると、前記プローブバレルはさらに前記対応する主要傾斜プローブ空洞の上側領域に向かって前記上側領域との追加接触が成立するように変位する、請求項１に記載のテストプローブアセンブリ。

【請求項3】

前記主要ブロックと、前記上側ブロックとの間にラミネート層をさらに備える、請求項１または２に記載のテストプローブアセンブリ。

【請求項4】

垂直軸に対して第３鋭角に配向される複数の傾斜円筒形経路を有する下側ブロックと、
前記複数の傾斜圧縮可能プローブを支持するように構成された対応する複数のパッドを有するＰＣＢと、
をさらに備える、請求項１から３のいずれか一項に記載のテストプローブアセンブリ。

【請求項5】

前記複数の傾斜圧縮可能プローブは、ばねプローブである、請求項１から４のいずれか一項に記載のテストプローブアセンブリ。

【請求項6】

前記複数の傾斜圧縮可能プローブは、接地プローブである、請求項１から５のいずれか一項に記載のテストプローブアセンブリ。

【請求項7】

前記小デルタ角度は、２°と５°の間である、請求項１から６のいずれか一項に記載のテストプローブアセンブリ。

【請求項8】

前記小デルタ角度は、２．９°である、請求項７に記載のテストプローブアセンブリ。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願の相互参照］
本願は、２０２０年９月２５日に出願され、その全文が本参照により本明細書に組みこまれる、係属中の米国特許仮出願第６３／０８３，５７５号（代理人整理番号ＥＳ－２００１－Ｐ）の恩恵と優先権を主張する。

【背景技術】

【0002】

本発明は、パッケージ化集積回路（ＩＣ）デバイスに対する、信頼性のあるテスト設備のためのシステムおよび方法に関する。特に、ＩＣデバイステスト設備のための改良した接地プローブ構造が提供される。

【0003】

パッケージ化ＩＣデバイスに対する現状のテスト用ソケッティング手段は、寿命消耗ストレスから、接点の挿入能力、したがって電気的導通の変動および不安定が生じやすくなっている。これら避け難い効果は、無効テストの不備、テスト回数増加、テスト設備のダウンタイム増大、その結果としてのＩＣデバイステストコスト増を引き起こし続けている。特に、多くの消費財において数百メガヘルツと低かった動作周波数が、数ギガヘルツまで劇的に上昇したことで、テスト用ソケッティング手段の態様がより重大なものとなっている。多くの信号接続は、プローブアセンブリ摩耗に伴ってもたらされる直列抵抗の劣化を許容可能である一方、接地接続の直列抵抗導入に対する許容性はそれに遠く及ばない。これは、接地電流が、信号接続間のクロストーク、ならびに信号歪みを生じ得るためである。

【0004】

一般的に、既存のＩＣデバイステスト設備は、ＩＣデバイステスト環境、ＩＣデバイス接続層品質、汚染および酸化しやすさ、およびその他ＩＣデバイスの低価格化への経済的圧力などの悪影響要素にもよるが、通常その寿命は実際１００，０００から５００，０００に達し得るため、その所有経費（ＣｏＯ）は、高く維持されている。

【0005】

ＩＣデバイステスト用のテスト設備の接触プローブは一般的に、導電性金属およびＢｅＣｕ、真鍮、および合金鋼などの金属合金製である。具体的な用途によっては、これら接触プローブは、金、イリジウム、ニッケル、パラジウム、コバルトなどの適切な導電性材料により、コーティングおよび／またはメッキもされ得る。

【0006】

しかし、例えば１００，０００テストサイクル後のような、ＩＣデバイスの繰り返しテスト時に、被試験ＩＣデバイスに対する接続および取り外しの繰り返しにより、テスト設備のこれら接触プローブは継続的に影響を受ける。この結果、多くの場合、メッキされた導電層の剥がれ、金属酸化、異物添着の結果として、接触プローブは接触劣化しやすい。これは、接触能力の大幅な低下につながる。回路への抵抗導入は、伴うのが小電流であれば、信号接続において許容可能であり得るが、共用接地接続などの高電流が流れる領域では、深刻な問題を呈し得る。デバイス内の他箇所で流れる電流の結果生じるスプリアス信号電圧印加を表す専門用語である接地ループを避けるため、入力信号の変化に帰結する、共用接地接続における不慮の抵抗追加が生じないことが重要である。

【0007】

さらに、上述のＩＣデバイスの繰り返し継続的テスト後、対応する接触プローブ本体または部位に収容されたばねまたは弾性要素により生成された固有の適切な力が大幅に喪失することにより、テスト設備接触プローブの貫通能力も影響される。この問題は、例えば１．２７ｍｍから０．２ｍｍ以下のように、ＩＣデバイスの接触ピッチのサイズが低減することで悪化する。

【0008】

したがって、ＩＣテスト設備の接地接触プローブの、繰り返しテスト後の信頼性向上が喫緊で求められていることは明らかである。この改良した接触プローブは、小型化が進むＩＣデバイスの、接触プローブの故障または大幅な劣化に関連付けられたＩＣテスト設備の不要なダウンタイムを一切伴わない、信頼性のあるテストを長期間可能とするものである。

【発明の概要】

【0009】

上記を実現するため、そして本発明により、パッケージ化高速集積回路（ＩＣ）デバイスの信頼性のあるテスト用のシステムおよび方法が提供される。

【0010】

一実施形態において、テストプローブアセンブリはパッケージ化集積回路（ＩＣ）デバイスをテストするように構成される。テストプローブアセンブリは、複数のプローブ（ピン）と、テスト装置の一方側にテストプローブおよびピンを接続可能とするターミネーションパッドインターポーザと、被試験デバイスの繰り返し可能な位置合わせを保証するドッキングコンポーネントとを備える。複数のプローブは、適切な力が掛かると、被試験デバイス（ＤＵＴ）上の対応する複数の接点との、信頼性のある電気的接触を繰り返し維持するように構成される。介在パッドは、複数のプローブに対して機械的および電気的結合を提供し、さらにＤＵＴとの信号送受信に使用される各種テスト装置からの配線に対する終端点を提供する。

【0011】

いくつかの実施形態において、テストプローブアセンブリは、上側ブロックと、主要ブロックと、複数のプローブを収容するための下側ブロックとを備える。主要ブロックは、テストプローブアセンブリの垂直軸に対して第１鋭角に配向された複数の主要傾斜プローブ空洞を含む。一方、上側ブロックは、垂直軸に対して第２鋭角に配向された複数の上側傾斜プローブ空洞を含む。第１鋭角と、第２鋭角とは、小デルタ角度だけ互いにオフセットされている。

【0012】

上述した本発明の各種特徴は、単独で、または組み合わせて実施され得る。本発明のこれらの特徴およびその他の特徴は、以下の図面と関連して、本発明の詳細な説明に詳細に説明する。

【図面の簡単な説明】

【0013】

本発明がより明確に把握され得るように、一部の実施形態を以下の添付の図面を参照して例として説明する。

【0014】

【図1A】見やすいように大幅に拡大された典型的な高密度テスト治具を示す平面図である。

【0015】

【図1B】図１Ａに示す典型的なテストプローブセットの小部位の代表図である。

【0016】

【図2A】接地問題を理解しやすくするための、単純な回路の概略を示す。

【0017】

【図2B】図２Ａに詳細に示された問題に対する代表的な解決方法を示す。

【0018】

【図3A】高周波数での不適切な接地の例示的な上面図を示す。

【0019】

【図3B】上昇した周波数での、適切な接地方式の断面図を示す。

【0020】

【図4】記載のテスト治具の作製に使用される種類を示す、１つの、対称的な、押し込み可能接触ピンアセンブリの基本的な図解を示す。

【0021】

【図5A】テストシステムの要素の一部の断面図を示す。

【0022】

【図5B】図５Ａに図示した部分の詳細図である。

【0023】

【図6】本発明の係る例示的なテスト治具の一実施形態についての、性能向上レイアウトを示す。

【0024】

【図7】図６に示す実施形態の効果を示すグラフである。

【発明を実施するための形態】

【0025】

以下に、添付の図面に示されたいくつかの実施形態を参照しつつ、本発明を詳細に説明する。以下の説明では、本発明の実施形態を十分理解できるように、数々の具体的な詳細が挙げられている。ただし、これらの具体的な詳細の一部または全部を除いても実施形態を実施し得ることが当業者には自明である。別の例では、よく知られている工程ステップおよび／または構造は、本発明を不必要に不明瞭としないように詳細を説明していない。実施形態の特徴および効果は、図面および以下の説明を参照するとよりよく理解し得る。

【0026】

本発明の例示的な実施形態の態様、特徴、および効果は、添付の図面との関連で以下の説明に関してよりよく理解されよう。本明細書に記載の本発明実施形態は例示的なものであって限定的ではなく、単に例を示しているだけであることが当業者には自明であろう。本説明に開示されている全ての特徴は、別途明示的に記載されている場合を除き、同一または同様の目的を提供する代替的な特徴によって置換され得る。したがって、その変形の数々のその他実施形態は、本明細書に定義された本発明の範囲とその均等物に該当すると考えられる。したがって、本明細書に開示された実施形態は単に例示的なものであることから、絶対的および／または連続的な語彙、例えば、「であろう」、「ないであろう」、「せねばならな」、「してはならない」、「する必要がある」、「してはならない」、「最初に」、「当初に」、「次に」、「続いて」、「前に」、「後に」、「最後に」、「ついに」などは本発明の範囲を限定することを意味するものではない。

【0027】

本発明は、パッケージ化集積回路（ＩＣ）デバイスに対する、信頼性の高いテスト設備の改良された接触プローブに対するシステムおよび方法に関する。本稿に記載の種類のプローブは通常、電源、信号源または発生器、データ収集装置、および分析装置を一般的に備えるテスト装置の複雑な構成を、多数の接続部を有する集積回路に接続可能とするものである。テスト装置は、任意のテストプローブアセンブリに配線接続され得るが、現代のテスターの実装において、装置は通常ターミネーション板または基板、介在パッドで終端する。そしてそれがプローブを含むアセンブリに取り付けられる。この場合、プローブアセンブリを構成するピンの一端は、ターミネーション基板に結合され、他端は、被試験デバイスに接続可能な状態となる。考慮すべき重要な点として、自動テスト装置は、極めて多数のデバイスをテストすることを目的としており、接続、取り外しが繰り返されることが基本的な設計考慮事項となっている。

【0028】

接続、取り外しが繰り返されると、関連するプローブステーションにおけるピンアセンブリの摩耗が生じる。この摩耗の結果、ＤＵＴに対する接続の品質のばらつきが生じる。劣化が生じると、テストされる部品が間違って不良とされた結果、特に現代の高密度化技術に伴ってコスト面への影響が相当あるので、劣化が問題となっている。接続部の密度は著しく高い。約０．０２０インチ（約０．５０８ｍｍ）または約０．８ミリメートル以下から０．５ミリメートルの相互接続ピッチも一般的に見られる。当然、実際のピンレイアウトおよびピン密度分布は、テスト対象の個別コンポーネント部品に左右される。接触ピンを含むプローブアセンブリに対して、テスト装置用のターミネーション基板を別個に構成することで、ピンが摩耗し始めた、あるいは計画されたメンテナンススケジュール通りのいずれの場合でも、プローブアセンブリを効率的に変更可能となる。したがって、テスト装置に対して作業時間が無駄になることが防止される。なお、プローブアセンブリと、介在パッドとの間の接続は、新たなプローブアセンブリが、古く、摩耗した部品の交換のために配置される場合にのみ変更される。上述のように、本発明の目的は、接触ピンおよびその取付治具を含むアセンブリの性能向上、および、ピンそのものの性能延長を実現する機構を提供することである。

【0029】

説明を容易にするため、図１Ａはテスト用の例示的な高密度部品に対するピン（プローブ）のレイアウトの平面図であり、図７に示す実際のテスト結果を示すのに有用である。なお、それぞれ「部位Ａ」、「部位Ｂ」と記載された左側、右側は、本発明に係る各種実施形態の、基準標準ピンおよび／またはテストピンを含む、ピン（プローブ）構成を収容する。なお、例示的なテスト治具における典型的なピン間隔は通常、この治具の典型的セグメントの単純な表示において、０．５から０．８ミリメートルの間である。

【0030】

図１Ｂは、高ピン密度を有するＩＣテスト治具の小部分を示す平面図である。ここで、テスト治具の構造または本体１００は通常、アルミ片を、上下面を揃え、接続ピンまたはプローブを挿入可能とする穴を形成するように加工することで製造される。同一の物理的プローブまたはピンアセンブリが任意の穴の位置に使用可能であるが、所与の用途において、機能は電圧などの電源接続、接地接続、および信号入力または出力接続の３種類の内の１つに分類可能である。図１Ｂにおいて、信号入力１１０は、近傍の接地接続１２０の脇に示されている。電源入力１３０も、ＤＵＴの信号出力１４０も、接地または戻り接続１２０に隣接している。

【0031】

単純なシステムでは、単一の電源接続および単一の共用接地接続のみが確認されることは珍しくない。ただし、入力回路の感度が極めて高く、出力回路が大量の電力を引き出すようなシステムおよび回路において、それらの間の相互作用は極めて渋滞な懸念事項である。この問題は通常、入力回路を確実に適切に出力回路から隔離することで対処される。実際、これはかなり困難なものとなり得る。したがって、メーカーは一般的に、適切な動作を保証するために従うべき推奨印刷配線レイアウトによる、指示書を発行する。一般的に懸念されるのは以下の２点である。即ち、使用時のデバイスにおける高および低電流部間の電流経路共有と、信号反射の効果を最小限にとどめるために、適切に設計および配線される必要のある高速伝送路である。アナログおよびデジタル回路の両方が共存するデバイスにも、電流経路について慎重に選択する必要があるという留意点は同様に当てはまる。本発明において、電流経路の配線時に接地不良となった結果生じるコモンモード問題が特に懸念される。

【0032】

単純な例として、オーディオシステムの場合に、最も一般的となる２つのフィードバック源について考える。一般的に大きな金切り音として知覚される「ハウリング（Ｈｏｗｌ ａｒｏｕｎｄ）」は通常、ラウドスピーカからの音響信号がマイクロホン回路により受信され、再増幅されることで生じる。この現象の性質は、講堂の音響特性、およびアンプシステムの周波数応答に依存する。これは、単純にアンプのゲインを下げるか、講堂内に吸音布を下げることで、音響反射の一部を減衰することで対処される。しかし、第２の一般的かつ悩ましい問題としてシステム内に残存するハムが挙げられる。これは、マイクロホンからではなく、マイクロホン電流に加えて別の電流が流れる接地接続からの電圧変動をマイクロホン回路が検出する、「接地ループ」により生じ得る。一般的に、この「ハム」を低減または除去するには、その原因である配線レイアウトを変える必要がある。接地ループのさらなる影響として、印加信号が歪み、粗いまたは不快な音が出力される。

【0033】

接地ループ問題を説明するため、単純なオーディオアンプを示す図２Ａの回路を参照する。この例では、アンプ２００は、その電源２０５に接続され、および導電体２４５を介してその接地帰路２４０に接続されるように示されている。シングルエンドシステムにおいて、接地帰路が電源の負の接続点となることが一般的である。出力により、同じく導電体２４５を通じて接地に接続されたラウドスピーカ２１０が駆動される。入力と、同じく導電体２４５を通じて接地との間にはマイクロホン２２０が接続される。したがって、導電体２４５に流れる電流は、デバイスを駆動するように引き出されるアンプ電流２５３と共に、ラウドスピーカ回路から引き出され得る電流２５０と、マイクロホンが生成する電流２５５とを含む。マイクロホン入力の基準として使用される点２４７で測定される電圧は、実際の接地２４０と同一ではない。導電体２４５の抵抗「Ｒ」が０ではないためである。実際、この電圧は、印加されるマイクロホン信号から、そこに流れる３つの電流２５０、２５３、および２５５の合計で乗算された導電体の抵抗である電圧を引いたもので、音響信号を増幅する各種時点でのアンプ消費の変化により、変動電圧となる。したがって、アンプ入力電圧２３５は、増幅されたマイクロホン電圧２３０と異なる。

【0034】

アンプにより引き出される電流と、ラウドスピーカで引き出される電流は、マイクロホンにより生成される信号に応じて変動し、それによる点２４７での変動によりマイクロホン信号は変化するため、システムはこれら２つの信号の組み合わせを増幅する。これは、ラウドスピーカに送られる信号は、マイクロホンからの意図された信号が歪められたものとなることを意味する。これがシステムの接地部で生じるという事実が、厳密にループとなるものでない可能性があっても、「接地ループ」という用語となる所以である。重要なのは、共用接地接続は、大きなノイズまたは干渉につながり得、これがシステム応答を変え得るということである。この問題に対する解決法は、アンプが、電流経路が共用されることによる信号の組み合わせではなく、マイクロホン信号のみを確実に検知するようにすることである。

【0035】

図２Ｂは、アンプにおけるマイクロホンの接地２４３への帰路を示す。ここではアンプは電源およびラウドスピーカ接地帰路２４０から分離されている。ここで、マイクロホン信号の基準は、２４０における接地電位となり、２４５における電流の流れに依存したものではなくなっている。これは、テスト治具において接地接続が独立し、信号経路に不要な歪みをもたらし得る共用経路に依存しないことが好ましいことを示している。性質上、デジタルデバイスにおけるこの種の歪みは、一般的にタイミングジッタと考えられる。この場合、印加信号パルスの歪みにより、求められた指定時間内で信号レベルが達成されなかったために、ＤＵＴが誤作動しているように見える。

【0036】

信号が比較的高レベルであり、論理０（０）が該当部位に対する供給電圧（仕様書の一般的形態において、Ｖ_ｃｃまたはＶ_ｄｄ）の約３分の１を下回り、論理１（１）が供給電圧の３分の２超の電圧となる論理システムなどのシステムにおいてＤＵＴに戻る際、ノイズレベルはあまり気にすることはない。しかし、供給電圧がかなり低く（例として、約１．１から１．８ボルト）、テスト治具において接続ピンでの電圧基準点を相殺するには電流が十分であり得るシステムにおいて、生じるノイズは該当部位に提示される論理レベルに不確実性をもたらし得る。これは、上述のオーディオアンプシステムにおける「ハム」の問題と同様である。高感度な入力に対する基準接続に使用される経路に沿って電流が流れることができるシステムにおいて、不適切な接地が主な干渉源であることが分かっているため、慎重な解決法が求められる。そこまで一般的ではないが更なる懸念として、静電シールド（例えば、編み込まれたシールドケーブル）の不適切な接地が挙げられる。これは、近傍のエミッタから放射されたノイズが、入力ラインに現れ、かつ、入力増幅段に対する参照電圧を相殺するように何らかの形で整流されることを可能とするものである。

【0037】

現代の高速集積回路で確認されるような高周波プローブシステムでは、単純なソリューションは一般的に見つけにくい。テスト周波数では波長が極めて短くなるため、電流経路間の物理的距離による干渉が、印加信号の波長の大部分に及ぶことを防止するため、高品質の接地が必須となる。そしてこれには、信号接続に近く、テスト治具においてその他概念的接地点に依存しない接地接続が求められる。直流電流テストは各種接地点が同一の電位であることを示し得るが、動作周波数でこのようになることは稀である。実際、高周波では、電源電流のため、接地電位でありながら動作周波数となる開回路と見做される構造が単純に提供される。

【0038】

デバイス技術の継続的向上によるテスト周波数上昇で、接地点間の距離が波長のかなり大きな割合、または数倍になり得るため、被試験デバイスにおいて接地経路または戻り経路に電流が流れることによるノイズを最小化するため、接地経路を確実に可及的に短くすることが重要である。多くの高周波数で経路長最短化の例が最も多く見られるのは、プリント回路設計である。多数のビア（回路基板の一面の大部分を網羅する接地面に接続される、導電性メッキ穴）が、信号経路導電体の近傍に設けられることで、接地電流の移動距離が抑えられている。

【0039】

図３Ａを検討する。ここで実際の接地点が、意図した接地から１／４波長離間するように設定されている。トランジスタ３０５のエミッタは、所与の周波数において、長さが１／４波長の導電性要素３１０を通じて直流電流接地３２０に接続される。この場合、当該周波数において、実際の接地からの電流は、トランジスタを動作用にバイアスするように、トランジスタに到達できるが、トランジスタは接地を認識せず、開回路となる。典型的な効果として、回路が制御不能に発振する傾向を示し得る。しかし当然、この効果が有利に用いられる例もある。即ち、特定の周波数で距離を半波長とすることで、効果的な接地が当該特定の周波数でのみ実現可能となる。したがって、フィルタが生成可能である。実際の接地点の不確定な位置であるこの種の問題を主な理由として、一面に接続層が設けられ、他面のほぼ全面が実際の信号接地を示す導電層となる、両面回路基板が利用される。実際の回路に応じて、接地は基板の特定の領域のみで導通し得、基板のこの概念的な接地側には部分的な接続のみされ得る。複雑な構成では、電源および接地接続はサンドイッチ構成で埋め込まれ、基板のいずれかの物理的な側面にアクセス可能なコンポーネント接続はこれらのみであり得る。

【0040】

次に、図３Ａの図示の断面図である図３Ｂに進む。ここで、基板層３４０の下に、導電層３２５が追加され得る。そして図３Ａの詳細に加え、要素３１０と、導電性リンク３１５とが、接地層３２５に接続されて設けられている。これにより、接地は要素３１０の端の接続点により適切に現れ、周波数依存要素により変位されることもない。３２２における線は、図３Ａにおいて、要素３１０が接続される接地ストリップ３２０の上縁を示す。この理解は、テスト治具が高速、低電圧集積回路に対するテストなどの重要な用途用に開発された場合に生じる接地問題へのソリューションを策定するのにさらに使用され得る。

【0041】

被試験デバイス（ＤＵＴ）に高周波信号のみを送ることが必要のあるテスト治具が求められる場合、テスト用具が、少数のピンのみを使用して、比較的単純な接地接続を可能にすることは珍しくない。いくつかのテスト用途では、ＤＵＴに対して信号および接地接続性の両方が求められる。これは、信号忠実度を維持するのみではなく、ＤＵＴに対して送受信されるその他信号からの隔離を提供し、さらに不慮の信号反射による信号歪みを低減するためのインピーダンスマッチを維持するためである。そのため、健全な接地が可能となるように、ピンの高密度化のための方策が必要となる。

【0042】

図４は、４つの部品を含む、典型的なテストピンを示す。導電性筐体４８０内に２つのテストピン４１０ａおよび４１０ｂが設置され、圧縮ばね４２０を使用してピン同士が離間した状態に保たれる。ピンは被試験部品に繰り返し接触するため、耐摩耗性材料製であり、良好な導電性を保証するため、金またはパラジウムなどの適切な材料でメッキ可能である。一部の実装では、両端におけるピンは同一であり得るが、必ずしもそうではない場合もあり得る。これら部品は、精密部品であって、通常ばねを通じた、さらに外殻４８０に沿った導電に依存する。摩耗面は、これら接触ピンの寿命が長くなるように処置できるが、説明するように、テスト治具を凝って設計すると、この点に好影響があり得る。特定の用途では、外殻４８０の外面は、ピンの位置決めに使用されるブロックと、その周辺の、組み立てられた治具のいくつかの部品から、外殻が電気的に絶縁するように、不動態化することができる。外面と、ブロックとの間に導電性が求められる場合、別途処置を要さずに耐腐食性の材料が選択可能である。

【0043】

図５Ａは、ピン構造の影響が最小限であると期待して単純にピンインターフェースの装置側で終端するのではなく、ＤＵＴそのものまでにわたって信号および戻りまたは接地接続性の両方を維持する典型的なテスト治具の一部の断面図を示す。なお、特に極めて小さな信号が考えられるシステムにおいて、ピンによる直列抵抗はテストの極めて重要事項となる可能性があるため、これが一定で、理想的には最小化されることが重要である。接地経路は多くの場合、共用電流経路となるため、大きな直列抵抗が存在することは、それに応じて望ましくなく、かつ大きな電圧降下が発生し得ることを意味する。この抵抗が不安定であると、予測不能、再現不能なテスト結果に帰結する可能性がある。これにより、テスト時に重要コンポーネント部品の特徴が誤って認識され得る。用途によっては、構築または組み立て後の修理が効かないため、デバイスの正確なテストと特徴付けが製造工程の無駄を避けるための要点となる。

【0044】

例として信号が、パッド５１５が印刷または搭載された嵌合接続ボード（不図示）または基板上のパッドへの例示的な同軸ケーブル５２０により、テスト治具に送られる。これは、用途に合わせて基板とパッド材料を選択する、従来のプリント回路基板技術を使用して実現され得る。各種テスト電圧および信号を、ＤＵＴに印加され得るよう運ぶケーブルが終端するキャリアまたは接続ボードが、テスト治具アセンブリに接触するように配置されると、一般的にはばね圧により、ピン５０５および５１０が圧縮され、パッドとの接触が維持される。

【0045】

参照として、図４にピンアセンブリを単独で示す。ＤＵＴ５４０は、接続パッド５１５を支持する接続ボードに対し、治具の反対側に配置される。これにより、関連するピンが、ＤＵＴ上の接続点５５０に接触し得る。この接続点配置により、図５Ａに示すようにテスト治具の接触ピンのレイアウトが設定される。この部分的図示において、接触ピンアセンブリの本体５２５は、大部分が主要位置決めブロック５３５内に収容されている。ピンアセンブリが挿入される主要位置決めブロックの穴は、ピンハウジングと当該ブロックとの間に極めて耐性の高い、絶縁性または接続層が形成されるように、陽極酸化、メッキ、または化学的に処理可能である。

【0046】

ほとんどの場合、この主要位置決めブロックは供給接地電位にあり得る。これは信号接地と同じであり得る。ただし、周波数の増加に伴い、この後者は不成立となり得るため、信号接地の品質を保証するための方策が必要となる。一実装において、安全用アースに対して高い電位に取付ブロックが維持され、これを対象周波数の信号接地に、容量性または共振結合構造を使用して結合するという方策がとられる。ピンハウジングと、ブロックとの間の間隙の距離は、設計要件に応じて選択可能である。それは、陽極酸化層を厚さわずか数ミクロンにすることで、信号周波数の低インピーダンス経路を形成し得る。あるいは、ピンハウジングが同軸構造の中心導電体を形成するように、大きな空隙が存在し得る。ハウジングは、ピンハウジングと、ブロックとの間に良好な導電性経路が形成されるように処置され得る。

【0047】

図５Ａに示す例によれば、中央ピン５１０は、信号ピンであり、２本のピン５０５はいずれの側も、同軸給電部５２０の外側導電体に完全に依存するよりもむしろ信号接地にとどまることがない可能性があるＤＵＴに対する接地接続である。この外側のピン対の嵌合が、密接（容易に押し込み嵌合可能）であることが一般的には好ましいが、一方で伝送路の一部となった部分についての設計要件に応じて、信号ピンの嵌合はより緩くてよい。嵌合の密接性は、複数の方法で実現可能である。上側保持ブロック５３０は、接触ピンアセンブリの外殻を固定し、対応する下側保持ブロック５３２と協働で、接地ピン筐体に対する良好な接触を維持する。絶縁性ワッシャ５０７は、信号ピンを両側で捕捉し、それが接地接続から絶縁されることを保証する。

【0048】

図５Ｂにこれを明確に示す。接続、取り外しを繰り返すことで、治具内で移動するピンの摩耗が生じるため、接地品質は極めて早くに懸念となる。この結果、一般的に摩耗と共に増加する、接地ピン５０５の抵抗が不確定となる。これを図７に示す。信号接続ピン５１０に対する同様の影響は通常、懸念としてより小さい。即ち、通常同ピンはＤＵＴの、より大インピーダンスのＤＵＴ上の点に接続されるため、影響は小さいのである。一実装では、作業仕様書において、任意の接地接続が１００Ωを超えないことが求められる。したがって、テスト治具実装には、摩耗を補償する工程が必要となる。絶縁性ワッシャ５０７は、同図で容易に識別される。

【0049】

図６は、本発明の一実施形態に係る、負荷のかかった、動作位置にある例示的なデュアルアングル（「ＤＡ」）テスト治具６００の断面図を示す。ここで、信号および電源ケーブルが取り付けられるターミネーション基板は、アセンブリの下部にある印刷回路基板アセンブリ６６０である。接触ピン６８２と、そのテスト用のデバイスを駆動する外部テスト装置に対する接続とに位置合わせされた接触パッドは不図示である。下側ブロックまたは保持層６５０は、任意の適切な材料であることが可能で、一般的には治具の主要ブロック６４０に配置されたピンアセンブリを受け入れるように孔が開けられた、合成またはプラスチック材料である。上側ブロックは、クロスバイアス軸６７８に対して、回転オフセットされた角度の孔軸６７６を有する少なくとも１つのプローブ空洞を有する。これによる効果は、ピンアセンブリの外側筐体を、組み立て後にかなり固く接合させることである。このオフセット角度は、主要ブロック６４０と、上側ブロック６２０との孔の長手軸間の差であり、約２°から５°の間、例えば２．９°である。

【0050】

典型的には、上側保持層６２０を固定するラミネート層６３０が、主要ブロックと、単純に押し入れられたピンアセンブリとに貼り付けられる。このラミネート層６３０は、ピンアセンブリ挿入の前に、穴を開けるようにパンチングされることが可能で、またはピン挿入タスクを容易にするために、単純に穿孔可能である。ＤＵＴ６１０は、治具の接触部位に対して位置合わせされるように配置される。２つのピン同士を離間し、図４に示すピンアセンブリの筐体に対して予圧するばねにより、この非圧状態でのピンの側部に若干の接触があり得る。しかし、テスト治具をターミネーション基板６６０に対して配置したことによりピンに負荷がかかると、ピンに角度を付けて配置したことによる横力により、筐体の壁に対する移動および接触が生じる。したがって、初期接触領域６８９が成立する。同様に、ＤＵＴ６１０がピンアセンブリの反対のピンに対して押されると、この動作により、筐体壁に対してさらなる変位が生じる。これにより、追加接触領域６８６が生じ、さらに、動作中に上ピンに対して固有の支持も提供される。

【0051】

結果としての構成は、ピンアセンブリ内のばねから、効果的に任意の電気的効果を除去する。いくつかの実施形態において、上側ブロック６２０と主要ブロック６４０との間の位置オフセットの代わりに、図６に示す角度オフセットが選択される。適切に公差をとることで、ピンアセンブリに同じピン留め効果が生成され、構築が容易になる。なお、ピンアセンブリは任意の電気的接続に対して主要ブロック６４０に依拠する必要はないことに留意されたい。ピンアセンブリを収容する収容孔は不動態化されることが好ましい。これは、絶縁用の陽極酸化処理であり得、柔軟な導電層の場合はアロジン処理であり得る。ピンアセンブリの収容外殻も不動態化され得る。これは高電圧が存在する場合に有用であり得る。

【0052】

次に図７を参照すると、図６のデュアルアングル実施形態の特性を実証するために、包括的な実験室試験が行われ、その有効な性能が記載されている。図１Ａに示すテスト治具を使用して、本発明の実装の接地性能のテスト用にシステムが開発された。同図は、いずれの実装でも実現される最高レベルに正規化された接地の有効性を示す。即ち、テスト治具、指定部位Ａにおけるピンのデュアルアングル構成により実現される性能を１００％と定義する。このＤＡピン構成は、クロスバイアス角度＃１ ６７８である図７の主要ブロックにおける孔と、角度＃２ ６７６である上側ブロック６２０における孔との角度オフセットを利用する。ここで、実装の中心線における角度変化により、ピンハウジングが孔のそれぞれの側に対して機械的に規制される。横軸は、テスト治具に適用された接続／分離サイクルの数を示す。１０，０００サイクルで、接地性能が約０．５％落ちることがわかる。しかし、テストが続くと、摩耗速度の若干の加速が生じている。

【0053】

この接地性能の例外的管理を緊急で要した実際のデバイスに対する特定のテスト組に対する許容限界は、概して７０％に設定されることが、実際のテストで明らかとなった。これ未満の全ての誤った不良品発生率は受け入れられない。メンテナンスの観点から、デバイスに対するテストの精度を保証するため、８０％接地性能に設定されたガードバンドインジケーションを使用すると、ＤＡ構成は、明らかにテストが信頼できるという確実性もたらす。これが提示された時点での実際の検証結果は、３００，０００サイクルを大きく超えても性能が維持されることを示す。

【0054】

一方、部位Ｂの治具の従来の構成、即ち基準構成は、テストの開始時にすでに、ＤＡ構成よりも約６％低いと、驚くほど接地性能が低レベルになっているだけではなく、使用時に性能劣化が早い。従来の構成では、わずか５，０００サイクルで、一般的に近くメンテナンスが実行されるという警報として利用される、ガードスペース突入が生じる。１０，０００サイクルで、性能劣化により従来の構成は、近くデバイスの誤った不良品発生率が許容不能になるような、故障寸前となる。この点で、デバイスメーカーは、避けられないメンテナンス要求に直面する。

【0055】

補正として、使用停止したテスト治具を分解し、その後取り外されたベースブロックに対して一定期間超音波洗浄を行い、再度組み立てを行う。これにより、接地性能の部分的回復は実現されるが、せいぜいガードバンドレベルの若干上のレベルまでである。これでは、テスト治具の寿命が延長され得るのはせいぜい追加で１０，０００サイクル未満までである。治具の何らかの汚染という以外に、根本的原因は不明である、しかしＤＡ構成を利用すれば大幅な抑制が可能である。そして使用寿命中に補正処置は不要である。

【0056】

いくつかの実施形態に関して本発明を説明したが、本発明の範囲に含まれる変更、変形、置換、代替的均等物が存在する。例えば、多くの変形が可能であり、各種実施形態からの上述の特徴は、単独で、または組み合わせで有用となり得る。さらに、上述のシステムおよび方法の（１または複数の）新規特徴は、非接地ピン構造に使用可能であることも考えられる。発明の説明に供するように、小見出しのタイトルが着けられているが、これらタイトルはあくまで例示的であって、本発明の範囲を限定する意図はない。

【0057】

なお、本発明の方法および装置は、幾通りにも実施できることを留意されたい。したがって、以下の添付の請求項は、それら変更、変形、置換、代替的均等物を全て本発明の真の主旨および範囲に含まれるものと解されることが意図されている。

【図1A】

【図1B】

【図2A】

【図2B】

【図3A】

【図3B】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【外国語明細書】