特開 2022-58191 よりスリムで高速なブートのための早期プラットフォームハードニング技術

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022058191

(43)【公開日】2022-04-11

(54)【発明の名称】よりスリムで高速なブートのための早期プラットフォームハードニング技術

(51)【国際特許分類】

   G06F 21/57 20130101AFI20220404BHJP

   G06F 9/4401 20180101ALI20220404BHJP

【ＦＩ】

G06F21/57 350

G06F9/4401

【審査請求】未請求

【請求項の数】26

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021138584

(22)【出願日】2021-08-27

(31)【優先権主張番号】202041042509

(32)【優先日】2020-09-30

(33)【優先権主張国・地域又は機関】IN

(31)【優先権主張番号】17/109,081

(32)【優先日】2020-12-01

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】ヴィンセント ジマー

(72)【発明者】

【氏名】サブラタ バニク

(72)【発明者】

【氏名】ラジャラム レグパティ

【テーマコード（参考）】

5B376

【Ｆターム（参考）】

5B376AE15

5B376EA24

(57)【要約】      （修正有）

【課題】よりスリムで高速なブートのための早期プラットフォームハードニング技術を提供するコンピューティングシステム、装置、方法及びプログラムを提供する。
【解決手段】方法は、プロセッサのスタティックランダムアクセスメモリ（ＳＲＡＭ）をプロセッサのリセットに応答して初期化し、ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当て、基本入出力システム（ＢＩＯＳ）フェーズの完了の前に１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガする。マルチスレッド実行は、ダイナミックＲＡＭ（ＤＲＡＭ）初期化とは独立してトリガされる。
【選択図】図９Ａ

【特許請求の範囲】

【請求項1】

コンピューティングシステムであって、
ネットワークコントローラと、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むシステムメモリと、
前記ネットワークコントローラ及び前記ＤＲＡＭに結合されたシステムオンチップ（ＳｏＣ）であり、補助プロセッサ及びホストプロセッサを含む、ＳｏＣと、を含み、
前記ホストプロセッサは、スタティックランダムアクセスメモリ（ＳＲＡＭ）を含み、前記ＳＲＡＭは、実行可能なシリコン初期化命令のセットを含み、前記シリコン初期化命令は、前記補助プロセッサにより実行されたときに当該コンピューティングシステムに、
前記ＳｏＣのリセットに応答して前記ＳＲＡＭを初期化し、
前記ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当て、
基本入出力システム（ＢＩＯＳ）フェーズの完了の前に前記１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガし、前記マルチスレッド実行は、前記ＤＲＡＭの初期化とは独立してトリガされる
ことをさせる、コンピューティングシステム。

【請求項2】

前記ＳＲＡＭは、前記ホストプロセッサのラストレベルキャッシュに位置する、請求項１に記載のコンピューティングシステム。

【請求項3】

レジスタ、をさらに含み、前記シリコン初期化命令は、実行されたときにさらに当該コンピューティングシステムに、前記レジスタからサイズ情報を読み出すことをさせ、前記ＳＲＡＭは、前記サイズ情報に基づいて初期化される、請求項１又は２に記載のコンピューティングシステム。

【請求項4】

前記ＳｏＣは、セキュリティコントローラをさらに含み、前記シリコン初期化命令は、実行されたときにさらに当該コンピューティングシステムに、
前記ＳＲＡＭの初期化が完了したとき前記セキュリティコントローラに通知を送信し、
前記セキュリティコントローラからの前記通知の確認応答においてＢＩＯＳアクション情報を識別し、
前記ＢＩＯＳアクション情報に従って１つ以上の動作を行う
ことをさせる、請求項１乃至３のうちいずれか１項に記載のコンピューティングシステム。

【請求項5】

セキュリティコントローラ、をさらに含み、前記シリコン初期化命令は、実行されたときにさらに当該コンピューティングシステムに、
前記セキュリティコントローラにエンドオブＰＯＳＴ（ＥＯＰ）メッセージを送信し、
前記セキュリティコントローラからの前記ＥＯＰメッセージの確認応答に応答して、前記セキュリティコントローラをプリブートモードからオペレーティングシステムモードに移行する
ことをさせる、請求項１乃至３のうちいずれか１項に記載のコンピューティングシステム。

【請求項6】

前記シリコン初期化命令は、実行されたときにさらに当該コンピューティングシステムに、オペレーティングシステムへのブートの前に前記ＳＲＡＭを無効にすることをさせる、請求項１乃至５のうちいずれか１項に記載のコンピューティングシステム。

【請求項7】

半導体装置であって、
１つ以上の基板と、
前記１つ以上の基板に結合された論理と、を含み、
前記論理は、構成可能論理又は固定機能ハードウェア論理のうち１つ以上に少なくとも部分的に実装され、前記１つ以上の基板に結合された前記論理は、
プロセッサのスタティックランダムアクセスメモリ（ＳＲＡＭ）を前記プロセッサのリセットに応答して初期化し、
前記ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当て、
基本入出力システム（ＢＩＯＳ）フェーズの完了の前に前記１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガし、前記マルチスレッド実行は、ダイナミックＲＡＭ（ＤＲＡＭ）初期化とは独立してトリガされる、
装置。

【請求項8】

前記ＳＲＡＭは、前記プロセッサのラストレベルキャッシュに位置する、請求項７に記載の装置。

【請求項9】

前記１つ以上の基板に結合された前記論理は、レジスタからサイズ情報を読み出し、前記ＳＲＡＭは、前記サイズ情報に基づいて初期化される、請求項７又は８に記載の装置。

【請求項10】

前記１つ以上の基板に結合された前記論理は、
前記ＳＲＡＭの初期化が完了したときセキュリティコントローラに通知を送信し、
前記セキュリティコントローラからの前記通知の確認応答においてＢＩＯＳアクション情報を識別し、
前記ＢＩＯＳアクション情報に従って１つ以上の動作を行う、
請求項７乃至９のうちいずれか１項に記載の装置。

【請求項11】

前記１つ以上の基板に結合された前記論理は、
セキュリティコントローラにエンドオブＰＯＳＴ（ＥＯＰ）メッセージを送信し、
前記セキュリティコントローラからの前記ＥＯＰメッセージの確認応答に応答して、前記セキュリティコントローラをプリブートモードからオペレーティングシステムモードに移行する、
請求項７乃至９のうちいずれか１項に記載の装置。

【請求項12】

前記１つ以上の基板に結合された前記論理は、オペレーティングシステムへのブートの前に前記ＳＲＡＭを無効にする、請求項７乃至１１のうちいずれか１項に記載の装置。

【請求項13】

前記１つ以上の基板に結合された前記論理は、前記１つ以上の基板内に配置されたトランジスタチャネル領域を含む、請求項７乃至１１のうちいずれか１項に記載の装置。

【請求項14】

実行可能なシリコン初期化命令のセットを含むコンピュータプログラムであって、前記シリコン初期化命令は、コンピューティングシステムにより実行されたときに前記コンピューティングシステムに、
プロセッサのスタティックランダムアクセスメモリ（ＳＲＡＭ）を前記プロセッサのリセットに応答して初期化し、
前記ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当て、
基本入出力システム（ＢＩＯＳ）フェーズの完了の前に前記１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガし、前記マルチスレッド実行は、ダイナミックＲＡＭ（ＤＲＡＭ）初期化とは独立してトリガされる
ことをさせる、コンピュータプログラム。

【請求項15】

前記ＳＲＡＭは、前記プロセッサのラストレベルキャッシュに位置する、請求項１４に記載のコンピュータプログラム。

【請求項16】

前記シリコン初期化命令は、実行されたときにさらに前記コンピューティングシステムに、レジスタからサイズ情報を読み出すことをさせ、前記ＳＲＡＭは、前記サイズ情報に基づいて初期化される、請求項１４又は１５に記載のコンピュータプログラム。

【請求項17】

前記シリコン初期化命令は、実行されたときにさらに前記コンピューティングシステムに、
前記ＳＲＡＭの初期化が完了したときセキュリティコントローラに通知を送信し、
前記セキュリティコントローラからの前記通知の確認応答においてＢＩＯＳアクション情報を識別し、
前記ＢＩＯＳアクション情報に従って１つ以上の動作を行う
ことをさせる、請求項１４乃至１６のうちいずれか１項に記載のコンピュータプログラム。

【請求項18】

前記シリコン初期化命令は、実行されたときにさらに前記コンピューティングシステムに、
セキュリティコントローラにエンドオブＰＯＳＴ（ＥＯＰ）メッセージを送信し、
前記セキュリティコントローラからの前記ＥＯＰメッセージの確認応答に応答して、前記セキュリティコントローラをプリブートモードからオペレーティングシステムモードに移行する
ことをさせる、請求項１４乃至１６のうちいずれか１項に記載のコンピュータプログラム。

【請求項19】

前記シリコン初期化命令は、実行されたときにさらに前記コンピューティングシステムに、オペレーティングシステムへのブートの前に前記ＳＲＡＭを無効にすることをさせる、請求項１４乃至１８のうちいずれか１項に記載のコンピュータプログラム。

【請求項20】

プロセッサのスタティックランダムアクセスメモリ（ＳＲＡＭ）を前記プロセッサのリセットに応答して初期化するステップと、
前記ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当てるステップと、
基本入出力システム（ＢＩＯＳ）フェーズの完了の前に前記１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガするステップであり、前記マルチスレッド実行は、ダイナミックＲＡＭ（ＤＲＡＭ）初期化とは独立してトリガされる、ステップと、
を含む方法。

【請求項21】

前記ＳＲＡＭは、前記プロセッサのラストレベルキャッシュに位置する、請求項２０に記載の方法。

【請求項22】

レジスタからサイズ情報を読み出すステップ、をさらに含み、前記ＳＲＡＭは、前記サイズ情報に基づいて初期化される、請求項２０又は２１に記載の方法。

【請求項23】

前記ＳＲＡＭの初期化が完了したときセキュリティコントローラに通知を送信するステップと、
前記セキュリティコントローラからの前記通知の確認応答においてＢＩＯＳアクション情報を識別するステップと、
前記ＢＩＯＳアクション情報に従って１つ以上の動作を行うステップと、
をさらに含む請求項２０乃至２２のうちいずれか１項に記載の方法。

【請求項24】

セキュリティコントローラにエンドオブＰＯＳＴ（ＥＯＰ）メッセージを送信するステップと、
前記セキュリティコントローラからの前記ＥＯＰメッセージの確認応答に応答して、前記セキュリティコントローラをプリブートモードからオペレーティングシステムモードに移行するステップと、
をさらに含む請求項２０乃至２２のうちいずれか１項に記載の方法。

【請求項25】

オペレーティングシステムへのブートの前に前記ＳＲＡＭを無効にするステップ、をさらに含む請求項２０乃至２４のうちいずれか１項に記載の方法。

【請求項26】

請求項１４乃至１９のうちいずれか１項に記載のコンピュータプログラムを記憶したコンピュータ読取可能記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願の相互参照］
本出願は、2020年9月30日に出願されたインド仮特許出願第202041042509号に対する優先権の利益を主張する。

【0002】

［技術分野］
実施形態は、一般に、コンピューティングプラットフォームにおけるセキュリティに関する。より詳細には、実施形態は、よりスリムで高速なブートのための早期プラットフォームハードニング技術に関する。

【背景技術】

【0003】

現在のシステムでは、全てのセキュリティ実施は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）ベースのメモリがチップセットの消費に対して利用可能になった後、「ポストメモリフェーズ（Post Memory Phase）」の間に扱われる。したがって、ＢＩＯＳ（基本入出力システム、例えば、ブートファームウェア）フローは、ＤＲＡＭベースのメモリが利用可能になるのを待たなければならず、これは、セキュリティ実施のためにより多くの時間を消費する。

【図面の簡単な説明】

【0004】

実施形態の様々な利点は、以下の明細書及び添付の特許請求の範囲を読むことにより、及び以下の図面を参照することにより、当業者に明らかになるであろう。

【図1】一実施形態によるコンピューティングシステム上のファームウェアの一例のブロック図である。

【図2】一実施形態によるブートアーキテクチャの一例のブロック図である。

【図3】一実施形態によるプリリセットブートシーケンスの一例の説明図である。

【図4】一実施形態によるメモリ階層のメモリアクセス応答時間の一例の説明図である。

【図5】一実施形態によるセキュリティ通信フローの一例の説明図である。

【図6】一実施形態によるチップセットプログラミングフローの一例の説明図である。

【図7】従来のセキュリティ初期化及び一実施形態によるセキュリティ初期化の一例の比較説明図である。

【図8】一実施形態によるセキュリティ認証オフロードの一例の説明図である。

【図9A】一実施形態によるシリコン初期化を行う方法の例のフローチャートである。

【図9B】一実施形態によるシリコン初期化を行う方法の例のフローチャートである。

【図9C】一実施形態によるシリコン初期化を行う方法の例のフローチャートである。

【図10】一実施形態によるパフォーマンス強化コンピューティングシステムの一例のブロック図である。

【図11】一実施形態による半導体パッケージ装置の一例の説明図である。

【図12】一実施形態によるプロセッサの一例のブロック図である。

【図13】一実施形態による、マルチプロセッサベースのコンピューティングシステムの一例のブロック図である。

【発明を実施するための形態】

【0005】

ますます多くの家電デバイスがインターネットに接続し、毎秒数兆個のデータを転送することにより、デバイス製造業者がセキュアなプラットフォーム（ハードウェア、ファームウェア、ソフトウェアを考慮する）を設計してプラットフォームのセキュリティを確保する課題が提起されている。

【0006】

実施形態は、プラットフォームを早期にハードニングし（hardening）、したがって製品製造業者（例えば、オリジナルデバイス製造業者（original device manufacturers）／ＯＤＭ、及び／又はオリジナル機器製造業者（original equipment manufacturers）／ＯＥＭ）のブートローダ側の部分の労力を低減することにより、現代のニーズに対してよりスリムで高速なブートブロックを可能にして、セキュアなＳｏＣ（システムオンチップ（system on chip））ブート及びセキュアなプラットフォームを確保する。

【0007】

典型的なプラットフォームにおいて、ＳＰＩ（シリアルペリフェラルインターフェース（serial peripheral interface））フラッシュは、ホストプロセッサの４ＧＢメモリの上部にマッピングされ、それにより、ＣＰＵ（中央処理装置（central processing unit））リセットの後、ブートローダコードは、ちょうど４ＧＢ下の、ＳＰＩフラッシュによりデコードされたアドレスから実行を開始する。

【0008】

プラットフォームのＢＩＯＳ（基本入出力システム（basic input output system））は、典型的には、図１のファームウェアレイアウト２０に示すように４つの実行フェーズに分割される。

【0009】

－ プリＣＰＵリセット（Pre-CPU Reset） － この段階は、関連するファームウェアコンポーネントによるリセットからＣＰＵを解放する前である。

【0010】

－ イニシャルブートブロックローダ（Initial Boot Block Loader、ＩＢＢＬ） － この段階は、共有スタティックＲＡＭ（ＳＲＡＭ）から実行され、これは、ホストＣＰＵとセキュリティコントローラ（例えば、ＣＳ（Ｍ）Ｅ／コンバージドセキュリティ及び（マネージャビリティ）エンジン（converged security and (manageability) engine）又はＴＸＥ／信頼実行エンジン（trusted execution engine））により共有され、４ＧＢメモリ領域の上部にマッピングされる。

【0011】

－ イニシャルブートブロック（Initial Boot Block、ＩＢＢ） － この段階は、キャッシュアズＲＡＭ（Cache as RAM、ＣＡＲ）として知られる一時メモリから実行される。

【0012】

－ ＯＥＭブートブロック（OEM Boot Block、ＯＢＢ） － この段階は、システムＤＲＡＭから実行される。

【0013】

これらのフェーズの実装は、異なるコードブロックに緩く結合され、機能の統合は、最終製品の構成及び必要に従って任意とされている。以下の表Ｉは、これらの様々なフェーズとそれぞれの指定要件の組み合わせを示している。

【表1】

【0014】

一実施形態において、ＦＳＰは、実行可能なシリコン初期化命令（executable silicon initialization instructions）を含む。さらに、既存のエコシステムでは、ブート時におけるＳＲＡＭのような予め初期化された（pre-initialized）メモリのメモリ制限又は利用できないことに起因して、セキュリティ実施（security enforcement）のための基本的な基盤ブロックは、ＤＲＡＭが利用可能になるまで（例えば、ＩＢＢ／ＦＳＰ－Ｍの終了までであり、これは、リセットから約４００ｍｓを意味する）待つ必要があり得る。これは次に、最小ファームウェアコード境界の増加を引き起こし、その結果、より大きいＳＰＩフットプリントと、セキュリティ実施を確保するのにＯＢＢ段階／ＦＳＰ－Ｓに依存しすぎることをもたらす。そのようなアプローチは、重要なプラットフォームブート又は機能的インパクトなしにＯＢＢ段階をスキップできる、潜在的に危険に晒された（compromised）プラットフォームを結果としてもたらす可能性がある。したがって、ＳｏＣセキュリティの形態でリスクが存在し得る。

【0015】

ファームウェアレイアウト２０に示すさらなるコンポーネントは、ＣＰＵマイクロコード、ｐ－ＵＮＩＴファームウェア、ＰＭＣ（電力管理コントローラ（power management controller））ファームウェア、ＩＰＵ（イメージ処理ユニット（image processing unit））ファームウェア、ＩＳＨ（統合センサハブ（integrated sensor hub））ファームウェア、ＣＳＭＥ（コンバージドセキュリティ及びマネージャビリティエンジン（converged security and manageability engine））ファームウェア、ＥＣ（組み込みコントローラ（embedded controller））、認証コードモジュール（authenticated code module、ＡＣＭ）、信頼実行技術（trusted execution technology、ＴＸＴ）、及びＳＰＩＮＯＲ（シリアルペリフェラルインターフェースＮＯＲ）メモリを含む。

【0016】

さらに、より新しくスケーラブルなプラットフォームの進化は、ファームウェア（例えば、Ｕ－ｂｏｏｔ ＳＰＬ／セカンダリプログラムローダ（secondary program loader））の役割を低減することによりブートフローに重要な変更を加えており、なぜならば、ＯＢＢモジュールの役割の大部分は、図２のブートアーキテクチャ２２に示すようにＬＩＮＵＸ（登録商標）のようなオープンオペレーティングシステムを使用して（例えば、ＯＢＢ段階を置き換えて）達成することができるためである。このようなアーキテクチャは、とりわけ不必要なコードを除去することにより、ブートの信頼性及びブート時間を改善し得る。

【0017】

プラットフォームハードニング要件がＯＢＢ段階において信頼され、シリコンベンダライブラリと統合されていないことにより、プラットフォームは、それがプラットフォーム又はデバイスの機能性に影響を与えない可能性があるが、下層のセキュリティレイヤは無効である状態のままにされる。したがって、このプラットフォームは「攻撃者の楽園」とみなされる可能性があり、これは以下のシナリオに拡大する。

【0018】

－ ＢＩＯＳ ＬＯＣＫ（ＢＬＥ）が有効にされない

【0019】

－－ 国立脆弱性データベース（National Vulnerability Database、ＮＶＤ）からのケース番号

【0020】

－－－ ＣＶＥ－２０１７－３１９７

【0021】

－－－ ＣＬＶＡ－２０１６－１２－００１

【0022】

－－ 攻撃者がＢＩＯＳＷＥビットを修正することができる

【0023】

－－ 攻撃者がＯＳ（オペレーティングシステム）からＳＰＩフラッシュに任意に書き込むことができる

【0024】

－ ＳｍｉＦｌａｓｈハンドラの複数の脆弱性

【0025】

－－ 国立脆弱性データベース（ＮＶＤ）からのケース番号

【0026】

－－－ ＣＬＶＡ－２０１６－１２－００２

【0027】

－－－ ＣＶＥ－２０１７－３１９８

【0028】

－－ 攻撃者が権限をＳＭＭに上げることができる

【0029】

－ ＦＬＯＣＫＤＮが有効にされない

【0030】

－－ 国立脆弱性データベース（ＮＶＤ）からのケース番号

【0031】

－－－ ＣＶＥ－２０１５－３６９２

【0032】

－－－ コンソールアクセスを有する特権攻撃者が、影響を受けたシステムのＢＩＯＳを任意のイメージに再度フラッシュする（reflash）ことができる。

【0033】

－ ＥＯＰ ＨＥＣＩ（ホスト組み込みコントローラインターフェース（host embedded controller interface））コマンドの送信をスキップする

【0034】

－－ 国立脆弱性データベース（ＮＶＤ）からのケース番号

【0035】

－－－ ＣＶＥ－２０１８－４２５１

【0036】

－－ プラットフォームＢＩＯＳが製造モードで動作し続けているか、又はＥＯＰ（エンドオブＰＯＳＴ（End of Post））メッセージ結果をＭＥ（マネージャビリティエンジン）に送るのに失敗し、依然としてＰＯＳＴ ＭＥＩ（ＭＥインターフェース（ME interface））メッセージを受け入れており、攻撃者はＨＭＲ ＦＰＯ（ホストＭＥ領域フラッシュ保護オーバーライド（Host ME Region Flash Protection Override）） ＭＫＨＩ（ＭＥカーネルホストインターフェース（ME kernel Host Interface））コマンドを送ることができ、それはＭＥアクセスを開き、攻撃者は再フラッシュによりＭＥファームウェアを改変することができる。危険に晒されたＭＥファームウェアは、以降、次のブートから、ＣＰＵリセットを妨げる可能性さえある。

【0037】

［技術的問題］

【0038】

シリコンベンダにより提供されるフレームワーク初期化ライブラリと結合されず、任意のフレームワークを通じて構成可能なものとして利用可能にされるセキュリティ機能は、上述のようなシステムの脆弱性をもたらす。さらに、より新しいブートアーキテクチャは、ファームウェア関与の低減を必要とし、これは、重要なプラットフォームハードニングの必要を外部又はサードパーティのベンダの手中に残さない、シリコンプロバイダにより提供される早期プラットフォームハードニング方法の必要をさらに増加させる。したがって、既存のエコシステムにおける問題は、ブートフェーズにおいて早期にプラットフォームをハードニングし、プラットフォームの脆弱性を低減するための、シリコンベンダライブラリにおける技術の不足である。さらに、冗長コードを除去する技術も不足しており、これはブート時間を増加させ、不十分なユーザ体験と非効率的なシステムリソースをもたらす。

【0039】

既に述べたように、全てのセキュリティ実施は現在、ＤＲＡＭベースのメモリがチップセットの消費に対して利用可能になった後、「ポストメモリフェーズ」の間に扱われる。したがって、ＢＩＯＳフローは、ＤＲＡＭベースのメモリが利用可能になるのを待たなければならず、これは、セキュリティ実施のためにより多くの時間を消費する。実際、プラットフォームが既存のハードウェア及びファームウェアの初期化シーケンスを通じて、高速な応答時間、低減されたＳＰＩフットプリント、及びセキュア化されたプラットフォーム（例えば、ＯＢＢ段階に関して上述したセキュリティ違反がない）の増大する顧客ニーズを満たすことにおいて競争するのは、困難な可能性がある。

【0040】

実施形態は、ブートプロセスにおいて早期にセキュリティ実施動作（例えば、ＭＥ動作）を可能にすることにより、セキュア化されたプリブート環境のためにリセットにおいてより多くのメモリを再構成することにより、セキュリティ実施コードによりプラットフォームの早期ハードニングを可能にする。

【0041】

第１に、実施形態は、パッケージキャッシュをＳＲＡＭとして構成し、ブートファームウェアのためにリセットにおいてより多くの予め初期化されたメモリを提供するように、ハードウェアを修正する。第２に、この技術は、ＳＲＡＭ ＩＮＩＴ Ｄｏｎｅ（ＳＩＤ）メッセージを送信することによりＦＳＰからのＭＥ ＵＭＡ（ユニフォームメモリアクセス（uniform memory access））領域を構成し、該ＳＩＤメッセージは、ＭＥファームウェアに対して、ＳＲＡＭが利用可能であること、及びＭＥ ＵＭＡが使用の準備ができていることを示す。このようなアプローチは、ブートコンテキストを終了する前に全ての必要なＳｏＣセキュリティ機能が有効にされることを確保する。さらに、実施形態は、プリブート段階でマルチスレッド環境を使用してより高速なシステムブートを達成し、これにおいて、セキュリティ実施は、他の独立したＩＯ初期化と共に並列スレッド上で実行することができる。

【0042】

以下の表ＩＩは、これらの技術的問題が、本明細書に記載される強化された技術によりどのように解決されるかを示す。

【表2】

【0043】

プロセスの進化における遮断は、ブートプロセスに対するＬ４（レベル４）又はＬＬＣ（ラストレベルキャッシュ）メモリのこの大きいチャンクの可視性の不足であり、これは、システムリソースを非効率的にする。実施形態は、セキュア化されたプラットフォームブートを確保するために、セキュリティ実施された検証されたＦＳＰブートコードを使用することにより、システムのブート段階の間のメモリ階層におけるこの遮断に対処する。

【0044】

一例において、この強化技術は、ＭＥ ＵＭＡメモリを一層早く割り当てることができる。ＤＩＤ（ＤＲＡＭ Ｉｎｉｔ Ｄｏｎｅ）メッセージの同等物を、ＳＲＡＭメモリを使用してかなり早く送信することができる（例えば、「ＳＲＡＭ Ｉｎｉｔ Ｄｏｎｅ（ＳＩＤ）」）。例えば、ＳＩＤは、電源ボタンを押下すると、ＣＰＵリセットの１００ｍｓ以内、及びＧ３ステート（例えば、アドバンスコンフィギュレーション及びパワーインターフェース（Advance Configuration and Power Interface）／ＡＣＰＩ機械的オフ状態）から６００ｍｓ以内にＭＥファームウェアに送信することができる。このようなアプローチは、ＦＳＰ－Ｍを使用してＩＢＢ内に一層広い空間を提供して、ＯＢＢが対処すべきものを残すことなく全ての推奨されたＳｏＣ実施を完了する。最終的に、ＯＢＢは、より良好な応答時間と低減されたＳＰＩフラッシュサイズのために後に除去することができ、これは、ユーザ体験を強化する。

【0045】

科学的に攻撃面を低減するのに役立つ、予め初期化されたメモリ（ＳＲＡＭ）の能力を利用した後、ＵＥＦＩ ＢＩＯＳにおける「ｓｅｃ」段階又はｃｏｒｅｂｏｏｔにおける「ｂｏｏｔｂｌｏｃｋ」においてでさえ、早期セキュリティ実施を設計することが可能であり得る。

【0046】

次世代クライアントＳｏＣアーキテクチャは大きいオンパッケージキャッシュを導入する可能性があり、これは新しい使用法を可能にする。Ｌ４（例えば、「堅固な（Adamantine）」又は「ＡＤＭ」）キャッシュに対するアクセス時間は、ＤＲＡＭアクセス時間より一層短い可能性があり、これは、ホストＣＰＵ及びセキュリティコントローラの通信を改善するために使用される。実施形態は、ブート最適化におけるイノベーションを保護するのに役立つ。リセットにおいてより大きい予め初期化されたメモリを有するハイエンドシリコンに対して価値が加えられ、潜在的に収益の増加につながる。メモリをリセットにおいて利用可能にすることは、レガシーのＢＩＯＳの仮定を無にし、オートモーティブＩＶＩ（車載インフォテインメント（in-vehicle infotainment）、例えば、２秒以内にリアビューカメラをオンにする）、家庭用及び産業用ロボットなどのような現代のデバイスユースケースのために低減されたファームウェア段階（例えば、プリＣＰＵリセット段階、ＩＢＢＬ段階、及びＩＢＢ段階）を用いたより高速で効率的なＢＩＯＳソリューションを作るのにも役立つ。したがって、新たな市場セグメントが利用可能となる可能性がある。

【0047】

実施形態は、プラットフォームがＳｏＣ推奨を常に固守することを確保するために、ＳｏＣの重要なセキュリティ推奨を、シリコン初期化バイナリ（例えば、ＦＳＰ－Ｍ）で提供されるＳｏＣで特別に包まれたファームウェア必須フェーズ（例えば、ＩＢＢＬ及び／又はＩＢＢ）と強固に結合することができる。ＦＳＰ－Ｍをスキップすることによりそのようにするのに失敗することで、プラットフォームはＯＳを起動できなくなる。このようなアプローチは、最終的に攻撃面を低減し、機密の機能ブロック（例えば、知的財産ブロック／ＩＰ）を保護する受動的な方法を提供する。

【0048】

さらに、ＯＢＢの低減は、最終的にコードサイズの約４１％を節約し、＝任意のプログラムについて約１０％のバグ数低減である。さらに、実施形態は、ＯＤＭ／ＯＥＭ設計についてＳＰＩフラッシュサイズを低減するのに役立ち、これはＢＯＭコストを低減する。この強化技術はさらにブートパフォーマンスを有意に改善し、不必要なＯＢＢ段階の低減はブートを２０倍速くする。

【0049】

［プラットフォームの変更］

【0050】

実装は、ハードウェア、ファームウェア、及び視覚的な変更を結果としてもたらし得る。

【0051】

ハードウェアの変更：

【0052】

Ｌ４キャッシュをＳＲＡＭの一部として利用可能にすることは、製品資料文書にさらなるＣＰＵ能力として列挙される新しい特徴であり得る。例えば、ＣＰＵＩＤ（ＣＰＵ識別子（CPU identifier））命令又は専用ＭＳＲ（モデル固有レジスタ（model-specific register））読み出しが、ＣＰＵ機能からアクセス可能なＬ４キャッシュが利用可能かどうかを判定してもよい。

【0053】

さらに、キャッシュサイズは変わってもよく、製品セグメントは「Ｍセグメント」においてより小さく、「Ｐセグメント」においてより大きい（例えば、製品資料文書は、新しい特徴を有する仮定のセットを列挙する）。

【0054】

ファームウェアの変更：

【0055】

シリコン製造業者は、実施形態を実装するために、オープンソースＢＩＯＳ／ブートローダソリューションを使用することができる。

【0056】

レガシーの初期化フローの仮定が、実施形態ではうまく適用できない可能性があるとき、本技術は、下層のファームウェアブート段階の数を低減することができる。実際、最終的なＢＩＯＳイメージの解凍は、ブート段階の低減を示し得る。

【0057】

視覚的な変更：

【0058】

ＢＩＯＳ／ブートローダがＯＢＢ段階を呼び出すことを意図しない場合にプラットフォームセキュリティの脆弱性を回避することは、視覚的な署名を有してもよい。例えば、ＢＩＯＳ／ブートローダからの何らかの重要なセキュリティプログラミングをスキップすることのような視覚的検査及び／又はリバースエンジニアリングの方法が、セキュリティ脅威に対するプラットフォームの脆弱性を依然として示さない場合、ＩＢＢを使用したＳｏＣ統合ファームウェアがプラットフォームセキュリティを確保している実施形態をプラットフォームが既に組み込んでいることが示されてもよい。

【0059】

［実装詳細］

【0060】

一般に、ファームウェア／ＢＩＯＳフェーズの間のシステムメモリ要件は、かなり限定され得る。セキュリティコントローラ／ＨＥＣＩ１は、プリブート環境におけるセキュリティコントローラとのホストベース通信のための基盤を確立するために、およそ約６４ＭＢのメモリを必要とするＰＣＩデバイスである。

【0061】

補助プロセッサコア／マイクロコントローラは、Ｌ４（例えば、ＳｏＣベースダイ上の）キャッシュの一部を（上記で与えられた要件により）プラットフォームファームウェア使用のためのＳＲＡＭとして初期化する。以下の「修正されたプリリセット初期化フロー」を参照する。

【0062】

製品資料文書は、ファームウェア設計のためのＳＲＡＭの物理的な開始及び限界を捉えることができる。

【0063】

ファームウェアフローは、ＦＳＰがＤＲＡＭベースのメモリに依存することなくＳＲＡＭマップドメモリ自体からＭＥ ＵＭＡのために必要なメモリを割り当て、検証されたブートを確保するためにＦＳＰ内のセキュリティモジュールを呼び出すことができるように、変更され得る。メモリの可用性に起因してプロセスリセットにおいてマルチコア能力が利用可能であるため、セキュリティ実施も並行して動作することができる。

【0064】

セキュリティ上の理由で、ＳＲＡＭ範囲の上部にさらなるセキュリティロックダウンソリューションを構築することが必要とされ得る。このような場合、Ｌ４ ＳＲＡＭ範囲は、ＯＳへブートする前に無効にされる／ロックダウンされる。この無効／ロックダウンは、プラットフォームリセットなしにオーバーライドすることができない。一実施形態において、ＦＳＰ（例えば、クローズドソースバイナリブロブ）は、「エンドオブファームウェア（End of Firmware）」ブートイベントでロックダウンを扱う。

【0065】

図３は、コアリセットの前に初期化されたＳＲＡＭに対する修正されたプリリセットブートシーケンス２４を示す。より詳細には、図３は、ＳｏＣセキュリティ推奨を固守するようにファームウェアを最適化するためにプリリセットにおいてＬ４キャッシュがＳＲＡＭとして構成されるシステムの修正されたファームウェアブートフローを示す。

【0066】

フェーズ＃１は、以下の原理に依存する。

【0067】

－ パッケージキャッシュをファームウェアアクセスのためのＳＲＡＭとして構成するための、ハードウェアの変更

【0068】

－ 早期のセキュリティコントローラ通信に対してＭＥ ＵＭＡメモリを割り当てるためにファームウェアが使用するための、リセットにおけるさらなる予め初期化されたメモリ

【0069】

－ ファームウェアフローは、初期化するのにより長い時間を要するＤＲＡＭメモリトレーニングとは独立とすることができる（例えば、Ｌ４キャッシュメモリ範囲へのアクセスは、ＤＲＡＭメモリアクセスと比較して一層速くなる）。

【0070】

図４は、メモリ階層２６についての様々なシステムメモリアクセスにおける応答時間を示す。早期のファームウェア段階（例えば、ＤＲＡＭ初期化の前）は、ファームウェアフットプリントを低減するために回避され得る。例えば、実施形態は、ＢＩＯＳフローにおいてキャッシュアズｒａｍ（ＣＡＲ、例えば、「ｔｅｍｐＲＡＭ ｉｎｉｔ」）を使用する必要はない。このようなアプローチは、ブートローダ空間における複雑なアセンブリプログラミングを低減する。ＦＳＰ－Ｔは、要求されたＭＥ ＵＭＡメモリをＳＲＡＭリソースから割り当てることを決定し、次いでＣＰＵリセットの約１００ｍｓ以内にＭＥ ＵＭＡベースアドレスをＭＳＥＧ＿ＢＡＳＥレジスタに書き込み、ＦＳＰ－Ｍ内のセキュリティモジュールがＭＥＩをさらに送信できるようにする（例えば、現在のフローにおけるＤＲＡＭトレーニング後と比較してブートフロー内で一層早い）ことができる。さらに、ＣＡＲティアダウン（tear down）論理が回避され得る。実施形態は、ブートローダ空間における一時メモリ（ＣＡＲ）から永続メモリ（ＤＲＡＭベース）への間の切り替えを回避し、ブートローダ実行全体をＳＲＡＭベースの固定メモリから駆動することができる。一例において、ＤＲＡＭ初期化は、ペイロード又はＯＳがより高いメモリ要件のためにＤＲＡＭベースのリソースを使用できることを確実にするために、ブートローダブートシーケンスの終わりに実行される。このプロセスでは、ＢＩＯＳからのＳｏＣセキュリティ実施全体が、利用可能及び使用されるＤＲＡＭリソースから切り離される。したがって、ＭＲＣ（メモリ参照コード（memory reference code））が現在のフローにおいてＤＲＡＭリソースを初期化する間、ボトルネックに直面しない。

【0071】

その後、ＦＳＰは、ＳＲＡＭが利用可能であること及びＭＥ ＵＭＡが使用の準備ができていることをＭＥファームウェアに示すＳＲＡＭ ＩＮＩＴ Ｄｏｎｅ（ＳＩＤ）メッセージを送信する。ＳＲＡＭ ＩＮＩＴ Ｄｏｎｅメッセージは、全てのブートフロー上でＦＳＰにより送信されてもよい。

【0072】

ＦＳＰがＳＩＤメッセージを送信した後、ＢＩＯＳはＳＩＤ ＡＣＫ（確認応答（acknowledgement））メッセージを待つ。このＡＣＫメッセージは、要求された「ＭＥ ＢＩＯＳ Ａｃｔｉｏｎ」を含み、ＢＩＯＳは、可能な限り早くこれに基づいて動作する。

【0073】

ＳＩＤ及びＭＥ ＵＭＡのセットアップが、既存のフローで行われるＭＲＣ初期化（例えば、最初のブートにおいて約２０～４０秒、又は連続するブートにおいて約４００ｍｓ）と比較してＣＰＵリセットのブートフローにおいてかなり早く（例えば、約１００ｍｓ以内に）発生するため、「ＭＥ ＢＩＯＳ Ａｃｔｉｏｎ」がプラットフォームリセットを要求するとき、さらなるＭＲＣ初期化を回避することにより、システムブート時間を節約するのにも役立つ可能性がある。

【0074】

例えば、ＭＲＣ初期化が行われた後に「ＭＥ ＢＩＯＳ Ａｃｔｉｏｎ」が扱われるが、ＭＲＣキャッシュがまだブートローダにより保存されていない既存のフローについて考える。プラットフォームリセットを発行すると、次のブートでは、ブートローダがＯＢＢ段階の間にＭＲＣキャッシュを保存するために使用されたため、ＦＳＰはＭＲＣキャッシュを見つけないことになる。その結果、ＭＲＣ初期化の繰り返しになり、これは、ファームウェアブート時間における約２０～４０秒の余分を引き起こす。ＭＥ ＵＭＡ領域がＤＲＡＭリソース依存関係に基づいて設定されているため、プラットフォームブート時間のこの無駄は不十分なユーザ体験を結果としてもたらす。ＭＥ ＵＭＡ領域をＤＲＡＭリソースから独立させ、Ｌ４メモリをＳＲＡＭ又はＬＬＣキャッシュとして使用することは、「ＭＥ ＢＩＯＳ Ａｃｔｉｏｎ」リセットに起因するこのさらなるＭＲＣトレーニングを回避する。セキュリティポリシーを満たすために、ＳＲＡＭメモリ範囲は、オペレーティングシステムへブートする前にロックダウンされてもよい。

【0075】

フェーズ＃２は、Ｌ４キャッシュをリセットにおいてＳＲＡＭとして使用する実施された検証されたＦＳＰブートを伴う。

【0076】

実施形態は、図３及び図４に記載の設計要件を使用し、これは、より大きい及びより高速なメモリをリセットにおいて利用可能にし、ファームウェアフローを修正してその予め初期化されたメモリを使用し、むしろＦＳＰフローを定義して、ＤＲＡＭリソースに依存することなくセキュアなＳｏＣブートを確保する。

【0077】

さらに、実施形態は、プリブート段階でマルチスレッド環境を使用して、セキュリティ実施を別の独立したＩＯ初期化と共に並列スレッド上で実行することができる、より高速なシステムブートを達成する。

【0078】

ハードウェア＆ファームウェア設計詳細：

【0079】

Ｌ４キャッシュは、ＳＲＡＭの一部としてＣＰＵがアクセス可能である。

【0080】

実施形態は、フェーズ＃１を使用してリセット制約において利用可能な限られたメモリを克服することができ、したがって、全てのコア（例えば、ブートストラッププロセッサ／ＢＳＰ及びアプリケーションプロセッサ／ＡＰ）を早期にリセットから移動させ（bring）、ＢＳＰと同様にＡＰにリソースを割り当てて並列タスクを実行することが実現可能である。

【0081】

実施形態は、ＯＳへブートする前にＬ４範囲を無効にする／ロックダウンする。

【0082】

図３は、Ｌ４キャッシュがプリリセットにおいてＳＲＡＭとして構成され、ＣＰＵがメモリ制約なしにリセットにおいてイネーブルであり、検証されたファームウェアブートを確保するシステムの修正ファームウェアブートフローを示す。リセットにおいてファームウェアが使用するのに、より多くの予め初期化されたメモリが利用可能である。ファームウェアフローは、初期化するのにより長い時間を要するＤＲＡＭメモリトレーニングとは独立とすることができる。早期のファームウェア段階（例えば、ＤＲＡＭ初期化の前）は、ファームウェアフットプリントを低減するために回避することができる。

【0083】

ａ） フェーズ＃１の間、ＳｏＣ内の補助プロセッサコア／マイクロコントローラは、Ｌ４キャッシュをＳＲＡＭとして初期化し、コアの関与を必要としない。

【0084】

ｂ） コアがリセットから解放される前に、より多くのメモリが利用可能である。

【0085】

ｃ） ＢＩＯＳイメージは、コアがリセットから出る前でもＳＲＡＭにロードされる。

【0086】

ｄ） ＢＩＯＳフローにおいてキャッシュアズｒａｍ（ＣＡＲ）（例えば、「ｔｅｍｐＲＡＭ ｉｎｉｔ」）を使用することは必要ではない。このようなアプローチは、ブートローダ空間における複雑なアセンブリプログラミングを低減する。

【0087】

ｅ） ＣＰＵ、チップセット、及びＰＣＩ（ペリフェラルコンポーネントインターコネクト）の列挙は、ＤＲＡＭ初期化に依存することなく早期に実行することができる。むしろＳＲＡＭが、全てのＣＰＵ／チップセットプログラミングを実行するために使用される。

【0088】

ＩＢＢＬ／ＦＳＰ－Ｔに対する修正：

【0089】

ｆ） Ｂｕｓ０：Ｄｅｖｉｃｅ２２：Ｆｕｎｃｔｉｏｎ０：Ｒｅｇｉｓｔｅｒ０ｘ４４［ｂｉｔ０：５］でＭＥ ＵＭＡ ＳＩＺＥ（ＭＵＳＺ）フィールドを読み出し、これは、ＭＥに必要なメモリサイズを示す。通常、ＭＥ ＵＭＡ領域に対して割り当てるのは１２８ＭＢ以下のメモリである。

【0090】

ｇ） ＭＥ ＵＭＡ使用のためにＬ４－ＳＲＡＭバケットから有意により大きいチャンクのメモリを区分けする。

【0091】

ｈ） ＳＲＡＭ ＩＮＩＴ Ｄｏｎｅ ＨＥＣＩコマンドをＭＥファームウェアに送信することにより、ＳＲＡＭ Ｉｎｉｔ Ｄｏｎｅ手順に入る。

【0092】

ｉ） ＨＥＣＩ ＳＲＡＭ Ｉｎｉｔ Ｄｏｎｅが成功裏に完了し、ＳＲＡＭ Ｉｎｉｔ Ｄｏｎｅ ＡＣＫでＨＯＳＴ ＣＰＵに返答する。

【0093】

ｊ） ＳＩＤ ＡＣＫを受信すると、ＦＳＰは「ＭＥ ＢＩＯＳ Ａｃｔｉｏｎ」を読み出す。

【0094】

ｋ） アクションがプラットフォームをリセットすることである場合、上記ａ）から再度開始する。他の場合、ＢＩＯＳはＰＯＳＴすることを継続する。

【0095】

ｌ） セキュリティコントローラのＩＭＲベース及び限界を割り当てる。

【0096】

ＩＢＢ／ＦＳＰ－Ｍに対する修正：

【0097】

ホストＣＰＵ及びセキュリティコントローラ通信： ＢＩＯＳは、セキュリティ関連のＨＥＣＩコマンドを送信するため及びＭＥデバイスレジスタアクセスのためにＳＲＡＭベースのメモリリソースを使用し続ける。

【0098】

ｍ） ＣｈｉｐｓｅｔＩｎｉｔ： ＩＢＢＬ段階の終わりにＭＥ ＵＭＡが準備できた後、ＩＢＢ段階内のＦＳＰ－Ｍは、ＰＣＩＥベースのデバイスのためのＦＳＰ－Ｍ関連のポリシー構成に基づいてＰＣＩＥ関連デバイスＨＳＩＯ（高速入出力（high speed input output））レーン及びＦＩＡ（フレキシブルＩ／Ｏアダプタ）プログラミングのためにチップセット初期化テーブルをＭＥファームウェアに送信する。

【0099】

ｎ） エンドオブＰＯＳＴ（End of POST、ＥＯＰ）： ＩＢＢ／ＦＳＰ－Ｍは、ＥＯＰメッセージをＭＥファームウェアに送信し、ＥＯＰメッセージに対する成功の応答を受信した後、さらに進む。ＩＢＢ／ＦＳＰ－Ｍ呼び出しがスキップされている場合、プラットフォームはさらにブートすることができないため、ＩＢＢはＯＳへのシステムブートを許可せず、ＥＯＰの送信に対してＭＥコントローラからＡＣＫが受信されない。ＥＯＰが成功である場合、このメッセージは、ＭＥファームウェアをプリブートモードから出し、ＯＳモードに移行する。ひとたびＭＥがＯＳモードになると、ＭＥは、プリブート環境で使用されるいかなるＭＥＩメッセージも受け入れない。そうでない場合、ＦＳＰ－Ｍは、ＰＭＣ（電力管理コントローラ）ベースのＩＰＣコマンドを使用してＭＥを無効にして、ＯＳへブートした後、ＨＥＣＩコントローラが公開されて（exposed）いないことを確保する（例えば、ＨＥＣＩコントローラＰＣＩデバイスＢｕｓ０：Ｄｅｖｉｃｅ２２：Ｆｕｎｃｔｉｏｎ０が、ＰＣＩツリー上で可視になる）。したがって、システムを攻撃しやすくさせるいかなるＭＥＩメッセージも受け入れられない。ＥＯＰがＩＢＢ内で送信されていることの確保は、通常のＢＩＯＳセキュリティ初期フローの最後の動作として検証されたシステムブートを確保するのに適格である。

【0100】

ｏ） ＭＥデバイスの構成： 全てのＨＥＣＩ通信がこの段階の前に行われるため、より良好なプラットフォーム電力数（platform power number）を使用して、未使用のデバイスをＤ０ｉ３ステート（例えば、ＡＣＰＩデバイス状態）にする。

【0101】

典型的には、ＰＣＨ（プラットフォームコントローラハブ、例えば、入力／出力モジュール）上に３つのＨＥＣＩデバイスがある。ＨＥＣＩ１のみが有効にされ、他は有効にされた機能に依存する。ＨＥＣＩ１が健全な状態（例えば、正常なパス）で動作していないとき、ＦＳＰ－ＳはＨＥＣＩを（例えば、Ｐｒｉｖａｔｅ ＣＲ ｄｉｓａｂｌｅレジスタを介して）無効にし、ＢＩＯＳはまずＨＥＣＩをＤ０ｉ３ステートに、次いでＤ３ステートにし、次いでＨＥＣＩを無効にする。ＢＩＯＳがＨＥＣＩを無効にしない場合、ＢＩＯＳは、ＯＳをロードする前にデバイスをＤ０ｉ３状態にする。

【0102】

ＰＣＨ上に提示されるＳＯＬ（シリアルオーバーローカルエリアネットワーク／ＬＡＮ）及びＵＳＢｒ（ユニバーサルシリアルバスリダイレト）デバイスがある。対応するＭＥ ＳＫＵ（ストックキーピングユニット、例えば、Ｃｏｒｐｏｒａｔｅ ＳＫＵ）で動作するときのみ、ＳＯＬ及びＵＳＢｒデバイスを有効にする。

【0103】

図５は、ＩＢＢ内の修正されたＭＥ通信フロー２８を示す。

【0104】

ｐ） ＳＰＩロックダウン： ブートローダ及びＦＳＰ－ＭなどのＩＢＢ内の構成要素は、ＤＲＡＭが利用可能になった直後にＭＲＣキャッシュを記憶するために一緒に動作する。このようなアプローチは、ＦＳＰ－ＭがＯＳへブートする前にＦｌａｓｈ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｌｏｃｋ－Ｄｏｗｎ（ＦＬＯＣＫＤＮ）フラッシュプログラミングレジスタを設定するのに役立つ。さらに、この技術は、Ｆｌａｓｈ Ｐｒｏｔｅｃｔｅｄ Ｒａｎｇｅ ｎ（ＢＩＯＳ＿ＦＰＲｘ）が不正なＳＰＩ書き込み（イベントログ、ＭＲＣキャッシュなど）を防ぐことを可能にする。

【0105】

ｑ） ＢＩＯＳ制御レジスタ： ＦＳＰ－Ｍは、ＢｉｏｓＩｎｔｅｒｆａｃｅＬｏｃｋＤｏｗｎ（ＢＩＬＤ）、ＢＩＯＳ Ｌｏｃｋ Ｅｎａｂｌｅ（ＢＬＥ）、ＢＩＯＳ Ｗｒｉｔｅ Ｅｎａｂｌｅ（ＢＷＥ）、及びＳＭＭ ＢＩＯＳ Ｗｒｉｔｅ Ｐｒｏｔｅｃｔｉｏｎ（ＳＭＭ ＢＷＰ）などのＢＩＯＳ制御レジスタビットを設定することができる。

【0106】

図６は、ＩＢＢ内の修正されたチップセットプログラミングフロー３０を示す。

【0107】

ｒ） この段階ではＩＢＢの終わりに、ＦＳＰ－Ｍは、検証されたファームウェアブートを確保するために全ての可能なＳｏＣチップセットプログラミング及びセキュリティ通信を実施している。

【0108】

ｓ） ＯＢＢ段階が存在する場合、ＯＢＢ段階は以下のようなさらなるプログラミングを実行し続けてもよい。

【0109】

－ ＧＰＩＯ（汎用入出力（general purpose input-output））初期化 － ＳｏＣ推奨機能ブロック及びボード関連コンポーネントのためのＧＰＩＯ

【0110】

－ マルチプロセッサ初期化

【0111】

－ ＧＯＰサービスを使用してグラフィックスデバイスを初期化する

【0112】

－ ＯＳへのブートのためのブロックデバイスを初期化する

【0113】

－ ＰＣＩデバイス列挙

【0114】

－ ＡＣＰＩテーブルを公開する

【0115】

そうでない場合、ファームウェアブート制御は、Ｌｉｎｕｘｂｏｏｔなどのペイロードに移って、ＯＢＢ段階をペイローダに置き換えた後、これらの動作を実行する（例えば、以下のフェーズ「ｖ」）。

【0116】

ｔ） ＣＡＲティアダウン論理もまた回避され得る。

【0117】

ｕ） ブートローダ空間における一時メモリ（ＣＡＲ）から永続メモリ（ＤＲＡＭベース）への間の切り替えを回避し、ブートローダ実行全体をＳＲＡＭベースの固定メモリから駆動することができる。

【0118】

ｖ） ブートローダブートシーケンスの終わりにＤＲＡＭ初期化を実行して、ペイロード又はＯＳがより高いメモリ要件に対してＤＲＡＭベースのリソースを使用できることを確保する。

【0119】

ｗ） ＰＯＳＴサービスの終わりに、ＢＩＯＳはＳＲＡＭ範囲をロックダウンして、この範囲をデコードするいかなるアクセスも回避する。

【0120】

図７は、リセットにおいて予め初期化されたＳＲＡＭメモリを有する、既存３２対強化３４の早期実施セキュリティ初期化（例えば、ｃｏｒｅｂｏｏｔ）フローを示す。

【0121】

ファームウェアへの影響：

【0122】

－ ＯＢＢ／ＦＳＰ－Ｓ段階が生産ＢＩＯＳ ＩＦＷＩ（統合ファームウェア／ＦＷイメージ）に含まれないとしてもセキュア化されたファームウェアブート。

【0123】

－ ＯＢＢの低減は、最終的にコードサイズの約４１％を節約し、＝約１０％のバグ数低減である。

【0124】

－ この努力は、ＯＥＭ／ＯＤＭがＳＰＩフラッシュサイズを低減するのに役立ち得る。

【0125】

－ 有意なブートパフォーマンスを改善する － 最新のＣＨＲＯＭＥプラットフォームでは、さらに約３００～３５０ｍｓのブート時間を低減することができる。

【0126】

－ Ｌ４キャッシュをＳＲＡＭとして使用する軽量ファームウェアを設計するのに役立ち、これは、ＯＳへブートするためにＦＳＰ（例えば、ＳｏＣシリコン初期化ブロブ）及びブートローダ方法論を用いて最小限かつ重要なもののみの機能ブロックを行う。

【0127】

新しいセキュリティ技術との相互作用：

【0128】

将来のクライアントＣＰＵのために、集中型セキュリティサービスを提供する組み込みセキュリティエンジン（embedded security engine、ＥＳＥ）が存在してもよい。ＦＳＰを拡張Ｌ４キャッシュにロードし認証するこのアプローチは、関連するＦＳＰイメージ認証をＥＳＥに委託させることができる。結果として、セキュリティ論理のＢＩＯＳ実装において潜在的な欠陥が回避され得る。

【0129】

図８は、セキュリティ認証がＥＳＥ４２にオフロードされるハードウェア及びファームウェア４０の設計を示す。一実施形態において、ＥＳＥ４２は、来たるＦＳＰステート検証のために呼び出され得る。妥当性が確認された場合、ＥＳＥ４２は、制御をそれぞれのＦＳＰエントリポイントに渡すことができる。

【0130】

図９Ａは、シリコン初期化を行う方法５０を示す。方法５０は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ファームウェア、フラッシュメモリなどのマシン又はコンピュータ読取可能記憶媒体に記憶された論理命令のセットとして１つ以上のモジュールにおいて、例えばプログラマブル論理アレイ（ＰＬＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブル論理デバイス（ＣＰＬＤ）などの構成可能論理において、例えば特定用途向け集積回路（ＡＳＩＣ）、相補型金属酸化物半導体（ＣＭＯＳ）、又はトランジスタ－トランジスタ論理（ＴＴＬ）技術などの回路技術を使用する固定機能論理ハードウェアにおいて、又はこれらの任意の組み合わせで実装されてもよい。

【0131】

例えば、本方法で示される動作を実行するためのコンピュータプログラムコードは、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ（登録商標）、Ｃ＋＋などのオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は類似のプログラミング言語などの従来の手続き型プログラミング言語を含む、１つ以上のプログラミング言語の任意の組み合わせで書かれてもよい。さらに、論理命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、状態設定データ、集積回路の構成データ、電子回路及び／又はハードウェアに対しネイティブの他の構造コンポーネント（例えば、ホストプロセッサ、中央処理装置／ＣＰＵ、マイクロコントローラなど）をパーソナライズする状態情報を含んでもよい。

【0132】

例示の処理ブロック５２は、プロセッサのＳＲＡＭをプロセッサのリセットに応答して初期化することを提供する。一実施形態において、ＳＲＡＭは、プロセッサのラストレベルキャッシュに位置する。さらに、ブロック５２は、レジスタからサイズ情報を読み出すことを含んでもよく、ＳＲＡＭは、サイズ情報に基づいて初期化される。一例において、ブロック５４は、ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当てる。さらに、ブロック５６は、ＢＩＯＳフェーズの完了の前に、１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガすることができる。図示の例において、マルチスレッド実行は、ＤＲＡＭ初期化とは独立してトリガされる。一実施形態において、用語「独立して」は、ＤＲＡＭ初期化が発生したかどうかにかかわらずマルチスレッド実行をトリガする能力を指す。

【0133】

図９Ｂは、ＩＢＢを動作させる方法６０を示す。方法６０は、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリなどのマシン又はコンピュータ読取可能記憶媒体に記憶された論理命令のセットとして１つ以上のモジュールにおいて、例えばＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどの構成可能論理において、例えばＡＳＩＣ、ＣＭＯＳ、又はＴＴＬ技術などの回路技術を使用する固定機能論理ハードウェアにおいて、又はこれらの任意の組み合わせで実装されてもよい。

【0134】

例示のブロック６２は、ＳＲＡＭの初期化が完了したときにセキュリティコントローラに通知を送信することを提供する。一実施形態において、ブロック６４は、セキュリティコントローラからの通知の確認応答においてＢＩＯＳアクション情報を識別する。さらに、ブロック６６は、ＢＩＯＳアクション情報に従って１つ以上の動作（例えば、リセット動作）を行う。

【0135】

図９Ｃは、ＩＢＢＬを動作させる方法７０を示す。方法７０は、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリなどのマシン又はコンピュータ読取可能記憶媒体に記憶された論理命令のセットとして１つ以上のモジュールにおいて、例えばＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどの構成可能論理において、例えばＡＳＩＣ、ＣＭＯＳ、若しくはＴＴＬ技術などの回路技術を使用する固定機能論理ハードウェアにおいて、又はこれらの任意の組み合わせで実装されてもよい。

【0136】

例示のブロック７２は、ＯＳへのブートの前にＳＲＡＭを無効にすることを提供する。一実施形態において、ブロック７４は、セキュリティコントローラにＥＯＰメッセージを送信する。さらに、ブロック７６は、セキュリティコントローラからのＥＯＰメッセージの確認応答に応答して、セキュリティコントローラをプリブートモードからＯＳモードに移行する。

【0137】

次に、図１０を参照し、パフォーマンス強化コンピューティングシステム１１０を示す。システム１１０は、一般に、コンピューティング機能（例えば、パーソナルデジタルアシスタント／ＰＤＡ、ノートブックコンピュータ、タブレットコンピュータ、コンバーチブルタブレット、サーバ）、通信機能（例えば、スマートフォン）、撮像機能（例えば、カメラ、カムコーダ）、メディア再生機能（例えば、スマートテレビジョン／ＴＶ）、ウェアラブル機能（例えば、時計、アイウェア、ヘッドウェア、履物、ジュエリー）、車両機能（例えば、車、トラック、オートバイ）、ロボット機能（例えば、自律ロボット）、モノのインターネット（Internet of Thing、ＩｏＴ）機能など、又はこれらの任意の組み合わせを有する電子デバイス／プラットフォームの一部でもよい。

【0138】

図示の例において、システム１１０は、システムメモリ１１６（例えば、ＤＲＡＭ）に結合された統合型メモリコントローラ（ＩＭＣ、これは複数のダイにわたり分散されてもよい）１１４を有するホストプロセッサ１１２（例えば、ＣＰＵ）を含む。一実施形態において、ＩＯモジュール１１８がホストプロセッサ１１２に結合される。例示のＩＯモジュール１１８は、例えば、ディスプレイ１２４（例えば、タッチスクリーン、液晶ディスプレイ／ＬＣＤ、発光ダイオード／ＬＥＤディスプレイ）、ネットワークコントローラ１２６（例えば、有線及び／又は無線）、及び大容量記憶装置１２８（例えば、ハードディスクドライブ／ＨＤＤ、光ディスク、ソリッドステートドライブ／ＳＳＤ、フラッシュメモリ等）と通信する。システム１１０は、グラフィックスプロセッサ１２０（例えば、グラフィックス処理ユニット／ＧＰＵ）をさらに含んでもよい。一実施形態において、ホストプロセッサ１１２、ＩＯモジュール１１８、及びグラフィックスプロセッサ１２０は、補助プロセッサ１３０と共にＳｏＣ１３２に組み込まれる。さらに、ホストプロセッサ１１２は、ＳＲＡＭ１３６を有するＬＬＣ１３４を含んでもよい。

【0139】

一例において、ＳＲＡＭ１３６は、実行可能なシリコン初期化命令のセット（例えば、ＦＳＰ）を含み、これは、補助プロセッサ１３０により実行されたときにコンピューティングシステム１１０及び／又は補助プロセッサ１３０に、既に論じた方法５０（図９Ａ）、方法６０（図９Ｂ）、及び／又は方法７０（図９Ｃ）の１つ以上の態様を実施させる。したがって、補助プロセッサ１３０は、ＳｏＣ１３２のリセットに応答してＳＲＡＭ１３６を初期化し、ＳＲＡＭ１３６を１つ以上のセキュリティ実施動作に割り当て、ＢＩＯＳフェーズの完了の前に１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガすることができる。さらに、マルチスレッド実行は、システムメモリ１１６（例えば、ＤＲＡＭ）の初期化とは独立してトリガされてもよい。

【0140】

図１１は、半導体装置１４０（例えば、補助プロセッサを含むチップ及び／又はパッケージ）を示す。図示の装置１４０は、１つ以上の基板１４２（例えば、シリコン、サファイア、ガリウムヒ素）と、基板１４２に結合された及び論理１４４（例えば、トランジスタアレイ及び他の集積回路／ＩＣコンポーネント）を含む。一実施形態において、論理１４４は、既に論じた方法５０（図９Ａ）、方法６０（図９Ｂ）、及び／又は方法７０（図９Ｃ）の１つ以上の態様を実施する。したがって、論理１４４は、プロセッサ（例えば、ホストプロセッサ）のＳＲＡＭをプロセッサのリセットに応答して初期化し、ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当て、ＢＩＯＳフェーズの完了の前にセキュリティ実施動作のマルチスレッド実行をトリガする。さらに、マルチスレッド実行は、ＤＲＡＭ初期化の初期化とは独立してトリガされてもよい。

【0141】

論理１４４は、構成可能論理又は固定機能ハードウェア論理に少なくとも部分的に実装されてもよい。一例において、論理１４４は、基板１４２内に配置された（例えば、埋め込まれた）トランジスタチャネル領域を含む。したがって、論理１４４と基板１４２との間のインターフェースは、階段接合でなくてもよい。論理１４４は、さらに、基板１４２の初期ウエハ上に成長するエピタキシャル層を含むと考えられてもよい。

【0142】

図１２は、一実施形態によるプロセッサコア２００を示す。プロセッサコア２００は、マイクロプロセッサ、埋め込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、又はコードを実行する他のデバイスなどの、任意のタイプのプロセッサのコアでもよい。図１２では１つのプロセッサコア２００のみが示されているが、処理要素は、代わりに、図１２に示すプロセッサコア２００を２つ以上含んでもよい。プロセッサコア２００はシングルスレッドコアでもよく、あるいは、少なくとも１つの実施形態では、プロセッサコア２００は、コア当たり２つ以上のハードウェアスレッドコンテキスト（又は「論理プロセッサ」）を含み得るという点で、マルチスレッド化されてもよい。

【0143】

図１２は、プロセッサコア２００に結合されたメモリ２７０も示している。メモリ２７０は、当業者に知られ又はさもなければ利用可能であるような広範な種類のメモリ（メモリ階層の様々なレイヤを含む）のいずれかでもよい。メモリ２７０は、プロセッサコア２００により実行される１つ以上のコード２１３命令を含むことができ、コード２１３は、既に論じた方法５０（図９Ａ）、方法６０（図９Ｂ）、及び／又は方法７０（図９Ｃ）を実現することができる。プロセッサコア２００は、コード２１３により示される命令のプログラムシーケンスに従う。各命令は、フロントエンド部分２１０に入り、１つ以上のデコーダ２２０により処理され得る。デコーダ２２０は、その出力として、所定のフォーマットの固定幅マイクロオペレーションなどのマイクロオペレーションを生成することができ、あるいは、オリジナルのコード命令を反映する他の命令、マイクロ命令、又は制御信号を生成することができる。例示のフロントエンド部分２１０は、レジスタリネーミング論理２２５及びスケジューリング論理２３０をさらに含み、これらは一般に、リソースを割り当て、実行のための変換命令に対応するオペレーションをキューイングする。

【0144】

プロセッサコア２００は、実行ユニット２５５－１～２５５－Ｎのセットを有する実行論理２５０を含むように示されている。いくつかの実施形態が、特定の機能又は機能のセットに対して専用の複数の実行ユニットを含んでもよい。他の実施形態が、特定の機能を実行できる１つの実行ユニットのみ又は１つの実行ユニットを含んでもよい。例示の実行論理２５０は、コード命令により指定されたオペレーションを実行する。

【0145】

コード命令により指定されたオペレーションの実行の完了後、バックエンド論理２６０は、コード２１３の命令をリタイアさせる（retires）。一実施形態において、プロセッサコア２００は、アウトオブオーダ実行を可能にするが、命令のインオーダリタイアメントを必要とする。リタイアメント論理２６５は、当業者に知られる様々な形態（例えば、リオーダバッファ等）をとることができる。このようにして、プロセッサコア２００は、コード２１３の実行の間、少なくとも、デコーダにより生成される出力、レジスタリネーミング論理２２５により利用されるハードウェアレジスタ及びテーブル、並びに実行論理２５０により修正される任意のレジスタ（図示せず）の観点で変換される。

【0146】

図１２には示されていないが、処理要素は、プロセッサコア２００を有するチップ上に他の要素を含んでもよい。例えば、処理要素は、プロセッサコア２００と共にメモリ制御論理を含んでもよい。処理要素は、Ｉ／Ｏ制御論理を含んでもよく、かつ／あるいはメモリ制御論理と統合されたＩ／Ｏ制御論理を含んでもよい。処理要素は、さらに、１つ以上のキャッシュを含んでもよい。

【0147】

次に、図１３を参照し、一実施形態によるコンピューティングシステム１０００の実施形態のブロック図を示す。図１３には、第１の処理要素１０７０及び第２の処理要素１０８０を含むマルチプロセッサシステム１０００が示されている。２つの処理要素１０７０及び１０８０が示されているが、システム１０００の実施形態は１つのそのような処理要素のみを含んでもよいことが理解されるべきである。

【0148】

システム１０００は、ポイントツーポイントインターコネクトシステムとして示され、第１の処理要素１０７０及び第２の処理要素１０８０は、ポイントツーポイントインターコネクト１０５０を介して結合される。図１３に示すインターコネクトのいずれか又は全てが、ポイントツーポイントインターコネクトでなくマルチドロップバスとして実装されてもよいことを理解されたい。

【0149】

図１３に示すように、処理要素１０７０及び１０８０の各々は、第１及び第２のプロセッサコア（すなわち、プロセッサコア１０７４ａ及び１０７４ｂと、プロセッサコア１０８４ａ及び１０８４ｂ）を含む、マルチコアプロセッサでもよい。そのようなコア１０７４ａ、１０７４ｂ、１０８４ａ、１０８４ｂは、図１２に関連して上記で論じたものと同様の方法で命令コードを実行するように構成され得る。

【0150】

各処理要素１０７０、１０８０は、少なくとも１つの共有キャッシュ１８９６ａ、１８９６ｂを含んでもよい。共有キャッシュ１８９６ａ、１８９６ｂは、それぞれ、コア１０７４ａ、１０７４ｂと、１０８４ａ、１０８４ｂなどの、プロセッサの１つ以上のコンポーネントにより利用されるデータ（例えば、命令）を記憶してもよい。例えば、共有キャッシュ１８９６ａ、１８９６ｂは、プロセッサのコンポーネントによるより速いアクセスのために、メモリ１０３２、１０３４に記憶されたデータをローカルにキャッシュしてもよい。１つ以上の実施形態において、共有キャッシュ１８９６ａ、１８９６ｂは、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）、又は他のレベルのキャッシュなどの１つ以上の中間レベルキャッシュ、ラストレベルキャッシュ（ＬＬＣ）、及び／又はこれらの組み合わせを含んでもよい。

【0151】

２つの処理要素１０７０、１０８０のみで示されているが、実施形態の範囲はそのように限定されないことが理解されるべきである。他の実施形態において、１つ以上のさらなる処理要素が、所与のプロセッサ内に存在してもよい。あるいは、処理要素１０７０、１０８０の１つ以上が、アクセラレータ又はフィールドプログラマブルゲートアレイなどの、プロセッサ以外の要素でもよい。例えば、さらなる処理要素には、第１のプロセッサ１０７０と同じであるさらなるプロセッサ、第１のプロセッサ１０７０に対して異種又は非対称のプロセッサであるさらなるプロセッサ、アクセラレータ（例えば、グラフィックスアクセラレータ又はデジタル信号処理（ＤＳＰ）ユニット）、フィールドプログラマブルゲートアレイ、又は任意の他の処理要素を含んでもよい。処理要素１０７０、１０８０の間には、アーキテクチャ、マイクロアーキテクチャ、熱、電力消費特性などを含むメリットのメトリックの範囲（spectrum）の観点で様々な差があり得る。これらの差は、処理要素１０７０、１０８０間の非対称性及び異種性として効果的に現れ得る。少なくとも１つの実施形態では、様々な処理要素１０７０、１０８０は、同じダイパッケージ内に存在し得る。

【0152】

第１の処理要素１０７０は、メモリコントローラ論理（ＭＣ）１０７２とポイントツーポイント（Ｐ－Ｐ）インターフェース１０７６及び１０７８をさらに含んでもよい。同様に、第２の処理要素１０８０は、ＭＣ１０８２とＰ－Ｐインターフェース１０８６及び１０８８を含んでもよい。図１３に示すように、ＭＣ１０７２及び１０８２は、プロセッサをそれぞれのメモリに、すなわち、メモリ１０３２及びメモリ１０３４に結合し、これらは、それぞれのプロセッサにローカルに取り付けられたメインメモリの一部でもよい。ＭＣ１０７２及び１０８２は、処理要素１０７０、１０８０に統合されたものとして示されているが、代替実施形態では、ＭＣ論理は、処理要素１０７０、１０８０の中に統合されるのでなくその外部の個別論理でもよい。

【0153】

第１の処理要素１０７０及び第２の処理要素１０８０は、それぞれ、Ｐ－Ｐインターコネクト１０７６、１０８６を介して、Ｉ／Ｏサブシステム１０９０に結合されてもよい。図１３に示すように、Ｉ／Ｏサブシステム１０９０は、Ｐ－Ｐインターフェース１０９４及び１０９８を含む。さらに、Ｉ／Ｏサブシステム１０９０は、Ｉ／Ｏサブシステム１０９０を高性能グラフィックスエンジン１０３８と結合するインターフェース１０９２を含む。一実施形態において、バス１０４９は、グラフィックスエンジン１０３８をＩ／Ｏサブシステム１０９０に結合するために使用され得る。あるいは、ポイントツーポイントインターコネクトがこれらのコンポーネントを結合してもよい。

【0154】

次に、Ｉ／Ｏサブシステム１０９０は、インターフェース１０９６を介して第１のバス１０１６に結合されてもよい。一実施形態において、第１のバス１０１６は、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、又はＰＣＩ Ｅｘｐｒｅｓｓバス若しくは他の第３世代Ｉ／Ｏインターコネクトバスなどのバスでもよいが、実施形態の範囲はそのように限定されない。

【0155】

図１３に示すように、様々なＩ／Ｏデバイス１０１４（例えば、バイオメトリクススキャナ、スピーカ、カメラ、センサ）が、第１のバス１０１６を第２のバス１０２０に結合し得るバスブリッジ１０１８と共に、第１のバス１０１６に結合されてもよい。一実施形態において、第２のバス１０２０は、ローピンカウント（ＬＰＣ）バスでもよい。様々なデバイスが第２のバス１０２０に結合されてもよく、例えば、一実施形態において、キーボード／マウス１０１２と、通信デバイス１０２６と、コード１０３０を含み得るディスクドライブ又は他の大容量記憶デバイスなどのデータ記憶ユニット１０１９が含まれる。例示のコード１０３０は、既に論じた方法５０（図９Ａ）、方法６０（図９Ｂ）、及び／又は方法７０（図９Ｃ）を実現することができ、既に論じたコード２１３（図１２）と同様であり得る。さらに、オーディオＩ／Ｏ１０２４が第２のバス１０２０に結合されてもよく、バッテリ１０１０がコンピューティングシステム１０００に電力を供給してもよい。

【0156】

他の実施形態が考えられることに留意されたい。例えば、図１３のポイントツーポイントアーキテクチャの代わりに、システムは、マルチドロップバス又は他のそのような通信トポロジを実装してもよい。さらに、図１３の要素は、代わりに、図１３に示すより多くの又は少ない集積チップを使用して区分されてもよい。

【0157】

［さらなる注記及び例］

【0158】

例１は、ネットワークコントローラと、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むシステムメモリと、上記ネットワークコントローラ及び上記ＤＲＡＭに結合されたシステムオンチップ（ＳｏＣ）であり、補助プロセッサ及びホストプロセッサを含む、ＳｏＣと、を含むコンピューティングシステムを含み、上記ホストプロセッサは、スタティックランダムアクセスメモリ（ＳＲＡＭ）を含み、上記ＳＲＡＭは、実行可能なシリコン初期化命令のセットを含み、上記シリコン初期化命令は、上記補助プロセッサにより実行されたときに当該コンピューティングシステムに、上記ＳｏＣのリセットに応答して上記ＳＲＡＭを初期化し、上記ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当て、基本入出力システム（ＢＩＯＳ）フェーズの完了の前に上記１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガし、上記マルチスレッド実行は、上記ＤＲＡＭの初期化とは独立してトリガされることをさせる。

【0159】

例２は、例１に記載のコンピューティングシステムを含み、上記ＳＲＡＭは、上記ホストプロセッサのラストレベルキャッシュに位置する。

【0160】

例３は、例１に記載のコンピューティングシステムを含み、レジスタ、をさらに含み、上記シリコン初期化命令は、実行されたときにさらに当該コンピューティングシステムに、上記レジスタからサイズ情報を読み出すことをさせ、上記ＳＲＡＭは、上記サイズ情報に基づいて初期化される。

【0161】

例４は、例１に記載のコンピューティングシステムを含み、上記ＳｏＣは、セキュリティコントローラをさらに含み、上記シリコン初期化命令は、実行されたときにさらに当該コンピューティングシステムに、上記ＳＲＡＭの初期化が完了したとき上記セキュリティコントローラに通知を送信し、上記セキュリティコントローラからの上記通知の確認応答においてＢＩＯＳアクション情報を識別し、上記ＢＩＯＳアクション情報に従って１つ以上の動作を行うことをさせる。

【0162】

例５は、例１に記載のコンピューティングシステムを含み、セキュリティコントローラ、をさらに含み、上記シリコン初期化命令は、実行されたときにさらに当該コンピューティングシステムに、上記セキュリティコントローラにエンドオブＰＯＳＴ（ＥＯＰ）メッセージを送信し、上記セキュリティコントローラからの上記ＥＯＰメッセージの確認応答に応答して、上記セキュリティコントローラをプリブートモードからオペレーティングシステムモードに移行することをさせる。

【0163】

例６は、例１乃至５のうちいずれか１つに記載のコンピューティングシステムを含み、上記シリコン初期化命令は、実行されたときにさらに当該コンピューティングシステムに、オペレーティングシステムへのブートの前に上記ＳＲＡＭを無効にすることをさせる。

【0164】

例７は、１つ以上の基板と、上記１つ以上の基板に結合された論理と、を含む半導体装置を含み、上記論理は、構成可能論理又は固定機能ハードウェア論理のうち１つ以上に少なくとも部分的に実装され、上記１つ以上の基板に結合された上記論理は、プロセッサのスタティックランダムアクセスメモリ（ＳＲＡＭ）を上記プロセッサのリセットに応答して初期化し、上記ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当て、基本入出力システム（ＢＩＯＳ）フェーズの完了の前に上記１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガし、上記マルチスレッド実行は、ダイナミックＲＡＭ（ＤＲＡＭ）初期化とは独立してトリガされる。

【0165】

例８は、例７に記載の装置を含み、上記ＳＲＡＭは、上記プロセッサのラストレベルキャッシュに位置する。

【0166】

例９は、例７に記載の装置を含み、上記１つ以上の基板に結合された上記論理は、レジスタからサイズ情報を読み出し、上記ＳＲＡＭは、上記サイズ情報に基づいて初期化される。

【0167】

例１０は、例７に記載の装置を含み、上記１つ以上の基板に結合された上記論理は、上記ＳＲＡＭの初期化が完了したときセキュリティコントローラに通知を送信し、上記セキュリティコントローラからの上記通知の確認応答においてＢＩＯＳアクション情報を識別し、上記ＢＩＯＳアクション情報に従って１つ以上の動作を行う。

【0168】

例１１は、例７に記載の装置を含み、上記１つ以上の基板に結合された上記論理は、セキュリティコントローラにエンドオブＰＯＳＴ（ＥＯＰ）メッセージを送信し、上記セキュリティコントローラからの上記ＥＯＰメッセージの確認応答に応答して、上記セキュリティコントローラをプリブートモードからオペレーティングシステムモードに移行する。

【0169】

例１２は、例７乃至１１のうちいずれか１つに記載の装置を含み、上記１つ以上の基板に結合された上記論理は、オペレーティングシステムへのブートの前に上記ＳＲＡＭを無効にする。

【0170】

例１３は、例７乃至１２のうちいずれか１つに記載の装置を含み、上記１つ以上の基板に結合された上記論理は、上記１つ以上の基板内に配置されたトランジスタチャネル領域を含む。

【0171】

例１４は、実行可能なシリコン初期化命令のセットを含む少なくとも１つのコンピュータ読取可能記憶媒体を含み、上記シリコン初期化命令は、コンピューティングシステムにより実行されたときに上記コンピューティングシステムに、プロセッサのスタティックランダムアクセスメモリ（ＳＲＡＭ）を上記プロセッサのリセットに応答して初期化し、上記ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当て、基本入出力システム（ＢＩＯＳ）フェーズの完了の前に上記１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガし、上記マルチスレッド実行は、ダイナミックＲＡＭ（ＤＲＡＭ）初期化とは独立してトリガされることをさせる。

【0172】

例１５は、例１４に記載の少なくとも１つのコンピュータ読取可能記憶媒体を含み、上記ＳＲＡＭは、上記プロセッサのラストレベルキャッシュに位置する。

【0173】

例１６は、例１４に記載の少なくとも１つのコンピュータ読取可能記憶媒体を含み、上記シリコン初期化命令は、実行されたときにさらに上記コンピューティングシステムに、レジスタからサイズ情報を読み出すことをさせ、上記ＳＲＡＭは、上記サイズ情報に基づいて初期化される。

【0174】

例１７は、例１４に記載の少なくとも１つのコンピュータ読取可能記憶媒体を含み、上記シリコン初期化命令は、実行されたときにさらに上記コンピューティングシステムに、上記ＳＲＡＭの初期化が完了したときセキュリティコントローラに通知を送信し、上記セキュリティコントローラからの上記通知の確認応答においてＢＩＯＳアクション情報を識別し、上記ＢＩＯＳアクション情報に従って１つ以上の動作を行うことをさせる。

【0175】

例１８は、例１４乃至１８のうちいずれか１つに記載の少なくとも１つのコンピュータ読取可能記憶媒体を含み、上記シリコン初期化命令は、実行されたときにさらに上記コンピューティングシステムに、セキュリティコントローラにエンドオブＰＯＳＴ（ＥＯＰ）メッセージを送信し、上記セキュリティコントローラからの上記ＥＯＰメッセージの確認応答に応答して、上記セキュリティコントローラをプリブートモードからオペレーティングシステムモードに移行することをさせる。

【0176】

例１９は、例１４に記載の少なくとも１つのコンピュータ読取可能記憶媒体を含み、上記シリコン初期化命令は、実行されたときにさらに上記コンピューティングシステムに、オペレーティングシステムへのブートの前に上記ＳＲＡＭを無効にすることをさせる。

【0177】

例２０は、プロセッサのスタティックランダムアクセスメモリ（ＳＲＡＭ）を上記プロセッサのリセットに応答して初期化するステップと、上記ＳＲＡＭを１つ以上のセキュリティ実施動作に割り当てるステップと、基本入出力システム（ＢＩＯＳ）フェーズの完了の前に上記１つ以上のセキュリティ実施動作のマルチスレッド実行をトリガするステップであり、上記マルチスレッド実行は、ダイナミックＲＡＭ（ＤＲＡＭ）初期化とは独立してトリガされる、ステップと、を含む方法を含む。

【0178】

例２１は、例２０に記載の方法を含み、上記ＳＲＡＭは、上記プロセッサのラストレベルキャッシュに位置する。

【0179】

例２２は、例２０に記載の方法を含み、レジスタからサイズ情報を読み出すステップ、をさらに含み、上記ＳＲＡＭは、上記サイズ情報に基づいて初期化される。

【0180】

例２３は、例２０に記載の方法を含み、上記ＳＲＡＭの初期化が完了したときセキュリティコントローラに通知を送信するステップと、上記セキュリティコントローラからの上記通知の確認応答においてＢＩＯＳアクション情報を識別するステップと、上記ＢＩＯＳアクション情報に従って１つ以上の動作を行うステップと、をさらに含む。

【0181】

例２４は、例２０に記載の方法を含み、セキュリティコントローラにエンドオブＰＯＳＴ（ＥＯＰ）メッセージを送信するステップと、上記セキュリティコントローラからの上記ＥＯＰメッセージの確認応答に応答して、上記セキュリティコントローラをプリブートモードからオペレーティングシステムモードに移行するステップと、をさらに含む。

【0182】

例２５は、例２０乃至２４のうちいずれか１つに記載の方法を含み、オペレーティングシステムへのブートの前に上記ＳＲＡＭを無効にするステップ、をさらに含む。

【0183】

例２６は、例２０乃至２５のうちいずれか１つに記載の方法を実行する手段を含む。

【0184】

実施形態は、全てのタイプの半導体集積回路（「ＩＣ」）チップでの使用に適用可能である。これらのＩＣチップの例には、これらに限られないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブル論理アレイ（ＰＬＡ）、メモリチップ、ネットワークチップ、システムオンチップ（ＳｏＣ）、ＳＳＤ／ＮＡＮＤコントローラＡＳＩＣなどが含まれる。さらに、図面のいくつかでは、信号導体線は線で表される。いくつかは、より多くの構成要素信号パスを示すために異なり、複数の構成要素信号パスを示すために数字ラベルを有し、かつ／あるいは、一次情報フロー方向を示すために１つ以上の端部に矢印を有することがある。しかしながら、これを限定的に解釈すべきではない。むしろ、そのような追加詳細は、回路のより容易な理解を促進にするために、１つ以上の例示的な実施形態に関連して使用されてもよい。任意の表現された信号線は、さらなる情報を有するか否かにかかわらず、複数の方向に移動し得る１つ以上の信号を実際には含んでもよく、任意の適切なタイプの信号方式、例えば、差動ペアで実現されるデジタル若しくはアナログ線、光ファイバ線、及び／又はシングルエンド線で実現されてもよい。

【0185】

例示的なサイズ／モデル／値／範囲が与えられ得るが、実施形態は同じものに限定されない。製造技術（例えば、フォトリソグラフィ）は時間の経過と共に成熟するので、より小さいサイズのデバイスを製造可能であることが期待される。さらに、ＩＣチップ及び他のコンポーネントへの周知の電力／グランド接続は、例示及び議論を簡単にするため、及び実施形態の特定の態様を不明瞭にしないために、図中に示されていることも示されていないこともある。さらに、構成は、実施形態を不明瞭にすることを避けるためにブロック図の形式で、さらに、このようなブロック図の構成の実施に関する詳細が、実施形態が実施されるコンピューティングシステムに大きく依存するという事実を考慮して示されることがあり、すなわち、このような詳細は、当業者の範囲内であるべきである。例示的な実施形態を説明するために特定の詳細（例えば、回路）が記載されている場合、実施形態はこれらの特定の詳細なしに、又はそれらのバリエーションを用いて実施可能であることは当業者に明らかであるべきである。したがって、本説明は、限定するものでなく例示とみなされるべきである。

【0186】

用語「結合される」は、本明細書において、問題のコンポーネント間の直接的又は間接的な任意のタイプの関係を指すために用いられることがあり、電気的、機械的、流体的、光学的、電磁的、電気機械的、又は他の接続に適用され得る。さらに、用語「第１」、「第２」などは、本明細書において、単に議論を容易にするために用いられることがあり、別段指示されない限り、特定の時間的又は経時的意味を有さない。

【0187】

本出願及び特許請求の範囲において用いられるとき、用語「～の１つ以上」により接合された項目のリストは、列挙されたタームの任意の組み合わせを意味し得る。例えば、フレーズ「Ａ、Ｂ、又はＣの１つ以上」は、Ａ、Ｂ、Ｃ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、又はＡ、Ｂ及びＣを意味し得る。

【0188】

当業者は、前述の説明から、実施形態の広範な手法が様々な形態で実施可能であることを理解するであろう。したがって、実施形態がその特定の例に関連して説明されたが、図面、明細書、及び以下の特許請求の範囲の検討に基づいて他の修正が当業者に明らかになるため、実施形態の真の範囲はそのように限定されるべきでない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図9C】

【図10】

【図11】

【図12】

【図13】

【外国語明細書】