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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022060091
(43)【公開日】2022-04-14
(54)【発明の名称】差動増幅回路
(51)【国際特許分類】
H03F 3/45 20060101AFI20220407BHJP
H03F 3/68 20060101ALI20220407BHJP
H03F 3/34 20060101ALI20220407BHJP
【ＦＩ】
H03F3/45 220
H03F3/68
H03F3/34 210
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2020168100
(22)【出願日】2020-10-02
(71)【出願人】
【識別番号】000227180
【氏名又は名称】日置電機株式会社
(74)【代理人】
【識別番号】110002468
【氏名又は名称】特許業務法人後藤特許事務所
(72)【発明者】
【氏名】柄澤 悠樹
(72)【発明者】
【氏名】中沢 宏紀
(72)【発明者】
【氏名】池田 健太
(72)【発明者】
【氏名】山岸 君彦
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AC12
5J500AC13
5J500AF15
5J500AF17
5J500AH25
5J500AH32
5J500AK01
5J500AM05
5J500AM13
5J500AT03
5J500DP02
(57)【要約】
【課題】差動増幅回路においてオペアンプの性能を維持しつつオフセット電圧又はドリフト電圧を低減する。
【解決手段】差動増幅回路１００は、第一及び第二の入力抵抗２１１，２１２の出力端の電位差を増幅するオペアンプ２２、第一の入力抵抗２１１の出力端に接続される帰還抵抗２３、及び第二の入力抵抗２１２の出力端に接続される第一の抵抗素子２４を有する基礎差動増幅回路２０を備える。さらに差動増幅回路１００は、オペアンプ２２よりもオフセット電圧又はドリフト電圧が小さな高精度オペアンプ３１を備え、高精度オペアンプ３１は、反転入力端子（－）に第一の入力抵抗２１１の出力端が接続され、出力端子に第二の入力抵抗２１２の出力端が接続される。そして高精度オペアンプ３１の非反転入力端子（＋）には、基準信号Ｖｂとして基礎差動増幅回路２０のみの状態におけるオペアンプ２２の非反転入力端子（＋）に生ずる電位に相当する電位が入力される。
【選択図】図１
【解決手段】差動増幅回路１００は、第一及び第二の入力抵抗２１１，２１２の出力端の電位差を増幅するオペアンプ２２、第一の入力抵抗２１１の出力端に接続される帰還抵抗２３、及び第二の入力抵抗２１２の出力端に接続される第一の抵抗素子２４を有する基礎差動増幅回路２０を備える。さらに差動増幅回路１００は、オペアンプ２２よりもオフセット電圧又はドリフト電圧が小さな高精度オペアンプ３１を備え、高精度オペアンプ３１は、反転入力端子（－）に第一の入力抵抗２１１の出力端が接続され、出力端子に第二の入力抵抗２１２の出力端が接続される。そして高精度オペアンプ３１の非反転入力端子（＋）には、基準信号Ｖｂとして基礎差動増幅回路２０のみの状態におけるオペアンプ２２の非反転入力端子（＋）に生ずる電位に相当する電位が入力される。
【選択図】図１
【特許請求の範囲】
【請求項1】
二つの電位信号がそれぞれ入力される第一及び第二の入力抵抗、前記第一及び第二の入力抵抗の出力端の電位差を増幅するオペアンプ、一端に前記第一の入力抵抗の出力端が接続され他端に前記オペアンプの出力端子が接続される帰還抵抗、及び一端に前記第二の入力抵抗の出力端が接続され他端に基準電位が接続される第一の抵抗素子を有する基礎差動増幅回路と、
反転入力端子に前記第一の入力抵抗の出力端が接続されるとともに出力端子に前記第二の入力抵抗の出力端が接続され、前記オペアンプよりもオフセット電圧又はドリフト電圧が小さな高精度オペアンプと、を備え、
前記高精度オペアンプの反転入力端子には、基準信号として前記基礎差動増幅回路のみの状態における前記オペアンプの非反転入力端子に生ずる電位に相当する電位が入力される、
差動増幅回路。
反転入力端子に前記第一の入力抵抗の出力端が接続されるとともに出力端子に前記第二の入力抵抗の出力端が接続され、前記オペアンプよりもオフセット電圧又はドリフト電圧が小さな高精度オペアンプと、を備え、
前記高精度オペアンプの反転入力端子には、基準信号として前記基礎差動増幅回路のみの状態における前記オペアンプの非反転入力端子に生ずる電位に相当する電位が入力される、
差動増幅回路。
【請求項2】
請求項１に記載の差動増幅回路であって、
前記高精度オペアンプの出力端子と前記第二の入力抵抗の出力端との間に第二の抵抗素子を配置した、
差動増幅回路。
前記高精度オペアンプの出力端子と前記第二の入力抵抗の出力端との間に第二の抵抗素子を配置した、
差動増幅回路。
【請求項3】
請求項２に記載の差動増幅回路であって、
前記第一の入力抵抗に入力される前記電位信号の周波数の増加に応じて、前記高精度オペアンプにおける出力端子及び反転入力端子の間を通電する通電手段をさらに備える、
差動増幅回路。
前記第一の入力抵抗に入力される前記電位信号の周波数の増加に応じて、前記高精度オペアンプにおける出力端子及び反転入力端子の間を通電する通電手段をさらに備える、
差動増幅回路。
【請求項4】
請求項３に記載の差動増幅回路であって、
前記通電手段は、前記高精度オペアンプにおける出力端子及び反転入力端子の間に接続されるコンデンサを含む、
差動増幅回路。
前記通電手段は、前記高精度オペアンプにおける出力端子及び反転入力端子の間に接続されるコンデンサを含む、
差動増幅回路。
【請求項5】
請求項３又は請求項４に記載の差動増幅回路であって、
前記第一の入力抵抗の出力端と前記高精度オペアンプの反転入力端子との間に接続される第三の抵抗素子をさらに備え、
前記第三の抵抗素子は、前記第二の抵抗素子に対して同等の抵抗値を持つ、
差動増幅回路。
前記第一の入力抵抗の出力端と前記高精度オペアンプの反転入力端子との間に接続される第三の抵抗素子をさらに備え、
前記第三の抵抗素子は、前記第二の抵抗素子に対して同等の抵抗値を持つ、
差動増幅回路。
【請求項6】
請求項５に記載の複合差動増幅回路であって、
前記高精度オペアンプは、前記電位信号の周波数が所定の閾値よりも高い場合は、ボルテージフォロワ回路として調整信号を前記抵抗素子と前記他の抵抗素子とに出力する、
差動増幅回路。
前記高精度オペアンプは、前記電位信号の周波数が所定の閾値よりも高い場合は、ボルテージフォロワ回路として調整信号を前記抵抗素子と前記他の抵抗素子とに出力する、
差動増幅回路。
【請求項7】
請求項２から請求項６のいずれか一項に記載の差動増幅回路であって、
一端が前記第二の入力抵抗の入力端に接続されるとともに他端が前記高精度オペアンプの非反転入力端子に接続される第四の抵抗素子と、
一端が前記第四の抵抗素子の他端に接続されるとともに他端が前記基準電位に接続される第五の抵抗素子と、を備え、
前記第四の抵抗素子及び前記第五の抵抗素子の抵抗値は、前記第四の抵抗素子に対する前記第五の抵抗素子の分圧比が前記第二の入力抵抗に対する前記第一の抵抗素子の分圧比と同等となるように定められる、
差動増幅回路。
一端が前記第二の入力抵抗の入力端に接続されるとともに他端が前記高精度オペアンプの非反転入力端子に接続される第四の抵抗素子と、
一端が前記第四の抵抗素子の他端に接続されるとともに他端が前記基準電位に接続される第五の抵抗素子と、を備え、
前記第四の抵抗素子及び前記第五の抵抗素子の抵抗値は、前記第四の抵抗素子に対する前記第五の抵抗素子の分圧比が前記第二の入力抵抗に対する前記第一の抵抗素子の分圧比と同等となるように定められる、
差動増幅回路。
【請求項8】
請求項７に記載の差動増幅回路であって、
前記第一の入力抵抗の入力端と前記基準電位との間に介在し、互いに直列接続された前記第四の抵抗素子及び第五の抵抗素子に対して同等の抵抗値を持つ抵抗回路をさらに備える、
差動増幅回路。
前記第一の入力抵抗の入力端と前記基準電位との間に介在し、互いに直列接続された前記第四の抵抗素子及び第五の抵抗素子に対して同等の抵抗値を持つ抵抗回路をさらに備える、
差動増幅回路。
【請求項9】
請求項２から８のいずれか一項に記載の差動増幅回路であって、
前記オペアンプは、利得帯域幅積が数ＭＨｚ以上である高速オペアンプである、
差動増幅回路。
前記オペアンプは、利得帯域幅積が数ＭＨｚ以上である高速オペアンプである、
差動増幅回路。
【請求項10】
請求項１から９のいずれか一項に記載の差動増幅回路であって、
前記基準信号は、下記の式（１）により定められる、
差動増幅回路。
ただし、
Ｖｂは、前記基準信号であり、
Ｖ２は、前記第二の入力抵抗に入力される前記電位信号であり、
Ｒ１は、前記第二の入力抵抗の抵抗値であり、
Ｒ２は、前記第一の抵抗素子の抵抗値である。
前記基準信号は、下記の式（１）により定められる、
差動増幅回路。
【数1】
Ｖｂは、前記基準信号であり、
Ｖ２は、前記第二の入力抵抗に入力される前記電位信号であり、
Ｒ１は、前記第二の入力抵抗の抵抗値であり、
Ｒ２は、前記第一の抵抗素子の抵抗値である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、差動増幅回路に関する。
【背景技術】
【0002】
特許文献１には、一対の入力抵抗の出力端の電位差を増幅するオペアンプと、オペアンプの出力端子から一方の入力端子に帰還する経路に配置される帰還抵抗と、オペアンプの他方の入力端子に接続される抵抗素子と、を備える差動増幅回路が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－２５２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記のような一般的な差動増幅回路においては、オペアンプのオフセット電圧又はドリフト電圧により差動増幅回路の出力信号に誤差が生じてしまう。この対策として、オペアンプよりもオフセット電圧又はドリフト電圧が小さな高精度オペアンプに置き換えたとしても、オフセット電圧又はドリフト電圧は抑えられるものの、高精度オペアンプに置き換えることで利得帯域幅積やスルーレートなどの差動増幅回路の性能が制限されることもある。
【0005】
本発明は、このような問題点に着目してなされたものであり、差動増幅回路においてオペアンプの性能を維持しつつオフセット電圧又はドリフト電圧を低減することを目的とする。
【課題を解決するための手段】
【0006】
本発明のある態様によれば、差動増幅回路は、二つの電位信号がそれぞれ入力される第一及び第二の入力抵抗、前記第一及び第二の入力抵抗の出力端の電位差を増幅するオペアンプ、第一の入力抵抗の出力端に接続される帰還抵抗、及び第二の入力抵抗の出力端に接続される第一の抵抗素子を有する基礎差動増幅回路を備える。さらに差動増幅回路は、反転入力端子に前記第一の入力抵抗の出力端が接続されるとともに出力端子に前記第二の入力抵抗の出力端が接続され、前記オペアンプよりもオフセット電圧又はドリフト電圧が小さな高精度オペアンプを備える。そして、前記高精度オペアンプの非反転入力端子には、基準信号として前記基礎差動増幅回路のみの状態における前記オペアンプの非反転入力端子に生ずる電位に相当する電位が入力される。
【発明の効果】
【0007】
この態様によれば、高精度オペアンプの非反転入力端子に、基礎差動増幅回路のみの状態におけるオペアンプの非反転入力端子に生ずる電位に相当する電位を入力することにより、高精度オペアンプの出力端子にオペアンプのオフセット電圧又はドリフト電圧に相当する差分が得られる。この差分に応じてオペアンプの反転入力端子から高精度オペアンプを経由してオペアンプの非反転入力端子に負帰還がかかるため、オペアンプの入力端子間の電位差が小さくなる。それゆえ、オペアンプの性能を維持しつつオフセット電圧又はドリフト電圧を低減することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、添付図面を参照しながら本発明の各実施形態について説明する。
【0010】
（第一実施形態）
図１は、第一実施形態における差動増幅回路１００の構成を示す回路図である。
図１は、第一実施形態における差動増幅回路１００の構成を示す回路図である。
【0011】
差動増幅回路１００は、二つの電位信号の差分を増幅する演算増幅回路であり、一対の入力端子１１，１２と、基礎差動増幅回路２０と、オフセット電圧抑制回路３０と、基準信号生成部４０と、出力端子５０と、を備える。
【0012】
一対の入力端子１１，１２は、外部から第一及び第二の電位信号Ｖ１，Ｖ２をそれぞれ入力する。具体的には、第一の入力端子１１には第一の電位信号Ｖ１が供給され、第二の入力端子１２には第二の電位信号Ｖ２が供給される。
【0013】
基礎差動増幅回路２０は、一対の入力抵抗２１と、オペアンプ２２と、帰還抵抗２３と、第一の抵抗素子２４と、を備える。
【0014】
一対の入力抵抗２１は、二つの電位信号Ｖ１，Ｖ２がそれぞれ入力される二つの抵抗素子である。一対の入力抵抗２１は、第一の入力抵抗２１１及び第二の入力抵抗２１２により構成される。以下では、第一の入力抵抗２１１及び第二の入力抵抗２１２は、単に、入力抵抗２１１及び入力抵抗２１２と称する。
【0015】
本実施形態における入力抵抗２１１及び入力抵抗２１２は、互いに同等の抵抗値Ｒ１を持つ。一例として抵抗値Ｒ１は、２［ｋΩ］に設定される。入力抵抗２１１の一端である入力端は、第一の入力端子１１に対して接続され、入力抵抗２１２の入力端は、第二の入力端子１２に対して接続される。
【0016】
オペアンプ２２は、第一の入力抵抗２１１の他端である出力端と第二の入力抵抗２１２の他端である出力端との間の電位差を増幅する増幅器である。オペアンプ２２は、入力抵抗２１１の出力端に生じる電位が入力される反転入力端子（－）と、入力抵抗２１２の出力端に生じる電位が入力される非反転入力端子（＋）と、反転入力端子（－）及び非反転入力端子（＋）間の電位差に基づく差分信号が出力される出力端子と、を有する。
【0017】
本実施形態におけるオペアンプ２２は、直流信号又は交流信号に対応する一般的なオペアンプにより構成される。これに代えてオペアンプ２２は、例えば利得帯域幅積（Gain Band Width Product）が数［ＭＨｚ］以上である高速オペアンプにより構成されてもよい。オペアンプ２２の利得帯域幅積とは、利得の変動が小さい周波数帯域の上限を表す一つの指標のことである。
【0018】
帰還抵抗２３は、オペアンプ２２の出力端子から反転入力端子（－）に帰還される電流経路に配置され、入力抵抗２１１の出力端に接続される抵抗素子である。帰還抵抗２３は、オペアンプ２２の出力端子と反転入力端子（－）との間に接続され、帰還抵抗２３の抵抗値Ｒ２を調整することで基礎差動増幅回路２０の増幅率が変化する。
【0019】
帰還抵抗２３の抵抗値Ｒ２は、入力抵抗２１１，２１２の抵抗値Ｒ１に対して同じ値でもよく異なる値でもよい。本実施形態において帰還抵抗２３の抵抗値Ｒ２は、入力抵抗２１１，２１２の抵抗値Ｒ１に対して同じ値、例えば２［ｋΩ］に設定される。
【0020】
第一の抵抗素子２４は、入力抵抗２１２の出力端に接続される抵抗素子であり、基礎差動増幅回路２０の基準となる電位に設定された基準電位９に対して接続される。第一の抵抗素子２４の抵抗値を調整することで基礎差動増幅回路２０の増幅率が変化する。
【0021】
第一の抵抗素子２４の抵抗値は、帰還抵抗２３に対して同じ値に設定される。本実施形態において第一の抵抗素子２４は、帰還抵抗２３に対して同等の抵抗値Ｒ２に設定され、基準電位９は、接地電位である０［Ｖ］に設定される。
【0022】
このような構成により、基礎差動増幅回路２０では、抵抗値Ｒ１で抵抗値Ｒ２を除して得られる値を示す倍率で、オペアンプ２２が第一の電位信号Ｖ１から第二の電位信号Ｖ２を差し引いて得られる電位差を増幅し、増幅した差分信号を出力端子５０に出力する。
【0023】
基礎差動増幅回路２０の接続構成については、入力抵抗２１１の出力端と帰還抵抗２３の一端との接点がオペアンプ２２の反転入力端子（－）に接続され、オペアンプ２２の出力端子と帰還抵抗２３の他端との接点が差動増幅回路１００の出力端子５０に接続される。また、入力抵抗２１２の出力端と第一の抵抗素子２４の一端との接点がオペアンプ２２の非反転入力端子（＋）に接続され、第一の抵抗素子２４の他端が基準電位９に対して接続される。
【0024】
続いて、基礎差動増幅回路２０に対して接続されるオフセット電圧抑制回路３０の構成について説明する。
【0025】
オフセット電圧抑制回路３０は、基礎差動増幅回路２０を構成するオペアンプ２２のオフセット電圧又はドリフト電圧を小さく補正するための調整回路である。本実施形態におけるオフセット電圧抑制回路３０は、高精度オペアンプ３１及び第二の抵抗素子３２を備える。
【0026】
高精度オペアンプ３１は、基礎差動増幅回路２０よりもオフセット電圧が小さな増幅器である。本実施形態ではオフセット電圧が小さな増幅器には、オペアンプ２２よりもオフセット電圧が小さな増幅器と、オペアンプ２２よりもドリフト電圧が小さな増幅器と、が含まれる。
【0027】
高精度オペアンプ３１としては、例えば、低オフセットアンプ、ゼロドリフトアンプ、又は低ドリフトアンプが挙げられる。ゼロドリフトアンプは、例えば、オートゼロ方式、チョッパー方式、又はこれらの組合せを採用した一般的な回路構成を有する。
【0028】
なお、上述のような構成を有する高精度オペアンプ３１の利得帯域幅積は、オペアンプ２２の利得帯域幅積よりも狭くなりやすい。言い換えれば、高精度オペアンプ３１の動作周波数範囲は、オペアンプ２２の動作周波数範囲よりも狭くなりやすい。
【0029】
高精度オペアンプ３１は、オペアンプ２２の二つの入力端子を介して入力抵抗２１２の出力端から入力抵抗２１１の出力端へ負帰還がかかるように配置される。すなわち、高精度オペアンプ３１は、入力抵抗２１１の出力端の電圧を増幅し、入力抵抗２１２の出力端に電圧が印加されるように配置される。
【0030】
これにより、高精度オペアンプ３１は、オペアンプ２２の反転入力端子（－）に生じる電位をフィードバックし、フィードバックした電位と基準信号Ｖｂとの差分を小さくするための調整信号を第二の抵抗素子３２の出力端に印加する。
【0031】
本実施形態では、高精度オペアンプ３１は、基準信号Ｖｂが入力される非反転入力端子（＋）と、入力抵抗２１１及び帰還抵抗２３の接点に生じる電位が入力される反転入力端子（－）と、上記の調整信号を出力するための出力端子と、を有する。
【0032】
高精度オペアンプ３１の非反転入力端子（＋）に、基準信号Ｖｂとして基礎差動増幅回路２０のみの状態におけるオペアンプ３１の非反転入力端子（＋）に生ずる電位に相当する電位が入力される。基礎差動増幅回路２０のみの状態とは、差動増幅回路１００からオフセット電圧抑制回路３０を取り除いた状態（回路構成）のことである。
【0033】
このように、高精度オペアンプ３１の非反転入力端子（＋）に入力される基準信号Ｖｂは、基礎差動増幅回路２０のみの状態におけるオペアンプ２２の非反転入力端子（＋）に生ずる電位に基づいて生成される。
【0034】
ここで、高精度オペアンプ３１を用いてオペアンプ２２の入力オフセット電圧を小さくするのに必要とされる基準信号Ｖｂの大きさについて詳細に説明する。なお、入力オフセット電圧とは、オペアンプ２２の出力電圧が０Ｖになるときの非反転入力端子（＋）と反転入力端子（－）間の電圧差のことである。
【0035】
まず、差動増幅回路１００からオフセット電圧抑制回路３０を省略した状態におけるオペアンプ２２の出力端子に生じる出力電位Ｖoutは、次式（１）により表わすことができる。
【0036】
【数1】
【0037】
なお、Ｒ１は、一対の入力抵抗２１の抵抗値であり、Ｒ２は、帰還抵抗２３及び第一の抵抗素子２４の抵抗値である。Ｖ１は、第一の入力端子１１に生じる電位であり、Ｖ２は、第一の入力端子１１に生じる電位であり、Ｖoffは、オペアンプ２２の入力オフセット電圧である。
【0038】
このとき、オペアンプ２２の反転入力端子（－）に生じる電位Ｖ-は、次式（２）により表わすことができる。
【0039】
【数2】
【0040】
上式（２）のように、オペアンプ２２の反転入力端子（－）に生じる電位Ｖ-には、入力オフセット電圧Ｖoffに加えて、オペアンプ２２の非反転入力端子（＋）に生じる第１項の電位Ｖ+が重畳されている。同様に、オペアンプ２２の反転入力端子（－）から高精度オペアンプ３１の反転入力端子（－）にフィードバックされる電位も、入力オフセット電圧Ｖoffにオペアンプ２２の非反転入力端子（＋）に生じる電位Ｖ+が重畳されている。
【0041】
それゆえ、高精度オペアンプ３１を用いて入力オフセット電圧Ｖoffを小さくするには、高精度オペアンプ３１にフィードバックされる電位からオペアンプ２２の非反転入力端子（＋）に生じる電位Ｖ+を取り除くことが好ましい。
【0042】
したがって、本実施形態においては、フィードバックされる電位からオペアンプ２２の非反転入力端子（＋）に生じる電位Ｖ+を取り除くために、高精度オペアンプ３１の非反転入力端子（＋）に、次式（３）で得られる電位値を示す基準信号Ｖｂが入力される。
【0043】
【数3】
【0044】
このように基準信号Ｖｂが設定されることで、高精度オペアンプ３１の出力端子からオペアンプ２２の非反転入力端子（＋）に対して入力オフセット電圧Ｖoffに相当する電位を付与することができる。
【0045】
なお、基準信号Ｖｂは、高精度オペアンプ３１を用いてオペアンプ２２の入力オフセット電圧Ｖoffが小さくなればよいので、オペアンプ２２の入力オフセット電圧Ｖoffが小さくなる範囲において上式（３）に示した電位値からズラしてもよい。例えば、オペアンプ２２の入力オフセット電圧Ｖoffが上式（３）に示した電位値よりも十分に大きい場合は、基準信号Ｖｂを上式（３）に示した電位値から０［Ｖ］に近づけるようにしてもよい。
【0046】
第二の抵抗素子３２は、高精度オペアンプ３１の出力端子と入力抵抗２１２の出力端との間に接続される。このように、第二の抵抗素子３２は、高精度オペアンプ３１の出力端子と第二の入力抵抗２１２の出力端との間に配置される。第二の抵抗素子３２は、例えば、高精度オペアンプ３１による負帰還制御の感度を調節するために用いられる。また、第二の抵抗素子３２は、高精度オペアンプ３１の発振を抑制するために用いられてもよい。
【0047】
第二の抵抗素子３２の抵抗値Ｒ３は、高精度オペアンプ３１の出力信号によってオペアンプ２２の非反転端子（＋）に与えられる電位が、第二の電位信号Ｖ２により入力抵抗２１２及び第一の抵抗素子２４の接点に生じる電位に比べて大きくなり過ぎないように定められる。
【0048】
第二の抵抗素子３２の抵抗値Ｒ３は、入力抵抗２１１及び入力抵抗２１２の抵抗値Ｒ１、並びに、帰還抵抗２３及び第一の抵抗素子２４の抵抗値Ｒ２に対して同じ値でもよく異なる値でもよい。本実施形態において第二の抵抗素子３２の抵抗値Ｒ３は、抵抗値Ｒ１及びＲ２に対して同じ値、例えば２［ｋΩ］に設定される。
【0049】
なお、本実施形態では一対の入力抵抗２１、帰還抵抗２３、第一の抵抗素子２４、及び第二の抵抗素子３２の各々が一つの抵抗器で実現されているが、複数の抵抗器で実現されてもよい。
【0050】
続いて、オフセット電圧抑制回路３０における接続構成について説明する。
【0051】
高精度オペアンプ３１の反転入力端子（－）は、入力抵抗２１１と帰還抵抗２３との接点に接続されるとともにオペアンプ２２の反転入力端子（－）に接続され、高精度オペアンプ３１の出力端子は、第二の抵抗素子３２の一端に接続される。第二の抵抗素子３２の他端は、入力抵抗２１２と第一の抵抗素子２４との接点に接続されるとともにオペアンプ２２の非反転入力端子（＋）に接続される。そして高精度オペアンプ３１の非反転入力端子（＋）は、基準信号生成部４０に接続される。
【0052】
基準信号生成部４０は、基準信号Ｖｂを生成してそれを高精度オペアンプ３１の非反転入力端子（＋）に供給する。基準信号生成部４０は、例えば、外部電源により実現されてもよく、或いは、入力抵抗２１２の入力される第二の電位信号Ｖ２に基づいて基準信号Ｖｂを生成する回路により実現されてもよい。
【0053】
次に、差動増幅回路１００の出力端子５０に生じる出力電位Ｖoutについて説明する。
【0054】
まず、差動増幅回路１００において、キルヒホッフの法則により、次の式（４）及び式（５）が導出される。また、高精度オペアンプ３１の出力端子に生じる調整信号ＶLAは、次式（６）のように表わすことができ、オペアンプ２２の反転入力端子（－）に生じる電位Ｖ-は、次式（７）のように表わすことができる。
【0055】
【数4】
【0056】
なお、上式（６）において、Ａは、高精度オペアンプ３１のオープンループゲインであり、ＶL+は、高精度オペアンプ３１の非反転入力端子（＋）に生じる電位値であり、ＶL+は、高精度オペアンプ３１の反転入力端子（－）に生じる電位値である。ここでは、ＶL+は、上式（３）に示した基準信号Ｖｂとしている。
【0057】
続いて、上式（４）をオペアンプ２２の反転入力端子（－）に生じる電位Ｖ-について解くと、次式（８）が導出され、上式（５）をオペアンプ２２の非反転入力端子（＋）に生じる電位Ｖ+について解くと、次式（９）が導出される。
【0058】
【数5】
【0059】
そして、式（９）の左辺に上式（７）を代入するとともに式（９）の右辺の調整信号ＶLAに上式（６）を代入することにより、次式（１０）が導出される。
【0060】
【数6】
【0061】
続いて、式（１０）をオペアンプ２２の反転入力端子（－）に生じる電位Ｖ-について解くと、次式（１１）が導出される。
【0062】
【数7】
【0063】
ここで、式（１１）の右辺に上式（８）を代入した式を差動増幅回路１００の出力電位Ｖoutについて解くと、次式（１２）が導出される。
【0064】
【数8】
【0065】
式（１２）に示したＸ、Ｙ及びＺは、それぞれ次式（１３）の通りである。
【数9】
【0066】
ここで、高精度オペアンプ３１のオープンループゲインＡが十分に大きければ次式（１４）の条件が成立するので、差動増幅回路１００の出力電位Ｖoutにおいては、次式（１５）のように、入力オフセット電圧が無視できるほど小さくなる。したがって、入力オフセット電圧が無い差動増幅回路１００を実現することができる。
【0067】
【数10】
【数11】
【0068】
このように、上式（１４）の条件が成立するように、一対の入力抵抗２１の抵抗値Ｒ１と、帰還抵抗２３及び第一の抵抗素子２４の抵抗値Ｒ２と、第二の抵抗素子３２の抵抗値Ｒ３とを調整することにより、オペアンプ２２のオフセット電圧を抑制することができる。
【0069】
次に、基準信号生成部４０の構成例について図２を参照して説明する。
【0070】
図２は、本実施形態における基準信号生成部４０の詳細構成を示す回路図である。本実施形態における基準信号生成部４０は、互いに直列接続された第四の抵抗素子４１及び第五の抵抗素子４２を備える分圧回路４０Ａである。
【0071】
分圧回路４０Ａにおいて、入力端子４０１は、入力抵抗２１２の入力端に対して接続され、入力端子４０２は、基準電位９に対して接続される。そして出力端子４０３は、高精度オペアンプ３１の非反転入力端子（＋）に接続される。
【0072】
本実施形態では、第四の抵抗素子４１が、入力抵抗２１２に対して同等の抵抗値Ｒ１を持つ第一抵抗であり、第五の抵抗素子４２が、第一の抵抗素子２４に対して同等の抵抗値Ｒ２を持つ第二抵抗である。すなわち、第四の抵抗素子４１及び第五の抵抗素子４２の各抵抗値は、第四の抵抗素子４１に対する第五の抵抗素子４２の分圧比が入力抵抗２１２に対する第一の抵抗素子２４の分圧比（Ｒ２／Ｒ１）に対して同等となるように定められている。これにより、上式（３）に示した基準信号Ｖｂが高精度オペアンプ３１の非反転入力端子（＋）に供給される。
【0073】
なお、高精度オペアンプ３１における非反転入力端子（＋）の電位が基準信号Ｖｂとなればよいので、第四の抵抗素子４１及び第五の抵抗素子４２は、それぞれ上述の抵抗値Ｒ１及び抵抗値Ｒ２を持つものに限られない。例えば、第四の抵抗素子４１及び第五の抵抗素子４２の抵抗値は、第四の抵抗素子４１に対する第五の抵抗素子４２の分圧比が入力抵抗２１２に対する第一の抵抗素子２４の分圧比に対して同等であれば、それぞれ抵抗値Ｒ１，Ｒ２とは異なる値であってもよい。
【0074】
第四の抵抗素子４１の一端が入力抵抗２１２の入力端に接続され、第四の抵抗素子４１の他端が第五の抵抗素子４２の一端に接続され、第五の抵抗素子４２の他端が基準電位９に接続される。そして高精度オペアンプ３１の非反転入力端子（＋）が、第四の抵抗素子４１の他端と第五の抵抗素子４２の一端との間の接点に接続される。
【0075】
このように、基準信号生成部４０は、入力抵抗２１２及び第一の抵抗素子２４にそれぞれ対応する第四の抵抗素子４１及び第五の抵抗素子４２を用いて、入力抵抗２１２に入力される第二の電位信号Ｖ２を分圧することにより基準信号Ｖｂを生成する。これにより、差動増幅回路１００において基準信号Ｖｂを生成する外部電源を用意しなくてもよい。
【0076】
また、入力抵抗２１２及び第一の抵抗素子２４に対応する第四の抵抗素子４１及び第五の抵抗素子４２と第二の電位信号Ｖ２とを用いることにより上式（３）を満たす基準信号Ｖｂが精度よく生成されるので、オペアンプ２２のオフセット電圧を確実に低減することができる。
【0077】
なお、式（１４）においてＲ３＝０としてよい。そのため、本実施形態においては第二の抵抗素子３２はなくてもよい。また、本実施形態では高精度オペアンプ３１によってオペアンプ２２の入力端子間に負帰還がかかるように構成されていればよく、例えば、高精度オペアンプ３１の負帰還ループに回路素子が挿入されてもよい。
【0078】
次に、第一実施形態による作用効果について説明する。
【0079】
本実施形態における差動増幅回路１００は、二つの電位信号Ｖ１，Ｖ２がそれぞれ入力される第一及び第二の入力抵抗２１１，２１２と、第一及び第二の入力抵抗２１１，２１２の出力端の電位差を増幅するオペアンプ２２とを有する基礎差動増幅回路２０を備える。さらに基礎差動増幅回路２０は、第一の入力抵抗２１１の出力端に接続される帰還抵抗２３と、第二の入力抵抗２１２の出力端に接続される第一の抵抗素子２４とを有する。
【0080】
さらに差動増幅回路１００は、オペアンプ２２よりもオフセット電圧又はドリフト電圧が小さな高精度オペアンプ３１を備え、高精度オペアンプ３１の反転入力端子（－）に第一の入力抵抗２１１の出力端が直接又は間接的に接続され、高精度オペアンプ３１の出力端子に第二の入力抵抗２１２の出力端が直接又は間接的に接続される。
【0081】
そして、高精度オペアンプ３１の非反転入力端子（＋）には、基準信号Ｖｂとして、基礎差動増幅回路２０のみの状態におけるオペアンプ２２の非反転入力端子（＋）に生ずる電位に相当する電位が入力される。
【0082】
この構成によれば、高精度オペアンプ３１は、オペアンプ２２の反転入力端子（－）から高精度オペアンプ３１自身を経由してオペアンプ２２の非反転入力端子（＋）に負帰還がかかるように配置される。そして、高精度オペアンプ３１の非反転入力端子（＋）に入力される基準信号Ｖｂは、基礎差動増幅回路２０のみの状態におけるオペアンプ２２の非反転入力端子（＋）に生ずる電位に基づいて生成される。それゆえ、高精度オペアンプ３１は、オペアンプ２２の反転入力端子（－）からフィードバックされた電位Ｖ-を基準信号Ｖｂで減じて差分を取得するにより、オペアンプ２２のオフセット電圧又はドリフト電圧に相当する成分を抽出することができる。
【0083】
そのため、高精度オペアンプ３１は、抽出した上記差分に応じて、オペアンプ２２の反転入力端子（－）、高精度オペアンプ３１の反転入力端子（－）を経由してオペアンプ２２の非反転入力端子（＋）に負帰還するよう動作する。これにより、オペアンプ２２の入力端子間の電位差が小さくなるので、オペアンプ２２のオフセット電圧又はドリフト電圧を低減することができる。したがって、オペアンプ２２の性能を維持しつつオペアンプ２２の入力オフセット電圧又はドリフト電圧を低減することができる。
【0084】
これに加え、本実施形態における差動増幅回路１００には、高精度オペアンプ３１の出力端子と第二の入力抵抗２１２の出力端との間に第二の抵抗素子３２が配置される。これにより、高精度オペアンプ３１の負帰還制御の感度を適切に調整することが可能になる。それゆえ、例えば高精度オペアンプ３１の発振を抑制することができる。
【0085】
また、本実施形態における第二の抵抗素子３２は、高精度オペアンプ３１の出力端子と第二の入力抵抗２１２の出力端との間に接続される。そして高精度オペアンプ３１は、オペアンプ２２の反転入力端子（－）に生じる電位Ｖ-をフィードバックし、フィードバックした電位Ｖ-と基準信号Ｖｂとの差分を小さくするための調整信号を第二の抵抗素子３２に出力する。
【0086】
また、本実施形態における差動増幅回路１００は、第四の抵抗素子４１と第五の抵抗素子４２とを備える。第四の抵抗素子４１の一端は入力抵抗２１２の入力端に接続されるとともに第五の抵抗素子４２の他端は高精度オペアンプ３１の非反転入力端子（＋）に接続される。そして第五の抵抗素子４２の一端は第四の抵抗素子４１の他端に接続されるとともに第五の抵抗素子４２の他端は基準電位９に接続される。
【0087】
このとき、第四の抵抗素子４１及び第五の抵抗素子４２の抵抗値は、第四の抵抗素子４１に対する第五の抵抗素子４２の分圧比が、入力抵抗２１２に対する第一の抵抗素子２４の分圧比に対して同等となるように定められる。
【0088】
この構成によれば、第四の抵抗素子４１及び第五の抵抗素子４２の接点から上式（３）に示した基準信号Ｖｂが高精度オペアンプ３１の非反転入力端子（＋）に供給される。これにより、高精度オペアンプ３１においてオペアンプ２２の入力オフセット電圧に相当する電位差を確実に抽出することができる。これに加え、外部電源を用意しなくて済むので、簡易な構成により基準信号Ｖｂを生成することができる。
【0089】
このように、差動増幅回路１００において、入力抵抗２１２及び第一の抵抗素子２４にそれぞれ対応する第四の抵抗素子４１及び第五の抵抗素子４２を配置することにより、基準信号Ｖｂの高精度化と回路構成の簡素化という二つの相反する効果を同時に実現することができる。
【0090】
また、本実施形態における基準信号Ｖｂは、上式（３）により定められる。これにより、高精度オペアンプ３１において、オペアンプ２２の反転入力端子（－）に生じる電位Ｖ-から基準信号Ｖｂを減じることでオペアンプ２２の入力オフセット電圧を的確に抽出してオペアンプ２２の非反転端子（＋）に付与することができる。したがって、精度よくオペアンプ２２のオフセット電圧を低減することができる。
【0091】
（第二実施形態）
第一実施形態における高精度オペアンプ３１は、上記の式（１２）乃至式（１４）より、オープンループゲインの高い周波数領域での使用が前提であるが、高精度オペアンプ３１の有効周波数帯域の上限は、オペアンプ２２の利得帯域幅積よりも低い。
第一実施形態における高精度オペアンプ３１は、上記の式（１２）乃至式（１４）より、オープンループゲインの高い周波数領域での使用が前提であるが、高精度オペアンプ３１の有効周波数帯域の上限は、オペアンプ２２の利得帯域幅積よりも低い。
【0092】
その結果、高精度オペアンプ３１の有効周波数帯域の上限よりも高い周波数を有する二つの電位信号Ｖ１，Ｖ２が差動増幅回路１００に入力されると、高精度オペアンプ３１の出力信号に含まれる出力ノイズが大きくなってしまう。
【0093】
そこで、高精度オペアンプ３１の有効周波数帯域の上限よりも高い周波数帯域において高精度オペアンプ３１で増大する出力ノイズの影響を抑制するための回路構成を追加した実施形態について図３を参照して説明する。
【0094】
なお、以下では高精度オペアンプ３１の有効周波数帯域の上限よりも高い周波数帯域のことを高周波領域と称し、この高周波領域よりも低い周波数帯域のことを低周波領域と称する。
【0095】
図３は、第二実施形態における差動増幅回路１０１の構成を示す回路図である。
【0096】
差動増幅回路１０１は、図１に示した差動増幅回路１００の構成に加え、第三の抵抗素子３３及び高周波通電部３４を備えている。
【0097】
本実施形態では、差動増幅回路１０１のうち高周波通電部３４以外の構成については、基本的に差動増幅回路１００と同じ構成である。そのため、以下では、互いに同じ構成については同一符号を付して重複する説明を省略する。
【0098】
本実施形態におけるオペアンプ２２は、高周波領域でも動作可能な高速オペアンプによって構成される。例えば、高速オペアンプの利得帯域幅積は１００［ＭＨｚ］程度である。
【0099】
第三の抵抗素子３３と高周波通電部３４は、高周波領域において、高精度オペアンプ３１の出力である調整信号の一部をオペアンプ２２の反転入力端子（－）に供給するための機能を有する。
【0100】
本実施形態では、第三の抵抗素子３３は、高精度オペアンプ３１からの調整信号がオペアンプ２２の反転入力端子（－）及び非反転入力端子（＋）の双方に等しく分配されるよう、第二の抵抗素子３２の抵抗値Ｒ３と同等の抵抗値に設定される。
【0101】
第三の抵抗素子３３の一端は、入力抵抗２１１の出力端、オペアンプ２２の反転入力端子（－）及び帰還抵抗２３の一端に接続される。本実施形態では第三の抵抗素子３３が一つの抵抗器で実現されているが、複数の抵抗器で実現してもよい。第三の抵抗素子３３を複数の抵抗器で実現する場合は、第二の抵抗素子３２も同じ構成にするのが好ましい。これにより、高精度オペアンプ３１からの調整信号を精度よく二等分することが可能となる。
【0102】
高周波通電部３４は、第一又は第二の電位信号Ｖ１,Ｖ２の周波数の増加（上昇）に応じて、高精度オペアンプ３１における出力端子及び反転入力端子（－）の間を通電する通電手段を構成する。高周波通電部３４は、例えば、高周波信号を通過させる素子やスイッチ回路により構成される。
【0103】
一例として高周波通電部３４は、第一又は第二の電位信号Ｖ１，Ｖ２の周波数が所定の閾値よりも高いか否かに応じて高精度オペアンプ３１における出力端子及び反転入力端子（－）の間を導通状態又は非導通状態に切り替えるスイッチ回路を備える。なお、所定の閾値は、高精度オペアンプ３１の利得帯域幅積の上限値に基づいてあらかじめ定められ、例えば１００［Ｈｚ］に設定される。
【0104】
この例では、高周波通電部３４は、第一又は第二の電位信号Ｖ１，Ｖ２の周波数が所定の閾値以下であるか否かを示す制御信号を受信する。この制御信号は、利用者の入力操作によって生成されてもよく、あるいは、高周波通電部３４が、不図示の周波数分析センサから電位信号Ｖ１，Ｖ２の周波数を示す出力信号を取得してその出力信号に応じて制御信号を生成してもよい。
【0105】
高周波通電部３４は、第一又は第二の電位信号Ｖ１，Ｖ２の周波数が所定の閾値以下である旨を示す制御信号を受信すると、高精度オペアンプ３１における出力端子と反転入力端子（－）との間を非導通状態にするようスイッチ回路を制御する。これにより、高精度オペアンプ３１のオープンループゲインが十分に大きくなるので、オペアンプ２２のオフセット電圧を低減することができる。
【0106】
一方、高周波通電部３４は、周波数が所定の閾値よりも高い旨を示す制御信号を受信すると、高精度オペアンプ３１における出力端子と反転入力端子（－）との間を導通状態にするようスイッチ回路を制御する。これにより、高精度オペアンプ３１は、ユニティゲイン動作するボルテージフォロワ回路として機能するとともに、高精度オペアンプ３１から出力される調整信号が、第二の抵抗素子３２と第三の抵抗素子３３との双方に等しく分配される。
【0107】
それゆえ、オペアンプ２２の反転入力端子（－）及び非反転入力端子（＋）には、高精度オペアンプ３１からの調整信号を互いに等しく分配した信号が同相信号として入力されるので、オペアンプ２２において同相信号が相殺される。
【0108】
このように、高精度アンプ３１の有効周波数帯域の上限よりも高い周波数を有する第一の電位信号Ｖ１を高精度オペアンプ３１に入力することに起因して高精度オペアンプ３１で増大するノイズは、オペアンプ２２において除去される。
【0109】
次に、差動増幅回路１０１の具体的な構成例について図４を参照して説明する。
【0110】
図４は、本実施形態における差動増幅回路１０１の詳細構成を示す回路図である。図４には、高周波通電部３４としてコンデンサ３４Ａが示され、基準信号生成部４０として分圧回路４０Ｂが示されている。他の構成は、図３に示した差動増幅回路１０１の構成と同じであるため、ここでは主にコンデンサ３４Ａ及び分圧回路４０Ｂの構成について説明する。
【0111】
コンデンサ３４Ａは、高精度オペアンプ３１における出力端子と反転入力端子（－）との間に接続される。そしてコンデンサ３４Ａは、第一の電位信号Ｖ１の周波数が高くなるにつれてコンデンサ３４Ａ自身のインピーダンスが小さくなって通電しやくなるという特性を有する。
【0112】
コンデンサ３４Ａの一端は、抵抗素子３３の他端と高精度オペアンプ３１の反転入力端子（－）とに接続され、コンデンサ３４Ａの他端は、第二の抵抗素子３２の一端と高精度オペアンプ３１の出力端子とに接続される。
【0113】
本実施形態におけるコンデンサ３４Ａは、高精度オペアンプ３１の有効周波数帯域の上限以下ではコンデンサ３４Ａのインピーダンスが高いので、高精度オペアンプ３１における出力端子と反転入力端子（－）との間は絶縁状態となる。高精度オペアンプ３１の有効周波数帯域の上限は、例えば、高精度オペアンプ３１のオープンループゲインが最大値から半減する周波数である。
【0114】
一方、コンデンサ３４Ａは、高精度オペアンプ３１の有効周波数帯域の上限よりも高い高周波領域において、コンデンサ３４Ａのインピーダンスが低下するので、高精度オペアンプ３１における出力端子と反転入力端子（－）との間を通電する。
【0115】
それゆえ、コンデンサ３４Ａの静電容量Ｃは、コンデンサ３４Ａに入力される交流信号の周波数が高精度オペアンプ３１の有効周波数帯域の上限近傍から高くなるにつれてコンデンサ３４Ａのインピーダンスが低下するように定められる。例えばコンデンサ３４Ａの静電容量Ｃは、１００［ｎＦ］に設定される。
【0116】
このように、高精度オペアンプ３１における出力端子と反転入力端子（－）とを繋ぐ帰還経路にコンデンサ３４Ａを配置することにより、第一の電位信号Ｖ１の周波数の増加に応じて上記帰還経路を絶縁状態から通電状態へと遷移させることができる。
【0117】
続いて、基準信号生成部４０として機能する分圧回路４０Ｂについて説明する。
【0118】
分圧回路４０Ｂは、図２に示した分圧回路４０Ａの構成に加え、入力抵抗２１１の入力端と基準電位９との間に介在する抵抗回路４３を備えている。抵抗回路４３は、一又は複数の抵抗素子によって構成される。
【0119】
抵抗回路４３は、互いに直列接続された第四の抵抗素子４１及び第五の抵抗素子４２に対して同等の抵抗値を持つ。具体的には、抵抗回路４３の抵抗値は、第四の抵抗素子４１の抵抗値Ｒ１と第五の抵抗素子４２の抵抗値Ｒ２とを加算した値（Ｒ１＋Ｒ２）に設定される。
【0120】
これにより、抵抗回路４３、入力抵抗２１１及び帰還抵抗２３の各抵抗値の総和は、第四の抵抗素子４１、第五の抵抗素子４２、入力抵抗２１２及び第一の抵抗素子２４の各抵抗値の総和に対して同じ値となる。すなわち、第一の入力端子１１に対して接続される負荷抵抗の大きさは、第二の入力端子１２に対して接続される負荷抵抗の大きさに比して同等になる。
【0121】
それゆえ、第一の入力端子１１からオペアンプ２２の反転入力端子（－）に流れる第一電流信号の位相と第二の入力端子１２からオペアンプ２２の非反転入力端子（＋）に流れる第二電流信号の位相とが一致しやすくなる。したがって、図２に示した分圧回路４０Ａに比べて、第二電流信号の第一電流信号に対する信号遅延が小さくなるので、信号遅延に起因するオペアンプ２２の出力誤差を小さくすることができる。
【0122】
本実施形態における抵抗回路４３は、互いに直列接続される抵抗素子４３１及び抵抗素子４３２により構成される。具体的には、抵抗素子４３１の一端は、入力抵抗２１１の入力端に接続され、抵抗素子４３１の他端は、抵抗素子４３２の一端に接続される。そして抵抗素子４３２の他端は、基準電位９に対して接続される。
【0123】
抵抗素子４３１は、第四の抵抗素子４１に対して同じ抵抗値を持ち、第四の抵抗素子４１と同一の部品によって構成される。抵抗素子４３２は、第五の抵抗素子４２に対して同じ抵抗値を持ち、第五の抵抗素子４２と同一の部品によって構成される。
【0124】
このように、分圧回路４０Ａを構成する第四の抵抗素子４１及び第五の抵抗素子４２に対して対称性を有するように抵抗回路４３を構成することにより、分圧回路４０Ａの設置に伴う第二電流信号の信号特性の変化を第一電流信号に対しても付与することができる。それゆえ、単に第四の抵抗素子４１及び第五の抵抗素子４２に対して同じ抵抗値を持つ一つの抵抗素子を配置する場合に比べて、分圧回路４０Ａの設置に起因するオペアンプ２２の出力誤差を低減することが可能となる。
【0125】
【0126】
図５Ａは、第一の電位信号Ｖ１の周波数が高精度オペアンプ３１の有効周波数帯域の上限以下であるときの差動増幅回路１０１の動作を説明するための図である。図５Ｂは、第一の電位信号Ｖ１の周波数が高周波帯域にあるときの差動増幅回路１０１の動作を説明するための図である。
【0127】
図５Ａに示すように、第一の電位信号Ｖ１の周波数が高精度オペアンプ３１の有効周波数帯域の上限以下である場合には、コンデンサ３４Ａのインピーダンスが大きくなり、高精度オペアンプ３１のオープンループゲインが十分に大きくなる。そのため、高精度オペアンプ３１は、オペアンプ２２の入力オフセット電圧が小さくなるよう、自己を介してオペアンプ２２の反転入力端子（－）から非反転入力端子（＋）へ負帰還をかける。
【0128】
一方、第一の電位信号Ｖ１の周波数が高周波帯域にある場合には、高精度オペアンプ３１には有効周波数帯域の上限よりも高い周波数を有する交流信号が入力される。その結果、高精度オペアンプ３１に有効周波数帯域の上限以下の周波数を有する交流信号を入力した場合に比べて、高精度オペアンプ３１から発生するノイズが増大する。
【0129】
このとき、第一の電位信号Ｖ１の周波数が高周波帯域にある場合には、図５Ｂに示すように、コンデンサ３４Ａのインピーダンスが小さくなり、高精度オペアンプ３１における出力端子と反転入力端子（－）との間が通電状態となる。
【0130】
そのため、高精度オペアンプ３１は、ボルテージフォロワ回路として動作するとともに、高精度オペアンプ３１の出力端子の後段には、第三の抵抗素子３３及び帰還抵抗２３と第二の抵抗素子３２及び第一の抵抗素子２４とオペアンプ２２とによって差動増幅回路が構成される。
【0131】
これにより、高精度オペアンプ３１の出力信号は、オペアンプ２２の反転入力端子（－）に接続された抵抗素子３３及び帰還抵抗２３による第一経路と、オペアンプ２２の非反転入力端子（＋）に接続された第二の抵抗素子３２及び第一の抵抗素子２４による第二経路と、に互いに等しく分配される。そして、二等分された分配信号は、同相信号としてオペアンプ２２の二つの入力端子にそれぞれ入力されるので、高精度オペアンプ３１の出力信号に含まれるノイズは、オペアンプ２２において除去される。
【0132】
したがって、第一及び第二の電位信号Ｖ１，Ｖ２の周波数が高精度オペアンプ３１の有効周波数帯域の上限よりも高い周波数であっても、高精度オペアンプ３１から発生する増大したノイズを抑制しつつ、オペアンプ２２のオフセット電圧又はドリフト電圧を小さくすることができる。
【0133】
なお、本実施形態では基準信号生成部４０として分圧回路４０Ｂを採用したが、これに代えて図２に示した分圧回路４０Ａ又は外部電源を採用してもよい。
【0134】
次に、差動増幅回路１０１の周波数特性について図６乃至図９を参照して説明する。より詳細には、差動増幅回路１０１のシミュレーション解析を実行して得られた解析結果とともに、比較対象としてオフセット電圧抑制回路３０を省いた一般的な差動増幅回路である基礎差動増幅回路２０のみの回路構成の解析結果を併せて説明する。
【0135】
図６は、シミュレーション解析において設定された差動増幅回路１０１のパラメータの数値を示す図である。
【0136】
差動増幅回路１０１のシミュレーション解析において、第一及び第二の入力抵抗２１１，２１２と第四の抵抗素子４１と抵抗素子４３１の各抵抗値Ｒ１を２［ｋΩ］とし、帰還抵抗２３と第一の抵抗素子２４と第五の抵抗素子４２と抵抗素子４３２の各抵抗値Ｒ２を２［ｋΩ］とした。さらに、第二の抵抗素子３２と第三の抵抗素子３３の各抵抗値Ｒ３も２［ｋΩ］とした。
【0137】
また、オペアンプ２２の利得帯域幅積を１４５［ＭＨｚ］とし、高精度オペアンプ３１の利得帯域幅積は３［ＭＨｚ］とした。
【0138】
【0139】
図７には、差動増幅回路１０１の解析結果が実線により示されており、縦軸は、差動増幅回路１０１の出力のオフセット電圧であり、横軸は、時間［ｍｓ］である。ここでは比較対象として、基礎差動増幅回路２０のみの回路構成の解析結果が破線により示されている。
【0140】
図７に示すように、基礎差動増幅回路２０のみの回路構成においては、電位信号Ｖ１，Ｖ２の周波数の上昇に関わらず、オペアンプ２２の出力のオフセット電圧が－８００［μＶ］のまま一定である。
【0141】
これに対し、オフセット電圧抑制回路３０を備えた差動増幅回路１０１においては、低オフセット電圧の高精度オペアンプ３１の入力オフセット電圧がオペアンプ２２の入力オフセット電圧よりも小さくほぼ０（ゼロ）［μＶ］で一定である。そのため、オペアンプ２２の出力のオフセット電圧は、高精度オペアンプ３１と同様に、ほぼ０［μＶ］となる。
【0142】
このように、非反転入力端子（＋）に基準信号Ｖｂが入力された高精度オペアンプ３１をオペアンプ２２の反転入力端子（－）から非反転入力端子（＋）に負帰還がかかるように配置することにより、オペアンプ２２の出力のオフセット電圧を低減することができる。
【0143】
次に、差動増幅回路１０１の出力ノイズに関する周波数特性について説明する。
【0144】
【0145】
図８Ａ及び図８Ｂの横軸は、共通の周波数軸であり、二つの電位信号Ｖ１，Ｖ２の周波数を示す。図８Ａの縦軸は、差動増幅回路１０１の出力ノイズにおける１Ｈｚあたりの雑音電圧密度であり、図８Ｂの縦軸は、基礎差動増幅回路２０のみの出力ノイズの雑音電圧密度である。
【0146】
図８Ａ及び図８Ｂに示すように、低周波領域において、差動増幅回路１０１の出力ノイズは、比較対象である基礎差動増幅回路２０のみの出力ノイズに比べて１，０００分の一程度と非常に小さい。言い換えれば、差動増幅回路１０１においては１／ｆノイズが十分に低減されている。
【0147】
出力ノイズが極めて小さくなる理由は、オペアンプ２２の反転入力端子（－）に入力される電圧信号が、高精度オペアンプ３１を経由してオペアンプ２２の非反転入力端子（＋）に負帰還されるからである。これにより、低周波領域での出力ノイズは高精度オペアンプ３１の特性によって決定されるので、オペアンプ２２から出力される信号のノイズ成分が減少する。
【0148】
続いて、差動増幅回路１０１の同相信号除去比（ＣＭＲＲ）に関する周波数特性について説明する。
【0149】
【0150】
図９には、差動増幅回路１０１の解析結果が実線により示されており、縦軸が差動増幅回路１０１の同相信号除去比であり、横軸が差動増幅回路１０１に入力される二つの電位信号Ｖ１，Ｖ２の周波数である。ここでは、比較対象として一般的な差動増幅回路である基礎差動増幅回路２０のみの回路構成の解析結果が破線により示されている。
【0151】
図９に示すように、低周波数領域においては、差動増幅回路１０１の同相信号除去比は、基礎差動増幅回路２０のみの回路構成の同相信号除去比に比べて高い。
【0152】
この理由は、図８Ａ及び図８Ｂで述べた通り、高精度オペアンプ３１によりオペアンプ２２の反転入力端子（－）からオペアンプ２２の非反転端子（＋）に負帰還がかかるからである。さらに、オペアンプ２２で同相信号成分が相殺されて同相信号除去比が向上する。
【0153】
一方、高周波領域においては、差動増幅回路１０１の同相信号除去比は、基礎差動増幅回路２０のみの回路構成の同相信号除去比に対して同等のレベルに維持される。
【0154】
この理由は、高精度オペアンプ３１の帰還経路に配置されたコンデンサ３４Ａが通電状態となり、ユニティゲイン動作する高精度オペアンプ３１の出力信号を二つに分配した同相信号がオペアンプ２２の二つの入力端子に入力されるからである。
【0155】
これにより、オペアンプ２２と第一乃至第三の抵抗素子２４，３２，３３と帰還抵抗２３とから構成される差動増幅回路によって同相信号が除去されるので、動作周波数範囲の超過に伴う高精度オペアンプ３１の出力ノイズを低減することができる。それゆえ、オペアンプ２２の同相信号除去比が大きく低下するのを抑制することができる。
【0156】
このように、差動増幅回路１０１では、オペアンプ２２により構成される基礎差動増幅回路２０の周波数帯域以下の全帯域において、一般的な差動増幅回路である基礎差動増幅回路２０のみの回路構成に対して同等以上の同相信号除去比を実現することができる。
【0157】
次に、第二実施形態による作用効果について説明する。
【0158】
本実施形態における差動増幅回路１０１は、第一実施形態における差動増幅回路１００と同様の作用効果を奏する。
【0159】
さらに本実施形態においては、第一の入力抵抗２１１に入力される電位信号Ｖ１の周波数の増加に応じて、高精度オペアンプ３１における出力端子及び反転入力端子（－）の間を通電する通電手段として高周波通電部３４を備える。
【0160】
この構成によれば、図５Ｂに示したように、高精度オペアンプ３１からの調整信号が二つに分流し、分流した二つの同相信号がオペアンプ２２の二つの入力端子に入力される。これにより、オペアンプ２２では分流した二つの同相信号同士が打ち消されるので、高周波領域において高精度オペアンプ３１で増大する出力ノイズを低減することができる。
【0161】
また、本実施形態において、高周波通電部３４は、高精度オペアンプ３１における出力端子及び反転入力端子（－）の間に接続されるコンデンサ３４Ａを含む。コンデンサ３４Ａを用いることより、高周波通電部３４を簡易な回路構成にしつつ、高周波領域において高精度オペアンプ３１における出力端子と反転入力端子との間に交流信号を通すことができる。
【0162】
これにより、電位信号Ｖ１，Ｖ２の周波数が所定の閾値よりも高い場合は、高精度オペアンプ３１は、ボルテージフォロワ回路としてユニティゲイン動作する。そして高精度オペアンプ３１は、オペアンプ２２の反転入力端子（－）からフィードバックされた電位Ｖ-と基準信号Ｖｂとの差分を示す調整信号を第二の抵抗素子３２と他の抵抗素子３３との双方に出力する。
【0163】
それゆえ、高精度オペアンプ３１の出力信号を二つに分配した同相信号がそれぞれオペアンプ２２の二つの入力端子に供給されるので、オペアンプ２２において高精度オペアンプ３１の出力信号に含まれる増大ノイズを低減することができる。
【0164】
また、本実施形態における差動増幅回路１０１は、第一の入力抵抗２１１の出力端と高精度オペアンプ３１の反転入力端子（－）との間に接続される第三の抵抗素子３３をさらに備える。そして第三の抵抗素子３３は、第二の抵抗素子３２に対して同等の抵抗値Ｒ３を持つ。
【0165】
これにより、高精度オペアンプ３１の出力信号を二等分した同相信号がそれぞれオペアンプ２２の二つの入力端子に供給されるので、オペアンプ２２において高精度オペアンプ３１の出力信号に含まれる増大ノイズを取り除くことができる。
【0166】
本実施形態において、差動増幅回路１０１は、第二の入力抵抗２１２に対して同等の抵抗値Ｒ１を持つ第四の抵抗素子４１と、第一の抵抗素子２４に対して同等の抵抗値Ｒ２を持つ第五の抵抗素子４２とを備える。すなわち、第四の抵抗素子４１及び第五の抵抗素子４２の抵抗値は、第四の抵抗素子４１に対する第五の抵抗素子４２の分圧比が入力抵抗２１２に対する第一の抵抗素子２４の分圧比と比べて同等となるように定められる。
【0167】
そして、第四の抵抗素子４１の一端が第二の入力抵抗２１２の入力端に接続されるとともに第四の抵抗素子４１の他端が第五の抵抗素子４２の一端に接続され、第五の抵抗素子４２の他端が基準電位９に接続される。そして高精度オペアンプ３１の非反転入力端子（＋）は、第四の抵抗素子４１と第五の抵抗素子４２との間に接続される。
【0168】
これに加え、差動増幅回路１０１は、第一の入力抵抗２１１の入力端と基準電位９との間に介在し、互いに直列接続された第四の抵抗素子４１及び第五の抵抗素子４２に対して同等の抵抗値（Ｒ１＋Ｒ２）を持つ抵抗回路４３を備える。
【0169】
このように、第一の入力抵抗２１１の入力端と基準電位９との間に抵抗回路４３を配置することにより、第一の入力抵抗２１１の入力端に対して接続される負荷抵抗と第二の入力抵抗２１２の入力端子に対して接続される負荷抵抗が同等となる。それゆえ、抵抗回路４３を配置しない場合に比べて、オペアンプ２２の二つの入力端子に供給される電流信号間の遅延が小さくなるので、遅延に起因するオペアンプ２２の出力誤差を小さくすることができる。
【0170】
本実施形態におけるオペアンプ２２は、利得帯域幅積が数ＭＨｚ以上である高速オペアンプである。これにより、差動増幅回路１０１において、高速オペアンプの性能を維持しつつ高速オペアンプのオフセット電圧又はドリフト電圧を低減することができる。
【0171】
以上、本発明の実施形態について説明したが、上記実施形態は本発明の適用例の一部を示したに過ぎず、本発明の技術的範囲を上記実施形態の具体的構成に限定する趣旨ではない。
【0172】
例えば、第一実施形態では差動増幅回路１００に基準信号生成部４０として分圧回路４０Ａを設置したが、これに代えて図４に示した分圧回路４０Ｂを設置してもよい。この場合も、第二実施形態と同様、オペアンプ２２の二つの入力端子に供給される電流信号間の遅延を抑えることができる。
【0173】
また、第二実施形態ではオフセット電圧抑制回路３０に第二の抵抗素子３２及び第三の抵抗素子３３が設置したが、第二の抵抗素子３２及び第三の抵抗素子３３の各々にコンデンサが並列接続されてもよい。
【符号の説明】
【0174】
２０ 基礎差動増幅回路
２１ 一対の入力抵抗
２１１、２１２ 第一の入力抵抗、第二の入力抵抗
２３ 帰還抵抗
２４ 第一の抵抗素子
３１ 高精度オペアンプ
３２、３３ 第二の抵抗素子、第三の抵抗素子
３４ 高周波通電部（通電手段）
３４Ａ コンデンサ
４１、４２ 第四の抵抗素子、第五の抵抗素子
４３ 抵抗回路
１００、１０１ 差動増幅回路
２１ 一対の入力抵抗
２１１、２１２ 第一の入力抵抗、第二の入力抵抗
２３ 帰還抵抗
２４ 第一の抵抗素子
３１ 高精度オペアンプ
３２、３３ 第二の抵抗素子、第三の抵抗素子
３４ 高周波通電部（通電手段）
３４Ａ コンデンサ
４１、４２ 第四の抵抗素子、第五の抵抗素子
４３ 抵抗回路
１００、１０１ 差動増幅回路
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8A】
【図8B】
【図9】