(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022060225
(43)【公開日】2022-04-14
(54)【発明の名称】メモリデバイス及びその動作方法
(51)【国際特許分類】
G11C 7/10 20060101AFI20220407BHJP
G11C 11/4093 20060101ALI20220407BHJP
【ＦＩ】
G11C7/10 240
G11C7/10 415
G11C7/10 510
G11C7/10 150
G11C11/4093 100
G11C11/4093 150
【審査請求】有
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022006697
(22)【出願日】2022-01-19
(62)【分割の表示】P 2020105730の分割
【原出願日】2020-06-19
(71)【出願人】
【識別番号】512167426
【氏名又は名称】華邦電子股▲ふん▼有限公司
【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】100134577
【弁理士】
【氏名又は名称】石川 雅章
(72)【発明者】
【氏名】門脇 卓也
(57)【要約】 （修正有）
【課題】メモリデバイスの動作周期を短縮するメモリデバイス及びその動作方法を提供する。
【解決手段】メモリデバイス１００は、入出力データラッチ回路１１０とビット線センスアンプ回路ＢＬＳＡを含む。入出力データラッチ回路は、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩＯとの間に結合される。ローカル入出力線ペアは、ビット線センスアンプ回路を介して複数のビット線ペアＢＬ１、ＢＬ２に結合される。メモリデバイスは、読み出し動作又は書き込み動作の何れか一方を行う場合に、２段階式動作を実行し、これらのビット線ペアの選択されたビット線ペアのデータを入力又は出力する。選択されたビット線ペアは、２段階式動作のうちの１つのステージ動作においてのみ、ローカル入出力線ペアに接続され、２段階式動作のもう１つのステージ動作では、入出力データラッチ回路にラッチした選択されたビット線ペアのデータは、主入出力線ペアに送信される。
【選択図】図１
【解決手段】メモリデバイス１００は、入出力データラッチ回路１１０とビット線センスアンプ回路ＢＬＳＡを含む。入出力データラッチ回路は、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩＯとの間に結合される。ローカル入出力線ペアは、ビット線センスアンプ回路を介して複数のビット線ペアＢＬ１、ＢＬ２に結合される。メモリデバイスは、読み出し動作又は書き込み動作の何れか一方を行う場合に、２段階式動作を実行し、これらのビット線ペアの選択されたビット線ペアのデータを入力又は出力する。選択されたビット線ペアは、２段階式動作のうちの１つのステージ動作においてのみ、ローカル入出力線ペアに接続され、２段階式動作のもう１つのステージ動作では、入出力データラッチ回路にラッチした選択されたビット線ペアのデータは、主入出力線ペアに送信される。
【選択図】図１
【特許請求の範囲】
【請求項1】
主入出力線ペアとローカル入出力線ペアとの間に結合される入出力データラッチ回路と
、
ビット線センスアンプ回路と、
を含み、
前記ローカル入出力線ペアが前記ビット線センスアンプ回路を介して複数のビット線ペア
に結合され、
メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、前記
メモリデバイスは、２段階式動作を実行して前記複数のビット線ペアのうちの選択された
ビット線ペアのデータを入力又は出力し、
前記選択されたビット線ペアは、前記２段階式動作の１つのステージ動作においてのみ前
記ローカル入出力線ペアに導通され、前記２段階式動作のもう１つのステージ動作では、
前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータは、前記
主入出力線ペアに送信される、メモリデバイス。
、
ビット線センスアンプ回路と、
を含み、
前記ローカル入出力線ペアが前記ビット線センスアンプ回路を介して複数のビット線ペア
に結合され、
メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、前記
メモリデバイスは、２段階式動作を実行して前記複数のビット線ペアのうちの選択された
ビット線ペアのデータを入力又は出力し、
前記選択されたビット線ペアは、前記２段階式動作の１つのステージ動作においてのみ前
記ローカル入出力線ペアに導通され、前記２段階式動作のもう１つのステージ動作では、
前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータは、前記
主入出力線ペアに送信される、メモリデバイス。
【請求項2】
前記ビット線センスアンプ回路は、前記複数のビット線ペアのデータを保存するための
複数のセンスアンプデータラッチを含み、
前記２段階式動作は、第１ステージ動作と第２ステージ動作を含み、
前記メモリデバイスが読み出し動作を実行する時、前記第１ステージ動作では、前記選択
されたビット線ペアのデータが対応する前記センスアンプデータラッチから前記入出力デ
ータラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ
回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが書き込み動作を実行する時、前記第１ステージ動作では、書き込み
データが前記主入出力線ペアから前記入出力データラッチ回路にラッチされ、及び前記第
２ステージ動作では、前記入出力データラッチ回路にラッチされた前記書き込みデータが
前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、請
求項１に記載のメモリデバイス。
複数のセンスアンプデータラッチを含み、
前記２段階式動作は、第１ステージ動作と第２ステージ動作を含み、
前記メモリデバイスが読み出し動作を実行する時、前記第１ステージ動作では、前記選択
されたビット線ペアのデータが対応する前記センスアンプデータラッチから前記入出力デ
ータラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ
回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが書き込み動作を実行する時、前記第１ステージ動作では、書き込み
データが前記主入出力線ペアから前記入出力データラッチ回路にラッチされ、及び前記第
２ステージ動作では、前記入出力データラッチ回路にラッチされた前記書き込みデータが
前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、請
求項１に記載のメモリデバイス。
【請求項3】
前記入出力データラッチ回路は、
前記入出力線ペアと前記ローカル入出力線ペアとの間に結合される読み出しデータラッチ
回路と、
前記主入出力線ペアと前記ローカル入出力線ペアの間に結合される書き込みデータラッチ
回路と、
を含み、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記
読み出しデータラッチ回路は、前記選択されたビット線ペアのデータを受信し、前記第２
ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力
線ペアに送信され、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記
書き込みデータラッチ回路が書き込みデータを受信し、前記第２ステージ動作では、書き
込みデータラッチ回路にラッチされた書き込みデータが前記選択されたビット線ペアに対
応する前記センスアンプデータラッチに送信される、請求項２に記載のメモリデバイス。
前記入出力線ペアと前記ローカル入出力線ペアとの間に結合される読み出しデータラッチ
回路と、
前記主入出力線ペアと前記ローカル入出力線ペアの間に結合される書き込みデータラッチ
回路と、
を含み、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記
読み出しデータラッチ回路は、前記選択されたビット線ペアのデータを受信し、前記第２
ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力
線ペアに送信され、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記
書き込みデータラッチ回路が書き込みデータを受信し、前記第２ステージ動作では、書き
込みデータラッチ回路にラッチされた書き込みデータが前記選択されたビット線ペアに対
応する前記センスアンプデータラッチに送信される、請求項２に記載のメモリデバイス。
【請求項4】
前記メモリデバイスが書き込み読み出し同期動作を実行する時、書き込み時読み出し周
期は、２つの列選択周期を含み、且つ前記入出力データラッチ回路は、読み出しデータラ
ッチ回路と書き込みデータラッチ回路を含み、
前記書き込み時読み出し周期中の最初の前記列選択周期において、前記読み出しデータラ
ッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且
つ前記書き込みデータラッチ回路は、前記主入出力線ペアから書き込みデータを受信し、
前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラ
ッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読
み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信
し、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであ
り、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞ
れ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、請求項１に記載の
メモリデバイス。
期は、２つの列選択周期を含み、且つ前記入出力データラッチ回路は、読み出しデータラ
ッチ回路と書き込みデータラッチ回路を含み、
前記書き込み時読み出し周期中の最初の前記列選択周期において、前記読み出しデータラ
ッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且
つ前記書き込みデータラッチ回路は、前記主入出力線ペアから書き込みデータを受信し、
前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラ
ッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読
み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信
し、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであ
り、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞ
れ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、請求項１に記載の
メモリデバイス。
【請求項5】
前記選択されたビット線ペアのデータにエラー検査及び訂正を行うためのエラー訂正回
路を更に含み、
前記メモリデバイスは、読み出し－修正－書き込み動作を行う過程で前記書き込み読み出
し同期動作を実行し、前記選択されたビット線ペアに実行する読み出し動作の開始時間は
、前記選択されたビット線ペアに実行する前記書き込み読み出し同期動作又は書き込み動
作の開始時間よりも少なくとも２つの前記書き込み時読み出し周期だけ早い、請求項４に
記載のメモリデバイス。
路を更に含み、
前記メモリデバイスは、読み出し－修正－書き込み動作を行う過程で前記書き込み読み出
し同期動作を実行し、前記選択されたビット線ペアに実行する読み出し動作の開始時間は
、前記選択されたビット線ペアに実行する前記書き込み読み出し同期動作又は書き込み動
作の開始時間よりも少なくとも２つの前記書き込み時読み出し周期だけ早い、請求項４に
記載のメモリデバイス。
【請求項6】
列アドレス間の遅延時間は、少なくとも1つの前記書き込み読み出し同期周期であり、
前記書き込み読み出し同期周期の整数倍である、請求項５に記載のメモリデバイス。
前記書き込み読み出し同期周期の整数倍である、請求項５に記載のメモリデバイス。
【請求項7】
前記選択されたビット線ペアのデータにエラー検査及び訂正を行うためのエラー訂正回
路を更に含み、
読み出し動作及び書き込み動作の周期長は、何れも２つの列選択周期に等しく、前記２段
階式動作の各前記ステージ動作の時間の長さは、何れも１つの前記列選択周期に等しく、
前記メモリデバイスが前記選択されたビット線ペアに読み出し－修正－書き込み動作を実
行する時、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択
されたビット線ペアに実行する前記書き込み動作の開始時間よりも少なくとも４つの前記
列選択周期だけ早い、請求項１に記載のメモリデバイス。
路を更に含み、
読み出し動作及び書き込み動作の周期長は、何れも２つの列選択周期に等しく、前記２段
階式動作の各前記ステージ動作の時間の長さは、何れも１つの前記列選択周期に等しく、
前記メモリデバイスが前記選択されたビット線ペアに読み出し－修正－書き込み動作を実
行する時、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択
されたビット線ペアに実行する前記書き込み動作の開始時間よりも少なくとも４つの前記
列選択周期だけ早い、請求項１に記載のメモリデバイス。
【請求項8】
列アドレス間の遅延時間は、前記列選択周期の少なくとも２周期分であり、前記列選択
周期の２周期の整数倍である請求項７に記載のメモリデバイス。
周期の２周期の整数倍である請求項７に記載のメモリデバイス。
【請求項9】
前記２段階式動作の各前記ステージ動作の時間の長さが同じである、請求項１に記載
のメモリデバイス。
のメモリデバイス。
【請求項10】
前記２段階式動作の時間の長さは、書き込み動作と読み出し動作とにおいて同じである
、請求項９に記載のメモリデバイス。
、請求項９に記載のメモリデバイス。
【請求項11】
第１ステージ動作において、センスアンプデータラッチが保存する選択されたビット線
ペアのデータを入出力データラッチ回路にラッチするステップと、
第２ステージ動作において、前記入出力データラッチ回路にラッチした前記選択されたビ
ット線ペアのデータを主入出力線ペアに送信し、読み出し動作を実行するステップを含む
、メモリデバイスの動作方法。
ペアのデータを入出力データラッチ回路にラッチするステップと、
第２ステージ動作において、前記入出力データラッチ回路にラッチした前記選択されたビ
ット線ペアのデータを主入出力線ペアに送信し、読み出し動作を実行するステップを含む
、メモリデバイスの動作方法。
【請求項12】
前記第１ステージ動作において、主入出力線ペアの書き込みデータを前記入出力データ
ラッチ回路にラッチするステップと、
前記第２ステージ動作において、前記入出力データラッチ回路にラッチした前記書き込み
データを前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信し
、書き込み動作を実行するステップを更に含む、請求項１１に記載の動作方法。
ラッチ回路にラッチするステップと、
前記第２ステージ動作において、前記入出力データラッチ回路にラッチした前記書き込み
データを前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信し
、書き込み動作を実行するステップを更に含む、請求項１１に記載の動作方法。
【請求項13】
前記読み出し動作及び前記書き込み動作を実行するステップは、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記
入出力データラッチ回路の読み出しデータラッチ回路が前記選択されたビット線ペアのデ
ータを受信し、第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデ
ータが前記主入出力線ペアに送信されるステップと、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記
入出力データラッチ回路の書き込みデータラッチ回路が前記書き込みデータを受信し、前
記第２ステージ動作では、前記書き込みデータラッチ回路にラッチした前記書き込みデー
タが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される
ステップと、
を更に含む、請求項１２に記載の動作方法。
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記
入出力データラッチ回路の読み出しデータラッチ回路が前記選択されたビット線ペアのデ
ータを受信し、第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデ
ータが前記主入出力線ペアに送信されるステップと、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記
入出力データラッチ回路の書き込みデータラッチ回路が前記書き込みデータを受信し、前
記第２ステージ動作では、前記書き込みデータラッチ回路にラッチした前記書き込みデー
タが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される
ステップと、
を更に含む、請求項１２に記載の動作方法。
【請求項14】
書き込み読み出し同期動作の書き込み時読み出し周期は、２つの列選択周期を含み、
前記動作方法は、
前記書き込み時読み出し周期の最初の前記列選択周期において、前記読み出しデータラッ
チ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ
前記書き込みデータラッチ回路は、前記主入出力線ペアから前記書き込みデータを受信す
るステップと、
前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラ
ッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読
み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信
するステップとし、
を更に含み、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであ
り、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞ
れ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、請求項１３に記載
の動作方法。
前記動作方法は、
前記書き込み時読み出し周期の最初の前記列選択周期において、前記読み出しデータラッ
チ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ
前記書き込みデータラッチ回路は、前記主入出力線ペアから前記書き込みデータを受信す
るステップと、
前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラ
ッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読
み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信
するステップとし、
を更に含み、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであ
り、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞ
れ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、請求項１３に記載
の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリデバイスに関し、特に、アクセス速度を改善することができるメモリ
デバイス及びその動作方法に関する。
デバイス及びその動作方法に関する。
【背景技術】
【0002】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ，ＤＲＡＭ）の動作速度は、それ自体のアクセスメカニズムによって制限
されるため、ＤＲＡＭのアクセス速度を如何に向上するかは、特に、エラー訂正コード（
Ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ，ＥＣＣ）回路を備えたＤＲＡＭにとって
、常に重要な研究課題である。ＥＣＣ回路は、データの信頼性を向上させることができる
が、ＤＲＡＭの列アドレス間の遅延時間（Ｃｏｌｕｍｎ－ｔｏ－Ｃｏｌｕｍｎ Ｄｅｌａ
ｙ，ｔＣＣＤ）の増加を招く。従って、高い信頼性を有し、速度も速いメモリデバイスを
如何に提供するかは、現在のメモリ技術発展の重要な課題となっている。
Ｍｅｍｏｒｙ，ＤＲＡＭ）の動作速度は、それ自体のアクセスメカニズムによって制限
されるため、ＤＲＡＭのアクセス速度を如何に向上するかは、特に、エラー訂正コード（
Ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ，ＥＣＣ）回路を備えたＤＲＡＭにとって
、常に重要な研究課題である。ＥＣＣ回路は、データの信頼性を向上させることができる
が、ＤＲＡＭの列アドレス間の遅延時間（Ｃｏｌｕｍｎ－ｔｏ－Ｃｏｌｕｍｎ Ｄｅｌａ
ｙ，ｔＣＣＤ）の増加を招く。従って、高い信頼性を有し、速度も速いメモリデバイスを
如何に提供するかは、現在のメモリ技術発展の重要な課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明は、パイプライン（ｐｉｐｅｌｉｎｅ）構造を有し、メモリデバイスの動作周期
を短縮することができるメモリデバイス及びその動作方法を提供する。
を短縮することができるメモリデバイス及びその動作方法を提供する。
【課題を解決するための手段】
【0004】
本発明の実施形態は、入出力データラッチ回路及びビット線センスアンプ回路を含むメ
モリデバイスを提供する。入出力データラッチ回路は、主入出力線ペアとローカル入出力
線ペアとの間に結合される。ローカル入出力線ペアは、ビット線センスアンプ回路を介し
て複数のビット線ペアに結合される。メモリデバイスは読み出し動作、または書き込み動
作のいずれか一方を行う場合に、メモリデバイスは、２段階式動作を実行し、これらのビ
ット線ペアの選択されたビット線ペアのデータを入力又は出力し、選択されたビット線ペ
アは、２段階式動作のうちの１つのステージ動作においてのみローカル入出力線ペアに接
続され、２段動作のもう１つのステージ動作では、入出力データラッチ回路にラッチした
選択されたビット線ペアのデータが主入出力線に送信される。
モリデバイスを提供する。入出力データラッチ回路は、主入出力線ペアとローカル入出力
線ペアとの間に結合される。ローカル入出力線ペアは、ビット線センスアンプ回路を介し
て複数のビット線ペアに結合される。メモリデバイスは読み出し動作、または書き込み動
作のいずれか一方を行う場合に、メモリデバイスは、２段階式動作を実行し、これらのビ
ット線ペアの選択されたビット線ペアのデータを入力又は出力し、選択されたビット線ペ
アは、２段階式動作のうちの１つのステージ動作においてのみローカル入出力線ペアに接
続され、２段動作のもう１つのステージ動作では、入出力データラッチ回路にラッチした
選択されたビット線ペアのデータが主入出力線に送信される。
【0005】
本発明の実施形態は、次のステップを含むメモリデバイス動作方法を提供する。第１ス
テージ動作では、センスアンプデータラッチに保存されている選択されたビット線ペアの
データを入出力データラッチ回路にラッチする。第２ステージ動作では、入出力データラ
ッチ回路にラッチした選択されたビット線ペアのデータを主入出力線ペアに送信し、読み
出し動作を実行する。
テージ動作では、センスアンプデータラッチに保存されている選択されたビット線ペアの
データを入出力データラッチ回路にラッチする。第２ステージ動作では、入出力データラ
ッチ回路にラッチした選択されたビット線ペアのデータを主入出力線ペアに送信し、読み
出し動作を実行する。
【発明の効果】
【0006】
上記に基づいて、本発明は、メモリデバイス及びその動作方法を提案する。主入出力線
ペアとローカル入出力線ペアとの間には、入出力データラッチ回路が設けられ、書き込み
又は読み出しをしたいデータをラッチする。目標データを主入出力線ペアとローカル入出
力線ペアの間に一時的に保存することで、アクセス動作を第１ステージ動作と第２ステー
ジ動作に分割することができ、アクセス動作にパイプライン構造をもたせることを達成す
る。
ペアとローカル入出力線ペアとの間には、入出力データラッチ回路が設けられ、書き込み
又は読み出しをしたいデータをラッチする。目標データを主入出力線ペアとローカル入出
力線ペアの間に一時的に保存することで、アクセス動作を第１ステージ動作と第２ステー
ジ動作に分割することができ、アクセス動作にパイプライン構造をもたせることを達成す
る。
【図面の簡単な説明】
【0007】
【図1】本発明の実施形態によるメモリデバイスの回路説明図である。
【図2A】本発明の実施形態による読み出し動作のタイミング図である。
【図2B】本発明の実施形態による書き込み動作のタイミング図である。
【図3】本発明の実施形態による書き込み読み出し同期動作タイミング図である。
【図4】本発明の他の実施形態によるメモリデバイスの回路説明図である。
【図5】本発明の実施形態によるマスク書き込み（ｍａｓｋｅｄ－ｗｒｉｔｅ）動作のタイミング図である。
【図6】本発明の他の実施形態による書き込みマスク動作のタイミング図である。
【図7】本発明の実施形態によるメモリデバイスの動作方法のフロー図である。
【図8】本発明の他の実施形態によるメモリデバイスの動作方法のフロー図である。
【発明を実施するための形態】
【0008】
本発明の上記特徴及び利点を分かり易くするために、実施形態を挙げ、図面を合わせて
以下のとおり詳細を説明する。
以下のとおり詳細を説明する。
【0009】
本発明を理解し易くするために、以下に実施形態を挙げ、本発明がそれに基づいて実施
できる範例とする。また、可能な限りにおいて、図面及び実施形態で同一の符号を使用し
た要素／部材／ステップは、同一又は類似するコンポーネントを表している。
できる範例とする。また、可能な限りにおいて、図面及び実施形態で同一の符号を使用し
た要素／部材／ステップは、同一又は類似するコンポーネントを表している。
【0010】
以下の実施形態では、ＤＲＡＭを実施範例とし、本発明のメモリデバイス及びその動作
方法を説明する。但し、本発明は、メモリデバイスのタイプを制限するものではない。
方法を説明する。但し、本発明は、メモリデバイスのタイプを制限するものではない。
【0011】
図１は、本発明の実施形態によるメモリデバイスの回路説明図である。図１を参照し、
メモリデバイス１００は、少なくとも入出力データラッチ回路１１０、ビット線センスア
ンプ回路ＢＬＳＡ及びメモリセルアレイＭＡを含む。メモリセルアレイＭＡは、アレイを
呈して配列された複数のメモリセルで構成される。これらのメモリセルは、複数のワード
線と複数のビット線ペアを接続する。説明を簡単にするために、図１のメモリセルアレイ
ＭＡは、例としてワード線ＷＬ上の２つのメモリセルＭＣ１とＭＣ２のみを示している。
メモリセルＭＣ１は、ビット線ペアＢＬ１に結合される。ビット線ペアＢＬ１は、ビット
線ＢＬＴ１と相補ビット線ＢＬＢ１を含む。メモリセルＭＣ２は、ビット線ペアＢＬ２に
結合される。ビット線ペアＢＬ２は、ビット線ＢＬＴ２と相補ビット線ＢＬＢ２を含む。
メモリデバイス１００は、少なくとも入出力データラッチ回路１１０、ビット線センスア
ンプ回路ＢＬＳＡ及びメモリセルアレイＭＡを含む。メモリセルアレイＭＡは、アレイを
呈して配列された複数のメモリセルで構成される。これらのメモリセルは、複数のワード
線と複数のビット線ペアを接続する。説明を簡単にするために、図１のメモリセルアレイ
ＭＡは、例としてワード線ＷＬ上の２つのメモリセルＭＣ１とＭＣ２のみを示している。
メモリセルＭＣ１は、ビット線ペアＢＬ１に結合される。ビット線ペアＢＬ１は、ビット
線ＢＬＴ１と相補ビット線ＢＬＢ１を含む。メモリセルＭＣ２は、ビット線ペアＢＬ２に
結合される。ビット線ペアＢＬ２は、ビット線ＢＬＴ２と相補ビット線ＢＬＢ２を含む。
【0012】
入出力データラッチ回路１１０は、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩ
Ｏとの間に結合される。主入出力線ペアＭＩＯは、主入出力線ＭＩＯＴと相補主入出力線
ＭＩＯＢを含む。ローカル入出力線ペアＬＩＯは、ローカル入出力線ＬＩＯＴと相補ロー
カル入出力線ＬＩＯＢを含む。入出力データラッチ回路１１０は、メモリセルアレイＭＡ
に書き込むデータ又はローカル入出力線ペアＬＩＯから出力するメモリセルアレイＭＡの
データをラッチすることに使用される。
Ｏとの間に結合される。主入出力線ペアＭＩＯは、主入出力線ＭＩＯＴと相補主入出力線
ＭＩＯＢを含む。ローカル入出力線ペアＬＩＯは、ローカル入出力線ＬＩＯＴと相補ロー
カル入出力線ＬＩＯＢを含む。入出力データラッチ回路１１０は、メモリセルアレイＭＡ
に書き込むデータ又はローカル入出力線ペアＬＩＯから出力するメモリセルアレイＭＡの
データをラッチすることに使用される。
【0013】
ローカル入出力線ペアＬＩＯは、ビット線センスアンプ回路ＢＬＳＡを介して、複数の
ビット線ペア、例えば、ビット線ペアＢＬ１、ＢＬ２に結合される。列選択信号ＣＳＬｎ
は、スイッチＴＣを制御して、ローカル入出力線ペアＬＩＯとビット線ペアＢＬｎを導通
させ、ここで、ｎは整数である。ビット線センスアンプ回路ＢＬＳＡは、ビット線ペアの
電位信号をセンシングし、増幅することに使用される。ビット線センスアンプ回路ＢＬＳ
Ａは、複数のセンスアンプデータラッチＳＡＤＬを更に含む。これらのセンスアンプデー
タラッチＳＡＤＬは、これらのビット線ペアの間に接続され、これらのビット線ペアのデ
ータを保存するために使用される。
ビット線ペア、例えば、ビット線ペアＢＬ１、ＢＬ２に結合される。列選択信号ＣＳＬｎ
は、スイッチＴＣを制御して、ローカル入出力線ペアＬＩＯとビット線ペアＢＬｎを導通
させ、ここで、ｎは整数である。ビット線センスアンプ回路ＢＬＳＡは、ビット線ペアの
電位信号をセンシングし、増幅することに使用される。ビット線センスアンプ回路ＢＬＳ
Ａは、複数のセンスアンプデータラッチＳＡＤＬを更に含む。これらのセンスアンプデー
タラッチＳＡＤＬは、これらのビット線ペアの間に接続され、これらのビット線ペアのデ
ータを保存するために使用される。
【0014】
主センシング駆動回路１２０は、主入出力線ペアＭＩＯに結合され、駆動イネーブル信
号ＤＲ_ＥＮ及びセンスイネーブル信号ＳＡ_ＥＮによって制御される。駆動イネーブル信
号ＤＲ_ＥＮが主センシング駆動回路１２０を有効にする時、メモリデバイス１００は、
メモリセルアレイＭＡに書き込み動作を実行する。主入出力線ペアＭＩＯは、主センシン
グ駆動回路１２０から書き込みデータを受信し、ローカル入出力線ペアＬＩＯは、入出力
データラッチ回路１１０を介して主入出力線ペアＭＩＯから書き込みデータを受信し、対
応するビット線ペアのセンスアンプデータラッチＳＡＤＬに書き込みデータを送信する。
センサイネーブル信号ＳＡ_ＥＮが主センシング駆動回路１２０を有効にする時、メモリ
デバイス１００は、メモリセルアレイＭＡに読み出し動作を実行する。センスアンプデー
タラッチＳＡＤＬに保存された読み出しデータは、ローカル入出力線ペアＬＩＯを介して
入出力データラッチ回路１１０に送信され、入出力データラッチ回路１１０にラッチされ
る。次に、入出力データラッチ回路１１０から主入出力線ペアのＭＩＯに読み出しデータ
が送信される。最後に、主センシング駆動回路１２０は、主入出力線ペアＭＩＯの読み出
しデータをセンシングする。
号ＤＲ_ＥＮ及びセンスイネーブル信号ＳＡ_ＥＮによって制御される。駆動イネーブル信
号ＤＲ_ＥＮが主センシング駆動回路１２０を有効にする時、メモリデバイス１００は、
メモリセルアレイＭＡに書き込み動作を実行する。主入出力線ペアＭＩＯは、主センシン
グ駆動回路１２０から書き込みデータを受信し、ローカル入出力線ペアＬＩＯは、入出力
データラッチ回路１１０を介して主入出力線ペアＭＩＯから書き込みデータを受信し、対
応するビット線ペアのセンスアンプデータラッチＳＡＤＬに書き込みデータを送信する。
センサイネーブル信号ＳＡ_ＥＮが主センシング駆動回路１２０を有効にする時、メモリ
デバイス１００は、メモリセルアレイＭＡに読み出し動作を実行する。センスアンプデー
タラッチＳＡＤＬに保存された読み出しデータは、ローカル入出力線ペアＬＩＯを介して
入出力データラッチ回路１１０に送信され、入出力データラッチ回路１１０にラッチされ
る。次に、入出力データラッチ回路１１０から主入出力線ペアのＭＩＯに読み出しデータ
が送信される。最後に、主センシング駆動回路１２０は、主入出力線ペアＭＩＯの読み出
しデータをセンシングする。
【0015】
言い換えれば、本実施形態では、メモリデバイスは読み出し動作、または書き込み動作
のいずれか一方を行う場合に、メモリデバイス１００は、２段階式動作を実行して、これ
らのビット線ペアの選択されたビット線ペアのデータを入力又は出力する。例えば、アク
セスされるメモリセルがメモリセルＭＣ１であるため、ビット線ペアがビット線ペアＢＬ
１として選択される。選択されたビット線ペアＢＬ１は、２段階式動作の１つのステージ
動作においてのみローカル入出力線ペアＬＩＯに接続される。２段階式動作のもう１つの
ステージ動作では、入出力データラッチ回路１１０にラッチした選択されたビット線ペア
ＢＬ１のデータが主入出力線ペアＭＩＯに送信される。
のいずれか一方を行う場合に、メモリデバイス１００は、２段階式動作を実行して、これ
らのビット線ペアの選択されたビット線ペアのデータを入力又は出力する。例えば、アク
セスされるメモリセルがメモリセルＭＣ１であるため、ビット線ペアがビット線ペアＢＬ
１として選択される。選択されたビット線ペアＢＬ１は、２段階式動作の１つのステージ
動作においてのみローカル入出力線ペアＬＩＯに接続される。２段階式動作のもう１つの
ステージ動作では、入出力データラッチ回路１１０にラッチした選択されたビット線ペア
ＢＬ１のデータが主入出力線ペアＭＩＯに送信される。
【0016】
より具体的には、前述の２段階式動作は、第１ステージ動作及び第２ステージ動作を含
む。メモリデバイス１００がメモリセルＭＣ１に読み出し動作を実行する時、第１ステー
ジ動作では、選択されたビット線ペアＢＬ１のデータが対応するセンスアンプデータラッ
チＳＡＤＬから入出力データラッチ回路１１０にラッチされ、第２ステージ動作では、入
出力データラッチ回路１１０でラッチされたデータが主入出力線ペアＭＩＯに転送される
。メモリデバイス１００がメモリセルＭＣ１で書き込み動作を実行する時、第１ステージ
動作では、書き込みデータが主入出力線ＭＩＯから入出力データラッチ回路１１０にラッ
チされ、第２ステージ動作では、入出力データラッチ回路１１０にラッチした書き込みデ
ータが選択されたビット線ＢＬ１に対応するセンスアンプデータラッチＳＡＤＬに送信さ
れる。
む。メモリデバイス１００がメモリセルＭＣ１に読み出し動作を実行する時、第１ステー
ジ動作では、選択されたビット線ペアＢＬ１のデータが対応するセンスアンプデータラッ
チＳＡＤＬから入出力データラッチ回路１１０にラッチされ、第２ステージ動作では、入
出力データラッチ回路１１０でラッチされたデータが主入出力線ペアＭＩＯに転送される
。メモリデバイス１００がメモリセルＭＣ１で書き込み動作を実行する時、第１ステージ
動作では、書き込みデータが主入出力線ＭＩＯから入出力データラッチ回路１１０にラッ
チされ、第２ステージ動作では、入出力データラッチ回路１１０にラッチした書き込みデ
ータが選択されたビット線ＢＬ１に対応するセンスアンプデータラッチＳＡＤＬに送信さ
れる。
【0017】
以下、実施の詳細を更に説明する。
【0018】
図２Ａを参照し、本発明の実施形態による読み出し動作のタイミング図であり、図２Ｂ
は、本発明の実施形態による書き込み動作のタイミング図である。図１～図２Ｂを併せて
参照する。本実施形態では、入出力データラッチ回路１１０は、読み出しデータラッチ回
路ＲＤＬと書き込みデータラッチ回路ＷＤＬを含む。読み出しデータラッチ回路ＲＤＬは
、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩＯとの間に結合され、読み出し入力
信号ＲＤＩＮと読み出し出力信号ＲＤＯＵＴによって制御される。書き込みデータラッチ
回路ＷＤＬは、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩＯとの間に結合され、
書き込み入力信号ＷＤＩＮと書き込み出力信号ＷＤＯＵＴによって制御される。
は、本発明の実施形態による書き込み動作のタイミング図である。図１～図２Ｂを併せて
参照する。本実施形態では、入出力データラッチ回路１１０は、読み出しデータラッチ回
路ＲＤＬと書き込みデータラッチ回路ＷＤＬを含む。読み出しデータラッチ回路ＲＤＬは
、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩＯとの間に結合され、読み出し入力
信号ＲＤＩＮと読み出し出力信号ＲＤＯＵＴによって制御される。書き込みデータラッチ
回路ＷＤＬは、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩＯとの間に結合され、
書き込み入力信号ＷＤＩＮと書き込み出力信号ＷＤＯＵＴによって制御される。
【0019】
図２Ａを参照し、メモリデバイス１００が読み出し動作ＲＥＡＤを実行する時、毎回、
読み出し動作ＲＥＡＤは、第１ステージ動作ＳＴ１と第２ステージ動作ＳＴ２の２つのス
テージに分割される。第１ステージ動作ＳＴ１では、列選択信号ＣＳＬ１は、ビット線ペ
アＢＬ１とローカル入出力線ペアＬＩＯを選択的に導通させる。ビット線ＢＬＴ１と相補
ビット線ＢＬＢ１との間のセンスアンプデータラッチＳＡＤＬは、読み出しデータＲＤを
ローカル入出力線ペアＬＩＯに送信する。このほか、読み出し入力信号ＲＤＩＮは、読み
出しデータラッチ回路ＲＤＬにローカル入出力線ペアＬＩＯから受信させ、読み出しデー
タＲＤをラッチさせる。第２ステージ動作ＳＴ２では、読み出し出力信号ＲＤＯＵＴは、
読み出しデータラッチ回路ＲＤＬにラッチした読み出しデータＲＤを主入出力線ペアＭＩ
Ｏに送信させ、センサイネーブル信号ＳＡ_ＥＮは、主センシング駆動回路１２０に主入
出力線ペアＭＩＯの読み出しデータＲＤをセンシングさせる。
読み出し動作ＲＥＡＤは、第１ステージ動作ＳＴ１と第２ステージ動作ＳＴ２の２つのス
テージに分割される。第１ステージ動作ＳＴ１では、列選択信号ＣＳＬ１は、ビット線ペ
アＢＬ１とローカル入出力線ペアＬＩＯを選択的に導通させる。ビット線ＢＬＴ１と相補
ビット線ＢＬＢ１との間のセンスアンプデータラッチＳＡＤＬは、読み出しデータＲＤを
ローカル入出力線ペアＬＩＯに送信する。このほか、読み出し入力信号ＲＤＩＮは、読み
出しデータラッチ回路ＲＤＬにローカル入出力線ペアＬＩＯから受信させ、読み出しデー
タＲＤをラッチさせる。第２ステージ動作ＳＴ２では、読み出し出力信号ＲＤＯＵＴは、
読み出しデータラッチ回路ＲＤＬにラッチした読み出しデータＲＤを主入出力線ペアＭＩ
Ｏに送信させ、センサイネーブル信号ＳＡ_ＥＮは、主センシング駆動回路１２０に主入
出力線ペアＭＩＯの読み出しデータＲＤをセンシングさせる。
【0020】
特に、説明すべきこととして、読み出し動作ＲＥＡＤの第２ステージ動作ＳＴ２では、
列選択信号ＣＳＬ１は、既に無効状態になっており、ビット線ペアＢＬ１とローカル入出
力線ペアＬＩＯは非導通である。本実施形態の読み出し動作ＲＥＡＤでは、第１ステージ
動作ＳＴ１の時間の長さは、第２ステージ動作ＳＴ２と同じであり、時間の長さは、何れ
もｔＣＯＲであり、時間の長さｔＣＯＲは、メモリデバイス１００の列選択周期と同じで
ある。列選択周期は、各列（ｃｏｌｕｍｎ）が開始されるパルス周期である。
列選択信号ＣＳＬ１は、既に無効状態になっており、ビット線ペアＢＬ１とローカル入出
力線ペアＬＩＯは非導通である。本実施形態の読み出し動作ＲＥＡＤでは、第１ステージ
動作ＳＴ１の時間の長さは、第２ステージ動作ＳＴ２と同じであり、時間の長さは、何れ
もｔＣＯＲであり、時間の長さｔＣＯＲは、メモリデバイス１００の列選択周期と同じで
ある。列選択周期は、各列（ｃｏｌｕｍｎ）が開始されるパルス周期である。
【0021】
図２Ｂを参照し、メモリデバイス１００が書き込み動作ＷＲＩＴＥを実行する時、毎回
、書き込み動作ＷＲＩＴＥは、同様に第１ステージ動作ＳＴ１と第２ステージ動作ＳＴ２
の２つのステージに分割される。第１ステージ動作ＳＴ１では、駆動イネーブル信号ＤＲ
_ＥＮが有効状態であり、主センシング駆動回路１２０は、書き込みデータＷＤを主入出
力線ペアＭＩＯに送信する。書き込み入力信号ＷＤＩＮは、書き込みデータラッチ回路Ｗ
ＤＬに主入出力線ペアＭＩＯから書き込みデータＷＤを受信させ、それをラッチさせる。
第２ステージ動作ＳＴ２では、書き込み出力信号ＷＤＯＵＴは、書き込みデータラッチ回
路ＷＤＬにラッチした書き込みデータＷＤをローカル入出力線ペアＬＩＯに出力させる。
このほか、列選択信号ＣＳＬ１は、ビット線ペアＢＬ１をローカル入出力線ペアＬＩＯに
導通させる。書き込みデータＷＤは、ビット線ペアＢＬ１に対応するセンスアンプデータ
ラッチＳＡＤＬに送信される。最後に書き込みデータＷＤは、メモリセルＭＣ１に書き込
まれる。
、書き込み動作ＷＲＩＴＥは、同様に第１ステージ動作ＳＴ１と第２ステージ動作ＳＴ２
の２つのステージに分割される。第１ステージ動作ＳＴ１では、駆動イネーブル信号ＤＲ
_ＥＮが有効状態であり、主センシング駆動回路１２０は、書き込みデータＷＤを主入出
力線ペアＭＩＯに送信する。書き込み入力信号ＷＤＩＮは、書き込みデータラッチ回路Ｗ
ＤＬに主入出力線ペアＭＩＯから書き込みデータＷＤを受信させ、それをラッチさせる。
第２ステージ動作ＳＴ２では、書き込み出力信号ＷＤＯＵＴは、書き込みデータラッチ回
路ＷＤＬにラッチした書き込みデータＷＤをローカル入出力線ペアＬＩＯに出力させる。
このほか、列選択信号ＣＳＬ１は、ビット線ペアＢＬ１をローカル入出力線ペアＬＩＯに
導通させる。書き込みデータＷＤは、ビット線ペアＢＬ１に対応するセンスアンプデータ
ラッチＳＡＤＬに送信される。最後に書き込みデータＷＤは、メモリセルＭＣ１に書き込
まれる。
【0022】
特に説明すべきこととして、書き込み動作ＷＲＩＴＥの第１ステージ動作ＳＴ１では、
列選択信号ＣＳＬ１は、無効状態にあり、ビット線ペアＢＬ１は、ローカル入出力線ペア
ＬＩＯに接続されていない。本実施形態の書き込み動作ＷＲＩＴＥでは、第１ステージ動
作ＳＴ１の時間の長さは、第２ステージ動作ＳＴ２と同じであり、時間の長さは、何れも
ｔＣＯＷであり、時間の長さｔＣＯＷは、メモリデバイス１００の列選択周期と同じであ
る。
列選択信号ＣＳＬ１は、無効状態にあり、ビット線ペアＢＬ１は、ローカル入出力線ペア
ＬＩＯに接続されていない。本実施形態の書き込み動作ＷＲＩＴＥでは、第１ステージ動
作ＳＴ１の時間の長さは、第２ステージ動作ＳＴ２と同じであり、時間の長さは、何れも
ｔＣＯＷであり、時間の長さｔＣＯＷは、メモリデバイス１００の列選択周期と同じであ
る。
【0023】
本実施形態では、書き込み動作ＷＲＩＴＥであるか、読み出し動作ＲＥＡＤの２段階式
動作であるかにかかわらず、各ステージ動作の時間の長さは同じである。読み出し動作Ｒ
ＥＡＤの第１ステージ動作ＳＴ１及び第２ステージ動作ＳＴ２の時間は、何れもｔＣＯＲ
である。書き込み動作ＷＲＩＴＥの第１ステージ動作ＳＴ１及び第２ステージ動作ＳＴ２
の時間は、何れもｔＣＯＷである。また、本実施形態の２段階式動作の時間の長さは、書
き込み動作ＷＲＩＴＥにおいても読み出し動作ＲＥＡＤにおいても同じである。読み出し
動作ＲＥＡＤの時間の長さｔＣＯＲは、書き込み動作ＷＲＩＴＥの時間の長さｔＣＯＷと
同じである。ここで、各ステージ動作の時間の長さは、何れも１つの列選択周期である。
動作であるかにかかわらず、各ステージ動作の時間の長さは同じである。読み出し動作Ｒ
ＥＡＤの第１ステージ動作ＳＴ１及び第２ステージ動作ＳＴ２の時間は、何れもｔＣＯＲ
である。書き込み動作ＷＲＩＴＥの第１ステージ動作ＳＴ１及び第２ステージ動作ＳＴ２
の時間は、何れもｔＣＯＷである。また、本実施形態の２段階式動作の時間の長さは、書
き込み動作ＷＲＩＴＥにおいても読み出し動作ＲＥＡＤにおいても同じである。読み出し
動作ＲＥＡＤの時間の長さｔＣＯＲは、書き込み動作ＷＲＩＴＥの時間の長さｔＣＯＷと
同じである。ここで、各ステージ動作の時間の長さは、何れも１つの列選択周期である。
【0024】
入出力データラッチ回路１１０を介して書き込みデータＷＤ及び読み出しデータＲＤを
ラッチし、メモリデバイス１００は、書き込み動作ＷＲＩＴＥであるか、読み出し動作Ｒ
ＥＡＤであるかに関わらず、何れも２段階式動作を採用することができるため、メモリデ
バイス１００は、パイプライン構造を有し、複数のコマンドを並列して実行することがで
きる。
ラッチし、メモリデバイス１００は、書き込み動作ＷＲＩＴＥであるか、読み出し動作Ｒ
ＥＡＤであるかに関わらず、何れも２段階式動作を採用することができるため、メモリデ
バイス１００は、パイプライン構造を有し、複数のコマンドを並列して実行することがで
きる。
【0025】
図３は、本発明の実施形態による書き込み読み出し同期（ｒｅａｄ-ｗｈｉｌｅ-ｗｒｉ
ｔｅ，ＲＷＷ）動作のタイミング図である。図３を参照し、メモリデバイス１００が書き
込み読み出し同期動作ＲＷＷを実行する時、毎回、書き込み読み出し同期動作ＲＷＷは、
第１ステージ動作ＳＴ１と第２ステージ動作ＳＴ２の２つのステージに分割される。第１
ステージ動作ＳＴ１では、駆動イネーブル信号ＤＲ_ＥＮが有効状態であり、主センシン
グ駆動回路１２０は、書き込みデータＷＤを主入出力線ペアＭＩＯに送信する。書き込み
入力信号ＷＤＩＮは、書き込みデータラッチ回路ＷＤＬを有効にさせ、主入出力線ペアＭ
ＩＯから書き込みデータＷＤを受信させ、書き込みデータＷＤをラッチさせる。同時に、
読み出し入力信号ＲＤＩＮは、読み出しデータラッチ回路ＲＤＬを有効にさせ、ローカル
入出力線ペアＬＩＯから読み出しデータＲＤを受信させ、ラッチさせる。第１ステージ動
作ＳＴ１では、列選択信号ＣＳＬ１は、選択的にビット線ペアＢＬ１をローカル入出力線
ペアＬＩＯに導通させる。読み出しデータＲＤは、ビット線ペアＢＬ１に接続するセンス
アンプデータラッチＳＡＤＬから読み出しデータラッチ回路ＲＤＬに送信される。
ｔｅ，ＲＷＷ）動作のタイミング図である。図３を参照し、メモリデバイス１００が書き
込み読み出し同期動作ＲＷＷを実行する時、毎回、書き込み読み出し同期動作ＲＷＷは、
第１ステージ動作ＳＴ１と第２ステージ動作ＳＴ２の２つのステージに分割される。第１
ステージ動作ＳＴ１では、駆動イネーブル信号ＤＲ_ＥＮが有効状態であり、主センシン
グ駆動回路１２０は、書き込みデータＷＤを主入出力線ペアＭＩＯに送信する。書き込み
入力信号ＷＤＩＮは、書き込みデータラッチ回路ＷＤＬを有効にさせ、主入出力線ペアＭ
ＩＯから書き込みデータＷＤを受信させ、書き込みデータＷＤをラッチさせる。同時に、
読み出し入力信号ＲＤＩＮは、読み出しデータラッチ回路ＲＤＬを有効にさせ、ローカル
入出力線ペアＬＩＯから読み出しデータＲＤを受信させ、ラッチさせる。第１ステージ動
作ＳＴ１では、列選択信号ＣＳＬ１は、選択的にビット線ペアＢＬ１をローカル入出力線
ペアＬＩＯに導通させる。読み出しデータＲＤは、ビット線ペアＢＬ１に接続するセンス
アンプデータラッチＳＡＤＬから読み出しデータラッチ回路ＲＤＬに送信される。
【0026】
言い換えれば、第１ステージ動作ＳＴ１では、メモリデバイス１００は、書き込みデー
タＷＤを書き込みデータラッチ回路ＷＤＬに入力すること及びメモリセルＭＣ１から読み
出しデータＲＤを読み出しデータラッチ回路ＲＤＬに入力することを並列に実行すること
ができる。
タＷＤを書き込みデータラッチ回路ＷＤＬに入力すること及びメモリセルＭＣ１から読み
出しデータＲＤを読み出しデータラッチ回路ＲＤＬに入力することを並列に実行すること
ができる。
【0027】
第２ステージ動作ＳＴ２では、書き込み出力信号ＷＤＯＵＴは、書き込みデータラッチ
回路ＷＤＬを制御して、ラッチされた書き込みデータＷＤをローカル入出力線ペアＬＩＯ
に出力する。同時に、読み出し出力信号ＲＤＯＵＴは、読み出しデータラッチ回路ＲＤＬ
を制御して読み出しデータＲＤを主入出力線ペアＭＩＯに出力し、主センシング駆動回路
１２０にメモリセルＭＣ１から読み出しデータＲＤをセンシングさせる。このほか、列選
択信号ＣＳＬ２は、選択的にビット線ペアＢＬ２をローカル入出力線ＬＩＯに導通させる
。書き込みデータＷＤは、ビット線ペアＢＬ２に対応するセンスアンプデータラッチＳＡ
ＤＬに送信される。書き込みデータＷＤは、メモリセルＭＣ２に書き込まれる。
回路ＷＤＬを制御して、ラッチされた書き込みデータＷＤをローカル入出力線ペアＬＩＯ
に出力する。同時に、読み出し出力信号ＲＤＯＵＴは、読み出しデータラッチ回路ＲＤＬ
を制御して読み出しデータＲＤを主入出力線ペアＭＩＯに出力し、主センシング駆動回路
１２０にメモリセルＭＣ１から読み出しデータＲＤをセンシングさせる。このほか、列選
択信号ＣＳＬ２は、選択的にビット線ペアＢＬ２をローカル入出力線ＬＩＯに導通させる
。書き込みデータＷＤは、ビット線ペアＢＬ２に対応するセンスアンプデータラッチＳＡ
ＤＬに送信される。書き込みデータＷＤは、メモリセルＭＣ２に書き込まれる。
【0028】
簡単に述べれば、第２ステージ動作ＳＴ２では、メモリデバイス１００は、書き込みデ
ータラッチ回路ＷＤＬから書き込みデータＷＤを出力すること及び読み出しデータラッチ
回路ＲＤＬからメモリセルＭＣ１の読み出しデータＲＤを出力することを並列に実行する
ことができる。メモリデバイス１００は、第２ステージ動作ＳＴ２でメモリセルＭＣ１の
読み出しデータをセンシングしながら、書き込みデータＷＤをメモリセルＭＣ２に書き込
むことができる。
ータラッチ回路ＷＤＬから書き込みデータＷＤを出力すること及び読み出しデータラッチ
回路ＲＤＬからメモリセルＭＣ１の読み出しデータＲＤを出力することを並列に実行する
ことができる。メモリデバイス１００は、第２ステージ動作ＳＴ２でメモリセルＭＣ１の
読み出しデータをセンシングしながら、書き込みデータＷＤをメモリセルＭＣ２に書き込
むことができる。
【0029】
本実施形態では、書き込み時読み出し動作ＲＷＷの第１ステージ動作ＳＴ１の時間の長
さは、第２ステージ動作ＳＴ２の時間の長さと同じであり、且つ１つの列選択周期である
ことができる。例えば、書き込み読み出し同期動作ＲＷＷの時間の長さは、時間の長さｔ
ＣＯＲの２倍（２*ｔＣＯＲ）又は時間の長さｔＣＯＷの２倍（２*ｔＣＯＷ）に等しいこ
とができる。
さは、第２ステージ動作ＳＴ２の時間の長さと同じであり、且つ１つの列選択周期である
ことができる。例えば、書き込み読み出し同期動作ＲＷＷの時間の長さは、時間の長さｔ
ＣＯＲの２倍（２*ｔＣＯＲ）又は時間の長さｔＣＯＷの２倍（２*ｔＣＯＷ）に等しいこ
とができる。
【0030】
図４は、本発明の他の実施形態によるメモリデバイスの回路説明図である。図４を参照
し、メモリデバイス２００は、メモリデバイス１００と類似しており、且つ上述の各種実
施形態を実施することができる。メモリデバイス２００とメモリデバイス１００の違いは
、メモリデバイス２００がエラー訂正（ＥＣＣ）回路２１０を更に含むことにある。ＥＣ
Ｃ回路２１０は、選択したビット線ペアからのデータにエラー検査と訂正を実行すること
に使用される。
し、メモリデバイス２００は、メモリデバイス１００と類似しており、且つ上述の各種実
施形態を実施することができる。メモリデバイス２００とメモリデバイス１００の違いは
、メモリデバイス２００がエラー訂正（ＥＣＣ）回路２１０を更に含むことにある。ＥＣ
Ｃ回路２１０は、選択したビット線ペアからのデータにエラー検査と訂正を実行すること
に使用される。
【0031】
図５は、本発明の実施形態によるマスク書き込み（ｍａｓｋｅｄ－ｗｒｉｔｅ）動作の
タイミング図である。メモリデバイス２００は、図５の実施形態を実施することができ、
図４に合わせて図５を参照する。メモリデバイス２００は、第１マスク書き込みコマンド
ＭＷＲ１及び第２マスク書き込みコマンドＭＷＲ２を順に受信し、読み出し変更－書き込
み（ｒｅａｄ－ｍｏｄｉｆｙ－ｗｒｉｔｅ）動作３０１及び読み出し－修正－書き込み動
作３０２を対応して実行する。読み出し－修正－書き込み動作３０１又は３０２を実行す
る過程で、読み出し動作ＲＥＡＤの実行後、ＥＣＣ回路２１０は、読み出したデータに対
してエラー検査訂正ステップ３１０を実行する。また、書き込み動作ＷＲＩＴＥを実行す
る前に、メモリデバイス２００は、データ送信ステップ３２０及びパリティ生成（ｐａｒ
ｉｔｙ ｇｅｎｅｒａｔｉｏｎ）ステップ３３０も実行する必要がある。読み出し動作Ｒ
ＥＡＤ及び書き込み動作ＷＲＩＴＥの実施の詳細については、上記の実施形態の説明を参
照することができる。マスク書き込みコマンド（ＭＷＲ１又はＭＷＲ２）から開始して時
間Ｔ０を経た後、メモリデバイス２００は、初めてデータ送信ステップ３２０とパリティ
データ生成ステップ３３０の実行を開始する。パリティ生成ステップ３３０で、例えば、
読みだしたデータと書き込むデータを結合させてパリティ生成を行っている。
タイミング図である。メモリデバイス２００は、図５の実施形態を実施することができ、
図４に合わせて図５を参照する。メモリデバイス２００は、第１マスク書き込みコマンド
ＭＷＲ１及び第２マスク書き込みコマンドＭＷＲ２を順に受信し、読み出し変更－書き込
み（ｒｅａｄ－ｍｏｄｉｆｙ－ｗｒｉｔｅ）動作３０１及び読み出し－修正－書き込み動
作３０２を対応して実行する。読み出し－修正－書き込み動作３０１又は３０２を実行す
る過程で、読み出し動作ＲＥＡＤの実行後、ＥＣＣ回路２１０は、読み出したデータに対
してエラー検査訂正ステップ３１０を実行する。また、書き込み動作ＷＲＩＴＥを実行す
る前に、メモリデバイス２００は、データ送信ステップ３２０及びパリティ生成（ｐａｒ
ｉｔｙ ｇｅｎｅｒａｔｉｏｎ）ステップ３３０も実行する必要がある。読み出し動作Ｒ
ＥＡＤ及び書き込み動作ＷＲＩＴＥの実施の詳細については、上記の実施形態の説明を参
照することができる。マスク書き込みコマンド（ＭＷＲ１又はＭＷＲ２）から開始して時
間Ｔ０を経た後、メモリデバイス２００は、初めてデータ送信ステップ３２０とパリティ
データ生成ステップ３３０の実行を開始する。パリティ生成ステップ３３０で、例えば、
読みだしたデータと書き込むデータを結合させてパリティ生成を行っている。
【0032】
本実施形態では、読み出し動作ＲＥＡＤと書き込み動作ＷＲＩＴＥの周期長は同じであ
り、何れも時間の長さＴである。時間の長さＴは、２つの列選択周期、例えば、２*ｔＣ
ＯＲ又は２*ｔＣＯＷに等しい。読み出し動作ＲＥＡＤ及び書き込み動作ＷＲＩＴＥにつ
いて、２段階式動作の各ステージ動作の時間の長さは、何れも１つの列選択周期に等しい
ことができる。メモリデバイス２００が選択されたビット線ペアに読み出し－修正－書き
込み動作３０１又は３０２を実行する時、選択されたビット線ペアの読み出し動作ＲＥＡ
Ｄを行う開始時間は、選択されたビット線ペアの書き込み動作ＷＲＩＴＥを行う開始時間
よりも少なくとも時間の長さＴの２倍早く、即ち、メモリデバイス２００は、読み出し動
作ＲＥＡＤが実行開始後、少なくとも４つの列選択周期を経過してから書き込み動作ＷＲ
ＩＴＥの実行を開始する。言い換えれば、本実施形態の読み出し－修正－書き込み動作で
は、読み出し動作ＲＥＡＤが開始される時間点は、書き込み動作ＷＲＩＴＥが開始される
時間点よりもｍ*Ｔだけ早く、ここで、ｍは２以上の整数である。
り、何れも時間の長さＴである。時間の長さＴは、２つの列選択周期、例えば、２*ｔＣ
ＯＲ又は２*ｔＣＯＷに等しい。読み出し動作ＲＥＡＤ及び書き込み動作ＷＲＩＴＥにつ
いて、２段階式動作の各ステージ動作の時間の長さは、何れも１つの列選択周期に等しい
ことができる。メモリデバイス２００が選択されたビット線ペアに読み出し－修正－書き
込み動作３０１又は３０２を実行する時、選択されたビット線ペアの読み出し動作ＲＥＡ
Ｄを行う開始時間は、選択されたビット線ペアの書き込み動作ＷＲＩＴＥを行う開始時間
よりも少なくとも時間の長さＴの２倍早く、即ち、メモリデバイス２００は、読み出し動
作ＲＥＡＤが実行開始後、少なくとも４つの列選択周期を経過してから書き込み動作ＷＲ
ＩＴＥの実行を開始する。言い換えれば、本実施形態の読み出し－修正－書き込み動作で
は、読み出し動作ＲＥＡＤが開始される時間点は、書き込み動作ＷＲＩＴＥが開始される
時間点よりもｍ*Ｔだけ早く、ここで、ｍは２以上の整数である。
【0033】
述べておくべきこととして、第１マスク書き込みコマンドＭＷＲ１と第２マスク書き込
みコマンドＭＷＲ２の時間間隔ｔＣＣＤは、ｎ*Ｔに短縮することができ、ここで、ｎは
１以上の整数である。即ち、本実施形態の最小列アドレス間の遅延時間は、少なくとも２
つの列選択周期に短縮することができるため、メモリデバイス２００の動作速度に向上さ
せることができる。
みコマンドＭＷＲ２の時間間隔ｔＣＣＤは、ｎ*Ｔに短縮することができ、ここで、ｎは
１以上の整数である。即ち、本実施形態の最小列アドレス間の遅延時間は、少なくとも２
つの列選択周期に短縮することができるため、メモリデバイス２００の動作速度に向上さ
せることができる。
【0034】
図６は、本発明の実施形態による書き込みマスク動作のタイミング図である。メモリデ
バイス２００は、図６の実施形態を実施することができ、図４に合わせて図６を参照する
。メモリデバイス２００は、第１マスク書き込みコマンドＭＷＲ１及び第２マスク書き込
みコマンドＭＷＲ２を順に受信し、読み出し変更－書き込み動作４０１及び読み出し－修
正－書き込み動作４０２を対応して実行する。読み出し－修正－書き込み動作４０１又は
４０２を実行する過程で、読み出し動作ＲＥＡＤの実行後、ＥＣＣ回路２１０は、読み出
したデータに対してエラー検査訂正ステップ３１０を実行する。図５の実施形態のフロー
と同様に、メモリデバイス２００は、データがメモリセルに書き戻される前にデータ送信
ステップ３２０とパリティデータ生成ステップ３３０を実行する。
バイス２００は、図６の実施形態を実施することができ、図４に合わせて図６を参照する
。メモリデバイス２００は、第１マスク書き込みコマンドＭＷＲ１及び第２マスク書き込
みコマンドＭＷＲ２を順に受信し、読み出し変更－書き込み動作４０１及び読み出し－修
正－書き込み動作４０２を対応して実行する。読み出し－修正－書き込み動作４０１又は
４０２を実行する過程で、読み出し動作ＲＥＡＤの実行後、ＥＣＣ回路２１０は、読み出
したデータに対してエラー検査訂正ステップ３１０を実行する。図５の実施形態のフロー
と同様に、メモリデバイス２００は、データがメモリセルに書き戻される前にデータ送信
ステップ３２０とパリティデータ生成ステップ３３０を実行する。
【0035】
本実施形態では、メモリデバイス２００は、読み出し／書き込み機能を有する。メモリ
デバイス２００は、ステップ３３０の後に書き込み読み出し同期動作ＲＷＷを実行する。
メモリデバイス２００が読み出し－修正－書き込み動作４０１においてデータをメモリセ
ルに書き戻す動作を実行する時、同時に読み出し－修正－書き込み動作４０２においてメ
モリセルからデータを読み出す動作を実行することができる。このようにして、メモリデ
バイス２００のアクセス速度を加速することができる。書き込み読み出し同期動作ＲＷＷ
、読み出し動作ＲＥＡＤ及び書き込み動作ＷＲＩＴＥの実施の詳細は、上記の実施形態を
参照することができる。
デバイス２００は、ステップ３３０の後に書き込み読み出し同期動作ＲＷＷを実行する。
メモリデバイス２００が読み出し－修正－書き込み動作４０１においてデータをメモリセ
ルに書き戻す動作を実行する時、同時に読み出し－修正－書き込み動作４０２においてメ
モリセルからデータを読み出す動作を実行することができる。このようにして、メモリデ
バイス２００のアクセス速度を加速することができる。書き込み読み出し同期動作ＲＷＷ
、読み出し動作ＲＥＡＤ及び書き込み動作ＷＲＩＴＥの実施の詳細は、上記の実施形態を
参照することができる。
【0036】
本実施形態では、書き込み読み出し同期動作ＲＷＷ、読み出し動作ＲＥＡＤ及び書き込
み動作ＷＲＩＴＥの周期長は同じであり、何れも時間の長さＴである。ここで、時間の長
さＴは、２つの列選択周期、例えば、２*ｔＣＯＲ又は２*ｔＣＯＷに等しい。メモリデバ
イス２００が選択されたビット線に読み出し－修正－書き込み動作４０１又は４０２を実
行する時、読み出し動作ＲＥＡＤの開始の時間点は、書き込み読み出し同期動作ＲＷＷ又
は書き込み動作ＷＲＩＴＥよりもｍ*Ｔだけ早く、ここで、ｍは２以上の整数である。
み動作ＷＲＩＴＥの周期長は同じであり、何れも時間の長さＴである。ここで、時間の長
さＴは、２つの列選択周期、例えば、２*ｔＣＯＲ又は２*ｔＣＯＷに等しい。メモリデバ
イス２００が選択されたビット線に読み出し－修正－書き込み動作４０１又は４０２を実
行する時、読み出し動作ＲＥＡＤの開始の時間点は、書き込み読み出し同期動作ＲＷＷ又
は書き込み動作ＷＲＩＴＥよりもｍ*Ｔだけ早く、ここで、ｍは２以上の整数である。
【0037】
述べておくべきこととして、第１マスク書き込みコマンドＭＷＲ１と第２マスク書き込
みコマンドＭＷＲ２の時間間隔ｔＣＣＤもｍ*Ｔに短縮される。即ち、本実施形態の最小
列アドレス間の遅延時間は、少なくとも４つの列選択周期に短縮することができる。
みコマンドＭＷＲ２の時間間隔ｔＣＣＤもｍ*Ｔに短縮される。即ち、本実施形態の最小
列アドレス間の遅延時間は、少なくとも４つの列選択周期に短縮することができる。
【0038】
図７は、本発明の実施形態によるメモリデバイス動作方法のフロー図である。図７を参
照し、図７の動作方法は、図１～図６の実施形態の読み出し動作ＲＥＡＤに適用される。
以下、上記の実施形態の部材符号を用いて図７の動作方法を説明する。
照し、図７の動作方法は、図１～図６の実施形態の読み出し動作ＲＥＡＤに適用される。
以下、上記の実施形態の部材符号を用いて図７の動作方法を説明する。
【0039】
ステップＳ７１０では、第１ステージ動作ＳＴ１において、センスアンプデータラッチ
ＳＡＤＬに保存された選択されたビット線ペアのデータを入出力データラッチ回路１１０
にラッチする。ステップＳ７２０では、第２ステージ動作ＳＴ２において、入出力データ
ラッチ回路１１０にラッチした選択されたビット線ペアのデータを主入出力線ペアＭＩＯ
に送信し、読み出し動作ＲＥＡＤを実行する。
ＳＡＤＬに保存された選択されたビット線ペアのデータを入出力データラッチ回路１１０
にラッチする。ステップＳ７２０では、第２ステージ動作ＳＴ２において、入出力データ
ラッチ回路１１０にラッチした選択されたビット線ペアのデータを主入出力線ペアＭＩＯ
に送信し、読み出し動作ＲＥＡＤを実行する。
【0040】
図８は、本発明の他の実施形態によるメモリデバイスの動作方法のフロー図である。図
８を参照し、図７の動作方法は、図１～図６の実施形態の書き込み動作ＷＲＩＴＥに適用
される。以下、上記実施形態の部材符号を用いて図８の動作方法を説明する。
８を参照し、図７の動作方法は、図１～図６の実施形態の書き込み動作ＷＲＩＴＥに適用
される。以下、上記実施形態の部材符号を用いて図８の動作方法を説明する。
【0041】
ステップＳ８１０では、第１ステージ動作ＳＴ１において、主入出力線ペアＭＩＯの書
き込みデータを入出力データラッチ回路１１０にラッチする。ステップＳ８２０では、第
２ステージ動作ＳＴ２において、入出力データラッチ回路１１０でラッチした書き込みデ
ータを選択されたビット線ペアに対応するセンスアンプデータラッチＳＡＤＬに送信し、
書き込み動作を実行する。
き込みデータを入出力データラッチ回路１１０にラッチする。ステップＳ８２０では、第
２ステージ動作ＳＴ２において、入出力データラッチ回路１１０でラッチした書き込みデ
ータを選択されたビット線ペアに対応するセンスアンプデータラッチＳＡＤＬに送信し、
書き込み動作を実行する。
【0042】
【0043】
要約すると、本発明のメモリデバイスは、主入出力線ペアとローカル入出力線ペアとの
間に設けられた入出力データラッチ回路によってアクセス動作を、データをビット線ペア
のセンスアンプデータラッチから入出力データラッチ回路に送信すること及び入出力デー
タラッチ回路にラッチしたデータを主入出力線ペアに送信することの２つのステージに分
割する。従って、メモリデバイスは、パイプライン構造を有し、複数のコマンドを並列に
実行することができる。これにより、メモリデバイスのアクセス速度を改善する。本発明
の実施形態は、上記メモリデバイスに適用される動作方向も提示している。
間に設けられた入出力データラッチ回路によってアクセス動作を、データをビット線ペア
のセンスアンプデータラッチから入出力データラッチ回路に送信すること及び入出力デー
タラッチ回路にラッチしたデータを主入出力線ペアに送信することの２つのステージに分
割する。従って、メモリデバイスは、パイプライン構造を有し、複数のコマンドを並列に
実行することができる。これにより、メモリデバイスのアクセス速度を改善する。本発明
の実施形態は、上記メモリデバイスに適用される動作方向も提示している。
【0044】
本発明は、実施形態を上記のように開示したが、本発明を限定するためのものではなく
、当業者は、本発明の精神を逸脱しない範囲において、いくらかの変更と修飾を行うこと
ができ、故に本発明の保護範囲は、後述の特許請求の範囲を基準とするものである。
、当業者は、本発明の精神を逸脱しない範囲において、いくらかの変更と修飾を行うこと
ができ、故に本発明の保護範囲は、後述の特許請求の範囲を基準とするものである。
【符号の説明】
【0045】
１００ メモリデバイス
１１０ 入出力データラッチ回路
１２０ 主センシング駆動回路
２１０ ＥＣＣ回路
３０１、３０２、４０１、４０２ 読み出し－修正－書き込み動作
３１０ エラー検査訂正ステップ
３２０ データ送信ステップ
３３０ パリティデータ生成ステップ
ＢＬＳＡ ビット線センスアンプ回路
ＢＬ１、ＢＬ２ ビット線ペア
ＢＬＴ１、ＢＬＢＴ２ ビット線
ＢＬＢ１、ＢＬＢ２ 相補ビット線
ＣＳＬ１、ＣＳＬ２ 列選択信号
ＤＲ_ＥＮ 駆動イネーブル信号
ＬＩＯ ローカル入出力線ペア
ＬＩＯＴ ローカル入出力線
ＬＩＯＢ 相補ローカル入出力線
ＭＡ メモリセルアレイ
ＭＩＯ 主入出力線ペア
ＭＩＯＴ 主入出力線
ＭＩＯＢ 相補主入出力線
ＭＣ１、ＭＣ２ メモリセル
ＭＷＲ１ 第１マスク書き込みコマンド
ＭＷＲ２ 第２マスク書き込みコマンド
Ｍ 整数
ＲＤ 読み出しデータ
ＲＤＩＮ 読み出し入力信号
ＲＤＯＵＴ 読み出し出力信号
ＲＤＬ 読み出しデータラッチ回路
ＲＥＡＤ 読み出し動作
ＲＷＷ 書き込み読み出し同期動作
ＳＡＤＬ センスアンプデータラッチ
ＳＡ_ＥＮ センサイネーブル信号
ＳＴ１ 第１ステージ動作
ＳＴ２ 第２ステージ動作
ＴＣ スイッチ
Ｔ０ 時間
ｔＣＣＤ 時間間隔
ｔＣＯＲ、ｔＣＯＷ、Ｔ 時間の長さ
ＷＬ ワード線
ＷＤ 書き込みデータ
ＷＤＬ 書き込みデータラッチ回路
ＷＤＩＮ 書き込み入力信号
ＷＤＯＵＴ 書き込み出力信号
ＷＲＩＴＥ 書き込み動作
Ｓ７１０、Ｓ７２０、Ｓ８１０、Ｓ８２０ メモリデバイスの動作方法のステップ
１１０ 入出力データラッチ回路
１２０ 主センシング駆動回路
２１０ ＥＣＣ回路
３０１、３０２、４０１、４０２ 読み出し－修正－書き込み動作
３１０ エラー検査訂正ステップ
３２０ データ送信ステップ
３３０ パリティデータ生成ステップ
ＢＬＳＡ ビット線センスアンプ回路
ＢＬ１、ＢＬ２ ビット線ペア
ＢＬＴ１、ＢＬＢＴ２ ビット線
ＢＬＢ１、ＢＬＢ２ 相補ビット線
ＣＳＬ１、ＣＳＬ２ 列選択信号
ＤＲ_ＥＮ 駆動イネーブル信号
ＬＩＯ ローカル入出力線ペア
ＬＩＯＴ ローカル入出力線
ＬＩＯＢ 相補ローカル入出力線
ＭＡ メモリセルアレイ
ＭＩＯ 主入出力線ペア
ＭＩＯＴ 主入出力線
ＭＩＯＢ 相補主入出力線
ＭＣ１、ＭＣ２ メモリセル
ＭＷＲ１ 第１マスク書き込みコマンド
ＭＷＲ２ 第２マスク書き込みコマンド
Ｍ 整数
ＲＤ 読み出しデータ
ＲＤＩＮ 読み出し入力信号
ＲＤＯＵＴ 読み出し出力信号
ＲＤＬ 読み出しデータラッチ回路
ＲＥＡＤ 読み出し動作
ＲＷＷ 書き込み読み出し同期動作
ＳＡＤＬ センスアンプデータラッチ
ＳＡ_ＥＮ センサイネーブル信号
ＳＴ１ 第１ステージ動作
ＳＴ２ 第２ステージ動作
ＴＣ スイッチ
Ｔ０ 時間
ｔＣＣＤ 時間間隔
ｔＣＯＲ、ｔＣＯＷ、Ｔ 時間の長さ
ＷＬ ワード線
ＷＤ 書き込みデータ
ＷＤＬ 書き込みデータラッチ回路
ＷＤＩＮ 書き込み入力信号
ＷＤＯＵＴ 書き込み出力信号
ＷＲＩＴＥ 書き込み動作
Ｓ７１０、Ｓ７２０、Ｓ８１０、Ｓ８２０ メモリデバイスの動作方法のステップ
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【手続補正書】
【提出日】2022-01-20
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
主入出力線ペアとローカル入出力線ペアとの間に結合される入出力データラッチ回路と、
ビット線センスアンプ回路と、
を含み、
前記ローカル入出力線ペアが前記ビット線センスアンプ回路を介して複数のビット線ペアに結合され、
メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、前記メモリデバイスは、２段階式動作を実行して前記複数のビット線ペアのうちの選択されたビット線ペアのデータを入力又は出力し、
前記選択されたビット線ペアは、前記２段階式動作の１つのステージ動作においてのみ前記ローカル入出力線ペアに導通され、前記２段階式動作のもう１つのステージ動作では、前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータは、前記主入出力線ペアに送信され、
前記メモリデバイスが書き込み読み出し同期動作を実行する時、書き込み時読み出し周期は、２つの列選択周期を含み、且つ前記入出力データラッチ回路は、読み出しデータラッチ回路と書き込みデータラッチ回路を含み、
前記書き込み時読み出し周期中の最初の前記列選択周期において、前記読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ前記書き込みデータラッチ回路は、前記主入出力線ペアから書き込みデータを受信し、前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信し、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであり、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞれ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、メモリデバイス
ビット線センスアンプ回路と、
を含み、
前記ローカル入出力線ペアが前記ビット線センスアンプ回路を介して複数のビット線ペアに結合され、
メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、前記メモリデバイスは、２段階式動作を実行して前記複数のビット線ペアのうちの選択されたビット線ペアのデータを入力又は出力し、
前記選択されたビット線ペアは、前記２段階式動作の１つのステージ動作においてのみ前記ローカル入出力線ペアに導通され、前記２段階式動作のもう１つのステージ動作では、前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータは、前記主入出力線ペアに送信され、
前記メモリデバイスが書き込み読み出し同期動作を実行する時、書き込み時読み出し周期は、２つの列選択周期を含み、且つ前記入出力データラッチ回路は、読み出しデータラッチ回路と書き込みデータラッチ回路を含み、
前記書き込み時読み出し周期中の最初の前記列選択周期において、前記読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ前記書き込みデータラッチ回路は、前記主入出力線ペアから書き込みデータを受信し、前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信し、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであり、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞれ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、メモリデバイス
【請求項2】
前記ビット線センスアンプ回路は、前記複数のビット線ペアのデータを保存するための複数のセンスアンプデータラッチを含み、
前記２段階式動作は、第１ステージ動作と第２ステージ動作を含み、
前記メモリデバイスが読み出し動作を実行する時、前記第１ステージ動作では、前記選択されたビット線ペアのデータが対応する前記センスアンプデータラッチから前記入出力データラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが書き込み動作を実行する時、前記第１ステージ動作では、書き込みデータが前記主入出力線ペアから前記入出力データラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ回路にラッチされた前記書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、請求項１に記載のメモリデバイス。
前記２段階式動作は、第１ステージ動作と第２ステージ動作を含み、
前記メモリデバイスが読み出し動作を実行する時、前記第１ステージ動作では、前記選択されたビット線ペアのデータが対応する前記センスアンプデータラッチから前記入出力データラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが書き込み動作を実行する時、前記第１ステージ動作では、書き込みデータが前記主入出力線ペアから前記入出力データラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ回路にラッチされた前記書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、請求項１に記載のメモリデバイス。
【請求項3】
前記入出力データラッチ回路は、
前記主入出力線ペアと前記ローカル入出力線ペアとの間に結合される読み出しデータラッチ回路と、
前記主入出力線ペアと前記ローカル入出力線ペアの間に結合される書き込みデータラッチ回路と、
を含み、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記読み出しデータラッチ回路は、前記選択されたビット線ペアのデータを受信し、前記第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記書き込みデータラッチ回路が書き込みデータを受信し、前記第２ステージ動作では、書き込みデータラッチ回路にラッチされた書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、請求項２に記載のメモリデバイス。
前記主入出力線ペアと前記ローカル入出力線ペアとの間に結合される読み出しデータラッチ回路と、
前記主入出力線ペアと前記ローカル入出力線ペアの間に結合される書き込みデータラッチ回路と、
を含み、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記読み出しデータラッチ回路は、前記選択されたビット線ペアのデータを受信し、前記第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記書き込みデータラッチ回路が書き込みデータを受信し、前記第２ステージ動作では、書き込みデータラッチ回路にラッチされた書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、請求項２に記載のメモリデバイス。
【請求項4】
前記選択されたビット線ペアのデータにエラー検査及び訂正を行うためのエラー訂正回路を更に含み、
前記メモリデバイスは、読み出し－修正－書き込み動作を行う過程で前記書き込み読み出し同期動作を実行し、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択されたビット線ペアに実行する前記書き込み読み出し同期動作又は書き込み動作の開始時間よりも少なくとも２つの前記書き込み時読み出し周期だけ早い、請求項１に記載のメモリデバイス。
前記メモリデバイスは、読み出し－修正－書き込み動作を行う過程で前記書き込み読み出し同期動作を実行し、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択されたビット線ペアに実行する前記書き込み読み出し同期動作又は書き込み動作の開始時間よりも少なくとも２つの前記書き込み時読み出し周期だけ早い、請求項１に記載のメモリデバイス。
【請求項5】
列アドレス間の遅延時間は、少なくとも1つの前記書き込み読み出し同期周期であり、前記書き込み読み出し同期周期の整数倍である、請求項４に記載のメモリデバイス。
【請求項6】
前記選択されたビット線ペアのデータにエラー検査及び訂正を行うためのエラー訂正回路を更に含み、
読み出し動作及び書き込み動作の周期長は、何れも２つの列選択周期に等しく、前記２段階式動作の各前記ステージ動作の時間の長さは、何れも１つの前記列選択周期に等しく、前記メモリデバイスが前記選択されたビット線ペアに読み出し－修正－書き込み動作を実行する時、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択されたビット線ペアに実行する前記書き込み動作の開始時間よりも少なくとも４つの前記列選択周期だけ早い、請求項１に記載のメモリデバイス。
読み出し動作及び書き込み動作の周期長は、何れも２つの列選択周期に等しく、前記２段階式動作の各前記ステージ動作の時間の長さは、何れも１つの前記列選択周期に等しく、前記メモリデバイスが前記選択されたビット線ペアに読み出し－修正－書き込み動作を実行する時、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択されたビット線ペアに実行する前記書き込み動作の開始時間よりも少なくとも４つの前記列選択周期だけ早い、請求項１に記載のメモリデバイス。
【請求項7】
列アドレス間の遅延時間は、前記列選択周期の少なくとも２周期分であり、前記列選択周期の２周期の整数倍である請求項６に記載のメモリデバイス。
【請求項8】
前記２段階式動作の各前記ステージ動作の時間の長さが同じである、請求項１に記載のメモリデバイス。
【請求項9】
前記２段階式動作の時間の長さは、書き込み動作と読み出し動作とにおいて同じである、請求項８に記載のメモリデバイス。
【請求項10】
第１ステージ動作において、センスアンプデータラッチが保存する選択されたビット線ペアのデータを入出力データラッチ回路にラッチするステップと、
第２ステージ動作において、前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータを主入出力線ペアに送信し、読み出し動作を実行するステップを含み、
書き込み読み出し同期動作の書き込み時読み出し周期は、２つの列選択周期を含み、前記動作方法は、
前記書き込み時読み出し周期の最初の前記列選択周期において、前記入出力データラッチ回路の読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ前記入出力データラッチ回路の書き込みデータラッチ回路は、前記主入出力線ペアから前記書き込みデータを受信するステップと、
前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信するステップと、
を更に含み、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであり、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞれ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、メモリデバイスの動作方法。
第２ステージ動作において、前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータを主入出力線ペアに送信し、読み出し動作を実行するステップを含み、
書き込み読み出し同期動作の書き込み時読み出し周期は、２つの列選択周期を含み、前記動作方法は、
前記書き込み時読み出し周期の最初の前記列選択周期において、前記入出力データラッチ回路の読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ前記入出力データラッチ回路の書き込みデータラッチ回路は、前記主入出力線ペアから前記書き込みデータを受信するステップと、
前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信するステップと、
を更に含み、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであり、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞれ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、メモリデバイスの動作方法。
【請求項11】
前記第１ステージ動作において、主入出力線ペアの書き込みデータを前記入出力データラッチ回路にラッチするステップと、
前記第２ステージ動作において、前記入出力データラッチ回路にラッチした前記書き込みデータを前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信し、書き込み動作を実行するステップを更に含む、請求項１０に記載の動作方法。
前記第２ステージ動作において、前記入出力データラッチ回路にラッチした前記書き込みデータを前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信し、書き込み動作を実行するステップを更に含む、請求項１０に記載の動作方法。
【請求項12】
前記読み出し動作及び前記書き込み動作を実行するステップは、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記入出力データラッチ回路の前記読み出しデータラッチ回路が前記選択されたビット線ペアのデータを受信し、第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力線ペアに送信されるステップと、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記入出力データラッチ回路の前記書き込みデータラッチ回路が前記書き込みデータを受信し、前記第２ステージ動作では、前記書き込みデータラッチ回路にラッチした前記書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信されるステップと、
を更に含む、請求項１１に記載の動作方法。
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記入出力データラッチ回路の前記読み出しデータラッチ回路が前記選択されたビット線ペアのデータを受信し、第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力線ペアに送信されるステップと、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記入出力データラッチ回路の前記書き込みデータラッチ回路が前記書き込みデータを受信し、前記第２ステージ動作では、前記書き込みデータラッチ回路にラッチした前記書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信されるステップと、
を更に含む、請求項１１に記載の動作方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【0004】
本発明の実施形態は、入出力データラッチ回路及びビット線センスアンプ回路を含むメモリデバイスを提供する。入出力データラッチ回路は、主入出力線ペアとローカル入出力線ペアとの間に結合される。ローカル入出力線ペアは、ビット線センスアンプ回路を介して複数のビット線ペアに結合される。メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、メモリデバイスは、２段階式動作を実行し、これらのビット線ペアの選択されたビット線ペアのデータを入力又は出力し、選択されたビット線ペアは、２段階式動作のうちの１つのステージ動作においてのみローカル入出力線ペアに接続され、２段動作のもう１つのステージ動作では、入出力データラッチ回路にラッチした選択されたビット線ペアのデータが主入出力線に送信される。メモリデバイスが書き込み読み出し同期動作を実行する時、書き込み時読み出し周期は、２つの列選択周期を含み、且つ入出力データラッチ回路は、読み出しデータラッチ回路と書き込みデータラッチ回路を含む。書き込み時読み出し周期中の最初の列選択周期において、読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ書き込みデータラッチ回路は、主入出力線ペアから書き込みデータを受信し、書き込み時読み出し周期の２番目の列選択周期において、書き込みデータラッチ回路は、書き込みデータを第２センスアンプデータラッチに提供し、且つ読み出しデータラッチ回路は、前記第１ビット線ペアのデータを主入出力線ペアに送信する。第１ビット線ペアと第２ビット線ペアは、複数のビット線ペアのうちの２つであり、第１センスアンプデータラッチと第２センスアンプデータラッチは、それぞれ第１ビット線ペアと第２ビット線ペアのデータを保存する。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【0005】
本発明の実施形態は、次のステップを含むメモリデバイス動作方法を提供する。第１ステージ動作では、センスアンプデータラッチに保存されている選択されたビット線ペアのデータを入出力データラッチ回路にラッチする。第２ステージ動作では、入出力データラッチ回路にラッチした選択されたビット線ペアのデータを主入出力線ペアに送信し、読み出し動作を実行する。書き込み読み出し同期動作の書き込み時読み出し周期は、２つの列選択周期を含む。メモリデバイス動作方法は、書き込み時読み出し周期の最初の列選択周期において、入出力データラッチ回路の読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ入出力データラッチ回路の書き込みデータラッチ回路は、主入出力線ペアから書き込みデータを受信するステップと、書き込み時読み出し周期の２番目の列選択周期において、書き込みデータラッチ回路は、書き込みデータを第２センスアンプデータラッチに提供し、且つ読み出しデータラッチ回路は、第１ビット線ペアのデータを主入出力線ペアに送信するステップと、を更に含む。第１ビット線ペアと第２ビット線ペアは、複数のビット線ペアのうちの２つであり、第１センスアンプデータラッチと第２センスアンプデータラッチは、それぞれ第１ビット線ペアと第２ビット線ペアのデータを保存する。