特開 2022-63513 パルス印加制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022063513

(43)【公開日】2022-04-22

(54)【発明の名称】パルス印加制御回路

(51)【国際特許分類】

   H02M 3/00 20060101AFI20220415BHJP

【ＦＩ】

H02M3/00 H

【審査請求】未請求

【請求項の数】2

【出願形態】ＯＬ

(21)【出願番号】P 2020171819

(22)【出願日】2020-10-12

(71)【出願人】

【識別番号】596009788

【氏名又は名称】株式会社末松電子製作所

(74)【代理人】

【識別番号】100080160

【弁理士】

【氏名又は名称】松尾 憲一郎

(74)【代理人】

【識別番号】100149205

【弁理士】

【氏名又は名称】市川 泰央

(72)【発明者】

【氏名】末松 謙一

(72)【発明者】

【氏名】甲田 忠

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA15

5H730AS02

5H730FF09

5H730ZZ18

(57)【要約】      （修正有）

【課題】１台のパルス電源で複数の負荷へ高繰り返しでパルス電流を印加することができるパルス印加制御回路を提供する。
【解決手段】制御回路１０により複数の負荷Ｌ１～Ｌｎから印加する負荷を選択して印加制御するパルス印加制御回路１であって、リセット回路１～ｎは、可飽和インダクタＳｌ１～Ｓｌｎが飽和又は未飽和となる方向に流れるリセット電流の向きを切り替える機能を有する。制御回路１０は、パルス電源２０から一定時間間隔で出力されるパルス電流Ｉｏの間に、パルス電流を印加する負荷に接続された可飽和インダクタが飽和する方向にリセット回路のリセット電流の向きを制御することにより、１台のパルス電源により複数の負荷毎に、高繰り返しでパルス電流を印加する。
【選択図】図２

【特許請求の範囲】

【請求項1】

１台のパルス電源と複数の負荷との間をそれぞれ可飽和インダクタとリセット回路を１セットとして介在させて並列に接続し、制御回路により複数の負荷から印加する負荷を選択して印加制御するパルス印加制御回路であって、
前記リセット回路は、前記可飽和インダクタが飽和又は未飽和となる方向に流れるリセット電流の向きを切り替える機能を有し、
前記制御回路は、前記パルス電源から一定時間間隔で出力されるパルス電流の間に、パルス電流を印加する負荷に接続された前記可飽和インダクタが飽和する方向に前記リセット回路のリセット電流の向きを制御することにより、１台のパルス電源により複数の負荷毎に、高繰り返しでパルス電流を印加することを特徴とするパルス印加制御回路。

【請求項2】

前記制御回路は、前記複数の負荷に対してパルス電流の印加パターン及び印加回数を複数種類備えていることを特徴とする請求項１に記載のパルス印加制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パルス印加制御回路に関し、詳しくは、１台のパルス電源で複数の負荷へ時系列でパルス高電圧とパルス大電流を印加するためのパルス印加制御回路に関する。

【背景技術】

【0002】

従来、パルス電源は、低電力でコンデンサやインダクタにエネルギーを蓄え、マイクロ秒やナノ秒という短時間に、パルス高電圧とパルス大電流（以下、単にパルス電流という）を瞬間的に取り出して出力するため、コンデンサ、インダクタ、半導体スイッチ、磁気パルス圧縮回路（可飽和リアクトル）等でパルス発生回路を構成し、高精度で安定的な高繰り返しのパルス電流を発生させることができるようにしている。

【0003】

また、このようなパルス電源を用いて負荷にパルス電流を印加するための制御回路としては、可飽和インダクタとリセット回路を組み合わせて制御回路を構成し、リセット回路の電流を可飽和インダクタの磁界を飽和させる方向に通電することで負荷にパルス電流を印加している。

【0004】

高繰り返しのパルス電流を発生するために、充電器と、この充電器で充電されるコンデンサを備えた初段コンデンサ部と、この初段コンデンサ部の放電によって生じるパルス電流を磁気パルス圧縮して出力する磁気パルス圧縮回路とを備えたパルス電源のスループットを向上させて、高繰り返し可能としたパルス電源及びこのパルス電源を備えた露光装置が開示されている（特許文献１を参照。）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特願２００９－５０７４７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記特許文献１開示されている高繰り返し可能なパルス電源を備えた露光装置は、１台の高繰り返し可能としたパルス電源を用いて１個のＥＵＶランプ（つまり、負荷）にしかパルス電流を印加することしかできない。また、複数の負荷に対してパルス電流を印加するためには、高繰り返し可能なパルス電源を備えた露光装置をそれぞれ複数の負荷の数に応じて用意する必要がある。

【0007】

つまり、１つの負荷に対して１台のパルス電源のパルス電流を印加する装置（回路）では、１つの負荷に対してパルス電源の能力限界のパルス電流を負荷に印加することはできるが、複数の負荷の数だけパルス電源が必要なため、高コストとなり複数台のパルス電源や装置の設置スペース等の確保が必要となる。

【0008】

そこで、１台のパルス電源と複数の負荷との間を、それぞれ複数の高電圧リレーで並列に接続し、この高電圧リレーを制御することにより、１台のパルス電源によりパルス電流を複数の負荷に印加する方法も考えられる。しかしながら、高電圧リレーは接点寿命があるため交換（メンテナンス）が必要となる。また、高電圧リレーはスイッチング速度に限界があるため、パルス電流１回毎に、複数の負荷に対して順次切り替えてパルス電流を印加するような高繰り返しには対応できない。

【0009】

本発明は、上述した課題を解決するために、１台のパルス電源と複数の負荷との間を、それぞれ可飽和インダクタとリセット回路を１セットとして並列に接続し、リセット回路の電流を可飽和インダクタの磁界を飽和させる向きと可飽和インダクタの磁界を未飽和させる向きとの異なる向きに流れるように制御することで、１台のパルス電源で複数の負荷へ高繰り返してパルス電流を印加することができるパルス印加制御回路を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記目的を達成するために、本発明は、１台のパルス電源と複数の負荷との間をそれぞれ可飽和インダクタとリセット回路を１セットとして介在させて並列に接続し、制御回路により複数の負荷から印加する負荷を選択して印加制御するパルス印加制御回路であって、前記リセット回路は、前記可飽和インダクタが飽和又は未飽和となる方向に流れるリセット電流の向きを切り替える機能を有し、前記制御回路は、前記パルス電源から一定時間間隔で出力されるパルス電流の間に、パルス電流を印加する負荷に接続された前記可飽和インダクタが飽和する方向に前記リセット回路のリセット電流の向きを制御することにより、１台のパルス電源により複数の負荷毎に、高繰り返しでパルス電流を印加することを特徴とするパルス印加制御回路とした。

【0011】

また、前記制御回路は、前記複数の負荷に対してパルス電流の印加パターン及び印加回数を複数種類備えていることを特徴とする。

【発明の効果】

【0012】

本発明によれば、パルス電源から一定時間間隔で出力されるパルス電流の間に、１台のパルス電源に接続された複数の負荷のうち、パルス電流を印加する負荷を選択して、パルス電流を印加する負荷に接続された可飽和インダクタが飽和する方向にリセット回路によりリセット電流の向きを制御することで、高電圧リレー等の消耗品を用いることなく、可飽和インダクタを磁気リレーとして機能させることが可能となる。

【0013】

また、パルス電流が印加される複数の負荷の印加パターン及び印加回数を複数備えているため、複数の負荷に対して様々な印加パターン及び印加回数を選択的に用いることができ、複数の負荷に対して用途に応じた最適なパルス電流の印加を実現することができる。

【図面の簡単な説明】

【0014】

【図1】本実施形態のパルス印加制御回路の構成の概略を示す図である。

【図2】本実施形態のパルス印加制御回路のリセット回路の詳細を説明する回路図である。

【図3】本実施形態のパルス印加制御回路のパルス電源及びリセット回路を制御するための各種信号のタイムチャートを説明する図である。

【図4】本実施形態のパルス印加制御回路におけるパルス電流の負荷パターン及び印加回数を説明する図である。

【図5】本実施形態のパルス印加制御回路におけるパルス電流の印加制御処理を説明するフローチャートである。

【発明を実施するための形態】

【0015】

本発明は、１台のパルス電源と複数の負荷との間をそれぞれ可飽和インダクタとリセット回路を１セットとして介在させて並列に接続し、制御回路により複数の負荷から印加する負荷を選択して印加制御するパルス印加制御回路であって、前記リセット回路は、前記可飽和インダクタが飽和又は未飽和となる方向に流れるリセット電流の向きを切り替える機能を有し、前記制御回路は、前記パルス電源から一定時間間隔で出力されるパルス電流の間に、パルス電流を印加する負荷に接続された前記可飽和インダクタが飽和する方向に前記リセット回路のリセット電流の向きを制御することにより、１台のパルス電源により複数の負荷毎に、高繰り返しでパルス電流を印加することを特徴とするパルス印加制御回路に関するものである。

【0016】

以下、本実施形態に係るパルス印加制御回路の一例について、図面を参照して説明する。図１は、本実施形態のパルス印加制御回路の構成の概略を示す図である。図２は、本実施形態のパルス印加制御回路のリセット回路の詳細を説明する回路図である。図３は、本実施形態のパルス印加制御回路のパルス電源及びリセット回路を制御するための各種信号のタイムチャートを説明する図である。図４は、本実施形態のパルス印加制御回路におけるパルス電流の負荷パターン及び印加回数を説明する図である。図５は、本実施形態のパルス印加制御回路におけるパルス電流の印加制御処理を説明するフローチャートである。

【0017】

［１．パルス印加制御回路の構成の概要］
図１に示すように、パルス印加制御回路１は、１台のパルス電源２０に複数の負荷Ｌ１～Ｌｎ（ｎは整数）が並列に接続されて構成される。パルス電源２０としては、負荷Ｌ１～Ｌｎに印加に必要な高電圧、大電流のパルス電流を発生させる周知のパルス電源が好適に用いられる。

【0018】

パルス電源２０と複数の負荷Ｌ１～Ｌｎとの間には、それぞれ複数の可飽和インダクタＳＩ１～ＳＩｎ（ｎは整数）が介在して接続されている。可飽和インダクタＳＩ１～ＳＩｎには、それぞれリセット回路Ｒ１～Ｒｎ（ｎは整数）が接続されている。すなわち、本実施形態においては、パルス電源２０と複数の負荷Ｌ１～Ｌｎとの間には、可飽和インダクタＳＩ１～ＳＩｎとリセット回路Ｒ１～Ｒｎとが１セットで介在することになる。

【0019】

パルス印加制御回路１には制御回路１０が配設されている。制御回路１０としては、例えば、演算・制御装置（ＣＰＵ）、メモリ装置（ＲＯＭ、ＲＡＭ、フラッシュメモリ）、入出力回路、タイマー回路などを一つの集積回路に実装したマイクロコンピュータが好適に用いられる。そして、ＲＯＭにはパルス印加制御回路１において、複数の負荷Ｌ１～Ｌｎにパルス電流を印加する制御を行うための複数のプログラム（後述の印加制御処理等）や複数の負荷Ｌ１～Ｌｎに対する印加パターン（負荷順序）や印加回数等を記憶した各種データテーブルなどが記憶されている。制御回路１０の入出力回路には、パルス電源２０がパルス電流を出力する際に一定時間（例えば、０．１ｓ）間隔でオン／オフされるトリガ信号Ｔｒや複数の可飽和インダクタＳＩ１～ＳＩｎに接続されている複数のリセット回路Ｒ１～Ｒｎに流れるリセット電流Ｉｒ１～Ｉｒｎの流れる向きを制御する信号（Ｂ１～Ｂｎ、Ｆ１～Ｆｎ）が接続されている。

【0020】

この構成により、パルス印加制御回路１の制御回路１０は、メモリ装置（例えば、ＲＯＭ）に記憶されている複数の負荷Ｌ１～Ｌｎに対する印加パターンや印加回数に基づいて、同じくメモリ装置に記憶されているプログラムを実行することで、複数の負荷Ｌ１～Ｌｎのうちの一つの負荷を選択してパルス電流Ｉｏを印加する制御を実行する。すなわち、制御回路１０は、ＲＯＭに記憶されているプログラムを実行することで、パルス電源２０によるパルス電流を印加する負荷Ｌ１～Ｌｎに接続されているリセット回路Ｒ１～Ｒｎのリセット電流Ｉｒ１～Ｉｒｎ（ｎは整数）が流れる向き（図中では上下方向）を制御する。このリセット電流Ｉｒ１～Ｉｒｎの流れる向きは、可飽和インダクタＳＩ１～ＳＩｎが飽和する方向（図中は下矢印）と飽和しない（以下、未飽和という）方向（図中は上矢印）である。

【0021】

例えば、制御回路１０により負荷Ｌ１にパルス電流を印加するように制御する場合は、可飽和インダクタＳＩ１に接続されているリセット回路Ｒ１のリセット電流Ｉｒ１を可飽和インダクタＳＩ１が飽和する向き（図中は下矢印）に流れるように制御し、他の負荷Ｌ２～Ｌｎの可飽和インダクタＳＩ２～ＳＩｎに接続されているリセット回路Ｒ２～Ｒｎのリセット電流Ｉｒ２～Ｉｒｎは、可飽和インダクタＳＩ２~ＳＩｎが未飽和する向き（図中は上矢印）に流れるように制御する。そして、この状態でパルス電源２０によるパルス電流を生起させるように制御することで、負荷Ｌ１にのみパルス電流が印加される。

【0022】

本実施形態のパルス印加制御回路１は、１台のパルス電源２０に接続された複数の負荷Ｌ１～Ｌｎのうち、パルス電流を印加する負荷Ｌ１～Ｌｎに接続された可飽和インダクタＳＩ１～ＳＩｎにのみ飽和する向きにリセット電流Ｉｒ１～Ｉｒｎの向き（図中は下矢印）を制御することで、高電圧リレー等の消耗品を用いることなく、可飽和インダクタＳＩ１～ＳＩｎを磁気リレーとして機能させることを可能としている。

【0023】

［２．パルス印加制御回路の構成の詳細］
以下、図２を参照して、本実施形態のパルス印加制御回路１の構成を詳説する。図２に示すように、パルス印加制御回路１は、１台のパルス電源２０の出力端子２０ａに複数の負荷Ｌ１～Ｌｎ（ｎは整数）が並列に接続されている。このとき、整数ｎを５とすると、５台の負荷（負荷Ｌ１～Ｌ５）が並列に接続されることになる。なお、本実施形態のパルス印加制御回路１で接続される負荷の台数（つまり、整数ｎの数値）は特に限定されるものではないが、１台のパルス電源２０により複数の負荷Ｌ１～Ｌｎに個別にパルス電流を印加するため、接続される負荷Ｌ１～Ｌｎの台数が多すぎると、１台当たりのパルス電流の印加頻度が低下する。このため、接続される負荷Ｌ１～Ｌｎ（整数ｎの数値）の台数は、上限（例えば、１０台）を設けてもよい。

【0024】

図２に示すように、パルス電源２０と負荷Ｌ１は、可飽和インダクタＳＩ１を介在して接続されるとともに、可飽和インダクタＳＩ１にはリセット回路Ｒ１が接続されている。同様にして、パルス電源２０と負荷Ｌ２は、可飽和インダクタＳＩ２を介在して接続されるとともに、可飽和インダクタＳＩ２にはリセット回路Ｒ２が接続されている。そして、パルス電源２０と負荷Ｌｎ（ｎは整数）は、可飽和インダクタＳＩｎを介在して接続されるとともに、可飽和インダクタＳＩｎにはリセット回路Ｒｎが接続されている。すなわち、パルス電源２０と負荷Ｌ１～Ｌｎとの間には、可飽和インダクタＳＩ１～ＳＩｎとリセット回路Ｒ１～Ｒｎとがそれぞれ１セットで介在して接続されている。

【0025】

以下、リセット回路Ｒ１～Ｒｎの構成を説明する。なお、リセット回路Ｒ１～Ｒｎは同じ回路のため、以下の説明ではリセット回路Ｒ１のみを説明する。リセット回路Ｒ１は、１個の直流電源、４個のドライブ回路、４個の絶縁ゲート型ハイポーラトランジスタ（以下、ＩＧＢＴという）Ｑ１－１～Ｑ１－４、リセット電流Ｉｒ１を安定させるための抵抗Ｒｒ１、鉄心入りインダクタンスＬｒ１により回路が構成されている。リセット回路Ｒ１は、制御回路１０と２本の信号Ｂ１及び信号Ｆ１により接続されており、制御回路１０は、２本の信号Ｂ１及び信号Ｆ１の出力（Ｈｉｇｈ ｏｒ Ｌｏｗ）を制御することにより、リセット回路Ｒ１のリセット電流Ｉｒ１の流れる向きが、当該リセット回路Ｒ１が接続される可飽和インダクタＳＩ１が飽和又は未飽和する向きに制御される。

【0026】

上記構成において、パルス印加制御回路１の制御回路１０は、以下のようにパルス電流Ｉｏ１～Ｉｏｎを負荷Ｌ１～Ｌｎにそれぞれ印加する。すなわち、制御回路１０は、パルス電源２０と複数の負荷Ｌ１～Ｌｎとの間にそれぞれ介在する可飽和インダクタＳＩ１～ＳＩｎのうち、パルス電流Ｉｏ１～Ｉｏｎを印加する負荷Ｌ１～Ｌｎを決定する。次に、パルス電源２０とパルス電流Ｉｏ１～Ｉｏｎを印加する負荷Ｌ１～Ｌｎとの間に介在する可飽和インダクタＳＩ１～ＳＩｎに接続されているリセット回路Ｒ１～Ｒｎのリセット電流Ｉｒ１～Ｉｒｎの流れる向きを制御する。

【0027】

制御回路１０が負荷Ｌ１にパルス電流Ｉｏ１を印加する制御を具体的に説明すると、制御回路１０は、信号Ｂ１をＬｏｗに信号Ｆ１をＨｉｇｈに制御する。これにより、リセット回路Ｒ１のリセット電流Ｉｒ１は、接続されている可飽和インダクタＳＩ１が飽和する向き（図中下矢印）に流れる。このとき、制御回路１０は、他のリセット回路Ｒ２～Ｒｎは、信号Ｂ２～ＢｎをＨｉｇｈに信号Ｆ２～ＦｎをＬｏｗに制御する。これにより、リセット回路Ｒ２～Ｒｎのリセット電流Ｉｒ２～Ｉｒｎの流れる向きは、接続されている可飽和インダクタＳＩ２～ＳＩｎが未飽和する向き（図中上矢印）に流れる。

【0028】

制御回路１０とパルス電源２０はトリガ信号Ｔｒ（図３参照）が接続されており、パルス電源２０はパルス電流を出力する際にトリガ信号Ｔｒを一定時間間隔でオンとする。パルス電源２０は、トリガ信号Ｔｒをオンした後、一定の遅延時間（パルス形成時間）を経てパルス電源２０の出力端子２０ａからパルス電流Ｉｏを出力する。パルス電源２０は、パルス電流Ｉｏを出力すると、トリガ信号Ｔｒをオフする。パルス電源２０の出力端子２０ａから出力されたパルス電流Ｉｏは、リセット回路Ｒ１のリセット電流Ｉｒ１が、接続されている可飽和インダクタＳＩ１が飽和する向き（図中下矢印）に流れているため、可飽和インダクタＳＩ１が飽和して負荷Ｌ１にパルス電流Ｉｏ１が印加される。

【0029】

上述してきたように、本実施形態においては、制御回路１０において、複数の負荷Ｌ１～Ｌｎの中から１台の負荷にパルス電流Ｉｏを印加するように制御する。つまり、制御回路１０は、リセット回路Ｒ１～Ｒｎのリセット電流Ｉｒ１～Ｉｒｎの流れる向きを制御することで、可飽和インダクタＳＩ１～ＳＩｎを磁気リレーとして機能させる。

【0030】

［３．パルス印加制御回路における制御回路による各種信号のタイムチャート］
以下、図３を参照して、本実施形態のパルス印加制御回路１において、制御回路１０による各種信号の出力制御のタイムチャートを説明する。なお、以下の説明では、負荷Ｌ１～Ｌｎの順序でパルス電流Ｉｏを印加する制御を一例として説明する。

【0031】

制御回路１０は、リセット回路Ｒ１に接続されている信号Ｂ１をＬｏｗに、信号Ｆ１をＨｉｇｈに制御する。これにより、リセット回路Ｒ１のリセット電流Ｉｒ１を下矢印（図２参照）の向きに流して可飽和インダクタＳＩ１を飽和（磁気スイッチ的にオン）させておく。このとき、他の可飽和インダクタＳＩ２～ＳＩｎは、リセット回路Ｒ２～Ｒｎのリセット電流Ｉｒ２～Ｉｒｎを上矢印（図２参照）の向き流し未飽和（磁気スイッチ的にオフ）の状態にしておく。このため、リセット回路Ｒ２～Ｒｎに接続されている信号Ｂ２～ＢｎをＨｉｇｈに、信号Ｆ２～ＦｎをＬｏｗに制御する。これにより、パルス電流Ｉｏを印加したい負荷Ｌ１に直列に接続された可飽和インダクタＳＩ１のみが飽和（磁気スイッチ的にオン）、その他は未飽和（磁気スイッチ的にオフ）の状態となる。

【0032】

パルス電源２０は、パルス電流Ｉｏを出力する際にトリガ信号Ｔｒをオンとする。これにより、一定の遅延時間（パルス形成時間）を経てパルス電源２０の出力端子２０ａからパルス電流Ｉｏが出力される。このとき、パルス電流Ｉｏは可飽和インダクタＳＩ１～ＳＩｎのうち飽和（磁気スイッチがオン）している可飽和インダクタＳＩ１を通り負荷Ｌ１へパルス電流Ｉｏ１が印加される。また、他の負荷Ｌ２～Ｌｎへは、可飽和インダクタＳＩ２～ＳＩｎが未飽和（磁気スイッチがオフ）しているためパルス電流Ｉｏがブロックされてパルス電流Ｉｏ２～Ｉｏｎは印加されない。

【0033】

１回目のパルス電流を印加した後、制御回路１０は、パルス電源２０からのトリガ信号Ｔｒのオフを検出すると同時に、パルス電流を印加した負荷Ｌ１のリセット回路Ｒ１の信号Ｂ１をＨｉｇｈに信号Ｆ１をＬｏｗに切り替える（負荷Ｌ２へパルスを印加するための準備）。これにより、可飽和インダクタＳＩ１に接続されているリセット回路Ｒ１のリセット電流Ｉｒ１を上矢印（図２参照）の方向に流して可飽和インダクタＳＩ１を未飽和（磁気スイッチ的にオフ）の状態にする。

【0034】

制御回路１０は、リセット回路Ｒ２に接続されている信号Ｂ２をＬｏｗに信号Ｆ２をＨｉｇｈに制御する。これにより、リセット回路Ｒ２のリセット電流Ｉｒ２を下矢印（図２参照）の方向に流して可飽和インダクタＳＩ２を飽和（磁気スイッチ的にオン）させておく。その他の可飽和インダクタＳＩ１、ＳＩ３～ＳＩｎは未飽和（磁気スイッチ的にオフ）の状態を維持する。

【0035】

パルス電源２０は、パルス電流を出力する際にトリガ信号Ｔｒをオンとする。これにより、一定の遅延時間（パルス形成時間）を経てパルス電源２０の出力端子２０ａからパルス電流Ｉｏが出力される。このとき、パルス電流Ｉｏは可飽和インダクタＳＩ１～ＳＩｎのうち飽和（磁気スイッチがオン）している可飽和インダクタＳＩ２を通り負荷Ｌ２へパルス電流Ｉｏ２が印加される。他の負荷Ｌ１、Ｌ３～Ｌｎへは、可飽和インダクタＳＩ１、ＳＩ３～ＳＩｎが未飽和（磁気スイッチがオフ）の状態のためパルス電流Ｉｏがブロックされてパルス電流Ｉｏ１、Ｉｏ３～Ｉｏｎは印加されない。

【0036】

負荷Ｌ２に２回目のパルス電流を印加した後、制御回路１０は、パルス電源２０からのトリガ信号Ｔｒのオフを検出すると同時に、リセット回路Ｒ２の信号Ｂ２をＨｉｇｈに信号Ｆ２をＬｏｗに切り替える（次の負荷Ｌ３へパルスを印加するための準備）。

【0037】

制御回路１０は、２回目のパルス電流を出力した後も同様に、可飽和インダクタＳＩ１～ＳＩｎに接続されているリセット回路Ｒ１～Ｒｎに流れるリセット電流Ｉｒ１～Ｉｒｎの向きを制御（パルス電流を印加する負荷に接続されている可飽和インダクタのリセット回路に流れるリセット電流のみを飽和（磁気スイッチがオン）する向きに、それ以外のリセット回路に流れるリセット電流を未飽和（磁気スイッチがオフ）する向きに制御）し、最終的にｎ番目の負荷Ｌｎへパルス電流を印加した後は、負荷Ｌ１へのパルス電流の印加に戻り、順に１回ずつ負荷Ｌ１～Ｌｎへ繰り返し印加するように制御する。

【0038】

上述してきたように、本実施形態においては、制御回路１０は、パルス電源２０から制御回路１０に一定時間（例えば、０．１Ｓ）毎にオン／オフされるトリガ信号Ｔｒのオフからオンの間に、パルス電流Ｉｏを印加する負荷Ｌ１～Ｌｎを決定し、印加する負荷Ｌ１～Ｌｎの可飽和インダクタＳＩ１～ＳＩｎのみを飽和（磁気スイッチをオン）させ、それ以外の負荷Ｌ１～Ｌｎへは、可飽和インダクタＳＩ１～ＳＩｎが未飽和（磁気スイッチがオフ）とする制御を行う。

【0039】

以下、図４を参照して、本実施形態のパルス印加制御回路１において、制御回路１０による複数の負荷Ｌ１～Ｌｎに対するパルス電流の複数種類の印加パターン及び印加回数を説明する。なお、以下の説明では理解を容易とするために、複数の負荷を５台（負荷Ｌ１～Ｌ５、つまりｎ＝５）として説明する。制御回路１０は、上述したように演算・制御装置（ＣＰＵ）、メモリ装置（ＲＯＭ、ＲＡＭ、フラッシュメモリ）、入出力回路、タイマー回路などからなるマイクロコンピュータ等である。そして、メモリ装置には、複数の負荷Ｌ１～Ｌ５に対する印加パターン（負荷順序）や印加回数等が設定された複数種類の負荷パターンテーブルが予めデータテーブルとして記憶されている。

【0040】

図４（ａ）に示す負荷パターンテーブルは、最上段に複数の負荷Ｌ１～Ｌ５に対する負荷順序が、その下段には、負荷順序に応じてパルス電流が印加される複数の負荷Ｌ１～Ｌ５のうちの印加負荷が、さらに、その下段には、パルス電流の印加回数が設定されている。つまり、複数の負荷Ｌ１～Ｌ５に、負荷Ｌ１→負荷Ｌ２→負荷Ｌ３→負荷Ｌ４→負荷Ｌ５の順序で１回ずつパルス電流を印加することが設定されている。

【0041】

図４（ｂ）に示す負荷パターンテーブルは、最上段に複数の負荷Ｌ１～Ｌ５に対する負荷順序が、その下段には、負荷順序に応じてパルス電流が印加される複数の負荷Ｌ１～Ｌ５のうちの印加負荷が、さらに、その下段には、パルス電流の印加回数が設定されている。つまり、複数の負荷Ｌ１～Ｌ５に、負荷Ｌ５→負荷Ｌ４→負荷Ｌ３→負荷Ｌ２→負荷Ｌ１の順序（つまり、図４（ａ）に示す負荷パターンとは逆の順序）で５回ずつパルス電流を印加することが設定されている。

【0042】

図４（ｃ）に示す負荷パターンテーブルは、最上段に複数の負荷Ｌ１～Ｌ５に対する負荷順序が、その下段には、負荷順序に応じてパルス電流が印加される複数の負荷Ｌ１～Ｌ５のうちの印加負荷が、さらに、その下段には、パルス電流の印加回数が設定されている。つまり、複数の負荷Ｌ１～Ｌ５に、負荷Ｌ１→負荷Ｌ２→負荷Ｌ３→負荷Ｌ４→負荷Ｌ５の順序で、複数の負荷Ｌ１～Ｌ５に対してそれぞれ異なる印加回数（Ｌ１には５回、Ｌ２には１０回、Ｌ３には８回、Ｌ４には３回、Ｌ５には７回）でパルス電流を印加することが設定されている。

【0043】

図４（ｄ）に示す負荷パターンテーブルは、最上段に複数の負荷Ｌ１～Ｌ５に対する負荷順序が、その下段には、負荷順序に応じてパルス電流が印加される複数の負荷Ｌ１～Ｌ５のうちの印加負荷が、さらに、その下段には、パルス電流の印加回数が設定されている。つまり、複数の負荷Ｌ１～Ｌ５のうち、負荷Ｌ１→負荷Ｌ３→負荷Ｌ５→負荷Ｌ２→負荷Ｌ４の順序で、負荷Ｌ１、負荷Ｌ３、負荷Ｌ５には３回ずつ、負荷Ｌ２、負荷Ｌ４には２回ずつのパルス電流を印加することが設定されている。

【0044】

このように、本実施形態の負荷パターンテーブルによれば、制御回路１０でリセット回路Ｒ１～Ｒ５におけるリセット電流Ｉｒ１～Ｉｒ５の向きを制御することで、上述したように、複数の負荷Ｌ１→負荷Ｌ５へ１回ずつの印加回数で順番にパルス電流を印加（図４（ａ））することができる。また、複数の負荷Ｌ５→負荷Ｌ１の順番で５回ずつの印加回数でパルス電流を印加（図４（ｂ））することもできる。

【0045】

また、複数の負荷Ｌ１～Ｌ５に対して、それぞれ異なる印加回数（５、１０、８、３、７回）で負荷Ｌ１→負荷Ｌ５の順番にパルス電流を印加（図４（ｃ））することもできる。また、複数の負荷Ｌ１～Ｌ５に対して、異なる順序（負荷Ｌ１→負荷Ｌ３→負荷Ｌ５→負荷Ｌ２→負荷Ｌ４の順序）で、異なる印加回数（３回又は２回）でパルス電流を印加（図４（ｄ））することもできる。なお、この図４に示す複数種類の負荷パターンテーブルは、あくまで一例であり、これに限定されるものではなく、様々な印加パターンや印加回数を適宜設定して用いることができる。また、負荷パターンテーブルは一種類を繰り返し使用してもよいし、複数種類組み合わせて使用してもよい。これにより、さらにバリエーションの多い複数の負荷Ｌ１～Ｌ５に対するパルス電流の印加が可能となる。

【0046】

このように、本実施形態のパルス印加制御回路１は、複数の負荷Ｌ１～Ｌ５の設置位置（並び）に応じて、パルス電流を印加する印加する複数の負荷Ｌ１～Ｌ５の順番や印加するパルス電流の印加回数を適宜設定できるので、パルス印加制御回路１が用いられる各種機器（装置）の用途に応じて効率の良いパルス電流の印加が可能となる。

【0047】

以下、図５を参照して、本実施形態のパルス印加制御回路１において、制御回路１０による複数の負荷Ｌ１～Ｌｎに対するパルス電流の印加制御処理を説明する。この処理は、制御回路１０を構成するメモリ装置（ＲＯＭ、ＲＡＭ）に記憶されているプログラムであり、制御回路１０を構成する演算・制御装置（ＣＰＵ）によりメモリ装置（ＲＯＭ、ＲＡＭ）から読み出されて実行される処理である。

【0048】

制御回路１０の演算・制御装置（以下単に制御回路１０という。）は、メモリ装置に記憶されている複数種類の負荷パターンテーブル（図４参照）から、パルス電流の印加を実行する負荷パターンを決定する（ステップＳ１０）。つまり、複数種類の負荷パターンテーブルから使用する負荷パターンテーブル（複数パターン選択可）を選択し、選択した負荷パターンテーブルの実行回数と併せて、パルス電流を印加する負荷Ｌ１～Ｌｎの順番や印加回数を決定して、メモリ装置（ＲＡＭ）に一時記憶する。

【0049】

制御回路１０は、メモリ装置（ＲＡＭ）に記憶された負荷Ｌ１～Ｌｎの順番や回数に応じて、リセット回路Ｒ１～Ｒｎのリセット電流Ｉｒ１～Ｉｒｎの向きを制御し、パルス電流を印加する負荷Ｌ１～Ｌｎに直列に接続された可飽和インダクタＳＩ１～ＳＩｎのみを飽和状態（磁気スイッチオン）とし、その他の可飽和インダクタＳＩ１～ＳＩｎは未飽和状態（磁気スイッチオフ）とする（ステップＳ１１）。

【0050】

制御回路１０は、パルス電源２０からのトリガ信号Ｔｒのオンを検出する（ステップＳ１２）。これにより、一定の遅延時間（パルス形成時間）を経てパルス電源２０からパルス電流が出力され、印加する負荷Ｌ１～Ｌｎに直列に接続された可飽和インダクタＳＩ１～ＳＩｎ（磁気スイッチ）のうちから飽和状態（磁気スイッチオン）に制御されている負荷Ｌ１～Ｌｎにのみパルス電流が印加される。

【0051】

制御回路１０は、パルス電源２０からのトリガ信号Ｔｒのオフを検出すると、パルス電流を印加した可飽和インダクタＳＩ１～ＳＩｎを未飽和状態（磁気スイッチオフ）とする（ステップＳ１３）。これにより、全ての負荷Ｌ１～Ｌｎに直列に接続された可飽和インダクタＳＩ１～ＳＩｎは全て未飽和（磁気スイッチオフ）となり、パルス電流が負荷Ｌ１～Ｌｎに印加されることはない。

【0052】

制御回路１０は、パルス電流を印加する制御が終了したか否かを判断（ステップＳ１４）し、終了したと判別（ステップＳ１４：Ｙｅｓ）した場合は印加制御処理を終了する。一方、終了していないと判別した場合（ステップＳ１４：Ｎｏ）は、ステップＳ１１へ処理を移行し、次のパルス電流を印加する負荷Ｌ１～Ｌｎに対するパルス電流の印加を繰り返す。このステップ１４におけるパルス電流を印加する制御の終了の判断は、上記ステップＳ１０において、メモリ装置（ＲＡＭ）に一時記憶された負荷パターンテーブルの実行回数が全て終了したか否かである。

【0053】

上述してきたように、パルス印加制御回路１の制御回路１０は、メモリ装置（ＲＡＭ）に記憶された負荷Ｌ１～Ｌｎへのパルス電流の印加の順番や回数に応じて、リセット回路Ｒ１～Ｒｎのリセット電流Ｉｒ１～Ｉｒｎの流れる向きを制御し、パルス電流を印加する負荷Ｌ１～Ｌｎに直列に接続された可飽和インダクタＳＩ１～ＳＩｎのみ飽和状態（磁気スイッチオン）とし、その他の可飽和インダクタＳＩ１～ＳＩｎは未飽和状態（磁気スイッチオフ）とすることで、複数の負荷Ｌ１～Ｌｎのうちから一台の負荷にパルス電流を印加する制御を繰り返し実行する。このように、可飽和インダクタＳＩ１～ＳＩｎを磁気スイッチとして機能させることで、複数の負荷Ｌ１～Ｌｎに対して高速で順次切り替えてパルス電流を印加することができるパルス印加制御回路１とすることができる。

【0054】

以上、上記実施形態を通して本発明を説明してきたが、本発明はこれらに限定されるものではない。また、上述した各効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、本実施の形態に記載されたものに限定されるものではない。

【符号の説明】

【0055】

１ パルス印加制御回路
１０ 制御回路
２０ パルス電源
Ｒ１～Ｒｎ リセット回路
ＳＩ１～ＳＩｎ 可飽和インダクタ
Ｌ１～Ｌｎ 負荷
Ｉｏ１～Ｉｏｎ 印加電流

【図1】

【図2】

【図3】

【図4】

【図5】