特開 2022-63842 フリップ・チップ・トポロジーを有するトランジスタおよび該トランジスタを有する電力増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022063842

(43)【公開日】2022-04-22

(54)【発明の名称】フリップ・チップ・トポロジーを有するトランジスタおよび該トランジスタを有する電力増幅器

(51)【国際特許分類】

   H01L 23/12 20060101AFI20220415BHJP

   H01L 25/18 20060101ALI20220415BHJP

   H01L 21/60 20060101ALI20220415BHJP

   H01L 23/00 20060101ALI20220415BHJP

   H03F 3/24 20060101ALI20220415BHJP

   H03F 1/02 20060101ALI20220415BHJP

【ＦＩ】

H01L23/12 501P

H01L25/04 Z

H01L21/60 311S

H01L23/00 C

H03F3/24

H03F1/02 188

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021129926

(22)【出願日】2021-08-06

(31)【優先権主張番号】17/068,051

(32)【優先日】2020-10-12

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】504199127

【氏名又は名称】エヌエックスピー ユーエスエイ インコーポレイテッド

【氏名又は名称原語表記】ＮＸＰ ＵＳＡ，Ｉｎｃ．

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】ビカス シリムカル

(72)【発明者】

【氏名】ラマヌジャム スリニディ エンバー

(72)【発明者】

【氏名】イブラヒム カリル

【テーマコード（参考）】

5F044

5J500

【Ｆターム（参考）】

5F044KK12

5F044LL01

5J500AA01

5J500AA21

5J500AA41

5J500AC16

5J500AC36

5J500AC58

5J500AC86

5J500AF10

5J500AF16

5J500AH10

5J500AH24

5J500AH29

5J500AK12

5J500AK66

5J500AM19

5J500AQ03

5J500AQ04

5J500AQ06

5J500AS14

5J500LV08

5J500WU08

(57)【要約】      （修正有）

【課題】フリップ・チップ・トポロジーを有するトランジスタを有する電力増幅器及び半導体デバイスを提供する。
【解決手段】半導体デバイス７０は、前部７４を有するダイ本体７２と、ダイ本体７２に形成され、外周によって境界を示される能動エリアを有するトランジスタ９２と、トランジスタの能動エリア内の第１のサブ領域１０２、第２のサブ領域１０４及び第３のサブ領域１０６に対してそれぞれ電気的に結合される第１の接点１０８、第２の接点１１０及び第３の接点１１２を形成する、パターニングされた導電性材料８１を含有するダイ本体の前部上に形成される相互接続構造８０と、相互接続構造の外側部分に形成され、第１の接点パッド、第２の接点パッド及び第３の接点に対して電気的に接続され、トランジスタの能動エリアの上に横たわる位置に配置される第３の接点パッドを含有する前部入出力（Ｉ／Ｏ）インターフェース８６と、を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

前部を有するダイ本体と、
前記ダイ本体に形成された能動エリアを有するトランジスタであって、前記能動エリアは、外周によって境界を示される、トランジスタと、
前記ダイ本体の前記前部上に形成される相互接続構造であって、前記相互接続構造は、前記トランジスタの前記能動エリア内の第１のサブ領域、第２のサブ領域、および第３のサブ領域に対してそれぞれ電気的に結合される、第１の接点、第２の接点、および第３の接点を形成する、パターニングされた導電性材料を含有する、相互接続構造と、
前記相互接続構造の外側部分に形成される前部入出力（Ｉ／Ｏ）インターフェースであって、前記前部Ｉ／Ｏインターフェースは、第１の接点パッド、第２の接点パッド、および第３の接点パッドを含有し、前記第１の接点パッドは、前記第１の接点に対して電気的に接続され、前記第２の接点パッドは、前記第２の接点に対して電気的に接続され、前記第３の接点パッドは、前記第３の接点に対して電気的に接続され、前記第３の接点パッドは、前記トランジスタの前記能動エリアの上に横たわる位置に配置される、前部Ｉ／Ｏインターフェースと
を備える、半導体デバイス。

【請求項2】

前記トランジスタは、電界効果トランジスタ（ＦＥＴ）を備え、
前記第１のサブ領域、前記第２のサブ領域、および前記第３のサブ領域は、前記ＦＥＴの前記能動エリア内にチャネル・サブ領域、ドレイン・サブ領域、およびソース・サブ領域をそれぞれ含み、
前記第１の接点、前記第２の接点、および前記第３の接点は、ゲート電極構造、ドレイン電極構造、およびソース電極構造をそれぞれ備え、
前記第１の接点パッド、前記第２の接点パッド、および前記第３の接点パッドは、ゲート接点パッド、ドレイン接点パッド、およびソース接点パッドをそれぞれ備える、
請求項１に記載の半導体デバイス。

【請求項3】

前記トランジスタの前記能動エリアは、前記トランジスタの個別チャネルを構成する複数の能動領域を含み、前記複数の能動領域の各々は、非能動領域によって離間されており、前記複数の能動領域は、前記第１のサブ領域、前記第２のサブ領域、および前記第３のサブ領域を含み、前記非能動領域は、前記第１のサブ領域、前記第２のサブ領域、および前記第３のサブ領域を含まず、前記第３の接点パッドは、複数であり、前記非能動領域の上に横たわる位置に配置される、
請求項１に記載の半導体デバイス。

【請求項4】

二次構造に対するフリップ・チップ・ボンディングのために構成される前記第１の接点パッド、前記第２の接点パッド、および前記第３の接点パッドの各々上の導電性接続要素をさらに備える、
請求項１に記載の半導体デバイス。

【請求項5】

前記ダイ本体は、基板貫通ビアを含まない、
請求項１に記載の半導体デバイス。

【請求項6】

前記第３の接点は、前記第３の接点パッドを前記第３のサブ領域に電気的に接続する、前記ダイ本体の前記前部から前記相互接続構造を通って延在する導電性垂直接続部およびパターニングされた前記導電性材料からなる複数の層を含む、
請求項１に記載の半導体デバイス。

【請求項7】

前記第１の接点は、前記相互接続構造のパターニングされた前記導電性材料から形成されたタップ相互接続部を含み、前記タップ相互接続部は、前記第１のサブ領域と前記第１の接点パッドとの電気接点であり、
前記第２の接点は、前記相互接続構造のパターニングされた前記導電性材料から形成されたピラーを含み、前記ピラーは、前記第２のサブ領域と前記第２の接点パッドとの電気接点であり、
前記相互接続構造は、パターニングされた前記導電性材料から形成されたシールド構造を備え、前記シールド構造は、前記第３の接点に電気的に接続されており、前記シールド構造は、前記タップ相互接続部および前記ピラーから電気的に絶縁されており、前記シールド構造は、前記ピラーと前記タップ相互接続部との間に介在しており、前記タップ相互接続部は、前記第１のサブ領域に対する入力の一部を形成し、前記ピラーは、前記第２のサブ領域からの出力の一部を形成し、前記シールド構造は、前記タップ相互接続部と前記ピラーとの間の電界を遮断するように構成される、
請求項１に記載の半導体デバイス。

【請求項8】

前記第１の接点パッドおよび前記第２の接点パッドは、前記トランジスタの前記能動エリアの前記外周の外側の位置に配置される、
請求項１に記載の半導体デバイス。

【請求項9】

前記第１の接点および前記第２の接点は、第１の軸に沿って互いに実質的に平行に延在し、前記トランジスタの前記能動エリアにおいて横たわり、
前記第１の接点パッドは、前記能動エリアの第１の側面に隣接して位置し、
前記第２の接点パッドは、前記能動エリアの第２の側面に隣接して位置し、前記第２の側面は、前記第１の側面と対向し、前記第１の側面および前記第２の側面は、前記第１の軸に対して垂直な第２の軸に沿って向き付けられている、
請求項８に記載の半導体デバイス。

【請求項10】

前記第３の接点パッドは、前記第１の接点パッドと前記第２の接点パッドとの間に配置される、
請求項９に記載の半導体デバイス。

【請求項11】

ダイ支持面を有するモジュール基板と、電力ダイとを備える電力増幅器であって、
前記電力ダイは、
前部を有するダイ本体と、
前記ダイ本体に形成された能動エリアを有する電界効果トランジスタ（ＦＥＴ）であって、前記能動エリアは、外周によって境界を示される、電界効果トランジスタと、
前記ダイ本体の前記前部上に形成される相互接続構造であって、前記相互接続構造は、前記ＦＥＴの前記能動エリア内のチャネル・サブ領域、ドレイン・サブ領域、およびソース・サブ領域に対してそれぞれ電気的に結合される、ゲート電極、ドレイン電極、およびソース電極を形成する、パターニングされた導電性材料を含有する、相互接続構造と、
前記相互接続構造の外側部分に形成される前部入出力（Ｉ／Ｏ）インターフェースであって、前記前部Ｉ／Ｏインターフェースは、ゲート接点パッド、ドレイン接点パッド、およびソース接点パッドを含有し、前記ゲート接点パッドは、前記ゲート電極に対して電気的に接続され、前記ドレイン接点パッドは、前記ドレイン電極に対して電気的に接続され、前記ソース接点パッドは、前記ソース電極に対して電気的に接続され、前記ソースパッドは、前記ＦＥＴの前記能動エリアの上に横たわる位置に配置される、前部Ｉ／Ｏインターフェースと、
前記ゲート接点パッド、前記ドレイン接点パッド、および前記ソース接点パッドの各々上の導電性接続要素であって、前記ゲート接点パッド、前記ドレイン接点パッド、および前記ソース接点パッドが前記モジュール基板の前記ダイ支持面に面した状態で、前記電力ダイを反転された向きで取り付ける、導電性接続要素と
を備える、電力増幅器。

【請求項12】

前記ＦＥＴの前記能動エリアは、前記ＦＥＴの個別チャネルを構成する複数の能動領域を含み、前記複数の能動領域の各々は、非能動領域によって離間されており、前記複数の能動領域は、前記チャネル・サブ領域、前記ドレイン・サブ領域、および前記ソース・サブ領域を含み、前記非能動領域は、前記チャネル・サブ領域、前記ドレイン・サブ領域、および前記ソース・サブ領域を含まず、前記ソース接点パッドは、複数であり、前記非能動領域の上に横たわる位置に配置される、
請求項１１に記載の電力増幅器。

【請求項13】

前記ダイ本体は、基板貫通ビアを含まない、
請求項１１に記載の電力増幅器。

【請求項14】

前記ゲート電極は、前記相互接続構造のパターニングされた前記導電性材料から形成されたタップ相互接続部を含み、前記タップ相互接続部は、前記チャネル・サブ領域と前記ゲート接点パッドとの電気接点であり、
前記ドレイン電極は、前記相互接続構造のパターニングされた前記導電性材料から形成されたピラーを含み、前記ピラーは、前記ドレイン・サブ領域と前記ドレイン接点パッドとの電気接点であり、
前記相互接続構造は、パターニングされた前記導電性材料から形成されたシールド構造を備え、前記シールド構造は、前記ソース電極に電気的に接続されており、前記シールド構造は、前記タップ相互接続部および前記ピラーから電気的に絶縁されており、前記シールド構造は、前記ピラーと前記タップ相互接続部との間に介在しており、前記タップ相互接続部は、前記チャネル・サブ領域に対する入力の一部を形成し、前記ピラーは、前記ドレイン・サブ領域からの出力の一部を形成し、前記シールド構造は、前記タップ相互接続部と前記ピラーとの間の電界を遮断するように構成される、
請求項１１に記載の電力増幅器。

【請求項15】

前記ゲート接点パッドおよび前記ドレイン接点パッドは、前記ＦＥＴの前記能動エリアの前記外周の外側の位置に配置される、
請求項１１に記載の電力増幅器。

【請求項16】

前記ゲート電極および前記ドレイン電極は、第１の軸に沿って互いに実質的に平行に延在し、前記ＦＥＴの前記能動エリアにおいて横たわり、
前記ゲート接点パッドは、前記能動エリアの第１の側面に隣接して位置し、
前記ドレイン接点パッドは、前記能動エリアの第２の側面に隣接して位置し、前記第２の側面は、前記第１の側面と対向し、前記第１の側面および前記第２の側面は、前記第１の軸に対して垂直な第２の軸に沿って向き付けられている、
請求項１５に記載の電力増幅器。

【請求項17】

前記ソース接点パッドは、前記ゲート接点パッドと前記ドレイン接点パッドとの間に配置される、
請求項１６に記載の電力増幅器。

【請求項18】

電力ダイを提供することであって、前記電力ダイは、前部を有するダイ本体と、前記ダイ本体に形成された能動エリアを有するトランジスタであって、前記能動エリアは、外周によって境界を示される、トランジスタと、前記ダイ本体の前記前部上に形成される相互接続構造であって、前記相互接続構造は、前記トランジスタの前記能動エリア内のチャネル・サブ領域、ドレイン・サブ領域、およびソース・サブ領域に対してそれぞれ電気的に結合される、ゲート接点、ドレイン接点、およびソース接点を形成する、パターニングされた導電性材料を含有する、相互接続構造と、前記相互接続構造の外側部分に形成される前部入出力（Ｉ／Ｏ）インターフェースであって、前記前部Ｉ／Ｏインターフェースは、ゲート接点パッド、ドレイン接点パッド、およびソース接点パッドを含有し、前記ゲート接点パッドは、前記ゲート接点に対して電気的に接続され、前記ドレイン接点パッドは、前記ドレイン接点に対して電気的に接続され、前記ソース接点パッドは、前記ソース接点に対して電気的に接続され、前記ソース接点パッドは、前記トランジスタの前記能動エリアの上に横たわる位置に配置される、前部Ｉ／Ｏインターフェースとを備える、電力ダイを提供することと、
前記ゲート接点パッド、前記ドレイン接点パッド、および前記ソース接点パッドの各々上において導電性接続要素を形成することと、
前記ゲート接点パッド、前記ドレイン接点パッド、および前記ソース接点パッドがモジュール基板のダイ支持面に面した状態で、前記電力ダイを前記モジュール基板に反転された向きで取り付けるよう、前記導電性接続要素を利用することと
を備える電力増幅器を実装する方法。

【請求項19】

前記トランジスタの前記能動エリアは、前記トランジスタの個別チャネルを構成する複数の能動領域を含み、前記複数の能動領域の各々は、非能動領域によって離間されており、前記複数の能動領域は、前記チャネル・サブ領域、前記ドレイン・サブ領域、および前記ソース・サブ領域を含み、前記非能動領域は、前記チャネル・サブ領域、前記ドレイン・サブ領域、および前記ソース・サブ領域を含まず、前記ソース接点パッドは、複数であり、前記非能動領域の上に横たわる位置に配置され、
前記導電性接続要素を利用することは、前記ソース接点パッドの各々上の前記導電性接続要素を前記モジュール基板の接地要素に対して接続することをさらに含む、
請求項１８に記載の方法。

【請求項20】

前記ゲート電極は、前記相互接続構造のパターニングされた前記導電性材料から形成されたタップ相互接続部を含み、前記タップ相互接続部は、前記チャネル・サブ領域と前記ゲート接点パッドとの電気接点であり、
前記ドレイン電極は、前記相互接続構造のパターニングされた前記導電性材料から形成されたピラーを含み、前記ピラーは、前記ドレイン・サブ領域と前記ドレイン接点パッドとの電気接点であり、
前記相互接続構造は、パターニングされた前記導電性材料から形成されたシールド構造を備え、前記シールド構造は、前記ソース電極に電気的に接続されており、前記シールド構造は、前記タップ相互接続部および前記ピラーから電気的に絶縁されており、前記シールド構造は、前記ピラーと前記タップ相互接続部との間に介在しており、前記タップ相互接続部は、前記チャネル・サブ領域に対する入力の一部を形成し、前記ピラーは、前記ドレイン・サブ領域からの出力の一部を形成し、前記シールド構造は、前記タップ相互接続部と前記ピラーとの間の電界を遮断するように構成され、
前記接続することは、前記シールド構造と前記モジュール基板の前記接地要素との間に接地へのパスを提供することを含む、
請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、半導体デバイスに関する。より具体的には、本発明は、フリップ・チップ・トポロジーを有するトランジスタを有する電力増幅器に関する。

【背景技術】

【0002】

電力増幅器は、典型的には、モジュール基板と、少なくとも１つの無線周波数（ＲＦ）電力ダイとを含み、少なくとも１つのＲＦ電力ダイは、モジュール基板に対して直立した向きまたは反転されていない向きで取り付けられる。モジュール基板は、例えば、プリント回路板（ＰＣＢ）、セラミック基板、またはＲＦ電力ダイが電気的に相互接続される導電性ルーティング特徴部を有する別の基板であってもよい（例えば、特許文献１参照）。所与の電力増幅器は、任意の数の他のマイクロ電子構成要素、例えば、個別に配置されたキャパシタおよび抵抗器などに加えて、単一のＲＦ電力ダイまたは複数のＲＦ電力トランジスタを含有し得る。

【0003】

従来の設計では、ＲＦ電力ダイは、ＲＦ電力ダイの後部接点（例えば、接地）としての役割を果たす、金属化された後部を含むことが多く、後部接点は、このダイに一体化されたトランジスタ回路の対応する端子に対して電気的に結合される。例えば、電界効果トランジスタ（ＦＥＴ）の場合において、ＦＥＴのソース端子は、そのような後部接点を通じて接地に対して電気的に結合され得る。トランジスタのその他の端子（例えば、ＦＥＴの場合におけるゲート端子およびドレイン端子）に対する接点は、ＲＦ電力ダイの前部に位置する入出力ボンド・パッドとして形成されてもよく、具体的には、ダイ本体の前部上に形成された多層システムの外部端子表面に形成されてもよい。所与のシステム（例えば、電力増幅器）内に設置される場合、ワイヤ・ボンドは、前部の入出力ボンド・パッドとモジュール基板の対応する電気ルーティング特徴部との間に形成されて、ＲＦ電力ダイの電気相互連結を完成させ得る。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第９９６０１４５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、フリップ・チップ・トポロジーを有するトランジスタを有する電力増幅器に関する。

【課題を解決するための手段】

【0006】

本開示の態様は、添付の特許請求の範囲において定義される。
第１の態様において、前部を有するダイ本体と、前記ダイ本体に形成された能動エリアを有するトランジスタであって、前記能動エリアは、外周によって境界を示される、トランジスタと、前記ダイ本体の前記前部上に形成される相互接続構造であって、前記相互接続構造は、前記トランジスタの前記能動エリア内の第１のサブ領域、第２のサブ領域、および第３のサブ領域に対してそれぞれ電気的に結合される、第１の接点、第２の接点、および第３の接点を形成する、パターニングされた導電性材料を含有する、相互接続構造と、前記相互接続構造の外側部分に形成される前部入出力（Ｉ／Ｏ）インターフェースであって、前記前部Ｉ／Ｏインターフェースは、第１の接点パッド、第２の接点パッド、および第３の接点パッドを含有し、前記第１の接点パッドは、前記第１の接点に対して電気的に接続され、前記第２の接点パッドは、前記第２の接点に対して電気的に接続され、前記第３の接点パッドは、前記第３の接点に対して電気的に接続され、前記第３の接点パッドは、前記トランジスタの前記能動エリアの上に横たわる位置に配置される、前部Ｉ／Ｏインターフェースとを備える、半導体デバイスが提供される。

【0007】

第２の態様において、ダイ支持面を有するモジュール基板と、電力ダイとを備える電力増幅器であって、前記電力ダイは、前部を有するダイ本体と、前記ダイ本体に形成された能動エリアを有する電界効果トランジスタ（ＦＥＴ）であって、前記能動エリアは、外周によって境界を示される、電界効果トランジスタと、前記ダイ本体の前記前部上に形成される相互接続構造であって、前記相互接続構造は、前記ＦＥＴの前記能動エリア内のチャネル・サブ領域、ドレイン・サブ領域、およびソース・サブ領域に対してそれぞれ電気的に結合される、ゲート電極、ドレイン電極、およびソース電極を形成する、パターニングされた導電性材料を含有する、相互接続構造と、前記相互接続構造の外側部分に形成される前部入出力（Ｉ／Ｏ）インターフェースであって、前記前部Ｉ／Ｏインターフェースは、ゲート接点パッド、ドレイン接点パッド、およびソース接点パッドを含有し、前記ゲート接点パッドは、前記ゲート電極に対して電気的に接続され、前記ドレイン接点パッドは、前記ドレイン電極に対して電気的に接続され、前記ソース接点パッドは、前記ソース電極に対して電気的に接続され、前記ソースパッドは、前記ＦＥＴの前記能動エリアの上に横たわる位置に配置される、前部Ｉ／Ｏインターフェースと、前記ゲート接点パッド、前記ドレイン接点パッド、および前記ソース接点パッドの各々上の導電性接続要素であって、前記ゲート接点パッド、前記ドレイン接点パッド、および前記ソース接点パッドが前記モジュール基板の前記ダイ支持面に面した状態で、前記電力ダイを反転された向きで取り付ける、導電性接続要素とを備える、電力増幅器が提供される。

【0008】

第３の態様において、電力ダイを提供することであって、前記電力ダイは、前部を有するダイ本体と、前記ダイ本体に形成された能動エリアを有するトランジスタであって、前記能動エリアは、外周によって境界を示される、トランジスタと、前記ダイ本体の前記前部上に形成される相互接続構造であって、前記相互接続構造は、前記トランジスタの前記能動エリア内のチャネル・サブ領域、ドレイン・サブ領域、およびソース・サブ領域に対してそれぞれ電気的に結合される、ゲート接点、ドレイン接点、およびソース接点を形成する、パターニングされた導電性材料を含有する、相互接続構造と、前記相互接続構造の外側部分に形成される前部入出力（Ｉ／Ｏ）インターフェースであって、前記前部Ｉ／Ｏインターフェースは、ゲート接点パッド、ドレイン接点パッド、およびソース接点パッドを含有し、前記ゲート接点パッドは、前記ゲート接点に対して電気的に接続され、前記ドレイン接点パッドは、前記ドレイン接点に対して電気的に接続され、前記ソース接点パッドは、前記ソース接点に対して電気的に接続され、前記ソース接点パッドは、前記トランジスタの前記能動エリアの上に横たわる位置に配置される、前部Ｉ／Ｏインターフェースとを備える、電力ダイを提供することと、前記ゲート接点パッド、前記ドレイン接点パッド、および前記ソース接点パッドの各々上において導電性接続要素を形成することと、前記ゲート接点パッド、前記ドレイン接点パッド、および前記ソース接点パッドがモジュール基板のダイ支持面に面した状態で、前記電力ダイを前記モジュール基板に反転された向きで取り付けるよう、前記導電性接続要素を利用することとを備える電力増幅器を実装する方法が提供される。

【0009】

同様の参照符号が、別個の図の全体にわたり同一または機能的に同様の要素を指し、図面が必ずしも縮尺通りに描かれているとは限らず、下記の詳細な説明と共に本願明細書に援用され、かつ、本願明細書の一部を形成する、添付の図面は、様々な実施形態をさらに例示し、全て本発明による様々な原理および利点を解説するための役割を果たす。

【図面の簡単な説明】

【0010】

【図1】共通ソースＦＥＴデバイス構成の概略図。

【図2】先行技術の半導体デバイスのレイアウトの部分平面図。

【図3】図２の先行技術の半導体デバイスの側面図。

【図4】一実施形態による、フリップ・チップ・トポロジーを有する半導体デバイスの簡略化された断面側面図。

【図5】図４の半導体デバイスの簡略化された平面図。

【図6】点線のボックスによって図５において輪郭を描かれた半導体デバイスの拡大部分の平面図。

【図7】半導体デバイスが組み込まれ得る、より大きい電子アセンブリ（部分的に図示される）の図４～図６の半導体デバイスの部分等角図。

【図8】別の実施形態による、フリップ・チップ・トポロジーを有する少なくとも１つの半導体デバイスを含有する電力増幅器集積回路の平面図。

【発明を実施するための形態】

【0011】

概観において、本願明細書において開示される実施形態は、半導体デバイス、より具体的には、フリップ・チップ・トポロジーを有するトランジスタ・デバイスを必然的に伴う。トランジスタ・デバイスのレイアウトは、前部入出力（Ｉ／Ｏ）インターフェースを通じて、トランジスタの入力端子、出力端子、およびソース端子の相互接続を可能にする。ダイの前部Ｉ／Ｏインターフェースに含有される接点パッドとモジュール基板の対応する電気ルーティング特徴部との間の電気相互接続は、導電性接続要素、例えば、半田ボールまたは導電性ピラーなどを利用して形成されて、ワイヤ・ボンドの使用が回避され得る。トランジスタ・デバイスのレイアウトは、トランジスタ・フィンガー間の間隙の効果的な利用を可能にして、ソース領域のための接点パッドを作成し、それによって、コンパクトなトランジスタをもたらす。さらに、トポロジーは、パターニングされた導電性材料と、ダイ本体の前部から相互接続構造を通って延在する導電性垂直接続部とを通じて、ソース電流の垂直な流れを可能にして、接地への低インピーダンスパスを提供する。また、入力接点パッドと出力接点パッドとの間の典型的には接地されるソース接点の配置は、入力と出力との間に効果的な絶縁を提供し得る。そのようなフリップ・チップ半導体デバイスは、電力または信号増幅の目的のために利用される、少なくとも１つの無線周波数（ＲＦ）電力ダイを含有する電力増幅器、例えば、モジュール式の電子アセンブリ内への組み込みに対して良く適合し得る。そのように組み込まれる場合、所与のフリップ・チップ半導体デバイスは、半導体デバイスの前部Ｉ／Ｏインターフェースがモジュール基板のダイ支持面に面するように、プリント回路板（ＰＣＢ）またはセラミック基板などのモジュール基板に対して、反転された向きで取り付けられ得る。

【0012】

本開示は、本発明による少なくとも１つの実施形態を実施可能な様式でさらに解説するために提供される。本開示は、本発明をいかなる形でも限定するためではなく、発明の原理およびその利点についての理解および認識を高めるためにさらに提示される。本発明は、本出願の係属期間中に行われる任意の補正を含む、添付の特許請求の範囲、および発行されるそれらの請求項のあらゆる均等物によってのみ定義される。

【0013】

第１および第２、上部および底部、上方および下方等などの関係語の使用は、もしあれば、１つのエンティティまたはアクションと別のエンティティまたはアクションとを区別するためにのみ使用され、そのようなエンティティまたはアクション間のそのような関係または順序を必ずしも要求または示唆しないことが理解されるべきである。さらに、図のうちのいくつかは、様々な構造的な層内に作られる異なる要素を区別するために、様々なシェーディングおよび／またはハッチングを使用して例示され得る。構造的な層内のこれらの異なる要素は、蒸着、パターニング、エッチングなどの、現在および今後の微細加工技法を利用して作られ得る。したがって、例示においては異なるシェーディングおよび／またはハッチングが利用されていても、構造的な層内の異なる要素は、同じ材料で形成されてもよい。

【0014】

図１を参照すると、図１は、共通ソース電界効果トランジスタ（ＦＥＴ）デバイス構成２０の概略図を示す。共通ソースＦＥＴ構成２０において、ゲートＧは、入力ポート２２（例えば、信号入力または制御）としての役割を果たし、ドレインＤは、出力ポート２４（例えば、電流供給）としての役割を果たす。ソースＳは、図１に示されるように接地されるＦＥＴリードであるので、共通ソース構成２０における共通接続部２６（例えば、グランドまたは基準電圧）としての役割を果たす。したがって、共通ソース構成２０は、ＦＥＴの３つのリードのうちの２つが入力ポートおよび出力ポートとしての役割を果たし、第３のリードが共通接続部として利用される、２ポート能動デバイスの例である。考察を明確にするために、本願明細書において論じられるトランジスタ・レイアウトは、共通ソース構成２０を有する。しかしながら、下記の考察は、例えば、ゲートが共通接続部としての役割を果たし得る、またはドレインが共通接続部としての役割を果たし得る、他の２ポート能動半導体デバイス構成に対して等しく適用される。

【0015】

図２および図３を参照すると、図２は、先行技術の半導体デバイスまたはダイ３０のレイアウトの部分平面図を示し、図３は、半導体デバイス３０の簡略化された側面図を示す。つまり、半導体デバイス３０は、従来のダイ配置の例である。半導体デバイス３０は、上面３４と下面３６とを有するベース基板３２（ダイ本体とも称される）を含む（図３を参照）。本願明細書において相互接続構造３８と称される、ビルド・アップ構造または前部層システムは、ベース基板３２の上面上に形成される。相互接続構造３８は、ベース基板３２の上面３４から相互接続構造３８を通って延在する導電性垂直接続部（すなわち、導電性ビア）と、パターニングされた導電性材料とを含み得る。ベース基板３２の上面３４と下面３６との間の電気的接続は、導電性基板貫通ビア（ＴＳＶｓ：ｔｈｒｏｕｇｈ ｓｕｂｓｔｒａｔｅ ｖｉａｓ）を使用して行われ得る。例示される構成において、半導体デバイス３０は、複数のソース・ビア４０を含む。ソース・ビア４０は、半導体デバイス３０の上に横たわる相互接続構造３８内へ延在しないことがあり、または相互接続構造３８を完全に貫通して延在しないことがあり、したがって、見えないので、ソース・ビア４０は、図２では点線の楕円形として、および図３では点線の列として表される。

【0016】

半導体デバイス３０は、複数の平行な細長いトランジスタ接点またはフィンガー４２を含む能動エリア（例えば、トランジスタ）を含む。複数の平行な細長いトランジスタ接点またはフィンガー４２の各々は、半導体デバイス３０のそれぞれのゲート・ボンド・パッド４４およびドレイン・ボンド・パッド４６の間に全体的に延在する。この例において、ゲート・ボンド・パッド４４およびドレイン・ボンド・パッド４６は、相互接続構造３８の上部外側部分４８（図３を参照）上に配置される。これらのゲート・ボンド・パッド４４およびドレイン・ボンド・パッド４６は、相互接続構造３８のパターニングされた導電性材料（図示せず）を通じて接点４２に対して適切に電気的に接続される。また、半導体デバイス３０は、複数のチャネル領域５０を含み、チャネル領域５０は、接点４２の近隣のもの同士の間の空間を特に含む。半導体デバイス３０において、接点４２は、複数の細長いゲート接点５２と、複数の細長いドレイン接点５４と、複数の細長いソース接点５６とを含む。

【0017】

細長いゲート接点５２は、１つまたは複数のゲート・ボンド・パッド４４から、１つまたは複数のドレイン・ボンド・パッド４６の方へ延在する（ただし、１つまたは複数のドレイン・ボンド・パッド４６までは延在しない）。細長いドレイン接点５４は、１つまたは複数のドレイン・ボンド・パッド４６から、１つまたは複数のゲート・ボンド・パッド４４の方へ延在する（ただし１つまたは複数のゲート・ボンド・パッド４４までは延在しない）。ゲート接点５２は、チャネル領域５０の上に横たわってもよく、ゲート・ボンド・パッド４４は、複数の細長いゲート接点５２の全てを電気的に相互接続する。他の構成においては、複数のゲート・ボンド・パッドが実装されてもよく、ただし、各ゲート・ボンド・パッドは、ゲート接点のサブセットを電気的に接続する。細長いドレイン接点５４は、チャネル領域５０の側面に沿って全体的に延在し、ドレイン・ボンド・パッド４６は、細長いドレイン接点５４の全てを電気的に相互接続する。細長いソース接点５６の各々は、ソース・ビア４０のうちの１つまたは複数に対して電気的に結合され、ソース・ビア４０は、ゲート接点５２に隣接して配置される。ソース・ビア４０の各々は、ベース基板３２を通って延在して、それぞれのソース・ビア４０に対して結合されるソース接点５６のうちの１つまたは複数と、半導体デバイス３０の下面３６との間に（例えば、および、接地基準としての役割を果たす半導体デバイス３０の下面３６上の導電層５８に対して、図３を参照）導電性パスを提供する。

【0018】

本願明細書において使用される場合、「ソース・ドレイン間ピッチ」は、ソース接点５０およびドレイン接点４８のうちの近隣のものの中心間の（図２において水平方向における）距離を指す。また、「接点」および「フィンガー」との語は類義語として上述しているが、トランジスタ「フィンガー」は、ダイ上のソース接点およびドレイン接点の近隣ペアをグループ化したものであると考慮されることも可能であり、したがって、「ソース・ドレイン間ピッチ」も、所与のトランジスタ・フィンガーのソース接点およびドレイン接点のペアの中心間の（水平方向における）距離を指すことができる。

【0019】

図３を特に参照すると、所与のシステム内に設置される場合、ボンド・ワイヤ６０は、前部ボンド・パッド（例えば、ゲート・ボンド・パッド４４およびドレイン・ボンド・パッド４６）と、二次構造（例えば、モジュール基板６６）の対応する電気ルーティング特徴部６２、６４との間に形成されて、システム内の半導体デバイス３０の電気相互接続を完成させ得る。

【0020】

高効率電力増幅器（ＰＡ：ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ）設計は、無線通信システムのますます不可欠な部分になってきている。実際に、セルラー基地局マーケットは、第５世代（５Ｇ）通信に適すると期待される窒化ガリウム（ＧａＮ）ベースの無線周波数（ＲＦ）製品へと、ゆっくり移行しつつある。ドハティＰＡ回路または他のマルチ・パスＰＡ回路を採用する多くの実装において、商用無線インフラストラクチャ・システムに含まれる電力トランジスタ製品は、面積／体積／重さに敏感なだけでなく、ますますコストに敏感になってきているので、物理的なダイ面積は、重要な関心事項である。ＧａＮ技術を用いると、１平方ミリメートル当たりの技術が、シリコン（Ｓｉ）または他のＩＩＩ－Ｖベースの半導体の技術よりも著しく高価であるので、これは特に重要である。ＧａＮは、原基板上に製造されないので、格子不整合は、直径およそ１５．２４センチメートル（６インチ）を超えるウェーハサイズを成長させることを防止する。したがって、各ＧａＮウェーハは、Ｓｉウェーハ技術を使用して典型的に達成可能であるよりも少ない電力トランジスタ・ダイを生み出す傾向がある。

【0021】

残念ながら、ワイヤ・ボンディング・プロセスは時間がかかる、そのため、高価な組立プロセスとなることがある。さらに、半導体デバイス３０へ／から電力を転送するためのボンド・ワイヤ６０を含むトランジスタ全体のサイズは、ドハティＰＡ回路サイズにとって重要である。つまり、ワイヤ・ボンディングされた半導体ダイは、ボンド・ワイヤ６０の存在に起因して、余分な空間を消費する。さらに、ワイヤ・ボンド相互接続（例えば、ボンド・ワイヤ６０）に起因する損失および結合／放射は、半導体デバイスのＲＦ性能上の不利益をもたらすことがある。またさらに、ワイヤ・ボンディングされた半導体ダイは、典型的には、後部の金属化されたソース端子（例えば、導電層５８）へ、相互接続構造３８から遠ざかる方向において、ベース基板を通るシリコン貫通ビア（例えば、ソース・ビア４０）の存在を必要とする。いくつかの半導体デバイス内にＴＳＶを含むことは、さらなる限定に関連付けられる。ＴＳＶ形成は、かなりのコストおよび期間を製作プロセスに対して追加する。また、ＴＳＶ形成は、電力ダイのダイ亀裂または他の構造的な妥協の可能性を高める可能性があり、これは歩留まりを潜在的に減少させ、ダイあたりの平均製造コストを増加させることがある。

【0022】

本願明細書において考察される実施形態は、ワイヤ・ボンディングされた半導体デバイスと比べてＲＦ性能上の不利益をほとんどまたは全く有さずに、ボンド・ワイヤおよびソースＴＳＶの使用を回避し、ボンド・ワイヤの欠如に起因して面積消費の低減を可能にし、よりロバストな機械的構造を生み出すフリップ・チップ・トランジスタ・トポロジーを必然的に伴う。また、コスト削減は、ＴＳＶ形成に関連付けられるプロセス工程を除去することによって実現され得、一方で、製造歩留まりは、ＩＣ製作期間中のダイ亀裂の低減された可能性に起因して改善され得る。

【0023】

図４は、一実施形態による、フリップ・チップ・トポロジーを有する半導体デバイス７０の簡略化された断面側面図を示す。半導体デバイス７０は、例えば、いくつかの実施形態において、電力増幅器（図８に関連して考察される）において実装され得る無線周波数（ＲＦ）電力ダイであってもよい。半導体デバイス７０は、前部７４と対向する後部７６とを有するダイ本体７２を含む。ダイ本体７２の前部７４および後部７６は、半導体デバイス７０の垂直軸に沿って離間され、垂直軸は、前部７４に対して実質的に直交して延在し、図４の右上部に現れている座標凡例７８のＺ軸に対応する。相互接続構造８０は、「ビルド・アップ構造」または「前部層システム」と代わりに称され、導電性垂直接続部８３（例えば、金属プラグ）と、パターニングされた導電性材料８１（例えば、メタル層）の複数の層とを含有し、前部７４上のビルド・アップによってダイ本体７２と一体的に形成される。パターニングされた導電性材料８１および垂直接続部８３は、例示の明確さのために、右斜め上向きのハッチングによって表される。相互接続構造８０は、１より大きい、パターニングされた導電性材料８１の任意の実数の層を含むことができ、垂直軸（ここでも、前部７４に対して直交して延在し、座標凡例７８のＺ軸に平行な軸として本願明細書において定義される）に沿って異なるレベルまたは高さで形成される３～５層のパターニングされた導電性材料を一般に含有し得る。

【0024】

相対的な配置の用語、例えば、「の上方に」および「の下方に」などは、相互接続構造８０内に形成される様々な特徴を説明するために下記で利用される。そのような用語は、例えば、第２の特徴部が第１の特徴部よりベース基板前部７４の近くに位置する場合に、第１の特徴部または要素が、第２の特徴部または要素「の上方の」レベルに位置するものとして説明され得るように、ダイ本体７２の前部７４への相対的な近接性に関して定義される。同様に、「の上に」および「の上に横たわる」という用語は、垂直軸に沿って見たときに、垂直に重複する関係を共有する２つの特徴部または要素間の相対的な配置を説明するために、本文書の全体にわたって利用される。したがって、一例として、相互接続構造８０は、自由空間における半導体デバイス７０の特定の向きにかかわらず、ダイ本体７２の前部７４の上に、またはダイ本体７２の前部７４の上に横たわって形成されるものとして説明される。

【0025】

先に示されたように、相互接続構造８０に含まれるパターニングされた導電性材料層の数は、実施形態によって変わるであろう。例示される実施形態において、および非限定的な例として、相互接続構造８０は、５つのパターニングされた導電性材料層を含有するものとして概略的に描かれる。一般的な命名法によって、これらのパターニングされた導電性材料層は、「Ｍ１」から「Ｍ５」のパターニングされた導電性材料層と称され得、記述子「Ｍ１」は、パターニングされた導電性材料８１の最初に形成される層を指し、記述子「Ｍ２」は、Ｍ１のパターニングされた導電性材料８１の後に形成される、パターニングされた導電性材料８１の次の層を指し、記述子「Ｍ３」は、Ｍ２のパターニングされた導電性材料８１の後に形成される、パターニングされた導電性材料８１の層を指すなどである。さらに、前述の説明に合わせて、Ｍ１のパターニングされた導電性材料８１は、本願明細書において、パターニングされた導電性材料８１の「最も内側の」または「内側の」層として称され得、一方で、Ｍ５のパターニングされた導電性材料８１は、パターニングされた導電性材料８１の「最も外側の」または「外側の」層として称され得る。パターニングされた導電性材料８１および垂直接続部８３の層は、誘電材料の層によって囲まれ、これは、図４において参照符号「８２」によって一般に識別される、相互接続構造８０の誘電体を集合的に形成する。誘電体８２は、少なくとも１つの外部端子誘電体層８４も含んでもよく、外部端子誘電体層８４は、半田マスクとして、または不動態化層としての役割を果たす。

【0026】

前部Ｉ／Ｏインターフェース８６は、相互接続構造８０の外部端子面（半導体デバイス７０の「前部」と一般に称される）に沿ってさらに提供され、複数の接点パッド８８を含み、複数の接点パッド８８は、下記でさらに考察されているように、半導体デバイス７０に一体化されるトランジスタＩＣの異なる端子に対して電気的接続を提供する。半導体デバイス７０は、下記でより詳細に考察されるように、二次構造に対するフリップ・チップ・ボンディングのために構成される接点パッド８８上に形成される導電性接続要素９０（例えば、ピラー、半田ボール、または他のそのような接点拡張部）を付加的に含んでもよい。

【0027】

図４に関連して図５を一時的に参照すると、図５は、半導体デバイス７０内に実装され得る、本願明細書においてトランジスタ９２と称される、トランジスタ集積回路（ＩＣ）の簡略化された平面図を示す。トランジスタ９２は、ダイ本体７２に形成される能動エリア９４を有し、ダイ本体７２においては、外周によって能動エリア９４の境界が示されている。図５において、能動エリア９４の外周は、点線のボックスによって全体的に輪郭を描かれている。図５のさらなる考察は、図４の説明に続いて下記に提供されるであろう。

【0028】

図４の参照に戻ると、トランジスタ９２の能動エリア９４（図５）は、トランジスタ９２の個別チャネルを構成する、ダイ本体７２内の複数の能動領域９６を含み、能動領域９６は、ダイ本体７２内でも非能動領域１００によって離間されている。図４の例示される例において、能動領域９６は、点線のボックスによって輪郭を描かれており、非能動領域１００は、隣接する能動領域９６間の空間を構成する。

【0029】

この例において、相互接続構造８０の導電性材料８１の最も内側の（Ｍ１）層は、様々な導電性（例えば、金属）特徴部を形成するようにパターニングされ、様々な導電性特徴部は、半導体デバイス７０に形成されるトランジスタ９２の各能動領域９６に含まれる、能動的な第１のサブ領域１０２、第２のサブ領域１０４、および第３のサブ領域１０６に対して接点を提供する。トランジスタ９２がＦＥＴである場合、能動的なトランジスタ・サブ領域は、一般に、ダイ本体７２の前部７４に隣接する位置において、ダイ本体７２に形成される、または、おそらく、使用されるインプラントの性質および所望のトランジスタ・トポロジーに依存して、いくらかの量だけ前部７４の下方に埋められる、ドープされたソース・サブ領域１０６およびドープされたドレイン・サブ領域１０４を含むであろう。本願明細書において現れるような、「能動領域９６」という用語は、隣接するソース・サブ領域１０６とドレイン・サブ領域１０４との間に位置する半導体材料の第１のサブ領域１０２も包含し、能動領域９６においては、トランジスタ９２が導通し始めるときに、トランジスタ・チャネルが形成される。そのため、第１のサブ領域１０２は、本願明細書においてチャネル・サブ領域１０２と称されることもあり、第２のサブ領域１０４は、本願明細書においてドレイン・サブ領域１０４と称されることもあり、第３のサブ領域１０６は、本願明細書においてソース・サブ領域１０６と称されることもある。したがって、トランジスタ９２の能動領域９６は、トランジスタ９２の能動エリア９４（図５）内にチャネル・サブ領域１０２、ドレイン・サブ領域１０４、およびソース・サブ領域１０６を含み、非能動領域１００は、チャネル・サブ領域１０２、ドレイン・サブ領域１０４、およびソース・サブ領域１０６を含まない（例えば、「欠く」または「持っていない」）。

【0030】

代替的な実装において、１つまたは複数のバイポーラ・トランジスタが半導体デバイスに一体化される場合、能動的なトランジスタ領域は、エミッタ領域とコレクタ領域とを含み得る。一般に、トランジスタ集積回路９２または「トランジスタ９２」が半導体デバイス７０内に形成されるということが述べられ得る。「トランジスタＩＣ」という用語は、いくつかの構成において、２つ以上のトランジスタ９２が半導体デバイス７０に一体化され得ること、および／または、付加的な回路要素（例えば、インピーダンス・マッチング、高調波終端、もしくはバイアス回路構成）が半導体デバイス７０内に形成され得ることを示すために利用される。

【0031】

下記の説明において、単一のＦＥＴ（例えば、トランジスタ９２）を含有するトランジスタＩＣは、解説の目的のために考察される。しかしながら、さらなる実施形態において、他のタイプのトランジスタ（例えば、バイポーラトランジスタ）が、半導体デバイス７０に一体化されてもよく、および／または、より複雑なトランジスタＩＣ、例えば、ＲＦ電力ダイなどの単一の半導体デバイス上に形成される複数のトランジスタを含有する多段トランジスタＩＣなどが提供されてもよい。さらに、実施形態は、様々な異なるダイ技術、トランジスタ・タイプ、およびトランジスタ・トポロジーを用いて実装されてもよい。例えば、半導体デバイス７０によって搭載される１つまたは複数のトランジスタが、ＦＥＴの形式をとる場合、ＦＥＴは、下記のダイ技術、すなわち、シリコンベースのＦＥＴ（例えば、横方向に拡散された金属酸化物半導体ＦＥＴもしくはＬＤＭＯＳ ＦＥＴ）またはＩＩＩ－Ｖ ＦＥＴ（例えば、ＧａＮ ＦＥＴ、ＧａＡｓ ＦＥＴ、リン化ガリウム（ＧａＰ）ＦＥＴ、リン化インジウム（ＩｎＰ）ＦＥＴ、アンチモン化インジウム（ＩｎＳｂ）ＦＥＴ、もしくは別のタイプのＩＩＩ－Ｖトランジスタ）のうちのいずれかを利用して実装されることが可能である。

【0032】

導電性ルーティング特徴部またはワイヤリング特徴部は、相互接続構造８０内に形成されて、外部に露出される接点パッド８８から、Ｍ１のパターニングされた金属層に含まれる対応するパターニングされた特徴部、およびトランジスタ９２のチャネル・サブ領域１０２、ドレイン・サブ領域１０４、ソース・サブ領域１０６へ、電気的な相互接続を提供する。導電性材料８１および垂直接続部８３から形成される、これらのパターニングされた特徴部は、図４の概略図において非常に簡略化された形式で示されており、半導体デバイス７０に含まれるトランジスタ（または複数のトランジスタ）のレイアウトに最適となるように、必要に応じて、幾何学的な複雑さを変えることができる。相互接続構造８０が、パターニングされた導電性材料８１の３つ以上の層を含有する場合、比較的複雑なワイヤリング・スキームまたはアーキテクチャが採用されることが可能である。そのようなアーキテクチャは、一般に知られており、したがって、説明においては深く考察されないことになる。しかしながら、説明のこの時点では、接点パッド８８に含まれる各タイプの接点パッド（例えば、ゲート接点パッド、ドレイン接点パッド、およびソース接点パッド）は、相互接続構造８０を通って延在する電極構造を通じて、トランジスタ９２の対応する能動チャネル・サブ領域１０２、ドレイン・サブ領域１０４、およびソース・サブ領域１０６に対して電気的に結合され得ることが、一般に留意され得る。

【0033】

具体的には、およびＦＥＴの例を再び参照すると、接点パッド８８に含まれる第１のタイプの接点パッドは、相互接続構造８０を通って延在する、ゲート電極構造１０８と本願明細書において称される第１の接点を通じて、Ｍ１のパターニングされた金属層内に、またはＭ１のパターニングされた金属層の下に含まれる、対応する金属特徴部（例えば、トランジスタ９２のチャネル・サブ領域１０２の上に横たわる「ゲート端子」）に対して電気的に結合され得る。接点パッド８８（例えば、１つまたは複数のドレイン接点パッド）に含まれる第２のタイプの接点パッドは、相互接続構造８０を通って延在する、ドレイン電極構造１１０と本願明細書において称される第２の接点を通じて、Ｍ１のパターニングされた金属層に含まれる金属特徴部（例えば、トランジスタ９２のドープされたドレイン・サブ領域１０４に対してオーム接触を提供する「ドレイン端子」）に対して電気的に結合され得る。最後に、接点パッド８８に含まれる第３のタイプの接点パッドは、相互接続構造８０を通って延在する、ソース電極構造１１２と本願明細書において称される第３の接点を通じて、Ｍ１のパターニングされた金属層に含まれる対応する金属特徴部（例えば、トランジスタのドープされたソース・サブ領域１０６に対して接点を提供する「ソース端子」または「ソース金属」）に対して電気的に結合され得る。

【0034】

上述した手法において、半導体デバイス７０が、電力増幅器などの、より大きいデバイスまたはモジュールに一体化される場合、前部Ｉ／Ｏインターフェース８６は、トランジスタ９２に対する電気的接続を可能にするために、相互接続構造８０の外側領域に形成される。一定の場合において、トランジスタ９２の動作に関連付けられた他の電気的接続を支持するために、付加的な例示されていない接点パッド、例えば、１つまたは複数のＦＥＴのゲート・バイアスまたはドレイン・バイアスのために電気的接続を提供する接点パッドなどが、前部Ｉ／Ｏインターフェース８６内に含まれてもよい。いくつかの利点は、そのようなトランジスタ・トポロジーおよび一体化されたワイヤリング・スキームが理由で達成され、これらは共同で、前部Ｉ／Ｏインターフェース８６を通じて全てのトランジスタ端子に対して排他的な接続を提供する。特有の前部ワイヤリング構造またはトポロジーは、特有の補完的なトランジスタ・レイアウトと組み合わされて、少なくとも１つの信号入力または制御接点（例えば、ＦＥＴの場合には、１つまたは複数のゲート接点パッド）、少なくとも１つの電流供給接点（例えば、ＦＥＴがＮチャネル・デバイスであるか、またはＰチャネル・デバイスであるかに依存して、ＦＥＴの場合には、ドレイン接点パッドまたはソース接点パッドのいずれか）、ならびに、少なくとも１つの電流還流接点（例えば、ここでも、ＦＥＴがＮチャネル・デバイスであるか、またはＰチャネル・デバイスであるかに依存して、ＦＥＴの場合には、ドレイン接点パッドまたはソース接点パッドのいずれか）を含む、そのような前部Ｉ／Ｏインターフェース８６の提供を可能にする。

【0035】

半導体デバイス７０が、バルクＳｉウェーハなどのバルク半導体ウェーハの個片化された片を利用して作られる場合、半導体デバイス７０のダイ本体７２は全体的に、単一の半導体材料から構成され得る。例えば、この場合において、ダイ本体７２は、１ｃｍ当たり約５２０Ωを越え、おそらくは、１ｃｍ当たり１メガΩに近いか、または１メガΩを越える電気抵抗率を有する高抵抗率Ｓｉ材料から構成されてもよい。他の実例において、半導体デバイス７０は、比較的高いトランジスタ電力密度を可能にするタイプの層状ダイ技術を利用して製作されてもよい。そのような電力密度が高いダイ技術の例は、ＧａＮ材料（つまり、重量で、その主要な構成要素としてＧａＮを含有する半導体材料）の１つまたは複数の層が、炭化ケイ素（ＳｉＣ）などの別の材料の１つまたは複数の基板層上に形成される層状ＧａＮ構造である。半導体デバイス７０のダイ本体７２を作るのに適した層状ダイ技術の他の例は、ＧａＡｓ構造を含み、ＧａＡｓ構造は、比較的高い電力密度を有するトランジスタＩＣ（例えば、トランジスタ９２）の形成を同様に支持する。ダイ本体７２が、高抵抗率Ｓｉ（または他のバルク半導体）材料で構成される場合と同様に、そのような層状ダイ技術も、典型的には、層状ダイ構造の厚さを通じて、つまり、ダイ本体７２の場合には、中心線または座標凡例７８のＺ軸に平行な垂直軸に沿って、１ｃｍ当たり５２０Ωを越える比較的高い電気抵抗を有する。

【0036】

高電気抵抗ダイ構造を利用して製作され、バックメタル構造（例えば、ＦＥＴの場合において、ソース端子に対して電気的に接続されるバックメタル構造）を通じて電気接地（電流還流）パスを提供する、従来のＲＦ電力ダイ設計において、ＴＳＶは、典型的には、トランジスタの対応するドープされた（例えば、ソース）領域とバックメタル構造との間に電気的接続を提供するために利用される。先に考察されたように、ＴＳＶ形成は、ダイ制作プロセスに対して複雑さおよびコストを追加する傾向があり、いくつかの実例においては、プロセス・パラメータ（例えば、熱暴露）および他の要因に依存して、一定の（例えば、より薄い）ダイ構造の場合における亀裂形成または他の構造的な妥協の可能性の増加に起因して、製造歩留まりを減少させることがある。相互接続構造８０内の特有のトランジスタ・レイアウトおよび一体化されたワイヤリング戦略を活用することによって、半導体デバイス７０のフリップ・チップ・トポロジーは、ＴＳＶ無しの構造を有するように（または、おそらく、低減された数のＴＳＶを含有するように）製作されて、製造効率を改善し、製造コストを低下させ、歩留まりを上昇させ、一方で、下記で考察される他の性能上の利点を提供することができる。

【0037】

図４～図５を集合的に参照すると、前述したように、図５は、半導体デバイス７０に実装され得るトランジスタ９２の簡略化された平面図を示す。トランジスタ９２は、ダイ本体７２と、上に横たわる相互接続構造８０とを含む。この例示において、相互接続構造８０の誘電体８２は、相互接続構造８０内の様々な特徴部をより良く視覚化するように、図示されていない。

【0038】

上記で考察されたように、トランジスタ９２の能動エリア９４は、能動領域９６と、非能動領域１００とを含む。一般に参照される接点パッド８８（図４に図示される）のゲート接点パッド１１４およびドレイン接点パッド１１６（図５において「Ｇ」および「Ｄ」と表される）は、半導体デバイス７０の相互接続構造８０の外側部分に形成される前部Ｉ／Ｏインターフェース８６内に含有される。複数の平行な細長いトランジスタ接点（ランナーまたはフィンガーとも称される）は、それぞれのゲート接点パッド１１４とドレイン接点パッド１１６との間に延在する。半導体デバイス７０において、細長いトランジスタ接点は、第１の接点１０８、第２の接点１１０、および第３の接点１１２を含み、これらは、トランジスタ９２がＦＥＴである場合、ゲート電極構造１０８、ドレイン電極構造１１０、およびソース電極構造１１２と本願明細書において代替的に称される。そのため、ゲート接点パッド１１４およびドレイン接点パッド１１６は、相互接続構造８０内のそれぞれのゲート電極構造１０８およびドレイン電極構造１１０に対して適切に電気的に接続される。

【0039】

細長いゲート電極構造１０８（例えば、ランナーまたはフィンガー）は、１つまたは複数のゲート接点パッド１１４から、相互接続構造８０を通って、１つまたは複数のドレイン接点パッド１１６の方へ延在し（ただし、１つまたは複数のドレイン接点パッド１１６までは延在しない）、細長いドレイン電極構造１１０（例えば、ランナーまたはフィンガー）は、１つまたは複数のドレイン接点パッド１１６から、１つまたは複数のゲート接点パッド１１４の方へ延在する（ただし、１つまたは複数のゲート接点パッド１１４までは延在しない）。ゲート電極構造１０８は、トランジスタ９２の（例えば、能動領域９６内の）チャネル領域の上に横たわり得、ゲート電極構造１０８は、ゲート接点パッド１１４の下にあるゲート・マニホールド構造１１８によって電気的に相互接続され得る。さらに、ゲート電極構造１０８は、トランジスタ９２の能動領域９６内のチャネル・サブ領域１０２（特に図４を参照）に対して電気的に接続される。ドレイン電極構造１１０は、一般に、トランジスタ９２のチャネル領域の側面に沿って延在し得、ドレイン電極構造１１０は、ドレイン接点パッド１１６の下にあるドレイン・マニホールド構造１２０によって電気的に相互接続され得る。さらに、ドレイン電極構造１１０は、トランジスタ９２の能動領域９６内のドレイン・サブ領域１０４（特に図４を参照）に対して電気的に接続される。

【0040】

いくつかの実施形態において、ゲート接点パッド１１４およびドレイン接点パッド１１６は、トランジスタ９２の能動エリア９４の外周の外部の位置に配置される。より具体的には、ゲート電極構造１０８およびドレイン電極構造１１０は、半導体デバイス７０の第１の軸に沿って互いに実質的に平行に延在し、第１の軸は、前部７４に実質的に平行に延在し、図５の右上部に現れている座標凡例１２２のＹ軸に対応する。ゲート接点パッド１１４は、能動エリア９４の第１の側面１２４に隣接して位置し、ドレイン接点パッド１１６は、能動エリア９２の第２の側面１２６に隣接して位置し、ただし、第１の側面１２４および第２の側面１２６は、互いに対向し、第１の側面１２４および第２の側面１２６は、半導体デバイス７０の第２の軸に沿って向き付けられ、第２の軸は、前部７４に実質的に平行に延在し、第１の軸に対して垂直であり、第２の軸は、座標凡例１２２のＸ軸に対応する。

【0041】

相互接続構造８０内の細長いソース電極構造１１２は、トランジスタ９２のトランジスタ・エリア９４内の非能動領域１００の上に横たわる。一般に参照される接点パッド８８のソース接点パッド１２８（図５において「Ｓ」によって例示される）は、ソース電極構造１１２に対して電気的に接続され、先に考察されたように、ソース電極構造１１２は、ソース・サブ領域１０６に対して電気的に結合される。ゲート接点パッド１１４およびドレイン接点パッド１１６のように、ソース接点パッド１２８も、半導体デバイス７０の相互接続構造８０の外側部分に形成される前部Ｉ／Ｏインターフェース８６内に含有される。しかしながら、ソース接点パッド１２８は、トランジスタ９２の能動エリア９４上に横たわる、より具体的には、トランジスタ９２の能動エリア９４の非能動領域１００の上に横たわる、位置に配置される。したがって、ソース接点パッド１２８は、隣接する能動領域９６のゲート電極構造１１０間に配置され、ゲート接点パッド１１４とドレイン接点パッド１１６との間にさらに配置される。ソース接点パッド１２８の位置、およびソース接続パッド１２８上の導電接続要素９０（例えば、ピラー、半田バンプなど）の存在は、接地への低インピーダンス・パスを提供することができる。さらに、ゲート接点パッド１１４およびドレイン接点パッド１１６に対するソース接点パッド１２８の構成は、ゲート接点パッド１１４とドレイン接点パッド１１６との間に効果的な絶縁を提供することができる。一実施形態によれば、半導体デバイス７０のトランジスタ９２は、ダイ本体７２を通って延在する従来のシリコン貫通ビア（ＴＳＶ）を欠く。代わりに、相互接続構造８０内のソース電極構造１１２の適切に構成されたルーティング特徴部は、ソース・サブ領域１０６を前部Ｉ／Ｏインターフェース８６においてソース接点パッド１２８に対して電気的に相互接続する。

【0042】

図６は、点線のボックスによって、図５において輪郭を描かれたトランジスタ９２の拡大部分の平面図を示す。この拡大図においては、ドレイン電極構造１１０（例えば、フィンガーまたはランナー）の一部、ゲート電極構造１０８（例えば、フィンガーまたはランナー）の一部、およびソース電極１１２の一部が、トランジスタ９２のタップ位置１３０において見える。トランジスタ９２は、導電性材料、典型的には金属から形成される複数のタップ相互接続部１３２（１つが図示されている）を含み得る。タップ相互接続部１３２は、ゲート電極構造１０８とゲート・タップ１３４との間で、ダイ本体７２内に形成されるチャネル・サブ領域１０２（図４）に対して電気的に接続される。したがって、タップ相互接続部１３２は、チャネル・サブ領域１０２への入力の一部を形成し、タップ位置１３０は、タップ相互接続部１３２がドレイン電極構造１１０（典型的には、ドレイン・サブ領域１０４からの出力の一部を形成するピラー、図４を参照）に接近する場所である。

【0043】

出力メタライゼーション（例えば、ドレイン電極構造１１０）に対して課される望ましくないフィードバック容量の電位は、入力メタライゼーション（例えば、タップ相互接続部１３２）において最も大きい。つまり、ゲート電極構造１０８からタップされる入力信号は、ドレイン電極構造１１０からの出力信号に対して寄生フィードバック容量を追加することができる。したがって、トランジスタ９２は、相互接続構造８０内に形成され、タップ位置１３０においてゲート電極構造１０８のタップ相互接続部１３２とドレイン電極構造１１０との間に介在されるシールド構造１３６（１つが図示されている）を含み得る。そのようなシールド構造１３６は、タップ相互接続部１３２とドレイン電極構造１１０のピラーとの間の電界を大きく遮断するように構成される。シールド構造１３６のシールドトレース１３８（１つが図示されている）は、ゲート電極構造１０８に対して戦略的に長手方向にアラインされ得る。相互接続構造８０内のシールドトレース１３８は、パターニングされた導電性材料８１（図３）および垂直接続部８３（図３）を用いて適切に構成されて、接地へのパスを提供するようにシールド構造１３６をソース電極構造１１２と電気的に相互接続し得る。シールドトレース１３８とソース電極構造１１２との間のこの電気的な相互接続は、例示の単純さのために、点線によって表される。

【0044】

図６の拡大図は、ソース接点パッド１２８を下にあるソース電極構造１１２に対して結合する、ソース接点パッド１２８のうちの１つおよび垂直接続部８３を付加的に示す。多数の垂直接続部８３が、ソース接点パッド１２８の下に示されているが、垂直接続部８３は、代替的な実施形態において異なって配置されてもよい。例えば、垂直接続部８３の行は、ソース接点パッド１２８に隣接し、ソース接点パッド１２８に電気的に相互接続される相互接続構造８０内に形成されてもよい。

【0045】

図７は、半導体デバイス７０が組み込まれ得る、より大きい電子アセンブリ（部分的に図示される）の図４～図６の半導体デバイス７０の部分等角図を示す。そのフリップ・チップ・トポロジーに起因して、半導体デバイス７０は、反転された向きでの電力増幅器内への設置に良く適合し得、それにより、前部Ｉ／Ｏインターフェース８６は、潜在的には任意の数の付加的なマイクロ電子構成要素と共に、少なくとも１つの半導体デバイス７０が取り付けられる二次構造１４２（例えば、電力増幅器基板）のダイ支持面１４０の方を向く。

【0046】

前部Ｉ／Ｏインターフェース８６が、ボンド・ワイヤを使用せずに、二次構造１４２のダイ支持面１４０において、対応する接点パッドまたは電気ルーティング特徴部に物理的におよび電気的に相互接続され得るように、半導体デバイス７０は、反転された向きで二次構造１４２に対して取り付けられることが可能である。具体的には、前部Ｉ／Ｏインターフェース８６に含まれる接点パッド８８（図５に示されるゲート接点パッド１１４、ドレイン接点パッド１１６、およびソース接点パッド１２８を含む図４）は、導電接続要素９０（例えば、半田ボール、導電性ピラーなど）を利用して、二次構造１４２の対応するルーティング特徴部１４４に電気的におよび機械的に相互接続され得る。このような相互接続インターフェースは、構造的耐久性を向上させる可能性があり、また、場合によっては、別様に、長いワイヤ・ボンドが存在するために、電力増幅器に含まれる電力ダイ（または複数のダイ）の高周波動作中に発生する寄生損失を低減し得る。

【0047】

図８は、別の実施形態によるフリップ・チップ・トポロジーを有する少なくとも１つの半導体デバイスを含有する電力増幅器集積回路(ＩＣ)１５０の平面図を示す。「電力増幅器」という用語は、本願明細書において現れる場合、電力または信号増幅の目的のために利用される少なくとも１つのＲＦ電力ダイを含有するモジュール式電子アセンブリを指す。そのため、上述したように、半導体デバイス７０は、ＲＦ電力ダイであってもよく、図８に関連してＲＦ電力ダイ７０と称される。電力増幅器１５０は、少なくとも１つのＲＦ電力ダイ７０を含んでいてもよい。一部の構成では、電力増幅器１５０は、ドハティ電力増幅器ＩＣにおいて用いられるピーク増幅器ダイとキャリア増幅器ダイとの両方を含んでいてもよく、これらは、プリント回路板（ＰＣＢ）またはセラミック基板などのモジュール基板１５４のダイ支持面１５２に対して取り付けられる。さらに、ピーク増幅器ダイおよびキャリア増幅器ダイのいずれかまたは両方は、単段増幅器または多段増幅器を具現化し得る。

【0048】

例示される例において、電力増幅器ＩＣ１５０は、電力ダイ７０を含む一次または前置増幅器トランジスタ段１５６と、別の電力ダイ１６０を含む二次または最終増幅器トランジスタ段１５８と、シャントキャパシタおよびバイアス回路構成などの、様々な他の電子構成要素（明確さのために、これらのうちの少数のみについて符号を付けている）とを有するデュアル・ステージ電力増幅器である。前置増幅器トランジスタ段１５６の電力ダイ７０および二次増幅器トランジスタ段１５８の電力ダイ１６０は、半導体デバイス７０（図４～図７）に関連して上記で詳細に説明されたフリップ・チップ・トポロジーを有し得る。導電性接続要素９０（例えば、半田ボール、またはピラーであり、点線の形式で図示される）は、先に考察されたように電力ダイ７０、１６０の接点パッド（例えば、ゲート接点パッド１１４、ドレイン接点パッド１１６、およびソース接点パッド１２８、図５）上に配設され得、その結果、電力ダイ７０、１６０は、電力ダイ７０、１６０の前部Ｉ／Ｏインターフェースがモジュール基板１５４のダイ支持面１５２に面するように、モジュール基板１５４のダイ支持面１５２に対して反転されて取り付けられる（物理的に連結され、電気的に相互接続される）ことが可能である。同様に、様々な他の電子構成要素が、ダイ支持面１５２に対して取り付けられて、電力増幅器１５０を形成してもよく、電力増幅器１５０は、最終的には、より大きい電子システムまたはアセンブリ内に設置され得る。

【0049】

したがって、電力増幅器を実装するための方法論は、前部を有するダイ本体を含む１つまたは複数の電力ダイと、ダイ本体に形成される能動エリアを有するトランジスタであって、能動エリアは、外周によって境界が示される、トランジスタと、ダイ本体の前部上に形成される相互接続構造であって、トランジスタの能動エリア内のチャネル・サブ領域、ドレイン・サブ領域、およびソース・サブ領域に対してそれぞれ電気的に結合される、ゲート接点、ドレイン接点、およびソース接点を形成するパターニングされた導電性材料を含有する、相互接続構造と、相互接続構造の外側部分に形成される前部入出力（Ｉ／Ｏ）インターフェースであって、前部Ｉ／Ｏインターフェースは、ゲート接点パッド、ドレイン接点パッド、およびソース接点パッドを含有し、ゲート接点パッドは、ゲート接点に対して電気的に接続され、ドレイン接点パッドは、ドレイン接点に対して電気的に接続され、ソース接点パッドは、ソース接点に電気的に接続される、前部Ｉ／Ｏインターフェースとを提供することを含み、ソース接点パッドは、トランジスタの能動エリアの上に横たわる位置に配置される。方法論は、ゲート接点パッド、ドレイン接点パッド、およびソース接点パッドの各々上に導電性接続要素を形成する工程と、ゲート接点パッド、ドレイン接点パッド、およびソース接点パッドが、モジュール基板のダイ支持面に面した状態で、反転された向きでモジュール基板に対して電力ダイを結合するために導電接続要素を利用する工程とをさらに含む。いくつかの実施形態において、利用する動作は、ソース接点パッドの各々上の導電性接続要素をモジュール基板の接地要素に対して接続する工程と、電力ダイのシールド構造とモジュール基板の接地要素との間に接地へのパスを提供する工程とをさらに含む。

【0050】

したがって、ボンド・ワイヤの使用が回避され、このことは、特に、ＲＦ電力ダイ７０、１６０が、３ギガヘルツに近い、または３ギガヘルツを超える、より高い周波数において動作させられる場合に、電力増幅器１５０の動作期間中の寄生損失を最小限にして、動作効率を改善させ得る。さらに、反転および取付に続いて、銅フランジなどの熱拡張部（図示せず）が、電力ダイ７０、１６０の露出された後部７６（図４）に対して、過度な熱生成および蓄積の影響を特に受けやすいそれらの電力ダイについての熱除去を容易にするために取り付けられ得る。特定のタイプの電力増幅器ＩＣに一体化されるものとして下記に説明されるが、説明されたフリップ・チップ・トポロジーを有する電力ダイ７０の実施形態は、プッシュ・プル・タイプの増幅器モジュールを含む、様々な異なるタイプのモジュール（マイクロ電子パッケージを含む）に一体化されることが可能であることが強調される。

【0051】

したがって、本願明細書において開示される実施形態は、半導体デバイス、より具体的には、フリップ・チップ・トポロジーを有するトランジスタ・デバイスを必然的に伴う。トランジスタ・デバイスのレイアウトは、前部入出力（Ｉ／Ｏ）インターフェースを通じて、トランジスタの入力端子、出力端子、およびソース端子の相互接続を可能にする。ダイの前部Ｉ／Ｏインターフェースに含有される接点パッドと、モジュール基板の対応する電気ルーティング特徴部との間の電気相互接続は、半田ボールまたは導電性ピラーなどの導電性接続要素を利用して形成されて、ボンド・ワイヤの使用を回避し得る。トランジスタ・デバイスのレイアウトは、トランジスタ・フィンガー間の間隙の効果的な利用を可能にして、ソース領域のための接点パッドを作成し、それによって、コンパクトなトランジスタをもたらす。さらに、トポロジーは、パターニングされた導電性材料、およびダイ本体の前部から相互接続構造を通って延在する導電性垂直接続部を通じた、ソース電流の垂直な流れを可能にして、接地への低インピーダンス・パスを提供する。またさらに、半導体デバイスは、ＴＳＶを欠くように作られて、製造コストおよび複雑さを低下させ、構造的なロバスト性の増加を提供する。また、入力接点パッドと出力接点パッドとの間の、典型的には接地されるソース接点の配置は、入力と出力との間に効果的な絶縁を提供し得る。そのようなフリップ・チップ半導体デバイスは、電力または信号増幅の目的のために利用される少なくとも１つの無線周波数（ＲＦ）電力ダイを含有する電力増幅器、例えば、モジュール式電子アセンブリ、への組み込みにとって良く適合し得る。そのように組み込まれる場合、所与のフリップ・チップ半導体デバイスは、半導体デバイスの前部Ｉ／Ｏインターフェースがモジュール基板のダイ支持面に面するように、プリント回路板（ＰＣＢ）またはセラミック基板などのモジュール基板に対して反転された向きで取り付けられ得る。

【0052】

本開示は、本発明の真の、意図された、および公正な範囲および精神を限定するのではなく、本発明による様々な実施形態を作り出し、使用する方法について解説するように意図されている。前述の説明は、網羅的であるように、または開示されている精密な形式に本発明を限定するように意図されていない。変形またはバリエーションが、上記の教示に照らして可能である。実施形態は、本発明の原理およびその実際的な適用例の最良の例示を提供するように、ならびに、様々な実施形態において、および想定される特定の使用に適するような様々な変形を用いて、当業者が本発明を利用することを可能にするように、選択および説明された。あらゆるそのような変形およびバリエーションは、それらに公正に、合法的に、および正当に与えられる広さに従って解釈された場合に、特許に向けて本出願の係属期間中に補正され得るような、添付の特許請求の範囲、およびそのあらゆる均等物によって決定されるような本発明の範囲内にある。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【外国語明細書】