特開 2022-65434 回路基板の製造方法及び回路基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022065434

(43)【公開日】2022-04-27

(54)【発明の名称】回路基板の製造方法及び回路基板

(51)【国際特許分類】

   H05K 13/02 20060101AFI20220420BHJP

   G09F 9/33 20060101ALI20220420BHJP

   H01L 33/62 20100101ALI20220420BHJP

   H01L 21/60 20060101ALI20220420BHJP

   H05K 13/04 20060101ALI20220420BHJP

【ＦＩ】

H05K13/02 J

G09F9/33

H01L33/62

H01L21/60 311S

H05K13/04 B

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2020174023

(22)【出願日】2020-10-15

(71)【出願人】

【識別番号】500171707

【氏名又は名称】株式会社ブイ・テクノロジー

(74)【代理人】

【識別番号】100129425

【弁理士】

【氏名又は名称】小川 護晃

(74)【代理人】

【識別番号】100087505

【氏名又は名称】西山 春之

(74)【代理人】

【識別番号】100099623

【弁理士】

【氏名又は名称】奥山 尚一

(72)【発明者】

【氏名】奥野 武志

(72)【発明者】

【氏名】鈴木 良和

(72)【発明者】

【氏名】梶山 康一

【テーマコード（参考）】

5C094

5E353

5F044

5F142

【Ｆターム（参考）】

5C094AA43

5C094BA23

5E353BB03

5E353BB08

5E353BC02

5E353HH66

5E353JJ19

5E353MM08

5E353NN15

5E353QQ01

5E353QQ14

5F044KK03

5F044LL00

5F142AA31

5F142AA82

5F142BA32

5F142CA11

5F142CB14

5F142CB23

5F142CD02

5F142CD15

5F142CD32

5F142CD49

5F142DB24

5F142DB54

5F142EA02

5F142EA10

5F142EA18

5F142FA03

5F142FA30

5F142FA32

5F142GA02

(57)【要約】

【課題】コストのかかる大規模な設備を用いずに製造時間を短縮する。
【解決手段】ウェハ１の表面に画素回路２ａを形成し、画素回路上に接続用の電極パッド１ｄ，１ｅを形成することと、ウェハの表面を、画素回路を介して第１の転写基板３に貼り付けた後、ウェハを薄型化することと、該ウェハに対して、画素回路に連なる領域のウェハ部分１ｃを残すようにしてエッチングをすることにより、分離化したウェハ部分と電極パッドを有する画素回路とからなる画素回路チップ２を第１の転写基板に転写することと、第１の転写基板を、画素回路チップを介して第２の転写基板７に貼り付けた後、第１の転写基板を剥離することにより、画素回路チップを反転させて第２の転写基板に転写することと、第２の転写基板を、画素回路チップを介して実装用の基板８に貼り付けた後、画素回路チップを基板に接着して実装することと、基板から第２の転写基板を剥離することと、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

マイクロＬＥＤを駆動する画素回路を含む画素回路チップを備えた回路基板の製造方法であって、
シリコンのウェハの表面に予め定められた配列に従って画素回路を形成することと、
前記画素回路上に接続用の電極パッドを形成することと、
前記ウェハの表面を、前記画素回路を介して第１の転写基板に貼り付けた後、前記ウェハを薄型化することと、
薄型化したウェハに対して、前記画素回路に連なる領域のウェハ部分を残すようにしてエッチングをすることにより、分離化したウェハ部分と前記電極パッドを有する画素回路とからなる画素回路チップを前記第１の転写基板に転写することと、
前記第１の転写基板を、前記画素回路チップを介して第２の転写基板に貼り付けた後、前記第１の転写基板を剥離することにより、前記画素回路チップを反転させて前記第２の転写基板に転写することと、
前記第２の転写基板を、前記画素回路チップを介して実装用の基板に貼り付けた後、前記画素回路チップを前記基板に接着して実装することと、
前記基板から前記第２の転写基板を剥離することと、
を含むことを特徴とする回路基板の製造方法。

【請求項2】

前記エッチングは、ウエットエッチングであることを特徴とする請求項１に記載の回路基板の製造方法。

【請求項3】

前記ウエットエッチングをすることにより、前記ウェハ部分を台形形状とすることを特徴とする請求項２に記載の回路基板の製造方法。

【請求項4】

前記基板から前記第２の転写基板を剥離する手段として、レーザリフトオフを用いることを特徴とする請求項１～３の何れか１項に記載の回路基板の製造方法。

【請求項5】

前記基板から前記第２の転写基板を剥離する手段として、紫外線照射を用いることを特徴とする請求項１～３の何れか１項に記載の回路基板の製造方法。

【請求項6】

マイクロＬＥＤを駆動する画素回路と、該画素回路の一方の面上に設けられた接続用の電極パッドと、前記画素回路の他方の面上に設けられシリコンのウェハがエッチングにより分離化された状態のウェハ部分と、を有する画素回路チップと、
前記電極パッドと接続するように予め定められた配列に従って、前記画素回路チップを実装した基板と、
を備えたことを特徴とする回路基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マイクロＬＥＤを駆動する画素回路チップを備えた回路基板の製造方法及び回路基板に関し、特に、コストのかかる大規模な設備を用いずに製造時間を短縮することができる、回路基板の製造方法及び回路基板に係るものである。

【背景技術】

【0002】

マイクロＬＥＤ（Light Emitting Diode）ディスプレイは、液晶ディスプレイや有機ＥＬ（Electro Luminescence）ディスプレイと比較して、高輝度、高コントラスト、高信頼性といったデバイス特性での優位性に加え、ディスプレイのフレキシブル化も含めて次世代ディスプレイへの適用が期待されている。

【0003】

マイクロＬＥＤを駆動するための回路基板（バックプレーン）としては、低温多結晶シリコンＴＦＴ（ＬＴＰＳ－ＴＦＴ（Low Temperature Polycrystalline Silicon Thin Film Transistor））を備える回路基板や、酸化物ＴＦＴを備える回路基板を挙げることができる（例えば、特許文献１参照）。

【0004】

一方、従来から、チップの形状のまま回路基板に実装する方式として、集積回路のベアチップをプリント基板（回路基板）に実装する方法とその際に用いられるフリップチップボンダーが知られている（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１８―１８５５１５号公報

【特許文献2】特開平７―１５３７８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、マイクロＬＥＤを駆動するための回路基板として、低温多結晶シリコンＴＦＴ又は酸化物ＴＦＴを備える回路基板を製造する場合、一般的に大規模な設備が必要でコストがかかるという問題が生じる。

【0007】

一方、大規模な設備の使用を避けるため、低温多結晶シリコンＴＦＴ又は酸化物ＴＦＴを備える回路基板とは異なる構成からなる、マイクロＬＥＤを駆動するための回路基板を製造することを考えた場合、特許文献２に記載されているようなフリップチップボンダーを使用する工程を組み込むと、チップの形状のままの状態でそのチップを１つずつ取り出して回路基板に実装するため、製造時間がかかるという問題が生じる。

【0008】

そこで、本発明は、このような問題に対処し、マイクロＬＥＤを駆動するための回路基板を製造するに際し、コストのかかる大規模な設備を用いずに製造時間を短縮することができる、回路基板の製造方法及び回路基板を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するために、本発明の回路基板の製造方法は、マイクロＬＥＤを駆動する画素回路を含む画素回路チップを備えた回路基板の製造方法であって、シリコンのウェハの表面に予め定められた配列に従って画素回路を形成することと、上記画素回路上に接続用の電極パッドを形成することと、上記ウェハの表面を、上記画素回路を介して第１の転写基板に貼り付けた後、上記ウェハを薄型化することと、薄型化したウェハに対して、上記画素回路に連なる領域のウェハ部分を残すようにしてエッチングをすることにより、分離化したウェハ部分と上記電極パッドを有する画素回路とからなる画素回路チップを上記第１の転写基板に転写することと、上記第１の転写基板を、上記画素回路チップを介して第２の転写基板に貼り付けた後、上記第１の転写基板を剥離することにより、上記画素回路チップを反転させて上記第２の転写基板に転写することと、上記第２の転写基板を、上記画素回路チップを介して実装用の基板に貼り付けた後、上記画素回路チップを上記基板に接着して実装することと、上記基板から上記第２の転写基板を剥離することと、を含む。

【0010】

また、上記目的を達成するために、本発明の回路基板は、マイクロＬＥＤを駆動する画素回路と，該画素回路の一方の面上に設けられた接続用の電極パッドと，上記画素回路の他方の面上に設けられシリコンのウェハがエッチングにより分離化された状態のウェハ部分と，を有する画素回路チップと、上記電極パッドと接続するように予め定められた配列に従って、上記画素回路チップを実装した基板と、を備えたものである。

【発明の効果】

【0011】

本発明の回路基板の製造方法によれば、低温多結晶シリコンＴＦＴ又は酸化物ＴＦＴを備える回路基板とは異なる構成からなる、マイクロＬＥＤを駆動するための回路基板を、上記の製造方法により製造するため、コストのかかる大規模な設備を用いる必要がなく、また、予め定められた複数個の上記画素回路チップを一括して実装するため、製造時間を短縮することができる。

【0012】

本発明の回路基板によれば、本発明の製造方法により、コストのかかる大規模な設備を用いずに製造時間が短縮されて製造される回路基板を提供することができる。

【図面の簡単な説明】

【0013】

【図1】本発明による回路基板の製造方法の工程を示す流れ図である。

【図2】画素回路を表面に形成したウェハの平面図である。

【図3】図２に示す破線で囲まれた領域の拡大図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線断面図である。

【図4】画素回路の概略構成を示すブロック図である。

【図5】一対の電極パッドが形成された画素回路を含むウェハの構成を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線断面図である。

【図6】ウェハの表面を、画素回路を介して第１の転写基板３に貼り付ける工程を示す説明図である。

【図7】ＵＶテープの構成を示す概略断面図である。

【図8】ウェハの薄型化の工程を示す説明図である。

【図9】ウエットエッチングによる画素回路チップの分離化に伴う転写の工程を示す説明図である。

【図10】第１の転写基板を、画素回路チップを介して第２の転写基板に貼り付ける工程を示す説明図である。

【図11】画素回路チップを反転させて第２の転写基板に転写する工程を示す説明図である。

【図12】画素回路チップを基板に接着して実装する工程を示す説明図である。

【図13】基板から第２の転写基板を剥離する工程を示す説明図である。

【図14】本発明による回路基板の構成を示す説明図であって、（ａ）は平面図、（ｂ）は正面図である。

【図15】本発明による回路基板を備えた第１のマイクロＬＥＤディスプレイの構成を示す説明図である。

【図16】マイクロＬＥＤの構成を示す説明図である。

【図17】本発明による回路基板を備えた第２のマイクロＬＥＤディスプレイの構成を示す説明図である。

【図18】蛍光体セルの構成を示す説明図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施形態を添付図面に基づいて詳細に説明する。図１は、本発明による回路基板の製造方法の工程を示す流れ図である。図２は、画素回路を表面に形成したウェハの平面図である。図３は、図２に示す破線Ｒ１で囲まれた領域の拡大図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線断面図である。なお、以下の実施形態で説明する図面のうち、構成要素の理解を容易にするために、実際の寸法に基づく比率と異なる場合がある。

【0015】

先ず、図１に示す画素回路の形成（工程Ｓ１）では、半導体技術を適用することにより、図２に示すウェハ１の表面に予め定められた配列に従って、図３に示す画素回路２ａを形成する処理を行う。

【0016】

ここで、図３（ａ）に示すとおり、ウェハ１上には、マイクロＬＥＤの駆動用の画素回路２ａが、それぞれＰ１、Ｐ２のピッチ間隔を置いて形成されている。画素回路２ａは、半導体デバイス作製用の基板であるシリコンのウェハ１上に形成された微小な半導体素子で構成される電子回路を有するものである。説明を分かりやすくするため、図３（ａ）では、一例として、画素回路２ａを４行４列の配列にしている。また、ウェハ１は、例えば、シリコン酸化膜１ａを有するシリコン基板１ｂで構成されている（図３（ｂ）参照）。Ｔ１はウェハ１の厚みを示している。一般的には、Ｔ１の厚みは、７００μｍ程度であればよい。

【0017】

上記Ｐ１及びＰ２のピッチ間隔の値は、最終的にディスプレイの仕様（画素ピッチ）を考慮した上で設定される。例えば、Ｐ１及びＰ２で規定される値は目標とするディスプレイの画素ピッチの最小サイズに相当する。なお、実際には、ウェハ１上には、チップ仕様に応じて、例えば数十万個の単位の画素回路２ａが形成される。

【0018】

また、より大きなディスプレイの画素を構成する場合、例えば上記画素ピッチが、上記配列ピッチの整数倍であれば、その分、ウェハ１に形成されている画素回路２ａの集積度が上がることになるので、後述する画素回路チップ２を実装用の基板８（図１３（ｂ）参照）に選択的に実装することにより、ウェハ１の表面に形成された画素回路２ａを有効活用することができる。詳細は、図１３を用いて後述する。

【0019】

ここで、図３において、ウェハ１のシリコン酸化膜１ａは、実際に画素回路２ａが形成されている回路形成領域（シリコン（Ｓｉ）チップ領域）Ｒ２と、画素回路２ａが形成されていない回路非形成領域（スクライブ（ＳＣＢ）領域）Ｒ３と、に分類される。但し、図３（ａ）に示す回路形成領域Ｒ２は、画素回路２ａと、その画素回路２ａの下層のシリコン酸化膜１ａの領域を示している。

【0020】

また、回路非形成領域Ｒ３は、シリコン酸化膜（ＳｉＯ_２）１ａのみで形成されている。なお、ウェハ１の設計ルールや実際に製造する回路基板の構成にもよるが、画素回路２ａの厚みＴ２は、例えば４～５μｍ程度となる。回路形成領域Ｒ２における画素回路２ａの下層の領域をこのように回路非形成領域Ｒ３と同等の膜構成として作成しておくことにより、後述するエッチングの加工をより簡単に行うことが可能となる。

【0021】

図４は、画素回路２ａの概略構成を示すブロック図である。図４に示すように、画素回路２ａは、マイクロＬＥＤを駆動するものであって、画素駆動回路２ｂ及びスキャン回路２ｃを内蔵している。本実施形態では、画素回路２ａは、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３種類のマイクロＬＥＤを組み合わせて一画素単位とし、該一画素単位毎にマイクロＬＥＤを駆動するものである。但し、画素回路２ａは、一画素のマイクロＬＥＤだけでなく、複数画素のマイクロＬＥＤを駆動する構成にしても良い。また、画素回路２ａは、後述する第１のマイクロＬＥＤディスプレイ１００で採用される第１の方式と第２のマイクロＬＥＤディスプレイ１０１で採用される第２の方式とに兼用される構成にしてもよい。

【0022】

画素駆動回路２ｂは、各ＲＧＢのデータ電圧を、後述するマイクロＬＥＤ１０Ｒ，１０Ｇ，１０Ｂ（図１５参照）を駆動するための電流に変換するための回路である。スキャン回路２ｃは、画素駆動回路２ｂを駆動するための制御信号を出力する回路である。

【0023】

ここで、画素回路２ａは、例えば、ＲＧＢのデータ電圧の値を転送する配線（３本）、画素部毎の発光又は消灯を切り換えるための選択（ＳＥＬ）用の信号の配線（１本）、発光のタイミングを規定するための制御信号用の配線（１本）を備える。スキャン回路２ｃに入力する向きの矢印、スキャン回路２ｃから出力する向きの矢印は、制御信号の流れを示している。

【0024】

画素回路２ａにおいて、スキャン回路２ｃから出力された制御信号の各タイミングに従って、画素制御信号が出力され、白抜きの矢印で示すように、画素駆動回路２ｂに入力される（図４参照）。そして、画素回路２ａにおいて、ＲＧＢの各電圧データは、ＬＥＤ駆動を行うための電流データに変換され、図１５に示すマイクロＬＥＤ１０Ｒ，１０Ｇ，１０Ｂが所定のタイミングで電流駆動される。これにより、マイクロＬＥＤ１０Ｒ，１０Ｇ，１０Ｂは、通電される電流の大きさに応じた光を発光し、フルカラー表示が可能となる。

【0025】

次に、電極パッドの形成（工程Ｓ２）では、電気的接続用の電極パッド２ｄ，２ｅを画素回路２ａ上に形成する処理を実行する。

【0026】

図５は、一対の電極パッド２ｄ、２ｅが形成された画素回路２ａを含むウェハ１の構成を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ線断面図である。なお、（ａ）は、詳細には、画素回路２ａに一対の電極パッド２ｄ、２ｅが形成された後の上記領域Ｒ１の拡大平面図である。一対の電極パッド２ｄ、２ｅ（以下、電極パッド２ｄ，２ｅをまとめて「電極部２ｆ」ということがある）は、例えば、電極パッド２ｄがｎ側電極パッド（カソード電極）、電極パッド２ｅがｐ側電極パッド（アノード電極）である。

【0027】

工程Ｓ２では、ウェハ１上に画素回路２ａを形成後、複数の画素回路２ａを一括して転写する実装を行うために、予め、電解めっき法又は無電界めっき法を用いて、ＵＢＭ（Under Bump Metal）電極等の電極パッド２ｄ、２ｅを形成する必要がある。画素回路２ａ自体が非常に小さい（チップの外形サイズの一辺は、１００～２００μｍ）ことから、画素回路２ａに形成される電極パッドの外形サイズの一辺は、例えば１０～２０μｍとすることが好ましい。

【0028】

このように極小チップサイズ、パッドサイズを扱う場合、電解めっき法は、電解印加用のための別の電極を形成する必要があるため、効率的ではない。また、電解めっき法では、電極を形成するための加工プロセスがより複雑になることから、上記電極部２ｆの形成には、無電界めっき法を用いることが、配線スペース、プロセス面、コスト面から考えて好適である。

【0029】

このように、上述した工程Ｓ１で画素回路２ａをウェハ１上に形成した後、工程Ｓ２を行うことにより、後述する工程Ｓ８において、各々の画素回路チップ２を実装用の基板８（図１２（ａ）参照）に実装する場合、各々の画素回路チップ２を基板８に一括して転写する実装が可能となる。この場合、基板８は、この一括して転写する実装を可能とするためにバンプ電極８ａ，８ｂを有する電極構成としている。

【0030】

次に、工程Ｓ３では、ウェハ１の表面を第１の転写基板に貼り付ける処理を実行する。なお、シリコン基板１ｂに積層されているシリコン酸化膜１ａの表面が、ウェハ１の表面に相当する。

【0031】

図６は、ウェハ１の表面を、画素回路２ａを介して第１の転写基板３に貼り付ける工程を示す説明図である。第１の転写基板３は、ウェハ１の表面に形成されている画素回路２ａの転写に用いるものである。第１の転写基板３は、ガラス基板３１とＵＶテープ３２とを備え、ガラス基板３１の一方の面上に別途ＵＶテープ３２を貼り合わせたものである。

【0032】

図７は、ＵＶテープ３２の構成を示す概略断面図である。ＵＶテープ３２は、紫外線照射により粘着力が低下するテープであって、基材フィルム３２ａと、粘着剤層３２ｂとを備えている。基材フィルム３２ａは、ポリエチレンテレフタレート（ＰＥＴ）で構成されている。

【0033】

粘着剤層３２ｂは、アクリル系のポリマー、オリゴマー（比較的少数のモノマーが結合した重合体）等の成分を有するものである。この粘着剤層３２ｂの厚みは約５０μｍである。なお、粘着剤層３２ｂには、紫外線照射により光重合を開始させる光重合開始剤も含まれている。粘着剤層３２ｂは、紫外線照射により粘着剤層３２ｂの成分が光重合を引き起こし、粘着剤層３２ｂの柔軟性が失われ、粘着力が低下することになる。

【0034】

したがって、工程Ｓ３では、後述する工程Ｓ７において、紫外線照射により粘着剤層３２ｂを有する第１の転写基板３から画素回路チップ２を剥離させやすくするため、第１の転写基板３のＵＶテープ３２にウェハ１の表面を貼り付ける処理を行っている。

【0035】

次に、ウェハの薄型化（工程Ｓ４）では、ウェハ１の厚みを薄型化するバックグラインディングの処理を実行する。なお、バックグラインディングとは、シリコンのウェハの裏面を研磨して厚みを薄くする加工方法のことをいう。

【0036】

図８は、ウェハの薄型化の工程を示す説明図である。工程４では、ウェハ１を機械的な研磨手段を用いて薄型化する。本実施形態では、ウェハ１を第１の転写基板３のＵＶテープ３２に貼り付けることにより、研磨時にウェハ１を固定し、チッピング等のカケ、ワレの不良を防止することができる。

【0037】

工程４を行うことにより、図８に示すように、ウェハ１は通常の厚みＴ１（例えば７００μｍ程度（図６参照））から、用途に応じてＴ３＝１０～３０μｍの厚みまで薄型化される。通常、マイクロＬＥＤの厚みは１０～３０μｍ程度となるので、画素回路２ａの厚みもこれに合わせて調整される。

【0038】

工程Ｓ４においては、ガラス基板３１上への貼り合わせにＵＶテープ３２を用いたが、これはウェハ１の固定の他に、後述する工程Ｓ７で、第１の転写基板３を剥離し、画素回路チップ２を反転して第２の転写基板７に転写する場合に、紫外線照射によりテープ面（粘着剤層３２ｂ）の粘着性を弱め、貼り換えをしやすくする効果も想定しているためである。なお、貼り換えが行えるのであれば、ＵＶテープ３２に限られず、他の接着テープ、接着剤を用いても良い。

【0039】

次に、工程Ｓ５では、エッチングによる画素回路チップの分離化に伴う転写の処理を実行する。工程Ｓ５では、上記エッチングとして、例えばウエットエッチングを採用する。ウエットエッチングは、例えば半導体集積回路等の微細回路を作製する際、薬品の溶液（薬液）中に回路基板を浸し、その薬液中で不必要な部分を取り去り、形状加工する加工技術である。

【0040】

図９は、ウエットエッチングによる画素回路チップ２の分離化に伴う転写の工程を示す説明図である。具体的には、図９（ａ）～（ｅ）は、ウェハ１から各々の画素回路チップ２を分離して第１の転写基板３に転写するためのウエットエッチングの処理を示す工程図である。

【0041】

図９（ａ）は、上述した工程Ｓ４において、ウェハ１を１０～３０μｍの厚さまで薄型化した状態を示した図である。この状態で、画素回路２ａが形成されたウェハ１と、第１の転写基板３とは、貼り合わせられている。

【0042】

続いて、ウエットエッチング法について説明をする。図９（ｂ）において、工程Ｓ５では、先ず、ウェハ１の裏面に例えばクロム等のコート層４を積層し、その上に、例えばポジ型のレジスト層５をコーティングする。コート層４を積層するのは、レジスト層５との密着性を向上させるためである。

【0043】

その後、図９（ｃ）において、工程Ｓ５では、露光装置（図示省略）を使用し、遮光性のマスク６により遮光する部分をマスクした後、露光用の光Ｌ１を照射して露光する。なお、図中において、露光用の光Ｌ１を矢印で模式的に表現している。

【0044】

図９（ｄ）において、工程Ｓ５におけるウエットエッチングでは、マスク６で遮光されていないレジスト層５、コート層４について露光処理をした後、例えば、硝フッ酸等を用いて、ウェハ１におけるシリコン基板１ｂのエッチングを行う。その後、例えばＢＨＦ（バッファドフッ酸）を用いて、シリコン酸化膜１ａのエッチング処理を行う。上記コート層４、レジスト層５については、例えばネガ型のレジスト層を用いても良いし、シリコン基板１ｂとレジスト層５との密着性について適宜検討した上でクロム以外の材料を用いても良い。

【0045】

また、ウエットエッチングで使用する薬液についても、シリコン基板１ｂ及びシリコン酸化膜１ａのエッチングが可能なものであれば特に限定されない。但し、画素回路２ａの外形、シリコン基板１ｂの厚み等の条件を考慮した上で、エッチング時間、初期のエッチングの部分や幅を調整しておく必要がある。

【0046】

なお、図９（ｄ）において、ウエットエッチングの処理を矢印ＷＥで模式的に表現している。但し、図９（ｄ）では、簡略化のため柱状に削った状態を示しているが、図９（ｅ）に示すとおり、実際にはウェハ部分１ｃは最終的に台形形状となる。

【0047】

図９（ｅ）は、ウエットエッチング及びウェハ部分１ｃ上のレジスト層５、コート層４を剥離した後の第１の転写基板３及び画素回路チップ２の形状を示したものである。

【0048】

工程Ｓ５では、薄型化したウェハ１に対して、画素回路２ａに連なる領域のウェハ部分１ｃ（図９（ｅ）参照）を残すようにしてウエットエッチングを行っている。これにより、工程Ｓ５では、分離化したウェハ部分１ｃと、電極パッド２ｄ、２ｅを有する画素回路２ａとからなる画素回路チップ２を、第１の転写基板３に転写することができる。ウェハ部分１ｃは、シリコン酸化膜１ａとシリコン基板１ｂとで構成されている。

【0049】

工程Ｓ５では、ウエットエッチング法を用いることにより、例えばレーザダイシング法と比較して、より短い時間で大量のチップ分離を行うことができる。

【0050】

また、ウエットエッチング法においては、基本的にクロムのコート層４の形成以外の工程は、薬液処理がメインとなるため、大規模な設備を用いる必要がなく、より低コストでの加工や省スペースでの加工が可能である。

【0051】

なお、ウエットエッチング法は等方性エッチングとなるので、上述したとおり、図９（ｅ）では、ウエットエッチングの加工後の画素回路チップ２のウェハ部分１ｃの形状は、台形（テーパ）形状となる。つまり、工程Ｓ５では、ウエットエッチングをすることにより、ウェハ部分１ｃを台形形状とすることを特徴としている。但し、図９（ｅ）に示す台形形状は一例であって、この形状に限定されるものではない。

【0052】

図９（ｅ）に示すとおり、ウェハ部分１ｃの一方の面が画素回路２ａと接している面積は、シリコン基板１ｂが露出しているＳｉ面の面積よりも大きくなる。このように台形形状とした場合、Ｓｉ面の面積を小さく加工することができるため、後述する工程Ｓ８で、基板８へのボンディング加工時において、接着層７２との接着面積を小さくすることができ、レーザ照射による接着剤からの分離がより簡単に行えるというメリットがある。

【0053】

次に、工程Ｓ６では、第１の転写基板３を、画素回路チップ２を介して第２の転写基板７に貼り付ける処理を実行する。

【0054】

図１０は、第１の転写基板３を、画素回路チップ２を介して第２の転写基板７に貼り付ける工程を示す説明図である。図１０では、複数の画素回路チップ２を第２の転写基板７に貼り付けた後の状態を示している。第２の転写基板７は、ガラス基板７１の一方の面上に接着層７２を備えたものである。

【0055】

図１０の状態において、画素回路チップ２の電極パッド面は、第１の転写基板３におけるＵＶテープ３２を介してガラス基板３１と接着された状態となっている。この状態のままでは、後の工程Ｓ８で基板８への実装を行うことができないため、画素回路チップ２の電極パッド面を反転させる必要がある。

【0056】

そのため、工程Ｓ６では、ガラス基板７１及びその上層に接着層７２を有する第２の転写基板７に画素回路チップ２を接着させる。接着層７２には、例えば熱硬化型の接着剤を用いる。

【0057】

次に、工程Ｓ７では、第１の転写基板３を剥離することにより、上記ウェハ部分１ｃを含む画素回路チップ２を反転させて第２の転写基板７に転写する処理を実行する。

【0058】

図１１は、画素回路チップ２を反転させて第２の転写基板７に転写する工程を示す説明図である。工程Ｓ７では、例えば、紫外線照射装置（図示省略）を使用して、中心波長が３６５ｎｍの紫外線を第１の転写基板３に照射する。図１１（ａ）は、第１の転写基板３に紫外線ＵＶを照射している状態を示している。なお、図中において、紫外線ＵＶの照射の処理を矢印で模式的に表現している。

【0059】

詳細には、工程Ｓ７では、ガラス基板３１側から紫外線ＵＶを照射し、ＵＶテープ３２の粘着力を低下させ、第１の転写基板３を剥離する。換言すると、画素回路チップ２は、第１の転写基板３から剥離される。これは、第１の転写基板３の粘着剤層３２ｂ（図７参照）の画素回路チップ２に対する粘着力よりも、第２の転写基板７の接着層７２の画素回路チップ２に対する接着力の方が強いからである。図１１（ｂ）は、画素回路チップ２を反転させて第２の転写基板７に転写した状態を示している。

【0060】

次に、画素回路チップを実装用の基板に接着して実装する処理（工程Ｓ８）では、第２の転写基板７を、画素回路チップ２を介して実装用の基板８に貼り付けた後、画素回路チップ２を基板８に接着して実装する処理を実行する。この基板８は、画素回路チップ２を制御するものであって、例えば、フレキシブルプリント回路基板（ＦＰＣ（Flexible Printed Circuits）基板）である。フレキシブルプリント回路基板は、絶縁性を有するベースフィルム（例えば、ポリイミド）と、電気回路を形成した配線層とからなるフィルム状の回路基板である。なお、画素回路チップ２を制御するとは、画素回路チップ２内の画素回路２ａを制御することを意味する。

【0061】

図１２は、画素回路チップ２を基板８に接着して実装する工程を示す説明図である。図１２（ａ）、（ｂ）は、画素回路チップ２の基板８への実装を示した工程図である。工程Ｓ８では、予め、画素回路チップ２の画素回路２ａの電極パッドパターンと接合が可能なように設計された基板８を準備しておく（図１２（ａ）参照）。そして、工程Ｓ８では、画素回路チップ２とのアライメントを行った後、ボンディング接続により実装する（図１２（ｂ）参照）。ＦＰＣ電極のパターン表面としては、例えば、Ａｕ，Ｓｎ等の表面処理を施しておき、画素回路２ａ側の電極部２ｆとの間の電極間で、熱圧着等の方法により接合させることが可能である。また、ＦＰＣ側の電極パターン上にＡｕ等のバンプ電極８ａ、８ｂを形成しておいても良い。

【0062】

次に、工程Ｓ９では、レーザリフトオフにより、基板８から第２の転写基板７を剥離する処理を実行する。換言すると、第２の転写基板７から画素回路チップ２が剥離される。レーザリフトオフにより、容易に基板８から第２の転写基板７を剥離することができる。

【0063】

図１３は、基板８から第２の転写基板７を剥離する工程を示す説明図である。具体的には、図１３（ａ）は、レーザリフトオフを実行している時の状態、（ｂ）は、レーザリフトオフの実行後の状態を例示している。

【0064】

図１３（ａ）に示すように、第２の転写基板７の裏面から接着層７２に向けてレーザ照射を行うＬＬＯ（レーザリフトオフ）法を用い、接着層７２へのレーザ照射により画素回路チップ２を分離することが可能である。この場合、ＬＬＯ（レーザリフトオフ）法では、ウェハ部分１ｃのシリコン基板１ｂが露出しているＳｉ面と貼り付いている接着層７２領域に向けてレーザ光Ｌ２を照射する。なお、説明の便宜上、各々の画素回路チップ２を区別して説明するため、図１３では、各々の画素回路チップ２を、画素回路チップ２１，２２，２３，２４とする。

【0065】

詳細には、上記ＬＬＯ法により、接着層７２とガラス基板７１の界面に特定周波数のレーザ光Ｌ２が照射されると、接着層７２とガラス基板７１の界面部の温度が上昇し、接着層７２とガラス基板７１と接合している層部分が焼成（破壊）されるため、結果的に第２の転写基板７を剥離することが容易に可能となる。

【0066】

より詳細には、ＬＬＯ法では、第２の転写基板７の裏面からパルス発振によるレーザ光Ｌ２を照射し、各々の画素回路チップ２１，２２，２３，２４を第２の転写基板７から剥離させる。工程Ｓ９では、具体的には、レーザリフトオフを行う装置（図示省略）を利用して、レーザパワー、レーザ光Ｌ２の照射領域、パルス照射に基づく照射回数等のパラメータを調節することによって、第２の転写基板７から画素回路チップ２１，２２，２３，２４を剥離させる。ここで、パラメータとしては、例えば、１Ｈｚ～１００ｋＨｚのパルスレーザ（パルス幅：１ｐｓｅｃ～１０ｎｓｅｃ）、１００～１０００ｍＪ／ｃｍ^２程度のエネルギー密度の中から最適な条件が選択される。

【0067】

工程Ｓ９において、レーザリフトオフを行う場合、例えば、固体ＵＶ領域のＹＡＧ（Yttrium Aluminum Garnet）レーザ発振器により、第４高調波（ＦＨＧ：Fourth-Harmonic Generation）である波長２６６ｎｍのピコ秒パルスレーザを使用することが好ましい。

【0068】

次に、工程Ｓ９では、第２の転写基板７が基板８から剥離されることにより、図１３（ｂ）に示すとおり、本発明の回路基板の製造方法で製造された回路基板９が形成される。

【0069】

図１４は、本発明による回路基板の構成を示す説明図であって、（ａ）は平面図、（ｂ）は正面図である。図１４において、画素回路チップ２が基板８に実装されたものが、本発明の回路基板の製造方法で製造された回路基板９となる。つまり、回路基板９は、マイクロＬＥＤを駆動する画素回路２ａ、その画素回路２ａの一方の面上に設けられた接続用の電極パッド２ｄ，２ｅ、その画素回路２ａの他方の面上に設けられシリコンのウェハ１がエッチングにより分離化された状態のウェハ部分１ｃを有する画素回路チップ２と、電極パッド２ｄとバンプ電極８ａとが接続し、電極パッド２ｅとバンプ電極８ｂとが接続するようにして、予め定められた配列に従って、画素回路チップ２を実装した基板８と、を備えたものである。

【0070】

具体的には、回路基板９は、例えば、ＦＰＣバックプレーン（基板８）とシリコンチップ（画素回路チップ２）とを備えた構成を有する。この構成により、従来の低温多結晶シリコンＴＦＴや酸化物ＴＦＴを用いたバックプレーンのように、大規模な設備投資をしないで済む。

【0071】

また、回路基板９は、上述したとおり、工程Ｓ９において、レーザ照射による接着剤からの分離がより簡単に行えるようにするため、ウェハ部分１ｃが台形形状であることが好ましい。

【0072】

なお、工程Ｓ９では、基板８から第２の転写基板７を剥離する手段として、レーザリフトオフを用いたが、さらに、各々の画素回路チップ２１，２２，２３，２４に対して選択的にレーザリフトオフ行う手段を採用してもよい。

【0073】

本実施形態の場合、第２の転写基板７のようなキャリア材を使用すると、例えば転写する画素回路チップ２の画素回路２ａの配列ピッチＰ１（図３参照）を、基板８の画素ピッチと同じにする必要がない。すなわち、本実施形態の場合、例えば、基板８における画素ピッチを、画素回路２ａの配列ピッチＰ１の整数倍にしてもよい。例えば、図１３（ａ）において、上記画素ピッチが上記配列ピッチＰ１の２倍であった場合、上記配列ピッチＰ１は、上記画素ピッチに対してハーフピッチになることを意味する。この場合、工程Ｓ９では、画素回路チップ２１，２３のみを選択的なレーザリフトオフにより、第２の転写基板７から剥離するようにして、画素回路チップ２１，２３のみを基板８に実装するようにしてもよい。なお、第２の転写基板７には、画素回路チップ２２，２４が残存することになる。

【0074】

そして、この第２の転写基板７を用いて、再度、他の基板８に残った画素回路チップ２２，２４を選択的なレーザリフトオフにより、第２の転写基板７から剥離するようにして、画素回路チップ２１，２３のみを基板８に実装するようにしてもよい。

【0075】

これにより、上記工程Ｓ９において、実装に使う画素回路チップ２だけをリフトオフして、残った画素回路チップ２を次に実装する基板用に使用することができるので、コスト低減に繋がる。つまり、工程Ｓ９では、第２の転写基板７に転写された画素回路チップ２を、集積度に応じて有効活用することができる。これは、ウェハ１の表面に形成された画素回路２ａを有効活用できることを意味する。

【0076】

また、工程Ｓ９では、基板８から第２の転写基板７を剥離する手段として、紫外線照射を用いてもよい。上述したように、接着層７２の代わりに、例えば図７に示すＵＶテープ３２を用いた場合は、紫外線照射を行うことにより、ＵＶテープ３２の粘着剤層３２ｂの粘着力を弱くすることで、第２の転写基板７を容易に剥離することが可能となる。この場合、図１３（ａ）に示すレーザ光Ｌ２が紫外線ＵＶ（図示省略）に置き換わる。

【0077】

また、工程Ｓ９では、基板８から第２の転写基板７を剥離する手段として、選択的なレーザリフトオフと同様にして、選択的な紫外線照射により、実装に使う画素回路チップ２だけを基板８に実装して、第２の転写基板７を剥離するようにしてもよい。これにより、選択的な紫外線照射によっても、第２の転写基板７に残った画素回路チップ２を次に実装する基板用に使用することができるので、コスト低減に繋がる。つまり、工程Ｓ９では、選択的な紫外線照射によっても、第２の転写基板７に転写された画素回路チップ２を、集積度に応じて有効活用することができる。

【0078】

以上、説明したように、本発明の回路基板の製造方法に基づいて、図１に示す工程Ｓ１～工程Ｓ９までの一連の処理を行うことで、基板８上に画素回路チップ２を実装した回路基板９を製造することできる。

【0079】

なお、上述した実施形態では、工程Ｓ５において、エッチングとしてウエットエッチングを採用したが、これに限られず、例えば、エッチングをプラズマ中で行うドライエッチングを採用してもよい。したがって、エッチングには、ウエットエッチングとドライエッチングとが含まれる。

【0080】

次に、本発明による回路基板を備えた第１のマイクロＬＥＤディスプレイについて説明する。図１５は、本発明による回路基板を備えた第１のマイクロＬＥＤディスプレイ１００の構成を示す説明図である。図１６は、マイクロＬＥＤの構成を示す説明図である。

【0081】

第１のマイクロＬＥＤディスプレイ１００は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３種類のマイクロＬＥＤを組み合わせて一画素単位とし、フルカラー表示を実現する第１の方式を採用したものである。

【0082】

第１のマイクロＬＥＤディスプレイ１００は、回路基板９ａを備え、その回路基板９ａは、発光部１０としてのマイクロＬＥＤ１０Ｒ，１０Ｇ，１０Ｂと、駆動部としての画素回路チップ２と、発光部１０及び画素回路チップ２をそれぞれ予め定められた配列に従って実装している基板８ａとで構成されている。図１５では、一例として、発光部１０及び画素回路チップ２は、各々４行４列に配置されている。ここで、発光部１０の配列をｍ行ｎ列とし、画素回路チップ２の配列をｍ行ｎ列とした場合、ｍ，ｎを自然数として、同じインデックスの値の画素回路チップ２と発光部１０とが関連付けられている。例えば破線Ｒ４で囲む領域に位置する画素回路チップ２の配列を１行１列とし、発光部１０の配列を１行１列とした場合、１行１列に配置されている画素回路チップ２が、１行１列に配置されている発光部１０を駆動することになる。つまり、１つの画素回路チップ２が１つの発光部１０の発光を制御する。

【0083】

図１６において、図１５に示すマイクロＬＥＤ１０Ｂを例にして、構成を説明すると、マイクロＬＥＤ１０Ｂは、青色発光ダイオードであって、本体部１０ａ、本体部の一方の面に発光用のアノード電極１０ｂ、カソード電極１０ｃを有し、他方の面に本体部１０ａから光を放出する光放出面１０ｄを備えている。なお、マイクロＬＥＤ１０Ｒは、本体部１０ａが赤色発光ダイオードであり、マイクロＬＥＤ１０Ｇは、本体部１０ａが緑色発光ダイオードである。

【0084】

回路基板９ａは、基板８ａが図示省略の配線で画素回路チップ２及び発光部１０に接続されている。詳細には、発光部１０としてのマイクロＬＥＤ１０Ｒ，１０Ｇ，１０Ｂの各々のアノード電極１０ｂ、カソード電極１０ｃが、基板８ａ上に設けられたバンプ電極（図示省略）を介して電気的に接続されている。これにより、マイクロＬＥＤ１０Ｒ，１０Ｇ，１０Ｂは、各々基板８ａに通電可能な状態で実装されている。

【0085】

以上の構成により、第１のマイクロＬＥＤディスプレイ１００は、別途準備されたドライバＩＣ等の制御回路（図示省略）により、各々の画素回路チップ２は制御され、マイクロＬＥＤ１０Ｒ，１０Ｇ，１０Ｂは外部からの電力に応じてフルカラー表示を行うことが可能となる。

【0086】

次に、本発明による回路基板を備えた第２のマイクロＬＥＤディスプレイについて説明する。図１７は、本発明による回路基板を備えた第２のマイクロＬＥＤディスプレイ１０１の構成示す説明図である。

【0087】

第２のマイクロＬＥＤディスプレイ１０１は、紫外光発光ダイオード（ＵＶ－ＬＥＤ）等の短波長の光を発光するマイクロＬＥＤとＲＧＢ蛍光体とを組み合わせてフルカラー表示を実現する第２の方式を採用したものである。

【0088】

第２のマイクロＬＥＤディスプレイ１０１は、回路基板９ｂを備え、その回路基板９ｂは、発光用の蛍光体セル１１と、駆動部としての画素回路チップ２と、蛍光体セル１１及び画素回路チップ２をそれぞれ予め定められた配列に従って実装している基板８ｂとで構成されている。

【0089】

図１８は、蛍光体セル１１の構成を示す説明図である。（ａ）は、図１７に示す蛍光体セル１１の拡大平面図、（ｂ）は、図１８（ａ）のＢ－Ｂ線断面図である。（ｃ）は、マイクロＬＥＤ１２の正面図である。

【0090】

蛍光体セル１１は、図１８（ｂ）に示すとおり、蛍光発光層１１ａと、マイクロＬＥＤ１２と、平坦化膜１３と、を備える。

【0091】

蛍光発光層１１ａは、赤色の蛍光色素を充填した蛍光材層１１Ｒ、緑色の蛍光色素を充填した蛍光材層１１Ｇ、青色の蛍光色素を充填した蛍光材層１１Ｂを有している。これらの蛍光色素は、ＲＧＢ蛍光体の一例である。蛍光発光層１１ａは、赤色、緑色、青色の蛍光色素がフルカラー表示を実現するための赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光に夫々波長変換するものである。

【0092】

具体的には、マイクロＬＥＤ１２から放出された光（励起光）によって、各蛍光材層１１Ｒ、１１Ｇ、１１Ｂの蛍光色素が励起状態に遷移し、その後、基底状態に戻るときに、各蛍光材によって各々波長変換された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の可視スペクトルに相当する蛍光を発光する。これらの蛍光材層１１Ｒ、１１Ｇ、１１Ｂは、混色を防止するための反射用の金属膜１４を表面に有する隔壁１５で区画されている。

【0093】

マイクロＬＥＤ１２は、図１８（ｃ）に示すとおり、本体部１２ａ、本体部の一方の面に発光用のアノード電極１２ｂ、カソード電極１２ｃを有し、他方の面に本体部１２ａから光を放出する光放出面１２ｄを備えている。マイクロＬＥＤ１２は、本体部１２ａが例えば窒化ガリウム（ＧａＮ）を主材料として製造されたものである。なお、マイクロＬＥＤ１２は、紫外光発光ダイオード（ＵＶ－ＬＥＤ）であっても青色光を発光するＬＥＤであってもよい。本実施形態では、例えば、ＲＧＢ蛍光体の変換効率等を考慮して、例えばピーク波長が３８５ｎｍに対応する光を発光する紫外光発光ダイオード（ＵＶ－ＬＥＤ）を選択してもよい。

【0094】

平坦化膜１３は、平板状に形成され、マイクロＬＥＤ１２の周側面と接着して保持するものである。

【0095】

以上の構成により、別途準備されたドライバＩＣ等の制御回路（図示省略）により、各々の画素回路チップ２は制御され、蛍光体セル１１は外部からの電力に応じてフルカラー表示を行うことが可能となる。この場合、図４に示す画素回路２ａでは、上記第１の方式から上記第２の方式に変更されたことにより、ＲＧＢのデータ電圧の値を転送する配線（３本）は、上記蛍光を発光するためにＲＧＢ蛍光体のＲＧＢにそれぞれ対応付けられている各々のマイクロＬＥＤ１２のデータ電圧の値を転送することになる。そして、画素回路２ａにおいて、第２の方式の場合の各電圧データは、ＬＥＤ駆動を行うための電流データに変換され、図１８（ｂ）に示す各々のマイクロＬＥＤ１２が所定のタイミングで電流駆動される。これにより、蛍光体セル１１は、は、通電される電流の大きさに応じた光を発光し、フルカラー表示が可能となる。

【0096】

したがって、画素回路２ａは、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３種類のマイクロＬＥＤを組み合わせて一画素単位とし、フルカラー表示を実現する第１の方式と、紫外光発光ダイオード（ＵＶ－ＬＥＤ）等の短波長の光を発光するマイクロＬＥＤとＲＧＢ蛍光体とを組み合わせてフルカラー表示を実現する第２の方式とに対応しており、上記第１の方式又は上記第２の方式に従ってマイクロＬＥＤを駆動することを特徴としている。これにより、本発明による回路基板は、上記第１の方式と上記第２の方式との何れであっても兼用できるので汎用性が高まる。

【0097】

以上より、本発明の回路基板の製造方法を用いることにより、例えば、上述したとおり、従来の低温多結晶シリコンＴＦＴや酸化物ＴＦＴを用いたバックプレーンのように、大規模な設備投資が必要ない。さらに、既存の半導体設備を活用して、低コストで、本発明の回路基板の製造方法を用いて回路基板を製造できると共に、この回路基板を備えたマイクロＬＥＤディスプレイ製造することが可能となる。

【0098】

また、ＦＰＣ等の基板のサイズ、精細度等の設計変更を行うだけで、上述した選択的なレーザリフトオフ又は選択的な紫外線照射を行うことにより、異なるサイズや異なる仕様のディスプレイへの対応も可能である。これにより、多品種、少量生産への要求に対して、柔軟な対応が可能となる。

【0099】

また、本発明の製造方法で製造された回路基板は、駆動能力の優れたシリコン半導体を用いることから、ＬＴＰＳ半導体や酸化物半導体を用いる場合と比較して、駆動能力が約１０倍であり、マイクロＬＥＤの発光効率の特性の観点から、マイクロＬＥＤデバイスの駆動に必要なＰＷＭ（Pulse Width Modulation）駆動のための十分な駆動能力を確保することが可能となる。

【0100】

さらに、シリコン半導体の場合、その十分なトランジスタ特性を維持しつつ、さらに微細化が可能であれば、同じ面積に、より多くのトランジスタを搭載することが可能である。そのため、上述した実施形態では、図４に示すとおり、画素駆動回路２ｂの他に、例えば通常は表示領域外に配置しているスキャン回路１ｃ等の必要な回路機能を画素回路２ａ内に集積することが可能となる。さらに、画素回路２ａは、必要に応じて、例えば入力されたＲＧＢパラレルデータをＲＧＢシリアルデータに変換するための回路を備えてもよい。

【0101】

これらの機能を集積することにより、ディスプレイ内配線数の最小化による各接続端子数の削減、通常は、表示領域外に配置される回路の削減を行うことが可能となるため、ディスプレイ内の端子接続不良の低減による信頼性向上や、外部の回路の削減によるコスト低減が期待できる。

【0102】

上述した実施形態は、本発明が理解及び実施できる程度に示したものであり、本発明はこれに限定されるものではない。本発明は、特許請求の範囲に示された技術的思想の範囲を逸脱しない限り種々に変更及び修正をすることができる。

【符号の説明】

【0103】

１…ウェハ
１ｃ…ウェハ部分
２，２１，２２，２３，２４…画素回路チップ
２ａ…画素回路
２ｄ，２ｅ…電極パッド
３…第１の転写基板
７…第２の転写基板
８，８ａ，８ｂ…基板
９，９ａ，９ｂ…回路基板
１０Ｒ，１０Ｇ，１０Ｂ，１２…マイクロＬＥＤ
１００…第１のマイクロＬＥＤディスプレイ
１０１…第２のマイクロＬＥＤディスプレイ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】