特開 2022-65633 撮像装置、および画像センサの読み出し方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022065633

(43)【公開日】2022-04-27

(54)【発明の名称】撮像装置、および画像センサの読み出し方法

(51)【国際特許分類】

   H04N 5/378 20110101AFI20220420BHJP

【ＦＩ】

H04N5/378

【審査請求】未請求

【請求項の数】23

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021166033

(22)【出願日】2021-10-08

(31)【優先権主張番号】10 2020 127 129.8

(32)【優先日】2020-10-15

(33)【優先権主張国・地域又は機関】DE

(71)【出願人】

【識別番号】521444620

【氏名又は名称】アーノルト ウント リヒター シネ テヒニク ゲーエムベーハー ウント ツェーオー．ベトリープス カーゲー

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(72)【発明者】

【氏名】ニコラス デデク

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX03

5C024CY46

5C024GX03

5C024GX16

5C024GY39

5C024GY41

5C024HX23

5C024HX24

5C024HX32

5C024HX57

(57)【要約】

【課題】 画像センサのアナログ信号をデジタル出力信号に効率的に変換するための撮像装置を提供する。
【解決手段】 撮像装置は、行と列に配置された複数のピクセルを有する電子カメラ用の画像センサを備え、各ピクセルは、露光中に入射する光から電荷を生成するための感光性検出器要素と、ピクセル中に存在する電荷を基準値にリセットするためのリセット装置と、を備える。撮像装置は、基準値に対応する基準電圧信号と、発生する電荷に対応する画像電圧信号と、を列線で連続して出力するために、それぞれのピクセルを関連する列線に連結するように構成された制御装置を有する。制御装置は、基準電圧信号を、第１のアナログ－デジタル変換器の信号入力に印加し、同時に画像電圧信号を、第２のアナログ－デジタル変換器の信号入力に印加するように構成される。
【選択図】図３

【特許請求の範囲】

【請求項1】

行（１２）および列（１３，１４）に配置された複数のピクセル（１１）を有する電子カメラ用の画像センサ（１）、特にＣＭＯＳ画像センサ（１）を備えた撮像装置（２０１）であって、
少なくとも１つの共通の列線（１７，１９）が列（１３，１４）の複数のピクセル（１１）に関連付けられており、各ピクセル（１１）は、露光中に入射する光から電荷を生成するように構成された感光性検出器要素（１５）と、ピクセル（１１）に存在する電荷を基準値にリセットするように構成されたリセット装置（２０５）と、を備え、
撮像装置（２０１）は、基準値に対応する基準電圧信号（Ｖ１）と、列線（１７，１９）で生成される電荷に対応する画像電圧信号（Ｖ２）と、を連続的に出力するために、それぞれのピクセル（１１）を関連する列線（１７，１９）に連結するように構成された制御装置（１５３）を有し、
撮像装置（２０１）は、第１のアナログ－デジタル変換器（２０９）および第２のアナログ－デジタル変換器（２１１）を有する少なくとも１つの変換器ユニット（２０７）を有しており、
制御装置（１５３）は、それぞれのピクセル（１１）の基準電圧信号（Ｖ１）を第１のアナログ－デジタル変換器（２０９）の信号入力（２１３）に印加して、デジタル基準信号値（Ｗ１）に変換し、同時に、それぞれのピクセル（１１）の画像電圧信号（Ｖ２）を第２のアナログ－デジタル変換器（２１１）の信号入力（２１３）に印加して、デジタル画像信号値（Ｗ２）に変換する、撮像装置（２０１）。

【請求項2】

変換器ユニット（２０７）が、第１のアナログ－デジタル変換器（２０９）により、基準電圧信号（Ｖ１）をデジタル基準信号値（Ｗ１）に変換し、同時に第２のアナログ－デジタル変換器（２１１）により、画像電圧信号（Ｖ２）をデジタル画像信号値（Ｗ２）に変換するように構成されることを特徴とする、請求項１に記載の撮像装置（２０１）。

【請求項3】

変換器ユニット（２０７）が、ランプ発生器（２１７）を備え、基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）を同時に変換するように、第１のアナログ－デジタル変換器（２０９）および第２のアナログ－デジタル変換器（２１１）に対して共通の電圧ランプを生成するように構成されることを特徴とする、請求項１または２に記載の撮像装置（２０１）。

【請求項4】

第１のアナログ－デジタル変換器（２０９）が、第１のクロックカウンタ（２１９Ａ）を有し、第２のアナログ－デジタル変換器（２１１）が、第２のクロックカウンタ（２１９Ｂ）を有し、変換器ユニット（２０７）が、第１のアナログ－デジタル変換器（２０９）および第２のアナログ－デジタル変換器（２１１）のクロックカウンタ（２１９Ａ，２１９Ｂ）を同期させるように構成されることを特徴とする、請求項１～３のいずれかに記載の撮像装置（２０１）。

【請求項5】

デジタル画像信号値（Ｗ２）からデジタル基準信号値（Ｗ１）を減算することにより、各ピクセル（１１）のピクセル画像値（Ｅ）を決定するように構成された計算ユニット（２２１）を備えることを特徴とする、請求項１～４のいずれかに記載の撮像装置。

【請求項6】

画像センサ（１）が、少なくとも１つのメモリユニット（２２３，２２５）を有し、
前記メモリユニット（２２３，２２５）が、基準電圧信号（Ｖ１）を保持するための第１のメモリ（２２７）を備える、または、
前記メモリユニット（２２３，２２５）が、基準電圧信号（Ｖ１）を保持するための第１のメモリ（２２７）と、画像電圧信号（Ｖ２）を保持するための第２のメモリ（２２９）と、を備えることを特徴とする、請求項１～５のいずれかに記載の撮像装置（２０１）。

【請求項7】

画像センサ（１）が、少なくとも第１および第２のメモリユニット（２２３，２２５）を有し、第１および第２のメモリユニット（２２３，２２５）の各々が、基準電圧信号（Ｖ１）を保持するための第１のメモリ（２２７）と、画像電圧信号（Ｖ２）を保持するための第２のメモリ（２２９）と、を備え、
制御装置（１５３）は、第１のアナログ－デジタル変換器（２０９）の信号入力（２１３）を第１のメモリユニット（２２３）の第１のメモリ（２２７）に選択的に接続し、同時に、第２のアナログ－デジタル変換器（２１１）の信号入力（２１３）を第１のメモリユニット（２２３）の第２のメモリ（２２９）に接続するか、または、第１のアナログ－デジタル変換器（２０９）の信号入力（２１３）を第２のメモリユニット（２２５）の第１のメモリ（２２７）に接続し、同時に、第２のアナログ－デジタル変換器（２１１）の信号入力（２１３）を第２のメモリユニット（２２５）の第２のメモリ（２２９）に接続するように構成されることを特徴とする、請求項１～５のいずれかに記載の撮像装置（２０１）。

【請求項8】

第１および第２のメモリユニット（２２３，２２５）は、ピクセル（１１）の同じ列（１３，１５）、またはピクセル（１１）の２つの異なる列（１３，１４）に関連付けられていることを特徴とする、請求項７に記載の撮像装置（２０１）。

【請求項9】

画像センサ（１）は、ピクセル（１１）の各列（１３，１５）に対して１対または複数の対の、第１および第２のメモリユニット（２２３，２２５）の対（２３１）を有し、
画像センサ（１）は、１対または２対の第１および第２のメモリユニット（２２３，２２５）の対（２３１）にそれぞれ対応する対の第１および第２のアナログ－デジタル変換器（２０９，２１１）を有することを特徴とする、請求項７または８に記載の撮像装置（２０１）。

【請求項10】

制御装置（１５３）は、
－ 第１の時間間隔（Ｔ１）の間に、第１のピクセル（１１Ａ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）を第１のメモリユニット（２２３）に読み取り、第２のピクセル（１１Ｂ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）を、第２のメモリユニット（２２５）から第１および第２のアナログ－デジタル変換器（２０９，２１１）の信号入力（２１３）に印加し、同時に、第２のピクセル（１１Ｂ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）を、第１および第２のアナログ－デジタル変換器（２０９，２１１）において、基準信号値（Ｗ１）および画像信号値（Ｗ２）に変換し、かつ、
－ 第２の時間間隔（Ｔ２）の間に、第３のピクセル（１１Ｃ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）を第２のメモリユニット（２２５）に読み取り、第１のピクセル（１１Ａ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）を、第１のメモリユニット（２２３）から第１および第２のアナログ－デジタル変換器（２０９，２１１）の信号入力（２１３）に印加し、同時に、第１のピクセル（１１Ａ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）を、第１および第２のアナログ－デジタル変換器（２０９，２１１）において、基準信号値（Ｗ１）および画像信号値（Ｗ２）に変換するように構成されることを特徴とする、請求項７～９のいずれかに記載の撮像装置（２０１）。

【請求項11】

第１のピクセル（１１Ａ）、第２のピクセル（１１Ｂ）、および第３のピクセル（１１Ｃ）は、ピクセル（１１）の同じ列（１３）に属するとともに、同じ列線（１７）に関連付けられている、または、
第１のピクセル（１１Ａ）、第２のピクセル（１１Ｂ）、および第３のピクセル（１１Ｃ）は、ピクセル（１１）の同じ列（１３）に属するとともに、第１のピクセル（１１Ａ）および第２のピクセル（１１Ｂ）は、異なる列線（１７，１９）に関連付けられている、または、
第１のピクセル（１１Ａ）および第２のピクセル（１１Ｂ）は、ピクセル（１１）の異なる列（１３，１４）に属することを特徴とする、請求項１０に記載の撮像装置（２０１）。

【請求項12】

第１のメモリユニット（２２３）および第２のメモリユニット（２２５）は、それぞれの列（１３）の単一の列線（１７）に関連付けられ、
制御装置（１５３）は、
－ 第１の時間間隔（Ｔ１）の間に、第１のメモリユニット（２２３）を単一の列線（１７）に連結し、第２のメモリユニット（２２５）を単一の列線（１７）から切り離し、かつ、
－ 第２の時間間隔（Ｔ２）の間に、第２のメモリユニット（２２５）を単一の列線（１７）に連結し、第１のメモリユニット（２２３）を単一の列線（１７）から切り離すように構成されることを特徴とする、請求項１０または１１に記載の撮像装置（２０１）。

【請求項13】

第１のメモリユニット（２２３）および第２のメモリユニット（２２５）は、２つの異なる列線（１７，１９）に関連付けられ、
制御装置（１５３）は、
－ 第１の時間間隔（Ｔ１）の間に、第１のメモリユニット（２２３）を２つの異なる列線（１７，１９）のうちの第１の列線に連結し、第２のメモリユニット（２２５）を２つの異なる列線（１７，１９）のうちの第２の列線から切り離し、かつ、
－ 第２の時間間隔（Ｔ２）の間に、第２のメモリユニット（２２５）を２つの異なる列線（１７，１９）のうちの第２の列線に連結し、第１のメモリユニット（２２３）を２つの異なる列線（１７，１９）のうちの第１の列線から切り離すように構成されることを特徴とする、請求項１０または１１に記載の撮像装置（２０１）。

【請求項14】

制御装置（１５３）は、
－ 第１の時間間隔（Ｔ１）の間に、第１のメモリユニット（２２３）を第１および第２のアナログ－デジタル変換器（２０９，２１１）から切り離し、第２のメモリユニット（２２５）を第１および第２のアナログ－デジタル変換器（２０９，２１１）に連結し、
－ 第２の時間間隔（Ｔ２）の間に、第１のメモリユニット（２２３）を第１および第２のアナログ－デジタル変換器（２０９，２１１）に連結し、第２のメモリユニット（２２５）を第１および第２のアナログ－デジタル変換器（２０９，２１１）から切り離すように構成されることを特徴とする、請求項１０～１３のいずれかに記載の撮像装置（２０１）。

【請求項15】

ピクセル（１１）の各列は、複数の列線（１７，１９）、特に２つまたは４つの列線（１７，１９）を有し、ピクセル（１１）の各列（１３，１５）について、その列（１３，１５）のピクセル（１１）は、それぞれ複数の列線（１７，１９）のうちの異なる１つに関連付けられていることを特徴とする、請求項１～１４のいずれかに記載の撮像装置（２０１）。

【請求項16】

それぞれのピクセルはさらに、
－ 読み出しノード（４１）と、
－ 感光性検出器要素（１５）を読み出しノード（４１）に選択的に連結するための転送ゲート（３９）と、
－ 読み出しノード（４１）に存在する電荷を電圧信号に変換するための変換器トランジスタ（４３）と、
－ 変換器トランジスタ（４３）の信号出力（４４）に接続されて、変換器トランジスタ（４３）の信号出力（４４）を関連する列線（１７，１９）に選択的に連結する選択スイッチ（４７）と、
を備えることを特徴とする、請求項１～１５のいずれかに記載の撮像装置（２０１）。

【請求項17】

行（１２）および列（１３，１４）に配置された複数のピクセル（１１）を有する電子カメラ用の画像センサ（１）、特にＣＭＯＳ画像センサ（１）の読み出し方法であって、
少なくとも１つの共通の列線（１７，１９）が列（１３，１４）の複数のピクセル（１１）に関連付けられており、各ピクセル（１１）は、露光中に入射する光から電荷を生成するように構成された感光性検出器要素（１５）と、ピクセル（１１）に存在する電荷を基準値にリセットするように構成されたリセット装置（２０５）と、を備えており、
－ ピクセル（１１）に存在する電荷をリセットし、
－ ピクセル（１１）を関連する列線（１７，１９）に連結して、基準値に対応する基準電圧信号（Ｖ１）を出力し、
－ ピクセル（１１）を関連する列線（１７，１９）に連結して、生成された電荷に対応する画像電圧信号（Ｖ２）を出力し、
－ ピクセル（１１）の基準電圧信号（Ｖ１）を第１のアナログ－デジタル変換器（２０９）の信号入力（２１３）に印加し、同時に、ピクセル（１１）の画像電圧信号（Ｖ２）を第２のアナログ－デジタル変換器（２１１）の信号入力（２１３）に印加する、
ステップを備えた、画像センサ（１）の読み出し方法。

【請求項18】

第１のアナログ－デジタル変換器（２０９）により、基準電圧信号（Ｖ１）をデジタル基準信号値（Ｗ１）に変換し、同時に、第２のアナログ－デジタル変換器（２１１）により、画像電圧信号（Ｖ２）をデジタル画像信号値（Ｗ２）に変換するステップを備えた、請求項１７に記載の読み出し方法。

【請求項19】

第１のアナログ－デジタル変換器（２０９）および第２のアナログ－デジタル変換器（２１１）のための共通の電圧ランプを生成するステップを備えた、請求項１７または１８に記載の読み出し方法。

【請求項20】

画像信号値（Ｗ２）から基準信号値（Ｗ１）を減算することにより、ピクセル画像値（Ｅ）を形成するステップを備えた、請求項１７～１９のいずれかに記載の読み出し方法。

【請求項21】

基準電圧信号（Ｖ１）は、画像電圧信号（Ｖ２）の生成中に、メモリ（２２７）に保持され、かつ／または、基準電圧信号（Ｖ１）は、メモリユニット（２２３）の第１のメモリ（２２７）に保持され、画像電圧信号（Ｖ２）は、メモリユニット（２２３）の第２のメモリ（２２９）に保持される一方、画像電圧信号（Ｖ２）および基準電圧信号（Ｖ１）は、アナログ－デジタル変換器（２０９，２１１）の信号入力（２１３）にそれぞれ印加されることを特徴とする、請求項１７～２０のいずれかに記載の読み出し方法。

【請求項22】

第１の時間間隔（Ｔ１）の間に、第１のピクセル（１１Ａ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）が第１のメモリユニット（２２３）に読み込まれ、第１の時間間隔（Ｔ１）の間に、第２のメモリユニット（２２５）に保持された第２のピクセル（１１Ｂ）の基準電圧信号（Ｖ１）、および第２のメモリユニット（２２５）に保持された第２のピクセル（１１Ｂ）の画像電圧信号（Ｖ２）が、第１のアナログ－デジタル変換器（２０９）および第２のアナログ－デジタル変換器（２１１）の信号入力（２１３）に印加され、同時に第１および第２のアナログ－デジタル変換器（２０９，２１１）において変換され、
第２の時間間隔（Ｔ２）の間に、第１のピクセル（１１Ａ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）が、第１のアナログ－デジタル変換器（２０９）および第２のアナログ－デジタル変換器（２１１）の信号入力（２１３）に印加され、同時に第１および第２のアナログ－デジタル変換器（２０９，２１１）において変換され、第２の時間間隔（Ｔ２）の間に、第３のピクセル（１１Ｃ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）が第２のメモリユニット（２２５）に読み込まれることを特徴とする、請求項１７～２１のいずれかに記載の読み出し方法。

【請求項23】

第１の時間間隔（Ｔ１）の間に、第４のピクセル（１１Ｄ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）が第３のメモリユニット（２３３）に読み込まれ、第４のメモリユニット（２３５）に保持された第５のピクセル（１１Ｅ）の基準電圧信号（Ｖ１）、および第４のメモリユニット（２３５）に保持された第５のピクセル（１１Ｅ）の画像電圧信号（Ｖ２）が、第１のアナログ－デジタル変換器（２０９）および第２のアナログ－デジタル変換器（２１１）の信号入力（２１３）に印加され、同時に第１および第２のアナログ－デジタル変換器（２０９，２１１）において変換され、
第２の時間間隔（Ｔ２）の間に、第４のピクセル（１１Ｄ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）が、第１のアナログ－デジタル変換器（２０９）および第２のアナログ－デジタル変換器（２１１）の信号入力（２１３）に印加され、同時に第１および第２のアナログ－デジタル変換器（２０９，２１１）において変換され、第６のピクセル（１１Ｆ）の基準電圧信号（Ｖ１）および画像電圧信号（Ｖ２）が第４のメモリユニット（２３５）に読み込まれることを特徴とする、請求項２２に記載の読み出し方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、行および列に配置された複数のピクセルを有する電子カメラ用の画像センサ、特にＣＭＯＳ画像センサを備えた撮像装置に関し、少なくとも１つの共通の列線が列内の複数のピクセルに関連付けられており、各ピクセルは、露光中に入射する光から電荷を生成するように構成された感光性検出器要素と、ピクセルに存在する電荷を基準値にリセットするように構成されたリセットデバイスと、を備える。

【背景技術】

【0002】

電子カメラは、例えば、後に映画館で上映される映画のシーケンスを記録するための映画撮影用カメラとして使用される。この点で、それらのカメラが高い画質を持っていることが重要である。記録された画像は、特に撮影後の編集中に明るさ、コントラスト、色が変更され、最終製品である処理された映画シーケンスまたはフィルムが映画館の大画面に投影される。

【0003】

電子カメラは通常、ＣＭＯＳまたはＣＣＤ技術のシリコンで構成された画像センサを使用する。このような画像センサでは、ピクセルが画像フィールドを形成し、行と列に配置される。ピクセルには、異なるスペクトル感度を有するようにカラーフィルタアレイ（ＣＦＡ）を設けることができる。この点で、各ピクセルは、露光中に入射する光から電荷を生成するための少なくとも１つの感光性検出器要素を含む。生成された電荷は、ピクセルの読み出しノードを介して読み出され、次いで、生成された電荷に比例するデジタル値を決定および出力することができるようにデジタル化され、ここで、複数のピクセルのそれぞれのデジタル値は、記録された画像のデジタル表現を形成する。例えば、ピクセルは、この目的のために、インピーダンス変換器を形成することができ、かつその入力に存在する電荷の量に応じたその信号出力で電圧信号を生成することが可能な変換器トランジスタを有する。

【0004】

画像センサの列線（column lines）は、関連する列線に連続的に切り替えられるピクセルの電圧信号を増幅するために、それぞれの列増幅器（column amplifier）にさらに接続され得る。画像センサのピクセルは、例えば、行（row）方向にアドレス指定され、ピクセルの信号は、イメージフィールドのマージンで列増幅器に伝導され、そしてそこから出力に、デジタル化されてもよく、任意選択的に、較正データでオフセットされてもよい。

【0005】

画像センサのピクセルのそのような行方向の読み出しは、露光中に記録された信号の高速かつ効率的なデジタル化を可能にする。信号のこのデジタル化または画像センサの読み出しをさらに加速するために、特許文献１は、複数の列線がピクセルの各列に関連付けられた画像センサを開示しており、それぞれのスイッチングデバイスが最初のスイッチング状態で、１つの列線をプリチャージ回路に連結し、別の１つの列線を列読み出し回路に連結する。プリチャージ回路は、この点で、連結された列線を基準電位にリセットするように提供され、その結果、一方の列線を介したピクセルの読み出し中の時間が、後続のピクセルの読み出しのために他方の列線を準備するように使用される。

【0006】

それぞれのピクセルは、読み出しノードをリセット電位に選択的に連結し、それによってピクセルに存在する電荷を基準値にリセットするためのリセットデバイスをさらに含み得る。この点で、画像センサは、例えば、特許文献２から知られており、相関ダブルサンプリングの原理に従って、検出器要素で生成された電荷に比例する画像電圧信号と、基準値に比例する基準電圧信号と、の間に差が形成される。これは特に、ピクセルのノイズによって生じるオフセットを補償し、それによって出力されるデジタル値の精度を高めることを可能にする。

【0007】

相関ダブルサンプリングは、例えば、アナログ（analogous）相関ダブルサンプリングとして行われ、ここで、アナログ基準電圧信号は、画像センサのノイズを補償するために、アナログ画像電圧信号から差し引かれる。この目的のために、基準電圧信号は、例えば、列増幅器の負の入力に印加され、画像電圧信号は、列増幅器の正の入力に印加されて、２つの電圧信号の差に対応する電圧が列増幅器の出力に印加される。次に、そのような方法で既に補正された電圧信号は、アナログ－デジタル変換器によってデジタル値に変換され得る。

【0008】

そのようなアナログ相関ダブルサンプリングの代わりに、デジタル相関ダブルサンプリングの過程で、基準電圧信号および画像電圧信号もまた、最初にそれぞれのデジタル信号に変換されて、その後のデジタル信号のオフセットによってそれぞれのピクセルのノイズを補償することができる。この点で、アナログ相関ダブルサンプリング中に一時的にメモリに保持する必要のある基準電圧信号は、特に、画像電圧信号を読み取るために必要な時間が基準電圧信号の変換に既に使用されるように、直ちに変換され得る。

【0009】

画像センサのノイズまたは個々のピクセルの異なる基準値によって引き起こされる誤差（error）またはオフセットは、相関ダブルサンプリングによって補償することができるが、信号のデジタル化中に誤差または変動も発生する可能性があるという問題が生じる。アナログ相関ダブルサンプリングでは、誤差を含むデジタル化された値が１つだけ出力され、それが誤差の大きさに関する情報を提供しないため、このような誤差はその後、せいぜいほぼ修正される。デジタル相関ダブルサンプリングでは、誤差を含む２つのデジタル化された値が互いに減算され、それらの誤差は異なる場合があり、同様に正確に決定されないため、出力値の誤差を推定または修正するのは困難である。画像センサの行ごとの読み取りでは、このような誤差は行全体にも影響を及ぼし、その行に沿って記録された画像に構造的な偏差を生じさせ、人間の目が特に敏感に反応する可能性がある。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】独国特許出願公開第１０２０１１１２００９９号明細書

【特許文献2】独国特許出願公開第１０２０１００３５８１１号明細書

【特許文献3】独国特許出願公開第１０２００８０５２９１６号明細書

【特許文献4】独国特許出願公開第１０２００９０１９０３４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0011】

したがって、本発明の目的は、画像センサのアナログ信号をデジタル出力信号に効率的に変換するための撮像装置（imager）を提供することであり、それによって、画像記録中に生成される電荷に可能な限り正確に対応する撮像装置デジタル出力信号を決定することができ、特に、デジタル化中に発生する誤差が補償される。

【課題を解決するための手段】

【0012】

この目的は、請求項１の特徴を有する撮像装置によって充足される。

【0013】

撮像装置は、基準値（reference value）に対応する基準電圧信号と、列線（column line）で発生する電荷に対応する画像電圧信号と、を連続して出力するために、それぞれのピクセルを関連する列線に連結するように構成された制御装置を有する。この点で、撮像装置は、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器を有する少なくとも１つの変換器ユニットを有し、制御装置は、それぞれのピクセルの基準電圧信号を、デジタル基準信号値に変換するように第１のアナログ－デジタル変換器の信号入力に印加（すなわち、供給または転送）し、同時に、それぞれのピクセルの画像電圧信号を、デジタル画像信号値に変換するように第２のアナログ－デジタル変換器の信号入力に印加するように構成される。

【0014】

したがって、ピクセルを読み取る、すなわち露光中に感光性検出器要素で生成される電荷に比例するデジタル値を決定するために、ピクセルに存在する電荷が最初に基準値にリセットされる。次に、この基準値は、ピクセルを列線に連結することにより、対応する基準電圧信号として出力される。その結果、露光中に検出器要素で生成された電荷は、列線により画像電圧信号として出力される。この点で、基準電圧信号および画像電圧信号は、それぞれのアナログ信号を形成し、これは、例えば、アナログ－デジタル変換器の信号入力に同時に印加することができるように、それぞれのメモリ、特にコンデンサにバッファリングされる。基準電圧信号は、特に、露光がまだ行われている間（検出器要素での電荷生成）、および／または画像電圧信号が生成されるか、または列線を介して出力される間に、メモリに保持される。画像電圧信号は、同様にメモリに保持され、または特に、第２のアナログ－デジタル変換器の信号入力に直接印加される。

【0015】

制御装置は、それぞれのピクセルの基準電圧信号および画像電圧信号を、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器のそれぞれの信号入力に同時に（すなわち同時に）印加するように構成されているので、ピクセルに関連するこれらの２つのアナログ信号の変換は、一般的なデジタル化プロセスにおいて基準信号値および画像信号値を決定するために、特に同時に行われる。この点で、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器は、デジタル基準信号値およびデジタル画像信号値が特にアナログ信号のデジタル化に基づく同じ誤差を含み得るように、同期された方法で動作される。したがって、これらの誤差は、ピクセルのノイズと、電圧信号のデジタル化によって発生する誤差の両方が最終的に出力されるデジタル値で補償されるように基準信号値が画像信号値から差し引かれる、その後に実行されるデジタル相関ダブルサンプリングによって実際に排除される。特に、デジタル値のオフセットにつながる誤差は、画像信号値から基準信号値を差し引くことによって正確に補償することができる。

【0016】

したがって、それぞれのピクセルのアナログ信号、すなわち、基準電圧信号および画像電圧信号をそれぞれのアナログ－デジタル変換器に同時に適用することにより、デジタル化中に発生する誤差の補償が、従来の相関ダブルサンプリングに要求される近似方法に置き換えられ、出力デジタル値の精度を向上させることを可能にする。アナログ基準電圧信号がアナログ画像電圧信号からすでに差し引かれ、変換されるアナログ信号のみが利用可能であるアナログ相関ダブルサンプリングでは、デジタル化で発生する誤差は、暗いまたは露光されていない行（row）を読み取ることによってほぼ決定される。この点で、デジタル化中に発生する誤差の平均値は、それらの暗い行に対して決定されるとともに、そのデジタル値の誤差を補償するようにピクセルのデジタル化された信号から差し引かれる。ただし、誤差を可能な限り正確に決定するには、多数の暗い行が必要であり、決定された平均値の残りの統計的不確かさは、補正されない別の誤差に常に反映される。さらに、同時にデジタル化された異なる信号間の誤差の変動は、この点で考慮されない場合がある。

【0017】

従来のデジタル相関ダブルサンプリングでは、実際に互いに減算される２つのデジタル値が概ね利用可能であるが、単一のアナログ－デジタル変換器によって連続的に決定される基準信号値および画像信号値は異なる誤差を含む場合があり、これは、発生する誤差がデジタル化プロセスごとに異なる場合があるからである。例えば、電圧ランプ（voltage ramp）の生成またはクロックカウンタの開始は、異なるデジタル化プロセス、特に連続するデジタル化プロセスにおいてデジタル化された信号の異なるオフセットにつながる可能性がある。撮像装置、特にアナログ－デジタル変換器の供給電圧の変動も影響を与える可能性がある。基準電圧信号と画像電圧信号を第１および第２のアナログ－デジタル変換器に同時に印加することにより、対照的に、例えば、それらのアナログ－デジタル変換器の両方に共通の電圧ランプを生成することが可能であり、かつ／または、電圧ランプまたはクロックカウンタのオフセットが基準信号値および画像信号値に同じように影響し、減算によって補償されるように、クロックカウンタを同期させることが可能である。

【0018】

２つの事象が同時に起こる場合、これは、本発明に関連して、事象が時間的に重複し、特に、一致する開始時点および／または一致する終了時点を有し得ることを意味する。

【0019】

説明したように、列のピクセルは、それぞれの列線に関連付けることができる。列線は、この点で、それぞれの連結されたピクセルのアナログ信号をアナログ－デジタル変換器に適用するための列バスを形成しうる。ピクセル、特に検出器要素の関連する列線への連結、ならびに信号のアナログ－デジタル変換器への伝達もまた、一般に間接的に起こり得る。例えば、ピクセルのアナログ信号は、特にインピーダンス変換のために、変換器トランジスタを介して、および選択スイッチを介して、列線に伝達される。アナログ－デジタル変換器のそれぞれの信号入力への画像電圧信号および／または基準電圧信号の印加は、さらに、特に、挿入されたメモリ、例えば、挿入されたコンデンサを介して行われうる。さらに、ピクセル信号を増幅するための増幅器回路、特に列増幅器が、ピクセルとアナログ－デジタル変換器との間に提供される。

【0020】

画像センサは、特に、複数の変換器ユニットを有し、各変換器ユニットは、いくつかの実施形態では単一の列に関連付けられ、または他の実施形態では画像センサの複数の列に関連付けられる。各変換器ユニットはまた、１つまたは複数の列線に関連付けられる。例えば、関連する変換器ユニットは、画像センサの各列および各列線に提供され、その結果、行のすべてのピクセルが同時に読み取られ、それらのアナログ信号がそれぞれの変換器ユニットのアナログ－デジタル変換器に適用される。さらに、変換器ユニットは、画像センサの複数の列、例えば、ピクセルの２つの列または４つの列に関連付けることが可能であり、その結果、ピクセルは、例えば、列において交互に読み取られて、それらの信号がデジタル化される。これに関して、１つの列のピクセルが特に読み取られて、それぞれの基準電圧信号および画像電圧信号が形成され、一方、別の列の以前に読み取られたピクセルの以前に形成された基準電圧信号および画像電圧信号がデジタル化される。さらに、変換器ユニットは、それらのピクセルが共通の列または異なる列に配置された複数の列線に関連付けられうる。例えば、列のピクセルは、複数の列線、例えば、２つまたは４つの列線に関連付けられ、共通の変換器ユニットが、複数の列線のすべてに提供されうる。

【0021】

アナログ－デジタル変換器のそれぞれの対は、一般に、１つの列または複数の列のグループのために提供される。例えば、アナログ－デジタル変換器のそれぞれの対は、２つ、４つ、または８つの列に提供される。この点で、グループとしてアナログ－デジタル変換器のそれぞれの対に関連付けられている列は、必ずしも互いに隣接して配置される必要はない。さらに、アナログ－デジタル変換器の対に関連する１つまたは複数の列線を、各列に提供してもよい。列のピクセルの第１の部分がアナログ－デジタル変換器の第１の対に関連付けられ、列のピクセルの第２の部分がアナログ－デジタル変換器の第２の対に関連付けられるように、列のピクセルを分割することも可能である。

【0022】

アナログ－デジタル変換器および／または変換器ユニットは、画像センサの一部であってもよい。アナログ－デジタル変換器は、特に、画像センサのピクセルと同じ基板に形成されうる。あるいは、アナログ－デジタル変換器および／または変換器ユニットは、撮像装置の別個のユニットとして画像センサに接続されてもよい。画像センサへのアナログ－デジタル変換器の統合は、この点で、撮像装置の設計を可能な限りコンパクトにすることができる一方、特に、デジタル化中に発生する熱によって引き起こされる画像センサのノイズは、アナログ－デジタル変換器の個別の配置または設計によって低減される。

【0023】

撮像装置の制御装置はまた、部分的または完全に画像センサの不可欠な部分であり得る。制御装置は、特に、画像センサのピクセルと同じ基板内に部分的または完全に形成され得る。あるいは、制御装置は、撮像装置の別個のユニットとして画像センサに部分的または完全に接続され得る。制御装置はまた、制御装置の異なるセクションが異なる制御タスク（例えば、ピクセルの読み出しの制御、信号のデジタル化の制御）を担当する分散設計を有してもよい。制御装置は、例えば、集積回路（ＩＣ）、マイクロプロセッサ、中央処理装置（ＣＰＵ）、特定用途向け集積回路（ＡＳＩＣ）、またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のうちの１つまたは複数の装置を備えてもよい。

【0024】

本発明のさらなる実施形態を、従属請求項、説明、および図面から見ることができる。

【0025】

いくつかの実施形態では、変換器ユニットは、第１のアナログ－デジタル変換器により、基準電圧信号をデジタル基準信号値に変換し、同時に、第２のアナログ－デジタル変換器により、画像電圧信号をデジタル画像信号値に変換するように構成される。

【0026】

したがって、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器は、同時に動作し、特に同期して動作して、印加されたそれぞれのアナログ信号、すなわち基準電圧信号と画像電圧信号を同時に変換またはデジタル化することができる。以下に説明するように、アナログ－デジタル変換器の同期動作のために、例えば、共通の電圧ランプが生成され、クロックカウンタが同期される（特に一緒に開始する）。アナログ－デジタル変換器のそのような同時の、そして特に同期された動作のために、画像信号値および基準信号値は、その後の画像信号値からの基準信号値の減算によって補償されうる、同じ系統的誤差を含む。これに関して、アナログ－デジタル変換器を有するそれぞれの変換器ユニットは、例えば、行のすべてのピクセルが同時に読み取られ、それらのアナログ信号が変換され得るように、各列または各列線に提供される。デジタル化中に生成された誤差を補償することにより、行全体に関連し、それにより人間の目にはっきりと知覚できるデジタル化された画像におけるオフセットの発生を、その行ごとの読み出しおよび変換にもかかわらず防止する。また、単に次々に行われる行のピクセルの読み出しおよびデジタル化の場合、例えば、変換器ユニットとピクセルの複数の列との関連付けの場合、デジタル化によって引き起こされる、次々に読み取られる行のピクセルに対して決定されたデジタル値の誤差または変動の発生は、それぞれのピクセルの基準電圧信号および画像電圧信号が常に同時に変換され、その結果、そのデジタル化プロセスのために決定的な誤差が正しく補償されるという点において、防止される。

【0027】

いくつかの実施形態では、変換器ユニットは、ランプ発生器を備え、基準電圧信号および画像電圧信号を同時に変換するように、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器に対して共通の電圧ランプを生成するように構成される。

【0028】

第１および第２のアナログ－デジタル変換器は、この点に関し、第１の入力および第２の入力を有するそれぞれの比較器を有し、共通の電圧ランプは、第１および第２のアナログ－デジタル変換器の第１の入力に接触する一方、基準電圧信号は、第１のアナログ－デジタル変換器の第２の入力に印加され、画像電圧信号は、制御装置により、第２のアナログ－デジタル変換器の第２の入力に印加される。これは、基礎となるアナログ信号、画像電圧信号および基準電圧信号をデジタル化することによって形成されるデジタル値、画像信号値および基準信号値の両方が同じ誤差を含み、それらの誤差は、デジタル化に使用される電圧ランプに基づいており、したがって画像信号値から基準信号値を差し引くことにより補償される、こうした共通の電圧ランプによって達成される。例えば、統計的変動のために連続するデジタル化プロセスに対して異なる可能性がある電圧ランプのオフセットは、それによって、そのような効果が減算によって補償され得るように、それぞれのピクセルの画像信号値および基準信号値に同じ影響を与える。

【0029】

いくつかの実施形態では、第１のアナログ－デジタル変換器は、第１のクロックカウンタを有し、第２のアナログ－デジタル変換器は、第２のクロックカウンタを有し、ここで、変換器ユニットは、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器のクロックカウンタを同期させるように構成される。２つのアナログ－デジタル変換器のクロックカウンタの同期動作により、可能な限り同一であるか、または可能な限り正確に互いに対応し、それによって補償され得る誤差を有する、画像信号値および基準信号値を生成するために、基準電圧信号および画像電圧信号に対して全体的に同期デジタル化プロセスを達成することができる。これにより、異なる動作、または、例えば完全に同時に開始されていないクロックカウンタによって引き起こされる、同時に変換されたアナログ信号間の偏差を回避することができる。

【0030】

この点に関して、特に、共通の開始信号によって第１のクロックカウンタおよび第２のクロックカウンタを開始することが提供される。共通の開始信号は、特に撮像装置の制御装置によって生成される。これにより、２つのクロックカウンタが同じ時点でクロックステップのカウントを開始し、それによりそれぞれのクロックカウンタの異なる開始点に起因して決定される画像電圧値と決定される基準電圧値との間の相対誤差が回避されることが保証される。さらに、クロックカウンタを開始するための開始信号は、電圧ランプ、第１のクロックカウンタ、および第２のクロックカウンタが同期して開始されるように、ランプ発生器に送信される。

【0031】

アナログ－デジタル変換器に印加される電圧信号をデジタル化するために、２つのアナログ－デジタル変換器のために共同で生成される電圧ランプの電圧が、アナログ－デジタル変換器に印加される電圧信号、つまり基準電圧信号または画像電圧信号に到達するとすぐに、それぞれのアナログ－デジタル変換器のクロックカウンタが停止される。次に、画像信号値または基準信号値を形成するために、デジタル値が、開始信号とクロックカウンタの停止との間に発生したクロックステップの数に関連付けられる。その結果、クロックカウンタが停止するそれぞれの時点は、印加される電圧信号のそれぞれのレベルに応じて互いに異なりうる。

【0032】

さらに、特に、第１のクロックカウンタおよび第２のクロックカウンタへの共通の開始信号の送信に加えて、いくつかの実施形態では、２つのクロックカウンタのサイクルも同期させることが提供される。この目的のために、変換器ユニットは、例えば、第１のクロックカウンタおよび第２のクロックカウンタ用の共通のクロック発生器を有し、前記の共通のクロック発生器は、２つのクロックカウンタがそれぞれのクロックステップを同時に実行できるように、２つのクロックカウンタのサイクルを予め定義する。したがって、変換器ユニットは、特に、第１および第２のクロックカウンタ用の共通のクロックを有し、これは、２つのクロックカウンタのサイクルを予め定義する。したがって、第１のクロックカウンタのクロックステップ数に基づいて決定される基準信号値と、第２のクロックカウンタのクロックステップ数に基づいて決定される画像信号値との間の起こりうる相対誤差が防止される。いくつかの実施形態では、クロック発生器はまた、第１のクロックカウンタおよび第２のクロックカウンタのための共通の開始信号を生成するように構成される。クロック発生器は、いくつかの実施形態では、撮像装置の制御装置によって制御される。

【0033】

いくつかの実施形態では、撮像装置は、デジタル画像信号値からデジタル基準信号値を差し引くことによって各ピクセルのピクセル画像値を決定するように構成された計算ユニットをさらに備える。したがって、撮像装置は、各ピクセルのデジタルピクセル画像値を最終的に出力するように構成され、前記のデジタルピクセル画像値は、露光中に生成される電荷に比例するか、または露光中に入射する光に比例する。画像信号値から基準信号値を差し引くことにより、一方では、画像信号値自体に依然として反映され得る画像センサのノイズが、この点で補償される。他方では、上で説明したように、デジタル化プロセス中に発生し、アナログ信号から得られた２つのデジタル値、すなわち画像信号値および基準信号値が等しく含む誤差も、この減算によって補償される。したがって、露光中に生成される感光性検出器要素の電荷に正確に比例するデジタルピクセル画像値が出力される。計算ユニットは、例えば、集積回路（ＩＣ）、マイクロプロセッサ、中央処理装置（ＣＰＵ）、特定用途向け集積回路（ＡＳＩＣ）、またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備える。

【0034】

いくつかの実施形態では、画像センサは、少なくとも１つのメモリユニットを有し、そのメモリユニットは、基準電圧信号を保持するための第１のメモリを備える。いくつかの実施形態では、メモリユニットは、基準電圧信号を保持するための第１のメモリと、画像電圧信号を保持するための第２のメモリと、をさらに備える。

【0035】

この点に関し、少なくとも１つのメモリユニットは、特に、画像センサの各列および／または各列線に提供される。少なくとも１つのメモリユニットは、画像センサの各列および／または各列線に関連付けられる。さらに、メモリユニットはまた、一般に、複数の列および／または列線に関連付けられ、その結果、異なる列のピクセルからの、または異なる列線を介したそれぞれの信号が、例えば、メモリユニットに交互に読み込まれる。

【0036】

メモリは、特に、それぞれのコンデンサを含み、かつ／または、保持されるアナログ信号が電圧として保持されるコンデンサとして構成される。保持されるアナログ信号に応じて、電圧は、この点で、露光中に検出器要素で生成された電荷に比例するか、または基準値に比例しうる。保持されたアナログ信号は、それぞれのメモリまたはコンデンサをアナログ－デジタル変換器に連結することにより、それぞれの信号入力に同時に印加され、その結果、保持された電圧は、基準信号値および／または画像信号値を決定するためのアナログ－デジタル変換器のための入力信号を形成しうる。

【0037】

メモリユニットは、特に、画像電圧信号が形成されている間、画像電圧信号とのその後の同時デジタル化のために基準電圧信号を記憶することができるように、基準電圧信号を保持するための少なくとも第１のメモリを備える。この点で、選択スイッチを開いた後にコンデンサで基準電圧信号を保持し、かつ、列線を介して検出器要素で生成された電荷を読み出すことができるように、選択スイッチを閉じることにより、基準電圧信号が特に、列線を介してコンデンサに供給される。画像電圧信号は、この点に関して同様に、特に短時間保存することができ、その目的のために、例えば、第２のコンデンサとして構成された第２のメモリが提供されて、さらなる選択スイッチにより、列線に選択的に連結される。あるいは、画像電圧信号が第２のアナログ－デジタル変換器に直接印加されうる。

【0038】

第１のメモリは、一般に、それぞれの列線に永続的に連結されるか、またはスイッチを介して連結可能である。第１のメモリはさらに、第１のアナログ－デジタル変換器に永続的に連結されるか、またはスイッチを介して連結可能である。第２のメモリ（第２のメモリが提供される場合）はまた、それぞれの列線に永続的に連結されるか、またはスイッチを介して連結可能である。第２のメモリはさらに、第２のアナログ－デジタル変換器に永続的に連結されるか、またはスイッチを介して連結可能である。一般に、メモリとアナログ－デジタル変換器との間に、個々のスイッチまたは複数のスイッチを有するスイッチネットワークが設けられる。

【0039】

いくつかの実施形態では、画像センサは、メモリをメモリ基準値に選択的にリセットするように構成されたメモリリセットデバイスを有する。この点に関し、特に、異なるピクセルの読み出しの間にメモリをリセットすることが提供される。この目的のために、メモリリセットデバイスは、例えば、それぞれの後続の基準電圧信号または画像電圧信号を受信して正しく保持するためのメモリを準備するために、それぞれのメモリを基準電位または電源に選択的に連結可能なスイッチを備える。

【0040】

いくつかの実施形態では、画像センサは、少なくとも第１および第２のメモリユニットを有し、第１および第２のメモリユニットの各々は、基準電圧信号を保持するための第１のメモリおよび画像電圧信号を保持するための第２のメモリを備え、制御装置は、第１のアナログ－デジタル変換器の信号入力を第１のメモリユニットの第１のメモリに選択的に接続し、同時に、第２のアナログ－デジタル変換器の信号入力を第１のメモリユニットの第２のメモリに接続するか、または、第１のアナログ－デジタル変換器の信号入力を第２のメモリユニットの第１のメモリに接続し、同時に、第２のアナログ－デジタル変換器の信号入力を第２のメモリユニットの第２のメモリに接続するように構成される。

【0041】

メモリユニットのメモリは、特に、アナログ－デジタル変換器への適用前またはデジタル化の前に、基準電圧信号および画像電圧信号を保持するためのそれぞれのコンデンサとして構成される。そのような実施形態では、画像電圧信号および基準電圧信号を保持するための２つのそれぞれのメモリを有する少なくとも第１および第２のメモリユニットは、結果として、単一の第１のアナログ－デジタル変換器および単一の第２のアナログ－デジタル変換器に関連付けられる。この点で、２つのメモリユニットは、例えば、共通の列線、または異なる列線、および／またはピクセルの列に関連付けられうる。

【0042】

制御装置は、２つのアナログ－デジタル変換器の信号入力を第１のメモリユニットのメモリまたは第２のメモリユニットのメモリに選択的に接続するように構成されているので、第１のピクセルの基準電圧信号および画像電圧信号を２つのメモリユニットのうちの１つに読み込むことが可能である一方で、他のメモリユニットの第１のメモリに保持された基準電圧信号、および他のメモリユニットの第２のメモリに保持された別のピクセルの画像電圧信号が同じ時間間隔でデジタル化される。さらに、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器を有する単一の変換器ユニットが２つのメモリユニットに関連付けられるので、例えば、アナログ－デジタル変換器の動作によって引き起こされる撮像装置の膨張または熱の発生を制限できるようにするために、必要なアナログ－デジタル変換器の総数を順番に減らすことができる。

【0043】

例えば、第１および第２のメモリユニットは、ピクセルの少なくとも２つの列が、単一の第１のアナログ－デジタル変換器および単一の第２のアナログ－デジタル変換器を有する共通の変換器ユニットを共有するように、ピクセルの異なる列に関連付けられる。それにより、それぞれのピクセルの基準電圧信号および画像電圧信号の同時デジタル化、およびデジタル化中に発生する誤差の補償が行われている場合でも、撮像装置の必要なアナログ－デジタル変換器の数を従来の解決策と比較して維持することができる。

【0044】

代替的に、第１および第２のメモリユニットがピクセルの同じ列に関連付けられることが提供される。この点で、第１のメモリユニットおよび第２のメモリユニットは、特に、同じ列線または異なる列線に関連付けられうる。例えば、列のピクセルを、それぞれの列線が関連付けられている２つのグループまたはセクションに分割することが提供されうる。ピクセルフィールドが、相互に分離された列線が延在する上半分と下半分とに分割された画像センサは、例えば、特許文献３から知られている。しかしながら、他の分割も一般的に可能であり、列線は、互いに並列に一方向に延在して、それぞれのメモリユニットに連結することができ、そしてそれらはアナログ－デジタル変換器に接続されうる。さらに、メモリユニットは、同じ列線に関連付けることができ、制御装置は、列線を第１のメモリユニットのメモリの１つまたは第２のメモリユニットのメモリの１つに選択的に連結するように構成される。この点で、ピクセルの列のための２つのメモリユニットのそのような提供は、基準電圧信号および画像電圧信号を読み取るために必要な時間が、先にメモリユニットに読み込まれたその列の別のピクセルのアナログ信号をデジタル化するために使用されるという点において、列の加速された読み出しを可能にする。

【0045】

いくつかの実施形態では、画像センサは、ピクセルの各列に対して第１および第２のメモリユニットの１つまたは複数の対を有してもよく、画像センサは、１対または２対の第１および第２のメモリユニットにそれぞれ対応する対の第１および第２のアナログ－デジタル変換器を有する。画像センサは、特に、ピクセルの各列に対して２つまたは４つの対の第１および第２のメモリユニットを有してもよい。例えば、第１および第２のアナログ－デジタル変換器の対を有する変換器ユニットが、第１および第２のメモリユニットの２つの対に関連付けられ、ここで、第１および第２のメモリユニットの２つの対のそれぞれの対が、列または列線に関連付けられることが提供される。この点で、２つの列線のそれぞれの第１のピクセルの基準電圧信号および画像電圧信号は、例えば、ある時間間隔でメモリユニットの対のそれぞれの第１のメモリユニットに読み込まれ、一方、それぞれの第２のメモリユニットは、同じ時間間隔でアナログ－デジタル変換器に連続的に連結され、そこに保持されている基準電圧信号と画像電圧信号を変換する。それぞれの画像電圧信号の読み出しのために、２つのデジタル化プロセスが実行される時間が必要とされ得るので、ピクセルを読み出すために必要とされる時間もまた、これにより短縮される。したがって、基準電圧信号および画像電圧信号の読み出しに必要な時間間隔において、２つのピクセルのそのようなアナログ信号は、２つの列線を介して同時に形成され、それぞれの第１のメモリユニットに格納され、一方、２つのデジタル化プロセスは、それぞれの第２のメモリユニットに以前に格納されたアナログ信号を変換することにより、同じ時間間隔で連続して実行される。

【0046】

いくつかの実施形態では、制御装置は、
－ 第１の時間間隔の間に、第１のピクセルの基準電圧信号および画像電圧信号を第１のメモリユニットに読み取り、第２のピクセルの基準電圧信号および画像電圧信号を、第２のメモリユニットから第１および第２のアナログ－デジタル変換器の信号入力に印加し、同時に、それらを、そこで基準信号値および画像信号値に変換し、かつ、
－ 第２の時間間隔の間に、第３のピクセルの基準電圧信号および画像電圧信号を第２のメモリユニットに読み取り、第１のピクセルの基準電圧信号および画像電圧信号を、第１のメモリユニットから第１および第２のアナログ－デジタル変換器の信号入力に印加し、同時に、それらを、そこで基準信号値および画像信号値に変換するように構成される。

【0047】

これに関し、関連するメモリユニットへのそれぞれのピクセルの基準電圧信号および画像電圧信号の読み取りは、特に、それぞれの関連する列線を介して行われ、ここで、基準電圧信号は、一般に、それぞれの第１のメモリに読み込まれ、画像電圧信号は、メモリユニットのそれぞれの第２のメモリに次々に読み込まれる。したがって、それぞれのメモリユニットへの基準電圧信号および画像電圧信号の読み取りは、特に、少なくともこれらの信号を生成し、関連する列線にまたは関連する列線を介して信号を出力し、信号をメモリユニットに供給することを含みうる。

【0048】

読み込まれた基準電圧信号および画像電圧信号は、特に、第１および第２のアナログ－デジタル変換器の信号入力に同時に印加されうる。この点に関して、本発明は、特に、第１のアナログ－デジタル変換器の信号入力をそれぞれのメモリユニットの第１のメモリに連結し、第２のアナログ－デジタル変換器の信号入力をそれぞれのメモリユニットの第２のメモリに連結することを含みうる。

【0049】

第２の時間間隔は、第１の時間間隔の直後に続いてもよく、遅延して続いてもよい。

【0050】

そのような実施形態では、第１のピクセルの基準電圧信号および画像電圧信号は、結果として、第１の時間間隔中に形成および保存され、一方、それに必要な時間は、この第１の時間間隔中に第２のピクセルの基準電圧信号および画像電圧信号をデジタル化するために使用される。この点で、第２のピクセルのアナログ信号は、特に、前の時間間隔で第２のメモリユニットに保存されていてもよい。次に、第２の時間間隔中に、第１の時間間隔に保存された基準電圧信号および第１の時間間隔に保存された第１のピクセルの画像電圧信号がデジタル化され、一方、第３のピクセルの基準電圧信号および画像電圧信号がこの第２の時間間隔で第２のメモリユニットに形成され、保存される。この点で、第１の時間間隔および第２の時間間隔は、このように画像センサを連続的に読み出すために、そして、ピクセルのアナログ基準電圧信号および画像電圧信号を形成し、さらなるピクセルのアナログ信号をデジタル化するようにそれぞれの時間間隔を使用するために、周期的に繰り返されうる。したがって、第３のピクセルの基準電圧信号および画像電圧信号は、例えば、第３の時間間隔で変換される一方、第４のピクセルのアナログ信号は、第１のメモリユニットに読み込まれる。第１の時間間隔および第２の時間間隔は、一般に、互いにすぐに続き、周期的に繰り返されるが、第１の時間間隔および／または第２の時間間隔の間にさらなる時間間隔またはアクションが提供されることも可能である。

【0051】

列のより速い読み出しのために、例えば、同じ列のピクセルが読み出される、またはその基準電圧信号および画像電圧信号がメモリユニットの１つに読み込まれる一方、その列の別のピクセルの基準電圧信号および画像電圧信号が、他のメモリユニットをアナログ－デジタル変換器に適用することによって同時にデジタル化される。この点で、列は連続的に通過され、ピクセルのそれぞれのアナログ信号が形成され、記憶される一方、以前に読み出されたピクセルのアナログ信号が変換される。この点で、結果として、加速された読み出しのために、列ごとに少なくとも２つのアナログ－デジタル変換器が提供される。

【0052】

あるいは、２つのアナログ－デジタル変換器を２つの列に一緒に設けてもよく、例えば、１つの列のピクセルを読み出して、そのピクセルの基準電圧信号および画像電圧信号をそれぞれのメモリユニットに保存し、一方、他の列のピクセルの以前に形成されたアナログ信号が、関連するメモリユニットをアナログ－デジタル変換器に適用することによって変換される。そのような手順により、列あたりのアナログ－デジタル変換器の数が特に低減され、列線または列あたり２つのアナログ－デジタル変換器の提供に関して、行あたりの読み出し時間が増加する。しかしながら、一般に、３つ以上のメモリユニット、例えば４つのメモリユニットをアナログ－デジタル変換器に関連付けることも提供されうる。この点で、それぞれのピクセルは、例えば、ある時間間隔において２つの列で同時に読み出され、関連する基準電圧信号および画像電圧信号が関連するメモリユニットに保存され、一方で、残りの２つのメモリユニットに保持されている、それぞれの列からの２つのピクセルの以前に形成された基準電圧信号および画像電圧信号は、その時間間隔において変換される。デジタル化プロセスに関して増加する、ピクセルの画像電圧信号および基準電圧信号を読み取るための時間は、この点で、２つのデジタル化プロセスを実行し、画像センサを読み取るための時間を短縮するために使用される。

【0053】

いくつかの実施形態では、第１のピクセル、第２のピクセル、および第３のピクセルは、ピクセルの同じ列に属し、同じ列線に関連付けられうる。あるいは、他の実施形態では、第１のピクセル、第２のピクセル、および第３のピクセルは、ピクセルの同じ列に属し、第１のピクセルおよび第２のピクセルは、異なる列線に関連付けられてもよい。いくつかの実施形態では、第１のピクセルおよび第２のピクセルがピクセルの異なる列に属するという規定がさらになされてもよい。

【0054】

したがって、例えば、第１のピクセル、第２のピクセル、および第３のピクセルが同じ列線を介して読み取られ、それにより、列線が２つのメモリユニットに交互に連結されて、ピクセルの信号を連続的に読み込むという規定がなされてもよい。第１のピクセル、第２のピクセル、および第３のピクセルは、実際には、ピクセルの同じ列にさらに配置されうるが、異なる列線に関連付けられてもよい。この点で、２つのメモリユニットは、例えば、それぞれの列線に関連付けられてもよく、それにより、それぞれの列線に関連付けられたピクセルのそれぞれのアナログ信号を読み取り、一方で、以前に他のメモリユニットに読み込まれた他の列線のピクセルのアナログ信号を読み取るために、特に列の２つの列線が２つのメモリユニットのそれぞれの関連する１つに連続的にまたは交互に連結される。したがって、第１のピクセルおよび第２のピクセルは、例えば、異なる列線に関連付けられ、第３のピクセルは、第２のピクセルと同じ列線に関連付けられる。第１のピクセルおよび第２のピクセルはまた、異なる列に属し、第２のピクセルおよび第３のピクセルは、例えば、ピクセルの第１の列に属し、第１のピクセルは、ピクセルの第２の列に属しうる。したがって、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器を有する変換器ユニットは、特に、２つの異なる列のピクセルに関連付けられ、それにより、１列のピクセルのアナログ信号が変換され、他の列のピクセルのアナログ信号が関連するメモリユニットに読み込まれる。

【0055】

いくつかの実施形態では、第１のメモリユニットおよび第２のメモリユニットは、それぞれの列の単一の列線に関連付けられ、制御装置は、第１の時間間隔の間に、第１のメモリユニットを単一の列線に連結し、第２のメモリユニットを単一の列線から切り離すように構成され、かつ、制御装置は、第２の時間間隔の間に、第２のメモリユニットを単一の列線に連結し、第１のメモリユニットを単一の列線から切り離すように構成される。この点に関し、少なくとも第１のスイッチおよび少なくとも第２のスイッチは、特に、第１の時間間隔の間に、単一の列線が、第１のスイッチを介して第１のメモリユニットに連結され、かつ、第２のスイッチを介して第２のメモリユニットから切り離され、一方で、単一の列線は、第２の時間間隔の間に、第２のスイッチを介して第２のメモリユニットに連結され、かつ、第１のスイッチを介して第１のメモリユニットから切り離されるように提供される。その結果、制御装置は、単一の列線を介して読み取られるピクセルのアナログ信号をそれぞれのメモリユニットへと連続的に読み出すように構成されうる。メモリユニットは、特に、ピクセルの基準電圧信号と画像電圧信号の形成中に別のピクセルの以前に読み込まれたアナログ信号を変換できるように、列線から切り離されたそれぞれのメモリユニットをアナログ－デジタル変換器の信号入力に連結するように構成される。この目的のために、メモリユニットのメモリは、それらのメモリが、アナログ－デジタル変換器の信号入力に選択的に連結され、またはスイッチを開閉することによって信号入力から切り離されるように、それぞれのさらなるスイッチを介してアナログ－デジタル変換器の信号入力に接続されてもよい。

【0056】

あるいは、いくつかの実施形態では、第１のメモリユニットおよび第２のメモリユニットは、２つの異なる列線に関連付けられ、制御装置は、第１の時間間隔の間に、第１のメモリユニットを２つの異なる列線のうちの第１の列線に連結し、第２のメモリユニットを２つの異なる列線のうちの第２の列線から切り離し、かつ、第２の時間間隔の間に、第２のメモリユニットを２つの異なる列線のうちの第２の列線に連結し、第１のメモリユニットを２つの異なる列線のうちの第１の列線から切り離すように構成される。この点に関し、２つの異なる列線は、上述したように、一般に、ピクセルの同じ列またはピクセルの２つの異なる列に関連付けられうる。特に、少なくとも第１のスイッチが、再び第１のメモリユニットを第１の列線にまたは第１の列線から選択的に連結または切断するように提供され、少なくとも第２のスイッチが、第２の列線を第２のメモリユニットにまたは第２のメモリユニットから選択的に連結または切断するように提供される。このようなメモリユニットと異なる列線との関連付けにより、一方の列線を介して１つのピクセルのアナログ信号を読み取ることが可能となる一方、他方の列線を介して以前に読み込まれた別のピクセルのアナログ信号がデジタル化される。

【0057】

いくつかの実施形態では、制御装置は、第１の時間間隔の間に、第１のメモリユニットを第１および第２のアナログ－デジタル変換器から切り離し、第２のメモリユニットを第１および第２のアナログ－デジタル変換器に連結するように構成され、制御装置はさらに、第２の時間間隔の間に、第１のメモリユニットを第１および第２のアナログ－デジタル変換器に連結し、第２のメモリユニットを第１および第２のアナログ－デジタル変換器から切り離すように構成される。この点で、少なくとも第１のスイッチは、特に、第１のメモリユニットを第１および第２のアナログ－デジタル変換器に選択的に連結し、またはそれをアナログ－デジタル変換器から切り離すように提供され、少なくとも第２のスイッチは、第２のメモリユニットを第１および第２のアナログ－デジタル変換器に選択的に連結し、またはそれをアナログ－デジタル変換器から切り離すように提供されうる。２つの第１のスイッチおよび２つの第２のスイッチは、特に、２つのメモリユニットのそれぞれの第１のメモリおよび第２のメモリを関連するアナログ－デジタル変換器に選択的に連結するように提供されうる。

【0058】

したがって、それぞれの時間間隔において、メモリユニットの１つは、アナログ－デジタル変換器に連結される一方、他のメモリユニットは、その時間間隔において、アナログ－デジタル変換器から切り離される。次の時間間隔では、信号がメモリユニットから交互に変換されるか、またはメモリユニットに読み込まれるように、連結が逆になりうる。したがって、ピクセルのアナログ信号をメモリユニットの１つに読み取るための時間は、同じ時間間隔において、またはその目的に必要な時間間隔において、別のピクセルの以前に読み取られたアナログ信号を変換するために使用される。

【0059】

いくつかの実施形態では、ピクセルの各列は、複数の列線、特に２つまたは４つの列線を有し、ピクセルの各列について、その列のピクセルは、それぞれ複数の列線のうちの異なる１つに関連付けられうる。各列のピクセルは、特に、それぞれの選択スイッチを介して、複数の列線のうちのそれぞれの１つに関連付けられる。例えば、列の複数の列線は、互いに平行に延在する。列ごとに複数の列線を有するピクセルフィールドでは、特に、ピクセルフィールドが上半分と下半分に分割され、相互に分離した列線が延在するように規定され、それにより、列のそれぞれのピクセルが、それらの位置に応じて、列線の１つに関連付けられる。しかしながら、一般に、列のピクセルの、異なる列線への別の分割または割り当ても提供されうる。この点で、列線へのピクセルの割り当ては、例えば半分または四分の一のように規則的であってもよく、不規則であってもよい。

【0060】

いくつかの実施形態では、それぞれのピクセルはさらに、読み出しノードと、感光性検出器要素を読み出しノードに選択的に連結するための転送ゲートと、読み出しノードに存在する電荷を電圧信号に変換するための変換器トランジスタと、変換器トランジスタの信号出力に接続されて、変換器トランジスタの信号出力を関連する列線に選択的に連結する選択スイッチと、を備えうる。一方、そのような４トランジスタ設計の代わりに、それぞれのピクセルはまた、引用文献４に示されるように、より単純な方法で構成されてもよい。追加のトランジスタが提供されることも同様に可能であり、それぞれのピクセルは、例えば、オーバーフローコンデンサを有する５トランジスタアーキテクチャで形成される。

【0061】

本発明はさらに、行および列に配置された複数のピクセルを有する電子カメラ用の画像センサ、特にＣＭＯＳ画像センサの読み出し方法であって、少なくとも１つの共通の列線が列の複数のピクセルに関連付けられており、各ピクセルは、露光中に入射する光から電荷を生成するように構成された感光性検出器要素と、ピクセルに存在する電荷を基準値にリセットするように構成されたリセット装置と、を備える。この点に関し、この方法は、少なくとも以下のステップ、
－ リセット装置により、それぞれのピクセル（特にピクセルの読み出しノード）に存在する電荷をリセットし、
－ ピクセルを列線に連結して、基準値に対応する基準電圧信号を出力し、
－ ピクセルを列線に連結して、生成された電荷に対応する画像電圧信号を出力し、
－ それぞれのピクセルの基準電圧信号を第１のアナログ－デジタル変換器の信号入力に印加し、同時に、それぞれのピクセルの画像電圧信号を第２のアナログ－デジタル変換器の信号入力に印加する、ステップを備える。

【0062】

検出器要素の露光は、画像電圧信号の出力の前、特に基準電圧信号の出力の前または出力中に行われうる。

【0063】

上述したように、基準電圧信号と画像電圧信号を２つのアナログ－デジタル変換器に同時に印加することにより、対応するデジタル化された値‐基準信号値と画像信号値‐がそれぞれデジタル化プロセスに基づく同一の誤差を含むことが達成される。２つの値を互いに差し引くことにより、結果として、検出器要素で実際に生成された電荷に比例するデジタル値が、相関ダブルサンプリングの過程で決定され、画像センサの任意のノイズが補償され、デジタル化プロセスによって生じた誤差がさらに補償される。したがって、実際に生成された電荷または露光中に入射する光に可能な限り正確に比例するデジタル値が、各ピクセルに対して出力される。

【0064】

いくつかの実施形態では、第１のアナログ－デジタル変換器により、基準電圧信号がデジタル基準信号値に変換され、第２のアナログ－デジタル変換器により、画像電圧信号が同時にデジタル画像信号値に変換されうる。したがって、２つのアナログ－デジタル変換器は、互いに異なるデジタル化プロセスに起因する画像信号値および基準信号値の異なる誤差の発生を回避するために、それぞれのアナログ信号のデジタル化のために同時に動作される。

【0065】

いくつかの実施形態では、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器に対し、共通の電圧ランプが生成されるということが提供される。さらに、いくつかの実施形態では、２つのアナログ－デジタル変換器は、同期されたクロックカウンタで動作される。したがって、出力デジタル画像信号値および出力デジタル基準信号値が、可能な限り互いに正確に対応し、それにより完全に補償される誤差を含むように、デジタル化プロセスが、それぞれのピクセルの画像電圧信号および基準電圧信号に対して可能な限り正確に同期して行われる。

【0066】

いくつかの実施形態では、基準信号値が画像信号値から減算され、それによりピクセル画像値が形成される。この点で、ピクセル画像値は、最終的に出力されて、それぞれのピクセルの検出器要素で生成された電荷に比例する値を示すとともに、画像センサのノイズと、デジタル化プロセスの誤差との両方に関して、画像信号値から基準信号値を差し引くことによって補正される値を示す。

【0067】

いくつかの実施形態では、基準電圧信号は、画像電圧信号の生成中、特にピクセルの露光の進行中にメモリに保持されうる。いくつかの実施形態では、基準電圧信号は、さらにメモリユニットの第１のメモリに保持され、画像電圧信号は、画像電圧信号および基準電圧信号がアナログ－デジタル変換器のそれぞれの信号入力に伝達される前に、メモリユニットの第２のメモリに保持される。したがって、基準電圧信号は、特に、画像電圧信号が生成されている間にバッファリングされて、基準電圧信号および画像電圧信号をそれぞれのアナログ－デジタル変換器の信号入力に同時に印加できるようにする。画像電圧信号はまた、一般に、基準電圧信号および画像電圧信号がアナログ－デジタル変換器の信号入力に同時に伝導される前に、特に短時間保持されうる。

【0068】

いくつかの実施形態では、第１の時間間隔の間に、第１のピクセルの基準電圧信号および画像電圧信号が第１のメモリユニットに読み込まれ、第１の時間間隔の間に、第２のメモリユニットに保持された基準電圧信号、および第２のメモリユニットに保持された第２のピクセルの画像電圧信号が、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器の信号入力に印加され、同時に第１および第２のアナログ－デジタル変換器において変換（すなわち、デジタル化）されることがさらに規定される。第２の時間間隔の間に、第１のピクセルの基準電圧信号および画像電圧信号が、第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器の信号入力に印加され、そこで同時に変換（すなわち、デジタル化）され、第２の時間間隔の間に、第３のピクセルの基準電圧信号および画像電圧信号が、第２のメモリユニットに読み込まれる。その結果、それぞれの１つのピクセルが読み取られるか、またはそのアナログ信号が生成される一方、既に読み取られた別のピクセルのアナログ信号は、同じ時間間隔で変換される。それにより、特に画像センサの読み取りに必要な時間が短縮される。

【0069】

この点で、第１のピクセル、第２のピクセル、および第３のピクセルは、同じ列および同じ列線に関連付けられるか、または、第１のピクセル、第２のピクセル、および第３のピクセルが同じ列に関連付けられ、第１のピクセルおよび第２のピクセルが、異なる列線に関連付けられてもよい。さらに、第１のピクセルおよび第２のピクセルは、異なる列に関連付けられてもよい。この点で、第２のピクセルおよび第３のピクセルが、特に同じ列に関連付けられてもよい。したがって、アナログ－デジタル変換器の対が、１つの列および１つの列線、１つの列および複数の列線、または、複数の列および複数の列線に関連づけられうる。

【0070】

いくつかの実施形態では、第１の時間間隔の間に、第４のピクセルの基準電圧信号および画像電圧信号が第３のメモリユニットに読み込まれ、第４のメモリユニットに保持された第５のピクセルの基準電圧信号が第１のアナログ－デジタル変換器の信号入力に印加され、第４のメモリユニットに保持された第５のピクセルの画像電圧信号が、第２のアナログ－デジタル変換器の信号入力に印加され、そこで、第５のピクセルの基準電圧信号および画像電圧信号が同時に変換（すなわち、デジタル化）されることが提供される。第２の時間間隔の間に、第４のピクセルの基準電圧信号および画像電圧信号が、第１のアナログ－デジタル変換器の信号入力および第２のアナログ－デジタル変換器の信号入力にさらに印加され、そこで同時に変換（すなわち、デジタル化）されて、第６のピクセルの基準電圧信号および画像電圧信号が第４のメモリユニットに読み込まれる。

【0071】

したがって、第１の時間間隔の間に、第１のピクセルおよび第４のピクセルの基準電圧信号および画像電圧信号がそれぞれのメモリユニットに読み込まれ、以前に形成された第２のピクセルおよび第５のピクセルの基準電圧信号および画像電圧信号が変換される。したがって、基準電圧信号および画像電圧信号を読み取るために必要な時間を使用して、２つのデジタル化プロセスを実行し、かつそれぞれのメモリユニットをアナログ－デジタル変換器に連続的に接続することができる。同様に、次の第２の時間間隔において、第１の時間間隔中にメモリユニットに読み込まれた第１のピクセルおよび第４のピクセルのアナログ信号が連続的に変換される一方、さらなる２つのピクセル、すなわち第３のピクセルおよび第６のピクセルのアナログ信号がそれぞれ以前に読み取られたメモリユニットに読み込まれる。この点で、第１のメモリユニットおよび第２のメモリユニットは、例えば、ピクセルの共通の列に関連付けられ、第３のメモリユニットおよび第４のメモリユニットは、２つの列のピクセルの基準電圧信号および画像電圧信号がそれぞれの時間間隔中に変換および読み込みの両方を行なわれるように、別の共通の列に関連付けられる。

【0072】

本発明を、単なる一例として実施形態および図面を参照しながら以下に説明する。

【図面の簡単な説明】

【0073】

【図1A】連続的な列線を有する従来技術から周知の画像センサの概略図である。

【図1B】中央で分割された列線を有する従来技術から周知の画像センサの概略図である。

【図2】従来技術による４トランジスタＣＭＯＳ画像センサであり、画像センサのうち、１つのピクセルと、そのピクセルの列線に関連する列読み出し回路のみを示す図である。

【図3】アナログ基準電圧信号とアナログ画像電圧信号を同時にデジタル化するための、４トランジスタＣＭＯＳ画像センサと変換器ユニットとを備えた撮像装置の概略図である。

【図4】第１のアナログ－デジタル変換器および第２のアナログ－デジタル変換器を備えた変換器ユニットの概略図である。

【図5A】画像センサと、それぞれの関連するピクセルの基準電圧信号および画像電圧信号を保持するための２つのそれぞれのメモリを有する２つのメモリユニットと、を備えた撮像装置の概略図である。

【図5B】画像センサと、それぞれの関連するピクセルの基準電圧信号および画像電圧信号を保持するための２つのそれぞれのメモリを有する２つのメモリユニットと、を備えた撮像装置の概略図である。

【図5C】画像センサと、それぞれの関連するピクセルの基準電圧信号および画像電圧信号を保持するための２つのそれぞれのメモリを有する２つのメモリユニットと、を備えた撮像装置の概略図である。

【図6】画像センサの読み出しの時系列を説明するための概略図である。

【図7】画像センサと、それぞれの関連するピクセルの基準電圧信号および画像電圧信号を保持するための２つのそれぞれのメモリを有する４つのメモリユニットと、を備えた撮像装置の概略図である。

【図8】画像センサの読み出しの時系列を説明するための概略図である。

【発明を実施するための形態】

【0074】

図１Ａは、例として、電子カメラ、特に電子映画用カメラの画像センサ１を示す。この画像センサ１は、行１２および列１３に配置された複数のピクセル１１を有し、各ピクセル１１は、露光中に入射する光を電荷に変換するための感光性検出器要素１５を有する（図２および３を参照）。

【0075】

そのような画像センサ１の読み出しは、例えば、行ごとに行われ、その目的のために、行アドレス指定ロジック３が提供される。この目的のために、行１２のピクセル１１は、行選択線（row selection line）６を介して、列１３に配置されたピクセル１１に関連付けられたそれぞれの列線（column line）１７に連結される。行１２のピクセル１１の信号は、列線１７を介して列増幅器４に送信され、それによって生成された信号は増幅され、その後さらに処理され、特にデジタル化される。

【0076】

図１Ｂは、同様の画像センサ１を示しており、各列１３のピクセル１１は、上部ブロック５５と下部ブロック５７に分割され、上部の列線５２は、上部ブロック５５のピクセル１１に設けられ、下部の列線５３は、下部ブロック５７のピクセル１１に設けられ、それらの上部および下部の列線を介して、ピクセル１１のそれぞれの信号を２つの列増幅器４に伝達することができる。こうした２種類の列線５２，５３を列１３のピクセル１１に関連付けることは、ピクセル１１の２つの行１２を同時に読み取ることができるという点で、画像センサ１の読み出しを特に加速することができる。さらに、複数の列線１７、例えば、２つ、３つ、４つ、または８つの列線１７が、列１３のピクセル１１に関連付けられ、これらの複数の列線１７の一部またはすべてが、列１３の複数のピクセル１１の信号を共通の列増幅器４に同時に送信することができるように、互いに平行に同じ方向に延在する。

【0077】

本発明をよりよく理解するために、ＡＰＳ（アクティブピクセルセンサ）タイプの例示的な従来の４トランジスタ画像センサ１の基本的な動作を、画像センサ１を有する本発明による撮像装置２０１（図３参照）にも存在する、その画像センサ１の個々の構成要素とともに、図２に関して以下に説明する。しかしながら、本発明は、一般に、アクティブな４トランジスタ画像センサ１を含む撮像装置２０１に限定されず、むしろ、ピクセル１１あたり４つより少ないまたは多いトランジスタを有する画像センサ１を含む撮像装置２０１においても使用され得る。

【0078】

フォトダイオードの形態、特に所謂ピン・ダイオード（pinned diode）の形態の感光性検出器要素１５を備えた単一のピクセル１１のみが図２に代表として示されている。感光性検出器要素１５は、転送ゲート３９の形態のスイッチを介して、特に所謂浮遊拡散（floating diffusion, ＦＤ）として形成される読み出しノード４１に選択的に電荷結合される。

【0079】

読み出しノード４１は、変換トランジスタ４３のゲート端子に接続され、この変換トランジスタ４３は、ソースフォロワとして形成され、電界効果トランジスタ（ＦＥＴ）によって形成され、充電電圧変換回路を表す。さらに、読み出しノード４１は、リセットスイッチ４５の形態のさらなるスイッチングデバイスを介して電圧供給部５１（例えば、正の電圧供給部）に接続される。リセットスイッチ４５および電圧供給部５１は、この点に関して読み出しノード４１に蓄積された電荷を除去し、読み出しノード４１を基準値にリセットすることができるようにするためのリセットデバイス２０５の一部である。変換器トランジスタ４３の２つのチャネル端子（ドレイン端子）の一方は、同様に正の電圧供給部５１に接続され、一方、変換器トランジスタ４３の２つのチャネル端子（ソース端子）の他方は、信号出力４４を形成し、ここで電圧信号が出力され、出力線を介して選択スイッチ４７に接続される。選択スイッチ４７は、行選択スイッチとして機能し、変換器トランジスタ４３の信号出力４４は、選択スイッチ４７を作動させるまたは閉鎖することにより列線１７の形態で、表されるピクセル１１に関連する読み出し線に選択的に連結される。

【0080】

列線１７は、関連する列１３に配置された同じタイプのピクセル１１を、共通の列読み出し回路１１３、例えば、列増幅器回路に接続するために提供される。これは、ピクセル１１のそれぞれの選択スイッチ４７を一時的に閉じることによって交互に行われる。

【0081】

列読み出し回路１１３は、第１のコンデンサまたは基準値コンデンサ１２７を備え、そのコンデンサは、端子によってグランドに接続されるとともに、スイッチ１４９Ａを介して他の端子により列線１７に選択的に連結可能である。列読み出し回路１１３はさらに、第２のコンデンサまたは信号値コンデンサ１３３を備え、そのコンデンサは、同様に端子によってグランドに接続されるとともに、同様に別のスイッチ１４９Ｂを介して他の端子により列線１７に選択的に連結可能である。列読み出し回路１１３はさらに、負の入力１３７で第１のコンデンサ１２７に印加される電圧が印加され、正の入力１３５で第２のコンデンサ１３３に印加される電圧が印加される増幅器１３１を備える。

【0082】

それぞれのピクセル１１の転送ゲート３９は、制御線ＴＲＦを介して制御可能である。リセットスイッチ４５は、制御線ＲＥＳを介して制御可能である。選択スイッチ４７は、制御線ＳＥＬを介して制御可能である。スイッチ１４９Ａは、制御線Ｓ１を介して制御可能である。スイッチ１４９Ｂは、制御線Ｓ２を介して、いずれの場合も共通の制御装置１５３によって制御可能である。

【0083】

プリチャージ回路１１５はさらに、画像センサ１（図２の下部）のピクセルフィールドの外側の列線１７に関連付けられ、カットオフスイッチ３３によって列線１７に選択的に連結可能な電流源３１を備える。カットオフスイッチ３３の制御は、制御線Ｓ３を介して共通の制御装置１５３によって行われる。

【0084】

このようなピクセル１１の動作原理を、３．３Ｖ ＣＭＯＳ技術に基づく例として、以下に説明する。この方法は、相関ダブルサンプリング（ＣＤＳ）とも呼ばれ、アナログレベルのＣＤＳについて以下で説明する。通常、行内のすべてのピクセル１１は、同じ方法で、特に並行して読み取られるので、読み出しプロセスの説明は、同じ列線に接続されているピクセル１１のみを見るだけで十分である。

【0085】

第１に、露光プロセス中に入射する光は、感光性要素１５によって電荷に変換され、その結果、感光性要素１５は電子で満たされる。露光手順の間、制御線ＴＲＦ、ＲＥＳ、およびＳＥＬはそれぞれ０Ｖに維持され、すなわち、これによって制御されるスイッチ３９，４５，４７は開いている。

【0086】

実際の読み出しの前に、カットオフスイッチ３３は、最初にプリチャージステップで閉じられ、次に、列線１７が定義された基準電位（ここでは、接地電位）に設定された後に再び開かれる。それと並行して、３．３Ｖの電圧が制御線ＲＥＳに短時間印加されて、漏れ電流および／または散乱光によって形成された電荷を読み出しノード４１から除去する、すなわち読み出しノード４１を削除する。したがって、読み出しノード４１はリセット装置２０５により、電圧供給部５１によって定義された基準値に設定される。したがって、削除された読み出しノード４１の電荷に対応する電圧が、変換器トランジスタ４３の信号出力４４で採用される。

【0087】

次のステップ（基準値の読み取り）では、３．３Ｖの電圧が制御線ＳＥＬに印加され、選択スイッチ４７が閉じられる。スイッチ１４９Ａがさらに閉じられる。これにより、読み出しノード４１の電荷に対応する、または、変換器トランジスタ４３の基準値または対応する電圧値に対応する基準電圧信号Ｖ１が、選択スイッチ４７を介して列線１７に接続され、したがって、コンデンサ１２７に転送される。システムが過渡発振を受けた後、選択スイッチ４７は、対応する制御信号によって再び開かれ、コンデンサ１２７は、スイッチ１４９Ａを開くことにより、同時に列線１７から再び遮断され、その結果、基準電圧信号Ｖ１がコンデンサ１２７に印加される。

【0088】

続いて、さらなるプリチャージステップにおいて、列線１７は、カットオフスイッチ３３を短時間閉じることによって、定義された基準電位に再びプリチャージされる。それと並行して、３．３Ｖの電圧が、制御線ＴＲＦに短時間印加されて、転送ゲート３９を短時間開くか、または、露光に依存して生成された電子が感光性検出器要素１５から読み出しノード４１に流れることができるようにこれによって形成されるスイッチを閉じる（転送ステップ）。

【0089】

次のステップ（信号値の読み取り）では、選択スイッチ４７およびスイッチ１４９Ｂが閉じられる。これにより、読み出しノード４１で生成された電荷または変換器トランジスタ４３の対応する電圧値に対応する画像電圧信号Ｖ２が、選択スイッチ４７を介して列線１７に切り替えられ、したがって、コンデンサ１３３に転送される。システムが過渡発振を受けた後、スイッチ１４９Ｂを開くことにより、コンデンサ１３３は再び列線１７から遮断される。選択スイッチ４７も開かれ、制御線ＳＥＬに０Ｖを印加することにより、ピクセル１１が列線１７から切り離される。

【0090】

次に、コンデンサ１２７，１３３に記憶された電圧値の差に対応し、したがって感光性検出器要素１５に生成された電荷量に対応する電圧が、増幅器１３１の出力に印加される。

【0091】

最後に、さらなるステップにおいて、３．３Ｖの電圧が制御線ＲＥＳおよびＴＲＦに短時間印加されて、読み出しノード４１から電荷を除去し、感光性検出器要素１５から残留電荷を除去して、次の露光手順が完全に「空の」ピクセル１１から再び開始できるようにする。

【0092】

これらのステップは、それぞれの列線１７に接続されたさらなるピクセル１１に対しても実行される。

【0093】

したがって、読み出しノード４１に位置する電荷が最初に除去され、読み出しノード４１が基準値にリセットされるので、この基準値に比例する基準電圧信号Ｖ１がコンデンサ１２７に印加され、検出器素子１５で生成された電荷に比例する画像電圧信号Ｖ２は、コンデンサ１３３で形成される。画像電圧信号Ｖ２から基準電圧信号Ｖ１を差し引くか、増幅器１３１に差動電圧を印加することにより、最終的に出力されるアナログ信号としての差動電圧が、検出器要素１５で実際に生成される電荷に可能な限り正確に比例するように、ピクセル１１または画像センサ１の任意のノイズが補償される。増幅器１３１によって増幅された信号は、次いで、アナログ信号またはそのアナログ相関ダブルサンプリングによって生成される差動電圧をデジタル化するために、例えば、図２に示されていないアナログ－デジタル変換器に適用される。

【0094】

しかしながら、ここで、差信号のデジタル化中に誤差（error）が発生する可能性があるという問題があり、これは、それぞれのピクセル１１について決定されたデジタル化値がそれに応じて、検出器要素で実際に生成された電荷に対して可能な限り正確に比例することを目指すデジタル値からの偏差を含み、表す。これをほぼ補償するために、暗い行または無信号の行が実際に一般的に提供され、この点に関して決定されたアナログ信号は、平均値に基づいてデジタル化中に発生する誤差を推定できるようにデジタル化され得る。ただし、この平均値には特に統計誤差も含まれており、少なくとも統計誤差をできるだけ小さく保つには、多数の暗い行が必要である。さらに、平均値が減算されるため、同時に読み取られるピクセルの誤差の変動、たとえば行のピクセルの誤差の変動は考慮されない場合があるが、各ピクセルに対して同じ平均誤差を想定する必要がある。

【0095】

この問題を克服し、検出器要素１５で生成された電荷に可能な限り正確に対応するデジタル値が各ピクセルに対して出力されるように、画像センサ１を読み取ることができるようにするために、図３に示される撮像装置２０１が提供され、そのデジタル値では、特にデジタル化によって発生する誤差が最小限に抑えられている。図３では、この撮像装置２０１は、複数のピクセル１１を有する画像センサ６６１、特にＣＭＯＳ画像センサ（図１Ａ，１Ｂ参照）の一部である代表的なピクセル１１とともに概略的に示されている。撮像装置２０１の画像センサ１のピクセル１１または示されたピクセル１１は、この点に関して、図２に関して上記のように形成され、ピクセル１１の逸脱した形成もまた、一般に提供され得る。例えば、追加のトランジスタ、特にオーバーフローコンデンサを備えたピクセル１１または複数のピクセル１１のより単純な実施形態が可能である。

【0096】

列線１７を介して出力された基準電圧信号Ｖ１および画像電圧信号Ｖ２をデジタル化できるようにするために、撮像装置２０１は、第１のアナログ－デジタル変換器２０９および第２のアナログ－デジタル変換器２１１を有する変換器ユニット２０７を有する。この点に関し、コンデンサ１２７によって保持された基準電圧信号Ｖ１は、制御装置１５３によって制御線Ｓ４を介して制御されるスイッチ１４９Ｃを閉じることによって、第１のアナログ－デジタル変換器２０９の信号入力２１３に印加される。コンデンサ１３３に印加される画像電圧信号Ｖ２はまた、スイッチ１４９Ｄを閉じることによって、制御線Ｓ５を介して第２のアナログ－デジタル変換器２１１の信号入力２１３に印加される。

【0097】

これに関して、制御装置１５３は、スイッチ１４９Ｃおよび１４９Ｄを同時に閉じ、それにより、基準電圧信号Ｖ１および画像電圧信号Ｖ２をアナログ－デジタル変換器２０９および２１１のそれぞれの信号入力２１３に同時に印加するように構成される。この目的のために、特に、コンデンサ１２７は、画像電圧信号Ｖ２が形成されるか、または検出器要素１５が読み取られる間、列線１７を介して出力される基準電圧信号Ｖ１を保持するように第１のメモリ２２７を形成する。コンデンサ１３３はまた、それらの２つのアナログ信号Ｖ１およびＶ２がそれぞれのアナログ－デジタル変換器２０９および２１１に印加される前に、画像電圧信号Ｖ２を特に短時間保持するように第２のメモリ２２９を形成する。この点に関し、第１のメモリ２２７および第２のメモリ２２９は、撮像装置２０１の第１のメモリユニット２２３を形成する。しかしながら、画像電圧信号Ｖ２を第２のアナログ－デジタル変換器２１１の信号入力２１３に直接伝達することも概ね用意されうる。

【0098】

画像電圧信号Ｖ２および関連する基準電圧信号Ｖ１は、それぞれのアナログ－デジタル変換器２０９および２１１に同時に印加されるので、基準電圧信号Ｖ１は、第１のアナログ－デジタル変換器２０９によってデジタル基準信号値Ｗ１に変換され、画像電圧信号Ｖ２は、第２のアナログ－デジタル変換器２１１によって同時にデジタル画像信号値Ｗ２に変換される。この点で、２つのアナログ－デジタル変換器２０９および２１１は、最終的に画像信号値Ｗ２および基準信号値Ｗ１がデジタル化プロセスによって引き起こされる同じ誤差を含むように、同期された方法で動作される。

【0099】

検出器要素１５で生成された電荷に対応するデジタル値を最終的に取得するために、撮像装置２０１は、基準信号値Ｗ１および画像信号値Ｗ２が送信される計算ユニット２２１を有する。計算ユニット２２１は、この点に関して、画像センサ１の各ピクセル１１について、デジタル画像信号値Ｗ２からデジタル参照信号値Ｗ１を差し引くことによって、ピクセル画像値Ｅを決定するように構成され、ここで、示されているピクセル１１の一例として、前記ピクセル画像値Ｅは、露光中にそれぞれのピクセル１１の検出器要素１５で生成された電荷に比例している。この減算により、基準電圧信号Ｖ１および画像電圧信号Ｖ２に同じように影響を与える画像センサ１またはピクセル１１のノイズがピクセル画像値Ｅで考慮、補償され、他方では、基準電圧信号Ｖ１と画像電圧信号Ｖ２の同時変換により基準信号値Ｗ１と画像信号値Ｗ２に同じように影響を与える、デジタル化プロセスの誤差もまた補償される。したがって、ピクセル画像値Ｅは、特に、デジタル化プロセスで生じる誤差または不確実性がない。

【0100】

図４は、基準電圧信号Ｖ１と画像電圧信号Ｖ２の同時変換を達成することができる２つのアナログ－デジタル変換器２０９および２１１の同期動作の可能性を説明するための変換器ユニット２０７の概略図を示す。この点に関し、変換器ユニット２０７は、第１のアナログ－デジタル変換器２０９および第２のアナログ－デジタル変換器２１１のための共通の電圧ランプを生成するためのランプ発生器（ramp generator）２１７を有する。この点に関し、アナログ－デジタル変換器２０９および２１１は、第１の入力２１６および第２の入力２１８を有するそれぞれの比較器２１５を有し、ランプ発生器２１７によって生成された電圧ランプは、比較器２１５のそれぞれの第１の入力２１６に印加される。対照的に、比較器２１５の第２の入力２１８は、第１のメモリ２２７および第２のメモリ２２９のそれぞれ１つに接続され、それにより、基準電圧信号Ｖ１が、スイッチ１４９Ｃを閉じることにより、第１のアナログ－デジタル変換器２０９の比較器２１５の第２の入力２１８に印加され、画像電圧信号Ｖ２が、スイッチ１４９Ｄを閉じることにより、第２のアナログ－デジタル変換器２１１の比較器２１５の第２の入力２１８に印加される。

【0101】

変換器ユニット２０７はさらに、第１のアナログ－デジタル変換器２０９の第１のクロックカウンタ２１９と、第２のアナログ－デジタル変換器２１１の第２のクロックカウンタ２２０と、を有する。双方のクロックカウンタ２１９および２２０は、特に、それらのクロックカウンタ２１９および２２０を同時に開始することができるように、第１のクロックカウンタ２１９および第２のクロックカウンタ２２０に共通の開始信号を生成するように構成された共通のクロック発生器２２２に接続される。基準電圧信号Ｖ１または画像電圧信号Ｖ２に基づいて基準信号値Ｗ１および画像信号値Ｗ２を決定するように、ランプ発生器２１７によって生成された電圧ランプがそれぞれのアナログ－デジタル変換器２０９または２１１に印加された電圧信号Ｖ１またはＶ２に達するとすぐに、それぞれのクロックカウンタ２１９および２２０が停止される。次に、それぞれのデジタル値は、それぞれのクロックカウンタ２１９または２２０が開始信号と停止との間で実行するクロックステップの数に関連付けられる。この値は、第１のクロックカウンタ２１９によって基準信号値Ｗ１として、または第２のクロックカウンタ２２０によって画像信号値Ｗ２として出力される（信号出力は図４には示されていない）。クロックカウンタ２１９および２２０は、この点に関して、共通の開始信号によって開始され、したがって同時に開始されるので、異なる開始時点に起因するクロックカウンタ２１９および２２０のクロックステップ数の間の相対誤差が防止される。特に、開始時点のジッタ（jitter）は、この点で、デジタル基準信号値Ｗ１およびデジタル画像信号値Ｗ２に、それらの値のその後の減算によって補償され得る誤差と同じ方法で影響を及ぼしうる。さらに、クロック発生器２２２はまた、ランプ発生器２１７に接続され、クロックカウンタ２１９および２２０に送信される開始信号もまた、クロックカウンタ２１９および２２０と同時に電圧ランプの生成を開始するために、ランプ発生器２１７に送信される。

【0102】

クロック発生器２２２はさらに、第１のクロックカウンタ２１９および第２のクロックカウンタ２２０の共通クロックとして機能して、開始後の同期サイクルでクロックカウンタ２１９および２２０を動作させることができる。したがって、異なる速度で動作するクロックカウンタ２１９および２２０に起因する、基準信号値Ｗ１と画像信号値Ｗ２との間の相対誤差の発生も防止することができる。したがって、基準信号値Ｗ１および画像信号値Ｗ２を決定するためのデジタル化プロセスは、誤差が同じように２つのデジタル化された値に影響を及ぼし、その後の画像信号値Ｗ２からの基準信号値Ｗ１の減算によって補償されるように、特に完全に同期された方法で行われる。電圧ランプのオフセットによって生成される誤差もまた、アナログ－デジタル変換器２０９および２１１の完全に同期された動作に起因して、同様に基準信号値Ｗ１および画像信号値Ｗ２に影響を及ぼし、それにより、このデジタル相関ダブルサンプリングの過程で、デジタル画像信号値Ｗ２からデジタル参照信号値Ｗ１を減算することにより、この誤差が同様に除去される。

【0103】

したがって、基準電圧信号Ｖ１および画像電圧信号Ｖ２のそのような同時デジタル化は、デジタル化によって引き起こされる誤差または不確実性を排除することを可能にするが、アナログ－デジタル変換器２０９および２１１は、一般に、それぞれのピクセル１１の基準電圧信号Ｖ１および画像電圧信号Ｖ２の読み出し中に使用されない。これは、同時に、さらなるピクセル１１の基準電圧信号Ｖ１および画像電圧信号Ｖ２をデジタル化する可能性を提供し、それにより、図５Ａ～８を参照しながら以下に説明するように、画像センサ１を読み取るための読み出し時間を短縮する。それらの概略図では、特に、示されるピクセル１１Ａ～１１Ｆは、一般に、図２および３に示されるピクセル１１と同じ方法で設計され、特に、それぞれの選択スイッチ４７を介して関連する列線１７または１９に接続可能である。図２および３に同様に示されるように、概略的に示されるメモリ２２７，２２９は、特に、それぞれのピクセル１１の基準電圧信号Ｖ１および画像電圧信号Ｖ２を保持するためのコンデンサとして構成される。さらに、示されるスイッチ１４９Ａ～１４９Ｐは、一般に、制御装置１５３により、図５Ａ～５Ｃおよび図７に示されていないそれぞれの制御線を用いて制御可能である。

【0104】

図５Ａは、列１３に配置され、共通の列線１７に関連付けられた第１のピクセル１１Ａ、第２のピクセル１１Ｂ、および第３のピクセル１１Ｃを示す。図３と対照的に、第１のメモリ２２７および第２のメモリ２２９を有する第１のユニット２２３に加えて、同様に第１のメモリ２２７および第２のメモリ２２９を有する第２のメモリユニット２２５がここに形成される。この点において、第１のメモリユニット２２３および第２のメモリユニット２２５は、メモリユニット２２３および２２５のペア２３１を形成する。図６が示すように、２つのメモリユニット２２３および２２５を備えた撮像装置２０１のこの設計は、あるピクセル１１の基準電圧信号Ｖ１および画像電圧信号Ｖ２の読み出しまたは形成に必要な時間が、アナログ－デジタル変換器２０９および２１１により、別のピクセル１１のそれぞれの基準電圧信号Ｖ１および画像電圧信号Ｖ２を同時に変換するために使用される点において、画像センサ１の加速された読み出しを可能にする。

【0105】

この目的のために、制御装置１５３は、第１の時間間隔Ｔ１の間に、ステップＲでリセットデバイス２０５によって第１のピクセル１１Ａの読み出しノード４１を最初にリセットし、読み出しノード４１を列線１７に連結し、そしてスイッチ１４９Ｂを閉じることにより、ステップＫで第１のメモリユニット２２３のメモリ２２７に連結するように構成される。ピクセル１１Ａの関連し、それによって形成された基準電圧信号は、ステップＨ１でメモリ２２７によって保持され、その目的のために、スイッチ１４９Ｂは、システムの設定後に再び開かれる。その上で、さらに時間間隔Ｔ１の間に、第１のピクセル１１Ａの検出器要素１５は、ピクセル１１Ａが列線１７に連結され、スイッチ１４９Ａを閉じることによって第１のメモリユニット２２３の第２のメモリ２２９に連結されるという点において、ステップＡで読み取られる。ステップＨ２では、このようにして形成された画像電圧信号Ｖ２は、メモリ２２９に保持され、その目的のために、スイッチ１４９Ａが再び開かれる。

【0106】

第１のピクセル１１Ａの基準電圧信号Ｖ１および画像電圧信号Ｖ２のこの形成中に、示されていない前の時間間隔において第２のメモリユニット２２５のメモリ２２７および２２９に読み込まれている可能性がある、第２のピクセル１１Ｂの基準電圧信号Ｖ１および画像電圧信号Ｖ２が、同様に、第１の時間間隔Ｔ１においてデジタル化される。この目的のために、第１の時間間隔Ｔ１の間に、第２のメモリユニット２２５の第１のメモリ２２７は、スイッチ１４９Ｆを閉じることによって第１のアナログ－デジタル変換器２０９に接続され、第２のメモリユニット２２５の第２のメモリ２２９は、スイッチ１４９Ｈを閉じることによって第２のアナログ－デジタル変換器２１１に接続される（ステップＶ）。次に、第２のピクセル１１Ｂの基準電圧信号Ｖ１および画像電圧信号Ｖ２がステップＷで同時に変換され、第２のピクセル１１Ｂに関連するピクセル画像値Ｅが、ステップＢで、決定された画像信号値Ｗ２から決定された基準信号値Ｗ１を差し引くことによって計算される。

【0107】

第１のピクセル１１Ａの以前に読み込まれたアナログ信号である、基準電圧信号Ｖ１および画像電圧信号Ｖ２は、後続の時間間隔Ｔ２でデジタル化される。この目的のために、第１のメモリユニット２２３の第１のメモリ２２７は、スイッチ１４９Ｅを閉じることによって第１のアナログ－デジタル変換器２０９に接続され、第１のメモリユニット２２３の第２のメモリ２２９は、スイッチ１４９Ｇを閉じることによって第２のアナログ－デジタル変換器２１１に接続され（ステップＶ）、アナログ信号が変換され（ステップＷ）、最後に、第１のピクセル１１Ａに関連するピクセル画像値Ｅが計算される（ステップＢ）。それに加えて、第２の時間間隔Ｔ２の間では、スイッチ１４９Ｃまたはスイッチ１４９Ｄを閉じることにより第３のピクセル１１Ｃの読み出しノード４１が連続して列線１７に連結され、基準電圧信号Ｖ１がメモリ２２７に読み込まれ、画像電圧信号Ｖ２が第２のメモリユニット２２５の第２のメモリ２２９に読み込まれる点において、第３のピクセル１１Ｃの基準電圧信号Ｖ１および画像電圧信号Ｖ２が既に形成されている（上述のステップＲ，Ｋ，Ｈ１，Ａ，Ｈ２）。

【0108】

したがって、ピクセル１１のそれぞれのアナログ信号Ｖ１およびＶ２を形成するために必要な時間が、さらなるピクセル１１の既に形成されたアナログ信号Ｖ１およびＶ２を変換するように使用され、画像センサ１を読み取るために必要な時間が短縮される。この目的のために、２つの時間間隔Ｔ１およびＴ２を周期的に繰り返して、共通の列線１７を介して列１３のピクセル１１を連続的に読み取ることができる。しかしながら、一般に、時間間隔Ｔ１およびＴ２においてさらなる時間間隔を挿入し、かつ／またはさらなるアクションを実行することも可能である。

【0109】

図５Ａの実施例におけるピクセル１１Ａ，１１Ｂ，１１Ｃは、共通の列１３および共通の列線１７に関連付けられている一方、共通の列１３に配置されているが、異なる列線１７および１９に関連付けられているピクセル１１用の、変換器ユニット２０７の２つのアナログ－デジタル変換器２０９および２１１を提供することも可能である。これは、図５Ｂに示され、第１のピクセル１１Ａおよび第４のピクセル１１Ｄが第１の列線１７に関連付けられている一方、第２のピクセル１１Ｂおよび第３のピクセル１１Ｃは、第２の列線１９に関連付けられている。列線１７は、この点で、第１のメモリユニット２２３に関連付けられ、列線１９は、第２のメモリユニット２２５に関連付けられている。したがって、この点において、列線１７または１９の１つに関連するピクセル１１が交互に読み取られ、その基準電圧信号Ｖ１およびその画像電圧信号Ｖ２が形成される一方で、他の列線１９または１７に関連するピクセル１１の以前に形成された基準電圧信号Ｖ１および画像電圧信号Ｖ２が同じ時間間隔Ｔ１またはＴ２で変換される。この目的のために、メモリユニット２２３および２２５は、２つの列線１７および１９が変換器ユニット２０７を共有するように、アナログ－デジタル変換器２０９および２１１、またはそれぞれの関連する列線１７または１９に交互に接続される。これにより、列線１７または１９あたりのアナログ－デジタル変換器２０９または２１１の数を制限することが可能となり、いわゆる画像センサ２０１の膨張や、アナログ－デジタル変換器２０９および２１１の動作によって生じ、画像センサ１のノイズにつながる可能性がある熱を最小限に抑えることが可能となる。

【0110】

図５Ｃはさらに、アナログ－デジタル変換器２０９および２１１を有する変換器ユニット２０７が、２つの異なる列１３および１５に配置されたピクセル１１に関連付けられた実施形態を示す。この点で、第１のメモリユニット２２３は、第１の列線１７に関連付けられ、その上に列１５に配置されたピクセル１１に関連付けられ、第２のメモリユニット２２５は、第２の列線１９を介して、列１３に配置されたピクセル１１に関連付けられる。したがって、変換器ユニット２０７またはその２つのアナログ－デジタル変換器２０９および２１１は、２つの列１３および１５によって共有され、１つの列１３または１５のピクセル１１の基準電圧信号Ｖ１および画像電圧信号Ｖ２は変換またはデジタル化される一方、他の列１５または１３のピクセル１１の基準電圧信号Ｖ１および画像電圧信号Ｖ２が形成されるか、またはそれぞれのメモリユニット２２３または２２５に読み込まれる。

【0111】

変換器ユニット２０７と２つの列１３および１５のピクセル１１とのこの関連のために、列１３および１５ごとの、または列線１７および１９ごとのアナログ－デジタル変換器２０９および２１１の数も特に最小化される。しかしながら、列１３または１５あたりのアナログ－デジタル変換器２０９および２１１の数のこの制限は、画像センサ１の読み出し時間を延長する可能性があるが、これは、列１３および１５の１つからのピクセル１１のアナログ信号Ｖ１およびＶ２のみが、それぞれの時間間隔Ｔ１またはＴ２の間に変換され得るが、他の列１５または１３からのピクセル１１のアナログ信号Ｖ１およびＶ２は変換されないためである。

【0112】

変換器ユニット２０７、すなわち２つのアナログ－デジタル変換器２０９および２１１の、２つの列１３および１５または２つの列線１７および１９との関連付けにもかかわらず、読み出し時間を最小化するために、それぞれの基準電圧信号Ｖ１および画像電圧信号Ｖ２を保存するための２つのさらなるメモリユニット２３３および２３５が図７に示す実施例に提供される。この点に関し、第１のメモリユニット２２３および第２のメモリユニット２２５は、第１のピクセル１１Ａ、第２のピクセル１１Ｂ、および第３のピクセル１１Ｃが、列線１９に選択的に接続可能に配置された列１３に関連付けられる。第３のメモリユニット２３３および第４のメモリユニット２３５は、対照的に、第４のピクセル１１Ｄ、第５のピクセル１１Ｅ、および第６のピクセル１１Ｆが、列線１７を介して第３および第４のメモリユニット２３３および２３５のそれぞれにおける１つのメモリ２２７および２２９に選択的に接続可能に配置された列１５に関連付けられる。したがって、メモリユニット２２３および２２５またはメモリユニット２３３および２３５の各々のペア２３１は、各列線１７および１９または各列１３および１５に関連付けられる。

【0113】

この点に関して、列１３および１５ごとのメモリユニット２２３および２２５またはメモリユニット２３３および２３５の対２３１を有するこの撮像装置２０１によってそのような画像センサ１を読み取る可能性は、図８に示されている。この点に関し、列１３に配置され、列線１９に関連付けられている第１のピクセル１１Ａの基準電圧信号Ｖ１および画像電圧信号Ｖ２は、第１の時間間隔Ｔ１の間に形成される。この目的のために、読み出しノード４１のリセット後、ピクセル１１Ａは、スイッチ１４９Ｆを閉じることによって第１のメモリユニット２２３の第１のメモリ２２７に接続され、形成された基準電圧信号Ｖ１は、メモリ２２７に保持される（ステップＲ，Ｋ，Ｈ１）。その上で、ピクセル１１Ａは、スイッチ１４９Ｂを閉じることにより、列線１９を介して第１のメモリユニット２２３の第２のメモリ２２９に接続され、検出器要素１５は、画像電圧信号Ｖ２を形成し、それを第１のメモリユニット２２３の第２のメモリ２２９に保持するために読み取られる。（ステップＡおよびＨ２）。

【0114】

図示されていない前の時間間隔で第２のメモリユニット２２５のメモリ２２７および２２９に読み込まれた第２のピクセル１１Ｂの基準電圧信号Ｖ１および画像電圧信号Ｖ２は、最初の時間間隔Ｔ１の間に同時にまたは同様に変換され得る。この目的のために、第２のメモリユニット２２５の第１のメモリ２２７は、スイッチ１４９Ｏを閉じることにより第１のアナログ－デジタル変換器２０９の信号入力２１３に接続され、第２のメモリユニット２２５の第２のメモリ２２９は、スイッチ１４９Ｊを閉じることにより第２のアナログ－デジタル変換器２１１の信号入力２１３に同時に接続され（ステップＶ）、その結果、第２のピクセル１１Ｂの画像電圧信号Ｖ２および基準電圧信号Ｖ１が同時に変換され（ステップＷ）、ピクセル画像値Ｅが計算される（ステップＢ）。

【0115】

第１の時間間隔Ｔ１では、図５Ａの実施例と同様に、列１３の第１のピクセル１１Ａのアナログ信号Ｖ１およびＶ２が形成され、同じ列１３に配置された第２のピクセル１１Ｂのアナログ信号が同じ時間間隔Ｔ１で変換される。しかしながら、それに加えて、第１の時間間隔Ｔ１は、ここでも、第４のピクセル１１Ｄの基準電圧信号Ｖ１および画像電圧信号Ｖ２を形成し、第１ピクセル１１Ａの基準電圧信号Ｖ１および画像電圧信号Ｖ２の形成および第１メモリユニット２３３への読み込みと並行して、それらを第３のメモリユニット２３３に読み込むために使用される。この目的のために、列線１７は、第３のメモリユニット２３３の第１のメモリ２２７、または第３のメモリユニット２３３の第２のメモリ２２９に、スイッチ１４９Ｇおよび１４９Ｃを閉じることによって連続的に接続され、ステップＲ，Ｋ，Ｈ１，Ａ，Ｈ２は、第４のピクセル１１Ｄに対して実行される。

【0116】

さらに、第１の時間間隔Ｔ１において、第２のピクセル１１Ｂのデジタル化プロセスが完了した後、列１５からの第５のピクセル１１Ｅの基準電圧信号Ｖ１および画像電圧信号Ｖ２も変換される。この目的のために、第５のピクセル１１Ｅのそれらのアナログ信号Ｖ１およびＶ２は、第５のピクセル１１Ｅを列線１７に接続し、それぞれのスイッチ１４９Ｈおよび１４９Ｄを閉じることにより、前述の時間間隔で第４のメモリユニット２３５のメモリ２２７および２２９に読み込まれる（ステップＲ，Ｋ，Ｈ１，Ａ，Ｈ２）。第４のメモリユニット２３５のそれらのメモリ２２７および２２９をアナログ－デジタル変換器２０９および２１１に同時に接続することにより、その目的のために、スイッチ１４９Ｐおよび１４９Ｍは、制御装置１５３によって閉じられ、第５のピクセル１１Ｅ、画像信号値Ｗ２および基準信号値Ｗ１に関連するデジタル値も形成され、第５のピクセル１１Ｅのピクセル画像値Ｅが、第１の時間間隔Ｔ１において決定され得る（ステップＶ，Ｗ，Ｂ）。

【0117】

したがって、第１の時間間隔Ｔ１は、２つの異なる列１３および１５に配置された２つのピクセル１１Ａおよび１１Ｄのアナログ信号を読み込み、２つの異なる列１３および１５に同様に配置された、２つのピクセル１１Ｂおよび１１Ｅからの以前に読み込まれたアナログ信号Ｖ１およびＶ２を、同じ時間間隔Ｔ１の間に連続的に変換するように用いられる。単一の第１のアナログ－デジタル変換器２０９および単一の第２のアナログ－デジタル変換器２１１を有する変換器ユニット２０７と、２つの列１３および１５のピクセル１１との関連にもかかわらず、列１３および１５の両方からのそれぞれのピクセル１１のアナログ信号Ｖ１およびＶ２が結果として第１の時間間隔Ｔ１の間に変換され、それにより画像センサ１の読み出しが加速された方法で行われ、ピクセル１１の完全な行１２のアナログ信号Ｖ１およびＶ２が、例えば、第１の時間間隔Ｔ１の間にデジタル化される。

【0118】

この加速された読み出しは、デジタル化プロセスが、アナログ信号Ｖ１およびＶ２、特に画像電圧信号Ｖ２の読み出しと比較して、より短い時間で実行され得るという点で可能になる。特に、画像電圧信号Ｖ２の形成は、この点で、画像センサ１を読み取るのに必要な時間を決定し得る。なぜなら、この目的のために、露光中に検出器要素１１で生成された電荷は完全に流出しなければならず、したがって、それぞれのメモリ２２９における電圧に変換されなければならないからである。したがって、アナログ信号Ｖ１およびＶ２を読み取るための時間は、以前に読み込まれ、記憶された複数のさらなるピクセル１１のアナログ信号Ｖ１およびＶ２を、プロセスの過程で連続的に変換するために使用される。

【0119】

したがって、第１の時間間隔Ｔ１に続く第２の時間間隔Ｔ２において、第１の時間間隔Ｔ１で読み込まれた第１のピクセル１１Ａおよび第４のピクセル１１Ｄのアナログ信号は、連続的に変換され、第１のピクセル１１Ａおよび第４のピクセル１１Ｄのピクセル画像値Ｅは、それぞれの画像信号値Ｗ２から、それぞれの基準信号値Ｗ１を差し引くことによって決定される。さらに、第２の時間間隔Ｔ２の間に、列１３および１５の第３のピクセル１１Ｃおよび第６のピクセル１１Ｆがそれぞれ読み取られ、それぞれの基準電圧信号Ｖ１および画像電圧信号Ｖ２が第２のメモリユニット２２５または第４のメモリユニット２３５に読み込まれる。第１の時間間隔Ｔ１および第２の時間間隔Ｔ２は、このように画像センサ１を行方向に読み取るように周期的に繰り返される。

【0120】

一般に、メモリユニット２２３および２２５、またはメモリユニット２３３および２３５の複数の対２３１を、列１３または１５、および／または列線１７または１９に関連付けることも可能である。時間間隔Ｔ１またはＴ２において、例えば、列１３または１５のピクセル１１の２つのアナログ信号Ｖ１およびＶ２が形成され、同じ列１３または１５のピクセル１１の以前に形成されたアナログ信号Ｖ１およびＶ２が変換され得る。さらに、いくつかの実施形態では、変換器ユニット２０７を、メモリユニット２２３および２２５、またはメモリユニット２３３および２３５の２つ以上のペア２３１、例えば、３つのペア２３１または４つのペア２３１と関連付けるように提供され、時間間隔Ｔ１またはＴ２の間、３つのピクセル１１または４つのピクセル１１からのアナログ信号Ｖ１およびＶ２が、例えば、それぞれのメモリユニットに読み込まれ、さらに３つのピクセル１１または４つのピクセル１１から以前に読み込まれたアナログ信号Ｖ１およびＶ２が変換される。必要に応じて、時間間隔Ｔ１およびＴ２はまた、その時間間隔Ｔ１またはＴ２中に所望の数のデジタル化プロセスを連続して実行できるようにするために、基準電圧信号Ｖ１および画像電圧信号Ｖ２を読み取って保存するのに必要な時間と比較してわずかに延長されてもよい。

【0121】

したがって、本明細書に開示される撮像装置２０１は、高速かつ効率的な方法で画像センサ１を読み取り、そしてこの点に関して、ピクセル１１のアナログ信号のデジタル化によって引き起こされる誤差を可能な限り完全に補償することを可能にする。それにより、画像センサ１または撮像装置２０１を備えたカメラによって生成された画像の正確なデジタル化を可能にするために、ピクセル１１のそれぞれの検出器要素１５で実際に生成された電荷に正確に対応するデジタルピクセル画像値Ｅが、すべてのピクセル１１について取得される。

【符号の説明】

【0122】

１…画像センサ
３…行のアドレス指定ロジック
４…列増幅器
６…行の選択線
７…分離線
１１，１１Ａ，１１Ｂ，１１Ｆ…ピクセル
１２…行
１３…第１の列
１４…第２の列
１５…感光性検出器要素
１７…第１の列線
１９…第２の列線
３１…電源
３３…カットオフスイッチ
３９…転送ゲート（transfer gate）
４１…読み出しノード
４３…変換器トランジスタ
４４…変換器トランジスタの信号出力
４５…リセットスイッチ
４７…選択スイッチ
５１…供給電圧
５２…上の列線
５３…下の列線
５５…上部ブロック
５７…下部ブロック
１１３…列読み出し回路
１１５…プリチャージ回路
１２７…基準値コンデンサ
１３１…増幅器
１３３…信号値コンデンサ
１３５…正の入力
１３７…負の入力
１４９Ａ，１４９Ｂ，…，１４９Ｐ…スイッチ
１５３…制御装置
２０１…撮像装置
２０５…リセット装置
２０７…変換器ユニット
２０９…第１のアナログ－デジタル変換器
２１１…第２のアナログ－デジタル変換器
２１３…信号入力
２１５…比較器
２１６…比較器の第１の入力
２１７…ランプ発生器（ramp generator）
２１８…比較器の第２の入力
２１９…第１のクロックカウンタ
２２０…第２のクロックカウンタ
２２１…計算ユニット
２２２…クロック発生器
２２３…第１のメモリユニット
２２５…第２のメモリユニット
２２７…第１のメモリ
２２９…第２のメモリ
２３１…メモリユニットの対
２３３…第３のメモリユニット
２３５…第４のメモリユニット
Ａ…読み取り
Ｂ…計算
Ｅ…ピクセル画像値
Ｈ１，Ｈ２…保持
Ｋ…カップリング
Ｒ…リセット
Ｓ１，Ｓ２，…，Ｓ５…制御線
Ｔ１…第１の時間間隔
Ｔ２…第２の時間間隔
Ｖ…接続
Ｖ１…基準電圧信号
Ｖ２…画像電圧信号
Ｗ…変換
Ｗ１…基準信号値
Ｗ２…画像信号値

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6】

【図7】

【図8】

【外国語明細書】