(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022065681
(43)【公開日】2022-04-28
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 27/11573 20170101AFI20220421BHJP
H01L 21/8234 20060101ALI20220421BHJP
H01L 27/088 20060101ALI20220421BHJP
H01L 27/1157 20170101ALI20220421BHJP
H01L 27/11546 20170101ALI20220421BHJP
H01L 21/336 20060101ALI20220421BHJP
H01L 27/11536 20170101ALI20220421BHJP
H01L 21/316 20060101ALI20220421BHJP
【ＦＩ】
H01L27/11573
H01L27/088 H
H01L27/088 C
H01L27/088 331E
H01L27/1157
H01L27/11546
H01L29/78 371
H01L27/11536
H01L21/316 S
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2020174301
(22)【出願日】2020-10-16
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】大水 祐人
【テーマコード（参考）】
5F048
5F058
5F083
5F101
【Ｆターム（参考）】
5F048AA07
5F048AA09
5F048AB01
5F048AC01
5F048BA01
5F048BA16
5F048BA20
5F048BB05
5F048BB08
5F048BB11
5F048BB16
5F048BB17
5F048BC06
5F048BE04
5F048BF06
5F048BG06
5F048BG13
5F048DA27
5F058BC02
5F058BF62
5F058BF63
5F083EP18
5F083EP22
5F083EP32
5F083EP50
5F083EP77
5F083ER22
5F083GA27
5F083GA28
5F083JA04
5F083JA19
5F083JA35
5F083NA01
5F083PR05
5F083PR13
5F083PR43
5F083PR44
5F083PR53
5F083PR54
5F083ZA07
5F083ZA12
5F083ZA13
5F083ZA14
5F101BA45
5F101BB02
5F101BD02
5F101BD22
5F101BD27
5F101BD32
5F101BH03
5F101BH15
5F101BH21
(57)【要約】
【課題】半導体装置の信頼性を向上させ、半導体装置の製造コストの増加を抑制する。
【解決手段】まず、メモリトランジスタが形成される領域１Ａと、選択トランジスタが形成される領域２Ａと、高耐圧トランジスタが形成される領域３Ａと、低耐圧トランジスタが形成される領域４Ａとにおいて、半導体基板ＳＵＢ上に、絶縁膜ＩＦ１を形成する。次に、領域１Ａおよび領域２Ａの絶縁膜ＩＦ１を選択的に除去する。次に、領域１Ａおよび領域２Ａの半導体基板ＳＵＢ上に、絶縁膜ＩＦ２を形成する。次に、絶縁膜ＩＦ２上と、絶縁膜ＩＦ１上とに、トラップ準位を有する絶縁膜ＣＳＬを形成する。次に、領域２Ａの絶縁膜ＣＳＬおよび絶縁膜ＩＦ２を選択的に除去する。次に、絶縁膜ＣＳＬ上に絶縁膜ＩＦ４を形成すると共に、領域２Ａの半導体基板ＳＵＢ上にも絶縁膜ＩＦ４を形成する。
【選択図】図１１
【解決手段】まず、メモリトランジスタが形成される領域１Ａと、選択トランジスタが形成される領域２Ａと、高耐圧トランジスタが形成される領域３Ａと、低耐圧トランジスタが形成される領域４Ａとにおいて、半導体基板ＳＵＢ上に、絶縁膜ＩＦ１を形成する。次に、領域１Ａおよび領域２Ａの絶縁膜ＩＦ１を選択的に除去する。次に、領域１Ａおよび領域２Ａの半導体基板ＳＵＢ上に、絶縁膜ＩＦ２を形成する。次に、絶縁膜ＩＦ２上と、絶縁膜ＩＦ１上とに、トラップ準位を有する絶縁膜ＣＳＬを形成する。次に、領域２Ａの絶縁膜ＣＳＬおよび絶縁膜ＩＦ２を選択的に除去する。次に、絶縁膜ＣＳＬ上に絶縁膜ＩＦ４を形成すると共に、領域２Ａの半導体基板ＳＵＢ上にも絶縁膜ＩＦ４を形成する。
【選択図】図１１
【特許請求の範囲】
【請求項1】
メモリトランジスタが形成される第１領域と、前記メモリトランジスタを選択するための選択トランジスタが形成され、且つ、前記第１領域に隣接する第２領域と、第１電界効果トランジスタが形成される第３領域と、第２電界効果トランジスタが形成される第４領域とを有する半導体装置の製造方法であって、
（ａ）前記第１領域、前記第２領域、前記第３領域および前記第４領域において、半導体基板上に、第１絶縁膜を形成する工程、
（ｂ）前記（ａ）工程後、前記第１領域および前記第２領域の前記第１絶縁膜を、選択的に除去する工程、
（ｃ）前記（ｂ）工程後、前記第１領域および前記第２領域の前記半導体基板上に、第２絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１領域および前記第２領域の前記第２絶縁膜上と、前記第３領域および前記第４領域の前記第１絶縁膜上とに、トラップ準位を有する第３絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第３絶縁膜および前記第２絶縁膜を、選択的に除去する工程、
（ｆ）前記（ｅ）工程後、前記第１領域、前記第３領域および前記第４領域の前記第３絶縁膜上と、前記第２領域の前記半導体基板上とに、第４絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第３領域および前記第４領域の前記第４絶縁膜および前記第３絶縁膜を、選択的に除去する工程、
（ｈ）前記（ｇ）工程後、前記第４領域の前記第１絶縁膜を、選択的に除去する工程、
（ｉ）前記（ｈ）工程後、前記第４領域の前記半導体基板上に、第５絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記第１領域の前記第４絶縁膜上に前記メモリトランジスタ用の第１ゲート電極を形成し、前記第２領域の前記第４絶縁膜上に前記選択トランジスタ用の第２ゲート電極を形成し、前記第３領域の前記第１絶縁膜上に前記第１電界効果トランジスタ用の第３ゲート電極を形成し、前記第４領域の前記第５絶縁膜上に前記第２電界効果トランジスタ用の第４ゲート電極を形成する工程、
を備える、半導体装置の製造方法。
（ａ）前記第１領域、前記第２領域、前記第３領域および前記第４領域において、半導体基板上に、第１絶縁膜を形成する工程、
（ｂ）前記（ａ）工程後、前記第１領域および前記第２領域の前記第１絶縁膜を、選択的に除去する工程、
（ｃ）前記（ｂ）工程後、前記第１領域および前記第２領域の前記半導体基板上に、第２絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１領域および前記第２領域の前記第２絶縁膜上と、前記第３領域および前記第４領域の前記第１絶縁膜上とに、トラップ準位を有する第３絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第３絶縁膜および前記第２絶縁膜を、選択的に除去する工程、
（ｆ）前記（ｅ）工程後、前記第１領域、前記第３領域および前記第４領域の前記第３絶縁膜上と、前記第２領域の前記半導体基板上とに、第４絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第３領域および前記第４領域の前記第４絶縁膜および前記第３絶縁膜を、選択的に除去する工程、
（ｈ）前記（ｇ）工程後、前記第４領域の前記第１絶縁膜を、選択的に除去する工程、
（ｉ）前記（ｈ）工程後、前記第４領域の前記半導体基板上に、第５絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記第１領域の前記第４絶縁膜上に前記メモリトランジスタ用の第１ゲート電極を形成し、前記第２領域の前記第４絶縁膜上に前記選択トランジスタ用の第２ゲート電極を形成し、前記第３領域の前記第１絶縁膜上に前記第１電界効果トランジスタ用の第３ゲート電極を形成し、前記第４領域の前記第５絶縁膜上に前記第２電界効果トランジスタ用の第４ゲート電極を形成する工程、
を備える、半導体装置の製造方法。
【請求項2】
請求項１に記載の半導体装置の製造方法において、
前記（ｊ）工程時に、前記第３領域の前記第１絶縁膜の厚さは、前記第２領域の前記第４絶縁膜の厚さおよび前記第４領域の前記第５絶縁膜の厚さよりも厚く、前記第２領域の前記第４絶縁膜の厚さは、前記第４領域の前記第５絶縁膜の厚さよりも厚い、半導体装置の製造方法。
前記（ｊ）工程時に、前記第３領域の前記第１絶縁膜の厚さは、前記第２領域の前記第４絶縁膜の厚さおよび前記第４領域の前記第５絶縁膜の厚さよりも厚く、前記第２領域の前記第４絶縁膜の厚さは、前記第４領域の前記第５絶縁膜の厚さよりも厚い、半導体装置の製造方法。
【請求項3】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜、前記第２絶縁膜、前記第４絶縁膜および前記第５絶縁膜は、酸化シリコン膜であり、
前記第３絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
前記第１絶縁膜、前記第２絶縁膜、前記第４絶縁膜および前記第５絶縁膜は、酸化シリコン膜であり、
前記第３絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
【請求項4】
請求項３に記載の半導体装置の製造方法において、
前記（ｆ）工程において、前記第４絶縁膜は、ＩＳＳＧ酸化法によって形成される、半導体装置の製造方法。
前記（ｆ）工程において、前記第４絶縁膜は、ＩＳＳＧ酸化法によって形成される、半導体装置の製造方法。
【請求項5】
請求項４に記載の半導体装置の製造方法において、
前記（ａ）工程において、前記第１絶縁膜は、ＲＴＯ法によって形成される、半導体装置の製造方法。
前記（ａ）工程において、前記第１絶縁膜は、ＲＴＯ法によって形成される、半導体装置の製造方法。
【請求項6】
請求項３に記載の半導体装置の製造方法において、
（ｋ）前記（ｄ）工程後であって前記（ｅ）工程前に、前記第１領域、前記第２領域、前記第３領域および前記第４領域の前記第３絶縁膜上に、酸化シリコン膜である第６絶縁膜を形成する工程、
更に備え、
前記（ｅ）工程は、
（ｅ１）前記第２領域の前記第６絶縁膜を選択的に除去する工程、
（ｅ２）前記（ｅ１）工程後、前記第１領域、前記第３領域および前記第４領域の前記第６絶縁膜をマスクとして、前記第２領域の前記第３絶縁膜を、選択的に除去する工程、
（ｅ３）前記（ｅ２）工程後、前記第１領域、前記第３領域および前記第４領域の前記第６絶縁膜と、前記第２領域の前記第２絶縁膜とを、除去する工程、
を有する、半導体装置の製造方法。
（ｋ）前記（ｄ）工程後であって前記（ｅ）工程前に、前記第１領域、前記第２領域、前記第３領域および前記第４領域の前記第３絶縁膜上に、酸化シリコン膜である第６絶縁膜を形成する工程、
更に備え、
前記（ｅ）工程は、
（ｅ１）前記第２領域の前記第６絶縁膜を選択的に除去する工程、
（ｅ２）前記（ｅ１）工程後、前記第１領域、前記第３領域および前記第４領域の前記第６絶縁膜をマスクとして、前記第２領域の前記第３絶縁膜を、選択的に除去する工程、
（ｅ３）前記（ｅ２）工程後、前記第１領域、前記第３領域および前記第４領域の前記第６絶縁膜と、前記第２領域の前記第２絶縁膜とを、除去する工程、
を有する、半導体装置の製造方法。
【請求項7】
請求項６に記載の半導体装置の製造方法において、
前記（ｅ１）工程は、
（ｅ１１）前記第１領域、前記第３領域および前記第４領域を覆い、且つ、前記第２領域を露出するような開口パターンを有するレジストパターンを形成する工程、
（ｅ１２）前記（ｅ１１）工程後、前記レジストパターンをマスクとして、前記第２領域の前記半導体基板に、前記選択トランジスタの閾値調整用のイオン注入を行う工程、
（ｅ１３）前記（ｅ１１）工程後、前記レジストパターンをマスクとして、前記第２領域の前記第６絶縁膜を選択的に除去する工程、
（ｅ１４）前記（ｅ１２）工程および前記（ｅ１３）工程後、前記レジストパターンを除去する工程、
を有する、半導体装置の製造方法。
前記（ｅ１）工程は、
（ｅ１１）前記第１領域、前記第３領域および前記第４領域を覆い、且つ、前記第２領域を露出するような開口パターンを有するレジストパターンを形成する工程、
（ｅ１２）前記（ｅ１１）工程後、前記レジストパターンをマスクとして、前記第２領域の前記半導体基板に、前記選択トランジスタの閾値調整用のイオン注入を行う工程、
（ｅ１３）前記（ｅ１１）工程後、前記レジストパターンをマスクとして、前記第２領域の前記第６絶縁膜を選択的に除去する工程、
（ｅ１４）前記（ｅ１２）工程および前記（ｅ１３）工程後、前記レジストパターンを除去する工程、
を有する、半導体装置の製造方法。
【請求項8】
請求項１に記載の半導体装置の製造方法において、
（ｌ）前記（ａ）工程前に、前記半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板を用意する工程、
（ｍ）前記（ｌ）工程後であって前記（ａ）工程前に、前記第１領域、前記第２領域および前記第３領域の前記半導体層および前記絶縁層を、選択的に除去する工程、
を更に備え、
前記（ａ）工程で形成される前記第４領域の前記第１絶縁膜、および、前記（ｉ）工程で形成される前記第４領域の前記第５絶縁膜は、前記半導体層上に形成される、半導体装置の製造方法。
（ｌ）前記（ａ）工程前に、前記半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板を用意する工程、
（ｍ）前記（ｌ）工程後であって前記（ａ）工程前に、前記第１領域、前記第２領域および前記第３領域の前記半導体層および前記絶縁層を、選択的に除去する工程、
を更に備え、
前記（ａ）工程で形成される前記第４領域の前記第１絶縁膜、および、前記（ｉ）工程で形成される前記第４領域の前記第５絶縁膜は、前記半導体層上に形成される、半導体装置の製造方法。
【請求項9】
メモリトランジスタが形成される第１領域と、前記メモリトランジスタを選択するための選択トランジスタが形成され、且つ、前記第１領域に隣接する第２領域と、第１電界効果トランジスタが形成される第３領域と、第２電界効果トランジスタが形成される第４領域とを有する半導体装置の製造方法であって、
（ａ）前記第１領域、前記第２領域、前記第３領域および前記第４領域において、半導体基板上に、第１絶縁膜を形成する工程、
（ｂ）前記（ａ）工程後、前記第１領域、前記第２領域および前記第４領域の前記第１絶縁膜を、選択的に除去する工程、
（ｃ）前記（ｂ）工程後、前記第１領域、前記第２領域および前記第４領域の前記半導体基板上に、第２絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１領域、前記第２領域および前記第４領域の前記第２絶縁膜上と、前記第３領域の前記第１絶縁膜上とに、トラップ準位を有する第３絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第３絶縁膜および前記第２絶縁膜を、選択的に除去する工程、
（ｆ）前記（ｅ）工程後、前記第１領域、前記第３領域および前記第４領域の前記第３絶縁膜上と、前記第２領域の前記半導体基板上とに、第４絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第３領域および前記第４領域の前記第４絶縁膜および前記第３絶縁膜を、選択的に除去する工程、
（ｈ）前記（ｇ）工程後、前記第１領域の前記第４絶縁膜上に前記メモリトランジスタ用の第１ゲート電極を形成し、前記第２領域の前記第４絶縁膜上に前記選択トランジスタ用の第２ゲート電極を形成し、前記第３領域の前記第１絶縁膜上に前記第１電界効果トランジスタ用の第３ゲート電極を形成し、前記第４領域の前記第２絶縁膜上に前記第２電界効果トランジスタ用の第４ゲート電極を形成する工程、
を備える、半導体装置の製造方法。
（ａ）前記第１領域、前記第２領域、前記第３領域および前記第４領域において、半導体基板上に、第１絶縁膜を形成する工程、
（ｂ）前記（ａ）工程後、前記第１領域、前記第２領域および前記第４領域の前記第１絶縁膜を、選択的に除去する工程、
（ｃ）前記（ｂ）工程後、前記第１領域、前記第２領域および前記第４領域の前記半導体基板上に、第２絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１領域、前記第２領域および前記第４領域の前記第２絶縁膜上と、前記第３領域の前記第１絶縁膜上とに、トラップ準位を有する第３絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第３絶縁膜および前記第２絶縁膜を、選択的に除去する工程、
（ｆ）前記（ｅ）工程後、前記第１領域、前記第３領域および前記第４領域の前記第３絶縁膜上と、前記第２領域の前記半導体基板上とに、第４絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第３領域および前記第４領域の前記第４絶縁膜および前記第３絶縁膜を、選択的に除去する工程、
（ｈ）前記（ｇ）工程後、前記第１領域の前記第４絶縁膜上に前記メモリトランジスタ用の第１ゲート電極を形成し、前記第２領域の前記第４絶縁膜上に前記選択トランジスタ用の第２ゲート電極を形成し、前記第３領域の前記第１絶縁膜上に前記第１電界効果トランジスタ用の第３ゲート電極を形成し、前記第４領域の前記第２絶縁膜上に前記第２電界効果トランジスタ用の第４ゲート電極を形成する工程、
を備える、半導体装置の製造方法。
【請求項10】
請求項９に記載の半導体装置の製造方法において、
前記（ｈ）工程時に、前記第３領域の前記第１絶縁膜の厚さは、前記第２領域の前記第４絶縁膜の厚さおよび前記第４領域の前記第２絶縁膜の厚さよりも厚く、前記第２領域の前記第４絶縁膜の厚さは、前記第４領域の前記第２絶縁膜の厚さよりも厚い、半導体装置の製造方法。
前記（ｈ）工程時に、前記第３領域の前記第１絶縁膜の厚さは、前記第２領域の前記第４絶縁膜の厚さおよび前記第４領域の前記第２絶縁膜の厚さよりも厚く、前記第２領域の前記第４絶縁膜の厚さは、前記第４領域の前記第２絶縁膜の厚さよりも厚い、半導体装置の製造方法。
【請求項11】
請求項９に記載の半導体装置の製造方法において、
前記第１絶縁膜、前記第２絶縁膜および前記第４絶縁膜は、酸化シリコン膜であり、
前記第３絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
前記第１絶縁膜、前記第２絶縁膜および前記第４絶縁膜は、酸化シリコン膜であり、
前記第３絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
前記（ｆ）工程において、前記第４絶縁膜は、ＩＳＳＧ酸化法によって形成される、半導体装置の製造方法。
前記（ｆ）工程において、前記第４絶縁膜は、ＩＳＳＧ酸化法によって形成される、半導体装置の製造方法。
【請求項13】
請求項１２に記載の半導体装置の製造方法において、
前記（ａ）工程において、前記第１絶縁膜は、ＲＴＯ法によって形成される、半導体装置の製造方法。
前記（ａ）工程において、前記第１絶縁膜は、ＲＴＯ法によって形成される、半導体装置の製造方法。
【請求項14】
請求項１１に記載の半導体装置の製造方法において、
（ｉ）前記（ｄ）工程後であって前記（ｅ）工程前に、前記第１領域、前記第２領域、前記第３領域および前記第４領域の前記第３絶縁膜上に、酸化シリコン膜である第５絶縁膜を形成する工程、
更に備え、
前記（ｅ）工程は、
（ｅ１）前記第２領域の前記第５絶縁膜を選択的に除去する工程、
（ｅ２）前記（ｅ１）工程後、前記第１領域、前記第３領域および前記第４領域の前記第５絶縁膜をマスクとして、前記第２領域の前記第３絶縁膜を、選択的に除去する工程、
（ｅ３）前記（ｅ２）工程後、前記第１領域、前記第３領域および前記第４領域の前記第５絶縁膜と、前記第２領域の前記第２絶縁膜とを、除去する工程、
を有する、半導体装置の製造方法。
（ｉ）前記（ｄ）工程後であって前記（ｅ）工程前に、前記第１領域、前記第２領域、前記第３領域および前記第４領域の前記第３絶縁膜上に、酸化シリコン膜である第５絶縁膜を形成する工程、
更に備え、
前記（ｅ）工程は、
（ｅ１）前記第２領域の前記第５絶縁膜を選択的に除去する工程、
（ｅ２）前記（ｅ１）工程後、前記第１領域、前記第３領域および前記第４領域の前記第５絶縁膜をマスクとして、前記第２領域の前記第３絶縁膜を、選択的に除去する工程、
（ｅ３）前記（ｅ２）工程後、前記第１領域、前記第３領域および前記第４領域の前記第５絶縁膜と、前記第２領域の前記第２絶縁膜とを、除去する工程、
を有する、半導体装置の製造方法。
【請求項15】
請求項１４に記載の半導体装置の製造方法において、
前記（ｅ１）工程は、
（ｅ１１）前記第１領域、前記第３領域および前記第４領域を覆い、且つ、前記第２領域を露出するような開口パターンを有するレジストパターンを形成する工程、
（ｅ１２）前記（ｅ１１）工程後、前記レジストパターンをマスクとして、前記第２領域の前記半導体基板に、前記選択トランジスタの閾値調整用のイオン注入を行う工程、
（ｅ１３）前記（ｅ１１）工程後、前記レジストパターンをマスクとして、前記第２領域の前記第５絶縁膜を選択的に除去する工程、
（ｅ１４）前記（ｅ１２）工程および前記（ｅ１３）工程後、前記レジストパターンを除去する工程、
を有する、半導体装置の製造方法。
前記（ｅ１）工程は、
（ｅ１１）前記第１領域、前記第３領域および前記第４領域を覆い、且つ、前記第２領域を露出するような開口パターンを有するレジストパターンを形成する工程、
（ｅ１２）前記（ｅ１１）工程後、前記レジストパターンをマスクとして、前記第２領域の前記半導体基板に、前記選択トランジスタの閾値調整用のイオン注入を行う工程、
（ｅ１３）前記（ｅ１１）工程後、前記レジストパターンをマスクとして、前記第２領域の前記第５絶縁膜を選択的に除去する工程、
（ｅ１４）前記（ｅ１２）工程および前記（ｅ１３）工程後、前記レジストパターンを除去する工程、
を有する、半導体装置の製造方法。
【請求項16】
請求項９に記載の半導体装置の製造方法において、
（ｊ）前記（ａ）工程前に、前記半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板を用意する工程、
（ｋ）前記（ｊ）工程後であって前記（ａ）工程前に、前記第１領域、前記第２領域および前記第３領域の前記半導体層および前記絶縁層を、選択的に除去する工程、
を更に備え、
前記（ａ）工程で形成される前記第４領域の前記第１絶縁膜、および、前記（ｃ）工程で形成される前記第４領域の前記第２絶縁膜は、前記半導体層上に形成される、半導体装置の製造方法。
（ｊ）前記（ａ）工程前に、前記半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板を用意する工程、
（ｋ）前記（ｊ）工程後であって前記（ａ）工程前に、前記第１領域、前記第２領域および前記第３領域の前記半導体層および前記絶縁層を、選択的に除去する工程、
を更に備え、
前記（ａ）工程で形成される前記第４領域の前記第１絶縁膜、および、前記（ｃ）工程で形成される前記第４領域の前記第２絶縁膜は、前記半導体層上に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリセルを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
電気的に書込および消去が可能な不揮発性メモリセルとして、フラッシュメモリおよびＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリセルは、電界効果トランジスタのゲート電極下に、酸化膜などの絶縁膜で挟まれた浮遊ゲート電極またはトラップ性絶縁膜を有しており、この浮遊ゲート電極またはトラップ性絶縁膜に蓄積された電荷状態を記憶情報としている。このトラップ性絶縁膜は、電荷の蓄積可能な絶縁層を言い、一例として、窒化シリコン膜などが挙げられる。このような不揮発性メモリセルとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタが広く用いられている。
【0003】
また、半導体装置には、不揮発性メモリセルの他に、高耐圧トランジスタおよび低耐圧トランジスタなどの他の電界効果トランジスタも設けられている。これらの電界効果トランジスタに要求されるゲート絶縁膜の厚さは、それぞれ異なるので、各ゲート絶縁膜を作り分ける必要がある。
【0004】
例えば、特許文献１および特許文献２には、半導体基板上に、耐圧の異なる２種類のトランジスタと、ＭＯＮＯＳ型のメモリトランジスタおよび選択トランジスタを有する不揮発性メモリセルとを形成する技術が開示されている。
【0005】
また、特許文献１では、特許文献１の図６～図１３に示されるように、まず、高耐圧トランジスタ用の第１ゲート絶縁膜が形成され、次に、メモリトランジスタ用の第２ゲート絶縁膜（ＯＮＯ膜）が形成され、次に、低耐圧トランジスタ用の第３ゲート絶縁膜が形成される。ここで、選択トランジスタ用のゲート絶縁膜は、高耐圧トランジスタ用のゲート絶縁膜と同じ工程で形成される。
【0006】
一方で、特許文献２では、特許文献１と異なる製造工程が開示されている。特許文献２の図１８～図２３に示されるように、まず、メモリトランジスタ用の第２ゲート絶縁膜（ＯＮＯ膜）が形成され、次に、高耐圧トランジスタ用の第１ゲート絶縁膜が形成され、次に、低耐圧トランジスタ用の第３ゲート絶縁膜が形成される。ここで、選択トランジスタ用のゲート絶縁膜は、高耐圧トランジスタ用のゲート絶縁膜と同じ工程で形成される。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１９－７９８４５号公報
【特許文献2】特開２０１９－１０２５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
特許文献１に示される製造工程の場合、メモリトランジスタ形成領域の第１ゲート絶縁膜を除去する工程（特許文献１の図７）、および、選択トランジスタ形成領域の第２ゲート絶縁膜を除去する工程（特許文献１の図１０）において、メモリトランジスタと選択トランジスタとの境界部を加工している。
【0009】
しかし、これらの工程では、マスクの合わせずれのマージンが少ないので、メモリトランジスタ形成領域に第１ゲート絶縁膜が残される、または、選択トランジスタ形成領域に第２ゲート絶縁膜が残されるという恐れがある。このような恐れは、半導体装置の微細化が促進されるに連れて顕著になってくる。
【0010】
このような恐れを解消すると共に半導体装置の微細化を促進させるためには、例えばＡｒＦエキシマレーザを使用し、境界部の加工を精度よく行う必要がある。しかし、ＡｒＦエキシマレーザの使用は、高額な露光装置および高額な露光処理を必要とするという問題が、本願発明者の検討により明らかになった。
【0011】
特許文献２に示される製造工程の場合、第１絶縁膜を形成する工程ではＲＴＯ（Rapid Thermal Oxidation）法が用いられ、第２絶縁膜のトップ酸化膜を形成する工程ではＩＳＳＧ（In-Situ Steam Generation）酸化法が用いられる（特許文献２の図２１）。
【0012】
しかし、第１絶縁膜の厚さは、トップ酸化膜の厚さよりも厚く、ＲＴＯ法による酸化温度は、ＩＳＳＧ酸化法による酸化温度よりも高温となる。それ故、第２ゲート絶縁膜の後に形成される第１ゲート絶縁膜の形成時に、熱負荷が発生するので、この熱負荷によってメモリトランジスタの保持特性が劣化するという問題が、本願発明者の検討により明らかになった。
【0013】
これらの問題を考慮して、本願では、半導体装置の製造コストの増加を抑制することと、半導体装置の信頼性を向上させることとを主な目的とする。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0014】
一実施の形態によれば、半導体装置の製造方法は、メモリトランジスタが形成される第１領域と、前記メモリトランジスタを選択するための選択トランジスタが形成され、且つ、前記第１領域に隣接する第２領域と、第１電界効果トランジスタが形成される第３領域と、第２電界効果トランジスタが形成される第４領域とを有する。また、半導体装置の製造方法は、（ａ）前記第１領域、前記第２領域、前記第３領域および前記第４領域において、半導体基板上に、第１絶縁膜を形成する工程、（ｂ）前記（ａ）工程後、前記第１領域および前記第２領域の前記第１絶縁膜を、選択的に除去する工程、（ｃ）前記（ｂ）工程後、前記第１領域および前記第２領域の前記半導体基板上に、第２絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記第１領域および前記第２領域の前記第２絶縁膜上と、前記第３領域および前記第４領域の前記第１絶縁膜上とに、トラップ準位を有する第３絶縁膜を形成する工程、（ｅ）前記（ｄ）工程後、前記第２領域の前記第３絶縁膜および前記第２絶縁膜を、選択的に除去する工程、（ｆ）前記（ｅ）工程後、前記第１領域、前記第３領域および前記第４領域の前記第３絶縁膜上と、前記第２領域の前記半導体基板上とに、第４絶縁膜を形成する工程、（ｇ）前記（ｆ）工程後、前記第３領域および前記第４領域の前記第４絶縁膜および前記第３絶縁膜を、選択的に除去する工程、（ｈ）前記（ｇ）工程後、前記第４領域の前記第１絶縁膜を、選択的に除去する工程、（ｉ）前記（ｈ）工程後、前記第４領域の前記半導体基板上に、第５絶縁膜を形成する工程、（ｊ）前記（ｉ）工程後、前記第１領域の前記第４絶縁膜上に前記メモリトランジスタ用の第１ゲート電極を形成し、前記第２領域の前記第４絶縁膜上に前記選択トランジスタ用の第２ゲート電極を形成し、前記第３領域の前記第１絶縁膜上に前記第１電界効果トランジスタ用の第３ゲート電極を形成し、前記第４領域の前記第５絶縁膜上に前記第２電界効果トランジスタ用の第４ゲート電極を形成する工程、を備える。
【0015】
また、一実施の形態によれば、半導体装置の製造方法は、メモリトランジスタが形成される第１領域と、前記メモリトランジスタを選択するための選択トランジスタが形成され、且つ、前記第１領域に隣接する第２領域と、第１電界効果トランジスタが形成される第３領域と、第２電界効果トランジスタが形成される第４領域とを有する。また、半導体装置の製造方法は、（ａ）前記第１領域、前記第２領域、前記第３領域および前記第４領域において、半導体基板上に、第１絶縁膜を形成する工程、（ｂ）前記（ａ）工程後、前記第１領域、前記第２領域および前記第４領域の前記第１絶縁膜を、選択的に除去する工程、（ｃ）前記（ｂ）工程後、前記第１領域、前記第２領域および前記第４領域の前記半導体基板上に、第２絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記第１領域、前記第２領域および前記第４領域の前記第２絶縁膜上と、前記第３領域の前記第１絶縁膜上とに、トラップ準位を有する第３絶縁膜を形成する工程、（ｅ）前記（ｄ）工程後、前記第２領域の前記第３絶縁膜および前記第２縁膜を、選択的に除去する工程、（ｆ）前記（ｅ）工程後、前記第１領域、前記第３領域および前記第４領域の前記第３絶縁膜上と、前記第２領域の前記半導体基板上とに、第４絶縁膜を形成する工程、（ｇ）前記（ｆ）工程後、前記第３領域および前記第４領域の前記第４絶縁膜および前記第３絶縁膜を、選択的に除去する工程、（ｈ）前記（ｇ）工程後、前記第１領域の前記第４絶縁膜上に前記メモリトランジスタ用の第１ゲート電極を形成し、前記第２領域の前記第４絶縁膜上に前記選択トランジスタ用の第２ゲート電極を形成し、前記第３領域の前記第１絶縁膜上に前記第１電界効果トランジスタ用の第３ゲート電極を形成し、前記第４領域の前記第２絶縁膜上に前記第２電界効果トランジスタ用の第４ゲート電極を形成する工程、を備える。
【発明の効果】
【0016】
一実施の形態によれば、半導体装置の信頼性を向上でき、半導体装置の製造コストの増加を抑制できる。
【図面の簡単な説明】
【0017】
【図1】実施の形態１における半導体装置の簡易的な平面図である。
【図2】実施の形態１における半導体装置の製造工程を示す断面図である。
【図17】実施の形態２における半導体装置の製造工程を示す断面図である。
【図27】変形例１における半導体装置を示す断面図である。
【図28】変形例２における半導体装置を示す断面図である。
【発明を実施するための形態】
【0018】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0019】
また、本願では、図面を見易くするために、断面図であってもハッチングが省略されている場合があり、平面図であってもハッチングが付されている場合もある。
【0020】
また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する場合もある。
【0021】
（実施の形態１）
以下に図１～図１６を用いて、実施の形態１における半導体装置およびその製造方法について説明する。まず、図１および図１５を用いて半導体装置の構造について説明し、その後、図２～図１５を用いて半導体装置の製造方法について説明する。
以下に図１～図１６を用いて、実施の形態１における半導体装置およびその製造方法について説明する。まず、図１および図１５を用いて半導体装置の構造について説明し、その後、図２～図１５を用いて半導体装置の製造方法について説明する。
【0022】
＜半導体装置の主な構造＞
図１は、実施の形態１における半導体装置の簡易的な平面図を示している。図１に示されるように、半導体装置は、メモリトランジスタ１Ｑが形成される領域１Ａと、メモリトランジスタ１Ｑを選択するための選択トランジスタ２Ｑが形成され、且つ、領域１Ａに隣接する領域２Ａと、高耐圧トランジスタ３Ｑが形成される領域３Ａと、低耐圧トランジスタ４Ｑが形成される領域４Ａとを有する。
図１は、実施の形態１における半導体装置の簡易的な平面図を示している。図１に示されるように、半導体装置は、メモリトランジスタ１Ｑが形成される領域１Ａと、メモリトランジスタ１Ｑを選択するための選択トランジスタ２Ｑが形成され、且つ、領域１Ａに隣接する領域２Ａと、高耐圧トランジスタ３Ｑが形成される領域３Ａと、低耐圧トランジスタ４Ｑが形成される領域４Ａとを有する。
【0023】
領域１Ａおよび領域２Ａと、領域３Ａと、領域４Ａとは、素子分離部ＳＴＩによって区画されている。各トランジスタ１Ｑ～４Ｑは、素子分離部ＳＴＩに囲まれた半導体基板の活性領域に形成される。図１では、活性領域の一部として、各トランジスタ１Ｑ～４Ｑのソース領域またはドレイン領域を構成する拡散領域ＤＲが示されている。なお、領域１Ａと領域２Ａとの間には、素子分離部ＳＴＩが設けられておらず、拡散領域ＤＲが形成されている。この拡散領域ＤＲによって、メモリトランジスタ１Ｑおよび選択トランジスタ２Ｑは、電気的に接続されている。
【0024】
実施の形態１におけるメモリトランジスタ１Ｑは、ＭＯＮＯＳ型のトランジスタである。１組のメモリトランジスタ１Ｑおよび選択トランジスタ２Ｑは、不揮発性メモリセル（メモリセル）ＭＣを構成し、領域１Ａおよび領域２Ａには、複数のメモリセルＭＣが形成されている。メモリトランジスタ１Ｑ用のゲート電極ＧＥ１および選択トランジスタ２Ｑ用のゲート電極ＧＥ２は、Ｙ方向に延在し、Ｙ方向において隣接する複数のメモリセルＭＣで共通に使用される。
【0025】
高耐圧トランジスタ３Ｑは、例えばＩ／Ｏ（Input/Output）回路の一部を構成する電界効果トランジスタである。低耐圧トランジスタ４Ｑは、例えばＣＰＵ（Central Processing Unit）を含むロジック回路、および、ＳＲＡＭ（Static Random Access Memory）を構成する電界効果トランジスタである。低耐圧トランジスタ４Ｑは、高耐圧トランジスタ３Ｑよりも低い電圧で駆動し、高耐圧トランジスタ３Ｑ用のゲート絶縁膜よりも厚さの薄いゲート絶縁膜を有する。
【0026】
また、図１では、高耐圧トランジスタ３Ｑ用のゲート電極ＧＥ３および低耐圧トランジスタ４Ｑ用のゲート電極ＧＥ４もＹ方向に延在しているが、これらの延在方向は、ゲート電極ＧＥ１およびゲート電極ＧＥ２と同様である必要は無く、他の方向であってもよい。
【0027】
なお、各トランジスタ１Ｑ～４Ｑは、ｎ型の電界効果トランジスタである。実際には、領域３Ａおよび領域４Ａには、ｐ型の電界効果トランジスタも形成されるが、以降の説明では、ｐ型の電界効果トランジスタの説明を省略する。
【0028】
図１５は、実施の形態１における各トランジスタ１Ｑ～４Ｑが形成された断面図を示している。
【0029】
メモリトランジスタ１Ｑは、ゲート絶縁膜ＧＩ１、ゲート電極ＧＥ１およびチャネル領域ＣＨ１を有する。選択トランジスタ２Ｑは、ゲート絶縁膜ＧＩ２、ゲート電極ＧＥ２およびチャネル領域ＣＨ２を有する。高耐圧トランジスタ３Ｑは、ゲート絶縁膜ＧＩ３、ゲート電極ＧＥ３およびチャネル領域ＣＨ３を有する。低耐圧トランジスタ４Ｑは、ゲート絶縁膜ＧＩ４、ゲート電極ＧＥ４およびチャネル領域ＣＨ４を有する。
【0030】
また、各トランジスタ１Ｑ～４Ｑは、サイドウォールスペーサＳＷ、エクステンション領域（不純物領域）ＥＸ、拡散領域（不純物領域）ＤＲおよびシリサイド層ＳＩを有する。
【0031】
ゲート絶縁膜ＧＩ１は、半導体基板ＳＵＢ上に形成された絶縁膜ＩＦ２、絶縁膜ＩＦ２上に形成された絶縁膜ＣＳＬ、および、絶縁膜ＣＳＬ上に形成された絶縁膜ＩＦ４を含む。絶縁膜ＣＳＬは、トラップ準位を有する絶縁膜であり、メモリトランジスタ１Ｑの電荷蓄積層として機能する。
【0032】
ゲート絶縁膜ＧＩ２は、半導体基板ＳＵＢ上に形成された絶縁膜ＩＦ４を含む。ゲート絶縁膜ＧＩ３は、半導体基板ＳＵＢ上に形成された絶縁膜ＩＦ１を含む。ゲート絶縁膜ＧＩ４は、半導体基板ＳＵＢ上に形成された絶縁膜ＩＦ５を含む。
【0033】
各ゲート電極ＧＥ１～ＧＥ４は、各ゲート絶縁膜ＧＩ１～ＧＩ４上に形成されている。サイドウォールスペーサＳＷは、各ゲート電極ＧＥ１～ＧＥ４の両側面上に形成されている。
【0034】
エクステンション領域ＥＸは、各ゲート電極ＧＥ１～ＧＥ４の両側に位置する半導体基板ＳＵＢに形成され、拡散領域ＤＲは、サイドウォールスペーサＳＷを介して各ゲート電極ＧＥ１～ＧＥ４の両側に位置する半導体基板ＳＵＢに形成されている。拡散領域ＤＲは、エクステンション領域ＥＸよりも高い不純物濃度を有し、エクステンション領域ＥＸと共に各トランジスタ１Ｑ～４Ｑのソース領域またはドレイン領域を構成する。
【0035】
各チャネル領域ＣＨ１～ＣＨ４は、各ゲート電極ＧＥ１～ＧＥ４下に位置する半導体基板ＳＵＢに形成され、各領域１Ａ～４Ａのエクステンション領域ＥＸの間に形成されている。
【0036】
シリサイド層ＳＩは、ゲート電極ＧＥ１～ＧＥ４および拡散領域ＤＲの各々の上面に形成されている。
【0037】
本願の主な特徴は、各ゲート絶縁膜ＧＩ１～ＧＩ４を形成するための製造工程にある。以下に、各ゲート絶縁膜ＧＩ１～ＧＩ４を含む各構成の形成方法、厚さおよび材料などについて説明を行う。
【0038】
＜半導体装置の製造方法＞
以下に図２～図１５を用いて、実施の形態１における半導体装置の製造方法を説明する。図２～図１５は、図１に示されるＡ－Ａ線、Ｂ－Ｂ線、Ｃ－Ｃ線およびＤ－Ｄ線に沿った各断面図を示し、各トランジスタ１Ｑ～４Ｑが形成されるまでの各製造工程を示している。
以下に図２～図１５を用いて、実施の形態１における半導体装置の製造方法を説明する。図２～図１５は、図１に示されるＡ－Ａ線、Ｂ－Ｂ線、Ｃ－Ｃ線およびＤ－Ｄ線に沿った各断面図を示し、各トランジスタ１Ｑ～４Ｑが形成されるまでの各製造工程を示している。
【0039】
まず、図２に示されるように、半導体基板ＳＵＢを用意する。半導体基板ＳＵＢは、好ましくは１～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。次に、ここでは図示していないが、半導体基板ＳＵＢに溝を形成し、上記溝内に、例えば酸化シリコン膜などの絶縁膜を埋め込むことによって、素子分離部ＳＴＩを形成する。
【0040】
次に、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢにｐ型のウェル領域ＰＷ１～ＰＷ３を形成する。まず、領域１Ａおよび領域２Ａの半導体基板ＳＵＢにウェル領域ＰＷ１を形成する。次に、領域３Ａの半導体基板ＳＵＢにウェル領域ＰＷ２を形成し、続けて、高耐圧トランジスタ３Ｑの閾値調整用のイオン注入を行うことで、ウェル領域ＰＷ２の表面にチャネル領域ＣＨ３を形成する。次に、領域４Ａの半導体基板ＳＵＢにウェル領域ＰＷ３を形成し、続けて、低耐圧トランジスタ４Ｑの閾値調整用のイオン注入を行うことで、ウェル領域ＰＷ３の表面にチャネル領域ＣＨ４を形成する。
【0041】
なお、各ウェル領域ＰＷ１～ＰＷ３を形成する順番は、特に限定されず、何れが先であってもよい。
【0042】
次に、図３に示されるように、ＲＴＯ法によって、半導体基板ＳＵＢ上に、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、例えば６ｎｍ～１０ｎｍである。
【0043】
なお、実施の形態１におけるＲＴＯ法は、加熱装置の容器内に半導体基板ＳＵＢを設置し、上記容器内に酸素ガスを導入しながら、多数のランプを照射することで半導体基板ＳＵＢを加熱し、酸化シリコン膜を形成する方法である。絶縁膜ＩＦ１の形成のための酸化処理は、例えば、１０５０℃～１１００℃、１０秒～２０秒の条件で行われる。
【0044】
また、以降の説明で単に「熱酸化法によって」などと説明した場合、「熱酸化法」は、一般的にドライ酸化またはスチーム酸化と呼ばれる方法である。これらの酸化処理は、形成される絶縁膜の厚さにもよるが、８００℃～９５０℃、数分～数十分の条件で行われる。
【0045】
次に、図４に示されるように、絶縁膜ＩＦ１上に、領域３Ａおよび領域４Ａを覆い、且つ、領域１Ａおよび領域２Ａを露出するような開口パターンを有するレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして、メモリトランジスタ１Ｑの閾値調整用のイオン注入を行うことで、領域１Ａおよび領域２Ａのウェル領域ＰＷ１の表面にチャネル領域ＣＨ１を形成する。
【0046】
次に、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、レジストパターンＲＰ１をマスクとして、領域１Ａおよび領域２Ａの絶縁膜ＩＦ１を選択的に除去する。その後、例えばアッシング処理によって、レジストパターンＲＰ１を除去する。
【0047】
ここで、チャネル領域ＣＨ１の形成工程と、絶縁膜ＩＦ１の除去工程とに、レジストパターンＲＰ１を共用できるので、マスク枚数の削減を図ることができる。
【0048】
次に、図５に示されるように、例えば熱酸化法によって、領域１Ａおよび領域２Ａの半導体基板ＳＵＢ上に、例えば酸化シリコンからなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２の厚さは、例えば１ｎｍ～３ｎｍである。なお、この酸化処理によって、領域３Ａおよび領域４Ａの半導体基板ＳＵＢも若干酸化され、絶縁膜ＩＦ１の厚さが若干増加する。
【0049】
次に、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法によって、領域１Ａおよび領域２Ａの絶縁膜ＩＦ２上と、領域３Ａおよび領域４Ａの絶縁膜ＩＦ１上とに、例えば窒化シリコンからなる絶縁膜ＣＳＬを形成する。絶縁膜ＣＳＬの厚さは、例えば７ｎｍ～１０ｎｍである。
【0050】
次に、例えばＣＶＤ法によって、各領域１Ａ～４Ａの絶縁膜ＣＳＬ上に、例えば酸化シリコンからなる絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３の厚さは、例えば４ｎｍ～６ｎｍである。なお、絶縁膜ＩＦ３は、主に、後の製造工程で絶縁膜ＣＳＬを除去する際に、絶縁膜ＩＦ３の下に形成されている各絶縁膜を保護するための保護膜（マスク）として機能させるために形成される。
【0051】
次に、図６に示されるように、絶縁膜ＩＦ３上に、領域１Ａ、領域３Ａおよび領域４Ａを覆い、且つ、領域２Ａを露出するような開口パターンを有するレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして、選択トランジスタ２Ｑの閾値調整用のイオン注入を行うことで、領域２Ａのウェル領域ＰＷ１の表面にチャネル領域ＣＨ２を形成する。
【0052】
次に、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、レジストパターンＲＰ２をマスクとして、領域２Ａの絶縁膜ＩＦ３を選択的に除去する。その後、例えばアッシング処理によって、レジストパターンＲＰ２を除去する。
【0053】
ここで、チャネル領域ＣＨ２の形成工程と、絶縁膜ＩＦ３の除去工程とに、レジストパターンＲＰ２を共用できるので、マスク枚数の削減を図ることができる。なお、チャネル領域ＣＨ２の形成工程と、絶縁膜ＩＦ３の除去工程とは、何れが先に行われてもよい。
【0054】
次に、図７に示されるように、例えばリン酸を含む溶液を用いたウェットエッチング処理によって、領域１Ａ、領域３Ａおよび領域４Ａの絶縁膜ＩＦ３をマスクとして、領域２Ａの絶縁膜ＣＳＬを選択的に除去する。
【0055】
次に、図８に示されるように、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、領域２Ａの絶縁膜ＩＦ２を選択的に除去する。この時、領域１Ａ、領域３Ａおよび領域４Ａの絶縁膜ＩＦ３も除去される。
【0056】
次に、図９に示されるように、例えばＩＳＳＧ酸化法によって、領域１Ａ、領域３Ａおよび領域４Ａの絶縁膜ＣＳＬ上と、領域２Ａの半導体基板ＳＵＢ上とに、絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４の厚さは、例えば４ｎｍ～５ｎｍである。
【0057】
なお、実施の形態１におけるＩＳＳＧ酸化法は、加熱装置のチャンバー内に半導体基板ＳＵＢを設置し、チャンバー内に水素および酸素を直接導入し、加熱した半導体基板ＳＵＢ上で水蒸気を発生させ、ラジカル酸化反応を行うことで、酸化シリコン膜を形成する方法である。絶縁膜ＩＦ４の形成のための酸化処理は、例えば９００℃、１０％以上の水素濃度の条件で行われる。
【0058】
また、ＩＳＳＧ酸化法では、シリコンからなる半導体基板ＳＵＢの表面だけでなく、窒化シリコンからなる絶縁膜ＣＳＬの表面も酸化することができる。これらの酸化速度は若干異なるので、領域２Ａの絶縁膜ＩＦ４の厚さは、領域１Ａ、領域３Ａおよび領域４Ａの絶縁膜ＩＦ４の厚さよりも厚くなる。
【0059】
次に、図１０に示されるように、絶縁膜ＩＦ４上に、領域１Ａおよび領域２Ａを覆い、且つ、領域３Ａおよび領域４Ａを露出するような開口パターンを有するレジストパターンＲＰ３を形成する。
【0060】
次に、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、レジストパターンＲＰ３をマスクとして、領域３Ａおよび領域４Ａの絶縁膜ＩＦ４を選択的に除去する。その後、例えばアッシング処理によって、レジストパターンＲＰ３を除去する。
【0061】
次に、図１１に示されるように、例えばリン酸を含む溶液を用いたウェットエッチング処理によって、領域１Ａおよび領域２Ａの絶縁膜ＩＦ４をマスクとして、領域３Ａおよび領域４Ａの絶縁膜ＣＳＬを選択的に除去する。
【0062】
次に、図１２に示されるように、各領域１Ａ～３Ａを覆い、且つ、領域４Ａを露出するような開口パターンを有するレジストパターンＲＰ４を形成する。
【0063】
次に、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、レジストパターンＲＰ４をマスクとして、領域４Ａの絶縁膜ＩＦ１を選択的に除去する。その後、例えばアッシング処理によって、レジストパターンＲＰ４を除去する。
【0064】
次に、図１３に示されるように、例えば熱酸化法によって、領域４Ａの半導体基板ＳＵＢ上に、例えば酸化シリコンからなる絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５の厚さは、例えば１ｎｍ～３ｎｍである。なお、この酸化処理によって、領域２Ａの絶縁膜ＩＦ４の厚さおよび領域３Ａの絶縁膜ＩＦ１の厚さが若干増加する。
【0065】
次に、図１４に示されるように、各領域１Ａ～４Ａに、各ゲート電極ＧＥ１～ＧＥ４を形成する。まず、各領域１Ａ～領域４Ａを覆うように、例えばＣＶＤ法によって、各ゲート電極用の導電性膜として、例えば多結晶シリコン膜を堆積する。次に、フォトリソグラフィ技術およびイオン注入法によって、上記導電性膜にｎ型の不純物を導入する。次に、フォトリソグラフィ技術およびドライエッチング法によって、上記導電性膜をパターニングする。
【0066】
これにより、領域１Ａの絶縁膜ＩＦ４上にメモリトランジスタ１Ｑ用のゲート電極ＧＥ１が形成され、領域２Ａの絶縁膜ＩＦ４上に選択トランジスタ２Ｑ用のゲート電極ＧＥ２が形成され、領域３Ａの絶縁膜ＩＦ１上に高耐圧トランジスタ３Ｑ用のゲート電極ＧＥ３が形成され、領域４Ａの絶縁膜ＩＦ５上に低耐圧トランジスタ４Ｑ用のゲート電極ＧＥ４が形成される。
【0067】
その後、以下の種々の工程を経て、図１５に示される各トランジスタ１Ｑ～４Ｑが形成される。
【0068】
まず、各ゲート電極ＧＥ１～ＧＥ４から露出している各絶縁膜に対して、ドライエッチング処理およびウェットエッチング処理などを行うことで、露出していた各絶縁膜を除去する。
【0069】
これにより、領域１Ａにおいてゲート電極ＧＥ１下に残された絶縁膜ＩＦ４、絶縁膜ＣＳＬおよび絶縁膜ＩＦ２が、ゲート絶縁膜ＧＩ１となる。また、領域２Ａにおいてゲート電極ＧＥ２下に残された絶縁膜ＩＦ４が、ゲート絶縁膜ＧＩ２となり、領域３Ａにおいてゲート電極ＧＥ３下に残された絶縁膜ＩＦ１が、ゲート絶縁膜ＧＩ３となり、領域４Ａにおいてゲート電極ＧＥ４下に残された絶縁膜ＩＦ５が、ゲート絶縁膜ＧＩ４となる。
【0070】
次に、フォトリソグラフィ技術およびイオン注入法によって、各ゲート電極ＧＥ１～ＧＥ４の両側の半導体基板ＳＵＢに、ｎ型のエクステンション領域ＥＸを形成する。
【0071】
次に、各領域１Ａ～領域４Ａの各ゲート電極ＧＥ１～ＧＥ４を覆うように、例えばＣＶＤ法により、例えば窒化シリコンからなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことにより、各ゲート電極ＧＥ１～ＧＥ４の各々の側面に、サイドウォールスペーサＳＷを形成する。
【0072】
次に、フォトリソグラフィ技術およびイオン注入法によって、サイドウォールスペーサＳＷを介して各ゲート電極ＧＥ１～ＧＥ４の両側の半導体基板ＳＵＢに、ｎ型の拡散領域ＤＲを形成する。
【0073】
次に、サリサイド（Salicide：Self Aligned Silicide）技術によって、各ゲート電極ＧＥ１～ＧＥ４および拡散領域ＤＲの各々の上面上に、シリサイド層ＳＩを形成する。シリサイド層ＳＩは、各ゲート電極ＧＥ１～ＧＥ４および半導体基板ＳＵＢを構成する材料と、金属膜とを反応させることで形成できる。そのような金属膜は、例えばコバルト、ニッケルまたはニッケル－プラチナ合金からなり、シリサイド層ＳＩは、例えばコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなる。
【0074】
以上のようにして、実施の形態１の半導体装置が製造される。
【0075】
ここで、各ゲート絶縁膜ＧＩ２～ＧＩ４の厚さ関係について纏めておく。実施の形態１では、図１４の製造工程時において、領域３Ａの絶縁膜ＩＦ１の厚さは、領域２Ａの絶縁膜ＩＦ４の厚さおよび領域４Ａの絶縁膜ＩＦ５の厚さよりも厚い。そして、領域２Ａの絶縁膜ＩＦ４の厚さは、領域４Ａの絶縁膜ＩＦ５の厚さよりも厚い。すなわち、ゲート絶縁膜ＧＩ３の厚さは、ゲート絶縁膜ＧＩ２の厚さおよびゲート絶縁膜ＧＩ４の厚さよりも厚く、ゲート絶縁膜ＧＩ２の厚さは、ゲート絶縁膜ＧＩ４の厚さよりも厚い。
【0076】
＜実施の形態１の主な特徴＞
上述の特許文献１では、メモリトランジスタ１Ｑ（領域１Ａ）と選択トランジスタ２Ｑ（領域２Ａ）との境界部において、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を加工しているが、上記境界部において、ゲート絶縁膜ＧＩ１またはゲート絶縁膜ＧＩ２が残されるという恐れがあった。すなわち、上述の特許文献１では、メモリトランジスタ用のゲート絶縁膜と、選択トランジスタ用のゲート絶縁膜とは、互いに別の製造工程で完成していた。そして、このような恐れを解消すると共に半導体装置の微細化を促進させるためには、例えばＡｒＦエキシマレーザの使用が必要となり、高額な露光装置および高額な露光処理を必要とするという問題があった。
上述の特許文献１では、メモリトランジスタ１Ｑ（領域１Ａ）と選択トランジスタ２Ｑ（領域２Ａ）との境界部において、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を加工しているが、上記境界部において、ゲート絶縁膜ＧＩ１またはゲート絶縁膜ＧＩ２が残されるという恐れがあった。すなわち、上述の特許文献１では、メモリトランジスタ用のゲート絶縁膜と、選択トランジスタ用のゲート絶縁膜とは、互いに別の製造工程で完成していた。そして、このような恐れを解消すると共に半導体装置の微細化を促進させるためには、例えばＡｒＦエキシマレーザの使用が必要となり、高額な露光装置および高額な露光処理を必要とするという問題があった。
【0077】
これに対して、実施の形態１では、図６～図８の製造工程によって領域２Ａの絶縁膜ＩＦ３、絶縁膜ＣＳＬおよび絶縁膜ＩＦ２を除去した後、図９の製造工程によって領域１Ａの絶縁膜ＣＳＬ上および領域２Ａの半導体基板ＳＵＢ上に、絶縁膜ＩＦ４を形成している。すなわち、実施の形態１では、メモリトランジスタ１Ｑ（領域１Ａ）のゲート絶縁膜ＧＩ１と、選択トランジスタ２Ｑ（領域２Ａ）のゲート絶縁膜ＧＩ２とは、互いに同じ工程で完成している。言い換えると、上記境界部における加工は、１度のみである。このため、上記境界部にゲート絶縁膜ＧＩ１またはゲート絶縁膜ＧＩ２を構成する絶縁膜が残されるという恐れを低減することができる。従って、半導体装置の信頼性を向上させることができる。
【0078】
また、そのような恐れを解消するために、高額なＡｒＦエキシマレーザの使用を必要としない。例えば、実施の形態１で使用されるレジストパターンＲＰ１～ＲＰ４は、ＫｒＦエキシマレーザを使用して形成される。従って、半導体装置の製造コストの増加を抑制することができる。また、図２～図１５で説明した製造方法によれば、高額な露光装置および高額な露光処理でなくとも、半導体装置の微細化を図ることができる。
【0079】
また、上述の特許文献２では、ＩＳＳＧ酸化法による酸化処理の後（ゲート絶縁膜ＧＩ２の形成の後）にＲＴＯ法による酸化処理が行われるので、ＲＴＯ法による酸化処理の熱負荷によって、メモリトランジスタ１Ｑの保持特性が劣化するという問題があった。
【0080】
これに対して、実施の形態１では、図３の絶縁膜ＩＦ１の形成時にＲＴＯ法が用いられた後に、ゲート絶縁膜ＧＩ１形成される。従って、特許文献２のような問題が発生しないので、半導体装置の信頼性を向上させることができる。
【0081】
また、実施の形態１における製造方法によれば、図９に示されるように、ゲート絶縁膜ＧＩ１の一部となる絶縁膜ＩＦ４を形成する工程で、領域２Ａにおいてゲート絶縁膜ＧＩ２となる絶縁膜ＩＦ４が同時に形成される。このため、製造工程の簡略化を図ることができる。
【0082】
ところで、半導体装置の微細化に伴って、メモリセルＭＣ（メモリトランジスタ１Ｑ、選択トランジスタ２Ｑ）および低耐圧トランジスタ４Ｑには、高速動作および低消費電力などの性能の向上が求められてくる。一方で、高耐圧トランジスタ３Ｑには、Ｉ／Ｏ回路などに使用されるという性質上、高速動作および低消費電力などよりも、耐圧の確保が求められる。
【0083】
特許文献１および特許文献２では、選択トランジスタ２Ｑのゲート絶縁膜ＧＩ２は、高耐圧トランジスタ３Ｑのゲート絶縁膜ＧＩ３と同じ工程で形成されるので、ゲート絶縁膜ＧＩ２は、相対的に厚い絶縁膜となっている。なお、特許文献１および特許文献２では、選択トランジスタ２Ｑのゲート絶縁膜ＧＩ２の厚さは、高耐圧トランジスタ３Ｑのゲート絶縁膜ＧＩ３の厚さと同じ厚さである。従って、選択トランジスタ２Ｑの性能の向上を図ることが難しい。
【0084】
これに対して、実施の形態１では、選択トランジスタ２Ｑのゲート絶縁膜ＧＩ２は、絶縁膜ＩＦ４であり、相対的に薄い絶縁膜となっている。すなわち、選択トランジスタ２Ｑのゲート絶縁膜ＧＩ２の厚さは、高耐圧トランジスタ３Ｑのゲート絶縁膜ＧＩ３の厚さよりも薄い。ここで、近年では、半導体装置の微細化だけでなく、低消費電力化の要求もある。例えば、電界効果トランジスタのゲート長は４５ｎｍ以下であり（従来は、４５ｎｍより長い）、また、動作電圧は２．５Ｖ以下である（従来は、２．５Ｖより高い）。そのため、低消費電力対策を考慮した半導体装置においては、特許文献１および特許文献２のように、必ずしも、選択トランジスタ２Ｑのゲート絶縁膜ＧＩ２の厚さを相対的に厚く形成しておかなくても良い。これにより、高速動作および低消費電力などの性能の向上という観点において、実施の形態１の半導体装置は、特許文献１および特許文献２の半導体装置よりも優れている。
【0085】
【0086】
特に詳細に説明を行わなかったが、図２～図１５の各製造工程中には、半導体基板ＳＵＢの主面を洗浄する工程が何度も行われる。例えば、イオン注入後またはレジストパターンＲＰ１～ＲＰ４の除去後には、フッ酸および過酸化水素水などを含む洗浄液によって、半導体基板ＳＵＢの主面が洗浄される。また、酸化シリコン膜の除去工程では、フッ酸を含む溶液を用いたウェットエッチング処理が行われる。
【0087】
これらの洗浄工程およびウェットエッチング処理によって、素子分離部ＳＴＩの上面が徐々に後退する。また、素子分離部ＳＴＩの上面のうち、素子分離部ＳＴＩと、半導体基板ＳＵＢの活性領域との境界付近には、素子分離部ＳＴＩの形成時に設けられるディボット（窪み）ＤＶが存在する。
【0088】
図２～図１５の各製造工程では、ディボットＤＶを覆う絶縁膜の状態が、各領域１Ａ～３Ａで異なっている。それ故、図１６に破線で示されるように、ディボットＤＶの深さが、各領域１Ａ～３Ａで異なっている。実施の形態１の製造方法を適用すると、ディボットＤＶの深さは、領域３Ａ、領域１Ａ、領域２Ａの順に、深くなっていることが判る。
【0089】
（実施の形態２）
以下に図１７～図２６を用いて、実施の形態２における半導体装置の製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１７～図２６を用いて、実施の形態２における半導体装置の製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0090】
実施の形態２では、実施の形態１と異なる製造工程によって、各トランジスタ１Ｑ～４Ｑが製造される。実施の形態２の製造工程は、図３までは実施の形態１と同じである。図３の製造工程に続いて、図１７の製造工程が実施される。
【0091】
なお、実施の形態２における絶縁膜ＩＦ１～ＩＦ４および絶縁膜ＣＳＬの厚さは、実施の形態１と同じであるので、これらの説明については省略する。
【0092】
図１７に示されるように、絶縁膜ＩＦ１上に、領域３Ａを覆い、且つ、領域１Ａ、領域２Ａおよび領域４Ａを露出するような開口パターンを有するレジストパターンＲＰ５を形成する。次に、レジストパターンＲＰ５をマスクとして、メモリトランジスタ１Ｑの閾値調整用のイオン注入を行うことで、領域１Ａおよび領域２Ａのウェル領域ＰＷ１の表面にチャネル領域ＣＨ１を形成する。
【0093】
次に、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、レジストパターンＲＰ５をマスクとして、領域１Ａ、領域２Ａおよび領域４Ａの絶縁膜ＩＦ１を選択的に除去する。その後、例えばアッシング処理によって、レジストパターンＲＰ５を除去する。
【0094】
ここで、チャネル領域ＣＨ１の形成工程と、絶縁膜ＩＦ１の除去工程とに、レジストパターンＲＰ５を共用できるので、マスク枚数の削減を図ることができる。
【0095】
次に、図１８に示されるように、例えば熱酸化法によって、領域１Ａ、領域２Ａおよび領域４Ａの半導体基板ＳＵＢ上に、例えば酸化シリコンからなる絶縁膜ＩＦ２を形成する。なお、この酸化処理によって、領域３Ａの半導体基板ＳＵＢも若干酸化され、絶縁膜ＩＦ１の厚さが若干増加する。
【0096】
次に、例えばＣＶＤ法またはＡＬＤ法によって、領域１Ａ、領域２Ａおよび領域４Ａの絶縁膜ＩＦ２上と、領域３Ａの絶縁膜ＩＦ１上とに、例えば窒化シリコンからなる絶縁膜ＣＳＬを形成する。次に、例えばＣＶＤ法によって、各領域１Ａ～４Ａの絶縁膜ＣＳＬ上に、例えば酸化シリコンからなる絶縁膜ＩＦ３を形成する。
【0097】
次に、図１９に示されるように、絶縁膜ＩＦ３上に、領域１Ａ、領域３Ａおよび領域４Ａを覆い、且つ、領域２Ａを露出するような開口パターンを有するレジストパターンＲＰ６を形成する。次に、レジストパターンＲＰ６をマスクとして、選択トランジスタ２Ｑの閾値調整用のイオン注入を行うことで、領域２Ａのウェル領域ＰＷ１の表面にチャネル領域ＣＨ２を形成する。
【0098】
次に、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、レジストパターンＲＰ６をマスクとして、領域２Ａの絶縁膜ＩＦ３を選択的に除去する。その後、例えばアッシング処理によって、レジストパターンＲＰ６を除去する。
【0099】
ここで、チャネル領域ＣＨ２の形成工程と、絶縁膜ＩＦ３の除去工程とに、レジストパターンＲＰ６を共用できるので、マスク枚数の削減を図ることができる。なお、チャネル領域ＣＨ２の形成工程と、絶縁膜ＩＦ３の除去工程とは、何れが先に行われてもよい。
【0100】
次に、図２０に示されるように、例えばリン酸を含む溶液を用いたウェットエッチング処理によって、領域１Ａ、領域３Ａおよび領域４Ａの絶縁膜ＩＦ３をマスクとして、領域２Ａの絶縁膜ＣＳＬを選択的に除去する。
【0101】
次に、図２１に示されるように、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、領域２Ａの絶縁膜ＩＦ２を選択的に除去する。この時、領域１Ａ、領域３Ａおよび領域４Ａの絶縁膜ＩＦ３も除去される。
【0102】
次に、図２２に示されるように、例えばＩＳＳＧ酸化法によって、領域１Ａ、領域３Ａおよび領域４Ａの絶縁膜ＣＳＬ上と、領域２Ａの半導体基板ＳＵＢ上とに、絶縁膜ＩＦ４を形成する。
【0103】
次に、図２３に示されるように、絶縁膜ＩＦ４上に、領域１Ａおよび領域２Ａを覆い、且つ、領域３Ａおよび領域４Ａを露出するような開口パターンを有するレジストパターンＲＰ７を形成する。
【0104】
次に、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、レジストパターンＲＰ７をマスクとして、領域３Ａおよび領域４Ａの絶縁膜ＩＦ４を選択的に除去する。その後、例えばアッシング処理によって、レジストパターンＲＰ７を除去する。
【0105】
次に、図２４に示されるように、例えばリン酸を含む溶液を用いたウェットエッチング処理によって、領域１Ａおよび領域２Ａの絶縁膜ＩＦ４をマスクとして、領域３Ａおよび領域４Ａの絶縁膜ＣＳＬを選択的に除去する。
【0106】
次に、図２５に示されるように、各領域１Ａ～４Ａに、実施の形態１と同様の方法によって、各ゲート電極ＧＥ１～ＧＥ４を形成する。
【0107】
これにより、領域１Ａの絶縁膜ＩＦ４上にメモリトランジスタ１Ｑ用のゲート電極ＧＥ１が形成され、領域２Ａの絶縁膜ＩＦ４上に選択トランジスタ２Ｑ用のゲート電極ＧＥ２が形成され、領域３Ａの絶縁膜ＩＦ１上に高耐圧トランジスタ３Ｑ用のゲート電極ＧＥ３が形成され、領域４Ａの絶縁膜ＩＦ２上に低耐圧トランジスタ４Ｑ用のゲート電極ＧＥ４が形成される。
【0108】
【0109】
以下に、実施の形態２における各ゲート絶縁膜ＧＩ２～ＧＩ４の厚さ関係を記す。実施の形態２では、図２５の製造工程時において、領域３Ａの絶縁膜ＩＦ１の厚さは、領域２Ａの絶縁膜ＩＦ４の厚さおよび領域４Ａの絶縁膜ＩＦ２の厚さよりも厚い。そして、領域２Ａの絶縁膜ＩＦ４の厚さは、領域４Ａの絶縁膜ＩＦ２の厚さよりも厚い。すなわち、ゲート絶縁膜ＧＩ３の厚さは、ゲート絶縁膜ＧＩ２の厚さおよびゲート絶縁膜ＧＩ４の厚さよりも厚く、ゲート絶縁膜ＧＩ２の厚さは、ゲート絶縁膜ＧＩ４の厚さよりも厚い。
【0110】
実施の形態２における半導体装置の製造方法は、実施の形態１と同様の効果を得られると共に、製造工程の簡略化を図ることができる。なぜなら、本実施の形態２における領域４Ａのゲート絶縁膜ＧＩ４は、実施の形態１と異なり、メモリトランジスタ１Ｑのゲート絶縁膜ＧＩ１を構成する絶縁膜ＩＦ２によって構成されているからである。すなわち、領域１Ａのゲート絶縁膜ＧＩ１の一部である絶縁膜ＩＦ２を形成する工程と同じ工程によって、領域４Ａのゲート絶縁膜ＧＩ４を形成することができる。
【0111】
また、絶縁膜ＩＦ２の厚さは、メモリトランジスタ１Ｑの特性を優先して設計されることが好ましい。それ故、例えば、ゲート絶縁膜ＧＩ４の厚さが薄すぎて、低耐圧トランジスタ４Ｑに求められる特性を満たさないような場合も想定される。しかし、そのような場合には、領域４Ａの絶縁膜ＩＦ２上に高誘電率膜を形成し、絶縁膜ＩＦ２および上記高誘電率膜によって、ゲート絶縁膜ＧＩ４を構成することができる。
【0112】
上記高誘電率膜は、例えば以下のような製造工程を経ることで形成できる。
【0113】
まず、図２４の製造工程後、領域１Ａおよび領域２Ａの絶縁膜ＩＦ４上と、領域３Ａの絶縁膜ＩＦ１上と、領域４Ａの絶縁膜ＩＦ２上とに、例えばＣＶＤ法またはＡＬＤ法によって、上記高誘電率膜を形成する。次に、領域４Ａを覆い、且つ、領域１Ａ、領域２Ａおよび領域３Ａを露出するような開口パターンを有するレジストパターンを形成する。
【0114】
次に、例えばドライエッチング処理によって、上記レジストパターンをマスクとして、領域１Ａ、領域２Ａおよび領域３Ａの上記高誘電率膜を選択的に除去する。その後、例えばアッシング処理によって、上記レジストパターンを除去する。その後の製造工程は、図２５以降と同じである。
【0115】
なお、上記高誘電率膜は、酸化シリコン膜よりも高い誘電率を有し、金属酸化膜からなる。上記金属酸化膜としては、例えば、酸化ハフニウム膜（ＨｆＯ２膜）、ハフニウムシリケート膜（ＨｆＳｉＯ膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）若しくは酸化ジルコニウム膜（ＺｒＯ２膜）、または、これらの積層膜を適用できる。
【0116】
（変形例１）
実施の形態１および実施の形態２の変形例１として、領域４ＡにＳＯＩ（Silicon On Insulator）基板を採用する技術が挙げられる。この場合、低耐圧トランジスタ４Ｑは、ＳＯＩ基板上に形成される。
実施の形態１および実施の形態２の変形例１として、領域４ＡにＳＯＩ（Silicon On Insulator）基板を採用する技術が挙げられる。この場合、低耐圧トランジスタ４Ｑは、ＳＯＩ基板上に形成される。
【0117】
ＳＯＩ基板は、支持基板である半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸの上に形成された半導体層ＳＬとを有する。絶縁層ＢＯＸは、例えば酸化シリコンからなり、絶縁層ＢＯＸの厚さは、例えば１０ｎｍ～２０ｎｍである。半導体層ＳＬは、単結晶シリコンからなり、半導体層ＳＬの厚さは、例えば１０ｎｍ～２０ｎｍである。
【0118】
このようなＳＯＩ基板を採用する場合の製造方法は、以下のようになる。
【0119】
まず、図２の製造工程前に、上記ＳＯＩ基板を用意する。次に、図２７に示されるように、フォトリソグラフィ技術と、ドライエッチング処理またはウェットエッチング処理などのエッチング処理とによって、領域１Ａ、領域２Ａおよび領域３Ａの半導体層ＳＬおよび絶縁層ＢＯＸを、選択的に除去する。これによって、領域１Ａ、領域２Ａおよび領域３Ａの半導体基板ＳＵＢは露出し、領域４Ａの半導体基板ＳＵＢ上には、半導体層ＳＬおよび絶縁層ＢＯＸが残される。
【0120】
その後、実施の形態１の図２～図１５の製造工程、または、実施の形態２の図１７～図２６の製造工程が行われる。従って、領域４Ａにおいて形成される各絶縁膜は、半導体基板ＳＵＢの上方に位置する半導体層ＳＬ上に形成される。例えば、図３の製造工程では、領域４Ａの半導体層ＳＬ上に絶縁膜ＩＦ１が形成され、図１３の製造工程では、領域４Ａの半導体層ＳＬ上に絶縁膜ＩＦ５が形成され、図１８の製造工程では、領域４Ａの半導体層ＳＬ上に絶縁膜ＩＦ２が形成される。
【0121】
（変形例２）
実施の形態１および実施の形態２の変形例２として、メモリトランジスタ１Ｑが、ＭＯＮＯＳ型のトランジスタではなく、他のメモリ素子で構成される技術が挙げられる。
実施の形態１および実施の形態２の変形例２として、メモリトランジスタ１Ｑが、ＭＯＮＯＳ型のトランジスタではなく、他のメモリ素子で構成される技術が挙げられる。
【0122】
他のメモリ素子として、電荷蓄積層である絶縁膜ＣＳＬを含むゲート絶縁膜ＧＩ１の代わりに、例えば、図２８に示されるような保存膜ＭＦを有するメモリ素子を適用できる。
【0123】
保存膜ＭＦは、トラップ準位を有する高誘電率膜であり、上記高誘電率膜は、例えばハフニウムシリケート膜（ＨｆＳｉＯ膜）である。保存膜ＭＦの他の例としては、強誘電体膜が挙げられる。上記強誘電体膜は、例えば（Ｂａ，Ｃａ）ＴｉＯ３のように構成されたＢＺＴ膜、または、ＰｂＺｒＴｉＯ３のように構成されたＰＬＺＴ膜である。
【0124】
このような保存膜ＭＦは、絶縁膜ＣＳＬを形成する工程に置き換えて形成することができる。また、各ゲート絶縁膜ＧＩ２～ＧＩ４の厚さ関係は、実施の形態１および実施の形態２と同様である。
【0125】
以上、本発明を実施の形態に基づいて具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0126】
例えば、上記した実施の形態１、実施の形態２、変形例１および変形例２では、絶縁膜ＩＦ１をＲＴＯ法によって形成されると説明したが、この絶縁膜ＩＦ１は、ＩＳＳＧ酸化法によって形成されてもよく、ＲＴＯ法とＩＳＳＧ酸化法との併用により形成されてもよい。
【符号の説明】
【0127】
１Ａ 領域（メモリトランジスタの形成領域）
２Ａ 領域（選択トランジスタの形成領域）
３Ａ 領域（高耐圧トランジスタの形成領域）
４Ａ 領域（低耐圧トランジスタの形成領域）
１Ｑ メモリトランジスタ
２Ｑ 選択トランジスタ
３Ｑ 高耐圧トランジスタ
４Ｑ 低耐圧トランジスタ
ＢＯＸ 絶縁層
ＣＨ１～ＣＨ４ チャネル領域
ＣＳＬ 絶縁膜（電荷蓄積層）
ＤＲ 拡散領域（不純物領域）
ＤＶ ディボット（窪み）
ＥＸ エクステンション領域（不純物領域）
ＧＥ１～ＧＥ４ ゲート電極
ＧＩ１～ＧＩ４ ゲート絶縁膜
ＩＦ１～ＩＦ５ 絶縁膜
ＭＦ 保存膜
ＰＲ１～ＰＲ７ レジストパターン
ＰＷ１～ＰＷ３ ウェル領域
ＳＩ シリサイド層
ＳＬ 半導体層
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
２Ａ 領域（選択トランジスタの形成領域）
３Ａ 領域（高耐圧トランジスタの形成領域）
４Ａ 領域（低耐圧トランジスタの形成領域）
１Ｑ メモリトランジスタ
２Ｑ 選択トランジスタ
３Ｑ 高耐圧トランジスタ
４Ｑ 低耐圧トランジスタ
ＢＯＸ 絶縁層
ＣＨ１～ＣＨ４ チャネル領域
ＣＳＬ 絶縁膜（電荷蓄積層）
ＤＲ 拡散領域（不純物領域）
ＤＶ ディボット（窪み）
ＥＸ エクステンション領域（不純物領域）
ＧＥ１～ＧＥ４ ゲート電極
ＧＩ１～ＧＩ４ ゲート絶縁膜
ＩＦ１～ＩＦ５ 絶縁膜
ＭＦ 保存膜
ＰＲ１～ＰＲ７ レジストパターン
ＰＷ１～ＰＷ３ ウェル領域
ＳＩ シリサイド層
ＳＬ 半導体層
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】