特開 2022-67396 低電力回路用入力過電圧保護回路及び低電力回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022067396

(43)【公開日】2022-05-06

(54)【発明の名称】低電力回路用入力過電圧保護回路及び低電力回路装置

(51)【国際特許分類】

   H02H 9/04 20060101AFI20220425BHJP

【ＦＩ】

H02H9/04 A

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2020176086

(22)【出願日】2020-10-20

(71)【出願人】

【識別番号】518195771

【氏名又は名称】株式会社翔エンジニアリング

(71)【出願人】

【識別番号】597019609

【氏名又は名称】株式会社 シーディエヌ

(74)【代理人】

【識別番号】110000970

【氏名又は名称】特許業務法人 楓国際特許事務所

(72)【発明者】

【氏名】野田 龍三

(72)【発明者】

【氏名】藤原 暉雄

【テーマコード（参考）】

5G013

【Ｆターム（参考）】

5G013AA04

5G013BA02

5G013CB29

5G013DA05

(57)【要約】      （修正有）

【課題】昇圧回路への入力電圧の変動が大きい場合でも、その電圧を制限したうえで、入力電圧の保護のための消費電流を極めて小さく抑える低電力回路用入力過電圧保護回路及び低電力回路装置を提供する。
【解決手段】低電力回路装置２０１において、低電力回路用入力過電圧保護回路１０１は、発電回路１０の出力電圧を入力する電圧入力部Ｐｉと、この電圧入力部の電圧を昇圧し、後段の回路４０へ電源電圧を供給する昇圧回路３０と、電圧入力部と昇圧回路との間に、デプレッション型のＦＥＴ Ｑ１による過電圧保護回路を備える。ＦＥＴのドレインＤは、電圧入力部に接続され、ＦＥＴのソースＳは昇圧回路の入力部に接続される。ＦＥＴのゲートＧは、ソースに対して逆バイアス電圧となる電位に接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

発電回路の出力電圧を入力する電圧入力部と、
前記電圧入力部の電圧を昇圧し、後段の回路へ電源電圧を供給する昇圧回路と、
前記電圧入力部と前記昇圧回路との間に、デプレッション型のＦＥＴによる過電圧保護回路を備え、
前記ＦＥＴのドレインは前記電圧入力部に接続され、前記ＦＥＴのソースは前記昇圧回路の入力部に接続され、前記ＦＥＴのゲートは前記ソースに対して逆バイアス電圧となる電位に接続された、
低電力回路用入力過電圧保護回路。

【請求項2】

前記ゲートはグランドに接続されている、
請求項１に記載の、低電力回路用入力過電圧保護回路。

【請求項3】

前記ソースとグランドとの間に接続された抵抗分圧回路を備え、
前記ゲートは前記抵抗分圧回路の出力に接続された、
請求項１に記載の、低電力回路用入力過電圧保護回路。

【請求項4】

前記ソースとグランド基準電位との間に接続された、ダイオードと抵抗との直列回路を備え、
前記ゲートは前記ダイオードと前記抵抗との接続部に接続された、
請求項１に記載の、低電力回路用入力過電圧保護回路。

【請求項5】

請求項１から４のいずれかに記載の低電力回路用入力過電圧保護回路と、
前記低電力回路用入力過電圧保護回路の電圧入力部に接続される前記発電回路と、
前記昇圧回路の出力電圧を電源電圧として動作する処理回路と、
を備える、低電力回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、無線給電システムの受電部や熱電発電素子等をエネルギー源とする、低電力回路に用いられる、入力過電圧保護回路及びそれを備える低電力回路装置に関する。

【背景技術】

【0002】

従来、電力源を搭載しない、または、極小容量の電力源のみを搭載する通信端末で安定的に通信できるように、無線電力伝送によって通信端末に給電する無線電力供給システムが構成されている。例えば、特許文献１には、移動体からセンサへマイクロ波電力伝送により電力を供給する技術が開示されている。

【0003】

また、例えば火山の観測等を行うセンサシステムでは、火山の所定箇所に観測装置が設置され、マルチコプタに搭載された送電・通信装置から観測装置にマイクロ波で電力が供給され、観測装置はこの電力で動作し、観測データを送電・通信装置へ送信する。

【0004】

上述の例では、マルチコプタと観測装置との距離が大きいほど、観測装置の受電電力は低下する。このように、外部から定常的な電力を受けることのできない装置においては、広い動作環境を得るために、無線電力伝送によって給電される僅かな電力で動作するように回路を構成することが重要である。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００７－９７３５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記センサシステムが正常に動作するためには、センサ信号の処理を行うマイクロプロセッサや、センサデータの通信処理を行う通信回路が必要である。一般に、マイクロプロセッサや通信部は２Ｖ～５Ｖの電源電圧を必要とする。しかし、無線給電によって数Ｖの電源電圧を得るには、送電側で大電力が必要となる。

【0007】

上述の問題は、無線給電に限らず、熱電発電素子を電源とする場合にも同様に生じる。熱電発電素子は、例えばゼーベック効果により熱エネルギーを電力エネルギーに変換する素子であり、大きな起電力を得るためには大きな温度差が必要となる。

【0008】

そこで、無線給電システムの受電部の出力電圧や、熱電発電素子の出力電圧を昇圧する回路を設けることが重要である。この昇圧回路は、例えば１００ｍＶ程度の低い電圧を、２Ｖ～３Ｖにまで昇圧する。

【0009】

このような入力電圧の低い昇圧回路では、その低い入力電圧でも昇圧動作する必要があるため、回路部品には耐電圧性の高いものは使われていない。例えば、低電圧入力から昇圧できる、アナログ・デバイセズ社製のLTC3108では、耐圧が２Ｖ程度である。この場合、昇圧回路を安定的に使うには、印加電圧は１．５Ｖ以下に抑えることが望ましい。

【0010】

しかし、無線給電システムの受電部を電源とする装置においては、実使用の前に、給電側のアンテナと受電側のアンテナとが近接して置かれる場合がある。また、熱電発電素子を電源とする場合に、熱電発電素子の温度差が非常に大きくなることがある。これらの状況によって、入力電圧の最低電圧と最大電圧の比は３００を超えることもある。例えば、最低入力電圧が１００ｍＶであれば、最大入力電圧は３０Ｖ以上にも達することになるので、入力電圧の制限回路が必要となる。

【0011】

図１０は一般的な入力電圧制限回路を備える装置の回路図である。図１０に示す例では、発電回路１０と昇圧回路３０との間に抵抗Ｒ及びツェナーダイオードＺＤによる過電圧保護回路が設けられている。昇圧回路３０の出力にはその電圧を電源として動作する処理回路４０が接続されている。

【0012】

このように、ツェナーダイオードＺＤによる過電圧保護回路では、ツェナー電圧１Ｖ以下のツェナーダイオードであっても、Typical値で１０μＡ程度の漏れ電流が流れる。つまり、本来過電圧保護のための回路でありながら、定常時でもその回路で入力電力の多くが費やされてしまう。

【0013】

また、図１１は電圧入力部に三端子レギュレータ５０を備える装置の回路図である。このような三端子レギュレータ５０を用いて過電圧保護を行う場合でも、三端子レギュレータに消費電流が流れる。一般的な三端子レギュレータの自己消費電流は数百μＡもあるので、一般品は使えない。一方、自己消費電流の低い三端子レギュレータでは耐入力電圧が低い。例えば、自己消費電流が０．５μＡ程度の三端子レギュレータである、テキサス・インスツルメンツ社製のTPS783では、最大入力電圧が６Ｖである。このため、上述のように、最大出力電圧が３０Ｖ近くにもなる条件では使えない。また、昇圧回路へ１０μＡ程度しか供給できない場合には、上記０．５μＡでも、５％もの電流消費であるため、無視できない。

【0014】

そこで、本発明の目的は、このように入力電圧の変動が大きい場合でも、昇圧回路への入力電圧を制限したうえで、入力電圧の保護のための消費電流を極めて小さく抑えることのできる、低電力回路用入力過電圧保護回路及びそれを備える低電力回路装置を提供することにある。

【課題を解決するための手段】

【0015】

本発明の低電力回路用入力過電圧保護回路は、発電回路の出力電圧を入力する電圧入力部と、前記電圧入力部の電圧を昇圧し、後段の回路へ電源電圧を供給する昇圧回路と、前記電圧入力部と前記昇圧回路との間に、デプレッション型のＦＥＴによる過電圧保護回路を備える。そして、前記ＦＥＴのドレインは前記電圧入力部に接続され、前記ＦＥＴのソースは前記昇圧回路の入力部に接続され、前記ＦＥＴのゲートは前記ソースに対して逆バイアス電圧となる電位に接続されたことを特徴とする。

【0016】

本発明の低電力回路装置は、前記低電力回路用入力過電圧保護回路と、前記低電力回路用入力過電圧保護回路の電圧入力部に接続される発電回路と、前記昇圧回路の出力電圧を電源電圧として動作する処理回路と、を備える。

【発明の効果】

【0017】

本発明によれば、昇圧回路への入力電圧の変動が大きい場合でも、その電圧が制限され、かつ、入力電圧の保護のための消費電流が極めて小さく抑えられた、低電力回路用入力過電圧保護回路が得られる。また、この低電力回路用入力過電圧保護回路を備える低電力回路装置が得られる。

【図面の簡単な説明】

【0018】

【図1】図１は第１の実施形態に係る低電力回路装置２０１の回路図である。

【図2】図２は発電回路１０の構成例を示すブロック図である。

【図3】図３は昇圧回路３０の構成例を示す回路図である。

【図4】図４は、図３に示した昇圧回路と過電圧保護回路２０との関係を示す回路図である。

【図5】図５は第２の実施形態に係る低電力回路装置２０２Ａの回路図である。

【図6】図６は第２の実施形態に係る別の低電力回路装置２０２Ｂの回路図である。

【図7】図７は第３の実施形態に係る低電力回路装置２０３の回路図である。

【図8】図８は第４の実施形態に係る低電力回路装置２０４Ａの回路図である。

【図9】図９は第４の実施形態に係る別の低電力回路装置２０４Ｂの回路図である。

【図10】図１０は従来の一般的な入力電圧制限回路を備える装置の回路図である。

【図11】図１１は電圧入力部に三端子レギュレータ５０を備える装置の回路図である。

【発明を実施するための形態】

【0019】

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点について説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

【0020】

《第１の実施形態》
図１は第１の実施形態に係る低電力回路装置２０１の回路図である。この低電力回路装置２０１は、例えばセンサシステムにおける観測装置である。低電力回路装置２０１は、発電回路１０と、低電力回路用入力過電圧保護回路１０１と、処理回路４０とを備える。低電力回路用入力過電圧保護回路１０１は、ＦＥＴ Ｑ１と昇圧回路３０とを備える。処理回路４０は、昇圧回路３０の出力電圧を電源として動作する。低電力回路用入力過電圧保護回路１０１の構成及び作用については後に詳述する。

【0021】

上記発電回路１０は、この例では、後に示すように無線給電システムの受電部や熱電発電素子である。処理回路４０はセンサ４１、マイクロプロセッサ４２及び通信回路４３を備える。マイクロプロセッサ４２はセンサ４１を用いて、温度等の計測を行い、通信回路４３を介して外部へ無線送信する。

【0022】

図２は上記発電回路１０の構成例を示すブロック図である。発電回路１０は、縦続接続された、入力フィルタ１２２、整流ダイオード１２３及び出力フィルタ１２４を有する。整流ダイオード１２３は、発電回路１０に入力された高周波を直流に変換する。結合スロット１１Ｓはスロットアンテナのスロットであり、マイクロストリップライン１２１はスロット１１Ｓに結合する。入力フィルタ１２２は、整流ダイオード１２３による整流時に発生する高調波が結合スロット１１Ｓ側へ反射されて、スロット１１Ｓから再放射されることを抑止する。出力フィルタ１２４は、整流ダイオード１２３による整流時に発生する高調波が出力されることを抑止する。

【0023】

図３は上記昇圧回路３０の構成例を示す回路図である。この昇圧回路３０は、インダクタＬ１、スイッチング素子Ｑ１１，Ｑ１２、スイッチング制御回路３１、抵抗Ｒｉｎ、キャパシタＣｉｎ，Ｃｏｕｔを有する。図３において、スイッチング制御回路３１は、抵抗Ｒｉｎ及びキャパシタＣｉｎの平滑電圧を電源として動作し、スイッチング素子Ｑ１１，Ｑ１２を交互にスイッチングする。インダクタＬ１とスイッチング素子Ｑ１１，Ｑ１２によって昇圧回路が構成され、スイッチング素子Ｑ１１，Ｑ１２のデューティ比によって昇圧比が定められる。キャパシタＣｏｕｔは出力電圧を平滑する。

【0024】

図４は、図３に示した昇圧回路と過電圧保護回路２０との関係を示す回路図である。昇圧回路３０は、その入力端とグランドとの間に等価的な抵抗Ｒｓが接続された回路として表される。過電圧保護回路２０は、ＮチャンネルのジャンクションＦＥＴ Ｑ１と、上記抵抗Ｒｓとで構成される。図４に示すように、ＦＥＴ Ｑ１のドレインＤは電圧入力部Ｐｉに接続されていて、ＦＥＴ Ｑ１のソースＳは昇圧回路３０の入力部に接続されていて、ＦＥＴ Ｑ１のゲートＧはグランドに接続されている。したがって、電圧入力部Ｐｉに電圧が入力されて、昇圧回路３へ電圧が印加されている状態で、ＦＥＴ Ｑ１のゲートＧは、ソースＳに対して負電位、つまり逆バイアスとなる電位、に接続されることになる。

【0025】

ＦＥＴ Ｑ１は、ゲート・ソース間電圧（ソース電位に対するゲート電位の差）Ｖ_ＧＳがゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}を超える状態でオン状態となり、Ｖ_ＧＳがＶ_{ＧＳ（ｔｈ）}以下であるときオフ状態となる。

【0026】

Ｎ型のジャンクションＦＥＴはゲート・ソース間電圧Ｖ_ＧＳが０Ｖでも、ドレイン・ソース間は導通する。昇圧回路３０への出力電圧ＶｏｕｔはＦＥＴ Ｑ１のドレイン・ソース間電圧の降下電圧分だけ僅かに降下した電圧となる。

【0027】

入力電圧Ｖｉｎが上昇して、ソース電位に対するゲート電位がゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）} を下回ると、ＦＥＴ Ｑ１のソース電位すなわち出力電圧Ｖｏｕｔは、ゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}を超えることがなく、Ｖ_{ＧＳ（ｔｈ）}で一定となる。

【0028】

したがって、入力電圧Ｖｉｎが上昇しても、出力電圧Ｖｏｕｔ（昇圧回路３０への入力電圧）はゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}を超えることなく安定化される。

【0029】

また、このとき、ゲートＧはソースＳやドレインＤとは逆バイアスされたダイオード状態となるため、ゲート電流は流れずに、発電回路１０からの入力電流の殆どが昇圧回路３０へ供給されることになる。実際には逆バイアス電流分が流れるが、ジャンクションＦＥＴとして一般的な例えば２ＳＫ３０の場合、最大でも１ｎＡであり、Typical値ではｐＡレベルである。このため、ＦＥＴ Ｑ１での消費電流は昇圧回路３０へ供給される電流に比べて極めて小さい。

【0030】

なお、入力電圧として逆電圧が印加されることに対する保護のために、入力電圧の入力部に、入力電圧に対して逆極性となる方向にダイオードを並列接続することが一般に行われるが。図１に示した回路においては、上記保護ダイオードを追加しなくても、発電回路１０が仮に逆電圧を発生したとしても、ゲート・ドレイン間が順方向となって、逆電圧が昇圧回路３０に入力されることが防止される。

【0031】

《第２の実施形態》
第２の実施形態では、昇圧回路３０への入力電圧の過電圧保護が作用する電圧レベルを設定した低電力回路用入力過電圧保護回路について示す。

【0032】

図５は第２の実施形態に係る低電力回路装置２０２Ａの回路図である。図１に示した低電力回路装置２０１とは低電力回路用入力過電圧保護回路１０２Ａの構成が異なる。図５に示す低電力回路用入力過電圧保護回路１０２Ａは、ＮチャンネルのジャンクションＦＥＴ Ｑ１と抵抗Ｒ１，Ｒ２とを含む。抵抗Ｒ１，Ｒ２は直列接続されて、昇圧回路３０の入力部とグランドとの間に接続されている。この抵抗Ｒ１，Ｒ２は抵抗分圧回路を構成している。ＦＥＴ Ｑ１のドレインＤは電圧入力部に接続されていて、ＦＥＴ Ｑ１のソースＳは昇圧回路３０の入力部に接続されていて、ＦＥＴ Ｑ１のゲートＧは、抵抗Ｒ１，Ｒ２による抵抗分圧出力部に接続されている。

【0033】

ＦＥＴ Ｑ１のゲート・ソース間電圧Ｖ_ＧＳと出力電圧Ｖｏｕｔとは次の関係にある。

【0034】

Ｖｏｕｔ＝Ｖ_ＧＳ｛（Ｒ１＋Ｒ２）／Ｒ１｝
したがって、昇圧回路３０のへの入力保護電圧は、図１に示した回路に比べて、ゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}の｛（Ｒ１＋Ｒ２）／Ｒ１｝倍になる。このようにして、ＦＥＴ Ｑ１のゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}と抵抗分圧回路の分圧比によって、所定の保護電圧を設定してもよい。ただし、抵抗Ｒ１，Ｒ２にブリーダ電流が流れるので、抵抗Ｒ１，Ｒ２の抵抗値は必要以上に小さくしないことが好ましい。

【0035】

図６は第２の実施形態に係る別の低電力回路装置２０２Ｂの回路図である。図１に示した低電力回路装置２０１とは低電力回路用入力過電圧保護回路１０２Ｂの構成が異なる。図６に示す低電力回路用入力過電圧保護回路１０２Ｂは、ＮチャンネルのジャンクションＦＥＴ Ｑ１と抵抗Ｒ１とダイオードＤ１とを含む。

【0036】

ここで、ＦＥＴ Ｑ１のゲート・ソース間電圧Ｖ_ＧＳ、ダイオードＤ１の順方向降下電圧をＶｏで表すと、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖ_ＧＳ＋Ｖｏであるので、昇圧回路３０の入力保護電圧は、ダイオードＤ１の順方向降下電圧Ｖｏだけ高く設定できる。ただし、抵抗Ｒ１及びダイオードＤ１に電流が流れるので、この例においても、抵抗Ｒ１の抵抗値は必要以上に小さくしないことが好ましい。

【0037】

《第３の実施形態》
第３の実施形態では、昇圧回路３０への入力電圧の極性が第１、第２の実施形態で示した例とは異なる低電力回路装置について示す。

【0038】

図７は第３の実施形態に係る低電力回路装置２０３の回路図である。この例では、発電回路１０の出力電圧は負電圧である。低電力回路用入力過電圧保護回路１０３内のＦＥＴ Ｑ１は、ＰチャンネルのジャンクションＦＥＴである。昇圧回路３０は負の入力電圧を入力して昇圧する。

【0039】

ＦＥＴ Ｑ１のドレインＤは電圧入力部に接続されていて、ＦＥＴ Ｑ１のソースＳは昇圧回路３０の入力部に接続されていて、ＦＥＴ Ｑ１のゲートＧはグランドに接続されている。したがって、ＦＥＴ Ｑ１のゲートＧはソースＳに対して正電位、つまり逆バイアスとなる電位に接続されることになる。

【0040】

ＦＥＴ Ｑ１は、ゲート・ソース間電圧（ソース電位に対するゲート電位の差）Ｖ_ＧＳの絶対値がゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}の絶対値を超える状態でオン状態となり、Ｖ_ＧＳの絶対値がＶ_{ＧＳ（ｔｈ）}の絶対値以下であるときオフ状態となる。したがって、第１の実施形態で示した例と同様に、入力電圧Ｖｉｎの絶対値が上昇しても、出力電圧Ｖｏｕｔ（昇圧回路３０への入力電圧）はゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}で安定化される。

【0041】

本実施形態においても、図５、図６に示した例と同様に、ゲート電圧を調整する回路を設けてよい。

【0042】

《第４の実施形態》
第４の実施形態では、昇圧回路３０の構成がこれまでに示した例とは異なる低電力回路装置について示す。

【0043】

図８は第４の実施形態に係る低電力回路装置２０４Ａの回路図である。この例では、低電力回路用入力過電圧保護回路１０４Ａ内のＦＥＴは、Ｎチャンネルのデプレッション型ＭＯＳ－ＦＥＴである。第１の実施形態において過電圧保護回路２０（図４）に用いたジャンクションＦＥＴは、その構造上、デプレッション型のＦＥＴであるので、本実施形態に示すように、ＭＯＳ－ＦＥＴで過電圧保護回路を構成する場合には、デプレッション型ＭＯＳ－ＦＥＴを用いればよい。

【0044】

図９は第４の実施形態に係る別の低電力回路装置２０４Ｂの回路図である。この例では、発電回路１０の出力電圧は負電圧である。低電力回路用入力過電圧保護回路１０４Ｂ内のＦＥＴは、Ｐチャンネルのデプレッション型ＭＯＳ－ＦＥＴである。

【0045】

第３の実施形態において低電力回路用入力過電圧保護回路１０３（図７）に用いたジャンクションＦＥＴは、その構造上、デプレッション型のＰチャンネルＦＥＴであるので、ＭＯＳ－ＦＥＴで、負電圧の過電圧保護回路を構成する場合には、図９に示すように、Ｐチャンネルのデプレッション型ＭＯＳ－ＦＥＴを用いればよい。

【符号の説明】

【0046】

Ｃｉｎ，Ｃｏｕｔ…キャパシタ
Ｄ…ドレイン
Ｄ１…ダイオード
Ｇ…ゲート
Ｌ１…インダクタ
Ｐｉ…電圧入力部
Ｑ１…ＦＥＴ
Ｑ１１，Ｑ１２…スイッチング素子
Ｒ，Ｒ１，Ｒ２，Ｒｉｎ，Ｒｓ…抵抗
Ｓ…ソース
Ｖ_ＧＳ…ゲート・ソース間電圧
Ｖｉｎ…入力電圧
Ｖｏ…順方向降下電圧
Ｖｏｕｔ…出力電圧
ＺＤ…ツェナーダイオード
３…昇圧回路
１０…発電回路
１１Ｓ…結合スロット
２０…過電圧保護回路
３０…昇圧回路
３１…スイッチング制御回路
４０…処理回路
４１…センサ
４２…マイクロプロセッサ
４３…通信回路
５０…三端子レギュレータ
１０１，１０２Ａ，１０２Ｂ，１０３，１０４Ａ，１０４Ｂ…低電力回路用入力過電圧保護回路
１２１…マイクロストリップライン
１２２…入力フィルタ
１２３…整流ダイオード
１２４…出力フィルタ
２０１，２０２Ａ，２０２Ｂ，２０３，２０４Ａ，２０４Ｂ…低電力回路装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】