特開 2022-72129 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022072129

(43)【公開日】2022-05-17

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220510BHJP

   H01L 29/786 20060101ALI20220510BHJP

   H01L 21/28 20060101ALI20220510BHJP

   H01L 29/417 20060101ALI20220510BHJP

   G09F 9/30 20060101ALI20220510BHJP

   G09F 9/00 20060101ALI20220510BHJP

   G02F 1/1368 20060101ALI20220510BHJP

   G02F 1/167 20190101ALI20220510BHJP

   G02F 1/16757 20190101ALI20220510BHJP

   G02F 1/16766 20190101ALI20220510BHJP

【ＦＩ】

H01L29/78 616L

H01L29/78 618B

H01L29/78 616T

H01L21/28 301B

H01L29/50 M

G09F9/30 338

G09F9/30 365

G09F9/00 338

G02F1/1368

G02F1/167

G02F1/16757

G02F1/16766

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2020181414

(22)【出願日】2020-10-29

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】花田 明紘

(72)【発明者】

【氏名】海東 拓生

(72)【発明者】

【氏名】小野寺 涼

(72)【発明者】

【氏名】岡田 隆史

(72)【発明者】

【氏名】伊藤 友幸

(72)【発明者】

【氏名】金子 寿輝

【テーマコード（参考）】

2H192

2K101

4M104

5C094

5F110

5G435

【Ｆターム（参考）】

2H192AA24

2H192CB05

2H192CB37

2H192CB52

2H192CB71

2H192CB83

2H192DA12

2H192DA15

2H192EA74

2H192FB03

2H192FB05

2H192HA84

2K101AA04

2K101BA02

2K101BB43

2K101BC02

2K101BD61

2K101BE71

2K101EC08

2K101ED13

2K101EE02

2K101EG71

2K101EJ23

4M104AA03

4M104AA09

4M104BB02

4M104BB04

4M104BB08

4M104BB13

4M104BB14

4M104BB16

4M104BB18

4M104CC01

4M104CC05

4M104EE02

4M104EE03

4M104EE06

4M104EE12

4M104EE14

4M104GG09

4M104HH16

5C094AA37

5C094BA03

5C094BA25

5C094BA27

5C094BA43

5C094BA75

5C094CA19

5C094DA13

5C094DB04

5C094EA04

5C094FB12

5C094FB14

5C094FB15

5C094JA08

5F110AA06

5F110AA08

5F110AA14

5F110BB02

5F110CC08

5F110DD01

5F110DD02

5F110EE02

5F110EE03

5F110EE04

5F110EE06

5F110FF02

5F110FF03

5F110FF09

5F110GG01

5F110GG25

5F110GG58

5F110HL02

5F110HL03

5F110HL04

5F110HL06

5F110HM03

5F110HM13

5F110NN03

5F110NN23

5F110NN24

5F110NN27

5F110NN40

5F110NN73

5G435AA14

5G435BB05

5G435BB12

5G435BB18

5G435CC09

5G435HH12

5G435HH13

5G435HH14

5G435KK05

(57)【要約】

【課題】信頼性を向上することが可能な半導体装置の製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、ゲート電極を形成し、前記ゲート電極を覆う第１絶縁膜を形成し、前記第１ゲート電極の上方において、前記第１絶縁膜に接する島状の酸化物半導体を形成し、前記酸化物半導体を覆う第２絶縁膜を形成し、前記第２絶縁膜において、前記酸化物半導体まで貫通した第１開口及び第２開口を形成し、前記第１開口において前記酸化物半導体に接するソース電極を形成し、前記第２開口において前記酸化物半導体に接するドレイン電極を形成し、前記ソース電極及び前記ドレイン電極を覆う第３絶縁膜を形成し、前記ソース電極と前記ドレイン電極との間において、前記第３絶縁膜から前記第２絶縁膜を介して前記酸化物半導体に酸素を供給し、チャネル領域を形成する。
【選択図】図４

【特許請求の範囲】

【請求項1】

ゲート電極を形成し、
前記ゲート電極を覆う第１絶縁膜を形成し、
前記第１ゲート電極の上方において、前記第１絶縁膜に接する島状の酸化物半導体を形成し、
前記酸化物半導体を覆う第２絶縁膜を形成し、
前記第２絶縁膜において、前記酸化物半導体まで貫通した第１開口及び第２開口を形成し、
前記第１開口において前記酸化物半導体に接するソース電極を形成し
前記第２開口において前記酸化物半導体に接するドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極を覆う第３絶縁膜を形成し、
前記ソース電極と前記ドレイン電極との間において、前記第３絶縁膜から前記第２絶縁膜を介して前記酸化物半導体に酸素を供給し、チャネル領域を形成する、半導体装置の製造方法。

【請求項2】

さらに、前記酸化物半導体のうち、前記第１開口と前記第２開口との間における前記第２絶縁膜及び前記ソース電極の積層体と重畳する領域、及び、前記第１開口と前記第２開口との間における前記第２絶縁膜及び前記ドレイン電極の積層体と重畳する領域において、前記第３絶縁膜から前記第２絶縁膜を介して前記酸化物半導体に酸素を供給し、前記チャネル領域よりも低抵抗の低抵抗領域を形成する、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記チャネル領域の形成、及び、前記低抵抗領域の形成は、前記第３絶縁膜を形成した後のベークによって行う、請求項２に記載の半導体装置の製造方法。

【請求項4】

前記第２絶縁膜及び前記第３絶縁膜は、シリコン酸化物によって形成されている、請求項３に記載の半導体装置の製造方法。

【請求項5】

前記第１絶縁膜のうち、少なくとも前記酸化物半導体の下面に接する薄膜は、シリコン酸化物によって形成されている、請求項４に記載の半導体装置の製造方法。

【請求項6】

前記第１開口と前記第２開口との間における前記第２絶縁膜及び前記ソース電極の積層体の長さ、及び、前記第１開口と前記第２開口との間における前記第２絶縁膜及び前記ドレイン電極の積層体の長さは、１．５μｍ以上である、請求項２に記載の半導体装置の製造方法。

【請求項7】

前記低抵抗領域の長さは、１．５μｍ以上である、請求項６に記載の半導体装置の製造方法。

【請求項8】

前記酸化物半導体の膜厚は、６０ｎｍ以上である、請求項７に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法に関する。

【背景技術】

【0002】

液晶表示装置において、表示領域の画素回路に酸化物半導体を備えたトランジスタが設けられ、且つ、周辺領域の駆動回路にシリコン半導体を備えたトランジスタが設けられる技術が提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１８３３１２号公報

【特許文献2】特開２０２０－１２９６３５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態の目的は、信頼性を向上することが可能な半導体装置の製造方法を提供することにある。

【課題を解決するための手段】

【0005】

本実施形態の半導体装置の製造方法は、
ゲート電極を形成し、前記ゲート電極を覆う第１絶縁膜を形成し、前記第１ゲート電極の上方において、前記第１絶縁膜に接する島状の酸化物半導体を形成し、前記酸化物半導体を覆う第２絶縁膜を形成し、前記第２絶縁膜において、前記酸化物半導体まで貫通した第１開口及び第２開口を形成し、前記第１開口において前記酸化物半導体に接するソース電極を形成し、前記第２開口において前記酸化物半導体に接するドレイン電極を形成し、前記ソース電極及び前記ドレイン電極を覆う第３絶縁膜を形成し、前記ソース電極と前記ドレイン電極との間において、前記第３絶縁膜から前記第２絶縁膜を介して前記酸化物半導体に酸素を供給し、チャネル領域を形成する。

【図面の簡単な説明】

【0006】

【図1】図１は、本実施形態に係る表示装置ＤＳＰの構成を示す平面図である。

【図2】図２は、図１に示した画素ＰＸを含む表示装置ＤＳＰの断面図である。

【図3】図３は、トランジスタＴＲの一例を示す断面図である。

【図4】図４は、図３に示したトランジスタＴＲの製造方法を説明するための図である。

【図5】図５は、絶縁膜１２を形成する工程を説明するための断面図である。

【図6】図６は、ソース電極ＳＥ及びドレイン電極ＤＥを形成する工程を説明するための断面図である。

【図7】図７は、絶縁膜１３を形成する工程を説明するための断面図である。

【図8】図８は、チャネル領域Ｃ１と低抵抗領域ＬＳ１及びＬＤ１とを形成する工程を説明するための断面図である。

【図9】図９は、絶縁膜１４を形成する工程を説明するための断面図である。

【図10】図１０は、酸化物半導体トランジスタの信頼性試験の結果を示す図である。

【図11】図１１は、低抵抗領域ＬＳ１及びＬＤ１の長さとシフト量ΔＶｔｈとの関係を示す図である。

【図12】図１２は、酸化物半導体ＳＣの膜厚とシフト量ΔＶｔｈとの関係を示す図である。

【発明を実施するための形態】

【0007】

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

【0008】

なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸、及び、Ｚ軸を記載する。Ｘ軸に沿った方向を第１方向Ｘと称し、Ｙ軸に沿った方向を第２方向Ｙと称し、Ｚ軸に沿った方向を第３方向Ｚと称する。Ｘ軸及びＹ軸によって規定される面をＸ－Ｙ平面と称し、Ｘ－Ｙ平面を見ることを平面視という。

【0009】

本実施形態においては、半導体装置を用いた表示装置の一例として、電気泳動表示装置について説明する。なお、本実施形態にて開示する主要な構成は、液晶表示装置の他に、有機エレクトロルミネッセンス（ＥＬ）素子、マイクロＬＥＤ、ミニＬＥＤなどの自発光型の発光素子を備えた表示装置などにも適用可能である。

【0010】

図１は、本実施形態に係る表示装置ＤＳＰの構成を示す平面図である。表示装置ＤＳＰは、画像を表示する表示領域ＤＡと、表示領域ＤＡの周囲の周辺領域（非表示領域）ＳＡと、を備えている。図１に示す例では、周辺領域ＳＡは、表示領域ＤＡを囲む額縁状に形成されている。

【0011】

表示装置ＤＳＰは、周辺領域ＳＡにおいて、ゲートドライバＧＤ１及びＧＤ２と、ソースドライバＳＤと、を備えている。ゲートドライバＧＤ１及びＧＤ２の各々は、複数のシフトレジスタＳＲを備えている。シフトレジスタＳＲは、第１トランジスタＴＲ１を備えている。このように、ゲートドライバＧＤ１及びＧＤ２は、表示領域ＤＡの各要素とともに、同一基板上に形成される。

【0012】

表示装置ＤＳＰは、表示領域ＤＡにおいて、複数の画素ＰＸと、複数のゲート線ＧＬと、複数のソース線ＳＬと、複数の容量配線ＣＷと、共通電極ＣＥと、を備えている。複数の画素ＰＸは、第１方向Ｘ及び第２方向Ｙにおいて、マトリクス状に配列されている。

【0013】

複数のゲート線ＧＬは、それぞれ第１方向Ｘに沿って延出し、間隔をおいて第２方向Ｙに並んでいる。なお、ゲート線ＧＬは、走査線と称する場合がある。ゲート線ＧＬは、ゲートドライバＧＤ１及びＧＤ２と電気的に接続されている。例えば、奇数番目のゲート線ＧＬはゲートドライバＧＤ１のシフトレジスタＳＲと接続され、偶数番目のゲート線ＧＬはゲートドライバＧＤ２のシフトレジスタＳＲと接続されている。ゲート線ＧＬの各々は、ゲートドライバＧＤ１及びＧＤ２によって駆動される。

【0014】

複数のソース線ＳＬは、それぞれ第２方向Ｙに沿って延出し、間隔をおいて第１方向Ｘに並んでいる。なお、ソース線ＳＬは、信号線と称する場合がある。表示領域ＤＡにおいて、複数のソース線ＳＬは、複数のゲート線ＧＬと交差している。ソース線ＳＬは、ソースドライバＳＤと電気的に接続されている。ソース線ＳＬの各々は、ソースドライバＳＤによって駆動される。

【0015】

複数の容量配線ＣＷは、第１方向Ｘまたは第２方向Ｙに沿って延出している。複数の容量配線ＣＷは、例えば周辺領域ＳＡにおいて束ねられ、所定電圧が供給される電圧供給部Ｖｐｃに接続されている。
共通電極ＣＥは、複数の画素ＰＸに亘って配置されている。共通電極ＣＥは、所定電圧が供給される電圧供給部Ｖｃｏｍに接続されている。

【0016】

各画素ＰＸは、図１において拡大して示すように、第２トランジスタＴＲ２、及び、画素電極ＰＥを備えている。後述するが、第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、例えば薄膜トランジスタ（ＴＦＴ）によって構成されている。第２トランジスタＴＲ２は、ゲート線ＧＬ及びソース線ＳＬと電気的に接続されている。ゲート線ＧＬは、第１方向Ｘに並んだ画素ＰＸの各々における第２トランジスタＴＲ２と電気的に接続されている。ソース線ＳＬは、第２方向Ｙに並んだ画素ＰＸの各々における第２トランジスタＴＲ２と電気的に接続されている。

【0017】

画素電極ＰＥは、第２トランジスタＴＲ２と電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向している。容量ＣＳ１は、画素電極ＰＥと容量配線ＣＷとの間に形成される。容量ＣＳ２は、共通電極ＣＥと画素電極ＰＥとの間に形成される。

【0018】

これらの第１トランジスタＴＲ１及び第２トランジスタＴＲ２、各種配線、及び、各種電極を備えた基板を半導体装置と称する。

【0019】

図２は、図１に示した画素ＰＸを含む表示装置ＤＳＰの断面図である。第１基板ＳＵＢ１は、絶縁基板１０と、絶縁膜１１乃至１４と、第２トランジスタＴＲ２と、容量配線ＣＷと、画素電極ＰＥと、を備えている。なお、第２トランジスタＴＲ２の構造については、簡略化して図示している。また、絶縁膜１１乃至１４の各々も簡略化して図示している。

【0020】

絶縁基板１０は、樹脂、ガラス等の絶縁性の材料によって形成されている。第２トランジスタＴＲ２の詳細については後述するが、第２トランジスタＴＲ２は、ゲート線ＧＬと一体の第２ゲート電極ＧＥ２と、ソース線ＳＬと一体の第２ソース電極ＳＥ２と、第２ドレイン電極ＤＥ２と、第２酸化物半導体ＳＣ２と、を備えている。本明細書においては、ソース線ＳＬと電気的に接続される側の電極を第２ソース電極ＳＥ２と称し、画素電極ＰＥと電気的に接続される側の電極を第２ドレイン電極ＤＥ２と称している。

【0021】

絶縁膜１１は、第２ゲート電極ＧＥ２と第２酸化物半導体ＳＣ２との間に介在している。絶縁膜１２は、第２酸化物半導体ＳＣ２と第２ソース電極ＳＥ２との間、及び、第２酸化物半導体ＳＣ２と第２ドレイン電極ＤＥ２との間にそれぞれ介在している。絶縁膜１３は、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２を覆っている。なお、絶縁膜１１、及び、絶縁膜１２は、無機絶縁膜であるが、単層体であってもよいし、複数種類の無機絶縁膜からなる積層体であってもよい。絶縁膜１３は、例えば、１種類以上の無機絶縁膜と、有機絶縁膜との積層体である。絶縁膜１３に含まれる１つの無機絶縁膜は、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２を直接覆っている。

【0022】

容量配線ＣＷは、絶縁膜１３の上に配置され、絶縁膜１４によって覆われている。画素電極ＰＥは、絶縁膜１４の上に配置されている。画素電極ＰＥは、第２ドレイン電極ＤＥ２に接し、第２トランジスタＴＲ２と電気的に接続されている。

【0023】

第２基板ＳＵＢ２は、絶縁基板２０と、共通電極ＣＥと、電気泳動素子２１と、を備えている。絶縁基板２０は、樹脂、ガラス等の絶縁性の材料によって形成されている。共通電極ＣＥは、絶縁基板２０と電気泳動素子２１との間に位置している。電気泳動素子２１は、画素電極ＰＥと共通電極ＣＥとの間に位置している。電気泳動素子２１は、ほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。

【0024】

第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、粘着層４０によって貼合されている。図示した例では、粘着層４０は、画素電極ＰＥと電気泳動素子２１との間に位置している。

【0025】

マイクロカプセル３０は、例えば２０μｍ～７０μｍ程度の粒径を有している。１つの画素電極ＰＥと共通電極ＣＥとの間には、複数のマイクロカプセル３０が配置されている。マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。

【0026】

マイクロカプセル３０の外殻３４は、例えば、アクリル樹脂等の透明な樹脂によって形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２及び白色粒子３３を分散させる液体である。黒色粒子３２及び白色粒子３３は、互いに逆極性の電荷を有している。例えば、黒色粒子３２は正に帯電し、白色粒子３３は負に帯電している。

【0027】

上記構成の電気泳動素子２１において、画素ＰＸが黒を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に高電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子３２が共通電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥに引き寄せられる。その結果、第２基板ＳＵＢ２の上方から画素ＰＸを観察すると、黒色が視認される。

【0028】

一方、画素ＰＸが白を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に低電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子３３が共通電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥに引き寄せられる。その結果、画素ＰＸを観察すると白色が視認される。
なお、ここで説明した電気泳動表示装置は、モノクロ仕様に限定されるわけではなく、赤色粒子、緑色粒子、青色粒子を含む複数のカラー粒子を電気泳動法で動作させるカラー仕様にも適用できる。特にカラー仕様の場合、高い電圧を印加することで、元々遅い電気泳動速度を向上でき、カラー画面の高速書換えが可能となる利点がある。

【0029】

図３は、トランジスタＴＲの一例を示す断面図である。ここで説明するトランジスタＴＲは、上記の第１トランジスタＴＲ１及び第２トランジスタＴＲ２のいずれにも適用可能である。トランジスタＴＲは、ゲート電極ＧＥと、酸化物半導体ＳＣと、ソース電極ＳＥと、ドレイン電極ＤＥと、を備えている。

【0030】

ゲート電極ＧＥは、絶縁基板１０の上方に配置されている。図３に示す例では、ゲート電極ＧＥは、絶縁基板１０に接しているが、絶縁基板１０とゲート電極ＧＥとの間に他の絶縁膜が介在していてもよい。

【0031】

絶縁膜１１は、無機絶縁膜であり、ゲート電極ＧＥを覆っている。図３に示す例では、絶縁膜１１は、薄膜１１Ａと、薄膜１１Ｂとの積層体である。薄膜１１Ａは、シリコン窒化物（ＳｉＮ）によって形成され、絶縁基板１０及びゲート電極ＧＥを直接覆っている。薄膜１１Ｂは、シリコン酸化物（ＳｉＯ）によって形成され、薄膜１１Ａの上に直接積層されている。例えば、薄膜１１Ｂの膜厚は、薄膜１１Ａの膜厚より薄い。例えば、薄膜１１Ａの膜厚は５０～４００ｎｍであり、薄膜１１Ｂの膜厚は２０～３００ｎｍである。絶縁膜１１の膜厚は、３００ｎｍ以上である。なお、絶縁膜１１は、シリコン酸化物によって形成された薄膜の単層体であってもよい。

【0032】

酸化物半導体ＳＣは、ゲート電極ＧＥの上方に配置され、絶縁膜１１に接している。つまり、酸化物半導体ＳＣの下面ＳＣＢは、シリコン酸化物である絶縁膜１１に接している。

【0033】

絶縁膜１２は、酸化物半導体ＳＣ及び絶縁膜１１を直接覆っている。絶縁膜１２は、シリコン酸化物（ＳｉＯ）によって形成された無機絶縁膜である。つまり、酸化物半導体ＳＣの上面ＳＣＴ及び側面ＳＣＳは、シリコン酸化物である絶縁膜１２に接している。

【0034】

ソース電極ＳＥ及びドレイン電極ＤＥは、絶縁膜１２の上に配置され、絶縁膜１２に接している。また、ソース電極ＳＥは、ドレイン電極ＤＥから離間している。
ソース電極ＳＥは、絶縁膜１２の第１開口ＣＨ１において、酸化物半導体ＳＣに接している。ドレイン電極ＤＥは、絶縁膜１２の第２開口ＣＨ２において、酸化物半導体ＳＣに接している。

【0035】

絶縁膜１３は、ソース電極ＳＥ及びドレイン電極ＤＥを直接覆っている。絶縁膜１３は、例えば、シリコン酸化物（ＳｉＯ）によって形成された無機絶縁膜である。また、絶縁膜１３は、ソース電極ＳＥとドレイン電極ＤＥとの間において、絶縁膜１２に接している。

【0036】

ゲート電極ＧＥ、ソース電極ＳＥ、及び、ドレイン電極ＤＥは、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銀（Ａｇ）、Ｃｕ（銅）、Ｃｒ（クロム）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成される。

【0037】

酸化物半導体ＳＣは、チャネル領域Ｃ１と、低抵抗領域ＬＳ１及びＬＤ１と、ソース領域Ｓ１と、ドレイン領域Ｄ１と、を有している。低抵抗領域ＬＳ１及びＬＤ１は、チャネル領域Ｃ１に隣接している。低抵抗領域ＬＳ１は、チャネル領域Ｃ１とソース領域Ｓ１との間に位置している。低抵抗領域ＬＤ１は、チャネル領域Ｃ１とドレイン領域Ｄ１との間に位置している。

【0038】

チャネル領域Ｃ１は、酸化物半導体ＳＣにおいて最も高抵抗の領域であり、ソース電極ＳＥとドレイン電極ＤＥとの間隙（あるいは、絶縁膜１３が絶縁膜１２に直接積層された部分）に重畳している。

【0039】

低抵抗領域ＬＳ１及びＬＤ１は、チャネル領域Ｃ１よりも低抵抗の領域である。低抵抗領域ＬＳ１は、第１開口ＣＨ１と第２開口ＣＨ２との間において、絶縁膜１２及びソース電極ＳＥの積層体ＬＭＳに重畳している。低抵抗領域ＬＤ１は、第１開口ＣＨ１と第２開口ＣＨ２との間において、絶縁膜１２及びドレイン電極ＤＥの積層体ＬＭＤに重畳している。

【0040】

ソース領域Ｓ１は、低抵抗領域ＬＳ１よりも低抵抗の領域であり、第１開口ＣＨ１において、ソース電極ＳＥに接している。ドレイン領域Ｄ１は、低抵抗領域ＬＤ１よりも低抵抗の領域であり、第２開口ＣＨ２において、ドレイン電極ＤＥに接している。

【0041】

酸化物半導体ＳＣのうち、少なくともチャネル領域Ｃ１及び低抵抗領域ＬＳ１及びＬＤ１は、ゲート電極ＧＥの直上に位置している。また、積層体ＬＭＳ及びＬＭＤも、ゲート電極ＧＥの直上に位置している。図３に示す例では、ソース領域Ｓ１及びドレイン領域Ｄ１を含む酸化物半導体ＳＣのほぼ全体がゲート電極ＧＥの直上に位置している。

【0042】

積層体ＬＭＳの長さＬ１Ｓは、低抵抗領域ＬＳ１の長さＬ１１Ｓと同等である。積層体ＬＭＤの長さＬ１Ｄは、低抵抗領域ＬＤ１の長さＬ１１Ｄと同等である。また、一例では、長さＬ１Ｓは長さＬ１Ｄと同等であり、長さＬ１１Ｓは長さＬ１１Ｄと同等である。

【0043】

但し、酸化物半導体ＳＣの膜厚によっては、必ずしも長さＬ１Ｓと長さＬ１１Ｓとが一致するとは限らず、また、必ずしも長さＬ１Ｄと長さＬ１１Ｄとが一致するとは限らない。例えば、酸化物半導体ＳＣの膜厚が５０ｎｍ以下の場合には、長さＬ１Ｓは長さＬ１１Ｓより大きい場合があり得るし、同様に、長さＬ１Ｄは長さＬ１１Ｄより大きい場合があり得る。

【0044】

本明細書において、例えば、絶縁膜１１は第１絶縁膜（あるいは第１無機絶縁膜）に相当し、絶縁膜１２は第２絶縁膜（あるいは第２無機絶縁膜）に相当し、絶縁膜１３は第３絶縁膜（あるいは第３無機絶縁膜）に相当する。

【0045】

次に、上記のトランジスタＴＲの製造方法の一例について説明する。上記の第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、ここで説明するトランジスタＴＲの製造方法によって製造することができる。

【0046】

図４は、トランジスタＴＲの製造方法を説明するための図である。

【0047】

まず、絶縁基板１０の上に、導電膜を形成し、この導電膜をパターニングすることにより、ゲート電極ＧＥを形成する（ステップＳＴ１）。なお、ここでのパターニングでは、ゲート電極ＧＥと同時に、ゲート線ＧＬも形成する。

【0048】

続いて、絶縁基板１０及びゲート電極ＧＥの上に、シリコン窒化物を堆積した後にシリコン酸化物を堆積して、薄膜１１Ａ及び薄膜１１Ｂの積層体である絶縁膜１１を形成する（ステップＳＴ２）。

【0049】

続いて、絶縁膜１１の上（シリコン酸化物によって形成された薄膜１１Ｂの上）に、酸化物半導体膜を形成し、この酸化物半導体膜をパターニングすることにより、ゲート電極ＧＥの直上に、島状の酸化物半導体ＳＣを形成する（ステップＳＴ３）。

【0050】

続いて、酸化物半導体ＳＣまで形成されたワークをベークする（ステップＳＴ４）。このベークにより、酸化物半導体ＳＣに含まれる酸素の分布を均一化するとともに、絶縁膜１１に含まれる水素の放出を促進する。

【0051】

続いて、絶縁膜１１及び酸化物半導体ＳＣの上に、シリコン酸化物を堆積して、絶縁膜１２を形成する（ステップＳＴ５）。これにより、図５に示すように、絶縁膜１１及び酸化物半導体ＳＣが絶縁膜１２によって覆われる。また、このとき、酸化物半導体ＳＣの表面に近い部分は、絶縁膜１２を形成する際のシランガスに含まれる水素によって還元される。このため、酸化物半導体ＳＣがわずかに低抵抗化される。

【0052】

続いて、絶縁膜１２に、酸化物半導体ＳＣまで貫通した第１開口ＣＨ１及び第２開口ＣＨ２を形成する（ステップＳＴ６）。

【0053】

続いて、絶縁膜１２の上に、導電膜を形成し、この導電膜をパターニングすることにより、ソース電極ＳＥ及びドレイン電極ＤＥを形成する（ステップＳＴ７）。なお、ここでのパターニングでは、ソース電極ＳＥと同時に、ソース線ＳＬも形成する。

【0054】

これにより、図６に示すように、ソース電極ＳＥは第１開口ＣＨ１において酸化物半導体ＳＣに接し、ドレイン電極ＤＥは第２開口ＣＨ２において酸化物半導体ＳＣに接する。また、第１開口ＣＨ１と第２開口ＣＨ２との間においては、絶縁膜１２が酸化物半導体ＳＣに接し、また、絶縁膜１２及びソース電極ＳＥの積層体ＬＭＳ、及び、絶縁膜１２及びドレイン電極ＤＥの積層体ＬＭＤが形成される。

【0055】

酸化物半導体ＳＣのうち、第１開口ＣＨ１においてソース電極ＳＥと接する部分は、ソース電極ＳＥによって酸素が吸収されるため、さらに低抵抗化される。同様に、酸化物半導体ＳＣのうち、第２開口ＣＨ２においてドレイン電極ＤＥに接する部分は、ドレイン電極ＤＥによって酸素が吸収されるため、さらに低抵抗される。

【0056】

続いて、絶縁膜１２、ソース電極ＳＥ、及び、ドレイン電極ＤＥの上に、シリコン酸化物を堆積して、絶縁膜１３を形成する（ステップＳＴ８）。これにより、図７に示すように、ソース電極ＳＥ及びドレイン電極ＤＥが絶縁膜１３によって覆われ、しかも、ソース電極ＳＥとドレイン電極ＤＥとの間における絶縁膜１２が絶縁膜１３によって覆われる。

【0057】

続いて、絶縁膜１３まで形成されたワークをベークする（ステップＳＴ９）。このベークにより、絶縁膜１３に含まれる酸素が絶縁膜１２を介して、酸化物半導体ＳＣに供給される。

【0058】

図８に示すように、ソース電極ＳＥとドレイン電極ＤＥとの間においては、絶縁膜１３から絶縁膜１２を介して酸化物半導体ＳＣに酸素が供給される。これにより、酸化物半導体ＳＣのうち、ソース電極ＳＥとドレイン電極ＤＥとの間隙に重畳する領域が十分に酸化され、チャネル領域Ｃ１が形成される。

【0059】

また、このとき、チャネル領域Ｃ１に隣接する領域では、ソース電極ＳＥ及びドレイン電極ＤＥがそれぞれマスクとなり、絶縁膜１３から酸化物半導体ＳＣへの酸素供給量が減少する。このため、酸化物半導体ＳＣのうち、ソース電極ＳＥ及びドレイン電極ＤＥにそれぞれ重畳する領域の酸化が制限される。これにより、酸化物半導体ＳＣのうち、絶縁膜１２及びソース電極ＳＥの積層体と重畳する領域、及び、絶縁膜１２及びドレイン電極ＤＥの積層体と重畳する領域には、酸素が供給されるものの、チャネル領域Ｃ１よりも低抵抗となる低抵抗領域ＬＳ１及びＬＤ１が形成される。

【0060】

続いて、絶縁膜１３の上に、シリコン窒化物を堆積して、絶縁膜１４を形成する（ステップＳＴ１０）。これにより、図９に示すように、絶縁膜１３が絶縁膜１４によって覆われる。この絶縁膜１４は、例えば水分ブロック層として機能するが、省略してもよい。

【0061】

ところで、半導体として酸化物半導体ＳＣを備える構成のトランジスタ（酸化物半導体トランジスタと称する）においては、ソース－ドレイン間に高電圧が印加されることに起因してホットキャリア劣化が生じ、しきい値電圧が大きくシフトすることがある。

【0062】

本実施形態では、酸化物半導体ＳＣは、チャネル領域Ｃ１に隣接した低抵抗領域ＬＳ１及びＬＤ１を有している。このため、酸化物半導体ＳＣのホットキャリア劣化を抑制することができる。したがって、しきい値電圧のシフトが抑制され、信頼性を向上することができる。

【0063】

このような低抵抗領域ＬＳ１及びＬＤ１は、上記の通り、チャネル領域Ｃ１を形成する際の酸素供給量の差によって、チャネル領域Ｃ１と同時に形成されるものである。すなわち、ソース電極ＳＥとドレイン電極ＤＥとの間では、酸化物半導体ＳＣの上に絶縁膜１２及び１３が積層され、これらの絶縁膜１２及び１３から酸素が供給されることでチャネル領域Ｃ１が形成さる。
一方で、チャネル領域Ｃ１に隣接する領域では、ソース電極ＳＥ及びドレイン電極ＤＥが酸素供給路における障壁となるため、ソース電極ＳＥとドレイン電極ＤＥとの間の領域と比較して、酸素供給量が低減される。このため、酸化物半導体ＳＣのうち、チャネル領域Ｃ１に隣接する領域では、チャネル領域Ｃ１よりも酸化の度合いが小さく制限され、低抵抗領域ＬＳ１及びＬＤ１が形成される。したがって、信頼性の高い酸化物半導体トランジスタを容易に形成することができる。

【0064】

低抵抗領域ＬＳ１の長さＬ１１Ｓは、第１開口ＣＨ１と第２開口ＣＨ２との間に延出するソース電極ＳＥの長さ（あるいは絶縁膜１２及びソース電極ＳＥの積層体ＬＭＳの長さＬ１Ｓ）によって調整することができる。また、低抵抗領域ＬＤ１の長さＬ１１Ｄは、第１開口ＣＨ１と第２開口ＣＨ２との間に延出するドレイン電極ＤＥの長さ（あるいは絶縁膜１２及びドレイン電極ＤＥの積層体ＬＭＤの長さＬ１Ｄ）によって調整することができる。

【0065】

次に、発明者は、酸化物半導体トランジスタに関する信頼性試験を行った。酸化物半導体トランジスタに与えるストレスの条件は以下の通りである。ゲート電極ＧＥの印加電圧を±３８Ｖとし、ソース電極ＳＥ－ドレイン電極ＤＥ間の印加電圧を±２８Ｖとし、６０℃の環境において１０００ｓｅｃの間、電圧を印加し続けた。

【0066】

信頼性試験では、ストレスを付与する前の初期状態でのＶｇ－Ｉｄ特性と、ストレスを付与した後のＶｇ－Ｉｄ特性とを比較した。なお、Ｖｇとはゲート電極ＧＥに印加する電圧（Ｖ）であり、Ｉｄとはドレイン電極ＤＥから出力される電流（Ａ）である。電圧Ｖｇを横軸とし、電流Ｉｄを縦軸として、信頼性試験の結果をグラフにした。

【0067】

Ｖｇ－Ｉｄ特性としては、ストレス付与前及びストレス付与後のそれぞれにおいて、ソース－ドレイン間の電圧を０．１Ｖに設定した場合（Ａ）と、ソース－ドレイン間の電圧を１５Ｖに設定した場合（Ｂ）と、ソース－ドレイン間の電圧を３０Ｖに設定した場合（Ｃ）と、をそれぞれグラフにしている。

【0068】

図１０は、酸化物半導体トランジスタの信頼性試験の結果を示す図である。試験対象の酸化物半導体トランジスタにおいては、酸化物半導体ＳＣの膜厚を３０ｎｍとした。
ストレス付与前とストレス付与後とでＶｇ－Ｉｄ特性を比較すると、ドレイン電流が出力されるゲート電圧（しきい値電圧）が大きくシフトしていることが確認された。ここで、ソース－ドレイン間の電圧を３０Ｖに設定した場合（Ｃ）のＶｇ－Ｉｄ特性に着目し、ストレス付与前とストレス付与後におけるしきい値電圧の差をシフト量ΔＶｔｈと定義する。

【0069】

次に、酸化物半導体ＳＣの膜厚を一定とし、低抵抗領域ＬＳ１及びＬＤ１の長さをパラメータとして、上記の信頼性試験を行い、低抵抗領域ＬＳ１及びＬＤ１の長さとシフト量ΔＶｔｈとの関係について検討した。

【0070】

図１１は、低抵抗領域ＬＳ１及びＬＤ１の長さとシフト量ΔＶｔｈとの関係を示す図である。なお、酸化物半導体トランジスタにおいて、低抵抗領域ＬＳ１の長さＬ１１Ｓ及び低抵抗領域ＬＤ１の長さＬ１１Ｄは同等とした。図の横軸は低抵抗領域の長さ（Ｌ１１ＳまたはＬ１１Ｄ）であり、図の縦軸はシフト量ΔＶｔｈである。

【0071】

図示したように、低抵抗領域の長さが１．２μｍ以上の場合に、シフト量ΔＶｔｈが極めて小さくなり、また、低抵抗領域の長さが１．５μｍ以上の場合にはシフト量ΔＶｔｈがほぼゼロになることが確認された。したがって、本実施形態においては、シフト量ΔＶｔｈの低減の観点から、低抵抗領域ＬＳ１の長さＬ１１Ｓ（あるいは積層体ＬＭＳの長さＬ１Ｓ）、及び、低抵抗領域ＬＤ１の長さＬ１１Ｄ（あるいは積層体ＬＭＤの長さＬ１Ｄ）は、いずれも１．５μｍ以上とすることが望ましい。

【0072】

酸化物半導体トランジスタは、オフリーク電流が極めて小さいといった特性を有している。このため、酸化物半導体トランジスタは、画素容量に書き込んだ電荷を長時間保持することができ、所望の電圧を保持し続けることが可能であり、画素ＰＸのスイッチング素子（第２トランジスタＴＲ２）として好適である。

【0073】

一方、ゲートドライバＧＤ１及びＧＤ２のシフトレジスタＳＲに含まれる第１トランジスタＴＲ１としては、移動度が高く、且つ、高耐電圧特性を有することが要求される。そこで、本実施形態においては、第１トランジスタＴＲ１として、酸化物半導体トランジスタを適用している。しかも、酸化物半導体トランジスタにおいては、１．５μｍ以上の長さの低抵抗領域ＬＳ１及びＬＤ１が設けられている。このため、酸化物半導体トランジスタは、ソース－ドレイン間に印加されうる高電圧に関して、高い耐電圧特性を得ることができる。

【0074】

また、酸化物半導体トランジスタは、酸化物半導体ＳＣと絶縁基板１０との間にゲート電極ＧＥを備えるボトムゲート構造を有している。加えて、低抵抗領域ＬＳ１及びＬＤ１は、ゲート電極ＧＥの直上に位置している。しかも、ゲート電極ＧＥと酸化物半導体ＳＣとの間に介在する絶縁膜１１は、３００ｎｍ以上の膜厚を有している。このため、酸化物半導体トランジスタは、ゲート電極ＧＥに印加されうる高電圧に関して、高い耐電圧特性を得ることができる。

【0075】

なお、発明者は、本実施形態で説明したエッチストップ構造の酸化物半導体トランジスタと、絶縁膜１２を備えていないチャネルエッチ構造の酸化物半導体トランジスタとについて、上記した信頼性試験を行った。この結果、エッチストップ構造の酸化物半導体トランジスタにおいては、シフト量ΔＶｔｈが０．５Ｖであった。これに対して、チャネルエッチ構造の酸化物半導体トランジスタにおいては、シフト量ΔＶｔｈが１４．１Ｖであった。

【0076】

また、酸化物半導体トランジスタに付随する容量の大きさをパラメータとして、上記の信頼性試験を行った。この結果、エッチストップ構造の酸化物半導体トランジスタにおいては、容量の大きさにかかわらず、シフト量ΔＶｔｈに大きな変化はなかった。これに対して、チャネルエッチ構造の酸化物半導体トランジスタにおいては、容量の大きさが増加するのに伴って、シフト量ΔＶｔｈも大きくなる傾向が確認された。

【0077】

これらの信頼性試験の結果に基づくと、本実施形態で説明したエッチストップ構造の酸化物半導体トランジスタは、チャネルエッチ構造の酸化物半導体トランジスタと比較して高い信頼性を得られることが確認された。

【0078】

次に、複数の第１基板ＳＵＢ１を一括して形成可能なマザー基板において、その中央部に形成された酸化物半導体トランジスタと、その周辺部に形成された酸化物半導体トランジスタとについて、上記の信頼性試験を行った。ここでは、低抵抗領域の長さを一定とし、酸化物半導体ＳＣの膜厚をパラメータとして、上記の信頼性試験を行い、酸化物半導体ＳＣの膜厚とシフト量ΔＶｔｈとの関係について検討した。

【0079】

図１２は、酸化物半導体ＳＣの膜厚とシフト量ΔＶｔｈとの関係を示す図である。図の横軸は酸化物半導体ＳＣの膜厚であり、図の縦軸はシフト量ΔＶｔｈである。図中の四角はマザー基板の周辺部に形成された酸化物半導体トランジスタの試験結果を示し、図中の丸はマザー基板の中央部に形成された酸化物半導体トランジスタの試験結果を示している。

【0080】

図示したように、酸化物半導体ＳＣの膜厚が３０ｎｍ以上の場合において、マザー基板の中央部の酸化物半導体トランジスタは、シフト量ΔＶｔｈの変化がほとんどなく（約２Ｖ以下）、しかも、シフト量ΔＶｔｈが極めて小さいことが確認された。一方で、マザー基板の周辺部の酸化物半導体トランジスタは、膜厚が増加するのに伴ってシフト量ΔＶｔｈが小さくなることが確認された。

【0081】

酸化物半導体ＳＣの膜厚が５０ｎｍ以上、より望ましくは膜厚が６０ｎｍ以上の場合、マザー基板の中央部及び周辺部の酸化物半導体トランジスタは、いずれも、シフト量ΔＶｔｈが同等となり、シフト量ΔＶｔｈが極めて小さくなる（約２Ｖ以下）ことが確認された。したがって、本実施形態においては、マザー基板に形成された酸化物半導体トランジスタのシフト量ΔＶｔｈの低減、及び、マザー基板の面内におけるシフト量ΔＶｔｈの均一性を向上する観点では、酸化物半導体ＳＣの膜厚は、６０ｎｍ以上とすることが望ましい。

【0082】

以上説明したように、本実施形態によれば、信頼性を向上することが可能な半導体装置の製造方法を提供することができる。

【0083】

なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
尚、本実施形態では、要求される駆動電圧の高い電気泳動表示装置について説明したが、本発明は、通常の液晶ディスプレイより高い印加電圧が必要とされる液晶ディスプレイや、高速応答用の液晶ディスプレイとして、ポリマー分散型液晶やそれを用いた高速駆動ディスプレイへの適用も可能である。

【符号の説明】

【0084】

ＤＳＰ…表示装置
１０…絶縁基板 １１…絶縁膜（第１絶縁膜） １２…絶縁膜（第２絶縁膜）
１３…絶縁膜（第３絶縁膜）
ＴＲ…トランジスタ（酸化物半導体トランジスタ）
ＧＥ…ゲート電極 ＳＥ…ソース電極 ＤＥ…ドレイン電極
ＳＣ…酸化物半導体 Ｃ１…チャネル領域 ＬＳ１、ＬＤ１…低抵抗領域
ＣＨ１…第１開口 ＣＨ２…第２開口

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】