特開 2022-72401 アナログニューロン演算器及びその電力制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022072401

(43)【公開日】2022-05-17

(54)【発明の名称】アナログニューロン演算器及びその電力制御方法

(51)【国際特許分類】

   G06G 7/60 20060101AFI20220510BHJP

   G06N 3/063 20060101ALI20220510BHJP

【ＦＩ】

G06G7/60

G06N3/063

【審査請求】有

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2020181807

(22)【出願日】2020-10-29

(71)【出願人】

【識別番号】391016358

【氏名又は名称】東芝情報システム株式会社

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100090169

【弁理士】

【氏名又は名称】松浦 孝

(74)【代理人】

【識別番号】100074147

【弁理士】

【氏名又は名称】本田 崇

(74)【代理人】

【識別番号】100124497

【弁理士】

【氏名又は名称】小倉 洋樹

(72)【発明者】

【氏名】斎藤 学

(72)【発明者】

【氏名】杉野 順一

(72)【発明者】

【氏名】北村 俊光

(72)【発明者】

【氏名】田村 豊

(72)【発明者】

【氏名】高橋 功次

(72)【発明者】

【氏名】丸亀 孝生

(57)【要約】

【課題】入力端子に入力信号が到来しているのか否かの観点から電力消費の低減を図る。
【解決手段】アナログニューロン演算器では、入力端子に到来する入力信号に重み値を掛ける演算処理を行うシナプス回路２００を備えるアナログニューロン演算器であって、前記入力端子１０１に入力信号が到来したか途絶えたかを検出する入力信号検出手段１１０と、前記シナプス回路２００の出力信号を保持するシナプス出力保持手段１２０と、前記入力端子１０１に入力信号が到来したか途絶えたかに応じて少なくとも前記シナプス回路２００へ電力を供給するか電力の供給を停止するかを制御する電力制御部１００とを具備する。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力端子に到来する入力信号に重み値を掛ける演算処理を行うシナプス回路を備えるアナログニューロン演算器であって、
前記シナプス回路の出力信号を保持するシナプス出力保持手段と、
前記入力端子に入力信号が到来したか途絶えたかに応じて少なくとも前記シナプス回路へ電力を供給するか電力の供給を停止するかを制御する電力制御部と
を具備することを特徴とするアナログニューロン演算器。

【請求項2】

前記電力制御部は、
前記入力端子に入力信号が到来したか途絶えたかを検出する入力信号検出手段と、
前記入力信号検出手段の検出結果に応じて少なくとも前記シナプス回路へ電力を供給するか電力供給を停止するかを制御する電力制御手段と
を具備することを特徴とする請求項１に記載のアナログニューロン演算器。

【請求項3】

前記シナプス回路の出力側と前記シナプス出力保持手段との間には前記シナプス回路の出力信号をディジタル化する比較器が接続され、
前記電力制御部は、前記入力端子に入力信号が到来したか途絶えたかに応じて前記シナプス回路及び前記比較器へ電力を供給するか電力の供給を停止するかを制御することを特徴とする請求項２に記載のアナログニューロン演算器。

【請求項4】

前記入力信号検出手段は、
前記入力端子に入力する信号レベル変化の有無を検出する変化有無検出回路と、
前記変化有無検出回路により信号レベル変化無が検出されたときから、前記シナプス回路により行われる演算に必要な所定時間を計時するタイマと、
前記タイマによる計時が完了すると、前記シナプス回路及び前記比較器へ電力の供給を停止することを指示する指示回路と、
を具備し、
前記電力制御手段は、前記指示回路による指示信号を受けると、前記シナプス回路及び前記比較器へ電力の供給を停止することを特徴とする請求項３に記載のアナログニューロン演算器。

【請求項5】

前記シナプス出力保持手段は、
前記比較器の出力信号を記憶する論理記憶回路を具備し、
前記電力制御手段は、前記指示回路による指示信号を受けた場合にも前記論理記憶回路へ電力を供給する制御を行うことを特徴とする請求項３または４に記載のアナログニューロン演算器。

【請求項6】

前記論理記憶回路は、
前記比較器の出力信号をラッチするラッチ回路と、
第１の電圧と第２の電圧との間に直列接続された第１のスイッチと第２のスイッチを有し、この第１のスイッチと第２のスイッチの出力点を出力端子とするスイッチ回路であって、前記ラッチ回路に記憶されている論理値に応じて前記第１のスイッチと前記第２のスイッチが開閉するスイッチ回路と
を具備することを特徴とする請求項５に記載のアナログニューロン演算器。

【請求項7】

入力端子に到来する入力信号に重み値を掛ける演算処理を行うシナプス回路と、前記シナプス回路の出力信号を保持するシナプス出力保持手段とを備えるアナログニューロン演算器の電力制御方法であって、
前記入力端子に入力信号が到来したか途絶えたかを検出する入力信号検出ステップと、
前記入力信号検出ステップの検出結果に応じて少なくとも前記シナプス回路へ電力を供給するか電力の供給を停止するかを制御する電力制御ステップと
を具備することを特徴とするアナログニューロン演算器の電力制御方法。

【請求項8】

前記アナログニューロン演算器における、前記シナプス回路の出力側と前記シナプス出力保持手段との間には、前記シナプス回路の出力信号をディジタル化する比較器が接続され、
前記電力制御ステップでは、前記入力端子に入力信号が到来したか途絶えたかに応じて前記シナプス回路及び前記比較器へ電力を供給するか電力の供給を停止するかを制御することを特徴とする請求項５に記載のアナログニューロン演算器の電力制御方法。

【請求項9】

前記電力制御ステップは、
前記入力端子に入力する信号レベル変化の有無を検出する変化有無検出ステップと、
前記変化有無検出ステップにより信号レベル変化無が検出されたときから、前記シナプス回路により行われる演算に必要な所定時間を計時する計時ステップと、
前記計時ステップによる前記所定時間の計時が完了すると、前記シナプス回路及び前記比較器へ電力の供給を停止することを指示する指示ステップと、
を具備し、
前記電力制御ステップでは、前記指示ステップによる指示を受けると、前記シナプス回路及び前記比較器へ電力の供給を停止することを特徴とする請求項８に記載のアナログニューロン演算器の電力制御方法。

【請求項10】

前記比較器を用いて、前記シナプス回路の出力信号をディジタル化するディジタル化ステップと、
前記ディジタル化ステップにより得られた出力信号を論理記憶回路に記憶する記憶ステップとを具備し、
前記電力制御ステップでは、前記指示ステップによる指示信号を受けた場合にも前記論理記憶回路へ電力を供給する制御をすることを特徴とする請求項９に記載のアナログニューロン演算器の電力制御方法。

【請求項11】

前記論理記憶回路は、
前記比較器の出力信号をラッチするラッチ回路と、
第１の電圧と第２の電圧との間に直列接続された第１のスイッチと第２のスイッチを有し、この第１のスイッチと第２のスイッチの出力点を出力端子とするスイッチ回路と、
を具備し、
前記ラッチ回路に保持されている論理値に応じて前記第１のスイッチと前記第２のスイッチを開閉するスイッチ開閉ステップ
を具備することを特徴とする請求項１０に記載のアナログニューロン演算器の電力制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、アナログニューロン演算器及びその電力制御方法に関するものである。

【背景技術】

【0002】

従来のアナログニューロン演算器にあっては、入力信号が到来しているか否かに関わりなく、常時稼働状態となっている。また、ディジタルクロックによりニューロン回路の起動をコントロールするものも知られている。

【0003】

しかしながら、上記のように常時稼働状態とすることは電力供給が連続されることになり、無駄な電力消費が行われているものであった。これに対し、ディジタルクロックによりニューロンの起動をコントロールするものにあっては、待機時リーク電力以外の常時電力消費がある訳ではないため、常時稼働のものよりは優れるものの、入力信号の到来には無関係であり、必ずしも無駄な電力消費を抑制できるというものではない。

【0004】

特許文献１には、ニューラルネットワークの演算を行う演算回路が、第１、第２論理回路と、第１乃至第４トランジスタと、第１、第２保持部と、を有する半導体装置である。この半導体装置は、第１論理回路の低電源電位入力端子は、第１、第３トランジスタに電気的に接続され、第２論理回路の低電源電位入力端子は、第２、第４トランジスタに電気的に接続されている。第１保持部によって、第１、第４トランジスタのそれぞれの第２ゲートの電位は、第１データに応じた電位として保持される。第２保持部によって、第２、第３トランジスタのそれぞれの第２ゲートの電位が保持される。第２データによって第１乃至第４トランジスタのそれぞれのオン状態又はオフ状態を決める。第１、第２論理回路のそれぞれの信号の入出力時間の差は、第１データと第２データとに応じて決まる。

【0005】

上記のように、第１論理回路の低電源電位入力端子と第２論理回路の低電源電位入力端子に接続されている第１乃至第４トランジスタのそれぞれのオン状態又はオフ状態を第２データにより決めて、電力消費を低減させている。

【0006】

引用文献２には、少ない消費電力で積和演算が可能な半導体装置が開示されている。また、この半導体装置によってニューラルネットワークの演算を行うことが記載されている。この半導体装置は、第１、第２入力端子と、第１、第２出力端子と、切り替え回路とを有する半導体装置であって、切り替え回路は第１乃至第４端子を有する。切り替え回路は、第１データに応じて、第１端子の電気的接続先として、第３端子又は第４端子の一方を選択し、第２端子の電気的接続先として、第３端子又は第４端子の他方を選択する機能を有する。また、切り替え回路はバックゲートを含む第１、第２トランジスタを有し、当該バックゲートの電位に応じて、第１端子と第３端子又は第４端子の一方との間の信号の伝達速度、第２端子と第３端子又は第４端子の他方との間の信号の伝達速度を定める機能を有する。なお、当該電位は第２データに応じて決まる。第１、第２端子に信号が入力されたとき、第３、第４端子から出力されるそれぞれの信号の時間差は、第１データと第２データとに応じて決まる。

【0007】

更に、特許文献３には実施形態に係る演算装置１０が、ニューロンを模擬した非線形演算を簡易な構成で実現することが開示されている。特許文献３の演算装置１０は、Ｍ個の係数との積和演算（乗累算）をアナログ処理により実行するもので、乗累算値に対応する信号に対して符号関数処理をして、出力信号を生成することができる。特に、演算装置１０は、比較部３６に入力される差電圧のダイナミックレンジを小さくすることができ、従って、演算装置１０は、簡易な構成の比較部３６を用いて演算を実行することができるものである。この特許文献３のものは、ニューロンを簡易な構成により実現するもので、電力消費低減の観点からの発明ではない。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０２０－２１４８０号公報

【特許文献2】特開２０２０－９４３２号公報

【特許文献3】特開２０１９－５３５６３号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

上記のように従来のニューロン回路においては、入力端子に入力信号が到来しているのか、または到来していないのかという観点から電力消費の低減を図るものではなく、電力消費の低減に限界があった。

【0010】

本発明は上記のようなアナログニューロン演算器における現状に鑑みてなされたもので、その目的は、入力端子に入力信号が到来しているのか、または到来していないのかにより電力消費の低減を図る、アナログニューロン演算器及びアナログニューロン演算器の電力制御方法を提供することである。

【課題を解決するための手段】

【0011】

本実施形態に係るアナログニューロン演算器は、入力端子に到来する入力信号に重み値を掛ける演算処理を行うシナプス回路を備えるアナログニューロン演算器であって、前記シナプス回路の出力信号を保持するシナプス出力保持手段と、前記入力端子に入力信号が到来したか途絶えたかに応じて少なくとも前記シナプス回路へ電力を供給するか電力の供給を停止するかを制御する電力制御部とを具備することを特徴とする。

【図面の簡単な説明】

【0012】

【図1】本発明の実施形態に係るアナログニューロン演算器のブロック図。

【図2】本発明の実施形態に係るアナログニューロン演算器における要部の構成を示すブロック図。

【図3】本発明の実施形態に係るアナログニューロン演算器における要部の構成を示すブロック図。

【図4】本発明の実施形態に係るアナログニューロン演算器の要部構成を示すブロック図。

【図5】本発明の実施形態に係るアナログニューロン演算器の動作を説明するためのタイミングチャート。

【発明を実施するための形態】

【0013】

以下添付図面を参照して、本発明の実施形態に係るアナログニューロン演算器及びアナログニューロンの電力制御方法を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図１に、電力制御部１００を備えた本発明の実施形態に係るアナログニューロン演算器のブロック図を示す。即ち、本発明の実施形態に係るアナログニューロン演算器は、シナプス回路２００と電力制御部１００とシナプス出力保持手段１２０を主な構成として備える。シナプス回路２００は、入力端子１０１に到来する入力信号に重み値を掛ける演算処理を行うものである。

【0014】

電力制御部１００は、上記入力端子１０１に入力信号が到来したか途絶えたかに応じて少なくとも上記シナプス回路２００へ電力を供給するか電力の供給を停止するかを制御する。電力制御部１００は、入力信号検出手段１１０、電力制御手段１３０を備える。

【0015】

入力信号検出手段１１０は、上記入力端子１０１に入力信号が到来したか途絶えたかを検出するものである。具体的には、図２に示されるように、入力信号検出手段１１０は、変化有無検出回路１１２と、タイマ１１３と、指示回路１１４とを備えている。
変化有無検出回路１１２は、入力端子１０１に入力する信号レベル変化の有無を検出するもので、排他的論理和回路１１２Ａと遅延回路１１２Ｂとにより構成されている。排他的論理和回路１１２Ａは、入力端子１０１から直接に到来する信号と、入力端子１０１から遅延回路１１２Ｂを介して遅延を受けた信号との排他的論理和演算を行う。遅延回路１１２Ｂは、入力端子１０１から到来する信号を僅かに遅延させて出力し、排他的論理和回路１１２Ａによる論理和演算で入力端子１０１への信号到来を確実に検出可能としている。

【0016】

タイマ１１３は、上記変化有無検出回路１１２により信号レベル変化無が検出されたときから、上記シナプス回路２００により行われる演算に必要な所定時間ＴＡ（図５）を計時する。上記所定時間ＴＡは、上記シナプス回路２００が行っている通常の演算に必要な時間に適当なマージンを加えた時間とすることができる。タイマ１１３は、上記所定時間ＴＡの計時が完了すると出力を例えば０から１へ変換する。指示回路１１４は、例えばＲ－Ｓフリップフロップにより構成され、セット端子Ｓに排他的論理和回路１１２Ａの出力信号が与えられ、リセット端子Ｒにはタイマ１１３の出力信号が与えられる。Ｒ－Ｓフリップフロップである指示回路１１４は、排他的論理和回路１１２Ａの出力信号が立ち上がるとセットされ、タイマ１１３の出力信号が立ち上がると（０から１へ変化すると）リセットされる。

【0017】

シナプス出力保持手段１２０は、上記シナプス回路２００の出力信号を保持するものである。上記シナプス回路２００の出力側と上記シナプス出力保持手段１２０との間には上記シナプス回路２００の出力信号をディジタル化する比較器１２１が接続される。シナプス出力保持手段１２０は、比較器１２１に直列接続された論理記憶回路１２２により構成される。論理記憶回路１２２は、比較器１２１の出力信号を記憶するものである。前述の電力制御部１００は、上記入力端子１０１に入力信号が到来したか途絶えたかに応じて上記比較器１２１へ電力を供給するか電力の供給を停止するかを制御する。

【0018】

論理記憶回路１２２の具体的構成は、例えば図３に示すようにすることができる。論理記憶回路１２２は、Ｄラッチ回路１２４と、スイッチ回路１２５とを備えることができる。スイッチ回路１２５は、電源電圧とアースとの間に直列接続され、相補的に開閉する第１のスイッチ１２５Ａと第２のスイッチ１２５Ｂを有し、この第１のスイッチ１２５Ａと第２のスイッチ１２５Ｂの接続点を出力端子とする。この第１のスイッチ１２５Ａと第２のスイッチ１２５Ｂの開閉は、Ｄラッチ回路１２４の出力により制御される。即ち、Ｄラッチ回路１２４の出力が１のとき第１のスイッチ１２５Ａは閉、第２のスイッチ１２５Ｂは開とされ、Ｄラッチ回路１２４の出力が０のとき第１のスイッチ１２５Ａは開、第２のスイッチ１２５Ｂは閉とされる。そして、第１のスイッチ１２５Ａが閉、第２のスイッチ１２５Ｂが開のときには、プルアップ側電源の電圧(第１の電圧)が出力端子に出力され、その値は１となる。また、第１のスイッチ１２５Ａが開、第２のスイッチ１２５Ｂが閉のときには、プルダウン側電源の電圧(第２の電圧)が出力端子に出力され、その値は０となる。このような原理により、シナプス回路２００の出力信号が比較器１２１によりディジタル化されて、論理記憶回路１２２に記憶される。上記入力端子１０１に入力する入力信号が途絶えて、シナプス回路２００及び比較器１２１に電力が供給されなくなった後にも、論理記憶回路１２２には電力が供給され続け、スイッチ回路１２５の状態は保持され、次の電力供給がスタートされたときには、保持された状態からスタートとなる。なお、上記で採用したＤラッチ回路１２４は比較器１２１の出力信号をラッチするラッチ回路の一例であり、他のラッチ回路を採用することも可能である。

【0019】

シナプス回路２００の構成は、本願の発明者らが特願２０１９－１０３８０３号としてすでに出願したものに掲載されている。例えば、図４に示されるようである。主制御装置４１を除く構成は、ニューロン演算装置を構成する。また、ニューロンは、少なくとも１つのニューロンコア部１０を備え、これに必要な重み値供給コントロール部３０、制御処理装置４０を備える構成を採用することができる。この実施形態は、３並列のニューロンとすることが可能な構成を示すものである。

【0020】

この実施形態では、１つのニューロンコア部１０を備える。ニューロンコア部１０は、データ入力端子Ｘとデータ出力端子Ｙと重み値入力端子Ｗと有し、上記データ入力端子Ｘから到来する入力データｘと上記重み値入力端子Ｗから到来する重み値ｗとに基づきアナログ積和演算を行うもので、図１のシナプス回路２００に相当する。この重み値ｗは、後に述べる重み値ｗ０、ｗ１、ｗ２のいずれかである。データ入力端子Ｘは第１のインタフェース８１に接続され、入力データｘは第１のインタフェース８１を介して到来する。このニューロンコア部１０においてはアナログ積和演算を行って、演算結果をデータ出力端子Ｙから出力データｙとして出力する。このアナログ積和演算は関数をｆとしてｙ＝ｆ（ｘ，ｗ）で表わされる。また、出力データｙは第２のインタフェース８２を介して送出される。上記ニューロンコア部１０の構成に電力制御部１００を付加してニューロンコア部１０に対する電力制御を行う構成を、アナログニューロン演算器とすることができる。

【0021】

重み値入力端子Ｗには、重み値供給コントロール部３０を構成するセレクタ３１とレジスタ３２－０、３２－１、３２－２が接続され、この重み値供給コントロール部３０から重み値が供給される。即ち、重み値供給コントロール部３０は、それぞれ重み値ｗ０、ｗ１、ｗ２を保持する複数のレジスタ３２－０、３２－１、３２－２と、この複数のレジスタ３２－０、３２－１、３２－２のいずれかを選択して重み値ｗとして上記重み値入力端子Ｗへ与える経路を開閉するためのセレクタ３１とを具備する。

【0022】

重み値供給コントロール部３０には、制御処理装置４０が接続されている。制御処理装置４０は、従属制御部４２と主制御装置４１により構成される。主制御装置４１は、当該ニューロンを統括制御するものであり、コンピュータなどにより構成することができる。また、従属制御部４２は、上記主制御装置４１の指示に基づき上記ニューロンコア部１０、上記重み値供給コントロール部３０を直接制御するインタフェースであり、コントローラ、シーケンサ、コマンドレジスタの機能を有する。従って、上記主制御装置４１から、幾つかの直列演算、幾つかの並列演算、幾つかの直列演算と幾つかの並列演算の混合演算を実行する指示と必要なデータが従属制御部４２へ与えられると、従属制御部４２は、このニューロンとしての処理が行われる期間は、上記主制御装置４１が介在することなく、最終演算結果を得ることが可能であるように処理動作を行う。従属制御部４２は、レジスタ３２－０、３２－１、３２－２に重み値ｗ０、ｗ１、ｗ２をセットするときに、制御信号線Ｃ０、Ｃ１、Ｃ２を介してレジスタ３２－０、３２－１、３２－２に対しデータ（重み値）を受け入れ状態とさせるための制御信号を送る制御を行う。また、従属制御部４２は、制御信号線Ｃ３を介してセレクタ３１に制御信号を送ってレジスタ３２－０、３２－１、３２－２のいずれかから重み値を選択してニューロンコア部１０の重み値入力端子Ｗへ到るように制御を行う。

【0023】

以上のように構成されたニューロンでは、入力データｘが、第１のインタフェース８１を介してニューロンコア部１０のデータ入力端子Ｘへ到来する前に、主制御装置４１の制御の下でレジスタ３２－０、３２－１、３２－２へ所要の重み値ｗ０、ｗ１、ｗ２をセットしておく。入力データｘがニューロンコア部１０のデータ入力端子Ｘへ到来し、ニューロンコア部１０のアナログ積和演算のタイミングとなると、制御処理装置４０がこのタイミングに同期して上記重み値供給コントロール部３０から重み値ｗ（ｗ０、ｗ１、ｗ２）を供給する制御を行う。

【0024】

即ち、第１回目のアナログ積和演算のタイミングではセレクタ３１を制御してレジスタ３２－０から重み値ｗ０が送られるように制御を行い、第２回目のアナログ積和演算のタイミングではセレクタ３１を制御してレジスタ３２－１から重み値ｗ１が送られるように制御を行い、第３回目のアナログ積和演算のタイミングではセレクタ３１を制御してレジスタ３２－２から重み値ｗ２が送られるように制御を行う。

【0025】

制御処理装置４０は、上記制御と共に、上記データ出力端子Ｙから上記アナログ積和演算毎の出力データを直列な出力データとして及び／または並列な出力データとして処理する。本実施形態では、３つの並列な出力データとして処理するため、上記第１回目の演算により得られた出力データｙ０、上記第２回目の演算により得られた出力データｙ１、上記第３回目の演算により得られた出力データｙ２について、それぞれの演算後のタイミングで出力データｙとして取り出す。即ち、時分割で３つの出力データｙ０、ｙ１、ｙ２を得る処理を行い、第２のインタフェース８２に接続されている図示しない例えば３つの経路へ時分割の順で送出する。本実施形態によれば、並列で３つの出力データｙ０、ｙ１、ｙ２を得るまでに時間を要するものの、３つのニューロンコア部１０を用いる必要がなく構成を簡素化できるものである。上記シナプス回路２００の構成は、この図４の構成以外に特願２０１９－１０３８０３号に実施形態として開示したものの構成を採用することができる。

【0026】

図１に示されている電力制御手段１３０は、上記入力信号検出手段１１０の検出結果に応じて少なくとも上記シナプス回路２００へ電力を供給するか電力供給を停止するかを制御するものである。具体的には本実施形態では、電力制御手段１３０は、上記指示回路１１４による指示信号を受けると、上記シナプス回路２００及び比較器１２１へ電力の供給を停止する。

【0027】

以上のように構成された電力制御部１００では、図５のタイミングチャートに示される手順で動作する。このとき入力信号検出ステップであり、入力端子１０１に入力信号が到来したか途絶えたかを検出する。入力端子１０１に入力信号の到来が始まると指示回路１１４の出力信号が０から１へと変位し、これを受けた電力制御手段１３０は、上記シナプス回路２００と上記比較器１２１への電力供給をスタートさせる電力制御ステップが行われる（Ｔ１）。

【0028】

暫く入力端子１０１に入力信号の到来しており、時刻Ｔ２のときに、入力信号の到来が止むと、タイマ１１３が計時を開始する計時ステップが実行される。タイマ１１３は、上記所定時間ＴＡの計時が完了すると出力を例えば０から１へ変換する（図５のＴ３）。これにより、指示回路１１４の出力信号が１から０へと変位する指示ステップが行われる。この指示回路１１４から出力信号を受けた電力制御手段１３０は、上記シナプス回路２００及び比較器１２１への電力供給を停止する(電力制御ステップ)。このとき、論理記憶回路１２２に電力が供給され続けられることから、上記シナプス回路２００への電力供給がなくなった後にも、スイッチ回路１２５の状態は保持され、次の電力供給がスタートされたときには、論理記憶回路１２２に保持された状態からスタートとなる。

【0029】

以上のようにして本実施形態では、入力端子に入力信号が到来しているのか、または到来していないのかにより電力消費の的確な低減を図ることができるばかりか、その後の電力供給再開の場合に、演算結果が残っており、適切に次の処理へとつなげた電力消費の低減が可能である。

【0030】

なお、本実施形態では、シナプス回路２００と電力制御部１００を別のものとしたが、シナプス回路２００内に本実施形態の電力制御部１００を含ませて全体をシナプス回路とすることもできる。この場合には、シナプス回路が電力制御機能と電源断時点の出力値を記憶する機能を有することになる。

【符号の説明】

【0031】

１０ ニューロンコア部 ３０ 重み値供給コントロール部
３１ セレクタ ３２－０～３２－２ レジスタ
４０ 制御処理装置 ４１ 主制御装置
４２ 従属制御部 ８１ 第１のインタフェース
８２ 第２のインタフェース １００ 電力制御部
１０１ 入力端子 １１０ 入力信号検出手段
１１２ 変化有無検出回路 １１２Ａ 排他的論理和回路
１１２Ｂ 遅延回路 １１３ タイマ
１１４ 指示回路 １２０ シナプス出力保持手段
１２１ 比較器 １２２ 論理記憶回路
１２４ Ｄラッチ回路 １２５ スイッチ回路
１２５Ａ 第１のスイッチ １２５Ｂ 第２のスイッチ
１３０ 電力制御手段 ２００ シナプス回路

【図1】

【図2】

【図3】

【図4】

【図5】

【手続補正書】

【提出日】2022-03-28

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

入力端子に到来する入力信号に重み値を掛ける演算処理を行うシナプス回路を備えるア
ナログニューロン演算器であって、
前記シナプス回路の出力信号を保持するシナプス出力保持手段と、
前記入力端子に入力信号が到来したか途絶えたかに応じて少なくとも前記シナプス回路
へ電力を供給するか電力の供給を停止するかを制御する電力制御部と
を具備することを特徴とするアナログニューロン演算器。

【請求項2】

前記電力制御部は、
前記入力端子に入力信号が到来したか途絶えたかを検出する入力信号検出手段と、
前記入力信号検出手段の検出結果に応じて少なくとも前記シナプス回路へ電力を供給す
るか電力供給を停止するかを制御する電力制御手段と
を具備することを特徴とする請求項１に記載のアナログニューロン演算器。

【請求項3】

前記シナプス回路の出力側と前記シナプス出力保持手段との間には前記シナプス回路の
出力信号をディジタル化する比較器が接続され、
前記電力制御部は、前記入力端子に入力信号が到来したか途絶えたかに応じて前記シナ
プス回路及び前記比較器へ電力を供給するか電力の供給を停止するかを制御することを特
徴とする請求項２に記載のアナログニューロン演算器。

【請求項4】

前記入力信号検出手段は、
前記入力端子に入力する信号レベル変化の有無を検出する変化有無検出回路と、
前記変化有無検出回路により信号レベル変化無が検出されたときから、前記シナプス回
路により行われる演算に必要な所定時間を計時するタイマと、
前記タイマによる計時が完了すると、前記シナプス回路及び前記比較器へ電力の供給を
停止することを指示する指示回路と、
を具備し、
前記電力制御手段は、前記指示回路による指示信号を受けると、前記シナプス回路及び
前記比較器へ電力の供給を停止することを特徴とする請求項３に記載のアナログニューロ
ン演算器。

【請求項5】

前記シナプス出力保持手段は、
前記比較器の出力信号を記憶する論理記憶回路を具備し、
前記電力制御手段は、前記指示回路による指示信号を受けた場合にも前記論理記憶回路
へ電力を供給する制御を行うことを特徴とする請求項３または４に記載のアナログニュー
ロン演算器。

【請求項6】

前記論理記憶回路は、
前記比較器の出力信号をラッチするラッチ回路と、
第１の電圧と第２の電圧との間に直列接続された第１のスイッチと第２のスイッチを有
し、この第１のスイッチと第２のスイッチの出力点を出力端子とするスイッチ回路であっ
て、前記ラッチ回路に記憶されている論理値に応じて前記第１のスイッチと前記第２のス
イッチが開閉するスイッチ回路と
を具備することを特徴とする請求項５に記載のアナログニューロン演算器。

【請求項7】

入力端子に到来する入力信号に重み値を掛ける演算処理を行うシナプス回路と、前記シ
ナプス回路の出力信号を保持するシナプス出力保持手段とを備えるアナログニューロン演
算器の電力制御方法であって、
前記入力端子に入力信号が到来したか途絶えたかを検出する入力信号検出ステップと、
前記入力信号検出ステップの検出結果に応じて少なくとも前記シナプス回路へ電力を供
給するか電力の供給を停止するかを制御する電力制御ステップと
を具備することを特徴とするアナログニューロン演算器の電力制御方法。

【請求項8】

前記アナログニューロン演算器における、前記シナプス回路の出力側と前記シナプス出
力保持手段との間には、前記シナプス回路の出力信号をディジタル化する比較器が接続さ
れ、
前記電力制御ステップでは、前記入力端子に入力信号が到来したか途絶えたかに応じて
前記シナプス回路及び前記比較器へ電力を供給するか電力の供給を停止するかを制御する
ことを特徴とする請求項７に記載のアナログニューロン演算器の電力制御方法。

【請求項9】

前記電力制御ステップは、
前記入力端子に入力する信号レベル変化の有無を検出する変化有無検出ステップと、
前記変化有無検出ステップにより信号レベル変化無が検出されたときから、前記シナプ
ス回路により行われる演算に必要な所定時間を計時する計時ステップと、
前記計時ステップによる前記所定時間の計時が完了すると、前記シナプス回路及び前記
比較器へ電力の供給を停止することを指示する指示ステップと、
を具備し、
前記電力制御ステップでは、前記指示ステップによる指示を受けると、前記シナプス回
路及び前記比較器へ電力の供給を停止することを特徴とする請求項８に記載のアナログニ
ューロン演算器の電力制御方法。

【請求項10】

前記比較器を用いて、前記シナプス回路の出力信号をディジタル化するディジタル化ス
テップと、
前記ディジタル化ステップにより得られた出力信号を論理記憶回路に記憶する記憶ステ
ップとを具備し、
前記電力制御ステップでは、前記指示ステップによる指示信号を受けた場合にも前記論
理記憶回路へ電力を供給する制御をすることを特徴とする請求項９に記載のアナログニュ
ーロン演算器の電力制御方法。

【請求項11】

前記論理記憶回路は、
前記比較器の出力信号をラッチするラッチ回路と、
第１の電圧と第２の電圧との間に直列接続された第１のスイッチと第２のスイッチを有
し、この第１のスイッチと第２のスイッチの出力点を出力端子とするスイッチ回路と、
を具備し、
前記ラッチ回路に保持されている論理値に応じて前記第１のスイッチと前記第２のスイ
ッチを開閉するスイッチ開閉ステップ
を具備することを特徴とする請求項１０に記載のアナログニューロン演算器の電力制御
方法。