特開2022-72959 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ 東芝メモリ株式会社の特許一覧

特開2022-72959半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022072959

(43)【公開日】2022-05-17

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

H01L 27/11582 20170101AFI20220510BHJP

H01L 27/11573 20170101ALI20220510BHJP

H01L 21/336 20060101ALI20220510BHJP

H01L 21/822 20060101ALI20220510BHJP

【ＦＩ】

H01L27/11582

H01L27/11573

H01L29/78 371

H01L27/04 C

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2020182677

(22)【出願日】2020-10-30

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下雅弘

(72)【発明者】

【氏名】沓掛静香

【テーマコード（参考）】

5F038

5F083

5F101

【Ｆターム（参考）】

5F038AC03

5F038AC05

5F038AC08

5F038AC12

5F038AC15

5F038EZ20

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA10

5F083JA04

5F083JA19

5F083JA39

5F083JA56

5F083KA01

5F083KA05

5F083MA06

5F083MA16

5F083MA19

5F101BA46

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

【課題】キャパシタ容量を大きくすることが可能な半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルの動作を制御し、第１のキャパシタを含む制御回路と、を備え、第１のキャパシタは、第１の面と第１の面に対向する第２の面とを有する半導体基板であって、ｐ型の第１の半導体領域と、第１の面と第１の半導体領域との間に設けられたｎ型の第２の半導体領域と、第１の面と第２の半導体領域との間に設けられ、第１の半導体領域と電気的に接続されたｐ型の第３の半導体領域と、を含む半導体基板と、第２の半導体領域と電気的に接続された第１の電極と、第３の半導体領域と第１の電極との間に設けられた第１の絶縁膜と、を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数のメモリセルを含むメモリセルアレイと、
前記メモリセルの動作を制御し、第１のキャパシタを含む制御回路と、を備え、
前記第１のキャパシタは、
第１の面と前記第１の面に対向する第２の面とを有する半導体基板であって、
ｐ型の第１の半導体領域と、
前記第１の面と前記第１の半導体領域との間に設けられたｎ型の第２の半導体領域と、
前記第１の面と前記第２の半導体領域との間に設けられ、前記第１の半導体領域と電気的に接続されたｐ型の第３の半導体領域と、を含む半導体基板と、
前記第２の半導体領域と電気的に接続された第１の電極と、
前記第３の半導体領域と前記第１の電極との間に設けられた第１の絶縁膜と、
を含む半導体記憶装置。

【請求項2】

前記半導体基板は、前記第１の面と前記第３の半導体領域との間に設けられ、前記第１の電極の端部の前記第３の半導体領域の側に設けられ、前記第３の半導体領域と電気的に接続されたｎ型の第４の半導体領域を、更に含む請求項１記載の半導体記憶装置。

【請求項3】

前記第４の半導体領域のｎ型不純物濃度は、前記第２の半導体領域のｎ型不純物濃度よりも高い請求項２記載の半導体記憶装置。

【請求項4】

前記半導体基板は、前記第３の半導体領域と前記第１の絶縁膜との間に設けられ、前記第４の半導体領域に接するｎ型の第５の半導体領域を、更に含む請求項２記載の半導体記憶装置。

【請求項5】

前記第５の半導体領域は、前記第１の絶縁膜に接する請求項４記載の半導体記憶装置。

【請求項6】

前記第５の半導体領域のｎ型不純物濃度は、前記第４の半導体領域のｎ型不純物濃度よりも低い請求項４記載の半導体記憶装置。

【請求項7】

前記第５の半導体領域のｎ型不純物濃度は、前記第２の半導体領域のｎ型不純物濃度よりも高い請求項４記載の半導体記憶装置。

【請求項8】

前記第５の半導体領域の深さは、前記第４の半導体領域の深さよりも浅い請求項４記載の半導体記憶装置。

【請求項9】

前記半導体基板は、前記第１の面と前記第２の半導体領域との間に設けられ、前記第３の半導体領域と離間し、前記第１の半導体領域及び前記第３の半導体領域に電気的に接続されたｐ型の第６の半導体領域を、更に含む請求項１記載の半導体記憶装置。

【請求項10】

前記半導体基板は、前記第１の面と前記第２の半導体領域との間に設けられ、前記第３の半導体領域と離間し、前記第１の半導体領域及び前記第３の半導体領域に電気的に接続されたｐ型の第６の半導体領域を、更に含む請求項２記載の半導体記憶装置。

【請求項11】

前記第１の電極及び前記第２の半導体領域に印加される第１の電圧は、前記第１の半導体領域及び前記第３の半導体領域に印加される第２の電圧よりも高い請求項１記載の半導体記憶装置。

【請求項12】

前記メモリセルは、半導体層と、ゲート電極と、前記半導体層と前記ゲート電極との間に設けられた電荷蓄積層と、を含み、
前記ゲート電極は前記第１の電極に電気的に接続される請求項１記載の半導体記憶装置。

【請求項13】

前記制御回路は、第２のキャパシタを更に含み、
前記第２のキャパシタは、
前記第１の面と前記第１の半導体領域との間に設けられ、前記第２の半導体領域と離間したｎ型の第７の半導体領域と、
前記第１の面と前記第７の半導体領域の間に設けられ、前記第１の半導体領域と電気的に接続されたｐ型の第８の半導体領域と、を含む前記半導体基板と、
前記第７の半導体領域と電気的に接続された第２の電極と、
前記第８の半導体領域と前記第２の電極との間に設けられ、前記第１の絶縁膜の膜厚よりも膜厚の薄い第２の絶縁膜と、
を含む請求項１記載の半導体記憶装置。

【請求項14】

前記第１の電極及び前記第２の半導体領域に印加される第１の電圧は、前記第１の半導体領域及び前記第３の半導体領域に印加される第２の電圧よりも高く、
前記第２の電極及び前記第７の半導体領域に印加される第３の電圧は、前記第２の電圧よりも高く前記第１の電圧よりも低い請求項１３記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体メモリは、データを記憶する機能を有する複数のメモリセルを含むメモリセルアレイと、メモリセルの動作を制御する制御回路とを、備える。制御回路には、例えば、電圧を安定化させためのキャパシタや、入力された外部電圧を昇圧して高い内部電圧を発生させるためのチャージポンプのキャパシタなど、様々なキャパシタが含まれている。半導体メモリの特性を向上させるためには、キャパシタ容量を大きくすることが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－４４６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、キャパシタ容量を大きくすることが可能な半導体記憶装置を提供することにある。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、前記メモリセルの動作を制御し、第１のキャパシタを含む制御回路と、を備え、前記第１のキャパシタは、第１の面と前記第１の面に対向する第２の面とを有する半導体基板であって、ｐ型の第１の半導体領域と、前記第１の面と前記第１の半導体領域との間に設けられたｎ型の第２の半導体領域と、前記第１の面と前記第２の半導体領域との間に設けられ、前記第１の半導体領域と電気的に接続されたｐ型の第３の半導体領域と、を含む半導体基板と、前記第２の半導体領域と電気的に接続された第１の電極と、前記第３の半導体領域と前記第１の電極との間に設けられた第１の絶縁膜と、を含む。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態の半導体記憶装置のブロック図。

【図2】第１の実施形態の半導体記憶装置のメモリセルアレイの等価回路図。

【図3】第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。

【図4】第１の実施形態の半導体記憶装置の模式断面図。

【図5】第１の実施形態の半導体記憶装置のパターンレイアウト図。

【図6】第１の実施形態の半導体記憶装置の模式断面図。

【図7】比較例の半導体記憶装置の模式断面図。

【図8】第１の実施形態の半導体記憶装置の作用及び効果の説明図。

【図9】第１の実施形態の半導体記憶装置の第１の変形例の模式断面図。

【図10】第１の実施形態の半導体記憶装置の第２の変形例のパターンレイアウト図。

【図11】第１の実施形態の半導体記憶装置の第２の変形例の模式断面図。

【図12】第２の実施形態の半導体記憶装置の模式断面図。

【図13】第３の実施形態の半導体記憶装置の模式断面図。

【図14】第３の実施形態の半導体記憶装置のパターンレイアウト図。

【図15】第３の実施形態の半導体記憶装置の模式断面図。

【図16】第４の実施形態の半導体記憶装置の模式断面図。

【図17】第４の実施形態の半導体記憶装置のパターンレイアウト図。

【図18】第４の実施形態の半導体記憶装置の模式断面図。

【図19】第５の実施形態の半導体記憶装置の模式断面図。

【図20】第５の実施形態の半導体記憶装置のパターンレイアウト図。

【図21】第５の実施形態の半導体記憶装置の模式断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。

【0008】

また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。

【0009】

本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（ＥｎｅｒｇｙＤｉｓｐｅｒｓｉｖｅＸ－ｒａｙＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）や電子エネルギー損失分光法（ＥｌｅｃｔｒｏｎＥｎｅｒｇｙＬｏｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）などにより行うことが可能である。また、半導体記憶装置を構成する半導体領域の深さの測定には、例えば、ＳＩＭＳを用いることが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。

【0010】

本明細書中、ｎ^＋型、ｎ型、ｎ^－型との表記がある場合、ｎ^＋型、ｎ型、ｎ^－型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ^＋型、ｐ型、ｐ^－型の表記がある場合、ｐ^＋型、ｐ型、ｐ^－型の順で、ｐ形の不純物濃度が低くなっていることを意味する。なお、ｎ^＋型、ｎ型、ｎ^－型を層そうして単にｎ型と表記する場合がある。また、ｐ^＋型、ｐ型、ｐ^－型を総称して単にｐ型と表記する場合がある。

【0011】

（第１の実施形態）
第１の実施形態の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルの動作を制御し、第１のキャパシタを含む制御回路と、を備え、第１のキャパシタは、第１の面と第１の面に対向する第２の面とを有する半導体基板であって、ｐ型の第１の半導体領域と、第１の面と第１の半導体領域との間に設けられたｎ型の第２の半導体領域と、第１の面と第２の半導体領域との間に設けられ、第１の半導体領域と電気的に接続されたｐ型の第３の半導体領域と、を含む半導体基板と、第２の半導体領域と電気的に接続された第１の電極と、第３の半導体領域と第１の電極との間に設けられた第１の絶縁膜と、を含む。

【0012】

第１の実施形態の半導体記憶装置は、不揮発性メモリ１００である。第１の実施形態の不揮発性メモリ１００は、複数のメモリセルが３次元的に配置された３次元ＮＡＮＤフラッシュメモリである。不揮発性メモリ１００は、半導体記憶装置の一例である。

【0013】

図１は、第１の実施形態の半導体記憶装置のブロック図である。図１は、第１の実施形態の不揮発性メモリ１００の回路構成を示す。図１に示すように、不揮発性メモリ１００は、メモリセルアレイ１０１、ワード線ドライバ１０２、ローデコーダ１０３、センスアンプ１０４、カラムデコーダ１０５、チャージポンプ１０６、入出力回路１０７、及びコントローラ１０８を備える。

【0014】

メモリセルアレイ１０１は、複数のメモリセルＭＣを含む。ワード線ドライバ１０２、ローデコーダ１０３、センスアンプ１０４、カラムデコーダ１０５、チャージポンプ１０６、入出力回路１０７、及びコントローラ１０８は、メモリセルＭＣの動作を制御する。ワード線ドライバ１０２、ローデコーダ１０３、センスアンプ１０４、カラムデコーダ１０５、チャージポンプ１０６、入出力回路１０７、及びコントローラ１０８は、制御回路の一例である。

【0015】

図２は、第１の実施形態の半導体記憶装置のメモリセルアレイの等価回路図である。図２は、メモリセルアレイ１０１内の配線構造を模式的に示す。第１の実施形態のメモリセルアレイ１０１は、複数のメモリセルＭＣが立体的に配置された三次元構造を備える。

【0016】

以下、ｙ方向はｘ方向と交差する。ｚ方向は、ｘ方向及びｙ方向と交差する。例えば、ｘ方向とｙ方向は直交する。例えば、ｚ方向とｘ方向及びｙ方向は直交する。

【0017】

メモリセルアレイ１０１は、図２に示すように複数のメモリセルＭＣ、ソース選択トランジスタＳＳＴ、ドレイン選択トランジスタＳＤＴ、複数のワード線ＷＬ、複数のビット線ＢＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、及び複数のドレイン選択ゲート線ＳＧＤを備える。

【0018】

複数のメモリセルＭＣが、ｚ方向に直列に接続される。複数のメモリセルＭＣは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＳＤＴの間に接続される。

【0019】

メモリセルＭＣは、例えば、絶縁体の電荷蓄積層を有するＭＯＮＯＳ（ＭｅｔａｌＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造を備える。電荷蓄積層に蓄積される電荷量に応じて、メモリセルＭＣのトランジスタの閾値電圧が変化する。トランジスタの閾値電圧が変化することで、トランジスタのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。

【0020】

ワード線ＷＬはメモリセルＭＣのトランジスタのゲート電極として機能する。ワード線ＷＬを用いて、メモリセルＭＣのゲート電圧が制御される。ワード線ＷＬは、ゲート電極の一例である。

【0021】

ソース選択トランジスタＳＳＴは、共通ソース線ＣＳＬに電気的に接続される。ソース選択トランジスタＳＳＴは、ソース選択ゲート線ＳＧＳに印加される電圧により制御される。

【0022】

ドレイン選択トランジスタＳＤＴは、ＢＬに接続される。ドレイン選択トランジスタＳＤＴは、ドレイン選択ゲート線ＳＧＤに印加される電圧により制御される。

【0023】

複数のワード線ＷＬは、ワード線ドライバ１０２に電気的に接続される。複数のビット線ＢＬは、センスアンプ１０４に電気的に接続される。

【0024】

ローデコーダ１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ１０２は、ローデコーダ１０３によって選択されたワード線ＷＬに所定のゲート電圧を印加する機能を備える。

【0025】

カラムデコーダ１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ１０４は、カラムデコーダ１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたビット線ＢＬに流れる電流又は電圧を検知して増幅する機能を備える。

【0026】

チャージポンプ１０６は、不揮発性メモリ１００の外部から入力された電源電圧を昇圧して高い内部電圧を発生させる機能を有する。チャージポンプ１０６は、昇圧回路である。例えば、入力された電源電圧を昇圧してメモリセルＭＣにデータを書き込む時にワード線ＷＬに印加されるプログラム電圧を発生させる。チャージポンプ１０６は、図示しないキャパシタを含む。

【0027】

入出力回路１０７は、Ｉ／Ｏ端子を介して、不揮発性メモリ１００の外部との間で入出力信号Ｉ／Ｏの送受信を行う機能を有する。入出力回路１０７には、電圧を安定化させるためのキャパシタが含まれる。

【0028】

コントローラ１０８は、ワード線ドライバ１０２、ローデコーダ１０３、センスアンプ１０４、カラムデコーダ１０５、チャージポンプ１０６、入出力回路１０７、及び図示しないその他の回路を制御する機能を備える。

【0029】

ワード線ドライバ１０２、ローデコーダ１０３、センスアンプ１０４、カラムデコーダ１０５、チャージポンプ１０６、チャージポンプ１０６、入出力回路１０７、及びコントローラ１０８などの回路は、例えば、図１及び図２には図示しない半導体基板を用いたトランジスタや配線層によって構成される。

【0030】

例えば、図２において、メモリセルＭＣに記憶されたデータを読み出す場合、メモリセルＭＣに接続されるワード線ＷＬに読出し電圧を印加する。メモリセルＭＣのトランジスタがオン状態になることにより、共通ソース線ＣＳＬとビット線ＢＬとの間に電流が流れる。共通ソース線ＣＳＬからビット線ＢＬとの間に流れる電流に基づき、メモリセルＭＣに記憶されたデータを判定する。

【0031】

例えば、ビット線ＢＬに流れる電流をセンスアンプ１０４で増幅して、コントローラ１０８でメモリセルＭＣに記憶されたデータを判定する。あるいは、ビット線ＢＬの電圧変化をセンスアンプ１０４で増幅して、コントローラ１０８でメモリセルＭＣに記憶されたデータを判定する。

【0032】

図２では、直列に接続されるメモリセルＭＣが６個の場合、ビット線が２本の場合を例示しているが、直列に接続されるメモリセルＭＣの数やビット線の数は、６個あるいは２本に限定されない。

【0033】

図３（ａ）、図３（ｂ）は、第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図３（ａ）は、メモリセルアレイ１０１のｙｚ断面である。図３（ａ）は、図３（ｂ）のＢＢ’断面である。図３（ｂ）は、メモリセルアレイ１０１のｘｙ断面である。図３（ｂ）は、図３（ａ）のＡＡ’断面である。

【0034】

図３（ａ）及び図３（ｂ）において、破線で囲まれた領域が一つのメモリセルＭＣである。

【0035】

メモリセルアレイ１０１は、半導体層１１、層間絶縁層１２、トンネル絶縁膜１４、電荷蓄積層１６、ブロック絶縁膜１８、コア絶縁層２０、及びワード線ＷＬを含む。ワード線ＷＬは、ゲート電極の一例である。

【0036】

電荷蓄積層１６は、半導体層１１とワード線ＷＬとの間に設けられる。トンネル絶縁膜１４は、半導体層１１と電荷蓄積層１６との間に設けられる。ブロック絶縁膜１８は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。

【0037】

半導体層１１は、メモリセルＭＣのトランジスタのチャネルとして機能する。電荷蓄積層１６は、電荷を蓄積する機能を有する。ワード線ＷＬは、メモリセルＭＣのトランジスタのゲート電極として機能する。

【0038】

半導体層１１は、例えば、多結晶シリコンである。層間絶縁層１２は、例えば、酸化シリコンである。トンネル絶縁膜１４は、例えば、酸化シリコンである。電荷蓄積層１６は、例えば、窒化シリコンである。ブロック絶縁膜１８は、例えば、酸化アルミニウムである。コア絶縁層２０は、例えば、酸化シリコンである。ワード線ＷＬは、例えば、タングステン（Ｗ）である。

【0039】

図４は、第１の実施形態の半導体記憶装置の模式断面図である。図５は、第１の実施形態の半導体記憶装置のパターンレイアウト図である。図６は、第１の実施形態の半導体記憶装置の模式断面図である。図４は、図５のＣＣ’断面である。図６は、図５のＤＤ’断面である。

【0040】

図４、図５、及び図６は、不揮発性メモリ１００の第１のキャパシタ１１０の模式図である。第１のキャパシタ１１０は、例えば、チャージポンプ１０６に含まれるキャパシタである。

【0041】

第１のキャパシタ１１０は、半導体基板１０、素子分離領域４５、第１のキャパシタ電極４６、第１のキャパシタ絶縁膜４８、層間絶縁層４９、コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、コンタクトプラグ５０ｅ、第１の配線層５２ａ、及び第２の配線層５２ｂを含む。半導体基板１０は、ｐ型領域３０、第１のｎウェル３２、第１のｐウェル３４、第１のｎ型コンタクト領域３６、第２のｎ型コンタクト領域３８、第１のｐ型コンタクト領域４０、第２のｐ型コンタクト領域４２、及び第１のｎ型領域４４を含む。

【0042】

ｐ型領域３０は、第１の半導体領域の一例である。第１のｎウェル３２は、第２の半導体領域の一例である。第１のｐウェル３４は、第３の半導体領域の一例である。第２のｎ型コンタクト領域３８は、第４の半導体領域の一例である。第１のｎ型領域４４は、第５の半導体領域の一例である。第１のキャパシタ電極４６は、第１の電極の一例である。第１のキャパシタ絶縁膜４８は、第１の絶縁膜の一例である。

【0043】

半導体基板１０は、例えば、単結晶の半導体である。半導体基板１０は、例えば、単結晶シリコンである。

【0044】

半導体基板１０は、第１の面Ｐ１と第２の面Ｐ２を有する。第２の面Ｐ２は第１の面Ｐ１に対向する。第１の面Ｐ１は、半導体基板１０の表面である。第２の面Ｐ２は半導体基板１０の裏面である。

【0045】

ｐ型領域３０は、ｐ^－型の半導体である。ｐ型領域３０は、ｐ型不純物を含む。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型領域３０のｐ型不純物の最大不純物濃度は、例えば、１×１０^１４ｃｍ^－３以上１×１０^１５ｃｍ^－３以下である。

【0046】

第１のｎウェル３２は、第１の面Ｐ１とｐ型領域３０との間に設けられる。第１のｎウェル３２は、例えば、ｐ型領域３０に囲まれる。

【0047】

第１のｎウェル３２は、ｎ型の半導体である。第１のｎウェル３２は、例えば、ｎ型の単結晶シリコンである。

【0048】

第１のｎウェル３２は、ｎ型不純物を含む。ｎ型不純物は、例えば、リン（Ｐ）である。第１のｎウェル３２のｎ型不純物の最大不純物濃度は、例えば、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である。第１のｎウェル３２の深さ（図４中のｄ１）は、例えば、２μｍ以上４μｍ以下である。

【0049】

第１のｐウェル３４は、第１の面Ｐ１と第１のｎウェル３２との間に設けられる。第１のｐウェル３４は、例えば、第１のｎウェル３２に囲まれる。第１のｐウェル３４は、ｐ型の半導体である。第１のｐウェル３４は、例えば、ｐ型の単結晶シリコンである。

【0050】

第１のｐウェル３４は、ｐ型領域３０に電気的に接続される。

【0051】

第１のｐウェル３４は、ｐ型不純物を含む。ｐ型不純物は、例えば、ボロン（Ｂ）である。第１のｐウェル３４のｐ型不純物の最大不純物濃度は、例えば、ｐ型領域３０のｐ型不純物の最大不純物濃度よりも高い。第１のｐウェル３４のｐ型不純物の最大不純物濃度は、例えば、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である。

【0052】

第１のｐウェル３４の深さ（図４中のｄ２）は、第１のｎウェル３２の深さ（図４中のｄ１）よりも浅い。第１のｐウェル３４の深さ（図４中のｄ２）は、例えば、１μｍ以上３μｍ以下である。

【0053】

第１のｎ型コンタクト領域３６は、第１の面Ｐ１と第１のｎウェル３２との間に設けられる。第１のｎ型コンタクト領域３６は、例えば、第１のｎウェル３２に囲まれる。第１のｎ型コンタクト領域３６は、ｎ^＋型の半導体である。第１のｎ型コンタクト領域３６は、例えば、ｎ^＋型の単結晶シリコンである。

【0054】

第１のｎ型コンタクト領域３６は、ｎ型不純物を含む。ｎ型不純物は、例えば、ヒ素（Ａｓ）又はリン（Ｐ）である。第１のｎ型コンタクト領域３６のｎ型不純物の最大不純物濃度は、例えば、第１のｎウェル３２のｎ型不純物の最大不純物濃度よりも高い。第１のｎ型コンタクト領域３６のｎ型不純物の最大不純物濃度は、例えば、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下である。第１のｎ型コンタクト領域３６の深さ（図４中のｄ３）は、第１のｎウェル３２の深さ（図４中のｄ１）よりも浅い。

【0055】

第２のｎ型コンタクト領域３８は、第１の面Ｐ１と第１のｐウェル３４との間に設けられる。第２のｎ型コンタクト領域３８は、例えば、第１のｐウェル３４に囲まれる。第２のｎ型コンタクト領域３８は、第１のキャパシタ電極４６の端部の第１のｐウェル３４の側に設けられる。第２のｎ型コンタクト領域３８は、例えば、第１のキャパシタ電極４６を間に挟んで両側の第１のｐウェル３４の中に設けられる。

【0056】

第２のｎ型コンタクト領域３８は、ｎ^＋型の半導体である。第２のｎ型コンタクト領域３８は、例えば、ｎ^＋型の単結晶シリコンである。

【0057】

第２のｎ型コンタクト領域３８は、ｎ型不純物を含む。ｎ型不純物は、例えば、ヒ素（Ａｓ）又はリン（Ｐ）である。第２のｎ型コンタクト領域３８のｎ型不純物の最大不純物濃度は、例えば、第１のｎウェル３２のｎ型不純物の最大不純物濃度よりも高い。第２のｎ型コンタクト領域３８のｎ型不純物の最大不純物濃度は、例えば、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下である。

【0058】

第２のｎ型コンタクト領域３８の深さ（図４中のｄ３）は、第１のｐウェル３４の深さ（図４中のｄ２）よりも浅い。

【0059】

第２のｎ型コンタクト領域３８は、第１のｐウェル３４及びｐ型領域３０に電気的に接続される。

【0060】

第１のｐ型コンタクト領域４０は、第１の面Ｐ１とｐ型領域３０との間に設けられる。第１のｐ型コンタクト領域４０は、例えば、ｐ型領域３０に囲まれる。第１のｐ型コンタクト領域４０は、ｐ^＋型の半導体である。第１のｐ型コンタクト領域４０は、例えば、ｐ^＋型の単結晶シリコンである。

【0061】

第１のｐ型コンタクト領域４０は、ｐ型不純物を含む。ｐ型不純物は、例えば、ボロン（Ｂ）である。第１のｐ型コンタクト領域４０のｐ型不純物の最大不純物濃度は、ｐ型領域３０のｐ型不純物の最大不純物濃度よりも高い。

【0062】

第１のｐ型コンタクト領域４０は、第２のｎ型コンタクト領域３８及び第２のｐ型コンタクト領域４２に電気的に接続される。

【0063】

第２のｐ型コンタクト領域４２は、第１の面Ｐ１と第１のｐウェル３４との間に設けられる。第２のｐ型コンタクト領域４２は、例えば、第１のｐウェル３４に囲まれる。第２のｐ型コンタクト領域４２は、ｐ^＋型の半導体である。第２のｐ型コンタクト領域４２は、例えば、ｐ^＋型の単結晶シリコンである。

【0064】

第２のｐ型コンタクト領域４２は、ｐ型不純物を含む。ｐ型不純物は、例えば、ボロン（Ｂ）である。第２のｐ型コンタクト領域４２のｐ型不純物の最大不純物濃度は、第１のｐウェル３４のｐ型不純物の最大不純物濃度よりも高い。

【0065】

第２のｐ型コンタクト領域４２は、第２のｎ型コンタクト領域３８及び第１のｐ型コンタクト領域４０に電気的に接続される。

【0066】

第１のｎ型領域４４は、第１の面Ｐ１と第１のｐウェル３４との間に設けられる。第１のｎ型領域４４は、例えば、第１のｐウェル３４に囲まれる。第１のｎ型領域４４は、第１のキャパシタ絶縁膜４８と第１のｐウェル３４との間に設けられる。第１のｎ型領域４４は、第２のｎ型コンタクト領域３８に接する。第１のｎ型領域４４は、例えば、第１のキャパシタ絶縁膜４８に接する。

【0067】

第１のｎ型領域４４は、ｎ型の半導体である。第１のｎ型領域４４は、例えば、ｎ型の単結晶シリコンである。

【0068】

第１のｎ型領域４４は、ｎ型不純物を含む。ｎ型不純物は、例えば、ヒ素（Ａｓ）又はリン（Ｐ）である。第１のｎ型領域４４のｎ型不純物の最大不純物濃度は、例えば、第２のｎ型コンタクト領域３８のｎ型不純物の最大不純物濃度よりも低い。第１のｎ型領域４４の深さ（図４中のｄ４）は、例えば、第２のｎ型コンタクト領域３８の深さ（図４中のｄ３）よりも浅い。

【0069】

素子分離領域４５は、半導体基板１０の第１の面Ｐ１の側に設けられる。素子分離領域４５は、例えば、第１のｎ型コンタクト領域３６と第２のｎ型コンタクト領域３８との間に設けられる。素子分離領域４５は、例えば、第２のｎ型コンタクト領域３８と第２のｐ型コンタクト領域４２の間に設けられる。素子分離領域４５は、例えば、第２のｐ型コンタクト領域４２と第１のｐ型コンタクト領域４０との間に設けられる。

【0070】

素子分離領域４５は、絶縁体である。素子分離領域４５は、例えば、酸化シリコンを含む。

【0071】

第１のキャパシタ電極４６は、半導体基板１０の第１の面Ｐ１の側に設けられる。第１のキャパシタ電極４６は、第１のｐウェル３４の上に設けられる。第１のキャパシタ電極４６は、第１のｎ型領域４４の上に設けられる。

【0072】

第１のキャパシタ電極４６は、導電体である。第１のキャパシタ電極４６は、例えば、半導体、金属半導体化合物、又は、金属である。第１のキャパシタ電極４６は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。

【0073】

第１のキャパシタ電極４６は、第１のｎウェル３２及び第１のｎ型コンタクト領域３６に電気的に接続される。

【0074】

第１のキャパシタ絶縁膜４８は、第１のｐウェル３４と第１のキャパシタ電極４６との間に設けられる。第１のキャパシタ絶縁膜４８は、例えば、第１のｎ型領域４４と第１のキャパシタ電極４６との間に設けられる。

【0075】

第１のキャパシタ絶縁膜４８は、絶縁体である。第１のキャパシタ絶縁膜４８は、例えば、酸化物、窒化物、又は酸窒化物である。第１のキャパシタ絶縁膜４８は、例えば、酸化シリコンを含む。

【0076】

第１のキャパシタ絶縁膜４８の膜厚は、例えば、２ｎｍ以上４５ｎｍ以下である。第１のキャパシタ絶縁膜４８の膜厚は、例えば、３０ｎｍ以上４５ｎｍ以下である。

【0077】

層間絶縁層４９は、半導体基板１０の第１の面Ｐ１の側に設けられる。層間絶縁層４９は、第１のｎ型コンタクト領域３６、第２のｎ型コンタクト領域３８、第１のｐ型コンタクト領域４０、第２のｐ型コンタクト領域４２、素子分離領域４５、及び、第１のキャパシタ電極４６の上に設けられる。

【0078】

層間絶縁層４９は、絶縁体である。層間絶縁層４９は、例えば、酸化物、窒化物、又は酸窒化物である。層間絶縁層４９は、例えば、酸化シリコンを含む。

【0079】

コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅは、層間絶縁層４９の中に設けられる。コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅは、導電体である。コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅは、例えば、金属である。

【0080】

コンタクトプラグ５０ａは、第１のｎ型コンタクト領域３６に接する。コンタクトプラグ５０ｂは、第１のキャパシタ電極４６に接する。コンタクトプラグ５０ｃは、第２のｎ型コンタクト領域３８に接する。コンタクトプラグ５０ｄは、第２のｐ型コンタクト領域４２に接する。コンタクトプラグ５０ｅは、第１のｐ型コンタクト領域４０に接する。

【0081】

第１の配線層５２ａ及び第２の配線層５２ｂは、層間絶縁層４９の中に設けられる。第１の配線層５２ａ及び第２の配線層５２ｂは、導電体である。第１の配線層５２ａ及び第２の配線層５２ｂは、例えば、金属である。

【0082】

第１の配線層５２ａは、コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂに接する。第１の配線層５２ａ、コンタクトプラグ５０ａ、及びコンタクトプラグ５０ｂを用いて、第１のｎウェル３２と第１のキャパシタ電極４６が電気的に接続される。

【0083】

第１の配線層５２ａには、第１の電圧Ｖ１が印加される。第１のｎウェル３２及び第１のキャパシタ電極４６に、第１の電圧Ｖ１が印加される。

【0084】

第１の電圧Ｖ１は、例えば、メモリセルＭＣに記憶されたデータを読み出す際に、メモリセルＭＣのゲート電極に印加されるプログラム電圧Ｖｐｒｏｇである。プログラム電圧Ｖｐｒｏｇは、例えば、２０Ｖ以上３０Ｖ以下である。

【0085】

第１の配線層５２ａは、例えば、メモリセルアレイ１０１のワード線ＷＬに電気的に接続される。第１の配線層５２ａは、例えば、ローデコーダ１０３及びワード線ドライバ１０２を経由してワード線ＷＬに電気的に接続される。ワード線ＷＬは、メモリセルＭＣのゲート電極の一例である。

【0086】

第１の配線層５２ａには、第１のキャパシタ電極４６が電気的に接続される。したがって、第１のキャパシタ電極４６は、ワード線ＷＬに電気的に接続される。

【0087】

第２の配線層５２ｂは、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅに接する。第２の配線層５２ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅを用いて、第２のｎ型コンタクト領域３８、第１のｐウェル３４、及びｐ型領域３０が電気的に接続される。

【0088】

第２の配線層５２ｂには、第２の電圧Ｖ２が印加される。第２のｎ型コンタクト領域３８、第１のｐウェル３４、及び、ｐ型領域３０に第２の電圧Ｖ２が印加される。

【0089】

第１の電圧Ｖ１は、第２の電圧Ｖ２よりも高い。第２の電圧Ｖ２は、例えば、０Ｖである。第２の配線層５２ｂは、例えば、接地される。第２の配線層５２ｂは、例えば、グラウンド電位に固定される。

【0090】

次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。

【0091】

【0092】

図７は、比較例の半導体記憶装置の模式断面図である。図７は、図４に対応する断面図である。図７は、キャパシタ９１０の断面図である。

【0093】

キャパシタ９１０は、第１のｎウェル３２を含まない点で、第１の実施形態の第１のキャパシタ１１０と異なる。

【0094】

キャパシタ９１０は、半導体基板１０、素子分離領域４５、第１のキャパシタ電極４６、第１のキャパシタ絶縁膜４８、層間絶縁層４９、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、コンタクトプラグ５０ｅ、第１の配線層５２ａ、及び第２の配線層５２ｂを含む。半導体基板１０は、ｐ型領域３０、第１のｐウェル３４、第２のｎ型コンタクト領域３８、第１のｐ型コンタクト領域４０、第２のｐ型コンタクト領域４２、及び第１のｎ型領域４４を含む。

【0095】

第１の配線層５２ａは、コンタクトプラグ５０ｂに接する。第１の配線層５２ａには、第１の電圧Ｖ１が印加される。第１のキャパシタ電極４６に、第１の電圧Ｖ１が印加される。

【0096】

【0097】

第２の配線層５２ｂには、第２の電圧Ｖ２が印加される。第２のｎ型コンタクト領域３８、第１のｐウェル３４、及びｐ型領域３０に、第２の電圧Ｖ２が印加される。

【0098】

【0099】

図８は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図８（ａ）は比較例のキャパシタ９１０の等価回路図、図８（ｂ）は第１の実施形態の第１のキャパシタ１１０の等価回路図である。

【0100】

比較例のキャパシタ９１０はキャパシタ容量として、第１のキャパシタ電極４６、第１のキャパシタ絶縁膜４８、及び第１のｎ型領域４４で構成されるキャパシタの絶縁膜容量Ｃｏｘを有する。

【0101】

一方、第１の実施形態の第１のキャパシタ１１０は、キャパシタ容量として、絶縁膜容量Ｃｏｘに加え、第１のｎウェル３２と第１のｐウェル３４との間のジャンクション容量Ｃｎｗｅｌｌ／ｐｗｅｌｌと、第１のｎウェル３２とｐ型領域３０との間のジャンクション容量Ｃｎｗｅｌｌ／ｐｓｕｂを並列に有する。

【0102】

したがって、第１のキャパシタ１１０はキャパシタ９１０と比較して、ジャンクション容量Ｃｎｗｅｌｌ／ｐｗｅｌｌ及びジャンクション容量Ｃｎｗｅｌｌ／ｐｓｕｂの容量分、キャパシタ容量が大きくなる。よって、第１の実施形態の不揮発性メモリ１００によれば、比較例に比べキャパシタ容量を大きくすることが可能となる。

【0103】

第１のキャパシタ１１０は、第１のｐウェル３４と第１のキャパシタ絶縁膜４８との間に、第１のｎ型領域４４を有する。第１のｎ型領域４４を有することにより、第１のｎ型領域４４がない場合と比較して、絶縁膜容量Ｃｏｘが安定する。

【0104】

第１のｎ型領域４４を有することにより、第１のキャパシタ電極４６に第１の電圧Ｖ１を印加した際の、第１のｐウェル３４の反転電圧が低下する。したがって、例えば、第１の電圧Ｖ１が変動しても、強反転した状態の容量を安定して利用でき、絶縁膜容量Ｃｏｘが安定する。

【0105】

図４では、第１のキャパシタ電極４６の一方の端部の第２のｎ型コンタクト領域３８のみの上にコンタクトプラグ５０ｃを設ける場合を例に説明した。しかし、第１のキャパシタ電極４６の他方の端部の第２のｎ型コンタクト領域３８の上にコンタクトプラグ５０ｃを設け、第２の配線層５２ｂに接続することも可能である。

【0106】

（第１の変形例）
図９は、第１の実施形態の半導体記憶装置の第１の変形例の模式断面図である。図９は、図４に対応する断面図である。

【0107】

第１の変形例の第１のキャパシタ１１０は、第１のｎ型領域４４を含まない点で、第１の実施形態の第１のキャパシタ１１０と異なる。第１の変形例の第１のキャパシタ１１０は、第１の実施形態の第１のキャパシタ１１０と同様、比較例に比べキャパシタ容量を大きくすることが可能となる。

【0108】

（第２の変形例）
図１０は、第１の実施形態の半導体記憶装置の第２の変形例のパターンレイアウト図である。図１０は、図５に対応するパターンレイアウト図である。図１１は、第１の実施形態の半導体記憶装置の第２の変形例の模式断面図である。図１１は、図１０のＥＥ’断面である。

【0109】

第２の変形例の第１のキャパシタ１１０は、コンタクトプラグ５０ｂが、素子分離領域４５の直上の第１のキャパシタ電極４６に接する点で、第１の実施形態の第１のキャパシタ１１０と異なる。第２の変形例の第１のキャパシタ１１０は、第１の実施形態の第１のキャパシタ１１０と同様、比較例に比べキャパシタ容量を大きくすることが可能となる。

【0110】

以上、第１の実施形態の半導体記憶装置によれば、キャパシタ容量を大きくすることが可能となる。

【0111】

（第２の実施形態）
第２の実施形態の半導体記憶装置は、制御回路は、第２のキャパシタを更に含み、第２のキャパシタは、第１の面と第１の半導体領域との間に設けられ、第２の半導体領域と離間したｎ型の第７の半導体領域と、第１の面と第７の半導体領域の間に設けられ、第１の半導体領域と電気的に接続されたｐ型の第８の半導体領域と、を含む半導体基板と、第７の半導体領域と電気的に接続された第２の電極と、第８の半導体領域と第２の電極との間に設けられ、第１の絶縁膜の膜厚よりも膜厚の薄い第２の絶縁膜と、を含む点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0112】

第２の実施形態の半導体記憶装置は、不揮発性メモリ２００である。第２の実施形態の不揮発性メモリ２００は、複数のメモリセルが３次元的に配置された３次元ＮＡＮＤフラッシュメモリである。不揮発性メモリ２００は、半導体記憶装置の一例である。

【0113】

図１２は、第２の実施形態の半導体記憶装置の模式断面図である。図１２は、図４に対応する模式断面図である。不揮発性メモリ２００は、第１のキャパシタ１１０及び第２のキャパシタ１２０を備える。

【0114】

図１２は、不揮発性メモリ２００の第１のキャパシタ１１０及び第２のキャパシタ１２０の模式断面図である。第１のキャパシタ１１０は、例えば、チャージポンプ１０６に含まれるキャパシタである。第２のキャパシタは、例えば、入出力回路１０７に含まれるキャパシタである。

【0115】

【0116】

第２のキャパシタ１２０は、半導体基板１０、素子分離領域４５、第２のキャパシタ電極７６、第２のキャパシタ絶縁膜７８、層間絶縁層４９、コンタクトプラグ８０ａ、コンタクトプラグ８０ｂ、コンタクトプラグ８０ｃ、コンタクトプラグ８０ｄ、第３の配線層８２、及び第２の配線層５２ｂを含む。半導体基板１０は、ｐ型領域３０、第２のｎウェル６２、第２のｐウェル６４、第３のｎ型コンタクト領域６６、第４のｎ型コンタクト領域６８、第３のｐ型コンタクト領域７２、及び第２のｎ型領域７４を含む。

【0117】

第２のｎウェル６２は、第７の半導体領域の一例である。第２のｐウェル６４は、第８の半導体領域の一例である。第２のキャパシタ電極７６は、第２の電極の一例である。第２のキャパシタ絶縁膜７８は、第２の絶縁膜の一例である。

【0118】

第１のキャパシタ１１０と第２のキャパシタ１２０は、半導体基板１０及びｐ型領域３０を共有する。

【0119】

第２のｎウェル６２、第２のｐウェル６４、第３のｎ型コンタクト領域６６、第４のｎ型コンタクト領域６８、第３のｐ型コンタクト領域７２、及び第２のｎ型領域７４は、それぞれ、第１のｎウェル３２、第１のｐウェル３４、第１のｎ型コンタクト領域３６、第２のｎ型コンタクト領域３８、第２のｐ型コンタクト領域４２、及び第１のｎ型領域４４と同様の構成を有する。

【0120】

第２のｎウェル６２は第１のｎウェル３２と離間する。第１のｎウェル３２と第２のｎウェル６２は電気的に分離される。

【0121】

第２のキャパシタ電極７６、第２のキャパシタ絶縁膜７８、コンタクトプラグ８０ａ、コンタクトプラグ８０ｂ、コンタクトプラグ８０ｃ、コンタクトプラグ８０ｄ、及び第３の配線層８２は、それぞれ、第１のキャパシタ電極４６、第１のキャパシタ絶縁膜４８、コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及び第１の配線層５２ａと同様の構成を有する。

【0122】

第２のキャパシタ絶縁膜７８の膜厚は、第１のキャパシタ絶縁膜４８の膜厚よりも薄い。第１のキャパシタ絶縁膜４８の膜厚は、例えば、２ｎｍ以上７ｎｍ以下である。

【0123】

第１の配線層５２ａには、第１の電圧Ｖ１が印加される。第１のｎウェル３２及び第１のキャパシタ電極４６に、第１の電圧Ｖ１が印加される。

【0124】

第１の電圧Ｖ１は、例えば、メモリセルＭＣに記憶されたデータを読み出す際に、メモリセルＭＣのゲート電極に印加されるプログラム電圧Ｖｐｒｏｇである。プログラム電圧Ｖｐｒｏｇは、例えば、１５Ｖ以上３０Ｖ以下である。

【0125】

【0126】

第１の配線層５２ａは、第１のキャパシタ電極４６に電気的に接続される。したがって、第１のキャパシタ電極４６は、ワード線ＷＬに電気的に接続される。

【0127】

第３の配線層８２には、第３の電圧Ｖ３が印加される。第３の配線層８２には、第２のキャパシタ電極７６及び第２のｎウェル６２が電気的に接続される。したがって、第２のキャパシタ電極７６及び第２のｎウェル６２に、第３の電圧Ｖ３が印加される。第３の電圧Ｖ３は、第１の電圧Ｖ１よりも低い。

【0128】

第３の電圧Ｖ３は、例えば、外部から入力される電源電圧Ｖｄｄである。電源電圧Ｖｄｄは、例えば、１．５Ｖ以上３Ｖ以下である。

【0129】

第２の配線層５２ｂは、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅ、コンタクトプラグ８０ｃ、及びコンタクトプラグ８０ｄに接する。第２の配線層５２ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、コンタクトプラグ５０ｅ、コンタクトプラグ８０ｃ、及びコンタクトプラグ８０ｄを用いて、第２のｎ型コンタクト領域３８、第１のｐウェル３４、ｐ型領域３０、第４のｎ型コンタクト領域６８、第２のｐウェル６４が電気的に接続される。

【0130】

第２の配線層５２ｂには、第２の電圧Ｖ２が印加される。第２のｎ型コンタクト領域３８、第１のｐウェル３４、ｐ型領域３０、第４のｎ型コンタクト領域６８、第２のｐウェル６４に、第２の電圧Ｖ２が印加される。

【0131】

第１の電圧Ｖ１及び第３の電圧Ｖ３は、第２の電圧Ｖ２よりも高い。第２の電圧Ｖ２は、例えば、０Ｖである。第２の配線層５２ｂは、例えば、接地される。第２の配線層５２ｂは、例えば、グラウンド電位に固定される。

【0132】

第２の実施形態の不揮発性メモリ２００によれば、第１のキャパシタ１１０よりも印加される電圧の低い第２のキャパシタ１２０の絶縁膜の膜厚を薄くすることで、第１のキャパシタ１１０と比較して第２のキャパシタ１２０のキャパシタ容量を大きくすることが可能となる。

【0133】

以上、第２の実施形態の半導体記憶装置によれば、キャパシタ容量を大きくすることが可能となる。

【0134】

（第３の実施形態）
第３の実施形態の半導体記憶装置は、第１のキャパシタが第４の半導体領域及び第５の半導体領域を含まない点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0135】

第３の実施形態の半導体記憶装置は、不揮発性メモリ３００である。第３の実施形態の不揮発性メモリ３００は、複数のメモリセルが３次元的に配置された３次元ＮＡＮＤフラッシュメモリである。不揮発性メモリ３００は、半導体記憶装置の一例である。

【0136】

図１３は、第３の実施形態の半導体記憶装置の模式断面図である。図１４は、第３の実施形態の半導体記憶装置のパターンレイアウト図である。図１５は、第３の実施形態の半導体記憶装置の模式断面図である。図１３は、図１４のＦＦ’断面である。図１５は、図１４のＧＧ’断面である。

【0137】

図１３、図１４、及び図１５は、不揮発性メモリ３００の第１のキャパシタ１１０の模式図である。第１のキャパシタ１１０は、例えば、チャージポンプ１０６又は入出力回路１０７に含まれるキャパシタである。

【0138】

第１のキャパシタ１１０は、半導体基板１０、素子分離領域４５、第１のキャパシタ電極４６、第１のキャパシタ絶縁膜４８、層間絶縁層４９、コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｄ、コンタクトプラグ５０ｅ、第１の配線層５２ａ、及び第２の配線層５２ｂを含む。半導体基板１０は、ｐ型領域３０、第１のｎウェル３２、第１のｐウェル３４、第１のｎ型コンタクト領域３６、第１のｐ型コンタクト領域４０、及び第２のｐ型コンタクト領域４２を含む。

【0139】

ｐ型領域３０は、第１の半導体領域の一例である。第１のｎウェル３２は、第２の半導体領域の一例である。第１のｐウェル３４は、第３の半導体領域の一例である。第１のキャパシタ電極４６は、第１の電極の一例である。第１のキャパシタ絶縁膜４８は、第１の絶縁膜の一例である。

【0140】

ｐ型領域３０は、ｐ^－型の半導体である。ｐ型領域３０は、例えば、ｐ型の単結晶シリコンである。

【0141】

第１のｎウェル３２は、第１の面Ｐ１とｐ型領域３０との間に設けられる。第１のｎウェル３２は、例えば、ｐ型領域３０に囲まれる。第１のｎウェル３２は、ｎ型の半導体である。第１のｎウェル３２は、例えば、ｎ型の単結晶シリコンである。

【0142】

【0143】

第１のｐウェル３４は、ｐ型領域３０に電気的に接続される。

【0144】

【0145】

第１のｐ型コンタクト領域４０は、第１の面Ｐ１とｐ型領域３０と間に設けられる。第１のｐ型コンタクト領域４０は、例えば、ｐ型領域３０に囲まれる。第１のｐ型コンタクト領域４０は、ｐ^＋型の半導体である。第１のｐ型コンタクト領域４０は、例えば、ｐ^＋型の単結晶シリコンである。

【0146】

第１のｐ型コンタクト領域４０は、第２のｐ型コンタクト領域４２に電気的に接続される。

【0147】

第２のｐ型コンタクト領域４２は、第１の面Ｐ１と第１のｐウェル３４との間に設けられる。第２のｐ型コンタクト領域４２は、例えば、第１のｐウェル３４に囲まれる。第２のｐ型コンタクト領域４２は、第１のキャパシタ電極４６の端部の第１のｐウェル３４の側に設けられる。第２のｐ型コンタクト領域４２は、例えば、第１のキャパシタ電極４６を間に挟んで両側の第１のｐウェル３４の中に設けられる。

【0148】

第２のｐ型コンタクト領域４２は、ｐ^＋型の半導体である。第２のｐ型コンタクト領域４２は、例えば、ｐ^＋型の単結晶シリコンである。

【0149】

第２のｐ型コンタクト領域４２は、第１のｐ型コンタクト領域４０に電気的に接続される。

【0150】

素子分離領域４５は、半導体基板１０の第１の面Ｐ１の側に設けられる。素子分離領域４５は、例えば、第１のｎ型コンタクト領域３６と第２のｐ型コンタクト領域４２の間に設けられる。素子分離領域４５は、例えば、第２のｐ型コンタクト領域４２と第１のｐ型コンタクト領域４０との間に設けられる。

【0151】

素子分離領域４５は、絶縁体である。素子分離領域４５は、例えば、酸化シリコンを含む。

【0152】

第１のキャパシタ電極４６は、半導体基板１０の第１の面Ｐ１の側に設けられる。第１のキャパシタ電極４６は、第１のｐウェル３４の上に設けられる。第１のキャパシタ電極４６は、導電体である。

【0153】

第１のキャパシタ電極４６は、第１のｎウェル３２及び第１のｎ型コンタクト領域３６に電気的に接続される。

【0154】

第１のキャパシタ絶縁膜４８は、第１のｐウェル３４と第１のキャパシタ電極４６との間に設けられる。第１のキャパシタ絶縁膜４８は、第１のｐウェル３４に接する。

【0155】

【0156】

層間絶縁層４９は、半導体基板１０の第１の面Ｐ１の側に設けられる。層間絶縁層４９は、第１のｎ型コンタクト領域３６、第１のｐ型コンタクト領域４０、第２のｐ型コンタクト領域４２、素子分離領域４５、及び、第１のキャパシタ電極４６の上に設けられる。層間絶縁層４９は、絶縁体である。

【0157】

コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅは、層間絶縁層４９の中に設けられる。コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅは、導電体である。

【0158】

コンタクトプラグ５０ａは、第１のｎ型コンタクト領域３６に接する。コンタクトプラグ５０ｂは、第１のキャパシタ電極４６に接する。コンタクトプラグ５０ｄは、第２のｐ型コンタクト領域４２に接する。コンタクトプラグ５０ｅは、第１のｐ型コンタクト領域４０に接する。

【0159】

【0160】

【0161】

第１の配線層５２ａには、第１の電圧Ｖ１が印加される。第１のｎウェル３２及び第１のキャパシタ電極４６に、第１の電圧Ｖ１が印加される。

【0162】

第１の電圧Ｖ１は、例えば、メモリセルＭＣに記憶されたデータを読み出す際に、メモリセルＭＣのゲート電極に印加されるプログラム電圧Ｖｐｒｏｇである。プログラム電圧Ｖｐｒｏｇは、例えば、２０Ｖ以上３０Ｖ以下である。第１の電圧Ｖ１は、例えば、外部から入力される電源電圧Ｖｄｄである。電源電圧Ｖｄｄは、例えば、１．５Ｖ以上３Ｖ以下である。

【0163】

【0164】

【0165】

第２の配線層５２ｂは、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅに接する。第２の配線層５２ｂ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅを用いて、第１のｐウェル３４及びｐ型領域３０が電気的に接続される。

【0166】

第２の配線層５２ｂには、第２の電圧Ｖ２が印加される。第１のｐウェル３４及びｐ型領域３０に、第２の電圧Ｖ２が印加される。

【0167】

【0168】

第３の実施形態の不揮発性メモリ３００の第１のキャパシタ１１０は、第１の実施形態の不揮発性メモリ１００の第１のキャパシタ１１０と同様、キャパシタ容量として、絶縁膜容量Ｃｏｘに加え、第１のｎウェル３２と第１のｐウェル３４との間のジャンクション容量Ｃｎｗｅｌｌ／ｐｗｅｌｌと、第１のｎウェル３２とｐ型領域３０との間のジャンクション容量Ｃｎｗｅｌｌ／ｐｓｕｂを並列に有する。よって、第３の実施形態の不揮発性メモリ３００によれば、キャパシタ容量を大きくすることが可能となる。

【0169】

なお、不揮発性メモリ３００の第１のキャパシタ１１０の絶縁膜容量Ｃｏｘは、第１のキャパシタ電極４６と、第１のｐウェル３４に形成される反転層との間の容量を利用する。

【0170】

以上、第３の実施形態の半導体記憶装置によれば、キャパシタ容量を大きくすることが可能となる。

【0171】

（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１のキャパシタは、半導体基板は、第１の面と第２の半導体領域との間に設けられ、第３の半導体領域と離間し、第１の半導体領域及び第３の半導体領域に電気的に接続されたｐ型の第６の半導体領域を、更に含む点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0172】

第４の実施形態の半導体記憶装置は、不揮発性メモリ４００である。第４の実施形態の不揮発性メモリ４００は、複数のメモリセルが３次元的に配置された３次元ＮＡＮＤフラッシュメモリである。不揮発性メモリ４００は、半導体記憶装置の一例である。

【0173】

図１６は、第４の実施形態の半導体記憶装置の模式断面図である。図１７は、第４の実施形態の半導体記憶装置のパターンレイアウト図である。図１８は、第４の実施形態の半導体記憶装置の模式断面図である。図１６は、図１７のＨＨ’断面である。図１８は、図１７のＩＩ’断面である。

【0174】

図１６、図１７、及び図１８は、不揮発性メモリ４００の第１のキャパシタ１１０の模式図である。第１のキャパシタ１１０は、例えば、チャージポンプ１０６又は入出力回路１０７に含まれるキャパシタである。

【0175】

第１のキャパシタ１１０は、半導体基板１０、素子分離領域４５、第１のキャパシタ電極４６、第１のキャパシタ絶縁膜４８、層間絶縁層４９、コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、コンタクトプラグ５０ｅ、第１の配線層５２ａ、及び第２の配線層５２ｂを含む。半導体基板１０は、ｐ型領域３０、第１のｎウェル３２、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、第１のｐウェル３４ｃ、第１のｎ型コンタクト領域３６、第２のｎ型コンタクト領域３８、第１のｐ型コンタクト領域４０、第２のｐ型コンタクト領域４２、及び第１のｎ型領域４４を含む。

【0176】

ｐ型領域３０は第１の半導体領域の一例である。第１のｎウェル３２は、第２の半導体領域の一例である。第１のｐウェル３４ａは、第３の半導体領域の一例である。第１のｐウェル３４ｂは、第６の半導体領域の一例である。第２のｎ型コンタクト領域３８は、第４の半導体領域の一例である。第１のｎ型領域４４は、第５の半導体領域の一例である。第１のキャパシタ電極４６は、第１の電極の一例である。第１のキャパシタ絶縁膜４８は、第１の絶縁膜の一例である。

【0177】

ｐ型領域３０は、ｐ^－型の半導体である。ｐ型領域３０は、例えば、ｐ型の単結晶シリコンである。

【0178】

【0179】

第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、第１の面Ｐ１と第１のｎウェル３２との間に設けられる。第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、それぞれ、第１のｎウェル３２を間に挟んで離間する。例えば、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、それぞれ、第１のｎウェル３２に囲まれる。

【0180】

第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、ｐ型の半導体である。第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、例えば、ｐ型の単結晶シリコンである。

【0181】

第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、ｐ型領域３０に電気的に接続される。

【0182】

【0183】

第２のｎ型コンタクト領域３８は、第１の面Ｐ１と、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃのそれぞれとの間に設けられる。第２のｎ型コンタクト領域３８は、第１のキャパシタ電極４６の端部に設けられる。第２のｎ型コンタクト領域３８は、例えば、第１のキャパシタ電極４６を間に挟んで両側に設けられる。

【0184】

第２のｎ型コンタクト領域３８は、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、第１のｐウェル３４ｃ、及びｐ型領域３０に電気的に接続される。

【0185】

【0186】

第１のｐ型コンタクト領域４０は、第２のｎ型コンタクト領域３８及び第２のｐ型コンタクト領域４２に電気的に接続される。

【0187】

第２のｐ型コンタクト領域４２は、第１の面Ｐ１と、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃのそれぞれとの間に設けられる。第２のｐ型コンタクト領域４２は、ｐ^＋型の半導体である。第２のｐ型コンタクト領域４２は、例えば、ｐ^＋型の単結晶シリコンである。

【0188】

第２のｐ型コンタクト領域４２は、第２のｎ型コンタクト領域３８、第１のｐ型コンタクト領域４０及びｐ型領域３０に電気的に接続される。

【0189】

第１のｎ型領域４４は、第１の面Ｐ１と、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃのそれぞれとの間に設けられる。第１のｎ型領域４４は、第１のキャパシタ絶縁膜４８と、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃのそれぞれとの間に設けられる。第１のｎ型領域４４は、第２のｎ型コンタクト領域３８に接する。第１のｎ型領域４４は、例えば、第１のキャパシタ絶縁膜４８に接する。

【0190】

第１のｎ型領域４４は、ｎ型の半導体である。第１のｎ型領域４４は、例えば、ｎ型の単結晶シリコンである。

【0191】

【0192】

素子分離領域４５は、絶縁体である。素子分離領域４５は、例えば、酸化シリコンを含む。

【0193】

第１のキャパシタ電極４６は、半導体基板１０の第１の面Ｐ１の側に設けられる。第１のキャパシタ電極４６は、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃのそれぞれの上に設けられる。第１のキャパシタ電極４６は、第１のｎ型領域４４の上に設けられる。

【0194】

【0195】

第１のキャパシタ電極４６は、第１のｎウェル３２及び第１のｎ型コンタクト領域３６に電気的に接続される。

【0196】

第１のキャパシタ絶縁膜４８は、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃのそれぞれと、第１のキャパシタ電極４６との間に設けられる。第１のキャパシタ絶縁膜４８は、例えば、第１のｎ型領域４４と第１のキャパシタ電極４６との間に設けられる。

【0197】

【0198】

【0199】

コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅは、層間絶縁層４９の中に設けられる。コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅは、導電体である。

【0200】

【0201】

【0202】

【0203】

第１の配線層５２ａには、第１の電圧Ｖ１が印加される。第１のｎウェル３２及び第１のキャパシタ電極４６に、第１の電圧Ｖ１が印加される。

【0204】

第２の配線層５２ｂは、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅに接する。第２の配線層５２ｂ、コンタクトプラグ５０ｃ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅを用いて、第２のｎ型コンタクト領域３８、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、第１のｐウェル３４ｃ、及びｐ型領域３０が電気的に接続される。

【0205】

【0206】

【0207】

第４の実施形態の不揮発性メモリ４００の第１のキャパシタ１１０は、第１の実施形態の不揮発性メモリ１００の第１のキャパシタ１１０と同様、キャパシタ容量として、絶縁膜容量Ｃｏｘに加え、第１のｎウェル３２と、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃとの間のジャンクション容量Ｃｎｗｅｌｌ／ｐｗｅｌｌと、第１のｎウェル３２とｐ型領域３０との間のジャンクション容量Ｃｎｗｅｌｌ／ｐｓｕｂを並列に有する。そして、ジャンクション容量Ｃｎｗｅｌｌ／ｐｗｅｌｌとして、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃの側面部の容量を利用することができる。したがって、ジャンクション容量Ｃｎｗｅｌｌ／ｐｗｅｌｌが大きくなる。よって、第４の実施形態の不揮発性メモリ４００によれば、キャパシタ容量を大きくすることが可能となる。

【0208】

図１６ないし図１８では、第１のｎウェル３２の中に３個の第１のｐウェルが設けられる場合を例に説明したが、第１のｐウェルの数は２個であっても４個以上であっても構わない。

【0209】

以上、第４の実施形態の半導体記憶装置によれば、キャパシタ容量を大きくすることが可能となる。

【0210】

（第５の実施形態）
第５の実施形態の半導体記憶装置は、第１のキャパシタは、半導体基板は、第１の面と第２の半導体領域との間に設けられ、第３の半導体領域と離間し、第１の半導体領域及び第３の半導体領域に電気的に接続されたｐ型の第６の半導体領域を、更に含む点で、第３の実施形態の半導体記憶装置と異なる。以下、第１及び第３の実施形態と重複する内容については、一部記述を省略する場合がある。

【0211】

第５の実施形態の半導体記憶装置は、不揮発性メモリ５００である。第５の実施形態の不揮発性メモリ５００は、複数のメモリセルが３次元的に配置された３次元ＮＡＮＤフラッシュメモリである。不揮発性メモリ５００は、半導体記憶装置の一例である。

【0212】

図１９は、第５の実施形態の半導体記憶装置の模式断面図である。図２０は、第５の実施形態の半導体記憶装置のパターンレイアウト図である。図２１は、第５の実施形態の半導体記憶装置の模式断面図である。図１９は、図２０のＪＪ’断面である。図２１は、図２０のＫＫ’断面である。

【0213】

図１９、図２０、及び図２１は、不揮発性メモリ５００の第１のキャパシタ１１０の模式図である。第１のキャパシタ１１０は、例えば、チャージポンプ１０６又は入出力回路１０７に含まれるキャパシタである。

【0214】

第１のキャパシタ１１０は、半導体基板１０、素子分離領域４５、第１のキャパシタ電極４６、第１のキャパシタ絶縁膜４８、層間絶縁層４９、コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｄ、コンタクトプラグ５０ｅ、第１の配線層５２ａ、及び第２の配線層５２ｂを含む。半導体基板１０は、ｐ型領域３０、第１のｎウェル３２、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、第１のｐウェル３４ｃ、第１のｎ型コンタクト領域３６、第１のｐ型コンタクト領域４０、及び第２のｐ型コンタクト領域４２を含む。

【0215】

ｐ型領域３０は、第１の半導体領域の一例である。第１のｎウェル３２は、第２の半導体領域の一例である。第１のｐウェル３４ａは、第３の半導体領域の一例である。第１のｐウェル３４ｂは、第６の半導体領域の一例である。第１のキャパシタ電極４６は、第１の電極の一例である。第１のキャパシタ絶縁膜４８は、第１の絶縁膜の一例である。

【0216】

ｐ型領域３０は、ｐ^－型の半導体である。ｐ型領域３０は、例えば、ｐ型の単結晶シリコンである。

【0217】

【0218】

第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、第１の面Ｐ１と第１のｎウェル３２との間に設けられる。第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、それぞれ、第１のｎウェル３２を間に挟んで離間する。第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、それぞれ、第１のｎウェル３２に囲まれる。

【0219】

【0220】

第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃは、ｐ型領域３０に電気的に接続される。

【0221】

【0222】

【0223】

第１のｐ型コンタクト領域４０は、第２のｐ型コンタクト領域４２に電気的に接続される。

【0224】

第２のｐ型コンタクト領域４２は、第１の面Ｐ１と、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃのそれぞれとの間に設けられる。第２のｐ型コンタクト領域４２は、第１のキャパシタ電極４６の端部に設けられる。第２のｐ型コンタクト領域４２は、例えば、第１のキャパシタ電極４６を間に挟んで両側に設けられる。

【0225】

第２のｐ型コンタクト領域４２は、ｐ^＋型の半導体である。第２のｐ型コンタクト領域４２は、例えば、ｐ^＋型の単結晶シリコンである。

【0226】

第２のｐ型コンタクト領域４２は、第１のｐ型コンタクト領域４０に電気的に接続される。

【0227】

【0228】

素子分離領域４５は、絶縁体である。素子分離領域４５は、例えば、酸化シリコンを含む。

【0229】

第１のキャパシタ電極４６は、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃのそれぞれの上に設けられる。第１のキャパシタ電極４６は、導電体である。

【0230】

第１のキャパシタ電極４６は、第１のｎウェル３２及び第１のｎ型コンタクト領域３６に電気的に接続される。

【0231】

第１のキャパシタ絶縁膜４８は、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃのそれぞれと第１のキャパシタ電極４６との間に設けられる。第１のキャパシタ絶縁膜４８は、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃに接する。

【0232】

【0233】

【0234】

コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅは、層間絶縁層４９の中に設けられる。コンタクトプラグ５０ａ、コンタクトプラグ５０ｂ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅは導電体である。

【0235】

【0236】

【0237】

【0238】

第１の配線層５２ａには、第１の電圧Ｖ１が印加される。第１のｎウェル３２及び第１のキャパシタ電極４６に、第１の電圧Ｖ１が印加される。

【0239】

【0240】

第２の配線層５２ｂは、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅに接する。第２の配線層５２ｂ、コンタクトプラグ５０ｄ、及びコンタクトプラグ５０ｅを用いて、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、第１のｐウェル３４ｃ、及びｐ型領域３０が電気的に接続される。

【0241】

第２の配線層５２ｂには、第２の電圧Ｖ２が印加される。第１のｐウェル３４ａ、第１のｐウェル３４ｂ、第１のｐウェル３４ｃ、及びｐ型領域３０に、第２の電圧Ｖ２が印加される。

【0242】

【0243】

第５の実施形態の不揮発性メモリ５００の第１のキャパシタ１１０は、第３の実施形態の不揮発性メモリ３００の第１のキャパシタ１１０と同様、キャパシタ容量として、絶縁膜容量Ｃｏｘに加え、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃと第１のｐウェル３４との間のジャンクション容量Ｃｎｗｅｌｌ／ｐｗｅｌｌと、第１のｎウェル３２とｐ型領域３０との間のジャンクション容量Ｃｎｗｅｌｌ／ｐｓｕｂを並列に有する。そして、ジャンクション容量Ｃｎｗｅｌｌ／ｐｗｅｌｌとして、第１のｐウェル３４ａ、第１のｐウェル３４ｂ、及び第１のｐウェル３４ｃの側面部の容量を利用することができる。したがって、ジャンクション容量Ｃｎｗｅｌｌ／ｐｗｅｌｌが大きくなる。よって、第５の実施形態の不揮発性メモリ５００によれば、キャパシタ容量を大きくすることが可能となる。

【0244】

図１９ないし図２１では、第１のｎウェル３２の中に３個の第１のｐウェルが設けられる場合を例に説明したが、第１のｐウェルの数は２個であっても４個以上であっても構わない。

【0245】

以上、第５の実施形態の半導体記憶装置によれば、キャパシタ容量を大きくすることが可能となる。

【0246】

第１ないし第５の実施形態において、セルアレイと、第１のキャパシタ又は第２のキャパシタのメモリチップ内での位置関係は特に限定されるものではない。例えば、メモリセルアレイの周辺領域に第１のキャパシタ又は第２のキャパシタが設けられても、メモリセルアレイの直下に第１のキャパシタ又は第２のキャパシタが設けられても構わない。

【0247】

第１ないし第５の実施形態において、３次元ＮＡＮＤフラッシュメモリを半導体記憶装置の一例として説明したが、半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリに限定されるものではない。

【0248】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成物質を他の実施形態の構成物質と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0249】

１０半導体基板
１１半導体層
１６電荷蓄積層
３０ｐ型領域（第１の半導体領域）
３２第１のｎウェル（第２の半導体領域）
３４第１のｐウェル（第３の半導体領域）
３４ａ第１のｐウェル（第３の半導体領域）
３４ｂ第１のｐウェル（第６の半導体領域）
３８第２のｎ型コンタクト領域（第４の半導体領域）
４４第１のｎ型領域（第５の半導体領域）
４６第１のキャパシタ電極（第１の電極）
４８第１のキャパシタ絶縁膜（第１の絶縁膜）
６２第２のｎウェル（第７の半導体領域）
６４第２のｐウェル（第８の半導体領域）
７６第２のキャパシタ電極（第２の電極）
７８第２のキャパシタ絶縁膜（第２の絶縁膜）
１００不揮発性メモリ（半導体記憶装置）
１０１メモリセルアレイ
１０２ワード線ドライバ（制御回路）
１０３ローデコーダ（制御回路）
１０４センスアンプ（制御回路）
１０５カラムデコーダ（制御回路）
１０６コントローラ（制御回路）
１０７チャージポンプ（制御回路）
１０８入出力回路（制御回路）
１１０第１のキャパシタ
１２０第２のキャパシタ
ＭＣメモリセル
Ｐ１第１の面
Ｐ２第２の面
Ｖ１第１の電圧
Ｖ２第２の電圧
ＷＬワード線（ゲート電極）

【図1】