特開 2022-75004 クロックデータ再生回路および受信機

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022075004

(43)【公開日】2022-05-18

(54)【発明の名称】クロックデータ再生回路および受信機

(51)【国際特許分類】

   H03L 7/08 20060101AFI20220511BHJP

   H04L 7/033 20060101ALI20220511BHJP

   H03L 7/093 20060101ALI20220511BHJP

   H03L 7/081 20060101ALI20220511BHJP

【ＦＩ】

H03L7/08 107

H04L7/033 100

H03L7/093

H03L7/081

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2020185514

(22)【出願日】2020-11-06

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２８年度、国立研究開発法人情報通信研究機構「高度通信・放送研究開発委託研究／高い環境耐性を有するキャリアコンバータ技術の研究開発 ５Ｇ時代に対応した大容量・低遅延・シームレスな光／ミリ波変換デバイスの開発と実証評価」、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100108523

【弁理士】

【氏名又は名称】中川 雅博

(74)【代理人】

【識別番号】100098305

【弁理士】

【氏名又は名称】福島 祥人

(74)【代理人】

【識別番号】100125704

【弁理士】

【氏名又は名称】坂根 剛

(74)【代理人】

【識別番号】100187931

【弁理士】

【氏名又は名称】澤村 英幸

(72)【発明者】

【氏名】金 英毅

【テーマコード（参考）】

5J106

5K047

【Ｆターム（参考）】

5J106BB02

5J106CC21

5J106CC46

5J106CC59

5J106DD13

5J106DD24

5K047AA16

5K047GG08

5K047GG22

5K047MM33

5K047MM45

5K047MM63

(57)【要約】

【課題】高速なＡＤＣを用いることなく、受信データ信号に基づいてクロック信号を再生することを課題とする。
【解決手段】クロックデータ再生回路２３は、基準クロック生成回路２２により生成される基準クロック信号の位相を調整し、受信クロック信号ＭＣＬを生成する位相補間回路２４と、クロック信号ＭＣＬに同期して、アナログデータ信号Ｄ１をデジタルデータ信号Ｄ２に変換するＡＤＣ２１から出力されたデータ信号Ｄ２を処理するフィルタ２００と、フィルタ２００の出力に基づいて、送信側クロック信号と基準クロック信号の位相差データＰＤ１を出力する位相比較回路２０３と、位相補間回路２４に設定する位相データＰＤ２を生成するループフィルタ２０４とを備える。フィルタ２００は、タップ数ＮのＦＩＲフィルタ２０１と、タップ数Ｎ＋１であり、ＦＩＲフィルタ２０１よりも半クロック遅延した信号を出力するＦＩＲフィルタ２０２とを含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

基準クロック生成回路により生成される基準クロック信号の位相を調整し、受信クロック信号を生成する位相補間回路と、
前記位相補間回路において生成された前記受信クロック信号に同期して動作し、受信アナログデータ信号を受信デジタルデータ信号に変換するアナログデジタル変換器から出力された前記受信デジタルデータ信号を入力し、前記受信デジタルデータ信号にフィルタ処理を施すフィルタと、
前記フィルタから出力された信号に基づいて、送信側クロック信号と前記基準クロック信号の位相差データを出力する位相比較回路と、
前記位相比較回路から出力された前記位相差データに基づいて前記位相補間回路に設定する位相データを生成するループフィルタと、
を備え、
前記フィルタは、
タップ数Ｎの第１ＦＩＲフィルタと、
タップ数Ｎ＋１であり、前記第１ＦＩＲフィルタよりも半クロック遅延した信号を出力する第２ＦＩＲフィルタと、
を含む、クロックデータ再生回路。

【請求項2】

前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタは、ＦＩＲフィルタを構成する遅延器を共有する、請求項１に記載のクロックデータ再生回路。

【請求項3】

前記フィルタは、
前記第１ＦＩＲフィルタの出力の上位所定ビットを抽出する第１ビット抽出回路と、
前記第２ＦＩＲフィルタの出力の上位所定ビットを抽出する第２ビット抽出回路と、
を含む、請求項１または請求項２に記載のクロックデータ再生回路。

【請求項4】

前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタは、伝送チャネルの周波数特性の逆特性となるようにフィルタ係数が設定される、請求項１～請求項３のいずれか一項に記載のクロックデータ再生回路。

【請求項5】

請求項１～請求項４のいずれか一項に記載のクロックデータ再生回路と、
前記基準クロック生成回路と、
前記アナログデジタル変換器と、
を備える受信機。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、受信データをサンプリングするためのクロック信号を再生する回路およびその回路を備える受信機に関する。

【背景技術】

【0002】

通信システムでは、送信機および受信機の間でクロック信号の周波数および位相の同期を取る必要がある。受信機が備えるクロックデータ再生回路（ＣＤＲ回路：Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ回路）は、送信機から送信されたランダムなデータ信号に基づいて、クロック信号を再生する。受信機が備えるアナログデジタル変換器は、ＣＤＲ回路が再生したクロック信号に基づいて、データ信号をサンプリングする。

【0003】

下記特許文献１のクロック再生回路は、クロック信号とクロック信号を１８０度反転させたクロック信号を用いて、入力データと再生クロックの位相差を求めている。そのほか、２倍オーバーサンプリングしたクロック信号を用いて、送信機側のクロック信号と受信機側のクロック信号との位相差を求める方法などが提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１２０２１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、２倍オーバーサンプリングされたクロック信号、または、位相が１８０度反転したクロック信号を用いて、送信機側のクロック信号と受信機側のクロック信号との位相差を求めるアナログ回路を構成することは、回路の製造コストが高くなる。したがって、デジタル変換されたデータ信号においてクロック信号の位相差を求めることが望まれるが、そのためには、アナログデジタル変換器のサンプルレートを高くする必要がある。そのような構成は製造コストが高く、コストや製品仕様などの条件によっては、実現が困難となる場合もある。

【0006】

本発明の目的は、高速なアナログデジタル変換器を必要とすることなく、受信したデータ信号に基づいてクロック信号を再生することである。

【課題を解決するための手段】

【0007】

本発明の一局面に従うクロックデータ再生回路は、基準クロック生成回路により生成される基準クロック信号の位相を調整し、受信クロック信号を生成する位相補間回路と、位相補間回路において生成された受信クロック信号に同期して動作し、受信アナログデータ信号を受信デジタルデータ信号に変換するアナログデジタル変換器から出力された受信デジタルデータ信号を入力し、受信デジタルデータ信号にフィルタ処理を施すフィルタと、フィルタから出力された信号に基づいて、送信側クロック信号と基準クロック信号の位相差データを出力する位相比較回路と、位相比較回路から出力された位相差データに基づいて位相補間回路に設定する位相データを生成するループフィルタとを備え、フィルタは、タップ数Ｎの第１ＦＩＲフィルタと、タップ数Ｎ＋１であり、第１ＦＩＲフィルタよりも半クロック遅延した信号を出力する第２ＦＩＲフィルタとを含む。

【0008】

本発明の他の局面に従う受信機は、上記のクロックデータ再生回路と、基準クロック生成回路と、アナログデジタル変換器とを備える。

【発明の効果】

【0009】

本発明によれば、高速なアナログデジタル変換器を必要とすることなく、受信したデータ信号に基づいてクロック信号を再生することができる。

【図面の簡単な説明】

【0010】

【図1】通信システムの全体図である。

【図2】本実施の形態に係るクロックデータ再生回路の内部構成を示す受信機のブロック図である。

【図3】本実施の形態に係るフィルタの回路図である。

【図4】本実施の形態に係る位相比較回路の回路図である。

【図5】データ信号とクロック信号とのタイミングを示す図である。

【図6】データ信号のサンプルタイミングを示す図である。

【図7】４値ＰＡＭ信号のサンプルタイミングを示す図である。

【発明を実施するための形態】

【0011】

次に、添付の図面を参照しながら本発明の実施の形態に係るクロックデータ再生回路について説明する。

【0012】

（１）通信システムの構成
図１は、通信システムＮＳの全体図である。通信システムＮＳは、マスタ１およびスレーブ２を備える。マスタ１およびスレーブ２は、通信線ＮＣで接続されている。つまり、本実施の形態においては、マスタ１およびスレーブ２は、有線高速通信を行う。マスタ１およびスレーブ２は、同一の施設内に設置されていてもよいし、異なる施設内に設置されていてもよい。あるいは、マスタ１およびスレーブ２が、自動車などの乗物内に設置されていてもよい。マスタ１およびスレーブ２は、例えば、ＴＣＰ／ＩＰを利用した通信を行う。なお、この実施の形態においては、マスタ１が送信機として動作し、スレーブ２が受信機として動作する場合を例に説明するため、以下においては、マスタ１を送信機１、スレーブ２を受信機２として説明する。ただし、各装置（各端末）が以下の実施の形態において説明するマスタ１およびスレーブ２としての機能を備えていてもよい。

【0013】

送信機１は、デジタルアナログ変換器（ＤＡＣ）１１および基準クロック生成回路１２を備える。デジタルアナログ変換器１１は、基準クロック生成回路１２により生成された基準クロック信号に基づいて、送信するデータ信号をアナログ変換して通信線ＮＣに出力する。基準クロック生成回路１２は、例えば、水晶発振器やＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路などを備えて構成される。基準クロック生成回路１２より生成される基準クロック信号は、本発明における「送信側クロック信号」の例である。

【0014】

受信機２は、アナログデジタル変換器（ＡＤＣ）２１、基準クロック生成回路２２およびクロックデータ再生回路（ＣＤＲ回路）２３を備える。アナログデジタル変換器２１は、クロックデータ再生回路２３において生成される受信クロック信号ＭＣＬを利用して、通信線ＮＣを介して受信するデータ信号をデジタル変換する。基準クロック生成回路２２は、例えば、水晶発振器やＰＬＬ回路などを備えて構成され、基準クロック信号ＢＣＬを生成する。クロックデータ再生回路２３は、デジタル変換されたデータ信号に基づいて、基準クロック信号ＢＣＬの位相を調整し、受信クロック信号ＭＣＬを生成する。

【0015】

（２）クロックデータ再生回路を含む受信機の構成
図２は、クロックデータ再生回路２３の内部構成を示す受信機２のブロック図である。受信機２は、図１で示したように、アナログデジタル変換器２１、基準クロック生成回路２２およびクロックデータ再生回路２３を備える。

【0016】

アナログデジタル変換器２１は、通信線ＮＣを介して受信したアナログのデータ信号Ｄ１をデジタルのデータ信号Ｄ２に変換する。アナログデジタル変換器２１は、位相補間回路２４により生成された受信クロック信号ＭＣＬに基づいて、データ信号Ｄ２をサンプリングする。基準クロック生成回路２２は、基準クロック信号ＢＣＬを生成する。位相補間回路２４は、基準クロック生成回路２２から出力された基準クロック信号ＢＣＬを入力する。位相補間回路２４は、クロックデータ再生回路２３によって生成された位相データＰＤ２に基づいて基準クロック信号ＢＣＬの位相を調整し、受信クロック信号ＭＣＬを生成する。

【0017】

クロックデータ再生回路２３は、図２に示すように、フィルタ２００、位相比較回路２０３、ループフィルタ２０４および位相補間回路２０５を備える。フィルタ２００は、ＦＩＲフィルタ２０１およびＦＩＲフィルタ２０２を備える。ＦＩＲフィルタ２０１およびＦＩＲフィルタ２０２は、デジタルのデータ信号Ｄ２を入力し、フィルタ処理後のデータ信号Ｄ３およびＤ４を出力する。データ信号Ｄ４は、データ信号Ｄ３よりも半クロックだけ遅延した信号である。ＦＩＲフィルタ２０１，２０２の構成については後で詳しく説明する。ＦＩＲフィルタ２０１が、本発明の「第１ＦＩＲフィルタ」の例であり、ＦＩＲフィルタ２０２が、本発明の「第２ＦＩＲフィルタ」の例である。

【0018】

位相比較回路２０３は、フィルタ２００が出力したデータ信号Ｄ３およびデータ信号Ｄ４を入力する。位相比較回路２０３は、データ信号Ｄ３，Ｄ４を用いて、送信機１の基準クロック生成回路１２が生成した基準クロック信号と、受信機２の基準クロック生成回路２２が生成した基準クロック信号ＢＣＬとの位相差データＰＤ１を算出する。位相比較回路２０３の構成については後で詳しく説明する。

【0019】

ループフィルタ２０４は、平均化回路および積分回路を備える。ループフィルタ２０４は、位相比較回路２０３において算出された位相差データＰＤ１を入力する。ループフィルタ２０４は、位相差データＰＤ１を平均化回路において平均化処理する。ループフィルタ２０４は、平均化処理された位相差データＰＤ１を積分回路において積算することで位相データＰＤ２を算出する。ループフィルタ２０４は、位相データＰＤ２を位相補間回路２０５に与える。

【0020】

位相補間回路２０５は、ループフィルタ２０４から出力された位相データＰＤ２を入力する。位相補間回路２０５は、位相データＰＤ２に基づいて基準クロック信号ＢＣＬの位相を調整し、受信クロック信号ＭＣＬを生成する。位相補間回路２０５は、受信クロック信号ＭＣＬをアナログデジタル変換器２１に与える。

【0021】

（３）ＦＩＲフィルタの回路構成
図３は、本実施の形態に係るフィルタ２００の回路図である。フィルタ２００は、乗算器３１、ＦＩＲフィルタ２０１、ＦＩＲフィルタ２０２、ビット抽出回路３７およびビット抽出回路３８を備える。乗算器３１は、デジタルのデータ信号Ｄ２に乗算係数Ｇを乗算する。乗算器３１の出力は、ＦＩＲフィルタ２０１およびＦＩＲフィルタ２０２に与えられる。データ信号Ｄ２（データ信号Ｄ１）が、多値ＰＡＭ（Ｐｈａｓｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）信号である場合、乗算器３１の乗算係数Ｇにより多値ＰＡＭ信号の振幅を調整する。

【0022】

ＦＩＲフィルタ２０１は、Ｎ個の遅延器３２（１），３２（２）・・・３２（Ｎ）、複数の乗算器３３（０），３３（１）・・・３３（Ｎ）および加算器３５を備える。つまり、ＦＩＲフィルタ２０１は、タップ数ＮのＦＩＲフィルタである。ＦＩＲフィルタ２０２は、Ｎ＋１個の遅延器３２（１），３２（２）・・・３２（Ｎ），３２（Ｎ＋１）、複数の乗算器３４（０），３４（１）・・・３４（Ｎ），３４（Ｎ＋１）および加算器３６を備える。つまり、ＦＩＲフィルタ２０２は、タップ数Ｎ＋１のＦＩＲフィルタである。このように、ＦＩＲフィルタ２０１およびＦＩＲフィルタは、Ｎ個の遅延器３２（１），３２（２）・・・３２（Ｎ）を共有している。これにより、フィルタ２００の回路規模を小さくすることができる。

【0023】

ＦＩＲフィルタ２０１は、その周波数特性が伝送チャネルの逆特性となるように、乗算器３３（０），３３（１）・・・３３（Ｎ）の乗算係数が設定される。同様に、ＦＩＲフィルタ２０２は、その周波数特性が伝送チャネルの逆特性となるように、乗算器３４（０），３４（１）・・・３４（Ｎ），３４（Ｎ＋１）の乗算係数が設定される。また、ＦＩＲフィルタ２０１およびＦＩＲフィルタ２０２の周波数特性はできるだけ近似するように、各乗算器３３，３４の乗算係数が設定される。

【0024】

さらに、ＦＩＲフィルタ２０１は、乗算器３３（０），３３（１）・・・３３（Ｎ）の乗算係数が図３において左右対称または左右反対称となるように設定される。つまり、乗算器３３（０），３３（１）・・・３３（Ｎ）の乗算係数をｈ（０），ｈ（１）・・・ｈ（Ｎ）とすれば、左右対称とは、ｈ（０）＝ｈ（Ｎ），ｈ（１）＝ｈ（Ｎ－１），ｈ（２）＝ｈ（Ｎ－２）・・・（以下同様）となるよう乗算係数が設定され、左右反対称とは、ｈ（０）＝－ｈ（Ｎ），ｈ（１）＝－ｈ（Ｎ－１），ｈ（２）＝－ｈ（Ｎ－２）・・・（以下同様）となるよう乗算係数が設定される。同様に、ＦＩＲフィルタ２０２は、乗算器３４（０），３４（１）・・・３４（Ｎ），３４（Ｎ＋１）の乗算係数が図３において左右対称または左右反対称となるように設定される。つまり、乗算器３４（０），３４（１）・・・３４（Ｎ），３４（Ｎ＋１）の乗算係数をｇ（０），ｇ（１）・・・ｇ（Ｎ），ｇ（Ｎ＋１）とすれば、左右対称とは、ｇ（０）＝ｇ（Ｎ＋１），ｇ（１）＝ｇ（Ｎ），ｇ（２）＝ｇ（Ｎ－１）・・・（以下同様）となるよう乗算係数が設定され、左右反対称とは、ｇ（０）＝－ｇ（Ｎ＋１），ｇ（１）＝－ｇ（Ｎ），ｇ（２）＝－ｇ（Ｎ－１）・・・（以下同様）となるよう乗算係数が設定される。

【0025】

このように、ＦＩＲフィルタ２０１の乗算係数が左右対称または左右反対称に設定されることにより、ＦＩＲフィルタ２０１の群遅延Ｔ１は、Ｔ１＝（Ｎ－１）／２となる。また、ＦＩＲフィルタ２０２の乗算係数が左右対称または左右反対称に設定されることにより、ＦＩＲフィルタ２０２の群遅延Ｔ２は、Ｔ２＝｛（Ｎ＋１）－１｝／２＝Ｎ／２となる。これにより、ＦＩＲフィルタ２０１，２０２の群遅延の差Ｔ２－Ｔ１は、Ｎ／２－（Ｎ－１）／２＝１／２となる。つまり、ＦＩＲフィルタ２０２が出力するデータ信号は、ＦＩＲフィルタ２０１が出力するデータ信号よりも０．５サンプル（半クロック）遅延した受信データ信号となる。

【0026】

本実施の形態のＦＩＲフィルタ２０１およびＦＩＲフィルタ２０２は以上の構成を備えることにより、受信したデータ信号Ｄ２をアナログデジタル変換器２１のサンプリングレートの２倍のサンプリングレートで疑似的にサンプリングすることが可能である。これにより、２倍のオーバーサンプリングが可能なアナログデジタル変換器などを使用することなく、デジタル処理で２倍のオーバーサンプリングを実現可能となっている。

【0027】

ビット抽出回路３７は、ＦＩＲフィルタ２０１から出力されたデータ信号の上位ビットを抽出することにより、データ信号Ｄ３を生成する。例えば、ビット抽出回路３７は、ＦＩＲフィルタ２０１から出力されたデータ信号の上位３ビットを抽出する。ビット抽出回路３８は、ＦＩＲフィルタ２０２から出力されたデータ信号の上位ビットを抽出することにより、データ信号Ｄ４を生成する。例えば、ビット抽出回路３８は、ＦＩＲフィルタ２０２から出力されたデータ信号の上位３ビットを抽出する。ビット抽出回路３７が本発明の「第１ビット抽出回路」の例であり、ビット抽出回路３８が本発明の「第２ビット抽出回路」の例である。本実施の形態においては、受信するデータ信号Ｄ１（データ信号Ｄ２）として、多値ＰＡＭ信号が用いられている。ビット抽出回路３７，３８において抽出された上位ビットにより、受信すべき多値ＰＡＭ信号が取得可能となるように、乗算器３１の乗算係数Ｇにより多値ＰＡＭ信号の振幅が調整される。

【0028】

（４）位相比較回路の回路構成
図４は、本実施の形態に係る位相比較回路２０３の回路図である。位相比較回路２０３は、遅延器４１，４２、比較回路４３，４４，４５、ＡＮＤ回路４６，４７、反転回路４８、加算器４９および平均化回路５０を備える。

【0029】

遅延器４１は、フィルタ２００（図３参照）から出力されたデータ信号Ｄ３を入力する。遅延器４２は、フィルタ２００（図３参照）から出力されたデータ信号Ｄ４を入力する。上述したように、データ信号Ｄ４は、データ信号Ｄ３と比較して０．５サンプル（半クロック）遅延した受信データ信号である。ここで、遅延器４１から出力されたデータ信号をＤ_ｎとすると、遅延器４１が入力するデータ信号はＤ_ｎ＋１で表される。データ信号Ｄ_ｎの添え字ｎはサンプルタイミング（クロック）を示す。また、遅延器４２から出力されるデータ信号をＥ_ｎで表す。これにより、Ｅ_ｎは、Ｄ_ｎに比べて０．５サンプルだけ遅延した信号であり、Ｄ_ｎ＋１は、Ｅ_ｎに比べて０．５サンプルだけ遅延した信号となる。

【0030】

比較回路４３は、データ信号Ｄ_ｎおよびＤ_ｎ＋１を入力する。比較回路４３は、データ信号Ｄ_ｎとＤ_ｎ＋１とを比較し、値が異なる場合には１を、値が同じ場合には０を、判定データＡ１として出力する。比較回路４４は、データ信号Ｄ_ｎおよびＥ_ｎを入力する。比較回路４４は、データ信号Ｄ_ｎとＥ_ｎとを比較し、値が異なる場合には１を、値が同じ場合には０を、判定データＡ２として出力する。比較回路４５は、データ信号Ｅ_ｎおよびＤ_ｎ＋１を入力する。比較回路４５は、データ信号Ｅ_ｎとＤ_ｎ＋１とを比較し、値が異なる場合には１を、値が同じ場合には０を、判定データＡ３として出力する。

【0031】

ＡＮＤ回路４６は、比較回路４３から出力された判定データＡ１および比較回路４４から出力された判定データＡ２を入力する。ＡＮＤ回路４６は、判定データＡ１および判定データＡ２の値がいずれも１である場合に、ＬＡＴＥデータＢ１として値１を出力する。ＡＮＤ回路４６は、判定データＡ１および判定データＡ２の値のいずれかが０である場合に、ＬＡＴＥデータＢ１として値０を出力する。ここで、判定データＡ１が値１を示すのは、データ信号Ｄ_ｎとデータ信号Ｄ_ｎ＋１とが異なるときであり、判定データＡ２が値１を示すのは、データ信号Ｄ_ｎとデータ信号Ｅ_ｎとが異なるときである。図５は、データ信号のクロック信号とのタイミングを示す図である。図５（Ａ）において、データ信号Ｄ_ｎとデータ信号Ｄ_ｎ＋１との値が異なるという条件の元では、データ信号Ｄ_ｎとデータ信号Ｅ_ｎとの値が異なる。つまり、ＡＮＤ回路４６がＬＡＴＥデータＢ１として値１を出力する状態を示している。つまり、入力するデータ信号Ｄ１（データ信号Ｄ２）に対して、受信クロック信号ＭＣＬの位相が遅れていると判定される。図６は、データ信号のサンプルタイミングを示す図である。図６（Ａ）は、図５（Ａ）と同じサンプルタイミングのデータ信号列を示す。図６（Ａ）において、サンプルタイミングＳＴにおいてサンプリングした場合、データ信号Ｄ_ｎとデータ信号Ｄ_ｎ＋１との値が異なるという条件の元では、データ信号Ｄ_ｎ＋１とデータ信号Ｅ_ｎとの値が等しくなり、データ信号Ｄ_ｎとデータ信号Ｅ_ｎとの値が異なる。

【0032】

ＡＮＤ回路４７は、比較回路４３から出力された判定データＡ１および比較回路４５から出力された判定データＡ３を入力する。ＡＮＤ回路４７は、判定データＡ１および判定データＡ３の値がいずれも１である場合に、ＥＡＲＬＹデータＢ２として値１を出力する。ＡＮＤ回路４７は、判定データＡ１および判定データＡ３の値のいずれかが０である場合に、ＥＡＲＬＹデータＢ２として値０を出力する。ここで、判定データＡ１が値１を示すのは、データ信号Ｄ_ｎとデータ信号Ｄ_ｎ＋１とが異なるときであり、判定データＡ３が値１を示すのは、データ信号Ｄ_ｎ＋１とデータ信号Ｅ_ｎとが異なるときである。図５（Ｂ）において、データ信号Ｄ_ｎとデータ信号Ｄ_ｎ＋１との値が異なるという条件の元では、データ信号Ｄ_ｎ＋１とデータ信号Ｅ_ｎとの値が異なる。つまり、ＡＮＤ回路４７がＥＡＲＬＹデータＢ２として値１を出力する状態を示している。つまり、入力するデータ信号Ｄ１（データ信号Ｄ２）に対して、受信クロック信号ＭＣＬの位相が進んでいると判定される。図６（Ｂ）は、図５（Ｂ）と同じサンプルタイミングのデータ信号列を示す。図６（Ｂ）において、サンプルタイミングＳＴにおいてサンプリングした場合、データ信号Ｄ_ｎとデータ信号Ｄ_ｎ＋１との値が異なる条件の元では、データ信号Ｄ_ｎ＋１とデータ信号Ｅ_ｎとの値が異なり、データ信号Ｄ_ｎとデータ信号Ｅ_ｎとの値が等しくなる。

【0033】

反転回路４８は、ＡＮＤ回路４６が出力するＬＡＴＥデータＢ１に－１を乗算し、ＬＡＴＥデータＢ１の符号を反転したＬＡＴＥデータＢ３を出力する。加算器４９は、反転回路４８から出力されたＬＡＴＥデータＢ３およびＡＮＤ回路４７から出力されたＥＡＲＬＹデータＢ２を入力し、それらを加算する。つまり、加算器４９においては、入力するデータ信号Ｄ１（データ信号Ｄ２）に対して、受信クロック信号ＭＣＬの位相が遅れている場合には、ＬＡＴＥデータＢ３として－１が加算される。加算器４９においては、入力するデータ信号Ｄ１（データ信号Ｄ２）に対して、受信クロック信号ＭＣＬの位相が進んでいる場合には、ＥＡＲＬＹデータＢ２として１が加算される。加算器４９は、ＬＡＴＥデータＢ３とＥＡＲＬＹデータＢ２との加算結果の値を平均化回路５０に与える。平均化回路５０は、加算器４９から入力した加算結果の値を所定サンプル分だけ蓄積し、その平均値を求める。平均化回路５０は、算出した平均値を位相差データＰＤ１として出力する。位相差データＰＤ１は、受信したデジタルのデータ信号Ｄ２と受信クロック信号ＭＣＬとの位相差、つまりは、送信機１で生成された基準クロック信号と、受信機２で生成された基準クロック信号ＢＣＬの位相差を評価するデータである。

【0034】

位相比較回路２０３において、正しくＬＡＴＥデータＢ３およびＥＡＲＬＹデータＢ２が得られているときは、加算器４９は、－１の値または＋１の値を出力する。しかし、例えば、受信したデータ信号Ｄ１が４値のＰＡＭ信号である場合などは、誤判定により、ＬＡＴＥデータＢ３が－１の値となり、かつ、ＥＡＲＬＹデータＢ２が＋１の値となる場合もある。しかし、このような場合であっても加算器４９においてこれらの値が加算されて０となるため、誤判定により位相比較回路２０３の出力が不要に変動することが抑制される。また、ＬＡＴＥデータＢ３およびＥＡＲＬＹデータＢ２が交互に値－１と値＋１を出力するような場合であっても、平均化回路５０において値が平均化されるため、位相比較回路２０３の出力が不要に変動することが抑制される。ただし、位相比較回路２０３において、平均化回路５０を設けることは必須ではなく、平均化回路５０を設けない構成とすることもできる。

【0035】

図７は、受信したデータ信号Ｄ２（データ信号Ｄ１）が、４値ＰＡＭ信号である場合の例を示す。データ信号Ｄ２は、４値ＰＡＭ信号であるので、－３，－１，＋１，＋３のいずれかの値である。図７の例では、データ信号Ｄ_ｎが＋３であり、データ信号Ｄ_ｎ＋１が－１の場合を示す。このとき、データ信号Ｄ_ｎからデータ信号Ｄ_ｎ＋１に遷移する過程で、半クロック遅延したデータ信号Ｅ_ｎは＋１の値として判定される。このようなケースでは、ＬＡＴＥデータＢ３が－１の値を示すとともに、ＥＡＲＬＹデータＢ２が＋１の値を示すことになる。しかし、加算器４９による加算によりこれらの値は加算されて位相差としては評価されない。あるいは、ＬＡＴＥデータＢ３およびＥＡＲＬＹデータＢ２のいずれかが値０を示し、他方が誤判定をして＋１または－１の値を出力した場合であっても、平均化回路５０またはループフィルタ２０４においてそれらの値は平均化されるため、位相データＰＤ２の生成には大きな影響を与えることはない。また、送信機１より送信されたデータ信号が一様乱数に近い状態となるようにスクランブラが適用されている場合には、ＬＡＴＥデータＢ３およびＥＡＲＬＹデータＢ２による誤判定の確率も一様になる。したがって、誤判定されたＬＡＴＥデータＢ３およびＥＡＲＬＹデータＢ２についても平均化によりその影響を除去することができる。

【0036】

（５）ループフィルタおよび位相補間回路の動作
図２を参照する。ループフィルタ２０４は、位相比較回路２０３から出力された位相差データＰＤ１を入力する。ループフィルタ２０４は、平均化回路および積分回路を備える。ループフィルタ２０４は、位相差データＰＤ１に対する平均化処理をした上で、平均化処理後の位相差データＰＤ１を積算する。これにより、ループフィルタ２０４は、位相データＰＤ２を生成する。

【0037】

位相補間回路２０５は、ループフィルタ２０４から出力された位相データＰＤ２を入力する。位相補間回路２０５は、また、基準クロック生成回路２２から出力された基準クロック信号ＢＣＬを入力する。位相補間回路２０５は、位相データＰＤ２に基づいて基準クロック信号ＢＣＬの位相を調整し、受信クロック信号ＭＣＬを生成する。位相補間回路２０５は、受信クロック信号ＭＣＬをアナログデジタル変換器２１に供給する。これにより、アナログデジタル変換器２１は、位相が調整された受信クロック信号ＭＣＬにより、受信したアナログのデータ信号Ｄ１をサンプリングする。

【0038】

（６）他の実施の形態
上記の実施の形態においては、フィルタ２００において、ＦＩＲフィルタ２０１とＦＩＲフィルタ２０２とが遅延器３２（１），３２（２）・・・３２（Ｎ）を共有する構成とした。これ以外の実施の形態として、ＦＩＲフィルタ２０１とＦＩＲフィルタ２０２とがそれぞれ遅延器を備える構成としてもよい。回路規模を小さくするためには、ＦＩＲフィルタ２０１とＦＩＲフィルタ２０２とが遅延器３２（１），３２（２）・・・３２（Ｎ）を共有することが望ましい。

【0039】

上記の実施の形態においては、ＦＩＲフィルタ２０１とＦＩＲフィルタ２０２は、その周波数特性が伝送チャネルの逆特性となるように、乗算器の乗算係数が設定される。これ以外の実施の形態として、周波数特性を調整するためのフィルタをＦＩＲフィルタ２０１とＦＩＲフィルタ２０２とは別に設けるようにしてもよい。

【0040】

（７）本発明の態様
＜１＞以上説明したように、本実施の形態に係るクロックデータ再生回路２３は、基準クロック生成回路２２により生成される基準クロック信号ＢＣＬの位相を調整し、受信クロック信号ＭＣＬを生成する位相補間回路２０５と、位相補間回路２０５において生成された受信クロック信号ＭＣＬに同期して動作し、受信アナログデータ信号Ｄ１を受信デジタルデータ信号Ｄ２に変換するアナログデジタル変換器２１から出力された受信デジタルデータ信号Ｄ２を入力し、受信デジタルデータ信号Ｄ２にフィルタ処理を施すフィルタ２００と、フィルタ２００から出力された信号Ｄ３，Ｄ４に基づいて、送信側クロック信号と基準クロック信号ＢＣＬの位相差データＰＤ１を出力する位相比較回路２０３と、位相比較回路２０３から出力された位相差データＰＤ１に基づいて位相補間回路２０５に設定する位相データＰＤ２を生成するループフィルタ２０４とを備え、フィルタ２００は、タップ数Ｎ（Ｎは正の整数）のＦＩＲフィルタ２０１と、タップ数Ｎ＋１であり、ＦＩＲフィルタ２０１よりも半クロック遅延した信号を出力するＦＩＲフィルタ２０２とを含む。これにより、２倍のオーバーサンプリングが可能なアナログデジタル変換器などを使用することなく、デジタル処理で２倍のオーバーサンプリングを実現可能となっている。

【0041】

＜２＞ＦＩＲフィルタ２０１およびＦＩＲフィルタ２０２は、ＦＩＲフィルタを構成する遅延器３２（１），３２（２）・・・３２（Ｎ）を共有してもよい。これにより、フィルタ２００の回路規模を小さくすることができる。

【0042】

＜３＞フィルタ２００は、ＦＩＲフィルタ２０１の出力の上位所定ビットを抽出するビット抽出回路３７と、ＦＩＲフィルタ２０２の出力の上位所定ビットを抽出するビット抽出回路３８とを含んでもよい。上位ビットを用いることで、クロックデータ再生回路の計算量を削減することができる。

【0043】

＜４＞ＦＩＲフィルタ２０１およびＦＩＲフィルタ２０２は、伝送チャネルの周波数特性の逆特性となるようにフィルタ係数が設定されてもよい。フィルタ２００において、受信データ信号の周波数特性も調整することができる。

【0044】

本実施の形態に係る受信機２は、上記＜１＞～＜４＞のいずれかに記載のクロックデータ再生回路２３と、基準クロック生成回路２２と、アナログデジタル変換器２１とを備える。

【符号の説明】

【0045】

２…受信機、２１…アナログデジタル変換器、２２…基準クロック生成回路、２３…クロックデータ再生回路、２００…フィルタ、２０１，２０２…ＦＩＲフィルタ、２０３…位相比較回路、２０４…ループフィルタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】