特開 2022-7643 半導体装置および非接触通信媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022007643

(43)【公開日】2022-01-13

(54)【発明の名称】半導体装置および非接触通信媒体

(51)【国際特許分類】

   H01L 21/822 20060101AFI20220105BHJP

【ＦＩ】

H01L27/04 H

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2020110727

(22)【出願日】2020-06-26

(71)【出願人】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】山本 高史

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038AC02

5F038AR09

5F038AR11

5F038AR27

5F038BH02

5F038BH03

5F038BH07

5F038BH09

5F038BH10

5F038BH12

5F038BH13

5F038DF03

5F038DF04

5F038EZ14

(57)【要約】

【課題】半導体装置の基板から印加される電圧ストレスを緩和し、半導体装置内の回路の破壊を抑止する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に交互に設けられる所定数の絶縁層および配線層と、前記半導体基板上に設けられる素子と前記絶縁層および前記配線層を使用して設けられる配線とを含む回路が設けられる回路領域と、前記回路領域の周囲に設けられ、前記配線層および前記絶縁層を貫通して前記半導体基板に接続される第１導電部材と、前記半導体基板の裏面側に設けられる低抵抗領域と、前記半導体基板の表面側から前記裏面側にかけて設けられ、前記第１導電部材を前記低抵抗領域に電気的に接続する拡散領域とを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板上に交互に設けられる所定数の絶縁層および配線層と、
前記半導体基板上に設けられる素子と前記絶縁層および前記配線層を使用して設けられる配線とを含む回路が設けられる回路領域と、
前記回路領域の周囲に設けられ、前記配線層および前記絶縁層を貫通して前記半導体基板に接続される第１導電部材と、
前記半導体基板の裏面側に設けられる低抵抗領域と、
前記半導体基板の表面側から前記裏面側にかけて設けられ、前記第１導電部材を前記低抵抗領域に電気的に接続する拡散領域と、
を有する半導体装置。

【請求項2】

前記回路領域の周囲に、前記第１導電部材に隣接して設けられ、前記絶縁層および前記配線層を貫通して前記半導体基板に接続される第２導電部材を
有する請求項１に記載の半導体装置。

【請求項3】

前記第２導電部材と前記半導体基板との間に接続される抵抗素子を有する請求項２に記載の半導体装置。

【請求項4】

前記半導体基板は、前記低抵抗領域であるベース基板上にエピタキシャル層を成長させたエピタキシャル基板であり、
前記拡散領域は、前記エピタキシャル層の表面に設けられる第１拡散領域と、前記第１拡散領域を覆って設けられ、前記エピタキシャル層の表面から前記ベース基板まで届く第２拡散領域とを含み、
前記第１導電部材は、前記第１拡散領域に接続される
請求項１ないし請求項３のいずれか１項に記載の半導体装置。

【請求項5】

前記第１導電部材は、前記回路領域の周囲に設けられるガードリングである
請求項１ないし請求項４のいずれか１項に記載の半導体装置。

【請求項6】

半導体装置と、前記半導体装置に接続され、外部に対して信号を送受信するアンテナとを含む非接触通信媒体であって、
前記半導体装置は、
半導体基板と、
前記半導体基板上に交互に設けられる所定数の絶縁層および配線層と、
前記半導体基板上に設けられる素子と前記絶縁層および前記配線層を使用して設けられる配線とを含む回路が設けられる回路領域と、
前記回路領域の周囲に設けられ、前記配線層および前記絶縁層を貫通して前記半導体基板に接続される第１導電部材と、
前記半導体基板の裏面側に設けられる低抵抗領域と、
前記半導体基板の表面側から前記裏面側にかけて設けられ、前記第１導電部材を前記低抵抗領域に電気的に接続する拡散領域と、
を有する非接触通信媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および非接触通信媒体に関する。

【背景技術】

【0002】

半導体基板上に設けたエピタキシャル層にＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイス等が形成された半導体装置が知られている。この種の半導体装置において、基板の電位を取るためにチップ外周部に設けた電源ラインに、埋込拡散層に達する深い拡散層を設け、保護素子を接続することで、サージ電流を内部回路に流すことなくバイパスする手法が提案されている（例えば、特許文献１参照）。

【0003】

また、エピタキシャル層に形成される半導体素子の周囲に、エピタキシャル基板の表面から低抵抗の半導体基板に到達する高濃度拡散層を形成してグランドまたは電源に接続した半導体集積回路装置が知られている（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００２－２８９７７９号公報

【特許文献2】特開平４－１４７６６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、非接触ＩＣカード等の非接触通信媒体は、外部端子を持たないため、非接触通信媒体に搭載される半導体装置の外部端子も、非接触通信媒体の外部に露出しない。このため、気中放電等により非接触通信媒体に印加されるサージ電圧は、半導体装置の外部端子を介して半導体装置に侵入するとは限らず、半導体装置の外部端子に接続された保護回路では、サージ電圧から内部回路を保護することができないおそれがある。

【0006】

１つの側面では、本発明は、半導体装置の基板から印加される電圧ストレスを緩和し、半導体装置内の回路の破壊を抑止することを目的とする。

【課題を解決するための手段】

【0007】

一つの観点によれば、半導体装置は、半導体基板と、前記半導体基板上に交互に設けられる所定数の絶縁層および配線層と、前記半導体基板上に設けられる素子と前記絶縁層および前記配線層を使用して設けられる配線とを含む回路が設けられる回路領域と、前記回路領域の周囲に設けられ、前記配線層および前記絶縁層を貫通して前記半導体基板に接続される第１導電部材と、前記半導体基板の裏面側に設けられる低抵抗領域と、前記半導体基板の表面側から前記裏面側にかけて設けられ、前記第１導電部材を前記低抵抗領域に電気的に接続する拡散領域と、を有する。

【発明の効果】

【0008】

１つの側面では、本発明は、半導体装置の基板から印加される電圧ストレスを緩和し、半導体装置内の回路の破壊を抑止することができる。

【図面の簡単な説明】

【0009】

【図1】一実施形態における半導体装置の一例を示す断面図である。

【図2】図１の半導体装置を表面側からみた一例を示す平面図である。

【図3】図２の回路領域に設けられる入出力回路部の一例を示す回路図である。

【図4】図１の半導体チップが搭載される非接触ＩＣカードの一例を示す側面図である。

【図5】別の実施形態における半導体装置の一例を示す断面図である。

【図6】別の実施形態における半導体装置の一例を示す断面図である。

【発明を実施するための形態】

【0010】

以下、図面を用いて実施形態が説明される。

【0011】

図１は、一実施形態における半導体装置の一例を示す。図２は、図１の半導体装置を表面側からみた一例を示す。図１および図２に示す半導体装置１００は、ベース基板ＳＵＢ上にエピタキシャル層ＥＰＩを成長させたエピタキシャル基板１１０と、エピタキシャル基板１１０上に設けられた配線層１２０とを有する半導体チップである。以下では、半導体装置１００を半導体チップ１００とも称し、エピタキシャル層ＥＰＩをエピ層ＥＰＩとも称する。エピタキシャル基板１１０は、半導体基板の一例である。

【0012】

半導体チップ１００に搭載される回路は、回路領域ＣＩＲに含まれ、エピ層ＥＰＩ上に設けられる図示しないトランジスタ等の素子と、配線層１２０を使用して設けられる図示しない配線とを有する。配線層１２０は、エピ層ＥＰＩ上に交互に積層される所定数の絶縁層と所定数の配線層とを有する。以下では、配線層１２０に設けられる配線を配線Ｍ（Ｍ１～Ｍ６）と称する。また、配線層１２０の絶縁層に設けられ、配線Ｍ間を接続する導電体をプラグＰ（Ｐ１～Ｐ６）と称する。配線Ｍ１～Ｍ６およびプラグＰ１～Ｐ６の番号は、エピ層ＥＰＩからの並び順を示す。プラグＰ１～Ｐ６は、配線の一例である。絶縁層と配線層の数は、６つに限定されない。

【0013】

特に限定されないが、例えば、配線Ｍ１～Ｍ５の厚さは、４００～６００ｎｍ（ナノメートル）であり、配線Ｍ６の厚さは、７００～１０００ｎｍである。プラグＰ１の高さは、１４００～２０００ｎｍであり、プラグＰ２～Ｐ６の高さは、６００～９００ｎｍである。なお、図１では、半導体チップ１００の表面ＳＵＲＦ側が露出しているように見えるが、例えば、回路領域ＣＩＲ上は、図示しない保護膜で覆われている。

【0014】

回路領域ＣＩＲは、図２に示すように、ロジック回路およびアナログ回路等が配置されるコア部ＣＯＲＥと、コア部ＣＯＲＥの回路に信号を入力または出力する複数の入出力回路部ＩＯとを有する。入出力回路部ＩＯは、外部端子（パッド）と保護回路とを有する。コア部ＣＯＲＥの周囲には、半導体チップ１００の外周端に沿ってガードリングＲＩＮＧ１が設けられる。ガードリングＲＩＮＧ１は、配線層および絶縁層を貫通して半導体基板に接続される第１導電部材の一例である。

【0015】

なお、図１では、半導体チップ１００の断面を示しているため、左右にガードリングＲＩＮＧ１があるように見えるが、実際には、図２に示すように、ガードリングＲＩＮＧ１は、環状に設けられる。このため、図１の右側のガードリングＲＩＮＧ１の配線Ｍ６等の各要素は、左側のガードリングＲＩＮＧ１の各要素とつながっている。図１では、右側のガードリングＲＩＮＧ１のみに符号を付している。

【0016】

半導体チップ１００の外周端は、ウェハ上に形成された複数の半導体装置１００を個々に切り離して半導体チップ１００を製造する場合の切断線であるスクライブラインＳＣＲＢに対応する。ガードリングＲＩＮＧ１は、半導体チップ１００の外周端から回路領域ＣＩＲへの水分（湿気）の侵入を抑止する機能と、ウェハ状態の半導体装置１００を切断するときの外周端のクラックを抑止する機能とを有する。

【0017】

図１に示すように、ガードリングＲＩＮＧ１の下端はエピ層ＥＰＩの表面に設けられた拡散領域ＤＩＦＦ１に電気的に接続される。拡散領域ＤＩＦＦ１は、エピ層ＥＰＩからベース基板ＳＵＢにかけて設けられたウェル領域ＷＥＬＬ１内に設けられる。拡散領域ＤＩＦＦ１は、第１拡散領域の一例である。ウェル領域ＷＥＬＬ１は、第２拡散領域の一例であり、拡散領域ＤＩＦＦ１を覆って設けられ、エピ層ＥＰＩの表面からベース基板ＳＵＢまで届く深さを有する。

【0018】

特に限定されないが、例えば、ベース基板ＳＵＢの厚さは、１００～１５０μｍ（ミクロン）であり、エピ層の厚さは、４～６μｍである。拡散領域ＤＩＦＦ１の深さは、０．２５～０．３５μｍであり、ウェル領域ＷＥＬＬ１の深さは、エピ層の厚さより大きい。

【0019】

ここで、ベース基板ＳＵＢ、エピ層ＥＰＩ、ウェル領域ＷＥＬＬ１および拡散領域ＤＩＦＦ１は、例えば、ｐ型であり、不純物濃度は、拡散領域ＤＩＦＦ１＞ベース基板ＳＵＢ＞ウェル領域ＷＥＬＬ１＞エピ層ＥＰＩの順に高く設定される。このため、抵抗値は、拡散領域ＤＩＦＦ１＜ベース基板ＳＵＢ＜ウェル領域ＷＥＬＬ１＜エピ層ＥＰＩの順に低くなる。ベース基板ＳＵＢは、低抵抗領域の一例である。なお、ベース基板ＳＵＢの電圧レベルは、グランドレベルである。

【0020】

ガードリングＲＩＮＧ１は、エピ層ＥＰＩに比べて抵抗値が低い拡散領域ＤＩＦＦ１およびウェル領域ＷＥＬＬ１を介して、ベース基板ＳＵＢに電気的に接続される。このため、例えば、静電気等によるサージ電圧が半導体チップ１００の裏面ＢＡＣＫ等に印加された場合に、サージ電流をベース基板ＳＵＢ、ウェル領域ＷＥＬＬ１および拡散領域ＤＩＦＦ１を介してガードリングＲＩＮＧ１に流すことができる。これにより、サージ電圧に応じてコア部ＣＯＲＥに印加される電圧ストレスを緩和することができ、コア部ＣＯＲＥ内の回路が静電破壊することを抑止することができる。

【0021】

図３は、図２の回路領域ＣＩＲに設けられる入出力回路部ＩＯの一例を示す。入出力回路部ＩＯは、正の電源パッド（＋）、負の電源パッド（－）および入力パッドと、コア部ＣＯＲＥとの間に配置される保護回路ＥＳＤを有する。また、入出力回路部ＩＯは、電源パッド（＋）と電源パッド（－）との間に接続される電源クランプ回路ＣＬＭＰを有する。電源パッド（＋）および電源パッド（－）は、コア部ＣＯＲＥの正側電源端子および負側電源端子にそれぞれ接続される。

【0022】

保護回路ＥＳＤは、電源パッド（＋）と入力パッドとの間に接続されたｐＭＯＳトランジスタ、入力パッドと電源パッド（－）との間に接続されたｎＭＯＳトランジスタとを有する。ｐＭＯＳトランジスタのゲートは、抵抗素子を介して電源パッド（＋）に接続される。ｎＭＯＳトランジスタのゲートは、抵抗素子を介して電源パッド（－）に接続される。また、入力パッドは、抵抗素子を介してコア部ＣＯＲＥに接続される。

【0023】

図３に示す保護回路ＥＳＤでは、例えば、入力パッドに正のサージ電圧が印加された場合、破線の矢印で示すように、サージ電流がｎＭＯＳトランジスタのドレインとソースとを介して電源パッド（－）に流れる。これにより、サージ電流がコア部ＣＯＲＥに流れて、コア部ＣＯＲＥ内の回路が破壊されることを抑止することができる。例えば、半導体装置１００の試験工程または組み立て工程において、入力パッド等にサージ電圧が印加された場合にも、コア部ＣＯＲＥ内の回路が破壊されることを抑止することができる。

【0024】

一方、例えば、気中放電等により、半導体装置１００の裏面ＢＡＣＫ（図１）に過電圧が印加された場合、保護回路ＥＳＤを介してサージ電流を逃がすことは困難である。しかしながら、図１に示す半導体チップ１００では、上述したように、裏面ＢＡＣＫに印加された過電圧によるサージ電流をベース基板ＳＵＢ、ウェル領域ＷＥＬＬ１および拡散領域ＤＩＦＦ１を介してガードリングＲＩＮＧ１に流すことができる。この結果、コア部ＣＯＲＥに入力されるサージ電流を緩和することができ、コア部ＣＯＲＥ内の回路が破壊されることを抑止することができる。

【0025】

図４は、図１の半導体チップ１００が搭載される非接触ＩＣカードの一例を示す。図４の非接触ＩＣカード２００は、アンテナ端子ＴＭ＋、ＴＭ－を介して半導体チップ１００に接続されるアンテナ基板ＡＮＴと、アンテナ基板ＡＮＴおよび半導体チップ１００の外側にそれぞれ設けられる絶縁基板ＩＮＳＬ１、ＩＮＳＬ２とを有する。そして、非接触ＩＣカード２００は、アンテナ基板ＡＮＴを介して無線により電力の供給を受けることで、非接触で外部と通信し、データ処理を実行することが可能である。非接触ＩＣカード２００は、非接触通信媒体の一例である。

【0026】

例えば、アンテナ端子ＴＭ＋、ＴＭ－は、バンプである。例えば、アンテナ基板ＡＮＴは、渦巻き状のコイルを含み、外部に対して信号を送受信する。アンテナ基板ＡＮＴは、アンテナの一例である。アンテナ基板ＡＮＴと半導体チップ１００との間の空間は、異方性導電膜等の接合材料ＡＦＣが配置される。非接触ＩＣカード２００では、半導体チップ１００の外部端子（パッド）は、アンテナ基板ＡＮＴ等の非接触ＩＣカード２００内の要素に接続され、非接触ＩＣカード２００の外部に露出しない。

【0027】

例えば、気中放電等により非接触ＩＣカード２００の表面（筐体）にサージ電圧が印加され、半導体チップ１００の裏面ＢＡＣＫに印加されるとする。この場合、サージ電圧により発生するサージ電流をガードリングＲＩＮＧ１に流すことができる。この結果、回路領域ＣＩＲに印加される電圧ストレスを緩和することができ、コア部ＣＯＲＥ内の回路が静電破壊することを抑止することができる。

【0028】

このように、コア部ＣＯＲＥ内の回路への電圧ストレスを緩和する図１に示す構造は、外部端子を持たないことによりサージ電圧が筐体から印加される非接触ＩＣカード２００等の非接触通信媒体に搭載される半導体チップ１００に適用することが好ましい。なお、半導体チップ１００は、無線タグ等の他の非接触通信媒体に搭載されてもよい。半導体チップ１００を搭載可能な無線タグとして、コイン型無線タグ、シール型無線タグまたはリストバンド型無線タグ等がある。

【0029】

以上、図１から図４に示す実施形態では、半導体チップ１００の裏面ＢＡＣＫ等に印加されたサージ電圧に伴って発生するサージ電流を、ベース基板ＳＵＢ、ウェル領域ＷＥＬＬ１および拡散領域ＤＩＦＦ１を介してガードリングＲＩＮＧ１に流すことができる。このため、コア部ＣＯＲＥに印加される電圧ストレスを緩和することができ、コア部ＣＯＲＥ内の回路が静電破壊することを抑止することができる。

【0030】

また、半導体チップ１００を搭載する非接触ＩＣカード２００の表面（筐体）への気中放電等により発生するサージ電圧が半導体チップ１００の裏面ＢＡＣＫ等に印加される場合にも、サージ電流をガードリングＲＩＮＧ１に流すことができる。この結果、非接触ＩＣカード２００への気中放電に伴ってコア部ＣＯＲＥに印加される電圧ストレスを緩和することができ、コア部ＣＯＲＥ内の回路が静電破壊することを抑止することができる。

【0031】

図１に示す半導体チップ１００では、エピタキシャル基板１１０に設けられる拡散領域ＤＩＦＦ１、ＷＥＬＬ１と既存のガードリングＲＩＮＧ１とを利用して、半導体チップ１００の裏面ＢＡＣＫからの電圧サージに対してコア部ＣＯＲＥの回路を保護可能にする。このため、新たな保護構造を設けることなく、コア部ＣＯＲＥ内の回路を電圧サージから保護することができ、半導体チップ１００のチップサイズが増加することを抑制することができる。

【0032】

例えば、エピタキシャル基板１１０を使用して半導体チップ１００を製造する場合、ウェル領域ＷＥＬＬ１は、エピ層ＥＰＩからベース基板ＳＵＢに届くまで形成される。これにより、ベース基板ＳＵＢをガードリングＲＩＮＧ１に接続される低抵抗領域として使用することができる。この結果、半導体チップ１００を製造する半導体基板に、イオン注入等により低抵抗領域を新たに形成することなく、コア部ＣＯＲＥ内の回路への電圧ストレスを緩和する図１に示す構造を得ることができる。

【0033】

図５は、別の実施形態における半導体装置の一例を示す。図１と同じ要素については、同じ符号を付し、詳細な説明は省略する。図５に示す半導体装置１０２は、ガードリングＲＩＮＧ１の内側に隣接して、ガードリングＲＩＮＧ１に沿って設けられるガードリングＲＩＮＧ２を有する。ガードリングＲＩＮＧ２は、第２導電部材の一例である。ガードリングＲＩＮＧ２は、図２に示した環状のガードリングＲＩＮＧ１の内側に環状に設けられる。以下では、半導体装置１０２を半導体チップ１０２とも称する。なお、ガードリングＲＩＮＧ２は、ガードリングＲＩＮＧ１の外側に隣接して設けられてもよい。また、半導体チップ１０２に、複数のガードリングＲＩＮＧ２が設けられてもよい。

【0034】

半導体チップ１０２を表面ＳＵＲＦ側からみた構成は、ガードリングＲＩＮＧ１の内側にガードリングＲＩＮＧ２が設けられることを除き、図２の半導体チップ１００と同様である。図５の回路領域ＣＩＲに設けられる入出力回路部ＩＯの例は、図３と同様である。また、半導体チップ１０２は、図４に示す非接触ＩＣカード２００等の非接触通信媒体に搭載可能である。この場合、図４の非接触ＩＣカード２００は、半導体チップ１００の代わりに半導体チップ１０２を有する。

【0035】

ガードリングＲＩＮＧ２は、抵抗素子Ｒ１を介して、エピ層ＥＰＩに設けられた拡散領域ＤＩＦＦ２に接続される。拡散領域ＤＩＦＦ２は、エピ層ＥＰＩに設けられたウェル領域ＷＥＬＬ２内に設けられる。拡散領域ＤＩＦＦ２およびウェル領域ＷＥＬＬ２は、ｐ型であり、グランドレベルである。

【0036】

この実施形態では、ガードリングＲＩＮＧ１は、寄生容量Ｃ１を介して、ガードリングＲＩＮＧ２に接続される。これにより、半導体チップ１０２の裏面ＢＡＣＫ等に印加されるサージ電圧により発生する電荷を寄生容量Ｃ１に一時的に蓄積することができる。この結果、コア部ＣＯＲＥに印加される電圧ストレスをさらに緩和することができ、コア部ＣＯＲＥ内の回路が静電破壊する可能性を下げることができる。また、ガードリングＲＩＮＧ２とエピ層ＥＰＩとの間を、抵抗素子Ｒ１を介して接続することで、サージ電圧に伴って充電される寄生容量Ｃ１の充電速度を緩和することができ、例えば、絶縁層の絶縁破壊を抑止することができる。

【0037】

また、半導体チップ１０２を搭載する非接触ＩＣカード２００では、非接触ＩＣカード２００の表面に印加されたサージ電圧が、さらに半導体チップ１０２の裏面ＢＡＣＫに印加された場合、サージ電流をガードリングＲＩＮＧ１に流すことができる。さらに、ガードリングＲＩＮＧ１に流れるサージ電流により寄生容量Ｃ１を充電することができる。この結果、コア部ＣＯＲＥに印加される電圧ストレスを緩和することができ、コア部ＣＯＲＥ内の回路が静電破壊することを抑止することができる。

【0038】

なお、図５では、構造を分かりやすくするために、抵抗素子Ｒ１が配線Ｍ１を含む配線層に記載されているが、抵抗素子Ｒ１は、金属抵抗に限定されない。抵抗素子Ｒ１は、抵抗値をある程度高くするため、例えば、ポリシリコン等のトランジスタのゲート材料または拡散領域を使用して形成されることが好ましい。

【0039】

また、抵抗素子Ｒ１をゲート材料または拡散領域を使用して形成する場合、ガードリングＲＩＮＧ２の下端は、プラグＰ１を含む絶縁層に設けられる図示しないプラグを介してゲート材料の配線または拡散領域に接続される。さらに、抵抗素子Ｒ１の抵抗成分を拡散領域ＤＩＦＦ２自体で確保できる場合、抵抗素子Ｒ１は省略されてもよい。この場合、ガードリングＲＩＮＧ２は、抵抗素子Ｒ１を介することなく、エピ層ＥＰＩに設けられた拡散領域ＤＩＦＦ２に直接接続される。

【0040】

以上、図５に示す実施形態においても、図１から図４に示す実施形態と同様の効果を得ることができる。さらに、図５に示す実施形態では、ガードリングＲＩＮＧ１の周囲にエピ層ＥＰＩに接続されるガードリングＲＩＮＧ２を設けることで、サージ電圧により発生する電荷をガードリングＲＩＮＧ１、ＲＩＮＧ２間の寄生容量Ｃ１に一時的に蓄積することができる。この結果、半導体チップ１０２の裏面ＢＡＣＫ等に印加されるサージ電圧に伴ってコア部ＣＯＲＥに印加される電圧ストレスをさらに緩和することができ、コア部ＣＯＲＥ内の回路が静電破壊する可能性を下げることができる。また、ガードリングＲＩＮＧ２とエピ層ＥＰＩとの間を、抵抗素子Ｒ１を介して接続することで、サージ電圧に伴って充電される寄生容量Ｃ１の充電速度を緩和することができ、例えば、絶縁層の絶縁破壊を抑止することができる。

【0041】

図６は、別の実施形態における半導体装置の一例を示す。図１と同じ要素については、同じ符号を付し、詳細な説明は省略する。図６に示す半導体装置１０４は、図１に示したエピタキシャル基板１１０の代わりに、例えば、シリコンウェハをアルゴン雰囲気中で熱処理したアニールウェハの半導体基板１１２を有する。配線層１２０および回路領域ＣＩＲは、図１の配線層１２０および回路領域ＣＩＲと同様である。

【0042】

半導体チップ１０４を表面ＳＵＲＦ側からみた構成は、図２の半導体チップ１００と同様である。図６の回路領域ＣＩＲに設けられる入出力回路部ＩＯの例は、図３と同様である。また、半導体チップ１０４は、図４に示す非接触ＩＣカード２００等の非接触通信媒体に搭載可能である。この場合、図４の非接触ＩＣカード２００は、半導体チップ１００の代わりに半導体チップ１０４を有する。

【0043】

半導体基板１１２は、図１と同様の拡散領域ＤＩＦＦ１およびウェル領域ＷＥＬＬ１が形成された単一層構造のｐ型基板ＰＳＵＢである。ｐ型基板ＰＳＵＢの電圧レベルは、グランドレベルである。ｐ型基板ＰＳＵＢにおける回路領域ＣＩＲの裏面ＢＡＣＫ側には、ウェル領域ＷＥＬＬ３が形成される。ウェル領域ＷＥＬＬ３は、ウェハ状態の半導体基板１１２の全面にイオン注入を行うことで、ウェル領域ＷＥＬＬ１の裏面ＢＡＣＫ側の先端部に対応する深さに、埋め込み拡散層として形成される。

【0044】

ｐ型基板ＰＳＵＢの不純物濃度は、図１のエピ層ＥＰＩの不純物濃度と同程度であり、ｐ型基板ＰＳＵＢの抵抗値は、図１のエピ層ＥＰＩの抵抗値と同程度である。ウェル領域ＷＥＬＬ３の不純物濃度は、図１のベース基板ＳＵＢの不純物濃度と同程度であり、ウェル領域ＷＥＬＬ３の抵抗値は、図１のベース基板ＳＵＢの抵抗値と同程度ある。ウェル領域ＷＥＬＬ３は、低抵抗領域の一例である。

【0045】

これにより、図１に示したエピタキシャル基板１１０の内部構造と同様の構造をｐ型基板に形成することができる。したがって、静電気等によるサージ電圧が半導体チップ１０４の裏面ＢＡＣＫ等に印加された場合に、サージ電流をｐ型基板ＰＳＵＢ、ウェル領域ＷＥＬＬ３、ウェル領域ＷＥＬＬ１および拡散領域ＤＩＦＦ１を介してガードリングＲＩＮＧ１に流すことができる。このため、コア部ＣＯＲＥに印加される電圧ストレスを緩和することができ、コア部ＣＯＲＥ内の回路が静電破壊することを抑止することができる。

【0046】

また、半導体チップ１０４を搭載する非接触ＩＣカード２００では、非接触ＩＣカード２００の表面（筐体）に印加されたサージ電圧が、さらに半導体チップ１０４の裏面ＢＡＣＫに印加された場合、サージ電流をガードリングＲＩＮＧ１に流すことができる。この結果、コア部ＣＯＲＥに印加される電圧ストレスを緩和することができ、コア部ＣＯＲＥ内の回路が静電破壊することを抑止することができる。

【0047】

以上、図６に示す実施形態では、単一層構造のｐ型基板ＰＳＵＢを有する半導体装置１０４においても、図１から図５に示す実施形態と同様の効果を得ることができる。

【0048】

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

【符号の説明】

【0049】

１００、１０２、１０４ 半導体装置（半導体チップ）
１１０ エピタキシャル基板
１１２ 半導体基板
１２０ 配線層
２００ 非接触ＩＣカード
ＡＦＣ 接合材料
ＡＮＴ アンテナ基板
ＢＡＣＫ 裏面
Ｃ１ 寄生容量
ＣＩＲ 回路領域
ＣＬＭＰ 電源クランプ回路
ＣＯＲＥ コア部
ＤＩＦＦ１、ＤＩＦＦ２ 拡散領域
ＥＰＩ エピタキシャル層
ＥＳＤ 保護回路
ＩＮＳＬ１、ＩＮＳＬ２ 絶縁基板
ＩＯ 入出力回路部
Ｍ（Ｍ１～Ｍ６） 配線
Ｐ（Ｐ１～Ｐ６） プラグ
ＰＳＵＢ ｐ型基板
Ｒ１ 抵抗素子
ＲＩＮＧ１、ＲＩＮＧ２ ガードリング
ＳＣＲＢ スクライブライン
ＳＵＢ 半導体基板
ＳＵＲＦ 表面
ＴＭ＋、ＴＭ－ アンテナ端子
ＷＥＬＬ１、ＷＥＬＬ２、ＷＥＬＬ３ ウェル領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】