特開 2022-76545 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022076545

(43)【公開日】2022-05-20

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/11568 20170101AFI20220513BHJP

   H01L 21/336 20060101ALI20220513BHJP

   H01L 27/11573 20170101ALI20220513BHJP

   G11C 11/54 20060101ALI20220513BHJP

   G11C 16/04 20060101ALI20220513BHJP

   G06N 3/063 20060101ALI20220513BHJP

【ＦＩ】

H01L27/11568

H01L29/78 371

H01L27/11573

G11C11/54

G11C16/04 150

G06N3/063

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2020186941

(22)【出願日】2020-11-10

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】特許業務法人筒井国際特許事務所

(72)【発明者】

【氏名】川嶋 祥之

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA08

5B225DC02

5B225FA06

5B225FA07

5F083EP18

5F083EP23

5F083EP33

5F083EP35

5F083EP36

5F083EP47

5F083EP48

5F083EP63

5F083EP68

5F083ER04

5F083ER10

5F083ER22

5F083ER30

5F083GA01

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA36

5F083JA37

5F083JA39

5F083PR09

5F083ZA01

5F101BA45

5F101BB02

5F101BC04

5F101BD22

5F101BE02

5F101BE05

5F101BE07

(57)【要約】

【課題】複数の不揮発性メモリセルを用いて、ニューラルネットワーク回路におけるシナプスを実現する。
【解決手段】半導体装置は、複数の不揮発性メモリセルＭＣがアレイ状に配置されたメモリセルアレイＭＣＡを備える。複数の不揮発性メモリセルＭＣは、それぞれ、Ｙ方向に延在する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、ドレイン領域ＭＤと、ソース領域ＭＳとを有する。複数のドレイン領域ＭＤは、それぞれ、Ｙ方向に延在するビット線ＢＬに電気的に接続され、複数の前記ソース領域ＭＳは、それぞれ、Ｘ方向に延在するソース線に電気的に接続されている。
【選択図】図７

【特許請求の範囲】

【請求項1】

複数の不揮発性メモリセルを備える半導体装置であって、
前記複数の不揮発性メモリセルは、それぞれ、
半導体基板上に形成された第１ゲート絶縁膜と、
前記半導体基板上に形成され、且つ、電荷蓄積層を有する第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第１ゲート電極側の前記半導体基板に形成されたドレイン領域と、
前記第２ゲート電極側の前記半導体基板に形成されたソース領域と、
を有し、
前記複数の前記第１ゲート電極および前記複数の第２ゲート電極は、それぞれ、平面視における第１方向に延在し、且つ、平面視において前記第１方向と交差する第２方向で互いに隣接し、
前記複数の前記ドレイン領域は、それぞれ、前記第１方向に延在するビット線に電気的に接続され、
前記複数の前記ソース領域は、それぞれ、前記第２方向に延在するソース線に電気的に接続されている、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記複数の不揮発性メモリセルの閾値電圧は、それぞれ、前記電荷蓄積層に蓄積された電荷量によって変更でき、
前記複数の不揮発性メモリセルの閾値電圧を変更させるための書込み動作および消去動作が、前記複数の不揮発性メモリセルに対して個別に行われる、半導体装置。

【請求項3】

請求項２に記載の半導体装置において、
前記書込み動作および前記消去動作において、前記第２ゲート電極と前記ソース領域との間の電圧差を異ならせることで、前記複数の不揮発性メモリセルの閾値電圧が、それぞれ異なる値となる、半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
前記複数の不揮発性メモリセルの読出し動作において、前記ドレイン領域と前記ソース領域との間に流れる電流の値が、前記複数の不揮発性メモリセル毎に、それぞれ異なる、半導体装置。

【請求項5】

請求項４に記載の半導体装置において、
前記複数の不揮発性メモリセルは、ニューラルネットワーク回路の一部を構成し、
それぞれ異なる前記電流の値によって、シナプスの結合強度が実現される、半導体装置。

【請求項6】

請求項５に記載の半導体装置において、
前記電荷蓄積層は、窒化シリコンからなり、
前記書込み動作では、前記ドレイン領域から前記電荷蓄積層へ電子が注入され、
前記消去動作では、前記ソース領域から前記電荷蓄積層へ正孔が注入される、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、例えば、複数の不揮発性メモリセルを有する半導体装置に関する。

【背景技術】

【0002】

近年、人工知能の発展が著しく、人工知能を搭載した様々なデバイスが普及し始めている。人工知能のうち機械学習と呼ばれるものとして、多数の手法が存在するが、その１つがニューラルネットワークを使った手法である。ニューラルネットワークとは、人間の脳内にある神経細胞（ニューロン）およびその繋がりからなる神経回路網を、人工ニューロンという数式的なモデルで表現したものである。

【0003】

例えば、特許文献１には、ニューラルネットワーク回路を実現するデバイスとして、ＲｅＲＡＭ（抵抗変化型メモリ）などの不揮発性メモリセルを用いることが開示されている。

【0004】

また、特許文献２には、不揮発性メモリセルの一例として、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が開示され、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のメモリセルが開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１８－１９５２８５号公報

【特許文献2】特開２００６－１００５３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ニューロンでは、電気信号を伝達手段として情報伝達が行われる。その際に、情報伝達の接合部位となるシナプスの結合強度（繋がりの強さ）によって、情報の伝わり易さが変化する。

【0007】

特許文献２のようなＭＯＮＯＳ型のメモリセルがアレイ状に配置されたメモリセルアレイを用いて、ニューラルネットワーク回路を構築しようと試みる場合、強さの異なる結合強度を有するシナプスを構成するために、各メモリセルに重み付けを行う必要がある。そのためには、ビット単位の書込み動作および消去動作が必要となる。

【0008】

図１は、特許文献２のような従来技術におけるメモリセルアレイＭＣＡの平面図を示している。図２は、選択した不揮発性メモリセルＭＣの書込み電圧、消去電圧および読出し電圧の電圧値と、非選択の不揮発性メモリセルＭＣの書込み電圧値とを示している。

【0009】

図１に示されるように、ワード線となる制御ゲート電極ＣＧと、電荷蓄積層上に形成されたメモリゲート電極ＭＧと、ソース線ＳＬとが、同じＹ方向に延在している。それ故、同じ制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに接続された複数のメモリセルＭＣは、同じソース線ＳＬにも接続されている。

【0010】

従って、消去動作は、同じ制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに接続された複数のメモリセルＭＣに対して同時に行われ、所謂ワード線一括消去として行われる。すなわち、ビット単位の消去動作を行うことができないので、各メモリセルＭＣに重み付けを行うことができない。

【0011】

本願の主な目的は、複数の不揮発性メモリセルＭＣを用いて、ニューラルネットワーク回路におけるシナプスを実現することにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。

【課題を解決するための手段】

【0012】

一実施の形態によれば、半導体装置は、複数の不揮発性メモリセルがアレイ状に配置されたメモリセルアレイを備える。前記複数の不揮発性メモリセルは、それぞれ、第１ゲート絶縁膜と、電荷蓄積層を有する第２ゲート絶縁膜と、第１ゲート電極と、第２ゲート電極と、ドレイン領域と、ソース領域とを有する。ここで、前記複数の前記第１ゲート電極および前記複数の第２ゲート電極は、それぞれ、平面視における第１方向に延在し、且つ、平面視において前記第１方向と交差する第２方向で互いに隣接し、前記複数の前記ドレイン領域は、それぞれ、前記第１方向に延在するビット線に電気的に接続され、前記複数の前記ソース領域は、それぞれ、前記第２方向に延在するソース線に電気的に接続されている。

【発明の効果】

【0013】

一実施の形態によれば、複数の不揮発性メモリセルを用いて、ニューラルネットワーク回路におけるシナプスを実現することができる。

【図面の簡単な説明】

【0014】

【図1】従来技術におけるメモリセルアレイを示す平面図である。

【図2】不揮発性メモリセルの各動作における電圧値を示す図である。

【図3】ニューラルネットワークを示す概念図である。

【図4】ニューラルネットワークで使用される数式を示す図である。

【図5】実施の形態１における半導体チップのレイアウトを示す平面図である。

【図6】実施の形態１におけるニューラルネットワーク回路のレイアウトを示す平面図である。

【図7】実施の形態１におけるメモリセルアレイを示す平面図である。

【図8】実施の形態１における不揮発性メモリセルを示す断面図である。

【図9】実施の形態１における不揮発性メモリセルの各動作における電圧値を示す図である。

【図10】実施の形態１における不揮発性メモリセルの電流値の変化を示すグラフである。

【図11】実施の形態１における不揮発性メモリセルの電流値の変化を示すグラフである。

【発明を実施するための形態】

【0015】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0016】

また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面視」という表現は、Ｘ方向およびＹ方向によって構成される面を、Ｚ方向から見ることを意味する。

【0017】

（実施の形態１）
＜ニューラルネットワークについて＞
以下に図３および図４を用いて、ニューラルネットワークの概念について説明する。ニューラルネットワークでは、情報伝達の接合部位となるシナプスの結合強度（繋がりの強さ）によって、情報の伝わり易さが変化する。

【0018】

図３に示されるように、ニューラルネットワークは、入力層、中間層および出力層によって構成され、シナプスの結合強度は、各層の間に存在する「重みｗ」として表現される。

【0019】

図３の画像を観察するために、入力層のサイズを画素数に対応させ、「入力ｘ」を電気信号に対応させることができる。また、「入力ｘ」および「重みｗ」から「出力ｙ」を導くための計算は、図４に示される数式で表せることが知られている。

【0020】

画像から入力層にデータとして「入力ｘ」が入ってくると、出力層には「出力ｙ」として、「入力ｘ」および「重みｗ」の積が算出される。所定の「出力ｙ」は、「入力ｘ」および「重みｗ」の種類が多い程に、それらの積が加算され、より詳細な情報となる。

【0021】

また、中間層では、前段の積（例えば、入力層からの「入力ｘ」および「重みｗ」の積）に対して、更に「重みｗ」が掛けられ、重み付けが成される。中間層が多い程、その度に重み付けが成されるので、「出力ｙ」は、更に詳細な情報となる。

【0022】

例えば画像が猿である場合、「出力ｙ１」は哺乳類に関する情報に関し、「出力ｙ２」は顔の形状に関する情報に関し、「出力ｙ３」は手の形状に関する情報に関するなど、それぞれの情報を関連付けて、正解に近づけることができる。

【0023】

また、画像の正解は予め「正解ｔ」としてデータ化されている。「出力ｙ」と「正解ｔ」との差分を用いて「誤差Ｃ」を求めることができ、「誤差Ｃ」の値が小さい程、正確な画像のデータを得ることができると言える。従って、「入力ｘ」および「重みｗ」の各々の種類が多く、「出力ｙ」の種類が多い程に、より正確な画像のデータを得ることができる。

【0024】

例えば、以下に説明するニューラルネットワーク回路Ｃ１を用いる場合、「入力ｘ」を制御ゲート電極ＣＧの信号に対応させ、「重みｗ」を不揮発性メモリセルＭＣの閾値電圧Ｖｔｈに対応させ、「出力ｙ」を不揮発性メモリセルＭＣを流れる電流の値（ドレイン領域とソース領域との間を流れる電流の値）に対応させることができる。

【0025】

＜半導体チップＣＨＰおよびニューラルネットワーク回路Ｃ１の構成＞
図５は、実施の形態１における半導体装置である半導体チップＣＨＰのレイアウトを示す平面図である。半導体チップＣＨＰは、例えば、ニューラルネットワーク回路Ｃ１、ＲＯＭ（Read Only Memory）回路Ｃ２、ＲＡＭ（Random Access Memory）回路Ｃ３、ロジック回路Ｃ４を有する。ここでは図示はしないが、半導体チップＣＨＰには、更に入出力回路（Ｉ／Ｏ回路）およびアナログ回路などが設けられていてもよい。

【0026】

ニューラルネットワーク回路Ｃ１は、記憶情報を電気的に書き換え可能であり、半導体素子として、ＥＥＰＲＯＭが形成されている領域である。

【0027】

ＲＯＭ回路Ｃ２は、記憶情報の書込みを行わず、記憶情報の読出しのみを行う回路である。ＲＯＭ回路Ｃ２では、半導体素子として、ニューラルネットワーク回路Ｃ１とほぼ同じ構造のＥＥＰＲＯＭが適用できる。

【0028】

ロジック回路Ｃ３には、半導体素子として、１．５Ｖ程度の低電圧で駆動し、耐圧が低く、且つ、動作が速い低耐圧トランジスタが形成されている領域である。ロジック回路Ｃ３の半導体素子によって、例えばＣＰＵ（Central Processing Unit）が構成される。

【0029】

ＲＡＭ回路Ｃ４は、例えばＳＲＡＭ（Static RAM）であり、半導体素子として、ロジック回路Ｃ３とほぼ同様の構造の低耐圧トランジスタが形成されている領域である。

【0030】

図６は、図５に示されるニューラルネットワーク回路Ｃ１のレイアウトを示す平面図である。

【0031】

ニューラルネットワーク回路Ｃ１は、例えば、メモリセルアレイＭＣＡ、ワード線ドライバＣ５、入出力部Ｃ６、ビット線セレクタＣ７および演算回路Ｃ８を有する。

【0032】

ワード線ドライバＣ５は、入出力部Ｃ６を介してニューラルネットワーク回路の外部から供給された電圧を、ワード線ドライバＣ５へ供給する。

【0033】

ワード線ドライバＣ５には、昇圧回路などが設けられ、昇圧回路によって、書込み動作、消去動作または読出し動作において必要とされる電圧が生成される。各動作において、生成された各電圧のうち適切な電圧が、複数の制御ゲート電極ＣＧ、複数のメモリゲート電極ＭＧおよび複数のソース線ＳＬへ供給される。

【0034】

ビット線セレクタＣ７は、センスアンプを含み、選択された不揮発性メモリセルＭＣの記憶情報をビット線ＢＬを介して読み出すことができる。また、ビット線セレクタＣ７は、ビット線ＢＬを介して、記憶情報の書込みまたは消去の対象となる不揮発性メモリセルＭＣを選択できる。演算回路Ｃ８は、記憶情報の演算を行うことができる。

【0035】

＜メモリセルアレイＭＣＡ（複数の不揮発性メモリセルＭＣ）の構成＞
図７は、実施の形態１におけるメモリセルアレイＭＣＡを示す平面図である。図８は、図７に示されるＡ－Ａ線に沿った不揮発性メモリセルＭＣの断面図である。

【0036】

実施の形態１における不揮発性メモリセルＭＣは、ＥＥＰＲＯＭであり、ＭＯＮＯＳ型のメモリセルである。複数の不揮発性メモリセルＭＣがアレイ状に配置されることで、メモリセルアレイＭＣＡが構成されている。

【0037】

図８に示されるように、複数の不揮発性メモリセルＭＣは、それぞれ、ゲート絶縁膜ＧＩ１と、電荷蓄積層を有するゲート絶縁膜ＧＩ２と、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、ドレイン領域であるエクステンション領域ＥＸＤおよび拡散領域ＭＤと、ソース領域であるエクステンション領域ＥＸＳおよび拡散領域ＭＳとを有する。

【0038】

なお、実施の形態１では、ゲート絶縁膜ＧＩ１および制御ゲート電極ＣＧを有するトランジスタを選択トランジスタと呼称し、ゲート絶縁膜ＧＩ２およびメモリゲート電極ＭＧを有するトランジスタをメモリトランジスタと呼称する場合がある。

【0039】

半導体基板ＳＵＢは、例えばｐ型のシリコンからなる。半導体基板ＳＵＢには、ｐ型のウェル領域ＰＷが形成されている。

【0040】

半導体基板ＳＵＢ上には、例えば酸化シリコンからなるゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ１上には、例えば多結晶シリコンからなる制御ゲート電極ＣＧが形成されている。

【0041】

また、半導体基板ＳＵＢ上および制御ゲート電極ＣＧの側面上には、ゲート絶縁膜ＧＩ２が形成されている。ゲート絶縁膜ＧＩ１上には、例えば多結晶シリコンからなり、且つ、サイドウォール状に加工されたメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、Ｘ方向においてゲート絶縁膜ＧＩ２を介して互いに隣接している。

【0042】

ゲート絶縁膜ＧＩ２は、例えば積層膜からなり、上記積層膜は、酸化シリコン膜、電荷蓄積層および酸化シリコン膜からなる。上記電荷蓄積層は、メモリセルＭＣのデータを蓄積するために設けられた膜であり、電荷の保持が可能なトラップ準位を備える絶縁膜であり、例えば窒化シリコンからなる。

【0043】

制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の側面上には、例えば窒化シリコン膜のような絶縁膜からなるサイドウォールスペーサＳＷが形成されている。そして、制御ゲート電極ＣＧ側の半導体基板ＳＵＢには、ｎ型のエクステンション領域ＥＸＤおよびｎ型の拡散領域ＭＤが形成され、メモリゲート電極ＭＧ側の半導体基板ＳＵＢには、ｎ型のエクステンション領域ＥＸＳおよびｎ型の拡散領域ＭＳが形成されている。拡散領域ＭＤおよび拡散領域ＭＳの各々は、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳの各々よりも高い不純物濃度を有する。

【0044】

このような不揮発性メモリセルＭＣを覆うように、半導体基板ＳＵＢ上には、例えば酸化シリコンからなる層間絶縁膜ＩＬ０が形成されている。層間絶縁膜ＩＬ０には、複数のコンタクトホールが形成され、上記コンタクトホールの内部に、例えばタングステンを主体とする導電性膜が埋め込まれることで、層間絶縁膜ＩＬ０中に複数のプラグが形成されている。このような複数のプラグのうち、プラグＰＧＤは拡散領域ＭＤに電気的に接続され、プラグＰＧＳは拡散領域ＭＳに電気的に接続されている。

【0045】

図７に示されるように、拡散領域ＭＤは、プラグＰＧＤを介してビット線ＢＬに電気的に接続され、拡散領域ＭＳは、プラグＰＧＳを介してソース線ＳＬに電気的に接続されている。ビット線ＢＬは、例えば１層目の配線であり、ソース線ＳＬは、例えば２層目の配線である。各配線は、アルミニウム膜または銅膜を主体とした導電性膜からなる。

【0046】

メモリセルアレイＭＣＡには複数の不揮発性メモリセルＭＣが含まれているが、複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧは、それぞれ、Ｙ方向に延在している。そして、図１の従来技術では、ソース線ＳＬがＹ方向に延在し、ビット線ＢＬがＸ方向に延在していたが、図７の実施の形態１では、ソース線ＳＬがＸ方向に延在し、ビット線ＢＬがＹ方向に延在している。

【0047】

このため、実施の形態１では、書込み動作および消去動作を、ビット単位で行うことができる。複数の不揮発性メモリセルＭＣ（複数のメモリトランジスタ）の閾値電圧Ｖｔｈは、それぞれ、電荷蓄積層に蓄積された電荷量によって変更できる。従って、複数の不揮発性メモリセルＭＣの閾値電圧Ｖｔｈを変更させるための書込み動作および消去動作が、複数の不揮発性メモリセルＭＣに対して個別に行われる。

【0048】

＜不揮発性メモリＭＣの各動作＞
不揮発性メモリセルＭＣに対する書込み動作、消去動作および読出し動作の各電圧値は、図２に示されるものとほぼ同じであるが、後述の図９に示されるように、書込み動作および消去動作における電圧Ｖｍｇおよび電圧Ｖｓが図２と異なっている。

【0049】

また、図２および図９に示される各電圧は、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域である拡散領域ＭＳに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、および、ドレイン領域である拡散領域ＭＤに印加する電圧Ｖｄである。

【0050】

なお、電圧値は一例であり、これらに限定されるものではなく、必要に応じて種々変更可能である。また、実施の形態１では、ゲート絶縁膜ＧＦ２中の電荷蓄積層への電子の注入が「書込み」であり、ゲート絶縁膜ＧＦ２中の電荷蓄積層へのホール（正孔）の注入が「消去」であると定義される。

【0051】

書込み動作は、ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ホットエレクトロン注入で書込みを行う書込み方式を用いることができる。すなわち、ドレイン領域（拡散領域ＭＤ、エクステンション領域ＥＸＤ）からソース領域（拡散領域ＭＳ、エクステンション領域ＥＸＳ）へ向かって電子を加速させ、加速された電子を電荷蓄積層ＣＳＬへ注入することで、書込み動作が行われる。注入された電子は、電荷蓄積層中のトラップ準位に捕獲され、その結果、不揮発性メモリセルＭＣ（メモリトランジスタ）の閾値電圧Ｖｔｈが上昇する。すなわち、不揮発性メモリセルＭＣは、書込み状態となる。

【0052】

消去動作は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）方式と呼ばれる、ホットホール注入により消去を行う消去方式を用いることができる。すなわち、ソース領域において、ＢＴＢＴ現象によりホールを発生させ、電界加速することで電荷蓄積層にホールを注入する。これにより、不揮発性メモリセルＭＣ（メモリトランジスタ）の閾値電圧Ｖｔｈが低下する。すなわち、不揮発性メモリセルＭＣは、消去状態となる。

【0053】

読出し動作では、電圧Ｖｍｇが、書込み状態におけるメモリトランジスタの閾値電圧Ｖｔｈと、消去状態におけるメモリトランジスタの閾値電圧との間の値に設定される。従って、ドレイン領域とソース領域との間に流れる電流の値を読み取ることで、不揮発性メモリセルＭＣが書込み状態であるか消去状態であるかを判別できる。

【0054】

上述のように、実施の形態１では、書込み動作および消去動作における電圧Ｖｍｇおよび電圧Ｖｓに、図９に示される値が用いられる。このような値を用いることで、書込み動作および消去動作において、メモリゲート電極ＭＧとソース領域との間の電圧差を異ならせることができる。そうすると、図９に示されるように、各々の閾値電圧Ｖｔｈが異なる複数の不揮発性メモリセルＭＣを用意できる。ここでは、各々の閾値電圧Ｖｔｈが異なる９つの複数の不揮発性メモリセルＭＣが、状態１～９として示されている。

【0055】

図１０は、書込み後の不揮発性メモリセルＭＣの電流値の変化を示すグラフであり、図１１は、消去後の不揮発性メモリセルＭＣの電流値の変化を示すグラフである。

【0056】

状態１～９のように、複数の不揮発性メモリセルＭＣの各々の閾値電圧Ｖｔｈが異なっているので、複数の不揮発性メモリセルＭＣの読出し動作において、ドレイン領域とソース領域との間に流れる電流の値が、複数の不揮発性メモリセルＭＣ毎に、それぞれ異なる。すなわち、複数の不揮発性メモリセルＭＣの閾値電圧Ｖｔｈが、多段に設定され、複数の不揮発性メモリセルＭＣの各々に流れる電流の値も、多段に設定されている。

【0057】

＜実施の形態１の主な効果＞
実施の形態１によれば、図３および図４で説明した「入力ｘ」、「重みｗ」および「出力ｙ」を、ぞれぞれ、制御ゲート電極ＣＧの信号、不揮発性メモリセルＭＣの閾値電圧Ｖｔｈ、および、不揮発性メモリセルＭＣを流れる電流の値（ドレイン領域とソース領域との間を流れる電流の値）に対応させることができる。

【0058】

まず、複数の不揮発性メモリセルＭＣでは、ソース線ＳＬおよびビット線ＢＬの各々の延在方向を、従来技術と異なるように設計したことで、ビット単位での書込み動作および消去動作が可能となっている。

【0059】

このため、図９の状態１～９のように、書込み動作および消去動作において、メモリゲート電極ＭＧとソース領域との間の電圧差を異ならせることができ、各々の閾値電圧Ｖｔｈが異なる複数の不揮発性メモリセルＭＣを用意することができる。

【0060】

これにより、図１０および図１１に示されるように、複数の不揮発性メモリセルＭＣの読出し動作において、ドレイン領域とソース領域との間に流れる電流の値を、複数の不揮発性メモリセルＭＣ毎に、それぞれ異ならせることができる。そして、それぞれ異なる電流の値を用いて、ニューラルネットワーク回路Ｃ１のシナプスの結合強度を実現することができる。

【0061】

このように、実施の形態１における複数の不揮発性メモリセルＭＣを用いて、ニューラルネットワーク回路Ｃ１におけるシナプスを実現することができる。

【0062】

また、実施の形態１では、不揮発性メモリセルＭＣとして、トラップ準位を備える絶縁膜を電荷蓄積層とするＭＯＮＯＳ型のメモリセルが適用されていた。ＭＯＮＯＳ型のメモリセルは、抵抗変化型メモリ（ＲｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）または強誘電体メモリ（ＦｅＲＡＭ）などの他のメモリセルと比較して、不良ビットが少なく、書き換え耐性を長く維持できる。従って、実施の形態１における半導体装置は、長期に渡って信頼性を確保できる。

【0063】

また、図１０および図１１に示されるように、ＭＯＮＯＳ型の不揮発性メモリセルＭＣでは、安定した電流の推移を得られるので、「重みｗ」を安定して付与し易い。従って、他のメモリセルと比較して、ニューラルネットワーク回路Ｃ１の実現が容易である。

【0064】

以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【符号の説明】

【0065】

ＢＬ ビット線
Ｃ１ ニューラルネットワーク回路
Ｃ２ ＲＯＭ回路
Ｃ３ ＲＡＭ回路
Ｃ４ ロジック回路
Ｃ５ ワード線ドライバ
Ｃ６ 入出力部
Ｃ７ ビット線セレクタ
Ｃ８ 演算回路
ＣＧ 制御ゲート電極
ＣＨＰ 半導体チップ（半導体装置）
ＥＸＤ エクステンション領域（ドレイン領域）
ＥＸＳ エクステンション領域（ソース領域）
ＧＩ１、ＧＩ２ ゲート絶縁膜
ＩＬ０ 層間絶縁膜
ＭＣ 不揮発性メモリセル
ＭＣＡ メモリセルアレイ
ＭＤ 拡散領域（ドレイン領域）
ＭＧ メモリゲート電極
ＭＳ 拡散領域（ソース領域）
ＰＧＤ プラグ
ＰＧＳ プラグ
ＰＷ ウェル領域
ＳＬ ソース線
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】