ホーム > 特許ランキング > ソニーグループ株式会社
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022076720
(43)【公開日】2022-05-20
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 27/04 20060101AFI20220513BHJP
H04N 5/3728 20110101ALI20220513BHJP
H01L 27/11568 20170101ALI20220513BHJP
H01L 27/11573 20170101ALI20220513BHJP
H01L 27/11526 20170101ALI20220513BHJP
H01L 27/11521 20170101ALI20220513BHJP
H01L 21/336 20060101ALI20220513BHJP
【ＦＩ】
G11C27/04
H04N5/3728
H01L27/11568
H01L27/11573
H01L27/11526
H01L27/11521
H01L29/78 371
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2020187246
(22)【出願日】2020-11-10
(71)【出願人】
【識別番号】000002185
【氏名又は名称】ソニーグループ株式会社
(74)【代理人】
【識別番号】100121131
【弁理士】
【氏名又は名称】西川 孝
(74)【代理人】
【識別番号】100082131
【弁理士】
【氏名又は名称】稲本 義雄
(74)【代理人】
【識別番号】100168686
【弁理士】
【氏名又は名称】三浦 勇介
(72)【発明者】
【氏名】吉田 浩
(72)【発明者】
【氏名】奥野 潤
(72)【発明者】
【氏名】古賀 洋貴
(72)【発明者】
【氏名】周藤 悠介
(72)【発明者】
【氏名】塚本 竹雄
【テーマコード（参考）】
5C024
5F083
5F101
【Ｆターム（参考）】
5C024GY04
5C024GY17
5C024GY24
5C024HX55
5F083EP02
5F083EP18
5F083EP22
5F083EP42
5F083EP47
5F083EP48
5F083ER03
5F083ER14
5F083ER19
5F083ER22
5F083JA32
5F083JA39
5F083NA01
5F101BA01
5F101BA45
5F101BB02
5F101BC02
5F101BD02
5F101BE02
5F101BE05
5F101BE07
(57)【要約】
【課題】消費エネルギーの浪費を抑制することができるようにする。
【解決手段】電荷を入力する入力部と、入力部からの電荷を集積して蓄積するメモリ部と、メモリ部に蓄積された電荷を検出して出力する出力部とを備え、メモリ部は、ゲート部と蓄積部の対が複数接続される転送部を有し、ゲート部は、電荷を蓄積する蓄積部を選択し、転送部は、入力部からの電荷を、ゲート部により選択された蓄積部に転送し、蓄積部は、転送部から転送される電荷を蓄積し、転送部は、ゲート部により選択された蓄積部に蓄積された電荷を、出力部に転送する半導体装置が提供される。本開示は、例えば、アナログメモリ装置に適用することができる。
【選択図】図４
【解決手段】電荷を入力する入力部と、入力部からの電荷を集積して蓄積するメモリ部と、メモリ部に蓄積された電荷を検出して出力する出力部とを備え、メモリ部は、ゲート部と蓄積部の対が複数接続される転送部を有し、ゲート部は、電荷を蓄積する蓄積部を選択し、転送部は、入力部からの電荷を、ゲート部により選択された蓄積部に転送し、蓄積部は、転送部から転送される電荷を蓄積し、転送部は、ゲート部により選択された蓄積部に蓄積された電荷を、出力部に転送する半導体装置が提供される。本開示は、例えば、アナログメモリ装置に適用することができる。
【選択図】図４
【特許請求の範囲】
【請求項1】
電荷を入力する入力部と、
前記入力部からの電荷を集積して蓄積するメモリ部と、
前記メモリ部に蓄積された電荷を検出して出力する出力部と
を備え、
前記メモリ部は、ゲート部と蓄積部の対が複数接続される転送部を有し、
前記ゲート部は、電荷を蓄積する前記蓄積部を選択し、
前記転送部は、前記入力部からの電荷を、前記ゲート部により選択された前記蓄積部に転送し、
前記蓄積部は、前記転送部から転送される電荷を蓄積し、
前記転送部は、前記ゲート部により選択された前記蓄積部に蓄積された電荷を、前記出力部に転送する
半導体装置。
前記入力部からの電荷を集積して蓄積するメモリ部と、
前記メモリ部に蓄積された電荷を検出して出力する出力部と
を備え、
前記メモリ部は、ゲート部と蓄積部の対が複数接続される転送部を有し、
前記ゲート部は、電荷を蓄積する前記蓄積部を選択し、
前記転送部は、前記入力部からの電荷を、前記ゲート部により選択された前記蓄積部に転送し、
前記蓄積部は、前記転送部から転送される電荷を蓄積し、
前記転送部は、前記ゲート部により選択された前記蓄積部に蓄積された電荷を、前記出力部に転送する
半導体装置。
【請求項2】
前記転送部と前記蓄積部は、外部から電気的に非接触な浮遊領域を有する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記転送部と前記蓄積部は、外部からの電界により電荷を蓄積可能な領域が形成される電荷蓄積領域形成部を有する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記転送部、前記ゲート部、及び前記蓄積部には、転送電極部、ゲート電極部、及び蓄積電極部がそれぞれ電気的に非接触な状態で対をなし、かつ、前記転送電極部、前記ゲート電極部、及び前記蓄積電極部のぞれぞれは、電気的に分離されており、
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加することで、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部に電界の影響を付与する
請求項１に記載の半導体装置。
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加することで、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部に電界の影響を付与する
請求項１に記載の半導体装置。
【請求項5】
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加する動作と遮断する動作により、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部にそれぞれ電界を発生させるか、又は電界を消滅させることで、前記入力部から前記転送部に入力された電荷を、前記ゲート部を介して前記蓄積部に転送して蓄積させる
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項6】
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加する動作と遮断する動作により、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部にそれぞれ電界を発生させるか、又は電界を消滅させることで、前記蓄積部に蓄積された電荷を、前記ゲート部を介して前記転送部から前記出力部に転送して検出させる
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項7】
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に電圧を印加して、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部に電界を与えることにより、前記入力部から入力された電荷を、前記転送部、前記ゲート部、及び前記蓄積部の順に移送し、
前記転送電極部、及び前記ゲート電極部の電圧を遮断して、それぞれ対をなす前記転送部、及び前記ゲート部への電界を消滅させることにより、前記蓄積部に転送された電荷を蓄積させる
請求項４に記載の半導体装置。
前記転送電極部、及び前記ゲート電極部の電圧を遮断して、それぞれ対をなす前記転送部、及び前記ゲート部への電界を消滅させることにより、前記蓄積部に転送された電荷を蓄積させる
請求項４に記載の半導体装置。
【請求項8】
電荷を蓄積した前記蓄積部と対をなす前記蓄積電極部に電圧を印加するとともに、前記ゲート電極部、及び前記転送電極部に電圧を印加して、それぞれ対をなす前記ゲート部、及び前記転送部に電界を与えることにより、前記蓄積部に蓄積された電荷を、前記ゲート部、及び前記転送部の順に移送し、
前記転送部から前記出力部に電荷を移送し、前記蓄積電極部、前記ゲート電極部、及び前記転送電極部の電圧を遮断して、それぞれ対をなす前記蓄積部、前記ゲート部、及び前記転送部への電界を消滅させることにより、前記蓄積部に蓄積された電荷を、前記出力部に転送する
請求項４に記載の半導体装置。
前記転送部から前記出力部に電荷を移送し、前記蓄積電極部、前記ゲート電極部、及び前記転送電極部の電圧を遮断して、それぞれ対をなす前記蓄積部、前記ゲート部、及び前記転送部への電界を消滅させることにより、前記蓄積部に蓄積された電荷を、前記出力部に転送する
請求項４に記載の半導体装置。
【請求項9】
前記ゲート部は、外部から電気的に非接触な浮遊領域、又は外部からの電界により電荷を蓄積可能な領域が形成される電荷蓄積領域形成部を有する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項10】
前記浮遊領域、又は前記電荷蓄積領域形成部は、前記転送部と前記蓄積部が有する浮遊領域と接続している
請求項９に記載の半導体装置。
請求項９に記載の半導体装置。
【請求項11】
前記転送部、前記ゲート部、及び前記蓄積部は、半導体層を有し、
前記転送部と前記蓄積部における浮遊領域は、前記転送電極部、又は前記蓄積電極部に電圧を印加することで、それぞれ対をなす前記転送部、又は前記蓄積部に生じる電界により形成される
請求項４に記載の半導体装置。
前記転送部と前記蓄積部における浮遊領域は、前記転送電極部、又は前記蓄積電極部に電圧を印加することで、それぞれ対をなす前記転送部、又は前記蓄積部に生じる電界により形成される
請求項４に記載の半導体装置。
【請求項12】
前記入力部と、前記メモリ部の前記転送部とを、電気的に接続と遮断を切り替えることが可能なスイッチ部を有する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項13】
前記入力部は、半導体層を有し、
前記スイッチ部は、前記半導体層に形成される
請求項１２に記載の半導体装置。
前記スイッチ部は、前記半導体層に形成される
請求項１２に記載の半導体装置。
【請求項14】
前記出力部と、前記メモリ部の前記転送部とを、電気的に接続と遮断を切り替えることが可能なスイッチ部を有する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項15】
前記出力部は、半導体層を有し、
前記スイッチ部は、前記半導体層に形成される
請求項１４に記載の半導体装置。
前記スイッチ部は、前記半導体層に形成される
請求項１４に記載の半導体装置。
【請求項16】
アナログメモリ装置として構成される
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項17】
前記アナログメモリ装置を複数並列に配置したアレイ状のアナログメモリアレイシステムとして構成される
請求項１６に記載の半導体装置。
請求項１６に記載の半導体装置。
【請求項18】
前記アナログメモリアレイシステムでは、並列に配置された前記アナログメモリ装置の間で、それぞれゲート部と対をなすゲート電極部同士が電気的に接続される
請求項１７に記載の半導体装置。
請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、特に、消費エネルギーの浪費を抑制することができるようにした半導体装置に関する。
【背景技術】
【0002】
近年、アナログメモリの普及が期待されている。アナログメモリに関する技術としては、例えば、特許文献１に開示されている技術が知られている。特許文献１では、電荷結合素子（CCD：Charge Coupled Device）を利用したアナログメモリの方式が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平6-28868号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、アナログメモリを実用化するに際しては、動作時に、消費エネルギーの浪費を抑制することが求められる。
【0005】
本開示はこのような状況に鑑みてなされたものであり、消費エネルギーの浪費を抑制することができるようにするものである。
【課題を解決するための手段】
【0006】
本開示の一側面の半導体装置は、電荷を入力する入力部と、前記入力部からの電荷を集積して蓄積するメモリ部と、前記メモリ部に蓄積された電荷を検出して出力する出力部とを備え、前記メモリ部は、ゲート部と蓄積部の対が複数接続される転送部を有し、前記ゲート部は、電荷を蓄積する前記蓄積部を選択し、前記転送部は、前記入力部からの電荷を、前記ゲート部により選択された前記蓄積部に転送し、前記蓄積部は、前記転送部から転送される電荷を蓄積し、前記転送部は、前記ゲート部により選択された前記蓄積部に蓄積された電荷を、前記出力部に転送する半導体装置である。
【0007】
本開示の一側面の半導体装置においては、電荷を入力する入力部と、前記入力部からの電荷を集積して蓄積するメモリ部と、前記メモリ部に蓄積された電荷を検出して出力する出力部とを備え、前記メモリ部は、ゲート部と蓄積部の対が複数接続される転送部を有し、前記ゲート部により、電荷を蓄積する前記蓄積部が選択され、前記転送部により、前記入力部からの電荷が、前記ゲート部により選択された前記蓄積部に転送され、前記蓄積部により、前記転送部から転送される電荷が蓄積され、前記転送部により、前記ゲート部により選択された前記蓄積部に蓄積された電荷が、前記出力部に転送される。
【0008】
なお、本開示の一側面の半導体装置は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。
【図面の簡単な説明】
【0009】
【図1】記憶セルが２次元のメモリアレイとして配置されたメモリシステムの構成例を示した図である。
【図2】メモリアレイの配線に電圧を印加する際に放充電される容量を示した図である。
【図3】メモリアレイの配線の寄生容量に充電される電荷の例を示した図である。
【図4】本技術を適用したアナログメモリ装置の一実施の形態の構成の第１の例を示した回路図である。
【図7】本技術を適用したアナログメモリ装置の一実施の形態の構成の第２の例を示した回路図である。
【図11】メモリ部における電荷結合構造の例を示した概念図である。
【図12】電荷結合を利用した電荷保存の例を示した概念図である。
【図13】電荷結合を利用した電荷検出の例を示した概念図である。
【図14】電荷結合による電荷保存手順を時系列で示した図である。
【図15】電荷結合による電荷保存手順を時系列で示した図である。
【図16】電荷結合による電荷保存手順を時系列で示した図である。
【図17】電荷結合による電荷保存手順の例を示した概念図である。
【図18】電荷結合による電荷検出手順を時系列で示した図である。
【図19】電荷結合による電荷検出手順を時系列で示した図である。
【図20】電荷結合による電荷検出手順の例を示した概念図である。
【図21】メモリ部のゲート部の構成の例を示した概念図である。
【図22】メモリ部の構成の第１の例を示した断面図である。
【図23】メモリ部の構成の第２の例を示した断面図である。
【図24】メモリ部の構成の第３の例を示した断面図である。
【図25】入力部の構成の第１の例を示した断面図である。
【図26】入力部の構成の第２の例を示した断面図である。
【図27】入力部の構成の第３の例を示した断面図である。
【図28】出力部の構成の第１の例を示した断面図である。
【図29】出力部の構成の第２の例を示した断面図である。
【図30】出力部の構成の第３の例を示した断面図である。
【図31】アナログメモリ装置の電荷の書き込み動作の例を示した図である。
【図32】アナログメモリ装置の電荷の読み出し動作の例を示した図である。
【図33】アナログメモリアレイシステムの構成を示した回路図である。
【図34】アナログメモリアレイシステムの構成を示した図である。
【図35】本技術を適用した半導体装置の構成の一実施の形態の構成の例を示したブロック図である。
【発明を実施するための形態】
【0010】
現在最も広く利用されている現行の半導体メモリシステムは、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)といったトランジスタ又はキャパシタとトランジスタを組み合わせたデジタル方式のメモリシステムである。近年、IoT(Internet of Things)社会の到来で膨大なアナログ信号がセンシングされ、その膨大なセンシング信号の演算をエッジ側で処理し、その演算結果をクラウド側へ送信する分担が進行しつつあり、エッジコンピュータへの期待が高まっている。
【0011】
このエッジコンピュータでは、今後更なるエネルギー効率が求められることが想定され、最も効果的で極めて高いエネルギー効率を実現可能なアナログ演算が期待されている。ここで、アナログ演算は、デジタル演算に比べて、非常にエネルギー効率が高い一方で、演算の精度などの問題が顕在化し指摘されている。
【0012】
これらのアナログ演算の顕在的な問題の中でも、アナログ演算の結果出力されるアナログ信号をデジタル信号に変換し、一般的なデジタルメモリに記憶する際の大きなエネルギー損失が問題の１つとなっている。そこで、アナログ演算から出力されるアナログ信号をアナログメモリに直接書き込み、かつ、直接読み出すことが可能なアナログメモリのシステムが期待されている。
【0013】
ここで、現行のメモリ技術を単純にアナログメモリに応用する方法に着目する。最も代表的な例として、電荷をキャパシタ容量に蓄積するDRAM形態をアナログメモリとして適応する場合を示すことで、その他の従来技術の延長線上での類似の問題点も包括して示すようにする。
【0014】
図１に示すように、一般に現行のメモリシステムでは、記憶セルが２次元のメモリアレイとして配置され、それぞれの２次元アドレスを指定して記憶セルの情報を選択している。図２は、メモリアレイの中から選択したいアドレスの記憶セル（容量Ctarget）を指定するための配線に電圧Vを印加する際に、充放電される容量を示している。
【0015】
電圧Vにより電荷が充電されるのは、記憶セル（容量Ctarget）だけでなく、配線に寄生する寄生配線容量（容量Cline）と、配線に電気的に接続される非選択の全ての記憶セルの寄生容量（容量Ctransistor）が含まれる。すなわち、充放電される容量（容量Ctotal）は、下記の式（１）で表される。
【0016】
Ctotal ＝ Ctarget ＋ Cline ＋ Ctransistor ・・・（１）
【0017】
本来、選択された記憶セル（容量Ctarget）のみで消費されるエネルギー（Ctarget × V2）に限定できることが理想である。しかしながら、現行の２次元メモリアレイでは、記憶セルを指定するアドレス配線に付属する寄生容量（Cline ＋ Ctransistor）による消費エネルギー（(Cline ＋ Ctransistor) × V2）による意図しない浪費が必ず付随することになる。この消費エネルギーの損失は、記憶セル（容量Ctarget）のみで消費されるエネルギーよりも遙かに大きく、低消費エネルギー化を目指す上で本質的な問題となっている。また、この消費されるエネルギーは、メモリアレイの規模が大きくなるほど、増加する傾向を示すのは自明である。
【0018】
一方で、アナログメモリの他の方式として、電荷結合素子（CCD）を利用した方法も提案されている（例えば上記の特許文献１）。特許文献１に開示されている技術では、CCDを利用する場合に、比較的製造が容易であり、かつ、回路規模が小さいアナログメモリ又は多値メモリを実現するためのメモリデバイスを提供することを目的としている。
【0019】
具体的には、リニアに配列されたCCDアレイと、このCCDアレイの一端のCCDに接続され、始端でのデータ入力のためのリフレッシュ回路と、CCDアレイの他端のCCDに接続され、データの劣化防止のためのシェーピング回路と、このシェーピング回路の出力をリフレッシュ回路の入力に接続するフィードバックラインと、CCDアレイのデータ転送を行う位相差クロックラインからなる構成が提案されている（上記の特許文献１の図１）。
【0020】
本開示では、アナログメモリアレイシステムの配線に寄生する寄生容量より浪費される消費エネルギー（(Cline ＋ Ctransistor) × V2）を削減し、情報量である電荷をアナログ値としてそのまま記憶セルに保存する方法を提案する。すなわち、図３に示すように、情報となる電荷が指定された記憶セルＭＣに充電されると同時に、配線Ｌの寄生容量にも充電がされてしまうと、当該記憶セルＭＣに情報となる電荷が保存された後に、配線Ｌの寄生容量に充電された電荷は消却され、結果として消費エネルギーが浪費されてしまう。
【0021】
また、本開示では、上記の特許文献１で開示されているCCDの転送技術を利用したアナログメモリアレイシステムに対して、電荷を転送するための位相差クロックラインの配線への電圧の位相差に応じた繰り返し印加動作による消費エネルギーを削減する。特に、上記の特許文献１に開示されている技術では、保存したアナログ電荷を循環させて読み出すために、この位相差クロックラインの配線への繰り返し電圧による充放電は、消費エネルギーを大きく浪費している。
【0022】
そこで、本開示に係る技術（本技術）では、上述した問題点を解決して、動作時に、消費エネルギーの浪費を抑制することが可能となる技術を提案する。以下、図面を参照しながら、本技術の実施の形態を説明する。
【0023】
＜１．第１の実施の形態＞
【0024】
（システム構成）
図４は、本技術を適用したアナログメモリ装置の一実施の形態の構成の第１の例を示した回路図である。
図４は、本技術を適用したアナログメモリ装置の一実施の形態の構成の第１の例を示した回路図である。
【0025】
アナログメモリ装置１０は、アナログ演算部から出力される電荷をアナログメモリに直接書き込むとともに、書き込んだ電荷を直接読み出すことが可能なアナログメモリシステムである。アナログメモリ装置１０は、入力部１０１、メモリ部１０２、出力部１０３、及び比較部１０４を有する。
【0026】
入力部１０１は、ダイオードＤ１１と、スイッチＳ１１と、キャパシタＣ１１を有する。入力部１０１は、メモリ部１０２（の転送部１２１）と電気的に接続と遮断を切り替えることで、外部からの電荷（電子又は正孔）を、メモリ部１０２に入力する。
【0027】
メモリ部１０２は、転送部１２１、ゲート部１２２、及び蓄積部１２３を有する。メモリ部１０２において、転送部１２１には、ゲート部１２２と蓄積部１２３の対が複数接続されている。以下、ゲート部１２２と蓄積部１２３の対を、電荷保持部１２４とも称する。図４では、転送部１２１に対し、電荷保持部１２４－１乃至１２４－５がそれぞれ接続される。
【0028】
転送部１２１は、キャパシタＣ２１，Ｃ２２と、スイッチＳ２１，Ｓ２２を有する。また、転送部１２１は、システム外部から電気的に非接触な浮遊領域Ｆ２１を有する。転送部１２１は、入力部１０１からの電荷を、電荷保持部１２４－１乃至１２４－５に転送（移送）する。また、転送部１２１は、電荷保持部１２４－１乃至１２４－５からの電荷を、出力部１０３に転送（移送）する。
【0029】
転送部１２１に接続される電荷保持部１２４－１乃至１２４－５において、ゲート部１２２は、転送部１２１からの電荷を蓄積する蓄積部１２３を選択するか、転送部１２１に電荷を読み出す蓄積部１２３を選択する。各ゲート部１２２は、ダイオードＤ２１，Ｄ２２と、スイッチＳ２３，Ｓ２４と、キャパシタＣ２３をそれぞれ有する。
【0030】
蓄積部１２３は、スイッチＳ２５，Ｓ２６と、キャパシタＣ２４を有する。また、蓄積部１２３は、システム外部から電気的に非接触な浮遊領域Ｆ２３を有する。蓄積部１２３は、ゲート部１２２により選択された場合、転送部１２１から転送されてくる電荷を集積して蓄積する。蓄積部１２３に蓄積された電荷は、ゲート部１２２により選択された蓄積部１２３から転送部１２１に移送される。
【0031】
転送部１２１における電荷蓄積と電荷転送を具体的に示すと、例えば、図５，図６に示すようになる。図５において、転送部１２１では、スイッチＳ２２がオン状態になることで、入力部１０１からの電荷が蓄積された状態となる（図中のＥＣ）。その後、図６において、ゲート部１２２では、スイッチＳ２４がオン状態になることで、転送部１２１から蓄積部１２３に電荷が転送される（図中のＥＣ）。
【0032】
図４に戻り、出力部１０３は、出力ゲート部１３１、及び検出部１３２を有する。出力ゲート部１３１は、ダイオードＤ３１と、スイッチＳ３１と、キャパシタＣ３１を有する。出力ゲート部１３１は、メモリ部１０２（の転送部１２１）と電気的に接続と遮断を切り替えることで、メモリ部１０２からの電荷を、出力部１０３に入力（転送）する。
【0033】
検出部１３２は、スイッチＳ３２乃至Ｓ３４と、キャパシタＣ３２乃至Ｃ３３を有する。検出部１３２は、出力ゲート部１３１を介してメモリ部１０２から電荷を取り出し、その電荷を検出する。すなわち、検出部１３２は、メモリ部１０２の蓄積部１２３からゲート部１２２と転送部１２１を経由して転送される電荷を取り出し、その電荷を検出する。
【0034】
比較部１０４は、コンパレータを有する。比較部１０４は、出力部１０３（の検出部１３２）からの電荷に応じた電圧を、閾値電圧Vθと比較してその比較結果に応じた信号（時間の信号）を出力する。なお、図４では、出力部１０３の後段に比較部１０４を設けて、時間の信号が出力される場合を示したが、出力部１０３から出力される信号の出力形式はこれに限定されるものではない。
【0035】
以上のように、図４のアナログメモリ装置１０は、電荷を入力する入力部１０１と、入力部１０１からの電荷を集積して蓄積するメモリ部１０２と、メモリ部１０２に蓄積された電荷を検出して出力する出力部１０３とを備える。また、メモリ部１０２は、ゲート部１２２と蓄積部１２３の対（電荷保持部１２４）が複数接続される転送部１２１を有する。
【0036】
そして、ゲート部１２２は、電荷を蓄積する蓄積部１２３を選択し、転送部１２１は、入力部１０１からの電荷を、ゲート部１２２により選択された蓄積部１２３に転送し、蓄積部１２３は、転送部１２１から転送される電荷を蓄積する。また、転送部１２１は、ゲート部１２２により選択された蓄積部１２３に蓄積された電荷を、出力部１０３に転送する。
【0037】
さらに、転送部１２１と蓄積部１２３は、外部から電気的に非接触な浮遊領域（Ｆ２１，Ｆ２３）を有する。この浮遊領域によって、転送部１２１に電荷を蓄積したり、転送部１２１から蓄積部１２３に電荷を転送して蓄積したりすることが可能となる。
【0038】
＜２．第２の実施の形態＞
【0039】
（システム構成）
図７は、本技術を適用したアナログメモリ装置の一実施の形態の構成の第２の例を示した回路図である。
図７は、本技術を適用したアナログメモリ装置の一実施の形態の構成の第２の例を示した回路図である。
【0040】
【0041】
図７において、メモリ部１０２は、転送部１２１、ゲート部１２２、及び蓄積部１２３を有する。メモリ部１０２においては、転送部１２１に対し、電荷保持部１２４－１乃至１２４－５がそれぞれ接続される。転送部１２１と蓄積部１２３は、外部からの電界により電荷を蓄積可能な領域が形成される電荷蓄積領域形成部ＡＦ２１，ＡＦ２３をそれぞれ有する。
【0042】
転送部１２１は、キャパシタＣ２１，Ｃ２２と、スイッチＳ２１，Ｓ２２に加えて、スイッチＳ２３をさらに有する。転送部１２１においては、外部からの電界が発生することで、電荷蓄積領域形成部ＡＦ２１に浮遊状態が形成され、電荷を蓄積可能な状態となる。
【0043】
【0044】
図８において、転送部１２１では、スイッチＳ２２がオン状態で、スイッチＳ２１，Ｓ２３がオフ状態になることで、その状態が、図７に示した接地状態から、電荷蓄積可能状態に遷移する。すなわち、転送部１２１では、外部からの電界によって、電荷蓄積領域形成部ＡＦ２１に浮遊状態が形成され、電荷を蓄積可能な状態になる。
【0045】
図９において、転送部１２１では、電荷蓄積可能状態になることで、入力部１０１からの電荷が蓄積された状態となる（図中のＥＣ）。その後、図１０において、ゲート部１２２では、スイッチＳ２４がオン状態になることで、転送部１２１から蓄積部１２３に電荷が転送される（図中のＥＣ）。
【0046】
以上のように、図７のアナログメモリ装置１０は、電荷を入力する入力部１０１と、入力部１０１からの電荷を集積して蓄積するメモリ部１０２と、メモリ部１０２に蓄積された電荷を検出して出力する出力部１０３とを備える。また、メモリ部１０２は、ゲート部１２２と蓄積部１２３の対（電荷保持部１２４）が複数接続される転送部１２１を有する。
【0047】
そして、ゲート部１２２は、電荷を蓄積する蓄積部１２３を選択し、転送部１２１は、入力部１０１からの電荷を、ゲート部１２２により選択された蓄積部１２３に転送し、蓄積部１２３は、転送部１２１から転送される電荷を蓄積する。また、転送部１２１は、ゲート部１２２により選択された蓄積部１２３に蓄積された電荷を、出力部１０３に転送する。
【0048】
さらに、転送部１２１と蓄積部１２３は、外部からの電界により電荷を蓄積可能な領域が形成される電荷蓄積領域形成部（ＡＦ２１，ＡＦ２３）を有する。この電荷蓄積領域形成部によって、転送部１２１に電荷を蓄積したり、転送部１２１から蓄積部１２３に電荷を転送して蓄積したりすることが可能となる。
【0049】
なお、上述した説明では、転送部１２１における電荷蓄積と電荷転送の実現のために、浮遊領域（Ｆ２１，Ｆ２３）、又は電荷蓄積領域形成部（ＡＦ２１，ＡＦ２３）を形成した場合を示したが、電荷蓄積と電荷転送を実現可能な手法であれば、他の手法を用いても構わない。また、上述した説明では、アナログメモリ装置１０において、１つの転送部１２１に対し、５つの電荷保持部１２４が接続される場合の構成を示したが、転送部１２１に接続される電荷保持部１２４の数は、５つに限らず、複数であればよい。
【0050】
＜３．第３の実施の形態＞
【0051】
（電荷結合の構造）
図１１は、メモリ部１０２における転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａによる電荷結合構造の例を示した概念図である。
図１１は、メモリ部１０２における転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａによる電荷結合構造の例を示した概念図である。
【0052】
図４又は図７に示したアナログメモリ装置１０において、メモリ部１０２を構成する転送部１２１、ゲート部１２２、及び蓄積部１２３には、転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａがそれぞれ電気的に非接触な状態で対をなしている。
【0053】
転送電極部１２１Ａと、ゲート電極部１２２Ａと、及び蓄積電極部１２３Ａとは、それぞれ電気的に分離されている。転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａは、それぞれ個別に電圧を印加することで、それぞれ対をなす転送部１２１、ゲート部１２２、及び蓄積部１２３に、電界の影響を付与することができる。
【0054】
具体的には、図１１では、転送電極部１２１Ａに対し、Vである電圧Vt1を印加して電界の影響を付与することで、電荷結合の構造により、転送部１２１の浮遊領域Ｆ２１を、電荷を蓄積する領域（蓄積領域）として用いることができる。また、蓄積電極部１２３Ａに対し、Vである電圧Vt3を印加することで、蓄積部１２３の浮遊領域Ｆ２３を、電荷を蓄積する領域として用いることができる。
【0055】
【0056】
図１２のＡでは、転送電極部１２１Ａに対し、Vである電圧Vt1を印加して転送部１２１に電界を発生させて、転送部１２１の浮遊領域Ｆ２１に、入力部１０１からの電荷を蓄積する。その後、図１２のＢでは、蓄積電極部１２３Ａに対し、Vである電圧Vt3を印加して、転送部１２１に入力された電荷を、ゲート部１２２を介して蓄積部１２３の浮遊領域Ｆ２３に集積させて転送し蓄積する。
【0057】
このように、メモリ部１０２では、転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａに個別に電圧を印加する動作と遮断する動作により、それぞれ対をなす転送部１２１、ゲート部１２２、及び蓄積部１２３に対し、それぞれ電界を発生させ、又は電界を消滅させることができる。このような動作によって、入力部１０１から、メモリ部１０２の転送部１２１に入力された電荷を、ゲート部１２２を介して蓄積部１２３に集積させて転送させることで、蓄積（保存）させることができる。
【0058】
【0059】
図１３のＡでは、蓄積電極部１２３Ａに対し、Vである電圧Vt3が印加され、蓄積部１２３の浮遊領域Ｆ２３には、入力部１０１から入力された電荷が蓄積されている。その後、図１３のＢでは、転送電極部１２１Ａに対し、Vである電圧Vt1を印加して転送部１２１に電界を発生させて、蓄積部１２３に蓄積された電荷を、ゲート部１２２、及び転送部１２１の浮遊領域Ｆ２１を介して、出力部１０３に集積させて転送し検出する。
【0060】
このように、メモリ部１０２では、転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａに個別に電圧を印加する動作と遮断する動作により、それぞれ対をなす転送部１２１、ゲート部１２２、及び蓄積部１２３に対し、それぞれ電界を発生させ、又は電界を消滅させることができる。このような動作によって、メモリ部１０２の蓄積部１２３に蓄積された電荷を、ゲート部１２２及び転送部１２１を介して出力部１０３に集積させて転送させることで、検出することができる。
【0061】
以上のように、アナログメモリ装置１０において、メモリ部１０２を構成する転送部１２１、ゲート部１２２、及び蓄積部１２３は、半導体層を有し、転送部１２１と蓄積部１２３における浮遊領域は、転送電極部１２１Ａ、又は蓄積電極部１２３Ａに電圧を印加することで、それぞれ対をなす転送部１２１、又は蓄積部１２３に生じる電界により利用される。
【0062】
なお、図１１乃至図１３に示した構造では、図４のアナログメモリ装置１０に対応した構造を示したが、図７のアナログメモリ装置１０についても同様に適用可能である。すなわち、図７のアナログメモリ装置１０では、転送電極部１２１Ａ、又は蓄積電極部１２３Ａに個別に電圧を印加することで、転送部１２１、又は蓄積部１２３に電界が発生するため、電荷蓄積領域形成部（ＡＦ２１，ＡＦ２３）に浮遊状態が形成され、電荷を蓄積することが可能とされる。
【0063】
＜４．第４の実施の形態＞
【0064】
（電荷保存手順）
次に、図１４乃至図１７を参照しながら、アナログメモリ装置１０における電荷結合による電荷保存手順を説明する。図１４乃至図１６においては、Ａ乃至Ｈのアルファベット順で、電荷結合による電荷保存の手順を時系列で表している。また、図１７には、電荷結合による電荷保存の手順を、概念的に示している。
次に、図１４乃至図１７を参照しながら、アナログメモリ装置１０における電荷結合による電荷保存手順を説明する。図１４乃至図１６においては、Ａ乃至Ｈのアルファベット順で、電荷結合による電荷保存の手順を時系列で表している。また、図１７には、電荷結合による電荷保存の手順を、概念的に示している。
【0065】
図１４に示した構造において、電荷を目的の蓄積部１２３に保存する方法として、最初に、転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａに電圧を印加し（手順Ｂ，Ｅ，Ｆ）、それぞれ対をなす転送部１２１、ゲート部１２２、及び蓄積部１２３に電界を与える（手順Ｂ，Ｅ，Ｆ）。具体的には、図１７のＡでは、転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａに対し、Vである電圧Vt1，Vt2，Vt3をそれぞれ印加して、転送部１２１、ゲート部１２２、及び蓄積部１２３に電界を発生させている。
【0066】
その結果として、入力された電荷は、転送部１２１、ゲート部１２２、蓄積部１２３に順に移送されることになる（手順Ｃ乃至Ｄ，手順Ｆ乃至Ｇ，手順Ｈ）。具体的には、図１７のＢでは、転送部１２１、ゲート部１２２、及び蓄積部１２３に、電荷が蓄積されている。
【0067】
次に、転送電極部１２１Ａ、及びゲート電極部１２２Ａは電圧を遮断することで（手順Ｇ，Ｈ）、転送部１２１、及びゲート部１２２への電界を消滅させて、転送されていた電荷は、蓄積部１２３に集積されて転送されることで、蓄積される（手順Ｈ）。具体的には、図１７のＣでは、転送電極部１２１Ａ、及びゲート電極部１２２Ａに印加される電圧Vt1，Vt2が0Vとなることで電界が消滅し、蓄積部１２３に電荷が蓄積されている。
【0068】
（電荷検出手順）
次に、図１８乃至図２０を参照しながら、アナログメモリ装置１０における電荷結合による電荷検出手順を説明する。この電荷検出手順は、上述した電荷保存手順により保存された電荷を検出する手順とされる。図１８，図１９においては、Ａ乃至Ｆのアルファベット順で、電荷結合による電荷検出の手順を時系列で表している。また、図２０には、電荷結合による電荷検出の手順を、概念的に示している。
次に、図１８乃至図２０を参照しながら、アナログメモリ装置１０における電荷結合による電荷検出手順を説明する。この電荷検出手順は、上述した電荷保存手順により保存された電荷を検出する手順とされる。図１８，図１９においては、Ａ乃至Ｆのアルファベット順で、電荷結合による電荷検出の手順を時系列で表している。また、図２０には、電荷結合による電荷検出の手順を、概念的に示している。
【0069】
図１８に示した構造において、蓄積部１２３に保存されている電荷を、メモリ部１０２から出力部１０３に転送する方法として、最初に、電荷が保存されている蓄積部１２３では、蓄積電極部１２３Ａに電圧が印加されている（手順Ａ）。具体的には、図２０のＡでは、蓄積電極部１２３Ａに対し、Vである電圧Vt3を印加して、蓄積部１２３に電荷を蓄積している。
【0070】
次に、ゲート電極部１２２Ａ、及び転送電極部１２１Ａに電圧を印加することで（手順Ｂ，Ｃ）、蓄積部１２３に蓄積されている電荷が、ゲート部１２２、及び転送部１２１に順に移送される（手順Ｂ乃至Ｅ）。具体的には、図２０のＢでは、蓄積電極部１２３Ａとともに、ゲート電極部１２２Ａ、及び転送電極部１２１Ａに対し、Vである電圧Vt2，Vt1をそれぞれ印加して電界を発生させて、ゲート部１２２、及び転送部１２１に、蓄積部１２３からの電荷を移送している。
【0071】
さらに、転送部１２１に接続されている出力部１０３のスイッチがオフ状態となり、蓄積電極部１２３Ａ、ゲート電極部１２２Ａ、及び転送電極部１２１Ａの電圧を遮断することで（手順Ｆ）、メモリ部１０２の蓄積部１２３に蓄積されていた電荷は、出力部１０３に転送される（手順Ｆ）。具体的には、図２０のＣでは、蓄積電極部１２３Ａ、ゲート電極部１２２Ａ、及び転送電極部１２１Ａに印加される電圧Vt3，Vt2，Vt1が0Vとなることで電界が消滅し、出力部１０３に、電荷が転送されている。
【0072】
【0073】
＜５．第５の実施の形態＞
【0074】
図２１は、メモリ部１０２におけるゲート部１２２の構成の例を示した概念図である。
【0075】
図２１には、図４のアナログメモリ装置１０において、メモリ部１０２を構成するゲート部１２２が、システム外部から電気的に非接触な浮遊領域Ｆ２２を有し、転送部１２１と蓄積部１２３が有する浮遊領域Ｆ２１，Ｆ２３と接続する構成を示している。図２１のゲート部１２２では、ゲート電極部１２２Ａに対し、Vである電圧Vt2が印加されることで、浮遊領域Ｆ２２に電荷を蓄積することが可能とされる。
【0076】
なお、図７のアナログメモリ装置１０においては、メモリ部１０２を構成するゲート部１２２が、外部からの電界により電荷を蓄積可能な領域が形成される電荷蓄積領域形成部ＡＦ２２を有し、転送部１２１と蓄積部１２３が有する電荷蓄積領域形成部ＡＦ２１，ＡＦ２３と接続する構成であっても構わない。
【0077】
＜６．第６の実施の形態＞
【0078】
【0079】
（メモリ部の構成）
図２２は、メモリ部１０２の構成を示した断面図である。
図２２は、メモリ部１０２の構成を示した断面図である。
【0080】
図２２において、メモリ部１０２を構成する転送部１２１、ゲート部１２２、及び蓄積部１２３は、シリコン半導体基板１５１上にそれぞれ形成され、Ｐ型半導体層１５２に、Ｎ型半導体層１５３が浮遊状態として形成される構造となる。
【0081】
転送部１２１、ゲート部１２２、及び蓄積部１２３には、それぞれ対をなす転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａが電気的に分離された状態で形成される。各電極部では、ポリシリコン（Poly-Si）膜１５７と、タングステン（W）膜１５８と、金属膜１５９とを積層した層が、酸化シリコン（SiO2）等の絶縁層１５５に形成されている。
【0082】
転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａは、転送部１２１、ゲート部１２２、及び蓄積部１２３を構成する浮遊状態のＮ型半導体層１５３と、酸化シリコン（SiO2）等の絶縁膜１５６をはさみ込む構造を有する。
【0083】
図２２では、転送部１２１、ゲート部１２２、及び蓄積部１２３を構成する浮遊状態のＮ型半導体層１５３は、一体化して形成されている。また、浮遊状態のＮ型半導体層１５３は、その表面層と絶縁膜１５６が直接接触することを避けるために、表面との間に浅いＰ型半導体層１５２が形成されている。また、浮遊状態のＮ型半導体層１５３は、素子分離用のトレンチに埋め込まれたSTI(Shallow Trench Isolation)１５４と直接接触することを避けて、STI１５４の間にＰ型半導体層１５２が形成される。例えば、STI１５４は、酸化膜からなる絶縁物で形成される。
【0084】
なお、図２３に示すように、浮遊状態のＮ型半導体層１５３と絶縁膜１５６の間に、浅いＰ型半導体層１５２を形成せずに、Ｎ型半導体層１５３と絶縁膜１５６とが接触した構造であっても構わない。また、図２４に示すように、転送部１２１、ゲート部１２２、及び蓄積部１２３のうち、ゲート部１２２においては、Ｎ型半導体層１５３に対応する領域をＮ層ではなくＰ層のままとして電界によるFET(Field Effect Transistor)のスイッチとして機能する構造であっても構わない。
【0085】
また、図２２乃至図２４に示した構造において、Ｐ層は、Ｎ層よりも不純物濃度が高い方が好適である。また、Ｎ層は大部分が空乏化（添加された不純物濃度に該当するキャリアが再結合して存在しない領域）されてもよく、望ましくは全て空乏層となることが好適である。
【0086】
（入力部の構成）
図２５は、入力部１０１の構成を示した断面図である。
図２５は、入力部１０１の構成を示した断面図である。
【0087】
図２５において、入力部１０１は、注入部１１１と入力ゲート部１１２を分離した構造となる。注入部１１１、及び入力ゲート部１１２は、シリコン半導体基板１５１上にそれぞれ形成される。注入部１１１は、Ｐ型半導体層１５２に、Ｎ型半導体層１５３が表面部に形成された構造となる。注入部１１１を構成しているＮ層には、外部からの電気信号が、入力電極部１１１Ａを介して直接接続されている。
【0088】
入力ゲート部１１２は、入力部１０１の注入部１１１と、メモリ部１０２の転送部１２１とを電気的に接続する切り替え機能を有する。入力ゲート部１１２と対をなして入力ゲート電極部１１２Ａが形成されており、入力ゲート電極部１１２Ａに印加される電圧によって、入力ゲート部１１２への電界を介して電荷の通路を形成している。
【0089】
このように、入力部１０１は、半導体層を有し、入力部１０１（の注入部１１１）と、メモリ部１０２の転送部１２１とを、電気的に接続と遮断とを切り替えることが可能なスイッチ機能を有するスイッチ部として、入力ゲート部１１２が設けられる。
【0090】
ここで、時間軸のアナログ情報を電荷に変換する場合、入力部１０１における入力ゲート部１１２と対をなす入力ゲート電極部１１２Ａに印加される電圧と、その印加時間によって、メモリ部１０２の転送部１２１に入力する電荷が設定される。
【0091】
図２６には、入力ゲート電極部１１２Ａに電圧を印加する前の状態を示している。図２７には、入力ゲート電極部１１２Ａに対し、転送部１２１に入力する電荷に応じて、+Vである電圧が所定時間だけ印加された状態を示しており、入力部１０１の注入部１１１からの電荷が、メモリ部１０２の転送部１２１に入力されている（図中の矢印Ａ）。
【0092】
（出力部の構成）
図２８は、出力部１０３の構成を示した断面図である。
図２８は、出力部１０３の構成を示した断面図である。
【0093】
図２８において、出力部１０３は、出力ゲート部１３１と検出部１３２を分離した構造となる。出力ゲート部１３１、及び検出部１３２は、シリコン半導体基板１５１上にそれぞれ形成される。検出部１３２は、Ｐ型半導体層１５２に、Ｎ型半導体層１５３が表面部に形成された構造となる。検出部１３２を構成しているＮ層には、外部への電気信号を出力する出力電極部１３２Ａと直接接続されており、このＮ層と出力電極部１３２Ａは、浮遊構造となっている。
【0094】
出力ゲート部１３１は、メモリ部１０２の転送部１２１と、出力部１０３の検出部１３２とを電気的に接続する切り替え機能を有する。出力ゲート部１３１と対をなして出力ゲート電極部１３１Ａが形成されており、出力ゲート電極部１３１Ａに印加される電圧によって、出力ゲート部１３１への電界を介して電荷の通路を形成している。
【0095】
このように、出力部１０３は、半導体層を有し、メモリ部１０２の転送部１２１と、出力部１０３（の検出部１３２）とを、電気的に接続と遮断を切り替えることが可能なスイッチ機能を有するスイッチ部として、出力ゲート部１３１が設けられる。
【0096】
出力部１０３においては、メモリ部１０２の蓄積部１２３に蓄積されている電荷が、転送部１２１を介して出力ゲート電極部１３１Ａによる電界により検出部１３２に転送されることで、検出部１３２で電荷が検出可能な電圧に変換され、電荷に応じた電圧を信号として検出することができる。
【0097】
【0098】
図２９には、出力部１０３から出力される電圧を電流に変換して出力する構成を示している。また、図３０には、出力部１０３から出力される電圧を、任意に設定可能な閾値電圧Vθと比較してそのタイミングを時間の信号としてパルス幅として出力する構成を示している。なお、図４又は図７のアナログメモリ装置１０では、出力部１０３の構造として、図３０に示した構造を用いた場合を例示している。
【0099】
（書き込み動作）
図３１は、アナログメモリ装置１０における電荷の書き込み動作の例を示した図である。図３１では、アナログメモリ装置１０において、入力部１０１から情報量の電荷を入力し、メモリ部１０２の蓄積部１２３に保存するまでの一連の状態を、step1乃至step5の時系列で示している。
図３１は、アナログメモリ装置１０における電荷の書き込み動作の例を示した図である。図３１では、アナログメモリ装置１０において、入力部１０１から情報量の電荷を入力し、メモリ部１０２の蓄積部１２３に保存するまでの一連の状態を、step1乃至step5の時系列で示している。
【0100】
メモリ部１０２において、転送部１２１と対をなす転送電極部１２１Ａは、信号線Ｌ１に接続され、ゲート部１２２と対をなすゲート電極部１２２Ａは、信号線Ｌ２に接続され、蓄積部１２３と対をなす蓄積電極部１２３Ａは、信号線Ｌ３に接続される。信号線Ｌ１乃至Ｌ３には、電荷の書き込み動作に応じて電圧が印加される。
【0101】
step1からstep2の状態になると、転送電極部１２１Ａ、ゲート電極部１２２Ａ、及び蓄積電極部１２３Ａに対し、Vである電圧がそれぞれ印加される。これにより、step2乃至step4の状態では、転送部１２１、ゲート部１２２、及び蓄積部１２３に電界が発生して、入力部１０１から入力された電荷は、転送部１２１、ゲート部１２２、蓄積部１２３に順に移送される。
【0102】
step4からstep5の状態になると、転送電極部１２１Ａ、及びゲート電極部１２２Ａに印加される電圧がVから0に変化する。これにより、step5の状態では、蓄積部１２３に、入力部１０１からの電荷が集積されて転送され、蓄積される。
【0103】
（読み出し動作）
図３２は、アナログメモリ装置１０における電荷の読み出し動作の例を示した図である。図３２では、アナログメモリ装置１０において、メモリ部１０２の蓄積部１２３から情報量の電荷を読み出し、出力部１０３の検出部１３２に転送するまでの一連の状態を、step1乃至step5の時系列で示している。
図３２は、アナログメモリ装置１０における電荷の読み出し動作の例を示した図である。図３２では、アナログメモリ装置１０において、メモリ部１０２の蓄積部１２３から情報量の電荷を読み出し、出力部１０３の検出部１３２に転送するまでの一連の状態を、step1乃至step5の時系列で示している。
【0104】
【0105】
step1からstep2の状態になると、ゲート電極部１２２Ａ、及び転送電極部１２１Ａに印加される電圧が0からVに変化する。これにより、step2乃至step3の状態では、蓄積部１２３からの電荷が、ゲート部１２２、及び転送部１２１に移送され、さらに出力部１０３に移送される。
【0106】
step3からstep4の状態になると、蓄積電極部１２３Ａ、ゲート電極部１２２Ａ、及び転送電極部１２１Ａに印加される電圧がVから0に変化する。これにより、step4乃至step5の状態では、出力部１０３に、蓄積部１２３からの電荷が転送される。
【0107】
＜７．第７の実施の形態＞
【0108】
（アレイシステム構成）
図３３は、本技術を適用したアナログメモリアレイシステムの構成を示した回路図である。
図３３は、本技術を適用したアナログメモリアレイシステムの構成を示した回路図である。
【0109】
図３３において、アナログメモリアレイシステムは、複数のアナログメモリ装置１０をアレイ状に配置した構成を有している。図３３のアナログメモリアレイシステムでは、アナログメモリ装置１０－１乃至１０－５が並列に配置されており、アナログメモリ装置１０－１乃至１０－５の間で、それぞれメモリ部１０２のゲート部１２２と対をなすゲート電極部１２２Ａ同士が電気的に接続されている。
【0110】
具体的には、図３４に示すように、アナログメモリ装置１０－１乃至１０－５のそれぞれでは、転送部１２１に対し、電荷保持部１２４－１乃至１２４－５が接続される。並列に配置されたアナログメモリ装置１０－１乃至１０－５において、同一の行で横方向に並んでいる電荷保持部１２４のゲート部１２２と対をなすゲート電極部１２２Ａのそれぞれが、信号線Ｌ２により電気的に接続される。
【0111】
これにより、アナログメモリアレイシステムでは、信号線Ｌ２に印加される電圧を制御することで、アナログメモリ装置１０－１乃至１０－５において、同一の信号線Ｌ２に接続されたゲート電極部１２２Ａのそれぞれを共通に制御することができる。
【0112】
また、各アナログメモリ装置１０において、メモリ部１０２では、転送部１２１と対をなす転送電極部１２１Ａは、信号線Ｌ１に接続され、蓄積部１２３と対をなす蓄積電極部１２３Ａは、信号線Ｌ３に接続され、それらの信号線Ｌ１，Ｌ３に電圧を印加することで制御される。
【0113】
なお、図３３，図３４のアナログメモリアレイシステムでは、５つのアナログメモリ装置１０が並列に配置された場合の構成を示したが、並列に配置されるアナログメモリ装置１０の数は、５つに限らず、複数であればよい。また、各アナログメモリ装置１０では、転送部１２１に対し、５つの電荷保持部１２４が接続される場合の構成を示したが、電荷保持部１２４の数は、５つに限らず、複数であればよい。
【0114】
＜８．第８の実施の形態＞
【0115】
図３５は、本技術を適用した半導体装置の構成の一実施の形態の構成の例を示した図である。
【0116】
アナログメモリ装置１は、半導体装置の一例である。アナログメモリ装置１は、アナログメモリ部１０Ａと制御部２０を有する。アナログメモリ部１０Ａは、図４又は図７に示したアナログメモリ装置１０に対応した構成を有する。また、アナログメモリ部１０Ａとしては、図３３に示したアナログメモリアレイシステムに対応した構成としても構わない。
【0117】
制御部２０は、プロセッサ等から構成され、アナログメモリ部１０Ａの動作を制御する。例えば、制御部２０は、アナログメモリ部１０Ａで実施される電荷の書き込み動作や電荷の読み出し動作に際して、各電極部に印加される電圧を制御したりする。
【0118】
なお、図３５においては、アナログメモリ装置１の内部に制御部２０が設けられる構成を示したが、制御部２０は、外部装置（不図示）に設けても構わない。外部装置に制御部２０を設ける場合には、所定のインターフェースを介して、外部装置（の制御部２０）からの制御信号が、アナログメモリ装置１（のアナログメモリ部１０Ａ）に入力される。
【0119】
以上のように、本技術を適用したアナログメモリ装置１０では、メモリ部１０２が、ゲート部１２２と蓄積部１２３の対（電荷保持部１２４）を複数接続した転送部１２１を有する構成からなることで、その動作時に、消費エネルギーの浪費を抑制することができる。
【0120】
特に、上記の特許文献１に開示された技術では、位相差クロックラインの配線への繰り返し電圧による充放電により、消費エネルギーを大きく浪費していたが、本技術を適用したアナログメモリ装置１０では、そのような充放電を行う必要がないため、消費エネルギーの浪費を抑制することが可能となる。
【0121】
また、本技術を適用したアナログメモリ装置１０では、メモリ部１０２に、情報量である電荷をアナログ値としてそのまま保存する構成を採用しているため、配線に寄生する寄生容量より浪費される消費エネルギーを削減して、消費エネルギーの浪費を抑制することが可能となる。なお、本技術の発明者による詳細なるシミュレーションにより、本技術を適用したアナログメモリ装置１０では、SRAM等の半導体メモリシステムと比べて、消費エネルギーに関する効果が得られることが確認されている。
【0122】
ここで、デバイスを演算素子とするアナログ演算システムや、アナログ値を検出しそのデータを保存するシステムでは、SRAM等のデジタルメモリ方式が最も多く採用されている。これらのデジタルメモリシステムでは、演算値や検出値のアナログ値をアナログデジタル変換（ADC：Analog-to-Digital Converter）してデジタルメモリに保存し、必要に応じデジタルメモリから読み出し、デジタルアナログ変換（DAC：Digital-to-Analog Converter）してアナログ演算を繰り返し処理する、といった極めて非効率でかつ複雑な処理が行われている。
【0123】
このようなデジタルメモリ方式は、アナログ演算システムやアナログセンシングシステムの全体の消費エネルギー比率の多くの割合を占有し、このメモリセクションの膨大な消費エネルギーの削減は重要な課題となっている。本技術を適用したアナログメモリ装置１０では、アナログ演算の情報量を電荷として、電荷結合方式によるポテンシャル井戸を形成し、電荷の転送と保存（蓄積）を効率良く行う方法として、転送のポテンシャル井戸に複数のポテンシャル井戸を形成して、アナログメモリとしての保存機能、及び書き込みと読み出し機能を実現している。
【0124】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【0125】
本明細書において、システムとは、複数の構成要素（装置、素子、モジュール（部品）等）の集合を意味する。また、本明細書において、「電荷」は、電荷の量である電荷量の意味を含んでおり、「電荷」を、「電荷量」と読み替えても構わない。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【0126】
なお、本開示は、以下のような構成をとることができる。
【0127】
（１）
電荷を入力する入力部と、
前記入力部からの電荷を集積して蓄積するメモリ部と、
前記メモリ部に蓄積された電荷を検出して出力する出力部と
を備え、
前記メモリ部は、ゲート部と蓄積部の対が複数接続される転送部を有し、
前記ゲート部は、電荷を蓄積する前記蓄積部を選択し、
前記転送部は、前記入力部からの電荷を、前記ゲート部により選択された前記蓄積部に転送し、
前記蓄積部は、前記転送部から転送される電荷を蓄積し、
前記転送部は、前記ゲート部により選択された前記蓄積部に蓄積された電荷を、前記出力部に転送する
半導体装置。
（２）
前記転送部と前記蓄積部は、外部から電気的に非接触な浮遊領域を有する
前記（１）に記載の半導体装置。
（３）
前記転送部と前記蓄積部は、外部からの電界により電荷を蓄積可能な領域が形成される電荷蓄積領域形成部を有する
前記（１）に記載の半導体装置。
（４）
前記転送部、前記ゲート部、及び前記蓄積部には、転送電極部、ゲート電極部、及び蓄積電極部がそれぞれ電気的に非接触な状態で対をなし、かつ、前記転送電極部、前記ゲート電極部、及び前記蓄積電極部のぞれぞれは、電気的に分離されており、
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加することで、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部に電界の影響を付与する
前記（１）乃至（３）のいずれかに記載の半導体装置。
（５）
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加する動作と遮断する動作により、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部にそれぞれ電界を発生させるか、又は電界を消滅させることで、前記入力部から前記転送部に入力された電荷を、前記ゲート部を介して前記蓄積部に転送して蓄積させる
前記（４）に記載の半導体装置。
（６）
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加する動作と遮断する動作により、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部にそれぞれ電界を発生させるか、又は電界を消滅させることで、前記蓄積部に蓄積された電荷を、前記ゲート部を介して前記転送部から前記出力部に転送して検出させる
前記（４）又は（５）に記載の半導体装置。
（７）
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に電圧を印加して、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部に電界を与えることにより、前記入力部から入力された電荷を、前記転送部、前記ゲート部、及び前記蓄積部の順に移送し、
前記転送電極部、及び前記ゲート電極部の電圧を遮断して、それぞれ対をなす前記転送部、及び前記ゲート部への電界を消滅させることにより、前記蓄積部に転送された電荷を蓄積させる
前記（４）又は（５）に記載の半導体装置。
（８）
電荷を蓄積した前記蓄積部と対をなす前記蓄積電極部に電圧を印加するとともに、前記ゲート電極部、及び前記転送電極部に電圧を印加して、それぞれ対をなす前記ゲート部、及び前記転送部に電界を与えることにより、前記蓄積部に蓄積された電荷を、前記ゲート部、及び前記転送部の順に移送し、
前記転送部から前記出力部に電荷を移送し、前記蓄積電極部、前記ゲート電極部、及び前記転送電極部の電圧を遮断して、それぞれ対をなす前記蓄積部、前記ゲート部、及び前記転送部への電界を消滅させることにより、前記蓄積部に蓄積された電荷を、前記出力部に転送する
前記（４）又は（６）に記載の半導体装置。
（９）
前記ゲート部は、外部から電気的に非接触な浮遊領域、又は外部からの電界により電荷を蓄積可能な領域が形成される電荷蓄積領域形成部を有する
前記（１）乃至（８）のいずれかに記載の半導体装置。
（１０）
前記浮遊領域、又は前記電荷蓄積領域形成部は、前記転送部と前記蓄積部が有する浮遊領域と接続している
前記（９）に記載の半導体装置。
（１１）
前記転送部、前記ゲート部、及び前記蓄積部は、半導体層を有し、
前記転送部と前記蓄積部における浮遊領域は、前記転送電極部、又は前記蓄積電極部に電圧を印加することで、それぞれ対をなす前記転送部、又は前記蓄積部に生じる電界により形成される
前記（４）乃至（８）のいずれかに記載の半導体装置。
（１２）
前記入力部と、前記メモリ部の前記転送部とを、電気的に接続と遮断を切り替えることが可能なスイッチ部を有する
前記（１）乃至（１１）のいずれかに記載の半導体装置。
（１３）
前記入力部は、半導体層を有し、
前記スイッチ部は、前記半導体層に形成される
前記（１２）に記載の半導体装置。
（１４）
前記出力部と、前記メモリ部の前記転送部とを、電気的に接続と遮断を切り替えることが可能なスイッチ部を有する
前記（１）乃至（１３）のいずれかに記載の半導体装置。
（１５）
前記出力部は、半導体層を有し、
前記スイッチ部は、前記半導体層に形成される
前記（１４）に記載の半導体装置。
（１６）
アナログメモリ装置として構成される
前記（１）乃至（１５）のいずれかに記載の半導体装置。
（１７）
前記アナログメモリ装置を複数並列に配置したアレイ状のアナログメモリアレイシステムとして構成される
前記（１６）に記載の半導体装置。
（１８）
前記アナログメモリアレイシステムでは、並列に配置された前記アナログメモリ装置の間で、それぞれゲート部と対をなすゲート電極部同士が電気的に接続される
前記（１７）に記載の半導体装置。
電荷を入力する入力部と、
前記入力部からの電荷を集積して蓄積するメモリ部と、
前記メモリ部に蓄積された電荷を検出して出力する出力部と
を備え、
前記メモリ部は、ゲート部と蓄積部の対が複数接続される転送部を有し、
前記ゲート部は、電荷を蓄積する前記蓄積部を選択し、
前記転送部は、前記入力部からの電荷を、前記ゲート部により選択された前記蓄積部に転送し、
前記蓄積部は、前記転送部から転送される電荷を蓄積し、
前記転送部は、前記ゲート部により選択された前記蓄積部に蓄積された電荷を、前記出力部に転送する
半導体装置。
（２）
前記転送部と前記蓄積部は、外部から電気的に非接触な浮遊領域を有する
前記（１）に記載の半導体装置。
（３）
前記転送部と前記蓄積部は、外部からの電界により電荷を蓄積可能な領域が形成される電荷蓄積領域形成部を有する
前記（１）に記載の半導体装置。
（４）
前記転送部、前記ゲート部、及び前記蓄積部には、転送電極部、ゲート電極部、及び蓄積電極部がそれぞれ電気的に非接触な状態で対をなし、かつ、前記転送電極部、前記ゲート電極部、及び前記蓄積電極部のぞれぞれは、電気的に分離されており、
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加することで、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部に電界の影響を付与する
前記（１）乃至（３）のいずれかに記載の半導体装置。
（５）
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加する動作と遮断する動作により、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部にそれぞれ電界を発生させるか、又は電界を消滅させることで、前記入力部から前記転送部に入力された電荷を、前記ゲート部を介して前記蓄積部に転送して蓄積させる
前記（４）に記載の半導体装置。
（６）
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に個別に電圧を印加する動作と遮断する動作により、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部にそれぞれ電界を発生させるか、又は電界を消滅させることで、前記蓄積部に蓄積された電荷を、前記ゲート部を介して前記転送部から前記出力部に転送して検出させる
前記（４）又は（５）に記載の半導体装置。
（７）
前記転送電極部、前記ゲート電極部、及び前記蓄積電極部に電圧を印加して、それぞれ対をなす前記転送部、前記ゲート部、及び前記蓄積部に電界を与えることにより、前記入力部から入力された電荷を、前記転送部、前記ゲート部、及び前記蓄積部の順に移送し、
前記転送電極部、及び前記ゲート電極部の電圧を遮断して、それぞれ対をなす前記転送部、及び前記ゲート部への電界を消滅させることにより、前記蓄積部に転送された電荷を蓄積させる
前記（４）又は（５）に記載の半導体装置。
（８）
電荷を蓄積した前記蓄積部と対をなす前記蓄積電極部に電圧を印加するとともに、前記ゲート電極部、及び前記転送電極部に電圧を印加して、それぞれ対をなす前記ゲート部、及び前記転送部に電界を与えることにより、前記蓄積部に蓄積された電荷を、前記ゲート部、及び前記転送部の順に移送し、
前記転送部から前記出力部に電荷を移送し、前記蓄積電極部、前記ゲート電極部、及び前記転送電極部の電圧を遮断して、それぞれ対をなす前記蓄積部、前記ゲート部、及び前記転送部への電界を消滅させることにより、前記蓄積部に蓄積された電荷を、前記出力部に転送する
前記（４）又は（６）に記載の半導体装置。
（９）
前記ゲート部は、外部から電気的に非接触な浮遊領域、又は外部からの電界により電荷を蓄積可能な領域が形成される電荷蓄積領域形成部を有する
前記（１）乃至（８）のいずれかに記載の半導体装置。
（１０）
前記浮遊領域、又は前記電荷蓄積領域形成部は、前記転送部と前記蓄積部が有する浮遊領域と接続している
前記（９）に記載の半導体装置。
（１１）
前記転送部、前記ゲート部、及び前記蓄積部は、半導体層を有し、
前記転送部と前記蓄積部における浮遊領域は、前記転送電極部、又は前記蓄積電極部に電圧を印加することで、それぞれ対をなす前記転送部、又は前記蓄積部に生じる電界により形成される
前記（４）乃至（８）のいずれかに記載の半導体装置。
（１２）
前記入力部と、前記メモリ部の前記転送部とを、電気的に接続と遮断を切り替えることが可能なスイッチ部を有する
前記（１）乃至（１１）のいずれかに記載の半導体装置。
（１３）
前記入力部は、半導体層を有し、
前記スイッチ部は、前記半導体層に形成される
前記（１２）に記載の半導体装置。
（１４）
前記出力部と、前記メモリ部の前記転送部とを、電気的に接続と遮断を切り替えることが可能なスイッチ部を有する
前記（１）乃至（１３）のいずれかに記載の半導体装置。
（１５）
前記出力部は、半導体層を有し、
前記スイッチ部は、前記半導体層に形成される
前記（１４）に記載の半導体装置。
（１６）
アナログメモリ装置として構成される
前記（１）乃至（１５）のいずれかに記載の半導体装置。
（１７）
前記アナログメモリ装置を複数並列に配置したアレイ状のアナログメモリアレイシステムとして構成される
前記（１６）に記載の半導体装置。
（１８）
前記アナログメモリアレイシステムでは、並列に配置された前記アナログメモリ装置の間で、それぞれゲート部と対をなすゲート電極部同士が電気的に接続される
前記（１７）に記載の半導体装置。
【符号の説明】
【0128】
１，１０ アナログメモリ装置， １０Ａ アナログメモリ部， ２０ 制御部， １０１ 入力部， １０２ メモリ部， １０３ 出力部， １０４ 比較部， １１１ 注入部， １１１Ａ 入力電極部， １１２ 入力ゲート部， １１２Ａ 入力ゲート電極部， １２１ 転送部， １２１Ａ 転送電極部， １２２ ゲート部， １２２Ａ ゲート電極部， １２３ 蓄積部， １２３Ａ 蓄積電極部， １３１ 出力ゲート部， １３１Ａ 出力ゲート電極部， １３２ 検出部， １３２Ａ 出力電極部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】