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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022078881
(43)【公開日】2022-05-25
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
   G11C 16/26 20060101AFI20220518BHJP
   H01L 27/11582 20170101ALI20220518BHJP
   H01L 27/11556 20170101ALI20220518BHJP
   H01L 21/336 20060101ALI20220518BHJP
   G11C 16/08 20060101ALI20220518BHJP
   G11C 16/04 20060101ALI20220518BHJP
【FI】
G11C16/26 100
H01L27/11582
H01L27/11556
H01L29/78 371
G11C16/08 120
G11C16/04 170
【審査請求】未請求
【請求項の数】7
【出願形態】OL
(21)【出願番号】P 2020189844
(22)【出願日】2020-11-13
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】内海 哲章
【テーマコード(参考)】
5B225
5F083
5F101
【Fターム(参考)】
5B225BA08
5B225BA19
5B225CA01
5B225DA03
5B225DA09
5B225DE05
5B225EA05
5B225EC04
5B225FA02
5B225FA07
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083GA11
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083JA53
5F083KA01
5F083KA05
5F083LA03
5F083LA05
5F083LA10
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083ZA01
5F101BA02
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD35
5F101BE02
5F101BE05
5F101BE06
5F101BH21
(57)【要約】
【課題】好適に動作可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、複数の第1ワード線と、第1、第2選択ゲート線と、第1、第2半導体柱と、第1、第2ビット線と、第1、第2トランジスタと、を備える。第1ワード線は、基板の表面と交差する第1方向に並ぶ。第1、第2選択ゲート線は、第2方向に延伸し、第1方向から見て複数の第1ワード線と重なる。第1、第2選択ゲート線は、第2方向に並ぶ。第1、第2半導体柱は、第1方向に延伸する。第1半導体柱は、複数の第1ワード線及び第1選択ゲート線と対向する。第2半導体柱は、複数の第1ワード線及び第2選択ゲート線と対向する。第1、第2ビット線は、第3方向に延伸し、第1方向から見て第1、第2半導体柱と重なる。第1トランジスタは、第1選択ゲート線に電気的に接続されている。第2トランジスタは、第2選択ゲート線に電気的に接続されている。
【選択図】図3
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する第1方向に並ぶ複数の第1ワード線と、
前記第1方向と交差する第2方向に延伸し、前記第1方向から見て前記複数の第1ワード線と重なる位置に設けられた第1選択ゲート線と、
前記第2方向に延伸し、前記第1方向から見て前記複数の第1ワード線と重なる位置に設けられ、前記第2方向において前記第1選択ゲート線と並ぶ第2選択ゲート線と、
前記第1方向に延伸し、前記複数の第1ワード線及び前記第1選択ゲート線と対向する第1半導体柱と、
前記第1方向に延伸し、前記複数の第1ワード線及び前記第2選択ゲート線と対向する第2半導体柱と、
前記第1方向及び前記第2方向と交差する第3方向に延伸し、前記第1方向から見て前記第1半導体柱と重なる位置に設けられた第1ビット線と、
前記第3方向に延伸し、前記第1方向から見て前記第2半導体柱と重なる位置に設けられた第2ビット線と、
前記第1選択ゲート線に電気的に接続された第1トランジスタと、
前記第2選択ゲート線に電気的に接続された第2トランジスタと
を備える半導体記憶装置。
【請求項2】
前記第1選択ゲート線と電気的に接続された第1電圧出力回路と、
前記第2選択ゲート線と電気的に接続された第2電圧出力回路と
を備え、
前記第1トランジスタは、前記第1電圧出力回路と前記第1選択ゲート線との間の電流経路に設けられ、前記第2電圧出力回路と前記第2選択ゲート線との間の電流経路には設けられておらず、
前記第2トランジスタは、前記第2電圧出力回路と前記第2選択ゲート線との間の電流経路に設けられ、前記第1電圧出力回路と前記第1選択ゲート線との間の電流経路には設けられていない
請求項1記載の半導体記憶装置。
【請求項3】
第1読出動作の第1のタイミングにおいて、
前記第1選択ゲート線に第1電圧が供給され、
前記第2選択ゲート線に前記第1電圧が供給され、
第2読出動作の第2のタイミングにおいて、
前記第1選択ゲート線に前記第1電圧が供給され、
前記第2選択ゲート線に、前記第1電圧よりも小さい第2電圧が供給される
請求項1又は2記載の半導体記憶装置。
【請求項4】
前記第2方向に延伸し、前記第1方向から見て前記複数の第1ワード線と重なる位置に設けられ、前記第3方向において前記第1選択ゲート線と並ぶ第3選択ゲート線と、
前記第2方向に延伸し、前記第1方向から見て前記複数の第1ワード線と重なる位置に設けられ、前記第2方向において前記第3選択ゲート線と並び、前記第3方向において前記第2選択ゲート線と並ぶ第4選択ゲート線と、
前記第1方向に延伸し、前記複数の第1ワード線及び前記第3選択ゲート線と対向する第3半導体柱と、
前記第1方向に延伸し、前記複数の第1ワード線及び前記第4選択ゲート線と対向する第4半導体柱と、
前記第3選択ゲート線に電気的に接続された第3トランジスタと、
前記第4選択ゲート線に電気的に接続された第4トランジスタと
を備え、
前記第1読出動作の前記第1のタイミングにおいて、
前記第3選択ゲート線に前記第2電圧が供給され、
前記第4選択ゲート線に前記第2電圧が供給され、
前記第2読出動作の前記第2のタイミングにおいて、
前記第3選択ゲート線に前記第2電圧が供給され、
前記第4選択ゲート線に前記第1電圧が供給される
請求項3記載の半導体記憶装置。
【請求項5】
前記第1方向に並び、前記第3方向において前記複数の第1ワード線と並び、前記第1方向から見て前記第1ビット線及び前記第2ビット線と重なる位置に設けられた複数の第2ワード線と、
前記第2方向に延伸し、前記第1方向から見て前記複数の第2ワード線と重なる位置に設けられた第5選択ゲート線と、
前記第2方向に延伸し、前記第1方向から見て前記複数の第2ワード線と重なる位置に設けられ、前記第2方向において前記第5選択ゲート線と並ぶ第6選択ゲート線と、
前記第1方向に延伸し、前記複数の第2ワード線及び前記第5選択ゲート線と対向する第5半導体柱と、
前記第1方向に延伸し、前記複数の第2ワード線及び前記第6選択ゲート線と対向する第6半導体柱と
を備え、
前記第1読出動作の前記第1のタイミングにおいて、
前記第5選択ゲート線に前記第2電圧が供給され、
前記第6選択ゲート線に前記第2電圧が供給され、
第3読出動作の第3のタイミングにおいて、
前記第1選択ゲート線に前記第1電圧が供給され、
前記第2選択ゲート線に前記第2電圧が供給され、
前記第5選択ゲート線に前記第2電圧が供給され、
前記第6選択ゲート線に前記第1電圧が供給される
請求項3又は4記載の半導体記憶装置。
【請求項6】
前記複数の第1ワード線の少なくとも一部は、それぞれ、前記第2方向に延伸する第1導電層を備え、
前記第1導電層は、前記第1半導体柱及び前記第2半導体柱に対向する
請求項1~5のいずれか1項記載の半導体記憶装置。
【請求項7】
前記複数の第1ワード線の少なくとも一部は、それぞれ、
前記第2方向に延伸し、前記第1半導体柱に対向する第2導電層と、
前記第2方向に延伸し、前記第2半導体柱に対向する第3導電層と
を備え、
前記半導体記憶装置は、前記第2導電層と前記第3導電層とを電気的に導通させる接続配線を備える
請求項1~6のいずれか1項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【0002】
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体柱と、ゲート電極及び半導体柱の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン(Si)等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2018-026518号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体装置は、基板と、複数の第1ワード線と、第1選択ゲート線と、第2選択ゲート線と、第1半導体柱と、第2半導体柱と、第1ビット線と、第2ビット線と、第1トランジスタと、第2トランジスタと、を備える。複数の第1ワード線は、基板の表面と交差する第1方向に並ぶ。第1選択ゲート線は、第1方向と交差する第2方向に延伸し、第1方向から見て複数の第1ワード線と重なる位置に設けられている。第2選択ゲート線は、第2方向に延伸し、第1方向から見て複数の第1ワード線と重なる位置に設けられ、第2方向において第1選択ゲート線と並ぶ。第1半導体柱は、第1方向に延伸し、複数の第1ワード線及び第1選択ゲート線と対向する。第2半導体柱は、第1方向に延伸し、複数の第1ワード線及び第2選択ゲート線と対向する。第1ビット線は、第1方向及び第2方向と交差する第3方向に延伸し、第1方向から見て第1半導体柱と重なる位置に設けられている。第2ビット線は、第3方向に延伸し、第1方向から見て第2半導体柱と重なる位置に設けられている。第1トランジスタは、第1選択ゲート線に電気的に接続されている。第2トランジスタは、第2選択ゲート線に電気的に接続されている。
【図面の簡単な説明】
【0006】
図1】第1実施形態に係るメモリダイMDの構成を示す模式的なブロック図である。
図2】メモリダイMDの一部の構成を示す模式的な回路図である。
図3】メモリダイMDの一部の構成を示す模式的な回路図である。
図4】メモリダイMDの一部の構成を示す模式的な回路図である。
図5】メモリダイMDの一部の構成を示す模式的な回路図である。
図6】メモリダイMDの一部の構成を示す模式的な回路図である。
図7】メモリダイMDの一部の構成を示す模式的な回路図である。
図8】メモリダイMDの模式的な平面図である。
図9】メモリダイMDの模式的な断面図である。
図10図8のAで示した部分の模式的な拡大図である。
図11図8のBで示した部分の模式的な拡大図である。
図12図11のCで示した部分の模式的な拡大図である。
図13図12のDで示した部分の模式的な拡大図である。
図14図9のEで示した部分の模式的な拡大図である。
図15】Z方向から見て図10中の構成と重なる位置に設けられた構成を示す模式的な平面図である。
図16】3ビットのデータが記録されるメモリセルMCのしきい値電圧について説明するための模式的な図である。
図17】下位ビットの読出動作について説明するための模式的な波形図である。
図18】同読出動作について説明するための模式的な平面図である。
図19】同読出動作について説明するための模式的な断面図である。
図20】同読出動作について説明するための模式的な断面図である。
図21】中位ビットの読出動作について説明するための模式的な波形図である。
図22】上位ビットの読出動作について説明するための模式的な波形図である。
図23】メモリダイMDにおいて実行可能な読出動作について説明するための模式的な平面図である。
図24】同読出動作について説明するための模式的な断面図である。
図25】第2実施形態に係るメモリダイMD2の構成を示す模式的なブロック図である。
図26】メモリダイMD2の一部の構成を示す模式的な回路図である。
図27】メモリダイMD2において実行可能な読出動作について説明するための模式的な平面図である。
図28】同読出動作について説明するための模式的な断面図である。
図29】第3実施形態に係るメモリダイMD3の構成を示す模式的なブロック図である。
図30】メモリダイMD3において実行可能な読出動作について説明するための模式的な断面図である。
図31】第4実施形態に係るメモリダイMD4の構成を示す模式的なブロック図である。
図32】メモリダイMD4の一部の構成を示す模式的な回路図である。
図33】メモリダイMD4において実行可能な読出動作について説明するための模式的な波形図である。
図34】第5実施形態に係るメモリダイMD5の構成を示す模式的なブロック図である。
図35】メモリダイMD5の一部の構成を示す模式的な回路図である。
図36】メモリダイMD5の一部の構成を示す模式的な平面図である。
図37】メモリダイMD5において実行可能な読出動作について説明するための模式的な波形図である。
図38】メモリダイMD5において実行可能な読出動作について説明するための模式的な波形図である。
図39】メモリダイMD5において実行可能な読出動作について説明するための模式的な波形図である。
図40】第6実施形態に係るメモリダイMD6の一部の構成を示す模式的な断面図である。
図41】メモリダイMD6の一部の構成を示す模式的な断面図である。
図42】メモリダイMD6の一部の構成を示す模式的な平面図である。
図43】その他の実施形態に係るメモリダイMD7の構成を示す模式的な平面図である。
図44図43のFで示した部分の模式的な拡大図である。
図45図43のGで示した部分の模式的な拡大図である。
図46】その他の実施形態に係るメモリダイMD8の構成を示す模式的な平面図である。
図47】メモリダイMD8の模式的な断面図である。
図48】その他の実施形態に係るメモリダイMD9の構成を示す模式的な斜視図である。
図49】その他の実施形態に係る読出動作について説明するための模式的な波形図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【0010】
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が2つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が2つの配線の間の電流経路に設けられており、このトランジスタ等がON状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
【0014】
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
【0016】
[第1実施形態]
[回路構成]
図1は、第1実施形態に係るメモリダイMDの構成を示す模式的なブロック図である。図2図7は、メモリダイMDの一部の構成を示す模式的な回路図である。
【0017】
図1に示す様に、メモリダイMDは、データを記憶するメモリセルアレイMCAと、メモリセルアレイMCAに接続された周辺回路PCと、を備える。周辺回路PCは、ブロックデコーダBLKDと、ワード線デコーダWLDと、ドレイン側選択ゲート線デコーダSGDDと、ドライバ回路DRVと、電圧生成回路VGと、を備える。また、周辺回路PCは、センスアンプモジュールSAMと、キャッシュメモリCMと、シーケンサSQCと、アドレスレジスタADRと、入出力制御回路I/Oと、を備える。
【0018】
尚、図1では、メモリダイMDに含まれる1つのメモリセルアレイMCAのみを例示している。しかしながら、メモリダイMDは、2以上のメモリセルアレイMCAを含んでいても良い。この様な場合、例えば、周辺回路PC中の一部の構成は、メモリセルアレイMCAに対応して複数設けられても良い。例えば、ブロックデコーダBLKD、ワード線デコーダWLD、ドレイン側選択ゲート線デコーダSGDD、センスアンプモジュールSAM、キャッシュメモリCM等の構成は、メモリセルアレイMCAに対応して複数設けられても良い。また、周辺回路PC中の一部の構成は、複数のメモリセルアレイMCAに共通する構成としても良い。例えば、電圧生成回路VG、シーケンサSQC、入出力回路I/O等の構成は、複数のメモリセルアレイMCAに共通する構成としても良い。
【0019】
[メモリセルアレイMCAの回路構成]
メモリセルアレイMCAは、図2に示す様に、複数のメモリブロックBLK(図示の例では、メモリブロックBLK~メモリブロックBLK)を備える。メモリブロックBLKは、図3に示す様に、それぞれ、複数のストリングユニットSU(図示の例では、ストリングユニットSUa~ストリングユニットSUj)を備える。これら複数のストリングユニットSUは、それぞれ、複数のメモリストリングMSを備える。ストリングユニットSUa~ストリングユニットSUe中の複数のメモリストリングMSの一端は、それぞれ、ビット線BLaを介して周辺回路PCに接続される。ストリングユニットSUf~ストリングユニットSUj中の複数のメモリストリングMSの一端は、それぞれ、ビット線BLfを介して周辺回路PCに接続される。ストリングユニットSUa~ストリングユニットSUj中の複数のメモリストリングMSの他端は、それぞれ、共通のソース線SLを介して周辺回路PCに接続される。
【0020】
メモリストリングMSは、ビット線BLa又はビット線BLf、及び、ソース線SLの間に直列に接続されたドレイン側選択トランジスタSTD、複数のメモリセルMC(メモリトランジスタ)、及び、ソース側選択トランジスタSTSを備える。以下、ドレイン側選択トランジスタSTD及びソース側選択トランジスタSTSを、単に選択トランジスタ(STD、STS)と呼ぶ事がある。
【0021】
メモリセルMCは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルMCのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルMCは、1ビット又は複数ビットのデータを記憶する。尚、1のメモリストリングMSに対応する複数のメモリセルMCのゲート電極には、それぞれ、ワード線WLが接続される。これらワード線WLは、それぞれ、1のメモリブロックBLK中の全てのメモリストリングMSに共通に接続される。
【0022】
選択トランジスタ(STD、STS)は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ(STD、STS)のゲート電極には、それぞれ、選択ゲート線(SGD、SGS)が接続される。ドレイン側選択ゲート線SGDは、ストリングユニットSUに対応して設けられ、1のストリングユニットSU中の全てのメモリストリングMSに共通に接続される。ソース側選択ゲート線SGSは、1のメモリブロックBLK中の全てのメモリストリングMSに共通に接続される。尚、以下の説明では、ストリングユニットSUaに対応するドレイン側選択ゲート線SGDを、ドレイン側選択ゲート線SGDaと呼ぶ場合がある。同様に、ストリングユニットSUb~ストリングユニットSUjに対応するドレイン側選択ゲート線SGDを、ドレイン側選択ゲート線SGDb~ドレイン側選択ゲート線SGDjと呼ぶ場合がある。
【0023】
[ブロックデコーダBLKDの回路構成]
ブロックデコーダBLKDは、図4及び図5に示す様に、複数のブロックデコードユニットblkdを備える。これら複数のブロックデコードユニットblkdは、図2に示す様に、メモリセルアレイMCA中の複数のメモリブロックBLKに対応して設けられている。図4及び図5に示す様に、ブロックデコードユニットblkdは、複数のトランジスタTBLKを備える。便宜上、図中では一部省略しているが、これら複数のトランジスタTBLKは、メモリブロックBLK中の複数のワード線WL、ドレイン側選択ゲート線SGDa~ドレイン側選択ゲート線SGDj、及び、ソース側選択ゲート線SGSに対応して設けられている。トランジスタTBLKは、例えば、電界効果型のNMOSトランジスタである。また、図5に示す様に、ブロックデコードユニットblkdは、複数のトランジスタTBLK´を備える。これら複数のトランジスタTBLK´は、メモリブロックBLK中の複数の選択ゲート線(SGD,SGS)に対応して設けられている。トランジスタTBLK´は、例えば、電界効果型のPMOSトランジスタである。
【0024】
トランジスタTBLKのドレイン電極は、図2に示す様に、ワード線WL又は選択ゲート線(SGD,SGS)に接続されている。トランジスタTBLKのソース電極は、配線CGに接続されている。尚、図2等においては、ワード線WLに電気的に接続された配線CGを配線CGWLと、ドレイン側選択ゲート線SGDに電気的に接続された配線CGを配線CGSGDと、ソース側選択ゲート線SGSに電気的に接続された配線CGを配線CGSGSとして示している。配線CGは、ブロックデコーダBLKD中の全てのブロックデコードユニットblkdに接続されている。トランジスタTBLKのゲート電極は、信号供給線BLKSELに接続されている。信号供給線BLKSELは、全てのブロックデコードユニットblkdに対応して複数設けられている。また、信号供給線BLKSELは、ブロックデコードユニットblkd中の全てのトランジスタTBLKに接続されている。
【0025】
トランジスタTBLK´のドレイン電極は、図5に示す様に、選択ゲート線(SGD,SGS)に接続されている。トランジスタTBLK´のソース電極は、接地電圧VSSが供給されるボンディングパッド電極Pに接続されている。トランジスタTBLK´のゲート電極は、信号供給線BLKSEL´に接続されている。信号供給線BLKSEL´は、ブロックデコードユニットblkd中の全てのトランジスタTBLK´に接続されている。
【0026】
読出動作、書込シーケンス等においては、例えば、アドレスレジスタADR(図1)中のブロックアドレスABLKに対応する一つの信号供給線BLKSEL(図2)が“H”状態となり、その他の信号供給線BLKSELが“L”状態となる。例えば、一つの信号供給線BLKSELに正の大きさを有する所定の駆動電圧が供給され、その他の信号供給線BLKSELに接地電圧VSS等が供給される。これにより、ブロックアドレスABLKに対応する一つのメモリブロックBLK中の全てのワード線WLが配線CGWLと導通する。また、その他のメモリブロックBLK中の全てのワード線WLがフローティング状態となる。また、ブロックアドレスABLKに対応する一つのメモリブロックBLK中の全ての選択ゲート線(SGD,SGS)が配線CGSGD,CGSGSと導通する。また、その他のメモリブロックBLK中の全ての選択ゲート線(SGD,SGS)に接地電圧VSSが供給される。
【0027】
[ワード線デコーダWLDの回路構成]
ワード線デコーダWLDは、図4に示す様に、メモリブロックBLK中の複数のワード線WLに対応して設けられた複数のワード線デコードユニットwldを備える。図示の例において、ワード線デコードユニットwldは、2つのトランジスタTWLを備える。トランジスタTWLは、例えば、電界効果型のNMOSトランジスタである。トランジスタTWLのドレイン電極は、配線CGWLに接続されている。トランジスタTWLのソース電極は、配線CG又は配線CGに接続されている。トランジスタTWLのゲート電極は、信号供給線WLSEL又は信号供給線WLSELに接続されている。信号供給線WLSELは、全てのワード線デコードユニットwldに含まれる一方のトランジスタTWLに対応して複数設けられている。信号供給線WLSELは、全てのワード線デコードユニットwldに含まれる他方のトランジスタTWLに対応して複数設けられている。
【0028】
読出動作、書込シーケンス等においては、例えば、アドレスレジスタADR(図1)中のワード線アドレスAWLに対応する一つのワード線デコードユニットwld(図4)に対応する信号供給線WLSELが“H”状態となる。また、これに対応するWLSELが“L”状態となる。また、それ以外のワード線デコードユニットwldに対応する信号供給線WLSELが“L”状態となり、これに対応するWLSELが“H”状態となる。また、配線CGには、選択ワード線WLに対応する電圧が供給される。また、配線CGには、非選択ワード線WLに対応する電圧が供給される。これにより、上記ワード線アドレスAWLに対応する一つのワード線WLに、選択ワード線WLに対応する電圧が供給される。また、その他のワード線WLに、非選択ワード線WLに対応する電圧が供給される。
【0029】
尚、図4の例では、各ワード線デコードユニットwldが、2つのトランジスタTWLを備える。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、ワード線WLの電圧を3通り以上に制御する場合には、各ワード線デコードユニットwldが、3つ以上のトランジスタTWLを備えていても良い。尚、ワード線WLの電圧を3通りに制御する場合としては、例えば、選択ワード線WLの隣の非選択ワード線WLに、その他の非選択ワード線WLよりも大きい電圧を供給する場合、等が挙げられる。
【0030】
[ドレイン側選択ゲート線デコーダSGDDの回路構成]
ドレイン側選択ゲート線デコーダSGDDは、図5に示す様に、メモリブロックBLK中の複数のドレイン側選択ゲート線SGDに対応して設けられた複数のドレイン側選択ゲート線デコードユニットsgddを備える。図示の例において、ドレイン側選択ゲート線デコードユニットsgddは、2つのトランジスタTSGDを備える。トランジスタTSGDは、例えば、電界効果型のNMOSトランジスタである。トランジスタTSGDのドレイン電極は、配線CGSGDに接続されている。トランジスタTSGDのソース電極は、配線CG又は配線CGに接続されている。トランジスタTSGDのゲート電極は、信号供給線SGDSEL又は信号供給線SGDSELに接続されている。信号供給線SGDSELは、全てのドレイン側選択ゲート線デコードユニットsgddに含まれる一方のトランジスタTSGDに対応して複数設けられている。信号供給線SGDSELは、全てのドレイン側選択ゲート線デコードユニットsgddに含まれる他方のトランジスタTSGDに対応して複数設けられている。
【0031】
読出動作、書込シーケンス等においては、例えば、アドレスレジスタADR(図1)中のストリングアドレスASUに対応する一つのドレイン側選択ゲート線デコードユニットsgdd(図5)に対応する信号供給線SGDSELが“H”状態となる。また、これに対応するSGDSELが“L”状態となる。また、それ以外のドレイン側選択ゲート線デコードユニットsgddに対応する信号供給線SGDSELが“L”状態となり、これに対応するSGDSELが“H”状態となる。また、配線CGには、選択ドレイン側選択ゲート線SGDに対応する電圧が供給される。また、配線CGには、非選択ドレイン側選択ゲート線SGDに対応する電圧が供給される。これにより、上記ストリングアドレスASUに対応する一つのドレイン側選択ゲート線SGDに、選択ドレイン側選択ゲート線SGDに対応する電圧が供給される。また、その他のドレイン側選択ゲート線SGDに、非選択ドレイン側選択ゲート線SGDに対応する電圧が供給される。
【0032】
尚、図1に示す様に、メモリダイMDは、2つのドレイン側選択ゲート線デコーダSGDDを備えている。一方のドレイン側選択ゲート線デコーダSGDDは、ドレイン側選択ゲート線SGDa~ドレイン側選択ゲート線SGDe(図2)に電気的に接続されている。他方のドレイン側選択ゲート線デコーダSGDDは、ドレイン側選択ゲート線SGDf~ドレイン側選択ゲート線SGDj(図2)に電気的に接続されている。また、図1に示す様に、アドレスレジスタADRは、2つのストリングアドレスASUを同時に保持可能に構成されている。これら2つのストリングアドレスASUのうちの一方は、ストリングユニットSUa~ストリングユニットSUeのうちの一つに対応する。また、これら2つのストリングアドレスASUのうちの他方は、ストリングユニットSUf~ストリングユニットSUjのうちの一つに対応する。また、メモリダイMDは、読出動作、書込シーケンス等に際し、これら2つのストリングアドレスASUに応じて、2つのドレイン側選択ゲート線を同時に選択可能に構成されている。
【0033】
[ドライバ回路DRVの回路構成]
ドライバ回路DRVは、例えば、図1に示す様に、複数のドライバユニットdrvを備える。ドライバユニットdrvは、例えば、ワード線デコーダWLD中の配線CG及び配線CG、ドレイン側選択ゲート線デコーダSGDD中の配線CG及び配線CG、並びに、ソース線SL等に対応して設けられている。ドライバユニットdrvは、例えば図4及び図5に例示する様に、複数のトランジスタTDRVを備える。トランジスタTDRVは、例えば、電界効果型のNMOSトランジスタである。トランジスタTDRVのドレイン電極は、配線CG、配線CG等に接続されている。トランジスタTDRVのソース電極は、電圧供給線LVG又は電圧供給線Lに接続されている。電圧供給線LVGは、電圧生成回路VGの複数の出力端子のうちの一つに接続されている。電圧供給線Lは、接地電圧VSSが供給されるボンディングパッド電極Pに接続されている。トランジスタTDRVのゲート電極は、それぞれ、信号供給線VSELに接続されている。
【0034】
読出動作、書込シーケンス等においては、例えば、ドライバユニットdrv中の複数の信号供給線VSELのいずれかが“H”状態となり、その他の信号供給線VSELが“L”状態となる。
【0035】
[電圧生成回路VGの回路構成]
電圧生成回路VGは、例えば図4及び図5に示す様に、複数の電圧生成ユニットvgを備える。電圧生成ユニットvgは、読出動作、書込シーケンス等において、所定の大きさの電圧を生成し、電圧供給線LVGに出力する。電圧生成ユニットvgは、例えば、チャージポンプ回路等の昇圧回路であっても良いし、レギュレータ等の降圧回路であっても良い。電圧生成回路VGは、例えば、シーケンサSQCからの制御信号に従って、複数通りの動作電圧を生成する。これら複数通りの動作電圧は、読出動作、書込動作等に際して、ビット線BLa、ビット線BLf、ソース線SL、ワード線WL及び選択ゲート線(SGD、SGS)に印加される。複数の電圧生成ユニットvgから出力される動作電圧は、シーケンサSQCからの制御信号に従って適宜調整される。
【0036】
[センスアンプモジュールSAMの回路構成]
センスアンプモジュールSAMについて、図6及び図7を用いて説明する。図6及び図7では、ビット線BLaを例として用いるが、ビット線BLfについても同様である。センスアンプモジュールSAMは、例えば図6に示す様に、複数のビット線BLaに対応する複数のセンスアンプユニットSAUを備える。センスアンプユニットSAUは、それぞれ、ビット線BLaに接続されたセンスアンプSAと、センスアンプSAに接続された配線LBUSと、配線LBUSに接続されたラッチ回路SDL,DL0~DLn(nは1以上の正の整数)と、配線LBUSに接続されたプリチャージ用の充電トランジスタ55(図7)と、を備える。センスアンプユニットSAU内の配線LBUSは、スイッチトランジスタDSWを介して配線DBUSに接続されている。
【0037】
センスアンプSAは、図7に示す様に、センストランジスタ41を備える。センストランジスタ41は、ビット線BLaに流れる電流に応じて配線LBUSの電荷を放電する。センストランジスタ41のソース電極は接地電圧VSSが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ42を介して配線LBUSに接続される。ゲート電極は、センスノードSEN、放電トランジスタ43、ノードCOM、クランプトランジスタ44及び耐圧トランジスタ45を介してビット線BLaに接続される。尚、センスノードSENは、キャパシタ48を介して内部制御信号線CLKSAに接続される。
【0038】
また、センスアンプSAは、電圧転送回路を備える。この電圧転送回路は、ラッチ回路SDLにラッチされたデータに応じて、ノードCOM及びセンスノードSENを、電圧VDDが供給される電圧供給線又は電圧VSRCが供給される電圧供給線と選択的に導通させる。この電圧転送回路は、ノードN1と、充電トランジスタ46と、充電トランジスタ49と、充電トランジスタ47と、放電トランジスタ50と、を備える。充電トランジスタ46は、ノードN1及びセンスノードSENの間に接続されている。充電トランジスタ49は、ノードN1及びノードCOMの間に接続されている。充電トランジスタ47は、ノードN1及び電圧VDDが供給される電圧供給線の間に接続されている。放電トランジスタ50は、ノードN1及び電圧VSRCが供給される電圧供給線の間に接続されている。尚、充電トランジスタ47及び放電トランジスタ50のゲート電極は、ラッチ回路SDLのノードINV_Sに共通に接続されている。
【0039】
尚、センストランジスタ41、スイッチトランジスタ42、放電トランジスタ43、クランプトランジスタ44、充電トランジスタ46、充電トランジスタ49及び放電トランジスタ50は、例えば、エンハンスメント型のNMOSトランジスタである。耐圧トランジスタ45は、例えば、デプレッション型のNMOSトランジスタである。充電トランジスタ47は、例えば、PMOSトランジスタである。
【0040】
また、スイッチトランジスタ42のゲート電極は、信号線STBに接続されている。放電トランジスタ43のゲート電極は、信号線XXLに接続されている。クランプトランジスタ44のゲート電極は、信号線BLCに接続されている。耐圧トランジスタ45のゲート電極は、信号線BLSに接続されている。充電トランジスタ46のゲート電極は、信号線HLLに接続されている。充電トランジスタ49のゲート電極は、信号線BLXに接続されている。これらの信号線STB,XXL,BLC,BLS,HLL,BLXは、シーケンサSQCに接続されている。
【0041】
ラッチ回路SDLは、ノードLAT_S,INV_Sと、ノードLAT_S,INV_Sの間に接続されたインバータ51,52と、ノードLAT_S,INV_Sに接続されたスイッチトランジスタ53,54と、を備える。インバータ51は、ノードLAT_Sに接続された出力端子と、ノードINV_Sに接続された入力端子と、を備える。インバータ52は、ノードLAT_Sに接続された入力端子と、ノードINV_Sに接続された出力端子と、を備える。スイッチトランジスタ53,54は、例えば、NMOSトランジスタである。スイッチトランジスタ53は、ノードLAT_S及び配線LBUSの間に接続されている。スイッチトランジスタ54は、ノードINV_S及び配線LBUSの間に接続されている。スイッチトランジスタ53のゲート電極は、信号線STLを介してシーケンサSQCに接続されている。スイッチトランジスタ54のゲート電極は、信号線STIを介してシーケンサSQCに接続されている。
【0042】
ラッチ回路DL0~DLnは、ラッチ回路SDLとほぼ同様に構成されている。ただし、上述の通り、ラッチ回路SDLのノードINV_SはセンスアンプSA中の充電トランジスタ47及び放電トランジスタ50のゲート電極と導通している。ラッチ回路DL0~DLnは、この点においてラッチ回路SDLと異なる。
【0043】
スイッチトランジスタDSWは、例えば、NMOSトランジスタである。スイッチトランジスタDSWは、配線LBUS及び配線DBUSの間に接続されている。スイッチトランジスタDSWのゲート電極は、信号線DBS(図6)を介してシーケンサSQCに接続されている。
【0044】
尚、図6に例示する様に、上述の信号線STB,HLL,XXL,BLX,BLC,BLSは、それぞれ、センスアンプモジュールSAMに含まれる全てのセンスアンプユニットSAUの間で共通に接続されている。また、上述の電圧VDDが供給される電圧供給線及び電圧VSRCが供給される電圧供給線は、それぞれ、センスアンプモジュールSAMに含まれる全てのセンスアンプユニットSAUの間で共通に接続されている。また、ラッチ回路SDLの信号線STI及び信号線STLは、それぞれ、センスアンプモジュールSAMに含まれる全てのセンスアンプユニットSAUの間で共通に接続されている。同様に、ラッチ回路DL0~DLn中の信号線STI及び信号線STLに対応する信号線TI0~TIn,TL0~TLnは、それぞれ、センスアンプモジュールSAMに含まれる全てのセンスアンプユニットSAUの間で共通に接続されている。一方、上述の信号線DBSは、それぞれ、センスアンプモジュールSAMに含まれる全てのセンスアンプユニットSAUに対応して複数設けられている。
【0045】
[キャッシュメモリCMの回路構成]
キャッシュメモリCM(図1)は、配線DBUSを介してセンスアンプモジュールSAM内のラッチ回路に接続された複数のラッチ回路を備える。これら複数のラッチ回路に含まれるデータは、順次センスアンプモジュールSAM又は入出力制御回路I/Oに転送される。
【0046】
また、キャッシュメモリCMには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタADR(図1)に保持されたカラムアドレスをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスに対応するラッチ回路を入出力制御回路I/O(図1)と導通させる。
【0047】
[シーケンサSQCの回路構成]
シーケンサSQC(図1)は、図示しないコマンドレジスタに保持されたコマンドデータに従い、ドライバ回路DRV、センスアンプモジュールSAM、及び、電圧生成回路VGに内部制御信号を出力する。また、シーケンサSQCは、図示しないステータスレジスタに、適宜自身の状態を示すステータスデータを出力する。
【0048】
また、シーケンサSQCは、レディ/ビジー信号を生成し、図示しないレディ/ビジー端子に出力する。レディ/ビジー端子が“L”状態の期間では、図示しないコントローラダイからメモリダイMDへのアクセスが基本的には禁止される。また、レディ/ビジー端子が“H”状態の期間においては、図示しないコントローラダイからメモリダイMDへのアクセスが許可される。
【0049】
[入出力制御回路I/Oの回路構成]
入出力制御回路I/Oは、例えば、図示しないデータ信号入出力端子と、データ信号入出力端子に接続されたコンパレータ等の入力回路及びOCD(Off Chip Driver)回路等の出力回路と、を備える。また、入出力回路I/Oは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。
【0050】
[メモリダイMDの構造]
図8は、メモリダイMDの模式的な平面図である。図9は、メモリダイMDの模式的な断面図である。図10は、図8のAで示した部分の模式的な拡大図である。図11は、図8のBで示した部分の模式的な拡大図である。図12は、図11のCで示した部分の模式的な拡大図である。図13は、図12のDで示した部分の模式的な拡大図である。図14は、図9のEで示した部分の模式的な拡大図である。図15は、Z方向から見て図10中の構成と重なる位置に設けられた構成を示す模式的な平面図である。尚、図10及び図15においては、一部の領域(後述する第1フックアップ領域RHU1)が省略されている。
【0051】
メモリダイMDは、例えば図8に示す様に、半導体基板100を備える。図示の例において、半導体基板100にはX方向及びY方向に並ぶ4つのメモリセルアレイ領域RMCAが設けられる。また、メモリセルアレイ領域RMCAは、X方向に並ぶ2つのメモリホール領域RMHを備える。また、これら2つのメモリホール領域RMHの間には、X方向に並ぶ2つの第1フックアップ領域RHU1と、これらの間に設けられた第2フックアップ領域RHU2と、が設けられている。また、半導体基板100のY方向の端部には、周辺領域Rが設けられている。周辺領域Rは、半導体基板100のY方向の端部に沿ってX方向に延伸する。
【0052】
メモリダイMDは、例えば図9に示す様に、半導体基板100上に設けられたトランジスタ層LTRと、トランジスタ層LTRの上方に設けられた配線層D0と、配線層D0の上方に設けられた配線層D1と、配線層D1の上方に設けられた配線層D2と、を備える。また、メモリダイMDは、配線層D2の上方に設けられたメモリセルアレイ層LMCAと、メモリセルアレイ層LMCAの上方に設けられた配線層M0と、を備える。尚、図9においては省略するものの、配線層M0の上方には、更に複数の配線層が設けられる。
【0053】
[半導体基板100の構造]
半導体基板100は、例えば、ホウ素(B)等のP型の不純物を含むP型のシリコン(Si)からなる半導体基板である。半導体基板100の表面には、リン(P)等のN型の不純物を含むN型ウェル領域と、ホウ素(B)等のP型の不純物を含むP型ウェル領域と、N型ウェル領域及びP型ウェル領域が設けられていない半導体基板領域と、酸化シリコン(SiO)等の絶縁領域100Iと、が設けられている。
【0054】
[トランジスタ層LTRの構造]
例えば図9に示す様に、半導体基板100の上面には、図示しない絶縁層を介して、配線層GCが設けられている。配線層GCは、半導体基板100の表面と対向する複数の電極gcを含む。また、半導体基板100の各領域及び配線層GCに含まれる複数の電極gcは、それぞれ、コンタクトCSに接続されている。
【0055】
半導体基板100のN型ウェル領域、P型ウェル領域及び半導体基板領域は、それぞれ、周辺回路PCを構成する複数のトランジスタTrのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0056】
配線層GCに含まれる複数の電極gcは、それぞれ、周辺回路PCを構成する複数のトランジスタTrのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0057】
コンタクトCSは、Z方向に延伸し、下端において半導体基板100又は電極gcの上面に接続されている。コンタクトCSと半導体基板100との接続部分には、N型の不純物又はP型の不純物を含む不純物領域が設けられている。コンタクトCSは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
【0058】
[配線層D0,D1,D2の構造]
例えば図9に示す様に、配線層D0,D1,D2に含まれる複数の配線は、メモリセルアレイ層LMCA中の構成、トランジスタ層LTR中の構成及び半導体基板100の少なくとも一つに、電気的に接続される。
【0059】
配線層D0,D1,D2は、それぞれ、複数の配線d0,d1,d2を含む。これら複数の配線d0,d1,d2は、例えば、窒化チタン(TiN)、窒化タンタル(TaN)等のバリア導電膜及びタングステン(W)、銅(Cu)、アルミニウム(Al)等の金属膜の積層膜等を含んでいても良い。
【0060】
[メモリセルアレイ層LMCAのメモリホール領域RMHにおける構造]
例えば図10に示す様に、メモリセルアレイ層LMCAには、Y方向に並ぶ複数のメモリブロックBLK(図10の例では、メモリブロックBLK~メモリブロックBLK)が設けられている。
【0061】
尚、以下の説明では、Y方向の一方側(例えば、図10のY方向負側)から数えて、1番目、4n(nは1以上の正の整数)番目及び4n+1番目のメモリブロックBLKを、メモリブロックBLKaと呼ぶ場合がある。図10には、メモリブロックBLKaとして、メモリブロックBLK,BLK,BLK,BLKが例示されている。また、以下の説明では、Y方向の一方側(例えば、図10のY方向負側)から数えて、2番目、3番目、4n+2番目及び4n+3番目のメモリブロックBLKを、メモリブロックBLKfと呼ぶ場合がある。図10には、メモリブロックBLKfとして、メモリブロックBLK,BLK,BLK,BLKが例示されている。
【0062】
メモリブロックBLKは、例えば図12に示す様に、Y方向に並ぶ複数のストリングユニットSU(図12の例では、ストリングユニットSUa~ストリングユニットSUe)を備える。図12に示す様に、X方向の一方側(例えば、図12のX方向負側)には、複数のストリングユニットSUa~ストリングユニットSUeが設けられている。図示は省略するものの、X方向の他方側(例えば、図12のX方向正側)には、複数のストリングユニットSUf~ストリングユニットSUj(図3)が設けられている。Y方向において隣り合う2つのメモリブロックBLKの間には、酸化シリコン(SiO)等のブロック間絶縁層STが設けられる。例えば図13に示す様に、Y方向において隣り合う2つのストリングユニットSUの間には、酸化シリコン(SiO)等のストリングユニット間絶縁層SHEが設けられる。
【0063】
メモリブロックBLKは、例えば図9に示す様に、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体柱120と、を備える。また、メモリブロックBLKは、例えば図14に示す様に、複数の導電層110及び複数の半導体柱120の間にそれぞれ設けられた複数のゲート絶縁膜130を備える。
【0064】
導電層110は、X方向に延伸する略板状の導電層である。導電層110は、半導体柱120に対応して設けられた複数の貫通孔を備える。これら複数の貫通孔の内周面は、それぞれ、ゲート絶縁膜130を介して半導体柱120の外周面と対向する。導電層110は、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。また、導電層110は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。Z方向に並ぶ複数の導電層110の間には、酸化シリコン(SiO)等の絶縁層101が設けられている。
【0065】
導電層110の下方には、図9に示す様に、導電層111が設けられている。導電層111は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層111及び導電層110の間には、酸化シリコン(SiO)等の絶縁層が設けられている。
【0066】
導電層111の下方には、導電層112が設けられている。導電層112は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層112は、例えば、タングステン(W)等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層112及び導電層111の間には、酸化シリコン(SiO)等の絶縁層が設けられている。
【0067】
導電層112は、ソース線SL(図3)として機能する。ソース線SLは、例えば、メモリセルアレイ領域RMCA図8)に含まれる全てのメモリブロックBLKについて共通に設けられている。
【0068】
導電層111は、ソース側選択ゲート線SGS(図3)及びこれに接続された複数のソース側選択トランジスタSTSのゲート電極として機能する。導電層111は、メモリブロックBLK毎に電気的に独立している。
【0069】
また、複数の導電層110のうち、最下層に位置する一又は複数の導電層110は、ソース側選択ゲート線SGS(図3)及びこれに接続された複数のソース側選択トランジスタSTSのゲート電極として機能する。これら複数の導電層110は、メモリブロックBLK毎に電気的に独立している。
【0070】
また、これよりも上方に位置する複数の導電層110は、ワード線WL(図3)及びこれに接続された複数のメモリセルMC(図3)のゲート電極として機能する。これら複数の導電層110は、それぞれ、メモリブロックBLK毎に電気的に独立している。
【0071】
また、これよりも上方に位置する一又は複数の導電層110は、ドレイン側選択ゲート線SGD及びこれに接続された複数のドレイン側選択トランジスタSTD(図3)のゲート電極として機能する。これら複数の導電層110は、その他の導電層110よりもY方向の幅が小さい。また、Y方向において隣り合う2つの導電層110の間には、ストリングユニット間絶縁層SHEが設けられている。また、ワード線WL等として機能する導電層110は、X方向において隣り合う2つのメモリホール領域RMH、2つの第1フックアップ領域RHU1及び第2フックアップ領域RHU2にわたってX方向に延伸している。一方、ドレイン側選択ゲート線SGDとして機能する導電層110は、一方のメモリホール領域RMH及びこれに対応する第1フックアップ領域RHU1内のコンタクト接続小領域rCC1にわたってX方向に延伸している。従って、ドレイン側選択ゲート線SGDとして機能する導電層110のX方向の長さは、ワード線WL等として機能する導電層110のX方向の長さの半分の長さよりも小さい。ドレイン側選択ゲート線SGDとして機能する複数の導電層110は、それぞれ、ストリングユニットSU毎に電気的に独立している。
【0072】
半導体柱120は、例えば図13に示す様に、X方向及びY方向に所定のパターンで並ぶ。半導体柱120は、1つのメモリストリングMS(図3)に含まれる複数のメモリセルMC及び選択トランジスタ(STD、STS)のチャネル領域として機能する。半導体柱120は、例えば、多結晶シリコン(Si)等の半導体層である。半導体柱120は、例えば、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層125(図14)が設けられている。また、半導体柱120の外周面は、それぞれ導電層110によって囲われており、導電層110と対向している。
【0073】
半導体柱120の上端部には、リン(P)等のN型の不純物を含む不純物領域が設けられている。この不純物領域は、コンタクトCh及びコンタクトVy(図9)を介してビット線BLa又はビット線BLfに接続される。
【0074】
半導体柱120の下端部には、リン(P)等のN型の不純物を含む不純物領域が設けられている。この不純物領域は、導電層112(図9)に接続される。
【0075】
ゲート絶縁膜130(図14)は、半導体柱120の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜130は、例えば図14に示す様に、半導体柱120及び導電層110の間に積層されたトンネル絶縁膜131、電荷蓄積膜132及びブロック絶縁膜133を備える。トンネル絶縁膜131及びブロック絶縁膜133は、例えば、酸化シリコン(SiO)等の絶縁膜である。電荷蓄積膜132は、例えば、窒化シリコン(Si)等の電荷を蓄積可能な膜である。トンネル絶縁膜131、電荷蓄積膜132、及び、ブロック絶縁膜133は略円筒状の形状を有し、半導体柱120の外周面に沿ってZ方向に延伸する。
【0076】
尚、図14には、ゲート絶縁膜130が窒化シリコン等の電荷蓄積膜132を備える例を示した。しかしながら、ゲート絶縁膜130は、例えば、N型又はP型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0077】
[メモリセルアレイ層LMCAの第1フックアップ領域RHU1における構造]
図11に示す様に、第1フックアップ領域RHU1には、それぞれ、メモリブロックBLKに対応して設けられたコンタクト接続小領域rCC1が設けられている。また、メモリブロックBLKfに対応する領域には、コンタクト接続小領域rC4Tが設けられている。
【0078】
コンタクト接続小領域rCC1には、図12に示す様に、ドレイン側選択ゲート線SGDとして機能する複数の導電層110のX方向における端部が設けられている。また、コンタクト接続小領域rCC1には、Z方向から見てマトリクス状に並ぶ複数のコンタクトCCが設けられている。これら複数のコンタクトCCはZ方向に延伸し、下端において導電層110と接続されている。コンタクトCCは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
【0079】
X方向に並ぶ複数のコンタクトCCのうち、メモリホール領域RMHに最も近いものは、上方から数えて1番目の導電層110に接続されている。また、メモリホール領域RMHに2番目に近いものは、上方から数えて2番目の導電層110に接続されている。以下同様に、メモリホール領域RMHにa(aは1以上の正の整数)番目に近いものは、上方から数えてa番目の導電層110に接続されている。これら複数のコンタクトCCは、配線層M0中の配線m0、配線層D0,D1,D2中の配線d0,d1,d2及びコンタクトCSを介して、トランジスタTrのドレイン電極に接続されている。
【0080】
また、例えば図12に示す様に、第1フックアップ領域RHU1には、コンタクトCCの近傍に設けられた支持構造HRが設けられている。支持構造HRは、Z方向に延伸し、下端において導電層112に接続されている。支持構造HRは、例えば酸化シリコン(SiO)等の絶縁層を含む。
【0081】
コンタクト接続小領域rC4Tには、Y方向に並ぶ2つの絶縁層STが設けられている。これら2つの絶縁層STは、Y方向に並ぶ2つのブロック間絶縁層STの間に設けられている。また、これら2つの絶縁層STの間には、例えば図9に示す様に、Z方向に並ぶ複数の絶縁層110Aと、Z方向に延伸する複数のコンタクトC4と、が設けられている。
【0082】
絶縁層ST図12)は、X方向及びZ方向に延伸し、下端において導電層112に接続されている。絶縁層STは、例えば酸化シリコン(SiO)を含む。
【0083】
絶縁層110Aは、X方向に延伸する略板状の絶縁層である。絶縁層110Aは、窒化シリコン(Si)等の絶縁層を含んでいても良い。Z方向に並ぶ複数の絶縁層110Aの間には、酸化シリコン(SiO)等の絶縁層が設けられている。
【0084】
コンタクトC4は、X方向に複数並んでいる。コンタクトC4は、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。例えば図9に示す様に、コンタクトC4の外周面は、それぞれ絶縁層110Aによって囲われており、絶縁層110Aに接続されている。尚、例えば図9に示す様に、コンタクトC4はZ方向に延伸し、上端において配線層M0中の配線m0と接続され、下端において配線層D2中の配線d2と接続されている。
【0085】
尚、図11に示す様に、Y方向において隣り合う2つのメモリブロックBLKa,BLKfには、それぞれ、コンタクト接続小領域rCC1が設けられている。これら2つのコンタクト接続小領域rCC1中の複数のコンタクトCCは、それぞれ、配線m0(図9)を介して、1つのメモリブロックBLKfに対応するコンタクト接続小領域rC4T図11)中の複数のコンタクトC4に接続されている。
【0086】
[メモリセルアレイ層LMCAの第2フックアップ領域RHU2における構造]
図10に示す様に、第2フックアップ領域RHU2のX方向の一方側(例えば、図10のX方向負側)の領域には、複数のコンタクト接続小領域rCC2と、複数のコンタクト接続小領域rC4Tと、が設けられている。複数のコンタクト接続小領域rCC2は、メモリブロックBLKaに対応する位置に設けられている。複数のコンタクト接続小領域rC4Tは、メモリブロックBLKfに対応する位置に設けられている。
【0087】
また、図10に示す様に、第2フックアップ領域RHU2のX方向の他方側(例えば、図10のX方向正側)の領域にも、複数のコンタクト接続小領域rCC2と、複数のコンタクト接続小領域rC4Tと、が設けられている。複数のコンタクト接続小領域rCC2は、メモリブロックBLKfに対応する位置に設けられている。複数のコンタクト接続小領域rC4Tは、メモリブロックBLKaに対応する位置に設けられている。
【0088】
コンタクト接続小領域rCC2には、図11に示す様に、ワード線WL又はソース側選択ゲート線SGSとして機能する複数の導電層110の一部が設けられている。また、コンタクト接続小領域rCC2には、X方向に並ぶ複数のコンタクトCCが設けられている。例えば図9に示す様に、これら複数のコンタクトCCはZ方向に延伸し、下端において導電層110と接続されている。コンタクトCCは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
【0089】
X方向に並ぶ複数のコンタクトCCのうち、メモリホール領域RMHに最も近いものは、下方から数えて1番目の導電層110に接続されている。また、メモリホール領域RMHに2番目に近いものは、下方から数えて2番目の導電層110に接続されている。以下同様に、メモリホール領域RMHにb(bは1以上の正の整数)番目に近いものは、下方から数えてb番目の導電層110に接続されている。これら複数のコンタクトCCは、配線層M0中の配線m0、配線層D0,D1,D2中の配線d0,d1,d2及びコンタクトCSを介して、トランジスタTrのドレイン電極に接続されている。
【0090】
また、メモリブロックBLKa(図10)に対応するコンタクト接続小領域rCC2中のコンタクトCCは、それぞれ、Y方向に延伸する配線m0(図9)を介して、このメモリブロックBLKaと隣り合うメモリブロックBLKfに対応するコンタクト接続小領域rC4T中のコンタクトC4に接続されている。また、メモリブロックBLKfに対応するコンタクト接続小領域rCC2中のコンタクトCCは、それぞれ、Y方向に延伸する配線m0(図9)を介して、このメモリブロックBLKfと隣り合うメモリブロックBLKaに対応するコンタクト接続小領域rC4T中のコンタクトC4に接続されている。
【0091】
この様な構成によれば、コンタクトCCと、これに接続されるコンタクトC4と、の間の距離を、比較的短くすることが可能である。従って、配線層M0中の配線m0の配線パターンの複雑化を抑制可能である。また、図10に例示した様な構成では、Y方向において隣り合う2つのメモリブロックBLKにまたがってコンタクト接続小領域rCC2が形成されている。ここで、例えば、図10において、コンタクト接続小領域rCC2を、第2フックアップ領域RHU2のX方向負側の領域のうち、Y方向負側から数えて2n番目のメモリブロックBLKに対応する位置と、第2フックアップ領域RHU2のX方向正側の領域のうち、Y方向負側から数えて2n+1番目のメモリブロックBLKに対応する位置と、に設けることも考えられる。図10に例示した様な構造は、この様な構造と比較して、容易に製造可能である。
【0092】
尚、図15に示す様に、上述したトランジスタ層LTRには、複数のトランジスタTrが設けられている。図15の例では、Y方向に並ぶ複数のメモリブロックBLKに対応して、Y方向に並ぶ複数のトランジスタ列が設けられている。各トランジスタ列は、それぞれ、X方向に並ぶ複数のトランジスタTrを備える。
【0093】
また、図15の例では、メモリブロックBLKに接続されたコンタクトCCを含むコンタクト接続小領域rCC2図10参照)に対応する位置に、複数のトランジスタTrが設けられている。また、メモリブロックBLKに接続されたコンタクトC4を含むコンタクト接続小領域rC4T図10参照)に対応する位置に、複数のトランジスタTrが設けられている。これら複数のトランジスタTrは、それぞれ、メモリブロックBLK中のワード線WL及び選択ゲート線(SGD,SGS)に電気的に接続され、複数のトランジスタTBLK図3)として機能する。
【0094】
同様に、図15の例では、いずれかのメモリブロックBLKに接続されたコンタクトCCを含むコンタクト接続小領域rCC2に対応する位置に、複数のトランジスタTrが設けられている。また、このメモリブロックBLKに接続されたコンタクトC4を含むコンタクト接続小領域rC4Tに対応する位置に、複数のトランジスタTrが設けられている。これら複数のトランジスタTrは、それぞれ、このメモリブロックBLK中のワード線WL及び選択ゲート線(SGD,SGS)に電気的に接続され、複数のトランジスタTBLK図3)として機能する。
【0095】
この様な構成によれば、図10に例示した様なコンタクトC4と、図15に例示した様なトランジスタTrと、の間の距離を、比較的短くすることが可能である。従って、配線層D0,D1,D2中の配線d0,d1,d2の配線パターンの複雑化を抑制可能である。また、図15に例示した様な構成では、同一のメモリブロックBLKに対応する複数のトランジスタTrのドレイン領域が、X方向及びY方向において、絶縁領域100Iを介して隣り合っている。この様な構成によれば、X方向又はY方向において隣り合う2つのトランジスタTrのドレイン領域の間の電位差を緩和することが可能である。従って、トランジスタTr間の耐圧を確保しつつ、絶縁領域100Iの面積を削減することが可能である。
【0096】
[配線層M0の構造]
図9に示す様に、配線層M0に含まれる複数の配線は、例えば、メモリセルアレイ層LMCA中の構成及びトランジスタ層LTR中の構成の少なくとも一方に、電気的に接続される。
【0097】
配線層M0は、複数の配線m0を含む。これら複数の配線m0は、例えば、窒化チタン(TiN)、窒化タンタル(TaN)等のバリア導電膜及びタングステン(W)、銅(Cu)等の金属膜の積層膜等を含んでいても良い。尚、複数の配線m0のうちの一部は、ビット線BLa,BLf(図3)として機能する。ビット線BLaは、例えば図13に示す様に、X方向に並びY方向に延伸する。また、これら複数のビット線BLaは、それぞれ、各ストリングユニットSUに含まれる1の半導体柱120に接続されている。図示は省略するものの、ビット線BLfもビット線BLaと同様に、X方向に並びY方向に延伸する。また、ビット線BLfもビット線BLaと同様に、それぞれ、各ストリングユニットSUに含まれる1の半導体柱120に接続されている。
【0098】
[メモリセルMCのしきい値電圧]
次に、図16を参照して、メモリセルMCのしきい値電圧について説明する。
【0099】
図16(a)は、3ビットのデータが記録されるメモリセルMCのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線WLの電圧を示しており、縦軸はメモリセルMCの数を示している。図16(b)は、3ビットのデータが記録されるメモリセルMCのしきい値電圧及び記録されるデータの関係の一例を示す表である。図16(c)は、3ビットのデータが記録されるメモリセルMCのしきい値電圧及び記録されるデータの関係の他の例を示す表である。
【0100】
図16(a)の例では、メモリセルMCのしきい値電圧が、8通りのステートに制御されている。Erステートに制御されたメモリセルMCのしきい値電圧は、消去ベリファイ電圧VVFYErより小さい。また、例えば、Aステートに制御されたメモリセルMCのしきい値電圧は、ベリファイ電圧VVFYAより大きく、ベリファイ電圧VVFYBより小さい。また、例えば、Bステートに制御されたメモリセルMCのしきい値電圧は、ベリファイ電圧VVFYBより大きく、ベリファイ電圧VVFYCより小さい。以下同様に、Cステート~Fステートに制御されたメモリセルMCのしきい値電圧は、それぞれ、ベリファイ電圧VVFYC~ベリファイ電圧VVFYFより大きく、ベリファイ電圧VVFYD~ベリファイ電圧VVFYGより小さい。また、例えば、Gステートに制御されたメモリセルMCのしきい値電圧は、ベリファイ電圧VVFYGより大きく、読出パス電圧VREADより小さい。
【0101】
また、図16(a)の例では、Erステートに対応するしきい値分布とAステートに対応するしきい値分布との間に、読出電圧VCGARが設定されている。また、Aステートに対応するしきい値分布とBステートに対応するしきい値分布との間に、読出電圧VCGBRが設定されている。以下同様に、Bステートに対応するしきい値分布とCステートに対応するしきい値分布との間~Fステートに対応するしきい値分布とGステートに対応するしきい値分布との間に、それぞれ、読出電圧VCGBR~読出電圧VCGGRが設定されている。
【0102】
例えば、Erステートは、最も低いしきい値電圧(消去状態のメモリセルMCのしきい値電圧)に対応している。Erステートに対応するメモリセルMCには、例えば、データ“111”が割り当てられる。
【0103】
また、Aステートは、上記Erステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Aステートに対応するメモリセルMCには、例えば、データ“101”が割り当てられる。
【0104】
また、Bステートは、上記Aステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Bステートに対応するメモリセルMCには、例えば、データ“001”が割り当てられる。
【0105】
以下同様に、図中のCステート~Gステートは、Bステート~Fステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルMCには、例えば、データ“011”,“010”,“110”,“100”,“000”が割り当てられる。
【0106】
尚、図16(b)に例示した様な割り当ての場合、下位ビットのデータは1つの読出電圧VCGDRによって判別可能である。また、中位ビットのデータは3つの読出電圧VCGAR,VCGCR,VCGFRによって判別可能である。また、上位ビットのデータは3つの読出電圧VCGBR,VCGER,VCGGRによって判別可能である。この様なデータの割り当てを、1-3-3コードと呼ぶ場合がある。
【0107】
尚、メモリセルMCに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
【0108】
例えば、図16(c)に例示した様な割り当ての場合、下位ビットのデータは1つの読出電圧VCGDRによって判別可能である。また、中位ビットのデータは2つの読出電圧VCGBR,VCGFRによって判別可能である。また、上位ビットのデータは4つの読出電圧VCGAR,VCGCR,VCGER,VCGGRによって判別可能である。この様なデータの割り当てを、1-2-4コードと呼ぶ場合がある。
【0109】
また、例えば、メモリセルMCに1ビットのデータを記録する場合、メモリセルMCのしきい値電圧は2通りに制御される。また、例えば、メモリセルMCに2ビットのデータを記録する場合、メモリセルMCのしきい値電圧は4通りに制御される。以下同様に、メモリセルMCにn(nは4以上の正の整数)ビットのデータを記録する場合、メモリセルMCのしきい値電圧は、2nT通りに制御される。
【0110】
[読出動作]
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。尚、以下の説明では、図16(b)に例示した様な態様でメモリセルMCにデータが割り当てられた例について説明する。
【0111】
[下位ビットの読出動作]
図17は、下位ビットの読出動作について説明するための模式的な波形図である。図18は、同読出動作について説明するための模式的な平面図である。図19及び図20は、同読出動作について説明するための模式的な断面図である。図19はビット線BLaに沿ったYZ断面を示しており、図20はビット線BLfに沿ったYZ断面を示している。尚、図18図20では、メモリブロックBLK中の、ストリングユニットSUc中のメモリセルMC、及び、ストリングユニットSUh中のメモリセルMCに対して同時に読出動作を実行する例を示している。
【0112】
尚、以下の説明では、動作の対象となっているワード線WLを選択ワード線WLと呼び、それ以外のワード線WLを非選択ワード線WLと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットSUに含まれる複数のメモリセルMCのうち、選択ワード線WLに接続されたもの(以下、「選択メモリセルMC」と呼ぶ場合がある。)に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルMCを含む構成を、選択ページPGと呼ぶ場合がある。
【0113】
読出動作のタイミングt100においては、例えば図17に示す様に、レディ/ビジー端子RY/(/BY)の信号が“H”状態から“L”状態に切り替わる。
【0114】
読出動作のタイミングt101においては、非選択ワード線WLに読出パス電圧VREADを供給して、全ての非選択メモリセルMCをON状態とする。また、例えば図19及び図20に示す様に、選択ページPGに対応する選択ゲート線(SGD、SGS)に電圧VSGを供給し、その他の選択ゲート線(SGD、SGS)に接地電圧VSSを供給する。電圧VSGは、選択トランジスタ(STD、STS)のチャネル領域に電子のチャネルが形成され、これによって選択トランジスタ(STD、STS)がON状態となる程度の大きさを有する。
【0115】
読出動作のタイミングt102においては、例えば図17に示す様に、選択ワード線WLに、読出電圧VCGDRを供給する。これにより、Erステート~Cステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。
【0116】
また、タイミングt102においては、例えば、ビット線BLa,BLf及びセンスノードSENの充電等を行う。例えば、図7のラッチ回路SDLに“H”をラッチさせ、信号線STB,XXL,BLC,BLS,HLL,BLXの状態を“L,L,H,H,H,H”とする。これにより、ビット線BLa,BLf及びセンスノードSENに電圧VDDが供給され、これらの充電が開始される。また、例えば、ソース線SL(図3)に電圧VSRCを供給して、これらの充電を開始する。電圧VSRCは、例えば、接地電圧VSSと同程度の大きさを有する。電圧VSRCは、例えば、接地電圧VSSより大きく、電圧VDDより小さい。
【0117】
読出動作のタイミングt103~タイミングt104においては、例えば図17に示す様に、センス動作を実行する。例えば、センスアンプモジュールSAM(図1)によって、選択メモリセルMCのON状態/OFF状態を検出し、このメモリセルMCの状態を示すデータを取得する。例えば、ビット線BLa,BLfに電圧VDDを供給している状態において、信号線XXLの状態を一定期間“H”とする。これにより、センスアンプSA(図7)のセンスノードSENを一定期間ビット線BLa,BLfと導通させる。尚、センス動作の実行後には、信号線STBの状態を一時的に“H”とする。これにより、センストランジスタ41が配線LBUS(図7)と導通し、配線LBUSの電荷が放電又は維持される。また、センスアンプユニットSAU内のいずれかのラッチ回路が配線LBUSと導通し、このラッチ回路によって配線LBUSのデータがラッチされる。
【0118】
読出動作のタイミングt105においては、選択ワード線WL、非選択ワード線WL及び選択ゲート線(SGD、SGS)に接地電圧VSSを供給する。
【0119】
読出動作のタイミングt106においては、例えば図17に示す様に、レディ/ビジー端子RY/(/BY)の信号“L”状態から“H”状態に切り替わる。
【0120】
尚、下位ビットの読出動作においては、上記選択メモリセルMCの状態を示すデータがメモリセルMCに記録されていたデータとなる。また、このデータは、配線LBUS(図7)、スイッチトランジスタDSW、配線DBUSを介してキャッシュメモリCM(図1)に転送される。
【0121】
[中位ビットの読出動作]
図21は、中位ビットの読出動作について説明するための模式的な波形図である。
【0122】
中位ビットの読出動作のタイミングt120~タイミングt124における動作は、下位ビットの読出動作のタイミングt100~タイミングt104における動作と同様に実行される。ただし、タイミングt122では、選択ワード線WLに、読出電圧VCGARを供給する。これにより、Erステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。
【0123】
中位ビットの読出動作のタイミングt125~タイミングt127における動作は、下位ビットの読出動作のタイミングt102~タイミングt104における動作と同様に実行される。ただし、タイミングt125では、選択ワード線WLに、読出電圧VCGCRを供給する。これにより、Erステート~Bステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。
【0124】
中位ビットの読出動作のタイミングt128~タイミングt130における動作は、下位ビットの読出動作のタイミングt102~タイミングt104における動作と同様に実行される。ただし、タイミングt128では、選択ワード線WLに、読出電圧VCGFRを供給する。これにより、Erステート~Eステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。
【0125】
中位ビットの読出動作のタイミングt131~タイミングt132における動作は、下位ビットの読出動作のタイミングt105~タイミングt106における動作と同様に実行される。
【0126】
尚、中位ビットの読出動作においては、上記選択メモリセルMCの状態を示す3つのデータに排他的論理和等の演算処理が実行され、これによって選択メモリセルMCに記録されていたデータが算出される。また、このデータは、配線LBUS(図7)、スイッチトランジスタDSW、配線DBUSを介してキャッシュメモリCMに転送される。
【0127】
[上位ビットの読出動作]
図22は、上位ビットの読出動作について説明するための模式的な波形図である。
【0128】
上位ビットの読出動作のタイミングt140~タイミングt144における動作は、下位ビットの読出動作のタイミングt100~タイミングt104における動作と同様に実行される。ただし、タイミングt142では、選択ワード線WLに、読出電圧VCGBRを供給する。これにより、Erステート及びAステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。
【0129】
上位ビットの読出動作のタイミングt145~タイミングt147における動作は、下位ビットの読出動作のタイミングt102~タイミングt104における動作と同様に実行される。ただし、タイミングt145では、選択ワード線WLに、読出電圧VCGERを供給する。これにより、Erステート~Dステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。
【0130】
上位ビットの読出動作のタイミングt148~タイミングt150における動作は、下位ビットの読出動作のタイミングt102~タイミングt104における動作と同様に実行される。ただし、タイミングt148では、選択ワード線WLに、読出電圧VCGGRを供給する。これにより、Erステート~Fステートの選択メモリセルMCはON状態となり、Gステートの選択メモリセルMCはOFF状態となる。
【0131】
上位ビットの読出動作のタイミングt151~タイミングt152における動作は、下位ビットの読出動作のタイミングt105~タイミングt106における動作と同様に実行される。
【0132】
尚、上位ビットの読出動作においては、上記選択メモリセルMCの状態を示す3つのデータに排他的論理和等の演算処理が実行され、これによって選択メモリセルMCに記録されていたデータが算出される。また、このデータは、配線LBUS(図7)、スイッチトランジスタDSW、配線DBUSを介してキャッシュメモリCMに転送される。
【0133】
[選択ページPGの指定]
図1等を参照して説明した様に、本実施形態に係るメモリダイMDは、アドレスレジスタADR中の2つのストリングアドレスASUに応じて、2つのドレイン側選択ゲート線SGDを同時に選択可能に構成されている。これら2つのドレイン側選択ゲート線の一方は、ドレイン側選択ゲート線SGDa~ドレイン側選択ゲート線SGDeのうちの一つである。また、これら2つのドレイン側選択ゲート線の他方は、ドレイン側選択ゲート線SGDf~ドレイン側選択ゲート線SGDjのうちの一つである。従って、例えば、図18図20に例示する様に、メモリブロックBLK中のストリングユニットSUc中のメモリセルMC、及び、ストリングユニットSUh中のメモリセルMCに対して、同時に読出動作を実行することが可能である。また、例えば、図23図19及び図24に例示する様に、メモリブロックBLK中のストリングユニットSUc中のメモリセルMC、及び、ストリングユニットSUj中のメモリセルMCに対して、同時に読出動作を実行することが可能である。
【0134】
尚、読出動作の実行に際しては、図示しないコントローラダイからメモリダイMDに対して、コマンドデータ及びアドレスデータを含むコマンドセットが入力される。
【0135】
読出動作の実行に際しては、例えば、一のコマンドセットと、他のコマンドセットとが、メモリダイMDに入力されても良い。この場合、一のコマンドセットは、一のストリングアドレスASU図1)を含んでいても良い。また、他のコマンドセットは、他のストリングアドレスASU図1)を含んでいても良い。この様な場合、他のコマンドセットには、ストリングアドレスASU以外のデータが含まれていても良いし、含まれていなくても良い。また、他のコマンドセットには、メモリセルアレイ領域RMCA図8)を指定するデータ、ブロックアドレスABLK図1)、ワード線アドレスAWL図1)及び下位ビット、中位ビット又は上位ビットを指定するデータ等が含まれていても良い。この場合、これらのデータは、一のコマンドセットに含まれるデータと一致しても良い。
【0136】
また、読出動作の実行に際しては、例えば、一のストリングアドレスASU図1)及び他のストリングアドレスASU図1)を含むコマンドセットが、メモリダイMDに入力されても良い。
【0137】
[第1実施形態の効果]
上述の通り、本実施形態においては、複数の導電層110の一部がワード線WLとして機能し、他の一部がドレイン側選択ゲート線SGDとして機能する。また、本実施形態においては、ドレイン側選択ゲート線SGDとして機能する導電層110のX方向の長さが、ワード線WL等として機能する導電層110のX方向の長さの半分の長さよりも小さい。また、本実施形態においては、X方向に並ぶ2つの導電層110が、それぞれ、異なるストリングユニットSUに対応するドレイン側選択ゲート線SGDとして機能する。また、これら2つの導電層110が、それぞれ、異なるトランジスタTBLKに接続されている。
【0138】
ここで、ドレイン側選択ゲート線SGDとして機能する導電層110のX方向の長さは、ワード線WL等として機能する導電層110のX方向の長さと同程度にすることも考えられる。以下、この様な構成例を、比較例と呼ぶ。比較例では、第1実施形態と比較して、選択ページPGにおけるデータ量が多くなる。例えば、ワード線WLとして機能する導電層110のX方向における長さが同程度である場合、比較例における選択ページPGのデータ量は、第1実施形態における選択ページPGのデータ量の2倍程度となる。
【0139】
ここで、読出動作においては、読み出されるデータのデータサイズが、選択ページPGに記録可能なデータサイズよりも小さい場合がある。また、読出動作においては、複数のページに記録されたデータを順次読み出す必要が生じる場合がある。
【0140】
この様な場合、比較例においては、一回の読出動作によって一つの選択ページPGのデータを読み出すこととなる。従って、例えば8つのデータを読み出す場合には、読出動作を8回実行する必要がある。
【0141】
一方、第1実施形態においては、1回の読出動作によって、二つの選択ページPGのデータを読み出すことが可能である。従って、例えば8つのデータを順次読み出す場合に、読出動作の実行回数を7回以下に抑えることが可能な場合がある。
【0142】
例えば、これら8つのデータのうちの少なくとも2つは、同じメモリブロックBLKに記録されている場合がある。また、これら2つのデータのうちの一方は、ストリングユニットSUa~ストリングユニットSUeのいずれかに記録されている場合がある。また、これら2つのデータのうちの他方は、ストリングユニットSUf~ストリングユニットSUjのいずれかに記録されている場合がある。この様な場合には、読出動作の実行回数を7回以下に抑えることが可能である。
【0143】
従って、第1実施形態によれば、高速に動作する半導体記憶装置を提供することが可能である。
【0144】
[第2実施形態]
次に、図25及び図26を参照して、第2実施形態に係るメモリダイMD2について説明する。図25は、第2実施形態に係るメモリダイMD2の構成を示す模式的なブロック図である。図26は、メモリダイMD2の一部の構成を示す模式的な回路図である。
【0145】
図25及び図26に示す様に、第2実施形態に係るメモリダイMD2は、基本的には第1実施形態に係るメモリダイMDと同様に構成されている。
【0146】
ただし、図2等を参照して説明した様に、第1実施形態に係るメモリダイMDは、配線CGWL及び配線CGSGDを備えていた。また、配線CGWL及び配線CGSGDは、それぞれ、全てのブロックデコードユニットblkdに接続され、全てのメモリブロックBLKに含まれるワード線WL又はドレイン側選択ゲート線SGDに電気的に接続されていた。
【0147】
一方、図26に示す様に、第2実施形態に係るメモリダイMD2は、配線CGWL及び配線CGSGDのかわりに、配線CGWL0,CGWL1及び配線CGSGD0,CGSGD1を備えている。例えば図15に示す様に、第2実施形態に係るメモリダイMD2においても、トランジスタ層LTRのうち、第2フックアップ領域RHU2のX方向の一方側(例えば、図15のX方向負側)の領域に、メモリブロックBLKaに対応するトランジスタTBLKが設けられている。また、第2フックアップ領域RHU2のX方向の他方側(例えば、図15のX方向正側)の領域に、メモリブロックBLKfに対応するトランジスタTBLKが設けられている。本実施形態に係る配線CGWL0,CGSGD0は、X方向の一方側(例えば、図15のX方向負側)の領域に設けられた複数のトランジスタTBLKに接続され、メモリブロックBLKaに含まれるワード線WL又はドレイン側選択ゲート線SGDに電気的に接続されている。また、本実施形態に係る配線CGWL1,CGSGD1は、X方向の他方側(例えば、図15のX方向正側)の領域に設けられた複数のトランジスタTBLKに接続され、メモリブロックBLKfに含まれるワード線WL又はドレイン側選択ゲート線SGDに電気的に接続されている。
【0148】
また、図25に示す様に、第2実施形態に係るメモリダイMD2は、第1実施形態に係るブロックデコーダBLKD、ワード線デコーダWLD、及び、ドレイン側選択ゲート線デコーダSGDDを備えていない。そのかわりに、第2実施形態に係るメモリダイMD2は、ブロックデコーダBLKD0,BLKD1、ワード線デコーダWLD0,WLD1、及び、ドレイン側選択ゲート線デコーダSGDD0,SGDD1を備える。
【0149】
ブロックデコーダBLKD0,BLKD1は、基本的には、第1実施形態に係るブロックデコーダBLKDと同様に構成されている。ただし、ブロックデコーダBLKD0中の構成は、全てのメモリブロックBLKに対応するワード線WL及びドレイン側選択ゲート線SGDではなく、メモリブロックBLKaに対応するワード線WL及びドレイン側選択ゲート線SGDに接続されている。また、配線CGWL及び配線CGSGDのかわりに、配線CGWL0及び配線CGSGD0に接続されている。また、ブロックデコーダBLKD1中の構成は、全てのメモリブロックBLKに対応するワード線WL及びドレイン側選択ゲート線SGDではなく、メモリブロックBLKfに対応するワード線WL及びドレイン側選択ゲート線SGDに接続されている。また、配線CGWL及び配線CGSGDのかわりに、配線CGWL1及び配線CGSGD1に接続されている。
【0150】
また、本実施形態に係るアドレスレジスタADRは、少なくとも2つのブロックアドレスABLKを同時に保持可能に構成されている。一方のブロックアドレスABLKは、メモリブロックBLKaのうちの一つに対応している。ブロックデコーダBLKD0は、このブロックアドレスABLKに応じて、メモリブロックBLKaのうちの一つを選択可能に構成されている。他方のブロックアドレスABLKは、メモリブロックBLKfのうちの一つに対応している。ブロックデコーダBLKD1は、このブロックアドレスABLKに応じて、メモリブロックBLKfのうちの一つを選択可能に構成されている。
【0151】
ワード線デコーダWLD0,WLD1は、基本的には、第1実施形態に係るワード線デコーダWLDと同様に構成されている。ただし、ワード線デコーダWLD0中の構成は、それぞれ、配線CGWLのかわりに、配線CGWL0に接続されている。また、ワード線デコーダWLD1中の構成は、それぞれ、配線CGWLのかわりに、配線CGWL1に接続されている。
【0152】
尚、図25の例では、アドレスレジスタADRが、少なくとも1つのワード線アドレスAWLを保持可能に構成されている。ワード線デコーダWLD0,WLD1は、このワード線アドレスAWLに応じて、各メモリブロックBLKに対応する複数のワード線WLのうちの一つを選択可能に構成されている。従って、ワード線デコーダWLD0に対応するメモリブロックBLKと、ワード線デコーダWLD1に対応するメモリブロックBLKとにおいては、同一の高さ位置に設けられたワード線WLが選択される。
【0153】
また、図25の例では、ワード線デコーダWLD0に対応する配線CGと、ワード線デコーダWLD1に対応する配線CGとが、共通のドライバユニットdrv(図4参照)に接続されている。また、図25の例では、ワード線デコーダWLD0に対応する配線CGと、ワード線デコーダWLD1に対応する配線CGとが、共通のドライバユニットdrv(図4参照)に接続されている。従って、ブロックデコーダBLKD0及びワード線デコーダWLD0によって選択された選択ワード線WLと、ブロックデコーダBLKD1及びワード線デコーダWLD1によって選択された選択ワード線WLとには、同じ電圧が供給される。同様に、これらに対応する非選択ワード線WLにも、同じ電圧が供給される。
【0154】
ドレイン側選択ゲート線デコーダSGDD0,SGDD1は、それぞれ、ドレイン側選択ゲート線SGDa~ドレイン側選択ゲート線SGDeのうちの一つを選択する構成と、ドレイン側選択ゲート線SGDf~ドレイン側選択ゲート線SGDjのうちの一つを選択する構成と、を含んでいる。これらの構成は、それぞれ、第1実施形態に係るドレイン側選択ゲート線デコーダSGDDと同様に構成されている。また、ドレイン側選択ゲート線デコーダSGDD0中の構成は、それぞれ、配線CGSGDのかわりに、配線CGSGD0に接続されている。また、ドレイン側選択ゲート線デコーダSGDD1中の構成は、それぞれ、配線CGSGDのかわりに、配線CGSGD1に接続されている。
【0155】
また、本実施形態に係るアドレスレジスタADRは、少なくとも2つのドレイン側選択ゲート線アドレスASGDを同時に保持可能に構成されている。一方のドレイン側選択ゲート線アドレスASGDは、ストリングユニットSUa~ストリングユニットSUeのうちの一つに対応している。ドレイン側選択ゲート線デコーダSGDD0,SGDD1は、このドレイン側選択ゲート線アドレスASGDに応じて、複数のドレイン側選択ゲート線SGDa~ドレイン側選択ゲート線SGDeのうちの一つを選択可能に構成されている。他方のドレイン側選択ゲート線アドレスASGDは、ストリングユニットSUf~ストリングユニットSUjのうちの一つに対応している。ドレイン側選択ゲート線デコーダSGDD0,SGDD1は、このドレイン側選択ゲート線アドレスASGDに応じて、複数のドレイン側選択ゲート線SGDf~ドレイン側選択ゲート線SGDjのうちの一つを選択可能に構成されている。
【0156】
尚、図25の例では、ドレイン側選択ゲート線デコーダSGDD0に対応する配線CGと、ドレイン側選択ゲート線デコーダSGDD1に対応する配線CGとが、共通のドライバユニットdrv(図4参照)に接続されている。また、図25の例では、ドレイン側選択ゲート線デコーダSGDD0に対応する配線CGと、ドレイン側選択ゲート線デコーダSGDD1に対応する配線CGとが、共通のドライバユニットdrv(図4参照)に接続されている。従って、ドレイン側選択ゲート線デコーダSGDD0によって選択された選択ドレイン側選択ゲート線SGDと、ドレイン側選択ゲート線デコーダSGDD1によって選択された選択ドレイン側選択ゲート線SGDとには、同じ電圧が供給される。同様に、これらに対応する非選択ドレイン側選択ゲート線SGDにも、同じ電圧が供給される。
【0157】
[読出動作]
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。
【0158】
第2実施形態に係る半導体記憶装置は、第1実施形態に係る半導体記憶装置において実行可能な読出動作を実行可能である。
【0159】
また、第2実施形態に係る半導体記憶装置においては、メモリブロックBLKaのうちの一つに含まれる一つの選択ページPGと、メモリブロックBLKfのうちの一つに含まれる一つの選択ページPGとに対して、同時に読出動作を実行することが可能である。尚、この様な場合には、メモリブロックBLKaにおいて、ストリングユニットSUa~ストリングユニットSUe、及び、ストリングユニットSUf~ストリングユニットSUjの一方に含まれる選択ページPGが選択される。また、メモリブロックBLKfにおいて、ストリングユニットSUa~ストリングユニットSUe、及び、ストリングユニットSUf~ストリングユニットSUjの他方に含まれる選択ページPGが選択される。
【0160】
例えば、図27及び図28の例では、メモリブロックBLKaのうちの一つとしてメモリブロックBLKが選択され、メモリブロックBLKfのうちの一つとしてメモリブロックBLKが選択されている。また、メモリブロックBLK中のストリングユニットSUc中の選択ページPGが選択され、メモリブロックBLK中のストリングユニットSUi中の選択ページPGが選択されている。
【0161】
尚、読出動作の実行に際しては、図示しないコントローラダイからメモリダイMD2に対して、コマンドセットが入力される。
【0162】
読出動作の実行に際しては、例えば、一のコマンドセットと、他のコマンドセットとが、メモリダイMD2に入力されても良い。この場合、一のコマンドセットは、一のストリングアドレスASU図25)及び一のブロックアドレスABLK図25)を含んでいても良い。また、他のコマンドセットは、他のストリングアドレスASU図25)及び他のブロックアドレスABLK図25)を含んでいても良い。この様な場合、他のコマンドセットには、ストリングアドレスASU及びブロックアドレスABLK以外のデータが含まれていても良いし、含まれていなくても良い。また、他のコマンドセットには、メモリセルアレイ領域RMCA図8)を指定するデータ、ワード線アドレスAWL図25)及び下位ビット、中位ビット又は上位ビットを指定するデータ等が含まれていても良い。この場合、これらのデータは、一のコマンドセットに含まれるデータと一致しても良い。
【0163】
また、読出動作の実行に際しては、例えば、一つのコマンドセットが、メモリダイMD2に入力されても良い。このコマンドセットは、例えば、一のストリングアドレスASU図25)及び一のブロックアドレスABLK図25)を含んでいても良い。また、このコマンドセットは、例えば、他のストリングアドレスASU図25)及び他のブロックアドレスABLK図25)を含んでいても良い。
【0164】
[第2実施形態の効果]
第2実施形態に係る半導体記憶装置によれば、1回の読出動作によって、二つのメモリブロックBLKに対応する2つの選択ページPGのデータを読み出すことが可能である。従って、複数のデータを順次読み出す場合に、同時に読み出すことが出来る2つの選択ページPGの組み合わせが、第1実施形態よりも多くなる。従って、複数のデータを順次読み出す場合に、第2実施形態に係る半導体記憶装置は、第1実施形態に係る半導体記憶装置よりも更に高速に動作する場合がある。
【0165】
[第3実施形態]
次に、図29を参照して、第3実施形態に係るメモリダイMD3について説明する。図29は、第3実施形態に係るメモリダイMD3の構成を示す模式的なブロック図である。
【0166】
図29に示す様に、第3実施形態に係るメモリダイMD3は、基本的には第2実施形態に係るメモリダイMD2と同様に構成されている。
【0167】
ただし、図25等を参照して説明した様に、第2実施形態に係るメモリダイMD2においては、アドレスレジスタADRが、少なくとも1つのワード線アドレスAWLを保持可能に構成されていた。また、ワード線デコーダWLD0,WLD1は、このワード線アドレスAWLに応じて、各メモリブロックBLKに対応する複数のワード線WLのうちの一つを選択可能に構成されていた。
【0168】
一方、本実施形態に係るアドレスレジスタADRは、少なくとも2つのワード線アドレスAWLを同時に保持可能に構成されている。一方のワード線アドレスAWLは、メモリブロックBLKaに対応している。ワード線デコーダWLD0は、このワード線アドレスAWLに応じて、メモリブロックBLKaのいずれかに対応する複数のワード線WLのうちの一つを選択可能に構成されている。他方のワード線アドレスAWLは、メモリブロックBLKfに対応している。ワード線デコーダWLD1は、このワード線アドレスAWLに応じて、メモリブロックBLKfのいずれかに対応する複数のワード線WLのうちの一つを選択可能に構成されている。
【0169】
[読出動作]
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。
【0170】
第3実施形態に係る半導体記憶装置は、第1実施形態及び第2実施形態に係る半導体記憶装置において実行可能な読出動作を実行可能である。
【0171】
また、第3実施形態に係る半導体記憶装置においては、メモリブロックBLKaと、メモリブロックBLKfとにおいて、異なる高さ位置に設けられたワード線WLを選択することが出来る。例えば、図27に例示した様に2つのメモリブロックBLK,BLKに対して同時に読出動作を実行する場合を想定する。この様な場合、図30に示す様に、一方のメモリブロックBLKにおいては下方から数えて3番目の導電層110に対応するワード線WLを選択し、他方のメモリブロックBLKにおいては下方から数えて2番目の導電層110に対応するワード線WLを選択することが出来る。
【0172】
尚、読出動作の実行に際しては、図示しないコントローラダイからメモリダイMD3に対して、コマンドセットが入力される。
【0173】
読出動作の実行に際しては、例えば、一のコマンドセットと、他のコマンドセットとが、メモリダイMD3に入力されても良い。この場合、一のコマンドセットは、一のストリングアドレスASU図29)、一のブロックアドレスABLK図29)及び一のワード線アドレスAWL図29)を含んでいても良い。また、他のコマンドセットは、他のストリングアドレスASU図29)、他のブロックアドレスABLK図29)及び他のワード線アドレスAWL図29)を含んでいても良い。この様な場合、他のコマンドセットには、ストリングアドレスASU、ブロックアドレスABLK及びワード線アドレスAWL以外のデータが含まれていても良いし、含まれていなくても良い。また、他のコマンドセットには、メモリセルアレイ領域RMCA図8)を指定するデータ、下位ビット、中位ビット又は上位ビットを指定するデータ等が含まれていても良い。この場合、これらのデータは、一のコマンドセットに含まれるデータと一致しても良い。
【0174】
また、読出動作の実行に際しては、例えば、一つのコマンドセットが、メモリダイMD3に入力されても良い。このコマンドセットは、例えば、一のストリングアドレスASU図29)、一のブロックアドレスABLK図29)及び一のワード線アドレスAWL図29)を含んでいても良い。また、このコマンドセットは、例えば、他のストリングアドレスASU図29)、他のブロックアドレスABLK図29)及び他のワード線アドレスAWL図29)を含んでいても良い。
【0175】
[第3実施形態の効果]
第3実施形態に係る半導体記憶装置によれば、1回の読出動作によって、高さ位置の異なる2つのワード線WLに対応する2つの選択ページPGのデータを読み出すことが可能である。従って、複数のデータを順次読み出す場合に、同時に読み出すことが出来る2つの選択ページPGの組み合わせが、第2実施形態よりも多くなる。従って、複数のデータを順次読み出す場合に、第3実施形態に係る半導体記憶装置は、第2実施形態に係る半導体記憶装置よりも更に高速に動作する場合がある。
【0176】
[第4実施形態]
次に、図31及び図32を参照して、第4実施形態に係るメモリダイMD4について説明する。図31は、第4実施形態に係るメモリダイMD4の構成を示す模式的なブロック図である。図32は、メモリダイMD4の一部の構成を示す模式的な回路図である。
【0177】
図31及び図32に示す様に、第4実施形態に係るメモリダイMD4は、基本的には第3実施形態に係るメモリダイMD3と同様に構成されている。
【0178】
ただし、図29等を参照して説明した様に、第3実施形態に係るメモリダイMD3においては、ワード線デコーダWLD0に対応する配線CGと、ワード線デコーダWLD1に対応する配線CGとが、共通のドライバユニットdrv(図4参照)に接続されていた。一方、図31に示す様に、第4実施形態に係るメモリダイMD4においては、ワード線デコーダWLD0に対応する配線CGと、ワード線デコーダWLD1に対応する配線CGとが、別々のドライバユニットdrv(図4参照)に接続されている。従って、本実施形態においては、ブロックデコーダBLKD0及びワード線デコーダWLD0によって選択された選択ワード線WLと、ブロックデコーダBLKD1及びワード線デコーダWLD1によって選択された選択ワード線WLとに、異なる電圧を供給可能である。
【0179】
また、図29等を参照して説明した様に、第3実施形態に係るメモリダイMD3においては、ドレイン側選択ゲート線デコーダSGDD0,SGDD1に対応する2つの配線CGが、共通のドライバユニットdrv(図4参照)に接続されていた。一方、図31に示す様に、第4実施形態に係るメモリダイMD4においては、ドレイン側選択ゲート線デコーダSGDD0,SGDD1に対応する2つの配線CGが、別々のドライバユニットdrv(図4参照)に接続されている。従って、本実施形態においては、ドレイン側選択ゲート線デコーダSGDD0によって選択された選択ドレイン側選択ゲート線SGDと、ドレイン側選択ゲート線デコーダSGDD1によって選択された選択ドレイン側選択ゲート線SGDとに、異なる電圧を供給可能である。
【0180】
また、図31に示す様に、第4実施形態に係るメモリダイMD4は、第1実施形態に係るセンスアンプモジュールSAMのかわりに、センスアンプモジュールSAMa,SAMfを備える。センスアンプモジュールSAMaは、複数のビット線BLaに接続されている。センスアンプモジュールSAMfは、複数のビット線BLfに接続されている。
【0181】
センスアンプモジュールSAMa,SAMfは、基本的には第1実施形態に係るセンスアンプモジュールSAMと同様に構成されている。
【0182】
ただし、図6を参照して説明した様に、第1実施形態においては、信号線STB,HLL,XXL,BLX,BLC,BLSが、それぞれ、センスアンプモジュールSAMに含まれる全てのセンスアンプユニットSAUの間で共通に接続されていた。また、ラッチ回路SDLの信号線STI及び信号線STL、並びに、ラッチ回路DL0~DLnの信号線TI0~TIn,TL0~TLnが、それぞれ、センスアンプモジュールSAMに含まれる全てのセンスアンプユニットSAUの間で共通に接続されていた。
【0183】
一方、図32に示す様に、第4実施形態においては、信号線STB,HLL,XXL,BLX,BLC,BLSが、センスアンプモジュールSAMa,SAMfの間で、電気的に独立である。また、ラッチ回路SDLの信号線STI及び信号線STL、並びに、ラッチ回路DL0~DLnの信号線TI0~TIn,TL0~TLnが、センスアンプモジュールSAMa,SAMfの間で、電気的に独立である。
【0184】
[読出動作]
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。
【0185】
第4実施形態に係る半導体記憶装置は、第1実施形態~第3実施形態に係る半導体記憶装置において実行可能な読出動作を実行可能である。
【0186】
また、第4実施形態に係る半導体記憶装置においては、メモリブロックBLKaに含まれるワード線WLと、メモリブロックBLKfに含まれるワード線WLとに、異なる電圧を供給可能である。従って、例えば図27、及び、図28又は図30に例示した様に、読出動作の対象である2つの選択ページPGが異なるメモリブロックBLKに属する場合に、異なる電圧に対応するデータの読出動作を同時に実行可能である。例えば、一方の選択ページPGにおいて下位ビット(図16参照)のデータを読み出し、他方の選択ページPGにおいて中位ビット(図16参照)のデータを読み出すことが可能である。
【0187】
例えば、図33の例では、メモリブロックBLKのストリングユニットSUc中の選択ページPGの下位ビットのデータと、メモリブロックBLKのストリングユニットSUi中の選択ページPGの中位ビットのデータと、が同時に読み出されている。
【0188】
尚、図33の例において、メモリブロックBLKに対応する構成のタイミングt200~タイミングt205における動作は、図17を参照して説明したタイミングt100~タイミングt105における動作と同様に実行される。また、図33の例において、メモリブロックBLKに対応する構成のタイミングt200~タイミングt212における動作は、図21を参照して説明したタイミングt120~タイミングt132における動作と同様に実行される。
【0189】
また、第1実施形態と同様に、下位ビットの読出動作においては、タイミングt203~タイミングt204の間に読み出されたデータが、選択メモリセルMCに記録されていたデータとなる。また、中位ビット又は上位ビットの読出動作においては、3回のセンス動作によって読み出された3つのデータに排他的論理和等の演算処理が実行され、これによって選択メモリセルMCに記録されていたデータが算出される。従って、例えば図33の様な読出動作においては、センスアンプモジュールSAMa(図32)による演算処理が実行されず、センスアンプモジュールSAMf(図32)による排他的論理和等の演算処理が実行される。この際、センスアンプモジュールSAMa(図32)に対応する各信号線と、センスアンプモジュールSAMf(図32)に対応する各信号線とには、異なる信号が供給される。
【0190】
尚、図33の例では、下位ビットの読出動作に対応する非選択ワード線WLの電圧と、中位ビット又は上位ビットの読出動作に対応する非選択ワード線WLの電圧とが、同一のタイミングt201において立ち上がり、同一のタイミングt210において立ち下がる。しかしながら、この様な動作方法はあくまでも例示に過ぎず、具体的な動作方法は適宜調整可能である。例えば、下位ビットの読出動作に対応する非選択ワード線WLの電圧をタイミングt205において立ち下げ、中位ビット又は上位ビットの読出動作に対応する非選択ワード線WLの電圧をタイミングt210において立ち下げても良い。この様な場合には、例えば、ワード線デコーダWLD0に対応する配線CGと、ワード線デコーダWLD1に対応する配線CGとを、別々のドライバユニットdrv(図4参照)に接続しても良い。
【0191】
また、図31の例では、メモリダイMD4が、センスアンプモジュールSAMのかわりに、センスアンプモジュールSAMa,SAMfを備えている。しかしながら、図31の例において、センスアンプモジュールSAMa,SAMfではなく、第1実施形態~第3実施形態と同様のセンスアンプモジュールSAMを設けることも可能である。この様な構成を採用した場合であっても、下位ビットの読出動作と、中位ビット又は上位ビットの読出動作と、を同時に実行することも可能である。例えば、下位ビットの読出動作が実行されるメモリブロックBLKにおいても、中位ビット又は上位ビットの読出動作が実行されるメモリブロックBLKと同様に、センス動作が3回実行されても良い。また、この様な構成及び動作を採用する場合には、3回のセンス動作によって取得される3つのデータに対して同一の演算処理を実行することにより、下位ビット、中位ビット及び上位ビットのいずれのデータも算出されることが望ましい。このためには、例えば、Erステート~Gステートに対応するデータの割り付け(図16(b)参照)は、この様な条件が満たされる様に行われることが望ましい。
【0192】
尚、読出動作の実行に際しては、図示しないコントローラダイからメモリダイMD4に対して、コマンドセットが入力される。
【0193】
読出動作の実行に際しては、例えば、一のコマンドセットと、他のコマンドセットとが、メモリダイMD4に入力されても良い。この場合、一のコマンドセットは、一のストリングアドレスASU図31)、一のブロックアドレスABLK図31)、一のワード線アドレスAWL図31)及び下位ビット、中位ビット又は上位ビットを指定する一のデータを含んでいても良い。また、他のコマンドセットは、他のストリングアドレスASU図31)、他のブロックアドレスABLK図31)、他のワード線アドレスAWL図31)及び下位ビット、中位ビット又は上位ビットを指定する他のデータを含んでいても良い。この様な場合、他のコマンドセットには、ストリングアドレスASU、ブロックアドレスABLK、ワード線アドレスAWL及び下位ビット、中位ビット又は上位ビットを指定するデータ以外のデータが含まれていても良いし、含まれていなくても良い。また、他のコマンドセットには、メモリセルアレイ領域RMCA図8)を指定するデータが含まれていても良い。この場合、このデータは、一のコマンドセットに含まれるデータと一致しても良い。
【0194】
また、読出動作の実行に際しては、例えば、一つのコマンドセットが、メモリダイMD4に入力されても良い。このコマンドセットは、例えば、一のストリングアドレスASU図31)、一のブロックアドレスABLK図31)、一のワード線アドレスAWL図31)及び下位ビット、中位ビット又は上位ビットを指定する一のデータを含んでいても良い。また、このコマンドセットは、例えば、他のストリングアドレスASU図31)、他のブロックアドレスABLK図31)、他のワード線アドレスAWL及び下位ビット、中位ビット又は上位ビットを指定する他のデータを含んでいても良い。
【0195】
[第4実施形態の効果]
第4実施形態に係る半導体記憶装置によれば、1回の読出動作によって、異なる読出電圧に対応する2つのデータを読み出すことが可能である。従って、複数のデータを順次読み出す場合に、同時に読み出すことが出来る2つの選択ページPGの組み合わせが、第3実施形態よりも多くなる。従って、複数のデータを順次読み出す場合に、第4実施形態に係る半導体記憶装置は、第3実施形態に係る半導体記憶装置よりも更に高速に動作する場合がある。
【0196】
[第5実施形態]
次に、図34図36を参照して、第5実施形態に係るメモリダイMD5について説明する。図34は、第5実施形態に係るメモリダイMD5の構成を示す模式的なブロック図である。図35は、メモリダイMD5の一部の構成を示す模式的な回路図である。図36は、メモリダイMD5の一部の構成を示す模式的な平面図である。
【0197】
図34図36に示す様に、第5実施形態に係るメモリダイMD5は、基本的には第3実施形態に係るメモリダイMD3と同様に構成されている。
【0198】
ただし、図34に示す様に、第5実施形態に係るメモリダイMD5は、第1実施形態に係るセンスアンプモジュールSAMのかわりに、第4実施形態に係るセンスアンプモジュールSAMa,SAMfを備える。
【0199】
また、第5実施形態に係るメモリダイMD5は、図9等を参照して説明した導電層112のかわりに、2つの導電層112a,112f(図36)を備える。導電層112a,112fは、基本的には導電層112と同様に構成されている。ただし、導電層112は、メモリセルアレイ領域RMCAの全領域にわたって形成されている。一方、導電層112aはX方向の一方側(例えば、図36のX方向負側)の領域に形成されており、導電層112fはX方向の他方側(例えば、図36のX方向正側)の領域に形成されている。また、これら2つの導電層112a,112fは、お互いに電気的に独立な2つのソース線SLa,SLfとして機能する。
【0200】
また、図35に示す様に、本実施形態においては、ストリングユニットSUa~ストリングユニットSUe中の複数のメモリストリングMSの一端が、それぞれ、ソース線SLのかわりにソース線SLaを介して周辺回路PCに接続される。また、ストリングユニットSUf~ストリングユニットSUj中の複数のメモリストリングMSの一端が、それぞれ、ソース線SLのかわりにソース線SLfを介して周辺回路PCに接続される。
【0201】
また、図34に示す様に、本実施形態においては、ソース線SLaとソース線SLfとが、別々のドライバユニットdrv(図4参照)に接続されている。従って、本実施形態においては、ソース線SLaとソース線SLfとに、異なる電圧を供給可能である。
【0202】
[読出動作]
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。
【0203】
第5実施形態に係る半導体記憶装置は、第1実施形態~第3実施形態に係る半導体記憶装置において実行可能な読出動作を実行可能である。
【0204】
また、第5実施形態に係る半導体記憶装置においては、ソース線SLaとソース線SLfとに異なる電圧を供給可能である。ここで、例えば、読出動作に際して選択ワード線WLに読出電圧VCGBRを供給し、ソース線SLaに電圧VSRCを供給し、ソース線SLfに読出電圧VCGBRと読出電圧VCGARとの差分程度の大きさの電圧を供給する。この場合、ストリングユニットSUa~ストリングユニットSUeのいずれかに含まれる選択メモリセルMCのソース-ゲート間電圧は読出電圧VCGBR程度となる。また、ストリングユニットSUf~ストリングユニットSUjのいずれかに含まれる選択メモリセルMCのソース-ゲート間電圧は読出電圧VCGAR程度となる。この様な状態では、ストリングユニットSUa~ストリングユニットSUeのいずれかに含まれる選択ページPGにおいてはErステート及びAステートのメモリセルMCがON状態となり、残りの選択メモリセルMCがOFF状態となる。また、ストリングユニットSUf~ストリングユニットSUjのいずれかに含まれる選択ページPGにおいてはErステートのメモリセルMCがON状態となり、残りの選択メモリセルMCがOFF状態となる。この様な方法により、異なる電圧に対応するデータの読出動作を同時に実行可能である。また、この様な読出動作は、2つの選択ページPGが、同一のメモリブロックBLKに属する場合であっても、異なるメモリブロックBLKに属する場合であっても、実行可能である。
【0205】
例えば、図37の例では、メモリブロックBLKのストリングユニットSUc中の選択ページPGの下位ビットのデータと、メモリブロックBLKのストリングユニットSUi中の選択ページPGの中位ビットのデータと、が同時に読み出されている。
【0206】
図37の読出動作のタイミングt300~タイミングt304における動作は、図17の読出動作のタイミングt100~タイミングt104における動作と同様に実行される。ただし、タイミングt301では、ソース線SLaに読出電圧VCGFRと読出電圧VCGDRとの差分に相当する電圧VCGFR-VCGDRを供給する。また、タイミングt301では、ソース線SLfに電圧VSRCを供給する。また、タイミングt302では、選択ワード線WLに、読出電圧VCGARを供給する。これにより、ストリングユニットSUiにおいて、Erステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、タイミングt303~タイミングt304においては、センスアンプモジュールSAMfのみにおいてセンス動作を実行し、センスアンプモジュールSAMaにおいてはセンス動作を実行しない。
【0207】
図37の読出動作のタイミングt305~タイミングt307における動作は、図17の読出動作のタイミングt102~タイミングt104における動作と同様に実行される。ただし、タイミングt305では、選択ワード線WLに、読出電圧VCGCRを供給する。これにより、ストリングユニットSUiにおいて、Erステート~Bステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、タイミングt306~タイミングt307においては、センスアンプモジュールSAMfによるセンス動作のみを実行し、センスアンプモジュールSAMaによるセンス動作を実行しない。
【0208】
図37の読出動作のタイミングt308~タイミングt310における動作は、図17の読出動作のタイミングt102~タイミングt104における動作と同様に実行される。ただし、タイミングt308では、選択ワード線WLに、読出電圧VCGFRを供給する。これにより、ストリングユニットSUcにおいて、Erステート~Cステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、ストリングユニットSUiにおいて、Erステート~Eステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、タイミングt303~タイミングt304においては、センスアンプモジュールSAMa,SAMfの双方によってセンス動作を実行する。
【0209】
図37の読出動作のタイミングt311~タイミングt312における動作は、図17の読出動作のタイミングt105~タイミングt106における動作と同様に実行される。
【0210】
尚、第5実施形態に係る読出動作においても、第4実施形態に係る読出動作と同様に、必要に応じてデータの演算処理が実行され、これによってメモリセルMCに記録されていたデータが算出される。
【0211】
また、例えば、図38の例では、メモリブロックBLKのストリングユニットSUc中の選択ページPGの中位ビットのデータと、メモリブロックBLKのストリングユニットSUi中の選択ページPGの上位ビットのデータと、が同時に読み出されている。
【0212】
図38の読出動作のタイミングt320~タイミングt332における動作は、図37の読出動作のタイミングt300~タイミングt312における動作と同様に実行される。ただし、タイミングt322,t325,t329においては、選択ワード線WLの電圧を、読出電圧VCGAR,VCGCR,VCGFRではなく、読出電圧VCGBR,VCGER,VCGGRに制御する。また、タイミングt321,t325,t327においては、ソース線SLaの電圧を、電圧VCGBR-VCGAR,VCGER-VCGCR,VCGGR-VCGFRに制御する。また、タイミングt323~t324,t326~t327,t329~t330において、センスアンプモジュールSAMa,SAMfの双方によってセンス動作を実行する。
【0213】
また、例えば、図39の例では、メモリブロックBLKのストリングユニットSUc中の選択ページPGの中位ビットのデータと、メモリブロックBLKのストリングユニットSUi中の選択ページPGの上位ビットのデータと、が平行して読み出されている。
【0214】
図39の読出動作のタイミングt400~タイミングt404における動作は、図17の読出動作のタイミングt100~タイミングt104における動作と同様に実行される。ただし、タイミングt401では、ソース線SLaに電圧Vを供給する。電圧Vは、例えば、電圧VCGBR-VCGARと等しい。また、電圧Vは、例えば、電圧VCGGR-VCGFRと等しい。また、タイミングt401では、ソース線SLfに電圧VSRCを供給する。また、タイミングt402では、選択ワード線WLに、読出電圧VCGBRを供給する。これにより、ストリングユニットSUcにおいて、Erステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、ストリングユニットSUiにおいて、Erステート及びAステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、タイミングt403~タイミングt404においては、センスアンプモジュールSAMa,SAMfの双方によってセンス動作を実行する。
【0215】
図39の読出動作のタイミングt405~タイミングt407における動作は、図17の読出動作のタイミングt102~タイミングt104における動作と同様に実行される。ただし、タイミングt405では、選択ワード線WLに、読出電圧VCGCR+Vを供給する。これにより、ストリングユニットSUcにおいて、Erステート~Bステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、タイミングt406~タイミングt407においては、センスアンプモジュールSAMaによるセンス動作のみを実行し、センスアンプモジュールSAMfによるセンス動作を実行しない。
【0216】
図39の読出動作のタイミングt408~タイミングt410における動作は、図17の読出動作のタイミングt102~タイミングt104における動作と同様に実行される。ただし、タイミングt408では、選択ワード線WLに、読出電圧VCGERを供給する。これにより、ストリングユニットSUiにおいて、Erステート~Dステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、タイミングt409~タイミングt410においては、センスアンプモジュールSAMfによるセンス動作のみを実行し、センスアンプモジュールSAMaによるセンス動作を実行しない。
【0217】
図39の読出動作のタイミングt411~タイミングt413における動作は、図17の読出動作のタイミングt102~タイミングt104における動作と同様に実行される。ただし、タイミングt411では、選択ワード線WLに、読出電圧VCGGRを供給する。これにより、ストリングユニットSUcにおいて、Erステート~Eステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、ストリングユニットSUiにおいて、Erステート~Fステートの選択メモリセルMCはON状態となり、残りの選択メモリセルMCはOFF状態となる。また、タイミングt412~タイミングt413においては、センスアンプモジュールSAMa,SAMfの双方によってセンス動作を実行する。
【0218】
尚、読出動作の実行に際しては、図示しないコントローラダイからメモリダイMD5に対して、コマンドセットが入力される。このコマンドセットは、第4実施形態に係るメモリダイMD4に入力され得るコマンドセットと同様のコマンドセットであっても良い。
【0219】
[第5実施形態の効果]
第5実施形態に係る半導体記憶装置によれば、1回の読出動作によって、異なる読出電圧に対応する2つのデータを読み出すことが可能である。従って、複数のデータを順次読み出す場合に、同時に読み出すことが出来る2つの選択ページPGの組み合わせが、第3実施形態よりも多くなる。また、第4実施形態に係る読出方法においては、同時に読み出される2つの選択ページPGが同一のメモリブロックBLKに属する場合には、1回の読出動作によって、異なる読出電圧に対応する2つのデータを読み出すことが出来ない。一方、第5実施形態に係る半導体記憶装置によれば、この様な場合に、異なる読出電圧に対応する2つのデータを読み出すことが可能である。従って、複数のデータを順次読み出す場合に、第5実施形態に係る半導体記憶装置は、第4実施形態に係る半導体記憶装置よりも更に高速に動作する場合がある。
【0220】
[第6実施形態]
次に、図40図42を参照して、第6実施形態に係るメモリダイMD6について説明する。図40は、第6実施形態に係るメモリダイMD6の一部の構成を示す模式的な断面図である。図41は、メモリダイMD6の一部の構成を示す模式的な断面図である。図42は、メモリダイMD6の一部の構成を示す模式的な平面図である。
【0221】
第6実施形態に係るメモリダイMD6は、基本的には、第1実施形態に係るメモリダイMD~第5実施形態に係るメモリダイMD5のいずれかと同様に構成されている。
【0222】
ただし、図3等を参照して説明した様に、第1実施形態~第5実施形態に係るメモリブロックBLKは、10個のストリングユニットSU(ストリングユニットSUa~ストリングユニットSUj)を備えていた。一方、図42に示す様に、第6実施形態に係るメモリブロックBLK´は、20個のストリングユニットSU(ストリングユニットSUa´~ストリングユニットSUt´)を備えている。ストリングユニットSUa´~ストリングユニットSUj´は、ストリングユニットSUa~ストリングユニットSUeと同様に構成されている。ストリングユニットSUk´~ストリングユニットSUt´は、ストリングユニットSUf~ストリングユニットSUjと同様に構成されている。
【0223】
また、第6実施形態に係るメモリダイMD6は、図10等を参照して説明した導電層110のかわりに、導電層110a,110fを備える。導電層110a,110fは、基本的には導電層110と同様に構成されている。ただし、ワード線WLとして機能する導電層110は、メモリセルアレイ領域RMCAの全領域にわたって形成されている。一方、ワード線WLとして機能する導電層110aはX方向の一方側(例えば、図42のX方向負側)の領域に形成されており、ワード線WLとして機能する導電層110fはX方向の他方側(例えば、図42のX方向正側)の領域に形成されている。また、これら2つの導電層110a,110fは、コンタクトCC及び配線WWLを介してお互いに接続されている。配線WWLは、例えば、配線m0(図40図41)等によって実現される。
【0224】
尚、第6実施形態に係る半導体記憶装置は、第1実施形態~第6実施形態に係る半導体記憶装置において実行可能な読出動作の少なくとも一つを実行可能である。
【0225】
[その他の実施形態]
以上、第1実施形態~第6実施形態に係る半導体記憶装置の構成、及び、各構成において実行可能な読出動作について説明した。しかしながら、上述の構成及び読出動作の方法はあくまでも例示に過ぎず、具体的な構成及び読出動作の方法は、適宜調整可能である。以下、この点について例示する。
【0226】
[回路構成]
第1実施形態~第6実施形態に係る半導体記憶装置の回路構成等は、適宜調整可能である。例えば、第4実施形態に係るメモリダイMD4(図31)及び第6実施形態に係るメモリダイMD6は、第5実施形態に係るメモリダイMD5(図34)と同様に、ソース線SLのかわりにソース線SLa,SLfを備えていても良い。また、第5実施形態に係るメモリダイMD5(図34)と同様に、ソース線SLaとソース線SLfとに、異なる電圧を供給可能な構成を備えていても良い。
【0227】
また、第1実施形態~第6実施形態に係る半導体記憶装置に含まれる各回路の構成も、適宜調整可能である。例えば、図32の例では、信号線STB,HLL,XXL,BLX,BLC,BLSが、センスアンプモジュールSAMa,SAMfの間で、電気的に独立に構成されていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、信号線STBを、センスアンプモジュールSAMa,SAMfの間で電気的に独立な構成としても良い。また、信号線HLL,XXL,BLX,BLC,BLSを、センスアンプモジュールSAMa,SAMfの間で電気的に共通な構成としても良い。
【0228】
[メモリダイの構造]
第1実施形態~第6実施形態に係るメモリダイMD~MD6の構造は、適宜調整可能である。
【0229】
例えば、以上の実施形態においては、図8等を参照して説明した様に、メモリセルアレイ領域RMCAに、X方向に並ぶ2つのメモリホール領域RMHが設けられていた。また、図1等を参照して説明した様に、アドレスレジスタADRが少なくとも2つのストリングアドレスASUを保持し得る様に構成されていた。また、周辺回路PCが、一方のストリングアドレスASUに応じて一方のメモリホール領域RMH中の複数のストリングユニットSUa~ストリングユニットSUeのうちの一つが選択される様に構成されていた。また、周辺回路PCが、他方のストリングアドレスASUに応じて他方のメモリホール領域RMH中の複数のストリングユニットSUf~ストリングユニットSUjのうちの一つが選択される様に構成されていた。
【0230】
しかしながらこの様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、メモリセルアレイ領域RMCAに、X方向に並ぶn(nは3以上の正の整数)個のメモリホール領域RMHが設けられても良い。また、アドレスレジスタADRが、少なくともn個のストリングアドレスASUを保持し得る様に構成されても良い。また、周辺回路PCが、k(kは、1以上n以下の正の整数)番目のストリングアドレスASUに応じてk番目のメモリホール領域RMH中の複数のストリングユニットSUのうちの一つを選択する様に構成されても良い。
【0231】
例えば、図43には、nが4である例を示している。即ち、図43の例では、メモリセルアレイ領域RMCAに、X方向に並ぶ4つのメモリホール領域RMHが設けられている。また、これら2つのメモリホール領域RMHに対して、X方向の一方側(例えば、図43のX方向負側)又は他方側(例えば、図43のX方向正側)に、一つずつ第1フックアップ領域RHU1が設けられている。即ち、図43の例では、メモリセルアレイ領域RMCAに、X方向に並ぶ4つの第1フックアップ領域RHU1が設けられている。
【0232】
図44は、図43のFで示した部分の模式的な拡大図である。図44の例では、ドレイン側選択ゲート線SGDとして機能する導電層110がX方向において2つの部分に分断されている。また、X方向の一方側(例えば、図44のX方向負側)に設けられた部分と、X方向の他方側(例えば、図44のX方向正側)に設けられた部分とは、電気的に独立した2つのドレイン側選択ゲート線SGDとして機能する。図44には、X方向の一方側に設けられた複数のドレイン側選択ゲート線SGDを、ドレイン側選択ゲート線SGDa1~ドレイン側選択ゲート線SGDe1として例示している。また、X方向の他方側に設けられた複数のドレイン側選択ゲート線SGDを、ドレイン側選択ゲート線SGDa0~ドレイン側選択ゲート線SGDe0として例示している。
【0233】
図45は、図43のGで示した部分の模式的な拡大図である。図45の例では、ドレイン側選択ゲート線SGDとして機能する導電層110がX方向において2つの部分に分断されている。また、X方向の一方側(例えば、図45のX方向負側)に設けられた部分と、X方向の他方側(例えば、図45のX方向正側)に設けられた部分とは、電気的に独立した2つのドレイン側選択ゲート線SGDとして機能する。図45には、X方向の一方側に設けられた複数のドレイン側選択ゲート線SGDを、ドレイン側選択ゲート線SGDf0~ドレイン側選択ゲート線SGDj0として例示している。また、X方向の他方側に設けられた複数のドレイン側選択ゲート線SGDを、ドレイン側選択ゲート線SGDf1~ドレイン側選択ゲート線SGDj1として例示している。
【0234】
尚、図43図45の例において、ワード線WLとして機能する導電層110は、X方向に並ぶ4つのメモリホール領域RMHにわたって、X方向に延伸している。
【0235】
図43図45に例示した様な構成を採用する場合、アドレスレジスタADRは、少なくとも4つのストリングアドレスASUを保持し得る様に構成されても良い。また、周辺回路PCは、1番目のストリングアドレスASUに応じてドレイン側選択ゲート線SGDa0~ドレイン側選択ゲート線SGDe0のいずれかを選択する様に構成されても良い。また、周辺回路PCは、2番目のストリングアドレスASUに応じてドレイン側選択ゲート線SGDa1~ドレイン側選択ゲート線SGDe1のいずれかを選択する様に構成されても良い。また、周辺回路PCは、3番目のストリングアドレスASUに応じてドレイン側選択ゲート線SGDf0~ドレイン側選択ゲート線SGDj0のいずれかを選択する様に構成されても良い。また、周辺回路PCは、4番目のストリングアドレスASUに応じてドレイン側選択ゲート線SGDf1~ドレイン側選択ゲート線SGDj1のいずれかを選択する様に構成されていても良い。
【0236】
また、例えば、第1実施形態~第5実施形態に係る半導体記憶装置は導電層110を備えており、第6実施形態に係る半導体記憶層は導電層110a及び導電層110fを備えていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、第1実施形態~第5実施形態に係る半導体記憶装置において、一部の導電層110を、導電層110a及び導電層110fの組と入れ替えても良い。例えば、ワード線WLとして機能する複数の導電層110のうち、最も上方に位置する複数の導電層110を、それぞれ、導電層110a及び導電層110fの組と入れ替えても良い。
【0237】
また、例えば、以上の説明では、図8図9等を参照して説明した様に、メモリセルアレイ層LMCAが半導体基板100から離間して設けられており、メモリセルアレイ層LMCAと半導体基板100との間にトランジスタ層LTRが設けられていた。また、メモリセルアレイ層LMCAにはメモリセルアレイMCA中の構成が設けられており、トランジスタ層LTRには周辺回路PC中の構成が設けられていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
【0238】
例えば、図46及び図47の例では、メモリセルアレイMCA中の構成と、周辺回路PC中の構成とが、どちらも半導体基板100´の上面に設けられている。
【0239】
即ち、図46に例示するメモリダイMD8は、半導体基板100´を備える。図示の例において、半導体基板100´にはX方向及びY方向に並ぶ4つのメモリセルアレイ領域RMCA´が設けられる。また、メモリセルアレイ領域RMCA´のX方向の一方側及び他方側の領域には、ブロックデコーダBLKD(図4及び図5参照)中の構成の一部が設けられている。また、メモリセルアレイ領域RMCA´は、X方向に並ぶ2つのメモリホール領域RMHを備える。また、メモリホール領域RMHとブロックデコーダBLKDとの間の領域には、それぞれ、第1フックアップ領域RHU1が設けられている。また、一方又は双方の第1フックアップ領域RHU1とブロックデコーダBLKDとの間の領域には、それぞれ、第2フックアップ領域RHU2が設けられている。また、メモリセルアレイ領域RMCA´のY方向の一方側の領域には、センスアンプモジュールSAM及びキャッシュメモリCM中の構成が設けられている。また、半導体基板100´のY方向の端部には、周辺領域Rが設けられている。周辺領域Rは、半導体基板100´のY方向の端部に沿ってX方向に延伸する。
【0240】
メモリダイMD8は、例えば図47に示す様に、半導体基板100´上に設けられたデバイス層Lと、デバイス層Lの上方に設けられた配線層M0と、を備える。尚、図47においては省略するものの、配線層M0の上方には、更に複数の配線層が設けられる。
【0241】
半導体基板100´は、基本的には第1実施形態に係る半導体基板100(図9)と同様に構成されている。ただし、半導体基板100´は、半導体柱120の下端に接続されている。
【0242】
デバイス層Lのメモリホール領域RMH、第1フックアップ領域RHU1及び第2フックアップ領域RHU2における構成は、基本的には、メモリセルアレイ層LMCA図9)のメモリホール領域RMH、第1フックアップ領域RHU1及び第2フックアップ領域RHU2における構成と同様である。ただし、デバイス層Lは、導電層112(図9)を有していない。また、第1実施形態において下端が導電層112に接続されていた半導体柱120等の構成の下端は、半導体基板100´の上面に接続されている。また、デバイス層Lは、コンタクト接続小領域rC4T図10)を有していない。
【0243】
デバイス層LのブロックデコーダBLKD、センスアンプモジュールSAM及びキャッシュメモリCMに対応する構成は、基本的には、トランジスタ層LTR図9)中の構成と同様である。ただし、トランジスタTrの配置等、具体的な構成は適宜調整可能である。
【0244】
また、以上の説明では、メモリセルアレイMCA中の構成及び周辺回路PC中の構成が、どちらも同一の半導体基板100,100´上に形成される例について説明した。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図48に例示するメモリダイMD9は、チップCMCAと、チップCTRと、を備える。チップCMCAは、図示しない一の半導体基板と、メモリセルアレイMCA中の構成と、を含む。尚、チップCMCAは、周辺回路PC中の構成の一部を含んでいても良い。チップCTRは、図示しない他の半導体基板と、周辺回路PC中の構成の全部又は一部と、を備える。また、チップCMCA,CTRは、それぞれ、銅(Cu)を含む複数の貼合電極Pを備える。チップCMCA,CTR内の各構成は、この貼合電極Pを介して、電気的に接続される。例えば、チップCMCA内のワード線WL及び選択トランジスタ(STD、STS)は、貼合電極Pを介して、ブロックデコーダBLKD(図4図5)に接続されても良い。
【0245】
[読出動作]
以上の説明では、読出動作において選択ワード線WLに複数通りの読出電圧が供給される際、小さい読出電圧から順に供給されていた。しかしながら、この様な動作はあくまでも例示に過ぎず、具体的な態様は適宜調整可能である。例えば、読出動作において選択ワード線WLに複数通りの読出電圧が供給される際、大きい読出電圧から順に供給されても良い。
【0246】
また、読出動作においては、例えば、非選択ワード線WLに読出パス電圧VREADが供給されるタイミングで、選択ワード線WLにも読出パス電圧VREADを供給しても良い。また、例えば、選択ワード線WLへの読出電圧の供給が終了した後で、選択ワード線WLに読出パス電圧VREADを供給しても良い。
【0247】
また、例えば図31を参照して説明した様に、第4実施形態に係るメモリダイMD4においては、ワード線デコーダWLD0,WLD1に対応する2つの配線CGが、別々のドライバユニットdrv(図4参照)に接続されていた。また、例えば図34を参照して説明した様に、第5実施形態に係るメモリダイMD5においては、ソース線SLaと、ソース線SLfとが、別々のドライバユニットdrv(図4参照)に接続されていた。また、第4実施形態及び第5実施形態においては、この様な構成により、2つの選択ページPGに対して、異なる電圧に対応するデータの読出動作を同時に、又は、並行して実行する動作を実現していた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。
【0248】
例えば、第1実施形態~第3実施形態のいずれかに係る半導体記憶装置においてセンスアンプモジュールSAMのかわりにセンスアンプモジュールSAMa,SAMfを設けても良い。また、読出動作において、下位ビット、中位ビット及び上位ビットのうちの2つに対応する複数の読出電圧を順次選択ワード線WLに供給しても良い。また、対応する読出電圧が供給されたタイミングで、対応するセンスアンプモジュールSAMa,SAMfによってセンス動作を実行しても良い。
【0249】
例えば、図49には、センスアンプモジュールSAMaによって中位ビットのデータを読み出し、センスアンプモジュールSAMfによって上位ビットのデータを読み出す例を示している。
【0250】
図49の例では、タイミングt502,t508,t514において、選択ワード線WLに中位ビットに対応する読出電圧VCGAR,VCGCR,VCGFRが供給されている。また、その後のタイミングt503~t504,t509~t510,t515~t516においては、センスアンプモジュールSAMaによるセンス動作のみが実行され、センスアンプモジュールSAMfによるセンス動作は実行されない。
【0251】
また、図49の例では、タイミングt505,t511,t517において、選択ワード線WLに上位ビットに対応する読出電圧VCGBR,VCGER,VCGGRが供給されている。また、その後のタイミングt506~t507,t512~t513,t518~t519においては、センスアンプモジュールSAMfによるセンス動作のみが実行され、センスアンプモジュールSAMaによるセンス動作は実行されない。
【0252】
この様な読出動作は、ストリングユニットSUa~ストリングユニットSUeのいずれかに対応する選択ページPGと、ストリングユニットSUf~ストリングユニットSUjのいずれかに対応する選択ページPGとが、同一のメモリブロックBLKに属する場合であっても、異なるメモリブロックBLKに属する場合であっても、実行可能である。
【0253】
[本明細書に開示した事項]
本明細書には、少なくとも、下記の事項を開示した。
【0254】
[事項1]
基板と、
前記基板の表面と交差する第1方向に並ぶ複数の第1ワード線と、
前記第1方向と交差する第2方向に延伸し、前記第1方向から見て前記複数の第1ワード線と重なる位置に設けられた第1選択ゲート線と、
前記第2方向に延伸し、前記第1方向から見て前記複数の第1ワード線と重なる位置に設けられ、前記第2方向において前記第1選択ゲート線と並ぶ第2選択ゲート線と、
前記第1方向に延伸し、前記複数の第1ワード線及び前記第1選択ゲート線と対向する第1半導体柱と、
前記第1方向に延伸し、前記複数の第1ワード線及び前記第2選択ゲート線と対向する第2半導体柱と、
前記第1方向及び前記第2方向と交差する第3方向に延伸し、前記第1方向から見て前記第1半導体柱と重なる位置に設けられた第1ビット線と、
前記第3方向に延伸し、前記第1方向から見て前記第2半導体柱と重なる位置に設けられた第2ビット線と、
前記第1選択ゲート線に電気的に接続された第1トランジスタと、
前記第2選択ゲート線に電気的に接続された第2トランジスタと
を備える半導体記憶装置。
【0255】
[事項2]
前記第1選択ゲート線と電気的に接続された第1電圧出力回路と、
前記第2選択ゲート線と電気的に接続された第2電圧出力回路と
を備え、
前記第1トランジスタは、前記第1電圧出力回路と前記第1選択ゲート線との間の電流経路に設けられ、前記第2電圧出力回路と前記第2選択ゲート線との間の電流経路には設けられておらず、
前記第2トランジスタは、前記第2電圧出力回路と前記第2選択ゲート線との間の電流経路に設けられ、前記第1電圧出力回路と前記第1選択ゲート線との間の電流経路には設けられていない
事項1記載の半導体記憶装置。
【0256】
[事項3]
前記第1選択ゲート線及び前記第2選択ゲート線に、異なる電圧を同時に供給可能に構成されている
事項1又は2記載の半導体記憶装置。
【0257】
[事項4]
第1読出動作の第1のタイミングにおいて、
前記第1選択ゲート線に第1電圧が供給され、
前記第2選択ゲート線に前記第1電圧が供給され、
第2読出動作の第2のタイミングにおいて、
前記第1選択ゲート線に前記第1電圧が供給され、
前記第2選択ゲート線に、前記第1電圧よりも小さい第2電圧が供給される
事項1~3のいずれか1項記載の半導体記憶装置。
【0258】
[事項5]
前記第2方向に延伸し、前記第1方向から見て前記複数の第1ワード線と重なる位置に設けられ、前記第3方向において前記第1選択ゲート線と並ぶ第3選択ゲート線と、
前記第2方向に延伸し、前記第1方向から見て前記複数の第1ワード線と重なる位置に設けられ、前記第2方向において前記第3選択ゲート線と並び、前記第3方向において前記第2選択ゲート線と並ぶ第4選択ゲート線と、
前記第1方向に延伸し、前記複数の第1ワード線及び前記第3選択ゲート線と対向する第3半導体柱と、
前記第1方向に延伸し、前記複数の第1ワード線及び前記第4選択ゲート線と対向する第4半導体柱と、
前記第3選択ゲート線に電気的に接続された第3トランジスタと、
前記第4選択ゲート線に電気的に接続された第4トランジスタと
を備え、
前記第1選択ゲート線及び前記第2選択ゲート線への異なる電圧の供給と、前記第3選択ゲート線及び前記第4選択ゲート線への異なる電圧の供給と、を同時に実行可能に構成されている
事項4記載の半導体記憶装置。
【0259】
[事項6]
前記第1読出動作の前記第1のタイミングにおいて、
前記第3選択ゲート線に前記第2電圧が供給され、
前記第4選択ゲート線に前記第2電圧が供給され、
前記第2読出動作の前記第2のタイミングにおいて、
前記第3選択ゲート線に前記第2電圧が供給され、
前記第4選択ゲート線に前記第1電圧が供給される
事項5記載の半導体記憶装置。
【0260】
[事項7]
前記第1方向に並び、前記第3方向において前記複数の第1ワード線と並び、前記第1方向から見て前記第1ビット線及び前記第2ビット線と重なる位置に設けられた複数の第2ワード線と、
前記第2方向に延伸し、前記第1方向から見て前記複数の第2ワード線と重なる位置に設けられた第5選択ゲート線と、
前記第2方向に延伸し、前記第1方向から見て前記複数の第2ワード線と重なる位置に設けられ、前記第2方向において前記第5選択ゲート線と並ぶ第6選択ゲート線と、
前記第1方向に延伸し、前記複数の第2ワード線及び前記第5選択ゲート線と対向する第5半導体柱と、
前記第1方向に延伸し、前記複数の第2ワード線及び前記第6選択ゲート線と対向する第6半導体柱と
を備え、
前記第1選択ゲート線及び前記第2選択ゲート線への異なる電圧の供給と、前記第5選択ゲート線及び前記第6選択ゲート線への異なる電圧の供給と、を同時に実行可能に構成されている
事項4~6のいずれか1項記載の半導体記憶装置。
【0261】
[事項8]
前記第1読出動作の前記第1のタイミングにおいて、
前記第5選択ゲート線に前記第2電圧が供給され、
前記第6選択ゲート線に前記第2電圧が供給され、
第3読出動作の第3のタイミングにおいて、
前記第1選択ゲート線に前記第1電圧が供給され、
前記第2選択ゲート線に前記第2電圧が供給され、
前記第5選択ゲート線に前記第2電圧が供給され、
前記第6選択ゲート線に前記第1電圧が供給される
事項7記載の半導体記憶装置。
【0262】
[事項9]
前記複数の第1ワード線のうちの一つを第3ワード線とし、
前記複数の第1ワード線のうちの一つであって、前記第3ワード線と異なるものを第4ワード線とし、
前記複数の第2ワード線のうちの一つを第5ワード線とし、
前記複数の第2ワード線のうちの一つであって、前記第5ワード線と異なるものを第6ワード線とすると、
前記第1読出動作の前記第1のタイミングにおいて、
前記第3ワード線に第3電圧が供給され、
前記第4ワード線に、前記第3電圧より大きい第4電圧が供給され、
前記第3読出動作の前記第3のタイミングにおいて、
前記第3ワード線に前記第3電圧が供給され、
前記第4ワード線に前記第4電圧が供給され、
前記第5ワード線に、前記第4電圧より小さい第5電圧が供給され、
前記第6ワード線に前記第4電圧が供給される
事項7又は事項8記載の半導体記憶装置。
【0263】
[事項10]
前記第3ワード線は、前記複数の第1ワード線のうち、前記第1方向の一方側から数えてn(nは1以上の正の整数)番目の導電層であり、
前記第5ワード線は、前記複数の第2ワード線のうち、前記第1方向の一方側から数えて前記n番目の導電層である
事項9記載の半導体記憶装置。
【0264】
[事項11]
前記第3ワード線は、前記複数の第1ワード線のうち、前記第1方向の一方側から数えてn(nは1以上の正の整数)番目の導電層であり、
前記第5ワード線は、前記複数の第2ワード線のうち、前記第1方向の一方側から数えてm(mは1以上の正の整数)番目の導電層であり、
前記nは前記mと異なる
事項9記載の半導体記憶装置。
【0265】
[事項12]
前記第5電圧は前記第3電圧と等しい
事項9記載の半導体記憶装置。
【0266】
[事項13]
前記第5電圧は前記第3電圧と異なる
事項9記載の半導体記憶装置。
【0267】
[事項14]
前記複数の第1ワード線の少なくとも一部は、それぞれ、前記第2方向に延伸する第1導電層を備え、
前記第1導電層は、前記第1半導体柱及び前記第2半導体柱に対向する
請求項1~5のいずれか1項記載の半導体記憶装置。
【0268】
[事項15]
前記複数の第1ワード線の少なくとも一部は、それぞれ、
前記第2方向に延伸し、前記第1半導体柱に対向する第2導電層と、
前記第2方向に延伸し、前記第2半導体柱に対向する第3導電層と
を備え、
前記半導体記憶装置は、前記第2導電層と前記第3導電層とを電気的に導通させる接続配線を備える
請求項1~6のいずれか1項記載の半導体記憶装置。
【0269】
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0270】
BLK…メモリブロック、BLa,BLf…ビット線、SL…ソース線、SUa~SUj…ストリングユニット、MS…メモリストリング、MC…メモリセル、SGD…ドレイン側選択ゲート線、SGS…ソース側選択ゲート線、TBLK…トランジスタ、CGWL,CGSGD…配線。
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