特開 2022-80291 精密レイテンシ制御

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022080291

(43)【公開日】2022-05-27

(54)【発明の名称】精密レイテンシ制御

(51)【国際特許分類】

   H04L 7/00 20060101AFI20220520BHJP

   G01R 31/28 20060101ALI20220520BHJP

   G06F 13/42 20060101ALI20220520BHJP

【ＦＩ】

H04L7/00 410

G01R31/28 M

G01R31/28 V

G06F13/42 350Z

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2021185402

(22)【出願日】2021-11-15

(31)【優先権主張番号】16/950,561

(32)【優先日】2020-11-17

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】505347433

【氏名又は名称】ロックウェル・コリンズ・インコーポレーテッド

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(72)【発明者】

【氏名】アンソニー シマンスキ

(72)【発明者】

【氏名】ニコラス ジェイ．スカーナト

【テーマコード（参考）】

2G132

5B077

5K047

【Ｆターム（参考）】

2G132AA02

2G132AA20

2G132AB07

2G132AC09

2G132AH02

2G132AK14

2G132AK17

2G132AK23

2G132AK24

2G132AK27

2G132AL13

5B077MM01

5K047AA03

5K047LL04

5K047LL05

5K047MM27

5K047MM38

(57)【要約】

【課題】レイテンシを制御して、システム及びインタフェースのより正確な制御を提供する。
【解決手段】出力をシリアライズするシステム及び方法は、比較的遅いクロック速度でデシリアライズされた入力信号をサンプリングするシフトレジスタを含む。入力信号と出力信号との間のデータレイテンシは、ビット位置が高速入力信号に対応している入力信号よりも高い粒度に対して制御可能である。予測学習アルゴリズムは、入力信号からデータレイテンシ値、及び出力信号から対応するデータレイテンシ値を受信し、潜在的に１サイクルの高速クロックサイクル内で、出力レイテンシを訂正して制御する。
【選択図】図５

【特許請求の範囲】

【請求項1】

トリガ信号を受信することと、
前記トリガ信号を複数のシフトレジスタ内の第一シフトレジスタに登録することと、
前記トリガ信号を前記複数のシフトレジスタ内の複数の逐次シフトレジスタに伝播させることと、
前記トリガ信号のクロック速度よりも低いサンプリングクロック速度で、各逐次シフトレジスタを介してパラレルデータをサンプリングすることと、
を含む、方法。

【請求項2】

出力パラレル値を決定することと、
値を前記複数のシフトレジスタから出力レジスタに出力することと、
をさらに含む、請求項１に記載の方法。

【請求項3】

前記トリガ信号の前記クロック速度での入力を前記サンプリングクロック速度での出力に相関させることと、
前記相関に基づいて処理アルゴリズム内のレイテンシ値を調整することと、
をさらに含む、請求項２に記載の方法。

【請求項4】

前記出力パラレル値を決定することは、入力デシリアライザ及び出力シリアライザ内のレイテンシについてトレーニングされた学習アルゴリズムを含む予測プロセスに前記パラレルデータをフィードすることを含む、請求項２に記載の方法。

【請求項5】

前記出力レジスタは、内部クロックに従ってロードされる、請求項２に記載の方法。

【請求項6】

前記サンプリングクロック速度よりも高い出力クロック速度に従って出力マルチプレクサをインデックス付けすることをさらに含む、請求項２に記載の方法。

【請求項7】

前記出力マルチプレクサは、前記出力クロック速度のサイクルごとに１ビットの前記パラレルデータを出力する、請求項６に記載の方法。

【請求項8】

入力デシリアライザと、
出力シリアライザと、
を含むシステムであって、
前記出力シリアライザは、
トリガ信号を受信するように構成されるパラレルデータ入力と、
複数のシフトレジスタであって、前記複数のシフトレジスタのそれぞれが、
前記トリガ信号及びサンプリングクロック信号を受信し、
前記サンプリングクロック信号によって定義されるクロックサイクルで前記トリガ信号からパラレルデータをサンプリングする、
ように構成される、前記複数のシフトレジスタと、
を含み、
前記サンプリングクロック信号によって定義される前記クロックサイクルは出力信号によって定義されるクロックサイクルよりも遅い、システム。

【請求項9】

前記複数のシフトレジスタのそれぞれから出力を受信し、前記サンプリングクロック信号によって定義される前記クロックサイクルよりも高いクロックサイクルを有する出力クロックに従って前記出力にインデックス付けするように構成される出力マルチプレクサをさらに含む、請求項８に記載のシステム。

【請求項10】

前記出力シリアライザは、前記出力クロックへの前記サンプリングクロック信号を増加させるように構成されるクロックマルチプライヤをさらに含む、請求項９に記載のシステム。

【請求項11】

前記出力マルチプレクサは、前記出力信号によって定義されるクロックサイクルごとに１ビットの前記パラレルデータを出力する、請求項１０に記載のシステム。

【請求項12】

前記出力マルチプレクサは、
出力パラレル信号を決定し、
前記出力パラレル信号を前記複数のシフトレジスタから出力レジスタに出力する、
ように構成される、請求項９に記載のシステム。

【請求項13】

前記出力パラレル信号を決定するように構成される予測人工知能要素をさらに含む、請求項１２に記載のシステム。

【請求項14】

前記予測人工知能要素は、前記入力デシリアライザ及び前記出力シリアライザからのレイテンシ値についてトレーニングされた学習アルゴリズムを含む、請求項１３に記載のシステム。

【請求項15】

前記出力レジスタは、前記出力信号によって定義される前記クロックサイクルに従ってロードされる、請求項１２に記載のシステム。

【発明の詳細な説明】

【背景技術】

【0001】

多くのシステムでは、プロセッサのレイテンシが大きな懸念事項である。１ナノ秒未満の間隔までレイテンシを低減させる、または精密に制御することで、システム及びインタフェースのより正確な制御を提供することができる。既存の予測アルゴリズムにより、単一クロック周期未満の集積回路を介したレイテンシの可能性があるが、分解能は約３ｎｓのクロック周期に制限される。

【発明の概要】

【課題を解決するための手段】

【0002】

一態様では、本明細書に開示される本発明の概念の実施形態は、出力をシリアライズするシステム及び方法を対象とする。シフトレジスタは、比較的遅いクロック速度でデシリアライズされた入力信号をサンプリングする。入力信号と出力信号との間のデータレイテンシは、ビット位置が高速入力信号に対応している入力信号よりも高い粒度に対して制御可能である。

【0003】

さらなる態様では、予測学習アルゴリズムは、入力信号からデータレイテンシ値、及び出力信号から対応するデータレイテンシ値を受信し、潜在的に１サイクルの高速クロックサイクル内で、出力レイテンシを訂正して制御する。

【0004】

上記の一般的な説明と下記の詳細な説明は、例示と説明に過ぎないことと、特許請求の範囲を限定するものではないこととのいずれも理解されたい。添付の図面は、本明細書の一部に組み込まれ、これを構成し、この一般的な説明と併せて本明細書に開示される本発明の概念の例示の実施形態を示し、原理を説明する役目を果たす。

【0005】

本明細書に開示される本発明の概念の実施形態の多くの利点は、添付の図面を参照することにより、当業者によってよりよく理解され得る。

【図面の簡単な説明】

【0006】

【図1】例示的な一実施形態を実装するのに有用なフィールドプログラマブルゲートアレイのシステムのブロック図を示す。

【図2】例示的な一実施形態を実装するのに有用なフィールドプログラマブルゲートアレイのブロック図を示す。

【図3】例示的な一実施形態を実装するのに有用なフィールドプログラマブルゲートアレイのブロック図を示す。

【図4】例示的な一実施形態を実装するのに有用なフィールドプログラマブルゲートアレイのブロック図を示す。

【図5】例示的な一実施形態による、出力シリアライザのブロック図を示す。

【図6】例示的な一実施形態による、シリアル対パラレルのデータ関係のブロック図を示す。

【図7】例示的な一実施形態による、精密レイテンシ制御システムのブロック図を示す。

【発明を実施するための形態】

【0007】

本明細書に詳細に開示される本発明の概念の少なくとも１つの実施形態を説明する前に、本発明の概念が、その出願において、以下の説明に記載される、または図面に示される、構成要素またはステップまたは方法の構造詳細及び配置に限定されないことを理解されたい。本発明の概念の実施形態の以下の詳細な説明では、本発明の概念のより完全な理解を提供するために、多くの具体的な詳細が述べられている。しかしながら、本明細書に開示される本発明の概念がこれらの具体的な詳細なしに実施され得ることは、本開示の利益を有する当業者には明らかであろう。他の例では、本開示を不必要に複雑にすることを避けるために、周知の特徴は詳細には説明されていない場合がある。本明細書に開示される本発明の概念は、他の実施形態も可能である、または様々な方法で実践、もしくは実施することができる。また、本明細書に採用されている表現および用語が、説明を目的としており、限定的なものと見なされるべきでないことを理解されたい。

【0008】

本明細書に使用される場合、参照番号に続く文字は、同じ参照番号（例えば、１、１ａ、１ｂ）を有する前述の要素または特徴と類似しているが必ずしも同一ではない場合がある特徴または要素の実施形態を参照することが意図される。それらのような簡易表記は、便宜上の目的でのみ使用されており、明示的に異なる定めがない限り、いかなる方法でも本明細書に開示されている本発明の概念を制限すると解釈されるべきではない。

【0009】

さらに、明示的に異なる定めがない限り、「または（ｏｒ）」は包括のまたはを指し、排他のまたはではない。例えば、条件ＡまたはＢは、Ａが真（または存在する）でありＢが偽（または存在しない）である、Ａが偽（存在しない）でありＢが真（または存在する）である、ならびにＡ及びＢの両方が真（または存在する）のうちのいずれか１つによって満たされる。

【0010】

加えて、「１つの（ａ）」または「１つの（ａｎ）」の使用は、本発明の概念の実施形態の要素及びコンポーネントを記載するために採用される。これは、単に便宜上、本発明の概念の一般的な意味を与えるために行われ、「ａ」及び「ａｎ」は、１つまたは少なくとも１つを含むことが意図され、単数形もまた、他の意味であることが明らかでない限り、複数形を含む。

【0011】

最後に、本明細書で用いられる場合、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」または「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」へのあらゆる参照は、その実施形態と関係して記載される特定の要素、機能、構造、または特性が本明細書に開示される本発明の概念の少なくとも１つの実施形態に含まれることを意味する。本明細書のさまざまな箇所における「いくつかの実施形態では」という句の出現は、必ずしもすべてが同じ実施形態を指すとは限らず、開示される本発明の概念の実施形態は、必ずしも明示的に記載されていない、または本開示に固有に存在していない、いずれかの他の特徴に加えて、本明細書に明示的に記載される、もしくは固有に存在する特徴のうちの１つ以上、またはそれらのような特徴のうちの２つ以上の部分的な組み合わせのいずれかの組み合わせを含み得る。

【0012】

概して、本明細書に開示される本発明の概念の実施形態は、出力をシリアライズするシステム及び方法を対象とする。シフトレジスタは、比較的遅いクロック速度でデシリアライズされた入力信号をサンプリングする。入力信号と出力信号との間のデータレイテンシは、ビット位置が高速入力信号に対応している入力信号よりも高い粒度に対して制御可能である。予測学習アルゴリズムは、入力信号からデータレイテンシ値、及び出力信号から対応するデータレイテンシ値を受信し、潜在的に１サイクルの高速クロックサイクル内で、出力レイテンシを訂正して制御する。本開示の実施形態は、本明細書で参照により援用されている、米国特許出願第１６／７３３，９１２号を参照すると、よりよく理解され得る。

【0013】

本開示の文脈内で、「レイテンシ」という用語は、システムが特定の入力を受信してから所望の出力を提供するのにかかる時間を指すと理解され得る。

【0014】

図１～４を参照して、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）及びシステムの例示的な実施形態が示される。システム１００は、複数車両システム（例えば、少なくとも１機の航空機、少なくとも１隻の船、少なくとも１隻の潜水艇、少なくとも１台の自動車、及び／または少なくとも１本の列車）、複数ＦＰＧＡシステム、及び／または複数コンピューティングデバイスシステムなどの任意の適切なシステムとして実装されてもよい。例えば、図１に示されるように、システム１００は、システム１０２及びシステム１０６を含んでもよい。

【0015】

いくつかの実施形態では、システム１０２は、少なくとも１つのコンピューティングデバイス、及び／または少なくとも１つのコンピューティングデバイスを含む車両であってもよい。例えば、システム１０２は２つのＦＰＧＡ１０４－１、１０４－２を含んでもよいが、システム１０２は任意の適切な数のＦＰＧＡを含んでもよい。

【0016】

いくつかの実施形態では、システム１０６は、少なくとも１つのコンピューティングデバイス、及び／または少なくとも１つのコンピューティングデバイスを含む車両であってもよい。例えば、システム１０６は２つのＦＰＧＡ１０４－３、１０４－４を含んでもよいが、システム１０６は任意の適切な数のＦＰＧＡを含んでもよい。

【0017】

第一ＦＰＧＡ１０４－１は、第一データストリームを受信するように構成されてもよい。第二ＦＰＧＡ１０４－２は、第二データストリームを受信するように構成されてもよい。第三ＦＰＧＡ１０４－３は、第三データストリームを受信するように構成されてもよい。第四ＦＰＧＡ１０４－４は、第四データストリームを受信するように構成されてもよい。また、ＦＰＧＡ１０４－１、１０４－２、１０４－３、１０４－４のそれぞれは、信号（例えば、トリガ信号またはＧＰＳストロボ）を受信するように構成されてもよい。ＦＰＧＡ１０４－１、１０４－２、１０４－３、１０４－４のそれぞれは、信号が特定のＦＰＧＡの入力パッド２０２に到達した時刻を決定するように構成されてもよい。例えば、各ＦＰＧＡ１０４－１、１０４－２、１０４－３、１０４－４は、信号が入力パッド２０２に到達した時刻のタイムスタンプをデータに付ける、及び／または信号が入力パッド２０２に到達した時刻を利用してデータアラインメントを実行する、及び／または信号が入力パッド２０２に到達した時刻を利用してクロック同期操作を実行するように構成されてもよい。いくつかの実施形態は、複数のＦＰＧＡまたはシステム間で精密時刻同期を維持するように構成されてもよい。いくつかの実施形態は、複数のシステムを後処理するために収集されたデータにタイムスタンプを付ける精度を高めるように構成されてもよい。いくつかの実施形態は、トリガによりよくアライメントされる精密トリガを可能にしてもよい。いくつかの実施形態は、複数の入力（例えば、単一のチップの、複数のチップの、または複数のシステムの）にわたるデータアライメントを可能にしてもよい。

【0018】

図２～４を参照して、各ＦＰＧＡ１０４は、少なくとも１つの入力パッド２０２（例えば、入力ピンまたは入力ボール）、少なくとも１つの入力レジスタ２０４、少なくとも２つのＤＤＲレジスタ２０６、少なくとも１つの入力シリアライザ２０８、及び／または少なくとも１つのｘビット幅のシフトレジスタ（例えば、入力デシリアライザ２１４）を含んでもよい。本発明の文脈において、「デシリアライザ」は、単一のデータ要素を取り込んで、それらをマルチパートデータ構造に結合する構造を指し、通常、単一のデータ部分よりも遅いレートでマルチパート構造を提供する。

【0019】

入力パッド２０２は、回路カードアセンブリ（例えば、プリント回路基板（ＰＣＢ））に接続し、信号（例えば、トリガ信号またはＧＰＳストロボ）を受信するように構成されてもよい。

【0020】

入力レジスタ２０４は、入力パッド２０２のすぐ後ろのＦＰＧＡ１０４内に位置していてもよい。いくつかの実施形態では、入力レジスタは、任意の適切なサンプルレートを使用してもよいが、約３００メガヘルツ（ＭＨｚ）の最大サンプルレートを有してもよい。

【0021】

ＤＤＲレジスタ２０６は、データレートを入力レジスタのサンプルクロックの２倍に向上させるために、サンプルクロックの反対側のエッジでサンプリングする１セットの２つのレジスタであってもよい。例えば、ＤＤＲレジスタ２０６は、任意の適切なサンプルレートを使用してもよいが、約６００ＭＨｚのサンプルレートを有してもよい。

【0022】

入力シリアライザ２０８は、１つのクロックマルチプライヤ２１２、及び複数のシフトレジスタ２１０－１、２１０－２、２１０－３、２１０－４、２１０－５、２１０－６、２１０－７、２１０－８を含んでもよく、これら複数のシフトレジスタは、入力レジスタ２０４のサンプルクロックレートの何倍ものレートでサンプリングすることができる場合がある。例えば、入力シリアライザ２０８は、任意の適切なサンプルレートを使用してもよいが、約１．８ＧＨｚでサンプリングするように構成されてもよい。入力シリアライザ２０８は、ｘシリアライザのシフトレジスタ２１０を含んでもよく、ここでは、ｘは２以上の整数である。例えば、ｘは、２より大きい任意の適切な数を使用してもよいが、８または１６であってもよい。入力シリアライザ２０８は、信号を受信するように構成されてもよく、この信号は、シリアルで各シリアライザのシフトレジスタ２１０を通過してもよい。入力シリアライザ２０８は、信号を示すパラレルデータ（例えば、ｘビットのシリアルデータワード）を出力するように構成されてもよい。各シリアライザのシフトレジスタ２１０は、入力シリアライザ２０８のシリアライザクロックの時間周期を有してもよく、入力シリアライザ２０８は、パラレルデータの出力を完了するのにｘ時間周期かかる場合がある。

【0023】

ｘビット幅のシフトレジスタ（例えば、入力デシリアライザ２１４）は、入力シリアライザ２０８に結合されてもよい。ｘビット幅のシフトレジスタは、入力シリアライザ２０８からパラレルデータ（例えば、ｘビットのシリアルデータワード）を受信するように構成されてもよい。ｘビット幅のシフトレジスタは、値を提供するシフトレジスタのクロックでサンプリングされてもよく、この値の各ビットシフトはパラレルデータについてのｘ時間周期の１つに対応している。シフトレジスタのクロック速度は、シリアライザのクロック速度よりも遅い場合がある。ｘビット幅のシフトレジスタは、信号が入力パッド２０２からｘビット幅のシフトレジスタを通って伝わる時間を示すシフトレジスタのレイテンシ値を有してもよい。

【0024】

ＦＰＧＡ１０４は、その値に少なくとも基づいて信号が入力シリアライザ２０８に到達したｘ時間周期のうちのどれに対応する時刻かを決定するように構成されてもよく、シフトレジスタのレイテンシ値と、その値に基づいて信号が入力シリアライザ２０８に到達したｘ時間周期のうちのどれかに対応するその時刻との総和を現在の時刻から減算することによって、信号が入力パッド２０２に到達した時刻を決定するように構成されてもよい。例えば、ＦＰＧＡ１０４は、アクティブＨｉｇｈ入力の場合ではその値内での最初の非ゼロの位置、またはアクティブＬｏｗ入力の場合では最初のゼロの位置に少なくとも基づいて、信号が入力シリアライザ２０８に到達したｘ時間周期のうちのどれに対応する時刻かを決定するようにさらに構成されてもよい。いくつかの実施形態では、信号が入力パッド２０２に到達したときに決定された時刻は、正確であり、入力シリアライザ２０８のシリアライザのクロックの時間周期内にあってもよい。いくつかの実施形態は、第二ＦＰＧＡ１０４を含んでもよく、第二ＦＰＧＡ１０４は、信号を受信し、その信号が第二ＦＰＧＡの入力パッド２０２に到達した時刻を決定するように構成されてもよく、ＦＰＧＡ１０４及び第二ＦＰＧＡ１０４は、信号が入力パッド２０２に到達した時刻と、信号が第二ＦＰＧＡの入力パッド２０２に到達した時刻とを利用することによって、同期化されるように構成されてもよい。いくつかの実施形態は、ＦＰＧＡ１０４を有する第一コンピューティングデバイス、及び第二ＦＰＧＡ１０４を有する第二コンピューティングデバイスを含んでもよく、第二ＦＰＧＡ１０４は、信号を受信し、その信号が第二ＦＰＧＡの入力パッド２０２に到達した時刻を決定するように構成されてもよく、ＦＰＧＡ１０４及び第二ＦＰＧＡ１０４は、信号が入力パッド２０２に到達した時刻と、信号が第二ＦＰＧＡの入力パッド２０２に到達した時刻とを利用することによって、同期化されるように構成されてもよい。

【0025】

特定の実施形態がＦＰＧＡを介した実施態様を説明するが、特定用途向け集積回路テクノロジーなどの他のテクノロジーを利用してもよいことが理解され得る。

【0026】

図５を参照して、例示的な実施形態による出力シリアライザ５００のブロック図が示される。出力シリアライザ５００は、単一のマルチパート入力を得ることによって出力パッド５１４で１ナノ秒未満の制御分解能を提供し、マルチパートデータよりも高速のレートでシングルパート内に出力データを生成する。１つ以上の入力デシリアライザは、出力シリアライザ５００のパラレルデータ入力ピン５０２とデータ通信して、１ナノ秒未満の精度で出力シリアライザ５００に信号が到達する時刻を決定する。

【0027】

出力シリアライザ５００は、複数のシフトレジスタ５０６－１、５０６－２、５０６－３、５０６－４、５０６－５、５０６－６、５０６－７、５０６－８を含み、各シフトレジスタ５０６－１、５０６－２、５０６－３、５０６－４、５０６－５、５０６－６、５０６－７、５０６－８は、パラレルデータ入力ピン５０２を介してデシリアライズされた入力信号、及びクロックピン５０４を介してサンプリングクロック信号を受信するように構成される。各シフトレジスタ５０６－１、５０６－２、５０６－３、５０６－４、５０６－５、５０６－６、５０６－７、５０６－８は、デシリアライズされた入力信号からビットをサンプリングし、それらのサンプリングされたビットを出力する。シフトレジスタ５０６－１、５０６－２、５０６－３、５０６－４、５０６－５、５０６－６、５０６－７、５０６－８は、パラレルに編成される。

【0028】

少なくとも１つの実施形態では、デシリアライズされた入力信号は、処理フェーズを開始すると、第一シフトレジスタ５０６－１によって識別されるトリガ信号を含む。次に、デシリアライズされた入力信号は、逐次パラレルシフトレジスタ５０６－２、５０６－３、５０６－４、５０６－５、５０６－６、５０６－７、５０６－８に伝播する。サンプリングクロック信号は、より広範のシステムクロックサイクルと比較して、より遅いクロックサイクルで動作する。

【0029】

少なくとも１つの実施形態では、シフトレジスタ５０６－１、５０６－２、５０６－３、５０６－４、５０６－５、５０６－６、５０６－７、５０６－８のそれぞれとデータ通信するマルチプレクサ５１２は、マルチプレクサ５１２から出力パッド５１４への出力を選択する。マルチプレクサ５１２は、インデックス値に基づいて入力値を選択する論理構造を有する。出力選択要素５１０は、各シフトレジスタ５０６－１、５０６－２、５０６－３、５０６－４、５０６－５、５０６－６、５０６－７、５０６－８からシングルビットをプルすることによってマルチプレクサ出力を高速で駆動する。少なくとも１つの実施形態では、クロックマルチプライヤ５０８は、サンプリングクロック信号を受信し、より高速のクロック信号を出力することによって、出力選択要素５１０を駆動する。マルチプレクサ５１２は、各高速クロックサイクル中に１ビットのパラレルデータを出力する、高速シリアル出力の速度でインデックス付けされ得る。高速クロックサイクルのシリアル出力をデシリアライズされた入力のより遅いクロックサイクルに関連付けることで、精密なレイテンシ制御が可能になる。

【0030】

少なくとも１つの実施形態では、出力パッド５１４は、サンプリングクロック信号を使用してマルチプレクサ５１２を介してロードされる、出力レジスタを含む、またはこの出力レジスタに接続される。入力の到達時刻を精密に決定し、出力タイミングも精密に制御することができることによって提供される制御は、多くの信号処理アルゴリズムにとって有益である。

【0031】

図６を参照して、例示的な一実施形態による、シリアル対パラレルのデータ関係のブロック図が示される。同じ情報を表すシリアライズデータ６００、及びデシリアライズデータ６０４は、対応するクロックサイクル６０８、６１０に従って関連付けられてもよい。高速シリアルデータ６００は、ビット６１２、６１４ごとに比較的小さな時間窓でシリアルに編成され、この時間窓は高速クロックサイクル６０８によって定義される。低速デシリアライズデータ６０４は、ビット位置６１６、６１８が高速クロックサイクル６０８に対応しているが、全体的に低速のクロックサイクル６１０にも対応している、パラレルワードデータ構造６０６に編成される。本開示のシステム及び方法に従って処理されるデータは、パラレルワードデータ構造６０６の各ビット６１６、６１８が出力ピンでの特定の高速クロック周期に直接関連する低速シリアルを含む。

【0032】

少なくとも１つの実施形態では、シリアライズデータ６００とデシリアライズデータ６０４との間の関係を使用して、入力到達時刻を精密に決定し、出力出発時刻を制御する。回路全体のレイテンシは、入力を受信してから出力を駆動するまでのサブナノ秒間隔内に同調することができる。

【0033】

図７を参照して、例示的な一実施形態による、精密レイテンシ制御システムのブロック図が示される。システムは、入力パッド７００で入力信号によってフィードされる入力デシリアライザ７０２と、デシリアライズされたパケットを受信し、出力パッド７０８でシリアライズされた信号を出力する出力シリアライザ７０６とを含む。

【0034】

少なくとも１つの実施形態では、プロセッサに具現化されるレイテンシ予測プロセス７０４は、デシリアライズされたパケットを受信し、シリアライズされた信号についてのレイテンシ予測を行う。レイテンシ予測により、トリガ信号の入力から出力信号までの１ナノ秒以内にレイテンシを同調させることができる場合がある。予測プロセス７０４は、入力シリアライザ７０２及び出力デシリアライザ７０６内のレイテンシのナレッジを利用して、出力シフトレジスタにロードするパラレル値を決定する、定義されたアルゴリズムを含んでもよい。

【0035】

少なくとも１つの実施形態では、予測プロセス７０４は、システムが動作すると、周期的または連続的に更新され得る、入力信号と出力信号との間のレイテンシに関連するトレーニングセットを介してトレーニングされたニューラルネットワークなどの学習アルゴリズムを含んでもよい。

【0036】

少なくとも１つの実施形態では、高速入力デシリアライザ７０２及び出力シリアライザ７０６は、１ナノ秒未満の周期までの制御を可能にする。パラレルデータを予測アルゴリズム、またはその学習アルゴリズムにフィードする。

【0037】

本開示の実施形態は、ユーザの限界をテストするシステム全体を通したトリガレイテンシにわたる非常に精密な制御を提供することによって、シミュレーションを支援することができる。精密制御は、ビデオ処理、ガイダンスシステム、ジオロケーション、レーダー処理、ジャミング、エッジ処理、及びクラウド処理など、レイテンシの影響を受けやすい他の用途に使用されてもよい。少なくとも１つの実施形態では、精密レイテンシのタイミングは、精密に制御された入力信号を介して機器の限界を自動的にテストすることに有用であり得る。

【0038】

精密レイテンシ制御を使用してシステムを実装することにより、既存のシステムと比較して、入力信号から出力信号への制御の粒度を細かくすることができる。さまざまなアルゴリズムにより、システムのレイテンシが短縮し、レイテンシがゼロの場合でも、ディスプレイについての制御をよくすることができる。

【0039】

本明細書に開示される本発明の概念及びそれらに付随する利点の多くが開示される本発明の概念の実施形態の前述の説明によって理解されると信じており、本明細書に開示される本発明の概念の広い範囲から逸脱することなく、またはそれらの重要な利点のすべてを犠牲にすることなく、それらの構成要素の形態、構造、及び配置にさまざまな変更がなされ得ることが明らかであり、他の実施形態に到達するためにさまざまな実施形態からの個々の特徴を組み合わせてもよい。前述されている本明細書での形態は、その説明のための実施形態に過ぎず、それらのような変更を網羅して含むことが以下の特許請求の範囲の意図である。さらに、個々の実施形態のいずれかに関連して開示された特徴のいずれかを、いずれかの他の実施形態に組み込んでもよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】