特開 2022-80592 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022080592

(43)【公開日】2022-05-30

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20220523BHJP

   H01L 29/12 20060101ALI20220523BHJP

   H01L 21/336 20060101ALI20220523BHJP

   H01L 29/739 20060101ALI20220523BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 653C

H01L29/78 652T

H01L29/78 652F

H01L29/78 652C

H01L29/78 658F

H01L29/78 652J

H01L29/78 655A

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2020191739

(22)【出願日】2020-11-18

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(74)【代理人】

【識別番号】110001128

【氏名又は名称】特許業務法人ゆうあい特許事務所

(72)【発明者】

【氏名】加藤 武寛

(57)【要約】

【課題】定常損失低減およびスイッチング損失低減を図ることができる半導体装置を提供する。
【解決手段】ゲート電極１７は、半導体基板１０における面方向の一方向および厚さ方向に沿った所定断面において、一方向にて分離した状態で配置されるようにし、ゲート絶縁膜１６は、所定断面において、トレンチ１５の底面に配置された部分であって、一方向に分離したゲート電極の間の部分が当該ゲート電極１７から露出するようにする。そして、この所定断面において、トレンチ１５の底面に配置されてゲート電極１７から露出するゲート絶縁膜１６を覆いつつ、一方向に分離したゲート電極１７の間を埋め込んだ状態で配置されている層間絶縁膜１８を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

トレンチゲート構造を有するスイッチング素子が形成された半導体装置であって、
第１導電型のドリフト層（１２）と、前記ドリフト層上に形成された第２導電型のベース層（１３）と、前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１４）と、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型または第２導電型の第２不純物領域（１１）と、を含み、前記第１不純物領域側の面を一面（１０ａ）とし、前記第２不純物領域側の面を他面（１０ｂ）とする半導体基板（１０）と、
前記半導体基板の一面側から前記ベース層よりも深く形成されて前記ドリフト層に達し、側面が前記ベース層および前記第１不純物領域と接する状態で形成されたトレンチ（１５）の壁面にゲート絶縁膜（１６）が配置されると共に、前記ゲート絶縁膜上にゲート電極（１７）が配置された前記トレンチゲート構造と、
前記半導体基板の一面側に形成され、前記ベース層および前記第１不純物領域と電気的に接続される第１電極（１９）と、
前記半導体基板の他面側に形成され、前記第２不純物領域と電気的に接続される第２電極（２０）と、を備え、
前記ゲート電極は、前記半導体基板における面方向の一方向および厚さ方向に沿った所定断面において、前記一方向にて分離した状態で配置されており、
前記ゲート絶縁膜は、前記所定断面において、前記トレンチの底面に配置された部分であって、前記一方向に分離した前記ゲート電極の間の部分が当該ゲート電極から露出しており、
前記所定断面において、前記トレンチの底面に配置されて前記ゲート電極から露出する前記ゲート絶縁膜を覆いつつ、前記一方向に分離した前記ゲート電極の間を埋め込んだ状態で配置されている層間絶縁膜（１８）を有する半導体装置。

【請求項2】

前記ドリフト層は、前記第２不純物領域側に位置する第１領域（１２ａ）と、前記第１領域上に配置されて前記ベース層側に位置し、前記第１領域より高不純物濃度とされた第２領域（１２ｂ）と、を有し、
前記トレンチは、底面が前記第２領域に位置している請求項１に記載の半導体装置。

【請求項3】

前記ゲート電極は、前記半導体基板の面方向に沿ったレイアウトにおいて、枠状に形成されている請求項１または２に記載の半導体装置。

【請求項4】

前記半導体基板は、前記トレンチで囲まれ、前記ベース層および前記第１不純物領域を有し、前記一方向に沿って配列された複数の柱領域（１０ｃ）を有し、
前記ゲート電極は、前記柱領域を囲む部分を有しつつ、それぞれの前記柱領域を囲む部分が前記一方向にて分離した状態で形成されている請求項１ないし３のいずれか１つに記載の半導体装置。

【請求項5】

前記層間絶縁膜は、前記ドリフト層側と反対側の表面（１８ａ）が前記半導体基板の一面と同一面上に位置しており、
前記第１電極は、前記半導体基板の一面上および前記層間絶縁膜上に配置されている請求項１ないし４のいずれか１つに記載の半導体装置。

【請求項6】

前記所定断面における隣合うトレンチの間隔は、前記ゲート電極に所定の電圧が印加されて前記ベース層にチャネル領域が形成された際、前記ベース層にバルクチャネル領域が形成される長さとされている請求項１ないし５のいずれか１つに記載の半導体装置。

【請求項7】

前記第２不純物領域は、炭化珪素基板で構成されている請求項１ないし６のいずれか１つに記載の半導体装置。

【請求項8】

前記スイッチング素子は、ＭＯＳＦＥＴであり、
前記第１不純物領域は、ソース領域とされ、
前記第２不純物領域は、第１導電型のドレイン領域とされている請求項１ないし７のいずれか１つに記載の半導体装置。

【請求項9】

前記スイッチング素子は、ＩＧＢＴであり、
前記第１不純物領域は、エミッタ領域とされ、
前記第２不純物領域は、第２導電型のコレクタ領域とされている請求項１ないし７のいずれか１つに記載の半導体装置。

【請求項10】

第１導電型のドリフト層（１２）と、前記ドリフト層上に形成された第２導電型のベース層（１３）と、前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１４）と、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型または第２導電型の第２不純物領域（１１）と、を含み、前記第１不純物領域側の面を一面（１０ａ）とし、前記第２不純物領域側の面を他面（１０ｂ）とする半導体基板（１０）と、
前記半導体基板の一面側から前記ベース層よりも深く形成されて前記ドリフト層に達し、側面が前記ベース層および前記第１不純物領域と接する状態で形成されたトレンチ（１５）の壁面にゲート絶縁膜（１６）が配置されると共に、前記ゲート絶縁膜上にゲート電極（１７）が配置されたトレンチゲート構造と、
前記半導体基板の一面側に形成され、前記ベース層および前記第１不純物領域と電気的に接続される第１電極（１９）と、
前記半導体基板の他面側に形成され、前記第２不純物領域と電気的に接続される第２電極（２０）と、を備え、
前記ゲート電極は、前記半導体基板における面方向の一方向および厚さ方向に沿った所定断面において、前記一方向にて分離した状態で配置されており、
前記ゲート絶縁膜は、所定断面において、前記トレンチの底面に配置された部分であって、前記一方向に分離した前記ゲート電極の間の部分が当該ゲート電極から露出しており、
前記所定断面において、前記トレンチの底面に配置されて前記ゲート電極から露出する前記ゲート絶縁膜を覆いつつ、前記一方向に分離した前記ゲート電極の間を埋め込んだ状態で配置されている層間絶縁膜（１８）を有する半導体装置の製造方法であって、
前記ドリフト層、前記ベース層、前記第１不純物領域が順に積層された前記半導体基板を用意することと、
前記半導体基板の一面側から前記ドリフト層に達するトレンチを形成することと、
前記トレンチの壁面に沿って前記ゲート絶縁膜を構成する絶縁膜（１６０）を形成することと、
前記ゲート絶縁膜上に前記ゲート電極を構成する導電膜（１７０）を形成することと、
前記所定断面において、前記導電膜のうちの前記トレンチの底面上に位置する部分を含む部分を除去することにより、前記一方向にて分離した状態で配置された前記ゲート電極を形成することと、
前記所定断面において、前記トレンチの底面に配置されて前記ゲート電極から露出する前記ゲート絶縁膜を覆いつつ、前記一方向に分離した前記ゲート電極の間を埋め込むように前記層間絶縁膜を形成することと、
前記半導体基板の一面側に前記第１電極を形成することと、
前記半導体基板の他面側に前記第２電極を形成することと、を行う半導体装置の製造方法。

【請求項11】

前記ゲート電極を形成することでは、前記所定断面において、前記ゲート電極のうちの前記トレンチの開口部側の部分が前記半導体基板の一面から凹んだ状態となるようにし、
前記層間絶縁膜を形成することでは、前記所定断面において、前記ゲート電極のうちの前記トレンチの開口部側の部分を覆いつつ、前記ドリフト層側と反対側の表面（１８ａ）が前記半導体基板の一面よりも盛り上がるようにし、
前記第１電極を形成することの前に、前記半導体基板の一面から盛り上がっている部分の前記層間絶縁膜を除去し、前記層間絶縁膜の表面が前記半導体基板の一面と同一面上に位置するようにする請求項１０に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関するものである。

【背景技術】

【0002】

従来より、トレンチゲート構造を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、ｎ^＋型の基板上にｎ^－型のドリフト層が形成され、ドリフト層上にｐ型のベース層が形成されている。ベース層の表層部には、ｎ^＋型のソース領域が形成されている。そして、ソース領域およびベース層を貫通するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が形成されている。

【0003】

また、この半導体装置では、ベース層およびソース領域と電気的に接続されるように上部電極が形成され、ｎ^＋型の基板と接続されるように下部電極が形成されている。

【0004】

このような半導体装置は、ゲート電極に所定の閾値電圧以上の電圧が印加されることにより、ベース層のうちのトレンチと接する部分にｎ型の反転層（すなわち、チャネル領域）が形成される。そして、半導体装置は、ソース領域から反転層を介して電子がドリフト層に供給されることにより、上部電極と下部電極との間に電流が流れてオン状態となる。また、この半導体装置は、ゲート電極に所定の閾値電圧以上の電圧が印加されないようにすることにより、ベース層に形成されていた反転層が消滅してオフ状態となる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０２０－１２３６０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記のような半導体装置において、定常損失低減およびスイッチング損失低減を図ることが望まれている。

【0007】

本発明は上記点に鑑み、定常損失低減およびスイッチング損失低減を図ることができる半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するための請求項１に記載の発明は、トレンチゲート構造を有するスイッチング素子が形成された半導体装置であって、第１導電型のドリフト層（１２）と、ドリフト層上に形成された第２導電型のベース層（１３）と、ベース層の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１４）と、ドリフト層のうちのベース層側と反対側に形成された第１導電型または第２導電型の第２不純物領域（１１）と、を含み、第１不純物領域側の面を一面（１０ａ）とし、第２不純物領域側の面を他面（１０ｂ）とする半導体基板（１０）と、半導体基板の一面側からベース層よりも深く形成されてドリフト層に達し、側面がベース層および第１不純物領域と接する状態で形成されたトレンチ（１５）の壁面にゲート絶縁膜（１６）が配置されると共に、ゲート絶縁膜上にゲート電極（１７）が配置されたトレンチゲート構造と、半導体基板の一面側に形成され、ベース層および第１不純物領域と電気的に接続される第１電極（１９）と、半導体基板の他面側に形成され、第２不純物領域と電気的に接続される第２電極（２０）と、を備えている。ゲート電極は、半導体基板における面方向の一方向および厚さ方向に沿った所定断面において、一方向にて分離した状態で配置されており、ゲート絶縁膜は、所定断面において、トレンチの底面に配置された部分であって、一方向に分離したゲート電極の間の部分が当該ゲート電極から露出しており、所定断面において、トレンチの底面に配置されてゲート電極から露出するゲート絶縁膜を覆いつつ、一方向に分離したゲート電極の間を埋め込んだ状態で配置されている層間絶縁膜（１８）を有している。

【0009】

これによれば、ゲート電極がトレンチ内で一方向にて分離した状態で配置されているため、ゲート－第２不純物領域間容量を低減することができる。したがって、帰還容量および出力容量を低減でき、定常損失を低減できると共に、スイッチング損失を低減できる。

【0010】

また、請求項１０は、請求項１に記載の半導体装置に関する製造方法であり、ドリフト層、ベース層、ソース層が配置された半導体基板を用意することと、半導体基板の一面側からドリフト層に達するトレンチを形成することと、トレンチの壁面に沿ってゲート絶縁膜を構成する絶縁膜（１６０）を形成することと、ゲート絶縁膜上にゲート電極を構成する導電膜（１７０）を形成することと、所定断面において、導電膜のうちのトレンチの底面上に位置する部分を含む部分を除去することにより、同じトレンチ内にて一方向にて分離した状態で配置されたゲート電極を形成することと、所定断面において、トレンチの底面に配置されてゲート電極から露出するゲート絶縁膜を覆いつつ、一方向に分離したゲート電極の間を埋め込むように層間絶縁膜を形成することと、半導体基板の一面側に第１電極を形成することと、半導体基板の他面側に第２電極を形成することと、を行う。

【0011】

これによれば、ゲート電極をトレンチ内で一方向に分離した状態で配置するため、ゲート－第２不純物領域間容量を低減することができる半導体装置を製造できる。したがって、帰還容量および出力容量を低減でき、定常損失を低減できると共に、スイッチング損失を低減できる半導体装置を製造できる。

【0012】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0013】

【図1】第１実施形態における半導体装置の断面図である。

【図2】図１に示す半導体装置の平面図である。

【図3A】第１実施形態における半導体装置の製造工程を示す断面図である。

【図3B】図３Ａに続く半導体装置の製造工程を示す断面図である。

【図3C】図３Ｂに続く半導体装置の製造工程を示す断面図である。

【図3D】図３Ｃに続く半導体装置の製造工程を示す断面図である。

【図3E】図３Ｄに続く半導体装置の製造工程を示す断面図である。

【図3F】図３Ｅに続く半導体装置の製造工程を示す断面図である。

【図3G】図３Ｆに続く半導体装置の製造工程を示す断面図である。

【図3H】図３Ｇに続く半導体装置の製造工程を示す断面図である。

【図3I】図３Ｈに続く半導体装置の製造工程を示す断面図である。

【図4】第２実施形態における半導体装置の断面図である。

【図5】第３実施形態における半導体装置の平面図である。

【図6】第４実施形態における半導体装置の平面図である。

【図7】第４実施形態の変形例における半導体装置の断面図である。

【図8】第４実施形態の変形例における半導体装置の断面図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0015】

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、図１および図２に示されるように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されて構成されている。なお、半導体装置は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されている。なお、図１は、図２中のI－I線に沿った断面図である。また、図２では、後述する上部電極１９を省略して示してある。そして、図２では、理解をし易くするため、断面図ではないが、後述するゲート絶縁膜１６、ゲート電極１７、層間絶縁膜１８にハッチングが施されている。また、図２と対応する後述の各図においても、理解をし易くするため、断面図ではないが、ゲート絶縁膜１６、ゲート電極１７、層間絶縁膜１８にハッチングが施されている。

【0016】

本実施形態の半導体装置は、炭化珪素（以下では、単にＳｉＣともいう）で構成されるｎ^＋型の基板１１を有する半導体基板１０を備えている。基板１１の表面上には、ＳｉＣで構成される、ｎ^－型のドリフト層１２およびｐ^－型のベース層１３が配置されている。そして、ベース層１３の表層部には、ｎ^＋型のソース領域１４が形成されている。本実施形態では、ドリフト層１２およびベース層１３がエピタキシャル成長、またはイオン注入等によって形成されている。ソース領域１４は、エピタキシャル成長、またはイオン注入等によって形成されている。

【0017】

なお、本実施形態では、基板１１が第２不純物領域に相当し、ソース領域１４が第１不純物領域に相当している。また、特に図示しないが、本実施形態の半導体装置は、図２とは異なる平面箇所において、ベース層１３の表層部であって半導体基板１０の一面１０ａから露出するように、ベース層１３よりも高不純物濃度とされたコンタクト領域が形成されている。

【0018】

基板１１は、例えば、ｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、表面が（０００１）Ｓｉ面とされている。なお、本実施形態では、基板１１がＭＯＳＦＥＴにおけるドレイン領域を構成する。ベース層１３は、チャネル領域が形成される部分である。ソース領域１４は、ドリフト層１２よりも高不純物濃度とされている。

【0019】

そして、半導体基板１０には、一面１０ａ側からベース層１３およびソース領域１４を貫通してドリフト層１２に達するようにトレンチ１５が形成されている。このため、このトレンチ１５の側面と接するように、上記のベース層１３およびソース領域１４が配置される。

【0020】

本実施形態のトレンチ１５は、図１および図２に示されるように、半導体基板１０の一面１０ａの面方向のうちの一方向に沿って等間隔にストライプ状に形成されている。詳しくは、トレンチ１５は、図２中の紙面左右方向に沿って等間隔に配列され、図２中の紙面上下方向に延設されることでストライプ状に形成されている。また、本実施形態のトレンチ１５は、隣合うトレンチ１５の間隔（すなわち、ソース領域１４およびベース層１３の幅）が極めて短くなるように形成されている。具体的には、トレンチ１５は、後述するゲート電極１７に閾値電圧以上の電圧が印加された際に隣合うトレンチ１５の間に位置するベース層１３の全体にチャネル領域が構成されるように、隣合うトレンチ１５の間隔が調整されて形成されている。例えば、本実施形態では、隣合うトレンチ１５の間隔が０．１μｍ以下となるように形成されている。

【0021】

トレンチ１５の内壁面には、ゲート絶縁膜１６が形成されている。ゲート絶縁膜１６の表面には、ドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１７が形成されている。

【0022】

ここで、本実施形態のゲート電極１７の配置について説明する。ゲート電極１７は、半導体基板１０の面方向における一方向および厚さ方向に沿った所定断面（以下では、単に所定断面ともいう）において、トレンチ１５内で当該一方向にて分離した状態で配置されている。言い換えると、ゲート電極１７には、所定断面において、対向するトレンチ１５の側面上に形成された部分を分離するように、トレンチ１５の底面に形成されたゲート絶縁膜１６を露出させるための溝部１７ａが形成されている。また、本実施形態のゲート電極１７は、所定断面において、トレンチ１５の開口部側の部分となる上端が半導体基板１０の一面１０ａよりも凹んだ状態で配置されている。

【0023】

なお、本実施形態では、図１中の紙面左右方向が半導体基板１０の面方向における一方向となり、紙面上下方向が厚さ方向となり、所定断面が例えば図１に示す断面となる。また、厚さ方向とは、言い換えると、基板１１、ドリフト層１２、ベース層１３等の積層方向に沿った方向ともいえる。

【0024】

そして、トレンチ１５には、ゲート絶縁膜１６のうちのゲート電極１７から露出する部分を覆いつつ、トレンチ１５内で一方向に分離したゲート電極１７の間を埋め込むように層間絶縁膜１８が配置されている。本実施形態では、層間絶縁膜１８は、ゲート絶縁膜１６およびゲート電極１７と共にトレンチ１５を完全に埋め込むように配置されている。この場合、ゲート電極１７は、所定断面において、トレンチ１５の開口部側の部分が半導体基板１０の一面１０ａから凹んだ状態となっている。このため、所定断面では、層間絶縁膜１８は、ゲート電極１７を覆うように形成されている。そして、層間絶縁膜１８は、半導体基板１０の一面１０ａ（すなわち、ソース領域１４）を露出させつつ、ドリフト層１２側と反対側の表面１８ａが半導体基板１０の一面１０ａと同一面上に位置するように配置されている。

【0025】

半導体基板１０の一面１０ａには、ソース領域１４およびベース層１３と電気的に接続される上部電極１９が形成されている。なお、上部電極１９は、図１とは別断面において、ベース層１３の表層部に形成されたコンタクト領域と電気的に接続されることによってベース層１３と電気的に接続されている。また、本実施形態では、所定断面において、ゲート電極１７を覆うように層間絶縁膜１８が配置されており、層間絶縁膜１８は、表面１８ａが半導体基板１０の一面１０ａと同一平面上に位置している。つまり、層間絶縁膜１８は、半導体基板１０の一面１０ａ上には配置されていない。このため、層間絶縁膜１８には、ソース領域１４等を露出させるためのコンタクトホール等が形成されておらず、上部電極１９は、半導体基板１０の一面１０ａ側に直接配置されている。

【0026】

本実施形態では、上部電極１９は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。

【0027】

なお、本実施形態では，上部電極１９が第１電極に相当している。また、特に図示しないが、ゲート電極１７は、半導体基板１０の一面１０ａ上に形成されたゲートライナー等と適宜電気的に接続されている。

【0028】

基板１１の他面１０ｂ側には、基板１１と電気的に接続される下部電極２０が形成されている。なお、本実施形態では、下部電極２０が第２電極に相当している。本実施形態では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数配置されることでセル領域が構成されている。

【0029】

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型、ｎ^＋型、ｎ^－型が第１導電型に相当しており、ｐ^－型、ｐ^＋型が第２導電型に相当している。また、本実施形態では、上記のように構成されることにより、半導体基板１０は、基板１１、ドリフト層１２、ベース層１３、ソース領域１４を含んで構成される。そして、本実施形態では、基板１１がＳｉＣで構成されると共に、ドリフト層１２やベース層１３等がＳｉＣで構成されている。このため、本実施形態の半導体装置は、ＳｉＣ半導体装置であるともいえる。

【0030】

次に、上記半導体装置における作動について説明する。上記半導体装置は、下部電極２０が上部電極１９よりも高電位とされつつ、ゲート電極１７に所定の閾値電圧以上の電圧が印加されることにより、ベース層１３のうちのトレンチ１５と接する部分にｎ型の反転層（すなわち、チャネル領域）が形成される。そして、ソース領域１４から反転層を介して電子がドリフト層１２に供給されることにより、上部電極１９と下部電極２０との間に電流が流れてオン状態となる。

【0031】

この際、本実施形態では、隣合うトレンチ１５の間隔が極めて狭い０．１μｍ以下とされている。このため、ゲート電極１７に所定の閾値電圧以上の電圧が印加された際、ベース層１３のうちの各トレンチ１５と接する部分に形成される反転層同士が繋がり易くなる。つまり、隣合うトレンチ１５の間に位置するベース層１３は、全体にチャネル領域（すなわち、バルクチャネル領域）が形成される。このため、半導体装置のオン抵抗の低減を図ることができる。

【0032】

また、上記半導体装置は、上部電極１９と下部電極２０との間に電流が流れているオン状態から当該電流が遮断されたオフ状態とする際には、ゲート電極１７にグランド電位のような閾値電圧よりも低い電圧が印加される。これにより、ベース層１３に形成されていた反転層が消滅し、半導体装置がオフ状態となる。

【0033】

ここで、本実施形態では、上記のように、ゲート電極１７がトレンチ１５内で一方向にて分離した状態で配置されている。このため、ゲート電極１７が分離されていない場合と比較して、トレンチ１５に配置されるゲート電極１７の体積が少なくなるため、ゲート－ドレイン間容量Ｃｇｄを低減することができる。なお、ゲート電極１７が分離されていない場合とは、トレンチ１５がゲート絶縁膜１６およびゲート電極１７にて埋め込まれている状態のことであり、トレンチ１５の底面に配置されたゲート絶縁膜１６上の全領域にゲート電極１７が配置されている状態のことである。

【0034】

したがって、上記半導体装置では、ゲート－ドレイン間容量Ｃｇｄで規定される帰還容量Ｃｒｓｓを低減できる。また、ゲート－ドレイン間容量Ｃｇｄと、ドレイン－ソース間容量Ｃｄｓで規定される出力容量Ｃｏｓｓを低減できる。このため、本実施形態の半導体装置によれば、定常損失を低減できすると共に、スイッチング損失を低減できる。

【0035】

次に、上記半導体装置の製造方法について、図３Ａ～図３Ｉを参照しつつ説明する。

【0036】

まず、図３Ａに示されるように、基板１１、ドリフト層１２、ベース層１３、ソース領域１４が順に積層された半導体基板１０を用意する。なお、ドリフト層１２、ベース層１３は、基板１１の表面に対するエピタキシャル成長およびイオン注入等によって形成される。ソース領域１４は、エピタキシャル成長、またはイオン注入等によって形成される。

【0037】

次に、図３Ｂに示されるように、図示しないマスクを用いてドライエッチング等を行い、ソース領域１４およびベース層１３を貫通してドリフト層１２に達するトレンチ１５を形成する。この際、本実施形態では、隣合うトレンチ１５の間隔が０．１μｍ以下となるようにする。

【0038】

続いて、図３Ｃに示されるように、ＣＶＤ（chemical vapor depositionの略）法等により、トレンチ１５の壁面に沿って、ゲート絶縁膜１６を構成する絶縁膜１６０を形成する。なお、この工程では、半導体基板１０の一面１０ａ上（すなわち、ソース領域１４上）にも絶縁膜１６０が形成される。

【0039】

その後、図３Ｄに示されるように、ＣＶＤ法等により、絶縁膜１６０上にゲート電極１７を構成する導電膜１７０を形成する。なお、この工程では、半導体基板１０の一面１０ａ上（すなわち、ソース領域１４上）に配置されている絶縁膜１６０上にも導電膜１７０が形成される。また、この工程での導電膜１７０は、所定断面において、対向するトレンチ１５の側面上に形成されている部分が、トレンチ１５の底面に形成されている部分によって繋がった状態となっている。

【0040】

次に、図３Ｅに示されるように、導電膜１７０上にフォトレジスト１８０を配置し、導電膜１７０の所定箇所が露出するように、フォトレジスト１８０をパターニングする。具体的には、半導体基板１０の一面１０ａ上に位置する導電膜１７０が露出するようにフォトレジスト１８０をパターニングする。また、所定断面において、トレンチ１５の側面に形成された導電膜１７０が露出するようにフォトレジスト１８０をパターニングする。さらに、所定断面において、トレンチ１５の底面の中央部に形成された導電膜１７０が露出するようにフォトレジスト１８０をパターニングする。

【0041】

その後、図３Ｆに示されるように、フォトレジスト１８０をマスクとしてドライエッチングを行い、導電膜１７０のうちのフォトレジスト１８０から露出する部分を除去して上記ゲート電極１７を形成する。具体的には、この工程では、半導体基板１０の一面１０ａ上に位置する導電膜１７０が除去される。また、この工程では、所定断面において、トレンチ１５の側面に形成された導電膜１７０の一部が除去され、ゲート電極１７は、半導体基板１０の一面１０ａに対して凹んだ状態となる。さらに、この工程では、所定断面において、トレンチ１５の底面の中央部に形成された導電膜１７０を除去することで溝部１７ａが形成される。これにより、ゲート電極１７は、トレンチ１５内で一方向にて分離した状態で配置される。

【0042】

次に、図３Ｇに示されるように、ＣＶＤ法等により、溝部１７ａを埋め込みつつ、トレンチ１５を埋め込むように層間絶縁膜１８を形成する。本実施形態では、層間絶縁膜１８は、ドリフト層１２と反対側の表面１８ａが、半導体基板１０の一面１０ａから盛り上がった状態となるように形成される。

【0043】

その後、図３Ｈに示されるように、半導体基板１０の一面１０ａ側から全体的にドライエッチングを行い、半導体基板１０の一面１０ａよりもドリフト層１２と反対側に位置する層間絶縁膜１８およびゲート絶縁膜１６を除去する。具体的には、半導体基板１０の一面１０ａを露出させつつ、トレンチ１５が層間絶縁膜１８で埋め込まれ、層間絶縁膜１８の表面１８ａが半導体基板１０の一面１０ａと同一面上に位置するようにする。

【0044】

その後、図３Ｉに示されるように、ＰＶＤ法等により、半導体基板１０の一面１０ａ側に上部電極１９を形成すると共に他面１０ｂ側の下部電極２０を形成することにより、図１に示す半導体装置が製造される。なお、層間絶縁膜１８は、トレンチ１５内に配置されており、半導体基板１０の一面１０ａ上には配置されていない。このため、本実施形態では、層間絶縁膜１８にソース領域１４等を露出させるコンタクトホールを形成することなく、ソース領域１４と電気的に接続される上部電極１９が形成される。つまり、本実施形態では、ソース領域１４と上部電極１９とをセルフアライン（すなわち、自己整合）で接続できる。

【0045】

以上説明した本実施形態によれば、ゲート電極１７は、トレンチ１５内で一方向に分離した状態で配置されている。このため、ゲート－ドレイン間容量Ｃｇｄを低減することができ、帰還容量Ｃｒｓｓおよび出力容量Ｃｏｓｓを低減できる。したがって、本実施形態の半導体装置によれば、定常損失を低減できると共に、スイッチング損失を低減できる。

【0046】

（１）また、本実施形態によれば、層間絶縁膜１８は、トレンチ１５の底面に配置されてゲート電極１７から露出するゲート絶縁膜１６を覆いつつ、トレンチ１５内で一方向に分離したゲート電極１７の間を埋め込むように配置されている。そして、上部電極１９は、半導体基板１０の一面１０ａ上および層間絶縁膜１８上に配置されている。このため、例えば、ゲート電極１７の間に上部電極１９が入り込んだ半導体装置と比較して、上部電極１９内の金属イオンがゲート絶縁膜１６に拡散してゲート絶縁膜１６の信頼性が低下することを抑制できる。

【0047】

（２）また、本実施形態によれば、層間絶縁膜１８は、表面１８ａが半導体基板１０の一面１０ａと同一面上に位置している。そして、上部電極１９は、半導体基板１０の一面１０ａおよび層間絶縁膜１８の表面１８ａ上に配置され、ソース領域１４等とそのまま接続されている。このため、層間絶縁膜１８にソース領域１４等を露出させるコンタクトホールを形成する必要がない。したがって、製造工程の簡略化を図ることができる。また、コンタクトホールを形成する必要がないため、上部電極１９とソース領域１４との位置ずれが発生することもなく、上部電極１９とソース領域１４等との接続を好適に行うことができる。つまり、本実施形態では、ソース領域１４と上部電極１９とをセルフアライン（すなわち、自己整合）で接続できる。

【0048】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ドリフト層１２の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0049】

本実施形態では、図４に示されるように、ドリフト層１２は、基板１１側に位置する第１領域１２ａと、ベース層１３側に配置され、第１領域１２ａよりも高不純物濃度とされた第２領域１２ｂとが積層されて構成されている。そして、トレンチ１５は、底面が第２領域１２ｂに位置するように形成されている。

【0050】

以上説明した本実施形態によれば、ゲート電極１７がトレンチ１５内で一方向に分離した状態で配置されているため、上記第１実施形態と同様の効果を得ることができる。

【0051】

（１）また、本実施形態では、ドリフト層１２が第１領域１２ａと、第１領域１２ａより高不純物濃度とされた第２領域１２ｂとを有する構成とされている。そして、トレンチ１５は、底面が第２領域１２ｂに位置するように形成されている。

【0052】

このため、ドリフト層１２が第１領域１２ａのみで構成されている場合と比較して、ドリフト層１２のうちのトレンチ１５の底面と接する部分（すなわち、第２領域１２ｂ）と下部電極２０との間の電位差を小さくできる。したがって、ゲート電極１７とドリフト層１２との間に配置されているゲート絶縁膜１６に供給される電荷を低減でき、スイッチング損失をさらに低減できる。

【0053】

また、ドリフト層１２が第１領域１２ａのみで構成されている場合と比較して、第１領域１２ａより高不純物濃度とされた第２領域１２ｂにてゲート絶縁膜１６に起因する空乏層が広がることを抑制できる。

【0054】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、ゲート電極１７の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0055】

本実施形態の半導体装置は、図５に示されるように、半導体基板１０の一面１０ａ側のレイアウトにおいて、ゲート電極１７が枠状に形成されている。具体的には、ゲート電極１７は、トレンチ１５の側面に沿って形成されることで枠状とされている。つまり、ゲート電極１７は、トレンチ１５の長手方向における両端（すなわち、図５中のトレンチ１５における紙面上下方向の両端）にも形成されることで枠状とされている。なお、図１は、図５中のI－I線に沿った断面にも相当する。また、半導体基板１０の一面１０ａ側のレイアウトとは、言い換えると、半導体基板１０の一面１０ａ側から視たときということもできる。

【0056】

以上説明した本実施形態によれば、ゲート電極１７がトレンチ１５内で一方向に分離した状態で配置されているため、上記第１実施形態と同様の効果を得ることができる。

【0057】

（１）また、本実施形態では、ゲート電極１７が枠状に形成されている。このため、トレンチ１５内で一方向に分離されたゲート電極１７同士の電位差を小さくできる。したがって、ベース層１３のうちのトレンチ１５と接する部分には、反転層が同様に形成され、所定箇所に電流集中が発生することを抑制できる。

【0058】

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、ゲート電極１７の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0059】

本実施形態の半導体装置では、図６に示されるように、トレンチ１５は、半導体基板１０にトレンチ１５で囲まれる複数の柱領域１０ｃが点在するように構成されている。本実施形態では、トレンチ１５は、格子状に形成されており、柱領域１０ｃは、半導体基板１０の一面１０ａを構成する部分が矩形状とされている。そして、複数の柱領域１０ｃは、一方向に沿って配列されると共に当該一方向と直交する方向に沿って配置されている。なお、図１は、図６中のI－I線に沿った断面にも相当している。また、本実施形態では、図６中のI－I線に沿った方向が一方向となる。

【0060】

そして、ゲート電極１７は、柱領域１０ｃを囲む部分を有しつつ、それぞれの柱領域１０ｃを囲む部分がトレンチ１５内で一方向にて分離した状態で形成されている。つまり、ゲート電極１７は、柱領域１０ｃを構成するトレンチ１５の側面に沿って配置された部分を有するように形成され、所定断面では、トレンチ１５内で一方向に分離した状態で配置されている。

【0061】

以上説明した本実施形態によれば、ゲート電極１７が一方向に分離した状態で配置されているため、上記第１実施形態と同様の効果を得ることができる。

【0062】

（１）また、本実施形態では、ゲート電極１７が柱領域１０ｃを囲む部分を有するように形成されている。このため、柱領域１０ｃでは、バルクチャネル領域が形成され易くなる。したがって、本実施形態の半導体装置によれば、さらにオン抵抗の低減を図ることができる。

【0063】

（第４実施形態の変形例）
上記第４実施形態の変形例について説明する。上記第４実施形態において、図７に示されるように、柱領域１０ｃは、半導体基板１０の一面１０ａを構成する部分が六角形状とされ、ハニカム状に配列されていてもよい。また、図８に示されるように、柱領域１０ｃは、半導体基板１０の一面１０ａを構成する部分が円形状とされていてもよい。このような半導体装置としても、柱領域１０ｃを囲む部分を有しつつ、それぞれの柱領域１０ｃを囲む部分がトレンチ１５内で一方向にて分離した状態となるようにゲート電極１７が形成されることにより、上記第４実施形態と同様の効果を得ることができる。

【0064】

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0065】

上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ^＋型のドレイン領域（すなわち、基板１１）をｐ^＋型のコレクタ領域に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。なお、ＩＧＢＴとする場合、ソース領域１４がエミッタ領域となる。

【0066】

また、上記各実施形態では、基板１１、ドリフト層１２、ベース層１３、ソース領域１４等がＳｉＣで構成されるＳｉＣ半導体装置について説明した。しかしながら、上記各実施形態における半導体装置は、基板１１、ドリフト層１２、ベース層１３、ソース領域１４等がシリコン等で構成されていてもよい。

【0067】

そして、上記各実施形態を組み合わせることもできる。例えば、上記第２実施形態を上記第３、第４実施形態に組み合わせ、ドリフト層１２は、第１領域１２ａおよび第２領域１２ｂを有する構成とされていてもよい。

【符号の説明】

【0068】

１０ 半導体基板
１０ａ 一面
１１ 基板（第２不純物領域）
１２ ドリフト層
１３ ベース層
１４ ソース領域（第１不純物領域）
１５ トレンチ
１６ ゲート絶縁膜
１７ ゲート電極
１８ 層間絶縁膜
１９ 上部電極（第１電極）
２０ 下部電極（第２電極）

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図4】

【図5】

【図6】

【図7】

【図8】