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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022081883
(43)【公開日】2022-06-01
(54)【発明の名称】半導体装置および電子装置
(51)【国際特許分類】
H01S 5/022 20210101AFI20220525BHJP
H01S 5/40 20060101ALI20220525BHJP
H01L 25/18 20060101ALI20220525BHJP
H01L 25/065 20060101ALI20220525BHJP
【ＦＩ】
H01S5/022
H01S5/40
H01L25/04 Z
H01L25/08 E
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2020193096
(22)【出願日】2020-11-20
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】及川 隆一
【テーマコード（参考）】
5F173
【Ｆターム（参考）】
5F173AD04
5F173AH03
5F173AR66
5F173MA02
5F173MB02
5F173MD58
5F173MD59
(57)【要約】
【課題】光トランシーバを構成する半導体素子（レーザダイオード）を備えた半導体装置の性能向上を図る。
【解決手段】第１半導体素子（レーザダイオード）ＬＤ１と、第２半導体素子（レーザダイオード）ＬＤ２を、第１半導体素子ＬＤ１のアノードと電気的に接続された配線ＷＬ１Ａと、この第１配線ＷＬ１Ａに沿って配置され、かつ、第２半導体素子ＬＤ２のカソードと電気的に接続された配線ＷＬ１Ｂとの間において、直列に接続する。このとき、第１半導体素子ＬＤ１および第２半導体素子ＬＤ２のそれぞれは、発光層を有する積層パターンと、この積層パターンを覆う複数の半導体層と、を有している。
【選択図】図３
【解決手段】第１半導体素子（レーザダイオード）ＬＤ１と、第２半導体素子（レーザダイオード）ＬＤ２を、第１半導体素子ＬＤ１のアノードと電気的に接続された配線ＷＬ１Ａと、この第１配線ＷＬ１Ａに沿って配置され、かつ、第２半導体素子ＬＤ２のカソードと電気的に接続された配線ＷＬ１Ｂとの間において、直列に接続する。このとき、第１半導体素子ＬＤ１および第２半導体素子ＬＤ２のそれぞれは、発光層を有する積層パターンと、この積層パターンを覆う複数の半導体層と、を有している。
【選択図】図３
【特許請求の範囲】
【請求項1】
半導体基板、前記半導体基板に形成された第１半導体素子、および前記半導体基板に形成された第２半導体素子を有する半導体チップと、
前記第１半導体素子のアノードと電気的に接続された第１配線と、
前記第１配線に沿って配置され、かつ、前記第２半導体素子のカソードと電気的に接続された第２配線と、
を含み、
前記第１半導体素子および前記第２半導体素子のそれぞれは、
第１端面、前記第１端面とは反対側の第２端面、前記第１端面と前記第２端面との間に位置する第１側面、前記第１端面と前記第２端面との間に位置し、かつ、前記第１側面とは反対側の第２側面、および上面を有し、前記半導体基板上に形成された積層パターンと、
前記積層パターンの前記第１側面を覆う第１半導体層と、
前記積層パターンの前記第２側面を覆う第２半導体層と、
前記積層パターンの前記上面を覆う第３半導体層と、
を有し、
前記第１半導体素子および前記第２半導体素子のそれぞれの前記積層パターンは、
前記半導体基板上に形成された、第１導電型の第４半導体層と、
前記第４半導体層上に形成され、かつ、前記第１導電型とは反対の第２導電型の第５半導体層と、
前記第４半導体層と前記第５半導体層との界面に形成された発光層と、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれの屈折率は、前記第４半導体層および前記第５半導体層のそれぞれの屈折率よりも小さく、
前記第１半導体素子と前記第２半導体素子は、前記第１配線と前記第２配線との間において、直列に接続されている、半導体装置。
前記第１半導体素子のアノードと電気的に接続された第１配線と、
前記第１配線に沿って配置され、かつ、前記第２半導体素子のカソードと電気的に接続された第２配線と、
を含み、
前記第１半導体素子および前記第２半導体素子のそれぞれは、
第１端面、前記第１端面とは反対側の第２端面、前記第１端面と前記第２端面との間に位置する第１側面、前記第１端面と前記第２端面との間に位置し、かつ、前記第１側面とは反対側の第２側面、および上面を有し、前記半導体基板上に形成された積層パターンと、
前記積層パターンの前記第１側面を覆う第１半導体層と、
前記積層パターンの前記第２側面を覆う第２半導体層と、
前記積層パターンの前記上面を覆う第３半導体層と、
を有し、
前記第１半導体素子および前記第２半導体素子のそれぞれの前記積層パターンは、
前記半導体基板上に形成された、第１導電型の第４半導体層と、
前記第４半導体層上に形成され、かつ、前記第１導電型とは反対の第２導電型の第５半導体層と、
前記第４半導体層と前記第５半導体層との界面に形成された発光層と、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれの屈折率は、前記第４半導体層および前記第５半導体層のそれぞれの屈折率よりも小さく、
前記第１半導体素子と前記第２半導体素子は、前記第１配線と前記第２配線との間において、直列に接続されている、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記半導体チップは、さらに、
前記半導体基板と前記第１半導体素子および前記第２半導体素子のそれぞれとの間に形成された半導体領域と、
第１絶縁層を介して前記第１半導体素子の前記第３半導体層上に形成された第３配線と、
前記半導体領域と接するように、第２絶縁層を介して前記第２半導体素子の前記第３半導体層上に形成された第４配線と、
を有し、
前記第２半導体素子のアノードは、前記半導体領域および前記第４配線を介して、前記第１半導体素子のカソードと電気的に接続されている、半導体装置。
前記半導体チップは、さらに、
前記半導体基板と前記第１半導体素子および前記第２半導体素子のそれぞれとの間に形成された半導体領域と、
第１絶縁層を介して前記第１半導体素子の前記第３半導体層上に形成された第３配線と、
前記半導体領域と接するように、第２絶縁層を介して前記第２半導体素子の前記第３半導体層上に形成された第４配線と、
を有し、
前記第２半導体素子のアノードは、前記半導体領域および前記第４配線を介して、前記第１半導体素子のカソードと電気的に接続されている、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第２半導体素子のカソードと電気的に接続された前記半導体領域は、第２ボンディングワイヤを介して、前記第２配線と電気的に接続されている、半導体装置。
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第２半導体素子のカソードと電気的に接続された前記半導体領域は、第２ボンディングワイヤを介して、前記第２配線と電気的に接続されている、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記積層パターンは、パッシベーション膜を介して、前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれに覆われている、半導体装置。
前記積層パターンは、パッシベーション膜を介して、前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれに覆われている、半導体装置。
【請求項5】
請求項３に記載の半導体装置において、
前記半導体基板のうちの前記積層パターンの直下に位置する領域には、前記半導体領域と接するように、凹凸が形成されている、半導体装置。
前記半導体基板のうちの前記積層パターンの直下に位置する領域には、前記半導体領域と接するように、凹凸が形成されている、半導体装置。
【請求項6】
請求項２に記載の半導体装置において、
前記半導体基板は、
その上に前記第１半導体素子の前記積層パターンおよび前記第２半導体素子の前記積層パターンのそれぞれが形成された主面と、
前記主面とは反対側の裏面と、
前記裏面に形成されたカソード電極と、
を有し、
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第２半導体素子のカソードと電気的に接続された前記半導体領域は、前記カソード電極を介して、前記第２配線と電気的に接続されている、半導体装置。
前記半導体基板は、
その上に前記第１半導体素子の前記積層パターンおよび前記第２半導体素子の前記積層パターンのそれぞれが形成された主面と、
前記主面とは反対側の裏面と、
前記裏面に形成されたカソード電極と、
を有し、
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第２半導体素子のカソードと電気的に接続された前記半導体領域は、前記カソード電極を介して、前記第２配線と電気的に接続されている、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記積層パターンは、パッシベーション膜を介して、前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれに覆われている、半導体装置。
前記積層パターンは、パッシベーション膜を介して、前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれに覆われている、半導体装置。
【請求項8】
請求項６に記載の半導体装置において、
前記半導体基板のうちの前記積層パターンの直下に位置する領域には、前記半導体領域と接するように、凹凸が形成されている、半導体装置。
前記半導体基板のうちの前記積層パターンの直下に位置する領域には、前記半導体領域と接するように、凹凸が形成されている、半導体装置。
【請求項9】
第１半導体基板、前記第１半導体基板に形成された第１半導体素子を有する第１半導体チップと、
第２半導体基板、前記第２半導体基板に形成された第２半導体素子を有する第２半導体チップと、
前記第１半導体素子のアノードと電気的に接続された第１配線と、
前記第１配線に沿って配置され、かつ、前記第２半導体素子のカソードと電気的に接続された第２配線と、
を含み、
前記第１半導体素子は、
第１端面、前記第１端面とは反対側の第２端面、前記第１端面と前記第２端面との間に位置する第１側面、前記第１端面と前記第２端面との間に位置し、かつ、前記第１側面とは反対側の第２側面、および第１上面を有し、前記第１半導体基板上に形成された第１積層パターンと、
前記第１積層パターンの前記第１側面を覆う第１半導体層と、
前記第１積層パターンの前記第２側面を覆う第２半導体層と、
前記第１積層パターンの前記第１上面を覆う第３半導体層と、
を有し、
前記第２半導体素子は、
第３端面、前記第３端面とは反対側の第４端面、前記第３端面と前記第４端面との間に位置する第３側面、前記第３端面と前記第４端面との間に位置し、かつ、前記第３側面とは反対側の第４側面、および第３上面を有し、前記第２半導体基板上に形成された第２積層パターンと、
前記第２積層パターンの前記第３側面を覆う第４半導体層と、
前記第２積層パターンの前記第４側面を覆う第５半導体層と、
前記第２積層パターンの前記第１上面を覆う第６半導体層と、
を有し、
前記第１積層パターンは、
前記第１半導体基板上に形成された、第１導電型の第７半導体層と、
前記第７半導体層上に形成され、かつ、前記第１導電型とは反対の第２導電型の第８半導体層と、
前記第７半導体層と前記第８半導体層との界面に形成された第１発光層と、
を有し、
前記第２積層パターンは、
前記第２半導体基板上に形成された、前記第１導電型の第９半導体層と、
前記第９半導体層上に形成された、前記第２導電型の第１０半導体層と、
前記第９半導体層と前記第１０半導体層との界面に形成された第２発光層と、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれの屈折率は、前記第７半導体層および前記第８半導体層のそれぞれの屈折率よりも小さく、
前記第４半導体層、前記第５半導体層および前記第６半導体層のそれぞれの屈折率は、前記第９半導体層および前記第１０半導体層のそれぞれの屈折率よりも小さく、
前記第１半導体素子と前記第２半導体素子は、前記第１配線と前記第２配線との間において、直列に接続されている、半導体装置。
第２半導体基板、前記第２半導体基板に形成された第２半導体素子を有する第２半導体チップと、
前記第１半導体素子のアノードと電気的に接続された第１配線と、
前記第１配線に沿って配置され、かつ、前記第２半導体素子のカソードと電気的に接続された第２配線と、
を含み、
前記第１半導体素子は、
第１端面、前記第１端面とは反対側の第２端面、前記第１端面と前記第２端面との間に位置する第１側面、前記第１端面と前記第２端面との間に位置し、かつ、前記第１側面とは反対側の第２側面、および第１上面を有し、前記第１半導体基板上に形成された第１積層パターンと、
前記第１積層パターンの前記第１側面を覆う第１半導体層と、
前記第１積層パターンの前記第２側面を覆う第２半導体層と、
前記第１積層パターンの前記第１上面を覆う第３半導体層と、
を有し、
前記第２半導体素子は、
第３端面、前記第３端面とは反対側の第４端面、前記第３端面と前記第４端面との間に位置する第３側面、前記第３端面と前記第４端面との間に位置し、かつ、前記第３側面とは反対側の第４側面、および第３上面を有し、前記第２半導体基板上に形成された第２積層パターンと、
前記第２積層パターンの前記第３側面を覆う第４半導体層と、
前記第２積層パターンの前記第４側面を覆う第５半導体層と、
前記第２積層パターンの前記第１上面を覆う第６半導体層と、
を有し、
前記第１積層パターンは、
前記第１半導体基板上に形成された、第１導電型の第７半導体層と、
前記第７半導体層上に形成され、かつ、前記第１導電型とは反対の第２導電型の第８半導体層と、
前記第７半導体層と前記第８半導体層との界面に形成された第１発光層と、
を有し、
前記第２積層パターンは、
前記第２半導体基板上に形成された、前記第１導電型の第９半導体層と、
前記第９半導体層上に形成された、前記第２導電型の第１０半導体層と、
前記第９半導体層と前記第１０半導体層との界面に形成された第２発光層と、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれの屈折率は、前記第７半導体層および前記第８半導体層のそれぞれの屈折率よりも小さく、
前記第４半導体層、前記第５半導体層および前記第６半導体層のそれぞれの屈折率は、前記第９半導体層および前記第１０半導体層のそれぞれの屈折率よりも小さく、
前記第１半導体素子と前記第２半導体素子は、前記第１配線と前記第２配線との間において、直列に接続されている、半導体装置。
【請求項10】
請求項９に記載の半導体装置において、
前記第１半導体チップは、さらに、
前記第１半導体基板と前記第１半導体素子との間に形成された第１半導体領域と、
第１絶縁層を介して前記第１半導体素子の前記第３半導体層上に形成された第３配線と、
前記第１半導体領域と接するように、第２絶縁層を介して前記第２半導体素子の前記第３半導体層上に形成された第４配線と、
を有し、
前記第２半導体チップは、さらに、
前記第２半導体基板と前記第２半導体素子との間に形成された第２半導体領域と、
第３絶縁層を介して前記第２半導体素子の前記第６半導体層上に形成された第５配線と、
前記第２半導体領域と接するように、第４絶縁層を介して前記第２半導体素子の前記第６半導体層上に形成された第６配線と、
を有し、
前記第２半導体素子のアノードは、前記第１半導体領域および第７配線を介して、前記第１半導体素子のカソードと電気的に接続されている、半導体装置。
前記第１半導体チップは、さらに、
前記第１半導体基板と前記第１半導体素子との間に形成された第１半導体領域と、
第１絶縁層を介して前記第１半導体素子の前記第３半導体層上に形成された第３配線と、
前記第１半導体領域と接するように、第２絶縁層を介して前記第２半導体素子の前記第３半導体層上に形成された第４配線と、
を有し、
前記第２半導体チップは、さらに、
前記第２半導体基板と前記第２半導体素子との間に形成された第２半導体領域と、
第３絶縁層を介して前記第２半導体素子の前記第６半導体層上に形成された第５配線と、
前記第２半導体領域と接するように、第４絶縁層を介して前記第２半導体素子の前記第６半導体層上に形成された第６配線と、
を有し、
前記第２半導体素子のアノードは、前記第１半導体領域および第７配線を介して、前記第１半導体素子のカソードと電気的に接続されている、半導体装置。
【請求項11】
請求項１０に記載の半導体装置において、
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第２半導体素子のカソードと電気的に接続された前記第２半導体領域は、第２ボンディングワイヤを介して、前記第２配線と電気的に接続されている、半導体装置。
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第２半導体素子のカソードと電気的に接続された前記第２半導体領域は、第２ボンディングワイヤを介して、前記第２配線と電気的に接続されている、半導体装置。
【請求項12】
請求項１１に記載の半導体装置において、
前記第１積層パターンは、第１パッシベーション膜を介して、前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれに覆われており、
前記第２積層パターンは、第２パッシベーション膜を介して、前記第４半導体層、前記第５半導体層および前記第６半導体層のそれぞれに覆われている、半導体装置。
前記第１積層パターンは、第１パッシベーション膜を介して、前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれに覆われており、
前記第２積層パターンは、第２パッシベーション膜を介して、前記第４半導体層、前記第５半導体層および前記第６半導体層のそれぞれに覆われている、半導体装置。
【請求項13】
請求項１１に記載の半導体装置において、
前記第１半導体基板のうちの前記第１積層パターンの直下に位置する領域には、前記第１半導体領域と接するように、凹凸が形成され、
前記第２半導体基板のうちの前記第２積層パターンの直下に位置する領域には、前記第２半導体領域と接するように、凹凸が形成されている、半導体装置。
前記第１半導体基板のうちの前記第１積層パターンの直下に位置する領域には、前記第１半導体領域と接するように、凹凸が形成され、
前記第２半導体基板のうちの前記第２積層パターンの直下に位置する領域には、前記第２半導体領域と接するように、凹凸が形成されている、半導体装置。
【請求項14】
請求項１０に記載の半導体装置において、
前記第１半導体チップおよび前記第２半導体チップは、互いに隣り合って配置され、
前記第７配線は、第３ボンディングワイヤである、半導体装置。
前記第１半導体チップおよび前記第２半導体チップは、互いに隣り合って配置され、
前記第７配線は、第３ボンディングワイヤである、半導体装置。
【請求項15】
請求項１０に記載の半導体装置において、
前記第１半導体基板は、
その上に前記第１積層パターンが形成された第１主面と、
前記第１主面とは反対側の第１裏面と、
前記第１裏面に形成された第１カソード電極と、
を有し、
前記第２半導体基板は、
その上に前記第２積層パターンが形成された第２主面と、
前記第２主面とは反対側の第２裏面と、
前記第２裏面に形成された第２カソード電極と、
を有し、
前記第１半導体チップおよび前記第２半導体チップは、前記第７配線上において互いに隣り合って配置され、
前記第２半導体チップは、前記第２半導体素子の上面を前記第７配線の上面側に向けて配置され、
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第１カソード電極の下面は前記第７配線の前記上面に接続され、
第５配線の上面は、前記第７配線の前記上面に接続され、
前記第２半導体素子のカソードと電気的に接続された前記第２半導体領域は、前記第２カソード電極および第２ボンディングワイヤを介して、前記第２配線と電気的に接続されている、半導体装置。
前記第１半導体基板は、
その上に前記第１積層パターンが形成された第１主面と、
前記第１主面とは反対側の第１裏面と、
前記第１裏面に形成された第１カソード電極と、
を有し、
前記第２半導体基板は、
その上に前記第２積層パターンが形成された第２主面と、
前記第２主面とは反対側の第２裏面と、
前記第２裏面に形成された第２カソード電極と、
を有し、
前記第１半導体チップおよび前記第２半導体チップは、前記第７配線上において互いに隣り合って配置され、
前記第２半導体チップは、前記第２半導体素子の上面を前記第７配線の上面側に向けて配置され、
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第１カソード電極の下面は前記第７配線の前記上面に接続され、
第５配線の上面は、前記第７配線の前記上面に接続され、
前記第２半導体素子のカソードと電気的に接続された前記第２半導体領域は、前記第２カソード電極および第２ボンディングワイヤを介して、前記第２配線と電気的に接続されている、半導体装置。
【請求項16】
請求項１０に記載の半導体装置において、
前記第１半導体基板は、
その上に前記第１積層パターンが形成された第１主面と、
前記第１主面とは反対側の第１裏面と、
前記第１裏面に形成された、前記第７配線である第１カソード電極と、
を有し、
前記第２半導体基板は、
その上に前記第２積層パターンが形成された第２主面と、
前記第２主面とは反対側の第２裏面と、
前記第２裏面に形成された第２カソード電極と、
を有し、
前記第１半導体チップは、前記第２半導体チップ上に配置され、
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第１カソード電極の下面は、前記第５配線の上面に接続され、
前記第２半導体素子のカソードと電気的に接続された前記第２半導体領域は、前記第２カソード電極を介して、前記第２配線と電気的に接続されている、半導体装置。
前記第１半導体基板は、
その上に前記第１積層パターンが形成された第１主面と、
前記第１主面とは反対側の第１裏面と、
前記第１裏面に形成された、前記第７配線である第１カソード電極と、
を有し、
前記第２半導体基板は、
その上に前記第２積層パターンが形成された第２主面と、
前記第２主面とは反対側の第２裏面と、
前記第２裏面に形成された第２カソード電極と、
を有し、
前記第１半導体チップは、前記第２半導体チップ上に配置され、
前記第１半導体素子のアノードと電気的に接続された前記第３配線は、第１ボンディングワイヤを介して、前記第１配線と電気的に接続され、
前記第１カソード電極の下面は、前記第５配線の上面に接続され、
前記第２半導体素子のカソードと電気的に接続された前記第２半導体領域は、前記第２カソード電極を介して、前記第２配線と電気的に接続されている、半導体装置。
【請求項17】
ステムと、
前記ステム上に形成された誘電体基板と、
半導体基板と、前記半導体基板に形成された第１半導体素子と、前記半導体基板に形成された第２半導体素子と、を有し、かつ、前記誘電体基板上に搭載された第１半導体チップと、
前記誘電体基板上に形成され、かつ、前記第１半導体素子のアノードと電気的に接続された第１配線と、
前記誘電体基板上に形成され、かつ、前記第１配線に沿って配置され、かつ、前記第２半導体素子のカソードと電気的に接続された第２配線と、
フレキシブル基板を介して前記誘電体基板と結合された実装基板と、
前記実装基板上に搭載された第２半導体チップと、
を有する電子装置であって、
前記第１半導体素子および前記第２半導体素子のそれぞれは、
第１端面、前記第１端面とは反対側の第２端面、前記第１端面と前記第２端面との間に位置する第１側面、前記第１端面と前記第２端面との間に位置し、かつ、前記第１側面とは反対側の第２側面、および上面を有し、前記半導体基板上に形成された積層パターンと、
前記積層パターンの前記第１側面を覆う第１半導体層と、
前記積層パターンの前記第２側面を覆う第２半導体層と、
前記積層パターンの前記上面を覆う第３半導体層と、
を有し、
前記第１半導体素子および前記第２半導体素子のそれぞれの前記積層パターンは、
前記半導体基板上に形成された、第１導電型の第４半導体層と、
前記第４半導体層上に形成され、かつ、前記第１導電型とは反対の第２導電型の第５半導体層と、
前記第４半導体層と前記第５半導体層との界面に形成された発光層と、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれの屈折率は、前記第４半導体層および前記第５半導体層のそれぞれの屈折率よりも小さく、
前記第１半導体素子と前記第２半導体素子は、前記第１配線と前記第２配線との間において、直列に接続され、
前記第２半導体チップには、前記第１半導体素子および前記第２半導体素子を駆動する駆動回路が設けられている、電子装置。
前記ステム上に形成された誘電体基板と、
半導体基板と、前記半導体基板に形成された第１半導体素子と、前記半導体基板に形成された第２半導体素子と、を有し、かつ、前記誘電体基板上に搭載された第１半導体チップと、
前記誘電体基板上に形成され、かつ、前記第１半導体素子のアノードと電気的に接続された第１配線と、
前記誘電体基板上に形成され、かつ、前記第１配線に沿って配置され、かつ、前記第２半導体素子のカソードと電気的に接続された第２配線と、
フレキシブル基板を介して前記誘電体基板と結合された実装基板と、
前記実装基板上に搭載された第２半導体チップと、
を有する電子装置であって、
前記第１半導体素子および前記第２半導体素子のそれぞれは、
第１端面、前記第１端面とは反対側の第２端面、前記第１端面と前記第２端面との間に位置する第１側面、前記第１端面と前記第２端面との間に位置し、かつ、前記第１側面とは反対側の第２側面、および上面を有し、前記半導体基板上に形成された積層パターンと、
前記積層パターンの前記第１側面を覆う第１半導体層と、
前記積層パターンの前記第２側面を覆う第２半導体層と、
前記積層パターンの前記上面を覆う第３半導体層と、
を有し、
前記第１半導体素子および前記第２半導体素子のそれぞれの前記積層パターンは、
前記半導体基板上に形成された、第１導電型の第４半導体層と、
前記第４半導体層上に形成され、かつ、前記第１導電型とは反対の第２導電型の第５半導体層と、
前記第４半導体層と前記第５半導体層との界面に形成された発光層と、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層のそれぞれの屈折率は、前記第４半導体層および前記第５半導体層のそれぞれの屈折率よりも小さく、
前記第１半導体素子と前記第２半導体素子は、前記第１配線と前記第２配線との間において、直列に接続され、
前記第２半導体チップには、前記第１半導体素子および前記第２半導体素子を駆動する駆動回路が設けられている、電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および電子装置に関し、例えば、レーザダイオードを含む半導体装置および電子装置に適用して有効な技術に関する。
【背景技術】
【0002】
特許文献１（特開２０１９－２１２８３７号公報）および特許文献２（特開２０２０－４３２５１号公報）には、光トランシーバに用いられる送信用小型光デバイス（ＴＯＳＡ：Transmitter optical sub assembly）が記載されている。また、特許文献３（特開２０１５－１５３９５５号公報）には、直列に接続された複数の光起電力ダイオードが記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－２１２８３７号公報
【特許文献2】特開２０２０－４３２５１号公報
【特許文献3】特開２０１５－１５３９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、光トランシーバに用いられる送信用小型光デバイスにおいては、信号のナイキスト周波数が増加するにしたがって、レーザダイオードの特性インピーダンスと伝送線路の特性インピーダンスとの不整合による多重反射に起因する信号品質の劣化が顕在化する。このため、信号品質の向上を図る観点から、レーザダイオードの特性インピーダンスと伝送線路の特性インピーダンスとを整合することが望まれている。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態に係る半導体装置は、半導体基板に形成された第１半導体素子（レーザダイオード）と、上記半導体基板に形成された第２半導体素子（レーザダイオード）が、上記第１半導体素子のアノードと電気的に接続された第１配線と、この第１配線に沿って配置され、かつ、上記第２半導体素子のカソードと電気的に接続された第２配線との間において、直列に接続されているものである。ここで、上記第１半導体素子および第２半導体素子のそれぞれは、発光層を有する積層パターンと、この積層パターンを覆う複数の半導体層と、を有している。
【0007】
また、他の実施の形態に係る半導体装置は、第１半導体チップの第１半導体基板に形成された第１半導体素子（レーザダイオード）と、第２半導体チップの第２半導体基板に形成された第２半導体素子（レーザダイオード）が、上記第１半導体素子のアノードと電気的に接続された第１配線と、この第１配線に沿って配置され、かつ、上記第２半導体素子のカソードと電気的に接続された第２配線との間において、直列に接続されているものである。ここで、上記第１半導体素子および第２半導体素子のそれぞれは、発光層を有する積層パターンと、この積層パターンを覆う複数の半導体層と、を有している。
【0008】
さらに、他の実施の形態に係る電子装置は、ステムと、このステム上に形成された誘電体基板と、半導体基板と、この半導体基板に形成された第１半導体素子（レーザダイオード）と、この半導体基板に形成された第２半導体素子（レーザダイオード）と、を有し、かつ、上記誘電体基板上に搭載された第１半導体チップと、上記誘電体基板上に形成され、かつ、上記第１半導体素子のアノードと電気的に接続された第１配線と、上記誘電体基板上に形成され、かつ、上記第１配線に沿って配置され、かつ、上記第２半導体素子のカソードと電気的に接続された第２配線と、フレキシブル基板を介して上記誘電体基板と結合された実装基板と、上記実装基板上に搭載された第２半導体チップと、を有している。ここで、上記第１半導体素子と上記第２半導体素子は、上記第１配線と上記第２配線との間において、直列に接続されている。また、上記第１半導体素子および第２半導体素子のそれぞれは、発光層を有する積層パターンと、この積層パターンを覆う複数の半導体層と、を有している。
【発明の効果】
【0009】
一実施の形態によれば、半導体装置の性能向上を図ることができる。
【0010】
また、他の実施の形態によれば、半導体装置の性能向上を図ることができる。
【0011】
さらに、他の実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【0012】
【図1】関連技術１における光トランシーバの模式的な構成を示す等価回路図である。
【図2】関連技術２における光トランシーバの模式的な構成を示す等価回路図である。
【図3】実施の形態１における光トランシーバの模式的な構成を示す等価回路図である。
【図4】送信用小型光デバイスである半導体装置の概略構成を示す図である。
【図5】実施の形態１における半導体チップと基板上の配線とを含む平面図である。
【図6】実施の形態１における半導体チップと基板上の配線とを含む断面図である。
【図7】実施の形態１における半導体チップを示す平面図である。
【図10】実施の形態１における半導体チップの電流経路を説明する断面図である。
【図11】実施の形態１の変形例における半導体チップと基板上の配線とを含む平面図である。
【図12】実施の形態１の変形例における半導体チップと基板上の配線とを含む断面図である。
【図13】実施の形態１の変形例における半導体チップを示す平面図である。
【図16】実施の形態２における半導体チップと基板上の配線とを含む平面図である。
【図17】実施の形態２における半導体チップと基板上の配線とを含む断面図である。
【図18】実施の形態２における半導体チップを示す平面図である。
【図21】実施の形態２の変形例１における半導体チップを示す平面図である。
【図24】実施の形態２の変形例１における半導体チップと基板上の配線とを含む平面図である。
【図25】実施の形態２の変形例１における半導体チップと基板上の配線とを含む断面図である。
【図26】実施の形態２の変形例２における半導体チップと基板上の配線とを含む平面図である。
【図27】実施の形態２の変形例２における半導体チップと基板上の配線とを含む断面図である。
【図28】実施の形態３における電子装置の一部を構成するステムとフレキシブル基板とを模式的に示す斜視図である。
【図29】実施の形態３における電子装置を構成するステムの詳細な構成を示す図である。
【図30】実施の形態３における電子装置を構成する誘電体基板上に搭載された半導体チップを模式的に示す断面図である。
【図31】実施の形態３における電子装置である光トランシーバの送信部の模式的な実装構成を示す図である。
【発明を実施するための形態】
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0014】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0015】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0016】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0017】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0018】
（実施の形態１）
本実施の形態１では、光トランシーバから成る電子装置について説明する。光トランシーバとは、電気信号を光信号に変換して光信号を送信するとともに、光信号を受信して電気信号に変換する機能を有する電子装置である。
本実施の形態１では、光トランシーバから成る電子装置について説明する。光トランシーバとは、電気信号を光信号に変換して光信号を送信するとともに、光信号を受信して電気信号に変換する機能を有する電子装置である。
【0019】
＜改善の検討＞
まず、本実施の形態１における光トランシーバについて説明する前に、関連技術１および関連技術２におけるトランシーバに存在する改善の余地について説明する。
まず、本実施の形態１における光トランシーバについて説明する前に、関連技術１および関連技術２におけるトランシーバに存在する改善の余地について説明する。
【0020】
ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【0021】
【0022】
送信部１ａは、伝送線路を構成する２つの配線ＷＬ１、および、これらの配線ＷＬ１同士の間に電気的に接続された半導体素子（レーザダイオード）ＬＤ３を含む半導体装置ＳＡ１と、半導体素子ＬＤ３を駆動するための駆動回路ＤＲＶを含む半導体装置ＳＡ２とを有している。これにより、半導体装置ＳＡ１に含まれる半導体素子ＬＤ３は、半導体装置ＳＡ２に含まれる駆動回路ＤＲＶによって制御される。すなわち、駆動回路ＤＲＶは、電気信号に基づいて、半導体素子ＬＤ３を直接変調するように構成されており、これによって、半導体素子ＬＤ３からは、電気信号に基づいて直接変調された光信号が出力される。配線ＷＬ１と半導体素子ＬＤ３とは、ノードＮ１を介して接続されている。図１では、半導体素子ＬＤ３から出力された光信号ＯＳを白い矢印で示している。
【0023】
つまり、半導体素子ＬＤ３は、直接変調型レーザダイオードである。直接変調型レーザダイオードは、半導体素子に印加する電流量を変調させて出力光強度を変調させるものである。なお、これに対して、半導体素子に光吸収素子を一体化させ、光吸収量を変調させて出力光強度を変調させる間接変調型もある。このようにして、光トランシーバの送信部１ａが構成されている。
【0024】
半導体素子ＬＤ３から出力された光信号は、受信部（図示しない）を構成するフォトダイオードに入力される。これにより、フォトダイオードでは、光信号が光電変換されて、電流信号が生成される。この電流信号は、アンプに入力され、電圧信号に変換される。半導体素子ＬＤ３とフォトダイオードとの間の光通信は、図４を用いて後述する光ファイバＯＦを介して行われる。光ファイバＯＦは、半導体装置ＳＡ１のＹ方向における先端に設けられた孔部である光ファイバ接続部ＯＦＣ内に嵌合されることで、半導体装置ＳＡ１に接続される。駆動回路ＤＲＶ（レーザドライバ）、半導体素子ＬＤ３（レーザダイオード）および光ファイバ接続部から成る送信用小型光デバイス（ＴＯＳＡ）は、電気信号を光信号に変換して光ファイバに送信する機能を有する装置である。
【0025】
半導体素子ＬＤ３を単体で見た場合、その寄生抵抗が小さいほど電流が効率よく光に変換される。このため、直接変調型半導体素子の入力抵抗は低い値に設定される。半導体素子ＬＤ３の差動インピーダンスは、例えば約１０Ωである。これに対し、極端に低いインピーダンスを有する伝送線路は製造困難であり、非常に小さな外来電圧ノイズに対しても大きな電流ノイズを誘起する。直接変調型半導体素子は電流量を変調させるデバイスなので、このような電流ノイズはＳ／Ｎ比（シグナル／ノイズ比）を低下させる。そこで、例えば差動５０Ω伝送線路が選択される。なお、送信部がシングルエンドで用いられる場合には２５Ω伝送線路が選択される。すなわち、１つの配線ＷＬ１のシングルエンドインピーダンスは例えば約２５Ωであり、図１に示すノードＮ１よりも左側の２つの配線ＷＬ１の合計の差動インピーダンスは例えば約５０Ωである。
【0026】
直接変調型レーザダイオードを用いた送信用小型光デバイスでは、ノードＮ１を境界として、伝送線路と半導体素子ＬＤ３との間で差動インピーダンスの不整合が生じており、これにより、配線ＷＬ１を流れてきた電気信号の一部は、半導体素子ＬＤ３に入力する前に反射する。
【0027】
この結果、当該差動インピーダンスの不整合に起因して、電気信号の品質低下（電気信号の波形劣化）が生じる。すなわち、電気信号のＳ／Ｎ比が小さくなる。言い換えれば、電気信号のＳ／Ｎ比が劣化する。このことは、光トランシーバの性能低下を招く。
【0028】
変調信号がたとえば１０Ｇｂｐｓなどと比較的低速な場合、インピーダンス不整合による信号反射は致命的ではない。しかし、信号変調速度がたとえば５０～１００Ｇｂｐｓと高速な場合、または、信号反射に弱い多値変調方式が用いられる場合は、インピーダンス不整合による信号反射およびＳ／Ｎ比の劣化が問題となる。
【0029】
上記の差動インピーダンスの不整合は、半導体素子ＬＤ３の差動インピーダンスが、配線ＷＬ１の差動インピーダンスに比べて大幅に低いことが主要因である。
【0030】
そこで、図２を用いて説明するように、直列抵抗を加えて、所謂終端抵抗を用いることが考えられる。図２は、関連技術２における光トランシーバの模式的な構成を示すブロック図である。図２に示すように、関連技術２における光トランシーバの構成は、１つの配線ＷＬ１と半導体素子ＬＤ３との間に終端抵抗Ｒ１を直列に接続している点にある。このように、終端抵抗Ｒ１を用いると、図２に破線で示した箇所、つまり配線ＷＬ１と半導体素子ＬＤ３との間での信号反射を抑制可能である。この構造では、信号反射を低減させればよいので、終端抵抗Ｒ１の抵抗値は、５０Ωと１０Ωとの差である４０Ωとする必要はなく、例えば１０Ω程度でも有効に作用する。
【0031】
ここで、終端抵抗Ｒ１は、反射信号とともに主信号をも減衰させる（信号が熱に変換される）ことが問題となる。例えば、半導体素子ＬＤ３の入力抵抗と終端抵抗Ｒ１がともに１０Ωであれば、駆動回路ＤＲＶから供給される信号エネルギーの半分が熱となって失われる。つまり、半導体素子ＬＤ３に入射されるエネルギーが半分になる。このため、光出力信号出力が低下し、信号反射が大きい場合と同様に信号のＳ／Ｎ比が劣化する。よって、関連技術１に比べて、関連技術２の半導体素子ＬＤ３から発生する光信号のＳ／Ｎ比は、それほど向上しない。また、変調信号振幅の絶対値が小さければ、光ファイバ内での減衰により、長距離伝送が困難となる。
【0032】
上記のように、半導体素子ＬＤ３を直接変調する光トランシーバでは、伝送線路と半導体素子とのインピーダンス不整合が改善の余地として存在する。また、終端抵抗を設けた場合に、終端抵抗により信号エネルギーが熱へと変換され、Ｓ／Ｎ比が劣化するという改善の余地が存在する。
【0033】
そこで、本実施の形態１では、上述した改善の余地に対して工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【0034】
＜実施の形態１における電子装置（光トランシーバ）の構成＞
図３は、本実施の形態１における光トランシーバの模式的な構成を示すブロック図である。図３に示すように、本実施の形態１における光トランシーバは、送信部１ａと、受信部（図示しない）とを備えている。
図３は、本実施の形態１における光トランシーバの模式的な構成を示すブロック図である。図３に示すように、本実施の形態１における光トランシーバは、送信部１ａと、受信部（図示しない）とを備えている。
【0035】
送信部１ａは、半導体装置ＳＡ１、ＳＡ２を有している。半導体装置ＳＡ１は、配線ＷＬ１と、この配線ＷＬ１と電気的に接続された半導体素子（レーザダイオード）ＬＤ１、ＬＤ２とを備えており、半導体装置ＳＡ２は、半導体素子ＬＤ１、ＬＤ２を駆動するための駆動回路ＤＲＶを備えている。具体的に、半導体素子ＬＤ１、ＬＤ２は、１つの半導体チップに形成されており、半導体装置ＳＡ１には、配線ＷＬ１と、半導体素子ＬＤ１、ＬＤ２が形成された半導体チップとが内蔵されている。半導体素子ＬＤ１、ＬＤ２の相互間は、金属配線ＭＷを介して電気的に接続されている。
【0036】
一方、駆動回路ＤＲＶは、他の半導体チップに形成されており、半導体装置ＳＡ２には、駆動回路ＤＲＶが形成された半導体チップが内蔵されている。そして、光トランシーバの送信部１ａにおいては、半導体装置ＳＡ１と半導体装置ＳＡ２とが電気的に接続されている。これにより、半導体装置ＳＡ１に含まれる半導体チップＣＨＰ１に形成されている半導体素子ＬＤ１、ＬＤ２は、半導体装置ＳＡ２に含まれる半導体チップに形成されている駆動回路ＤＲＶによって制御される。すなわち、駆動回路ＤＲＶは、電気信号に基づいて、半導体素子ＬＤ１、ＬＤ２を直接変調するように構成されており、これによって、半導体素子ＬＤ１、ＬＤ２のそれぞれからは、電気信号に基づいて直接変調された光信号が出力される。図３では、半導体素子ＬＤ３から出力された光信号ＯＳを白い矢印で示している。
【0037】
以上のことから、本実施の形態１における光トランシーバ（電子装置）は、半導体素子ＬＤ１、ＬＤ２を駆動する駆動回路ＤＲＶが形成された半導体チップと、当該半導体チップと電気的に接続された半導体装置ＳＡ１とを備える。ここで、半導体装置ＳＡ１は、配線ＷＬ１と、配線ＷＬ１と電気的に接続された半導体素子ＬＤ１、ＬＤ２が形成された第２半導体チップとを有する。このようにして、本実施の形態１における光トランシーバの送信部１ａが構成されている。
【0038】
図示はしないが、光トランシーバの受信部は、フォトダイオードと、このフォトダイオードと接続される配線と、当該配線と電気的に接続されたアンプＡＭＰとを含む半導体装置ＳＡ３と、この半導体装置ＳＡ３と電気的に接続された信号処理回路とを有している。このように構成されている受信部においては、光信号がフォトダイオードに入力されると、フォトダイオードでは、光信号が光電変換されて、電流信号が生成される。この電流信号は、アンプに入力して、電圧信号に変換される。このようにして光トランシーバの受信部が構成されている。
【0039】
図４は、送信用小型光デバイスである半導体装置ＳＡ１の概略構成を示す図である。図３および図４に示すように、半導体装置ＳＡ１は、半導体素子ＬＤ１、ＬＤ２が形成された半導体チップＣＨＰ１およびモニタ用フォトダイオードＭＤが形成された半導体チップＣＨＰ７実装されたステムＳＴＭと、このステムＳＴＭと接続されたフレキシブル基板ＦＳと、レンズＬＳが配置されたレンズホルダＬＨとファイバスタブＦＳＢとを内蔵するレセプタクルＲＰから構成されている。このように構成されている半導体装置ＳＡ１は、光ファイバＯＦと接続され、最終的に光通信システムに組み込まれている。
【0040】
半導体装置ＳＡ１の一部を構成するステムＳＴＭとフレキシブル基板ＦＳの具体的な構造については、実施の形態３において後述する。
【0041】
＜本実施の形態の特徴＞
以下に、本実施の形態の特徴である半導体装置の構造について、図５～図１０を用いて説明する。図５は、本実施の形態の半導体装置である半導体チップと、基板上の配線とを含む平面図である。図６は、本実施の形態の半導体装置である半導体チップと、基板上の配線とを含む断面図である。図７は、本実施の形態の半導体装置である半導体チップを示す平面図である。図８は、図７のＡ－Ａ線における断面図である。図９は、図７のＢ－Ｂ線における断面図である。図１０は、本実施の形態の半導体装置である半導体チップの電流経路を説明する断面図である。
以下に、本実施の形態の特徴である半導体装置の構造について、図５～図１０を用いて説明する。図５は、本実施の形態の半導体装置である半導体チップと、基板上の配線とを含む平面図である。図６は、本実施の形態の半導体装置である半導体チップと、基板上の配線とを含む断面図である。図７は、本実施の形態の半導体装置である半導体チップを示す平面図である。図８は、図７のＡ－Ａ線における断面図である。図９は、図７のＢ－Ｂ線における断面図である。図１０は、本実施の形態の半導体装置である半導体チップの電流経路を説明する断面図である。
【0042】
本実施の形態の半導体装置は、複数の半導体素子（ここでは２つ）を直列に接続して、半導体素子のもつ製造上不可避な寄生抵抗を終端抵抗の代わりに使うものである。複数の半導体素子のそれぞれはお互いに終端抵抗として作用する。追加された半導体素子はその寄生抵抗により熱も発生させるが、光信号も発生させる。したがって、追加分の光をレンズで集光させることにより、エネルギーの無駄を省ける。なお、本実施の形態では、図３に示す半導体素子ＬＤ１が、１つのレーザダイオードとして機能するだけでなく、図２で説明した終端抵抗Ｒ１（すなわち、抵抗素子）としても機能する。
【0043】
図５に示すように、半導体素子を備えた半導体チップＣＨＰ１が実装された伝送基板ＳＢ１が、レンズＬＳ（図４参照）を備えた金属ケースの台座に固定されている。伝送基板ＳＢ１の主面上に、互いにＹ方向に沿って配置された配線（信号線、差動信号線）ＷＬ１Ａ、ＷＬ１Ｂのそれぞれは、半導体チップＣＨＰ１に接続されている。光信号は半導体素子の端面から放射上に発生するので、レンズＬＳによって集光されて光ファイバのガイド部分まで導かれる。その後、光信号は光ファイバに入り、長距離の光信号伝送がなされる。
【0044】
図６に示すように、伝送基板ＳＢ１は、セラミック製の２層構造を有している。伝送基板ＳＢ１の底面は、接地用の裏面電極で覆われている。伝送基板ＳＢ１上には、配線ＷＬＡを介して、２つの半導体素子ＬＤ１、ＬＤ２を直列接続となるように集積した半導体チップＣＨＰ１が取り付けられている。半導体チップＣＨＰ１の表面の電極（アノード電極とカソード電極）と配線ＷＬ１Ａ、ＷＬ１Ｂのそれぞれとが、ボンディングワイヤＢＷにより接続されている。つまり、配線ＷＬ１Ａは、半導体素子ＬＤ１のアノードと電気的に接続され、配線ＷＬ１Ｂは、半導体素子ＬＤ２のカソードと電気的に接続されている。光信号ＯＳ（レーザ光）は半導体チップＣＨＰ１の端面から発生し、主に、図５および図７に白い矢印で示す方向（Ｙ方向）に放射される。
【0045】
図７～図９に示すように、半導体チップＣＨＰ１には、２つの半導体素子ＬＤ１、ＬＤ２が形成されている。半導体素子ＬＤ１、ＬＤ２は、波長選択用回折格子、電流ブロック層およびＭＱＷ（multiple quantum well）によるｐ／ｎ接合を備えたＢＨ－ＤＦＢ（buried-heterojunction distributed feedback）レーザである。電流ブロック層とは、ＭＱＷに注入される電流断面積を制限して発光領域に注入される電流密度を上昇させるための電流障壁である。
【0046】
具体的には、半導体チップＣＨＰ１は、半導体基板ＳＢを有しており、半導体素子ＬＤ１、半導体基板ＳＢに形成されている。半導体基板ＳＢは、例えばＩｎＰ（インジウムリン）から成る。半導体基板ＳＢは、主面ＭＳと、主面ＭＳの反対側の裏面ＢＳとを備えている。半導体基板ＳＢの主面ＭＳ上には、Ｎ型の半導体領域ＮＲが形成されている。半導体領域ＮＲは、例えばＩｎＧａＡｓＰ（インジウムガリウムヒ素リン）から成る。半導体領域ＮＲ上には、Ｎ型の半導体層ＣＮと、Ｐ型の半導体層ＣＰが順に積層されている。つまり、半導体領域ＮＲは、半導体基板ＳＢと、半導体素子ＬＤ１および半導体素子ＬＤ２のそれぞれとの間に形成されている。また、図８に示すように、半導体層ＣＮと半導体層ＣＰとは互いに接しており、この半導体層ＣＮと半導体層ＣＰとの界面（境界）であるＰＮ接合部には、発光層ＥＬが形成されている。発光層ＥＬは、例えば、ＡｌＧａＩｎＡｓ（アルミニウムガリウムインジウムヒ素）から成る半導体層である。半導体層ＣＮおよび半導体層ＣＰのそれぞれは、例えばＩｎＰから成るエピタキシャル成長層（半導体層）である。
【0047】
半導体層ＣＮおよび半導体層ＣＰと、それらの境界の発光層ＥＬとから成る積層パターンＰ１、Ｐ２のそれぞれは、ＭＱＷを構成しており、例えばＸ方向およびＺ方向に沿う断面において、台形の断面形状を有する。すなわち、積層パターンＰ１、Ｐ２のそれぞれは、ＰＮ接合を有し、レーザダイオードを構成している。積層パターンＰ１、Ｐ２のそれぞれの側面（傾斜面）ＳＳおよび上面ＵＳは、パッシベーション膜ＰＦにより連続的に覆われている。パッシベーション膜ＰＦは、例えばＩｎＰから成るエピタキシャル成長層であり、絶縁物ではなく半導体から成る。Ｘ方向における積層パターンＰ１、Ｐ２のそれぞれの両側の側面ＳＳは、パッシベーション膜ＰＦを介して形成された電流ブロック層（半導体層）ＣＢにより覆われている。電流ブロック層ＣＢは、例えばＩｎＰから成るエピタキシャル成長層である。電流ブロック層ＣＢには、例えばＦｅ（鉄）が導入されている。
【0048】
なお、Ｘ方向、Ｙ方向およびＺ方向は、互いに直交する方向である。半導体基板ＳＢの主面ＭＳはＸ方向およびＹ方向に沿う面である。
【0049】
半導体層ＣＰ上には、パッシベーション膜ＰＦを介してクラッド層（半導体層）ＣＬが形成されている。つまり、積層パターンＰ１、Ｐ２のそれぞれは、パッシベーション膜ＰＦを介して、電流ブロック層ＣＢおよびクラッド層ＣＬのそれぞれにより覆われている、
クラッド層ＣＬは、半導体層ＣＰ上から電流ブロック層ＣＢ上に亘って形成されている。クラッド層ＣＬは、例えばＩｎＰから成るエピタキシャル成長層である。積層パターンＰ１、パッシベーション膜ＰＦおよび電流ブロック層ＣＢから成る積層構造は、半導体素子ＬＤ１を構成している。また、Ｘ方向における半導体素子ＬＤ１の一方の隣には、半導体素子ＬＤ１と同じ構造を有する半導体素子ＬＤ２が形成されている。ただし、半導体素子ＬＤ１が積層パターンＰ１を有しているのに対し、半導体素子ＬＤ２は積層パターンＰ２を有している。このように、半導体基板ＳＢ上、つまり半導体領域ＮＲ上には、半導体素子ＬＤ１、ＬＤ２がＸ方向に並んで配置されている。
クラッド層ＣＬは、半導体層ＣＰ上から電流ブロック層ＣＢ上に亘って形成されている。クラッド層ＣＬは、例えばＩｎＰから成るエピタキシャル成長層である。積層パターンＰ１、パッシベーション膜ＰＦおよび電流ブロック層ＣＢから成る積層構造は、半導体素子ＬＤ１を構成している。また、Ｘ方向における半導体素子ＬＤ１の一方の隣には、半導体素子ＬＤ１と同じ構造を有する半導体素子ＬＤ２が形成されている。ただし、半導体素子ＬＤ１が積層パターンＰ１を有しているのに対し、半導体素子ＬＤ２は積層パターンＰ２を有している。このように、半導体基板ＳＢ上、つまり半導体領域ＮＲ上には、半導体素子ＬＤ１、ＬＤ２がＸ方向に並んで配置されている。
【0050】
半導体素子ＬＤ１、ＬＤ２のそれぞれの半導体層ＣＮの直下の半導体基板ＳＢの主面ＭＳには、半導体領域ＮＲに接するように、周期構造ＧＲが形成されている。周期構造ＧＲは、図９に示すように、半導体基板ＳＢの主面ＭＳに形成された凹凸が繰り返し並ぶ構造である。これらの凹凸は、エッチング法により半導体基板ＳＢの主面ＭＳに形成できる。周期構造ＧＲは、発光層ＥＬにおいて共振させる光の波長を選択するために設けられるものである。
【0051】
半導体素子ＬＤ１、ＬＤ２のそれぞれは、少なくとも、半導体層ＣＮおよび半導体層ＣＰの接合部（ＰＮ接合）である発光層ＥＬと、レーザ共振器と、光閉じ込め構造とを備えている。レーザ共振器とは、積層パターンＰ１、Ｐ２のそれぞれの内部において光を共振させるための構造であり、少なくとも、図７および図９に示す反射面ＲＦを有している。反射面ＲＦは、Ｙ方向における、半導体チップＣＨＰ１の両側の端面（側面）である。つまり、積層パターンＰ１、Ｐ２のそれぞれは、Ｙ方向における一方の反射面ＲＦと、当該反射面ＲＦとは反対側の反射面ＲＦとを有している。この反射面ＲＦは、半導体層の劈開面でもあり、図示しないが、この反射面ＲＦである端面上には、薄膜メタルがコーティングされている。また、周期構造ＧＲもレーザ共振器の一部であるといえる。積層パターンＰ１、Ｐ２のそれぞれのＸ方向における両側の側面ＳＳは、いずれも、Ｙ方向における両側の反射面ＲＦ同士の間に位置する。
【0052】
光閉じ込め構造とは、物質の屈折率の違いを利用して、積層パターンＰ１、Ｐ２のそれぞれの内部に光を閉じ込めるための構造である。光閉じ込め構造は、積層パターンＰ１、Ｐ２のそれぞれをＸ方向（横方向）およびＺ方向（上下方向）で挟む要素により構成されている。つまり、光閉じ込め構造は少なくとも、半導体基板ＳＢ、電流ブロック層ＣＢおよびクラッド層ＣＬを有している。積層パターンＰ１、Ｐ２のそれぞれはＺ方向において半導体基板ＳＢとクラッド層ＣＬとにより挟まれている。つまり、積層パターンＰ１、Ｐ２のそれぞれのＸ方向における両側の側面ＳＳは、電流ブロック層ＣＢにより覆われている。積層パターンＰ１、Ｐ２のそれぞれの上面ＵＳは、クラッド層ＣＬにより覆われている。積層パターンＰ１、Ｐ２のそれぞれを囲む半導体基板ＳＢ、電流ブロック層ＣＢおよびクラッド層ＣＬのそれぞれの屈折率は、半導体層ＣＮ、ＣＰのいずれの屈折率よりも小さい。このため、発光層ＥＬで生じた光は、半導体基板ＳＢ、電流ブロック層ＣＢおよびクラッド層ＣＬと積層パターンＰ１、Ｐ２のそれぞれとの間で反射し、積層パターンＰ１、Ｐ２のそれぞれの内部に閉じ込められて増幅する。
【0053】
上記のように、半導体素子ＬＤ１、ＬＤ２はＸ方向に並んで配置されている。また、Ｘ方向における半導体素子ＬＤ１の隣の領域のうち、半導体素子ＬＤ２と反対側の領域には、半導体領域ＮＲ上に順に積層された電流ブロック層ＣＢおよびクラッド層ＣＬから成る第１積層膜Ｆ１が形成されている。また、Ｘ方向における半導体素子ＬＤ２の隣の領域のうち、半導体素子ＬＤ１と反対側の領域には、半導体領域ＮＲ上に順に積層された電流ブロック層ＣＢおよびクラッド層ＣＬから成る第２積層膜Ｆ２が形成されている。第１積層膜Ｆ１、半導体素子ＬＤ１、ＬＤ２および第２積層膜Ｆ２のそれぞれの表面（側面および上面）は、絶縁層ＩＬにより覆われている。
【0054】
第１積層膜Ｆ１および半導体素子ＬＤ１のそれぞれの上には、金属膜から成る配線Ｗ１が形成されている。つまり、配線Ｗ１は、半導体素子ＬＤ１のクラッド層ＣＬ上に絶縁層ＩＬを介して形成されている。配線Ｗ１は、半導体素子ＬＤ１を構成するクラッド層ＣＬの上面上の絶縁層ＩＬに形成された開口部内に埋め込まれ、当該クラッド層ＣＬに電気的に接続されている。また、半導体素子ＬＤ２の上には、隣り合う半導体素子ＬＤ１および半導体素子ＬＤ２の相互間の半導体領域ＮＲの上面に接し、金属膜から成る配線Ｗ２が形成されている。つまり、配線Ｗ２は、半導体素子ＬＤ２のクラッド層ＣＬ上に絶縁層ＩＬを介して形成されている。配線Ｗ２は、半導体素子ＬＤ２を構成するクラッド層ＣＬの上面上の絶縁層ＩＬに形成された開口部内に埋め込まれ、当該クラッド層ＣＬに電気的に接続されている。半導体素子ＬＤ１の半導体層ＣＮと、半導体素子ＬＤ２の半導体層ＣＰとは、半導体領域ＮＲ、配線Ｗ２および半導体素子ＬＤ２のクラッド層ＣＬを介して電気的に接続されている。つまり、金属配線である配線Ｗ２を介して、半導体素子ＬＤ１、ＬＤ２が直列に接続されている。また、第２積層膜Ｆ２の上には、第２積層膜Ｆ２および半導体素子ＬＤ２の相互間の半導体領域ＮＲの上面に接し、金属膜から成る配線Ｗ３が形成されている。つまり、配線Ｗ１は、第２積層膜Ｆ２のクラッド層ＣＬ上に絶縁層ＩＬを介して形成されている。
【0055】
配線Ｗ１は、半導体領域ＮＲおよび他の配線Ｗ２、Ｗ３とは離間している。配線Ｗ１の上面には、ボンディングワイヤＢＷが接続され、配線Ｗ２の上面には、他のボンディングワイヤＢＷが接続されている。配線Ｗ１は、ボンディングワイヤＢＷを介して配線ＷＬ１Ａ（図５参照）に電気的に接続されており、配線Ｗ３は、ボンディングワイヤＢＷを介して配線ＷＬ１Ｂ（図５参照）に電気的に接続されている。
【0056】
次に、図１０を用いて、半導体チップにおける電流の流れについて説明する。図１０では、電流の流れる経路を太い矢印で示している。半導体素子ＬＤ２のアノードは半導体領域ＮＲおよび配線Ｗ２を介して、半導体素子ＬＤ１のカソードと電気的に接続されている。また、半導体素子ＬＤ１のアノードと電気的に接続された配線Ｗ１は、ボンディングワイヤＢＷを介して、配線ＷＬ１Ａと電気的に接続され、半導体素子ＬＤ２のカソードと電気的に接続された半導体領域ＮＲは、他のボンディングワイヤを介して、配線ＷＬ１Ｂと電気的に接続されている（図５参照）。
【0057】
配線ＷＬ１Ａ（図５参照）からボンディングワイヤＢＷを介して配線Ｗ１に流れ込んだ電流は、半導体素子ＬＤ１のクラッド層ＣＬから半導体層ＣＮに向かって流れた後、半導体領域ＮＲから配線Ｗ２へ流れる。これは、不純物を有する半導体領域ＮＲおよび半導体素子ＬＤ２の半導体層ＣＮなどよりも、金属膜から成る配線Ｗ２の方が抵抗値が低いためである。続いて、電流は配線Ｗ２から半導体素子ＬＤ１のクラッド層ＣＬへ流れた後、半導体素子ＬＤ２の半導体層ＣＮに向かって流れた後、半導体領域ＮＲから配線Ｗ３へ流れる。その後、電流はボンディングワイヤＢＷを介して配線ＷＬ１Ｂへ流れる。
【0058】
半導体素子ＬＤ１、ＬＤ２のそれぞれにおいて、クラッド層ＣＬから半導体層ＣＮ側に電流が流れる際、電流が積層パターンＰ１、Ｐ２以外の経路を流れることのないように、電流ブロック層ＣＢが設けられている。
【0059】
半導体素子ＬＤ１、ＬＤ２に流れる電流の量を駆動回路ＤＲＶで変調させることにより、変調された光信号が得られる。半導体素子ＬＤ１、ＬＤ２のどちらも寄生抵抗を有する。このため、半導体素子ＬＤ１、ＬＤ２は互いに直列終端抵抗として動作する。半導体素子ＬＤ１、ＬＤ２から出た光は図４に示すレンズＬＳにより集光されて光ファイバＯＦへと至る。
【0060】
本実施の形態では、半導体基板ＳＢ上で２つの半導体素子ＬＤ１、ＬＤ２が直列に接続されている。半導体素子ＬＤ１、ＬＤ２に電流が注入されると、積層パターンＰ１、Ｐ２（ＭＱＷ）の発光層（発光領域）ＥＬから発生した光が、Ｙ方向における積層パターンＰ１、Ｐ２のそれぞれの両側の端面（反射面ＲＦ）にて反射を繰り返すことにより、所望の波長にてレーザ発振を起こす。反射面ＲＦは、薄膜メタルがコーティングされた劈開面である。なお、各図において、当該薄膜メタルは図示していない。
【0061】
ここでは、両側の反射面ＲＦのうち、一方の反射面ＲＦにおける反射率を、他方の反射面ＲＦにおける反射率よりも低く設定する。このような反射率の差は、一方の反射面ＲＦを覆う薄膜メタルに、他方の反射面ＲＦを覆う薄膜メタルよりも反射率が低い材料を用いることより、設けることができる。また、このような反射率の差は、一方の反射面ＲＦ上に薄膜メタルをコーティングしないことでも、設けることができる。両側の反射面ＲＦのうちどちらかの反射率を下げておけば、レーザ光が当該反射面ＲＦより取り出される。レーザ光を、半導体基板ＳＢの主面ＭＳに対して垂直な方向においても閉じ込めることを目的として、発光層よりも誘電率（屈折率）が低いクラッド層ＣＬと呼ばれる領域を要する。
【0062】
また、赤外線波長では標準的に酸化し易いＡｌ（アルミニウム）を含有した化合物半導体が使われるために、ここでは、酸化防止のためのパッシベーション膜ＰＦおよび絶縁層ＩＬなどを形成している。
【0063】
＜本実施の形態の効果＞
本実施の形態では、関連技術２に記載のように終端抵抗を設けるのではなく、代わりに、２つの半導体素子を直列に接続している。このように、関連技術１に比べて追加で設けた半導体素子は寄生抵抗を有するため、直列に接続された２つの半導体素子を用いることで、終端抵抗を設ける場合と同様に、差動インピーダンスの不整合を解消できる。つまり、複数の半導体素子が有する寄生抵抗が直列終端抵抗として作用することにより、信号反射が抑制されて高速信号波形が改善される。このとき、追加で設けた半導体素子の寄生抵抗によるエネルギー減少も起こる。ただし、終端抵抗として抵抗器を設けるのではなく半導体素子を用いることで、熱の発生を抑え、かつ、光信号を増加させられる。つまり、関連技術２に比べ、半導体素子が複数存在することで光信号が増加するので、エネルギーの無駄が減少し、Ｓ／Ｎ比が改善する。
本実施の形態では、関連技術２に記載のように終端抵抗を設けるのではなく、代わりに、２つの半導体素子を直列に接続している。このように、関連技術１に比べて追加で設けた半導体素子は寄生抵抗を有するため、直列に接続された２つの半導体素子を用いることで、終端抵抗を設ける場合と同様に、差動インピーダンスの不整合を解消できる。つまり、複数の半導体素子が有する寄生抵抗が直列終端抵抗として作用することにより、信号反射が抑制されて高速信号波形が改善される。このとき、追加で設けた半導体素子の寄生抵抗によるエネルギー減少も起こる。ただし、終端抵抗として抵抗器を設けるのではなく半導体素子を用いることで、熱の発生を抑え、かつ、光信号を増加させられる。つまり、関連技術２に比べ、半導体素子が複数存在することで光信号が増加するので、エネルギーの無駄が減少し、Ｓ／Ｎ比が改善する。
【0064】
以上より、２つの半導体素子が有する寄生抵抗により、互いに直列終端がなされ、かつその実質的な終端抵抗から光信号が取り出される。よって、関連技術２のように単なる終端抵抗を使う場合に比較して、信号のエネルギーが無駄にならず、Ｓ／Ｎ比が改善する。よって、光トランシーバを備えた半導体装置の性能向上を図ることができる。
【0065】
＜変形例＞
本変形例の半導体装置について、図１１～図１５を用いて説明する。図１１は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む平面図である。図１２は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む断面図である。図１３は、本変形例の半導体装置である半導体チップを示す平面図である。図１４は、図１３のＡ－Ａ線における断面図である。図１５は、図１３のＢ－Ｂ線における断面図である。
本変形例の半導体装置について、図１１～図１５を用いて説明する。図１１は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む平面図である。図１２は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む断面図である。図１３は、本変形例の半導体装置である半導体チップを示す平面図である。図１４は、図１３のＡ－Ａ線における断面図である。図１５は、図１３のＢ－Ｂ線における断面図である。
【0066】
図１１～図１５に示すように、半導体チップＣＨＰ２およびこれを搭載した伝送基板ＳＢ１などの構成は、図５～図９を用いて説明した構造と同様である。ただし、本変形例の半導体装置は、半導体チップＣＨＰ２の裏面にカソード電極を形成している点で、図５～図９を用いて説明した構造とは異なる。
【0067】
すなわち、図１４に示すように、半導体チップＣＨＰ２を構成する半導体基板ＮＳＢの裏面には、カソード電極ＣＥが形成されている。また、半導体基板ＮＳＢは、図８に示す半導体基板ＳＢに比べて抵抗の低い高濃度のＮ型半導体基板である。また、半導体基板ＮＳＢ内には、半導体基板ＮＳＢの主面から所定の深さに亘って、半導体基板ＮＳＢよりも導電性が低い半導体領域ＳＢＥが形成されている。半導体領域ＳＢＥは、Ｘ方向に並ぶ第１積層膜Ｆ１、半導体素子ＬＤ１および半導体素子ＬＤ２のそれぞれの直下の領域を連続的に覆うように形成されている。ただし、Ｘ方向における半導体素子ＬＤ２の隣の領域のうち、半導体素子ＬＤ１と反対側の領域、つまり第２積層膜Ｆ２の直下において、半導体領域ＳＢＥは形成されておらず、高濃度の半導体基板ＮＳＢの主面と半導体領域ＮＲとが互いに接している。また、第２積層膜Ｆ２上には配線Ｗ３（図８参照）は形成されていない。
【0068】
ここでは、半導体素子ＬＤ２のカソードと電気的に接続された半導体領域ＮＲは、カソード電極ＣＥを介して、配線ＷＬ１Ｂ（図１１参照）と電気的に接続されている。本変形例の半導体素子ＬＤ１、ＬＤ２に電流が流れる場合、半導体素子ＬＤ２内を通って半導体領域ＮＲに流れた電流は、下方に高抵抗の半導体領域ＳＢＥが無い領域（第２積層膜Ｆ２の下）から半導体基板ＮＳＢ内に流れ、その後カソード電極ＣＥを介して配線ＷＬ１Ｂへ流れる。
【0069】
ここでは、半導体基板ＮＳＢの裏面全体がカソード電極ＣＥで覆われているため、２つの差動信号配線のうちの一方（ここでは配線ＷＬ１Ｂ）の上に設置して導通をとり、アノード電極である配線Ｗ１のみにボンディングワイヤＢＷを接続している。これにより、インピーダンス制御がし難いボンディングワイヤを１つだけに減らせるため、設計が容易になる。また、ボンディングワイヤを減らすことで、ボンディングワイヤの寄生インダクタンスが半分に低減できる。また、ボンディングワイヤを減らすことで、インピーダンスばらつきも低減できる。
【0070】
（実施の形態２）
１つの半導体チップに複数の半導体素子を形成する場合、それらの半導体素子がいずれも良品である必要がある。これに対し、本実施の形態では、２つの半導体素子をそれぞれ別々の半導体チップに形成し、それらの半導体チップを並べて直列に接続するものである。
１つの半導体チップに複数の半導体素子を形成する場合、それらの半導体素子がいずれも良品である必要がある。これに対し、本実施の形態では、２つの半導体素子をそれぞれ別々の半導体チップに形成し、それらの半導体チップを並べて直列に接続するものである。
【0071】
本実施の形態の半導体装置について、図１６～図２０を用いて説明する。図１６は、本実施の形態の半導体装置である半導体チップと、基板上の配線とを含む平面図である。図１７は、本実施の形態の半導体装置である半導体チップと、基板上の配線とを含む断面図である。図１８は、本実施の形態の半導体装置である半導体チップを示す平面図である。図１９は、図１８のＡ－Ａ線における断面図である。図２０は、図１８のＢ－Ｂ線における断面図である。
【0072】
図１６および図１７に示すように、ここでは、半導体素子ＬＤ１を備えた半導体チップＣＨＰ３と、半導体素子ＬＤ２を備えた半導体チップＣＨＰ４とを直列に接続している。半導体チップＣＨＰ３、ＣＨＰ４は、Ｘ方向において隣り合って１つの配線ＷＬＡ上に配置されている。半導体チップＣＨＰ３、ＣＨＰ４のそれぞれの構造は同じであるため、以下では半導体チップＣＨＰ３の構造について説明する。
【0073】
図１８～図２０に示すように、半導体チップＣＨＰ３は、第１積層膜Ｆ１および第２積層膜Ｆ２を備え、第１積層膜Ｆ１および第２積層膜Ｆ２の相互間に１つの半導体素子ＬＤ１を備えている。つまり、半導体チップＣＨＰ３は、搭載された半導体素子が１つのみである点で、半導体チップＣＨＰ１（図８参照）と異なる。半導体チップＣＨＰ３のカソード電極である配線Ｗ３に接続されたボンディングワイヤＢＷは、半導体チップＣＨＰ４（図１７参照）のアノード電極である配線Ｗ１に接続されている。つまり、半導体素子ＬＤ２のアノードは、半導体領域ＮＲおよびボンディングワイヤＢＷを介して、半導体素子ＬＤ１のカソードと電気的に接続されている。これにより、金属配線であるボンディングワイヤＢＷを介して、２つの半導体素子ＬＤ１、ＬＤ２が直列に接続されている。
【0074】
本実施の形態では、伝送基板上に別々の半導体チップを２つ搭載している。このため、良品の半導体チップだけを集めて半導体装置を構成できる。これにより、半導体装置の信頼性を向上できる。また、半導体装置の製造コストを低減できる。
【0075】
＜変形例１＞
２つの半導体素子を別々の半導体チップに形成する場合、カソード電極は半導体基板の裏面に形成されていてもよい。
２つの半導体素子を別々の半導体チップに形成する場合、カソード電極は半導体基板の裏面に形成されていてもよい。
【0076】
本変形例の半導体装置について、図２１～図２５を用いて説明する。図２１は、本変形例の半導体装置である半導体チップを示す平面図である。図２２は、図２１のＡ－Ａ線における断面図である。図２３は、図２１のＢ－Ｂ線における断面図である。図２４は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む平面図である。図２５は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む断面図である。
【0077】
半導体チップＣＨＰ５、ＣＨＰ６のそれぞれの構造は同じであるため、以下では半導体チップＣＨＰ５の構造について説明する。
【0078】
図２１～図２３に示すように、半導体チップＣＨＰ５の構造は、半導体基板ＳＢの下面がカソード電極ＣＥにより覆われている点と、基板として、導電性を高めた高濃度の半導体基板ＮＳＢが用いられている点で、図１９に示す半導体チップＣＨＰ３と異なる。
【0079】
図２４および図２５に示すように、ここでは、半導体素子ＬＤ１を備えた半導体チップＣＨＰ５と、半導体素子ＬＤ２を備えた半導体チップＣＨＰ６とを直列に接続している。半導体チップＣＨＰ５、ＣＨＰ６は、Ｘ方向において隣り合って１つの配線ＷＬＡ上に配置されている。半導体チップＣＨＰ５、ＣＨＰ６のそれぞれの裏面にはカソード電極ＣＥが形成されている。半導体チップＣＨＰ５の裏面側のカソード電極ＣＥの下面は、配線ＷＬＡの上面に接続されている。これに対し、半導体チップＣＨＰ６は上下が逆さとなっており、半導体チップＣＨＰ６のアノード電極である配線Ｗ１の上面は配線ＷＬＡの上面に接続されている。つまり、半導体チップＣＨＰ５は、半導体チップＣＨＰ５を構成する半導体層ＣＰが半導体層ＣＮの上に位置する向きで配置されているのに対し、半導体チップＣＨＰ６は、半導体チップＣＨＰ６を構成する半導体層ＣＰが半導体層ＣＮの下に位置する向きで配置されている。言い換えれば、半導体チップＣＨＰ６は、半導体素子ＬＤ２の上面ＵＳを配線ＷＬＡの上面側に向けて配置されている。このため、金属配線である配線ＷＬＡを介して、半導体素子ＬＤ１、ＬＤ２が直列に接続される。半導体素子ＬＤ２のカソードと電気的に接続された半導体領域ＮＲは、半導体チップＣＨＰ６のカソード電極ＣＥおよびボンディングワイヤＢＷを介して、配線ＷＬ１Ｂと電気的に接続されている。
【0080】
【0081】
＜変形例２＞
前記変形例１で説明した半導体チップＣＨＰ５、ＣＨＰ６は、図２６および図２７に示すように、上下に重ねることで直列に接続してもよい。図２６は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む平面図である。図２７は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む断面図である。
前記変形例１で説明した半導体チップＣＨＰ５、ＣＨＰ６は、図２６および図２７に示すように、上下に重ねることで直列に接続してもよい。図２６は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む平面図である。図２７は、本変形例の半導体装置である半導体チップと、基板上の配線とを含む断面図である。
【0082】
ここでは、配線ＷＬ１Ｂ上に半導体チップＣＨＰ６が搭載され、半導体チップＣＨＰ６上に半導体チップＣＨＰ５が配置され、半導体チップＣＨＰ５の下面が半導体チップＣＨＰ６の上面に接続されている。半導体チップＣＨＰ５のアノード電極はボンディングワイヤＢＷにより配線ＷＬ１Ａに電気的に接続されている。半導体チップＣＨＰ５の裏面のカソード電極ＣＥは、半導体チップＣＨＰ６の上部のアノード電極である配線Ｗ１に電気的に接続されている。つまり、半導体チップＣＨＰ５の裏面のカソード電極ＣＥの下面は、半導体チップＣＨＰ６の配線Ｗ１の上面に接続されている。半導体チップＣＨＰ６のカソード電極ＣＥは、配線ＷＬ１Ｂに電気的に接続されている。このようにして、金属配線である半導体チップＣＨＰ５のカソード電極ＣＥおよび半導体チップＣＨＰ６のアノード電極である配線Ｗ１（図２２参照）を介して、半導体チップＣＨＰ５の半導体素子ＬＤ１と半導体チップＣＨＰ６のＬＤ２とが直列に接続されている。
【0083】
本変形例では、２つの半導体素子を別々の半導体チップに設けているため、図１６～図２０を用いて説明した半導体装置と同様の効果を得られる。また、インピーダンス制御がし難いボンディングワイヤを１つだけに減らせるため、設計が容易になる。また、ボンディングワイヤを減らすことで、インピーダンスばらつきも低減できる。
【0084】
（実施の形態３）
図２８は、半導体装置ＳＡ１の一部を構成するステムＳＴＭとフレキシブル基板ＦＳとを模式的に示す斜視図である。図２８において、ステムＳＴＭとフレキシブル基板ＦＳとは、半導体装置ＳＡ１内の高周波信号（高速信号）が伝搬する経路に対応した部位である。ステムＳＴＭには、半導体素子ＬＤ１、ＬＤ２が形成された半導体チップＣＨＰ１が実装されている一方、フレキシブル基板ＦＳには、ＤＣ／ＲＦ信号線が形成されている。
図２８は、半導体装置ＳＡ１の一部を構成するステムＳＴＭとフレキシブル基板ＦＳとを模式的に示す斜視図である。図２８において、ステムＳＴＭとフレキシブル基板ＦＳとは、半導体装置ＳＡ１内の高周波信号（高速信号）が伝搬する経路に対応した部位である。ステムＳＴＭには、半導体素子ＬＤ１、ＬＤ２が形成された半導体チップＣＨＰ１が実装されている一方、フレキシブル基板ＦＳには、ＤＣ／ＲＦ信号線が形成されている。
【0085】
次に、図２９は、ステムＳＴＭの詳細な構成を示す図である。ステムＳＴＭには、例えば、窒化アルミニウム（ＡｌＮ）から成る誘電体基板ＤＳ１が配置されている。この誘電体基板ＤＳ１の表面には、配線ＷＬ１Ａと、配線ＷＬ１Ｂと、配線ＷＬ１Ａと配線ＷＬ１との間に位置する配線ＷＬＡが形成されている。また、配線ＷＬＡの上には、半導体素子ＬＤ１、ＬＤ２を有する半導体チップＣＨＰ１が搭載されている。また、配線ＷＬ１Ａと半導体チップＣＨＰ１とは、ボンディングワイヤＢＷで接続されているとともに、ＤＣ／ＲＦ信号注入用ピンＰＮ１と接続されている。一方、配線ＷＬ１Ｂと半導体チップＣＨＰ１とは、ボンディングワイヤＢＷで接続されているとともに、配線ＷＬ１Ｂは、ＤＣ／ＲＦ信号注入用ピンＰＮ２と接続されている。
【0086】
また、図２９に示すように、ステムＳＴＭには、半導体素子ＬＤ１、ＬＤ２からの光出力をフィードバック制御するためのモニタ用フォトダイオードＭＤが形成された半導体チップＣＨＰ７を有し、この半導体チップＣＨＰ７は、誘電体基板ＤＳ２上に搭載されている。そして、図２９に示すように、モニタ用フォトダイオードＭＤが形成された半導体チップＣＨＰ７は、モニタ用ピンＰＮ３とワイヤＷＲ２を介して接続されているとともに、モニタ用ピンＰＮ４とワイヤＷＲ３を介して接続されている。
【0087】
誘電体基板ＤＳ１および誘電体基板ＤＳ２は、例えば、窒化アルミニウムから構成されるが、誘電体基板ＤＳ１および誘電体基板ＤＳ２は、ヒートシンクとしての観点と、特性インピーダンスの設計の観点で材料を選択可能である。このため、例えば、誘電体基板ＤＳ１や誘電体基板ＤＳ２は、室温での熱伝導率が１００Ｗ／（ｍ・Ｋ）以上の誘電体材料を用いることもできる。また、配線ＷＬ１Ａおよび配線ＷＬ１Ｂは、マイクロストリップラインから構成できる。例えば、配線ＷＬ１Ａおよび配線ＷＬ１Ｂの特性インピーダンス（シングルエンド）は、２５Ωであり、配線ＷＬ１Ａおよび配線ＷＬ１Ｂの特性インピーダンス（差動インピーダンス）は、５０Ωである。
【0088】
続いて、図３０は、誘電体基板上に搭載された半導体チップとチップ抵抗とを模式的に示す断面図である。図３０に示すように、ステムＳＴＭに配置された誘電体基板ＤＳ１上には、配線ＷＬ１Ａと配線ＷＬ１Ｂとが形成されている。配線ＷＬ１Ａ、ＷＬ１Ｂのそれぞれと、半導体チップＣＨＰ１とは、ボンディングワイヤＢＷを介して電気的に接続されている。
【0089】
図３１は、本実施の形態の電子装置である光トランシーバの送信部１ａの模式的な実装構成を示す図である。図３１に示すように、送信部１ａは、伝送線路ＴＬ１が形成された実装基板ＰＣＢを有し、この実装基板ＰＣＢ上に駆動回路ＤＲＶが内蔵された半導体装置ＳＡ２が搭載されている。このとき、図３１に示すように、駆動回路ＤＲＶが内蔵された半導体装置ＳＡ２は、実装基板ＰＣＢに形成された伝送線路ＴＬ１と電気的に接続されている。さらに、実装基板ＰＣＢに形成された伝送線路ＴＬ１は、半導体素子ＬＤ１、ＬＤ２を含む半導体装置ＳＡ１が搭載されたフレキシブル基板ＦＳと電気的に接続されている。この結果、半導体素子ＬＤ１、ＬＤ２が内蔵された半導体装置ＳＡ１と、駆動回路ＤＲＶが内蔵された半導体装置ＳＡ２とは、伝送線路ＴＬ１を介して、電気的に接続されている。
【0090】
上記のように、前記実施の形態１で説明した、２つの半導体素子を備えた半導体チップは、ステム上に形成された誘電体基板に取り付けて用いることができる。ここでは、フレキシブル基板を介して誘電体基板と結合された実装基板上に搭載された半導体装置に、各半導体素子を駆動する駆動回路が設けられている。このような電子装置に当該半導体チップを搭載することで、光トランシーバの性能を向上し、かつ、電子装置の性能を向上できる。
【0091】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0092】
例えば、前記実施の形態１、２では、レーザダイオードである半導体素子が、Ｎ型半導体層と、当該Ｎ型半導体層上に形成されたＰ型半導体層とから成る場合について説明したが、このＮ型半導体層およびＰ型半導体層の位置は逆であってもよい。
【符号の説明】
【0093】
ＣＨＰ１～ＣＨＰ７ 半導体チップ
ＣＮ、ＣＰ 半導体層
ＤＲＶ 駆動回路
ＬＤ１～ＬＤ３ 半導体素子（レーザダイオード）
ＳＡ１、ＳＡ２ 半導体装置
ＴＬ１ 伝送線路
Ｗ１～Ｗ３、ＷＬ１、Ｗ１ＬＡ、Ｗ１ＬＢ、ＷＬＡ 配線
ＣＮ、ＣＰ 半導体層
ＤＲＶ 駆動回路
ＬＤ１～ＬＤ３ 半導体素子（レーザダイオード）
ＳＡ１、ＳＡ２ 半導体装置
ＴＬ１ 伝送線路
Ｗ１～Ｗ３、ＷＬ１、Ｗ１ＬＡ、Ｗ１ＬＢ、ＷＬＡ 配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】